KR20140083590A - 전압 생성회로 - Google Patents

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Abstract

본 기술에 따른 전압 생성회로는 기준전압과 피드백전압을 비교하여 비교전압을 생성하는 비교부; 상기 비교전압에 응답하여 제어노드의 전압을 제어하는 구동부; 상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드에 인가되는 입력전압을 제어하고, 상기 입력전압을 출력전압으로 생성하는 전압 제어부; 및 상기 출력전압을 전압 분배하여 상기 피드백전압을 생성하는 전압 분배부를 포함한다.

Description

전압 생성회로{Voltage Generation Circuit}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치의 전압 생성회로에 관한 것이다.
일반적인 반도체 장치는 내부에 전원 전압 이상의 전압을 필요로 하는 회로들이 존재한다. 전원 전압 이상의 전압을 공급하는 고전압 발생기는 대부분의 경우 차지 펌프를 이용하여 생성한다. 이러한 차지 펌프의 출력 전압을 일정하게 유지하기 위해 반도체 장치는 전압 생성회로로서 레귤레이터(regulator)를 필요로 한다.
도 4는 종래기술에 따른 전압 생성회로이다.
종래기술에 따른 전압 생성회로는 제 7 내지 제 8 NMOS 트랜지스터(N7, N8), 제 5 내지 제 7 저항(R5, R6, R7) 및 비교부(10)를 포함한다.
비교부(10)는 기준전압(VREF)과 피드백전압(VF)을 비교하여 기준전압(VREF)보다 피드백전압(VF)의 전압 레벨이 높으면 인에이블되고, 기준전압(VREF)보다 피드백전압(VF)의 전압 레벨이 낮으면 디스에이블되는 스위칭 신호(SW)를 출력한다.
제 7 NMOS 트랜지스터(N7)는 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되고 스위칭 신호(SW)에 응답하여 제 1 노드(n1)의 전압 레벨을 결정한다.
제 5 저항(R5)은 고전압(VIN)과 제 1 노드(n1) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 고전압(VIN)과 제 2 노드(n2) 사이에 연결되며 제 1 노드(n1)의 출력 신호를 입력받는다.
디스에이블된 스위칭 신호(SW)가 제 7 NMOS 트랜지스터(N7)에 입력되면 제 1 노드(n1)의 전압 레벨은 제 8 NMOS 트랜지스터(N8)의 문턱전압(threshold voltage) 이상으로 상승한다. 제 1 노드(n1)의 전압 레벨이 상승하면, 제 8 NMOS 트랜지스터(N8)는 턴온되어 제 2 노드(n2)에 출력전압(VOUT)을 생성한다.
제 2 노드(n2)와 접지전압(VSS) 사이에 직렬 연결된 제 6 저항(R6) 및 제 7 저항(R7)는 출력전압(VOUT)을 전압 분배하여 제 6 저항(R6)과 제 7 저항(R7)의 연결 노드에서 피드백전압(VF)을 출력한다.
이때, 비교부(10)는 기준전압(VREF)과 피드백전압(VF)을 비교하여 기준전압(VREF)보다 피드백전압(VF)의 전압 레벨이 높으면 스위칭신호(SW)를 인에이블시켜 출력한다.
인에이블된 스위칭 신호(SW)가 제 7 NMOS 트랜지스터(N7)에 입력되면, 제 7 NMOS 트랜지스터(N7)는 접지전압(VSS) 방향으로 제 1 전류(I1)를 흐르게 한다. 제 1 노드(n1)의 전압 레벨은 제 8 NMOS 트랜지스터(N8)의 문턱전압(threshold voltage) 이하로 낮아진다. 제 1 노드(n1)의 전압 레벨이 하강하면, 제 8 NMOS 트랜지스터(N8)는 턴오프되어 출력전압(VOUT)의 출력을 중단한다.
이때, 제 1 전류(I1)는 누설전류로서, 전류량이 적을수록 좋다. 그런데, 옴의 법칙에 따라, 제 1 전류(I1)의 전류량을 계산하면 전류(IL)=(고전압(VIN)-제 1 노드(n1)의 전압)/제 5 저항(R5)가 된다. 따라서, 제 1 전류(I1)의 전류량을 줄이기 위해서는 수동소자(passive element)인 제 5 저항(R5)의 크기를 크게 하거나, 제 5 저항(R5)을 가변적으로 제어하는 방법이 있다. 이와 같이, 제 5 저항(R5)을 변경하면, 반도체 장치의 레이아웃 면적이 증가하거나 제어하는 방법이 복잡해지는 문제점이 발생하였다.
본 발명은 전압에 따라 저항 값을 가변할 수 있는 능동소자를 이용한 전압 생성회로를 제공한다.
본 발명의 실시예에 따른 전압 생성회로는 기준전압과 피드백전압을 비교하여 비교전압을 생성하는 비교부; 상기 비교전압에 응답하여 제어노드의 전압을 제어하는 구동부; 상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드에 인가되는 입력전압을 제어하고, 상기 입력전압을 출력전압으로 생성하는 전압 제어부; 및 상기 출력전압을 전압 분배하여 상기 피드백전압을 생성하는 전압 분배부를 포함한다.
본 발명의 다른 실시예에 따른 전압 생성회로는 기준전압과 피드백전압을 비교하여 비교전압을 생성하는 비교부; 상기 비교전압에 응답하여 제어노드의 전압을 제어하는 구동부; 전원전압을 전하 펌핑하여 상기 전원전압보다 높은 전압레벨을 갖는 고전압을 생성하기 위한 승압전압 생성부; 상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드에 인가되는 상기 고전압을 제어하고, 상기 고전압을 출력전압으로 생성하는 전압 제어부; 및 상기 출력전압을 전압 분배하여 상기 피드백전압을 생성하는 전압 분배부를 포함한다.
본 발명의 전압 생성회로는 능동소자를 이용하여 전압에 따라 저항 값을 가변함으로써, 누설전류를 감소시킬 수 있다.
또한, 본 발명의 전압 생성회로는 수동소자 대신 능동소자를 이용하여 저항 값을 변경함으로써, 반도체 장치의 레이아웃 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 전압 생성회로의 블럭도,
도 2는 본 발명의 실시예에 따른 전압 생성회로의 회로도,
도 3은 본 발명의 다른 실시예에 따른 전압 생성회로의 회로도,
도 4는 종래기술에 따른 전압 생성회로의 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 전압 생성회로의 블럭도이다.
전압 생성회로는 비교부(100), 구동부(200), 전압 제어부(600) 및 피드백부(500)를 포함한다.
전압 제어부(600)는 스위칭부(300) 및 출력부(400)를 포함한다. 스위칭부(300)는 가변 저항부(310) 및 회로 보호부(320)를 포함한다.
비교부(100)는 기준전압(VREF)과 피드백부(500)에서 출력되는 피드백전압(VF)을 비교하여 비교전압(VCOM)를 출력한다.
여기서, 비교부(100)는 기준전압(VREF)의 레벨을 기준으로 피드백전압(VF)의 레벨이 높은 경우, 비교전압(VCOM)의 레벨을 하강시키고 기준전압(VREF)과 피드백전압(VF)의 레벨 차이에 대응하여 그 값이 변경되는 비교전압(VCOM)을 출력한다.
또, 비교부(100)는 기준전압(VREF)의 레벨을 기준으로 피드백전압(VF)의 레벨이 낮은 경우, 비교전압(VCOM)의 레벨을 상승시키고, 기준전압(VREF)과 피드백전압(VF)의 레벨 차이에 대응하여 그 값이 변경되는 비교전압(VCOM)을 출력한다.
즉, 기준전압(VREF)의 레벨보다 피드백전압(VF)의 레벨이 높은 경우, 비교부(100)는 음의 값을 갖고, 피드백전압(VF) - 기준전압(VREF)의 절댓값만큼의 비교전압(VCOM)을 출력한다.
또, 기준전압(VREF)의 레벨보다 피드백전압(VF)의 레벨이 낮은 경우, 비교부(100)는 기준전압(VREF)의 레벨과 피드백전압(VF)의 레벨 차이가 크면 클수록 더 큰 전압레벨을 갖고 레벨 차이가 작으면 작을수록 더 작은 전압레벨을 갖는 비교전압(VCOM)을 출력한다.
여기서, 비교전압(VCOM)의 레벨이 하강한 상태를 디스에이블 상태라 하며, 비교전압(VCOM)의 레벨이 상승한 상태를 인에이블 상태라 한다.
구동부(200)는 비교전압(VCOM)에 응답하고 제어노드(201)와 접지전압(VSS) 사이에 연결된다.
구동부(200)에 디스에이블된 비교전압(VCOM)이 입력되면, 제어노드(201)와 접지전압(VSS)은 전기적으로 부도통 상태(discontinuity)가 된다. 이때, 제어노드(201)와 접지전압(VSS) 사이에 전류가 흐르지 않게 된다.
또, 구동부(200)에 인에이블된 비교전압(VCOM)이 입력되면 제어노드(201)와 접지전압(VSS)은 전기적으로 도통 상태(continuity)가 된다. 이때, 제어노드(201)에서 접지전압(VSS) 방향으로 전류가 흐르게 되어, 구동부(200)는 제어노드(201)의 전압 레벨을 하강시킨다.
전압 제어부(600)는 비교전압(VCOM) 및 제어노드(201)의 전압에 응답하여 제어노드(201)의 전압 레벨을 제어하고, 제어노드(201)의 전압 레벨에 응답하여 입력전압(VSOURCE)을 출력노드(401)에 출력전압(VOUT)으로 생성한다.
스위칭부(300)는 비교전압(VCOM)에 응답하고 제어노드(201)와 입력전압(VSOURCE) 사이에 연결된다.
여기서, 입력전압(VSOURCE)은 내부 전원전압 이상의 고전압(high voltage)일 수 있다.
스위칭부(300)에 디스에이블된 비교전압(VCOM)이 입력되면 입력전압(VSOURCE)과 제어노드(201)는 전기적으로 도통 상태가 된다. 디스에이블된 비교전압(VCOM)이 입력되면, 스위칭부(300)는 제어노드(201)의 전압 레벨을 상승시킨다. 또, 디스에이블된 비교전압(VCOM)의 절댓값이 크면 스위칭부(300)는 제어노드(201)의 전압 레벨을 많이 상승시키고, 절댓값이 작으면 제어노드(201)의 전압 레벨을 적게 상승시킨다.
스위칭부(300)에 인에이블된 비교전압(VCOM)이 입력되면, 입력전압(VSOURCE)과 제어노드(201)는 전기적으로 부도통 상태가 된다. 인에이블된 비교전압(VCOM)이 입력되면, 스위칭부(300)는 제어노드(201)로 입력전압(VSOURCE)이 유입되지 않게 차단한다.
구체적으로, 가변 저항부(310)는 비교전압(VCOM)에 응답하고 회로 보호부(320)와 제어노드(201) 사이에 연결된다. 회로 보호부(320)는 제어노드(201)의 출력 신호에 응답하고 입력전압(VSOURCE)과 결합노드(301) 사이에 연결된다.
디스에이블된 비교전압(VCOM)이 입력되면, 가변 저항부(310)는 회로 보호부(320)와 제어노드(201)를 전기적으로 연결한다. 디스에이블된 비교전압(VCOM)이 전압 레벨의 절대값이 클수록, 가변 저항부(310)의 저항 값은 작아진다. 가변 저항부(310)의 저항 값이 작으면 제어노드(201)의 전압 레벨을 많이 상승시키고, 크면 제어노드(201)의 전압 레벨을 적게 상승시킨다.
상술한 바와 같이, 디스에이블된 비교전압(VCOM)이 구동부(200)에 입력되면, 구동부(200)는 제어노드(201)와 접지전압(VSS)을 전기적으로 차단시킨다. 따라서, 제어노드(201)의 전압 레벨은 접지전압(VSS) 방향으로 방전(discharge)되지 않고 전압 레벨을 유지된다.
이때, 제어노드(201)의 전압이 차지(charge)되어 전압 레벨이 상승한 상태를 인에이블 상태 또는 로직 하이 상태라고 한다.
제어노드(201)의 전압이 차지(charge)되면, 회로 보호부(320)는 입력전압(VSOURCE)과 가변 저항부(310)를 연결한다.
따라서, 디스에이블된 비교전압(VCOM)이 입력되면, 스위칭부(300)는 제어노드(201)에 입력전압(VSOURCE)을 유입시켜 제어노드(201)의 전압 레벨을 상승시킨다.
다음으로, 인에이블된 비교전압(VCOM)이 입력되면, 가변 저항부(310)는 회로 보호부(320)와 제어노드(201)를 전기적으로 차단한다.
상술한 바와 같이, 인에이블된 비교전압(VCOM)이 구동부(200)에 입력되면, 구동부(200)는 접지전압(VSS) 방향으로 전류 패스를 생성하고, 제어노드(201)의 전압 레벨을 하강시킨다. 제어노드(201)의 전압이 디스차지(discharge)되어 전압 레벨이 하강한 상태를 디스에이블 상태 또는 로직 로우 상태라고 한다.
제어노드(201)의 출력신호가 디스에이블 상태가 되면, 회로 보호부(320)는 입력전압(VSOURCE)이 가변 저항부(310)에 유입되지 않게 차단시킨다.
상세하게, 제어노드(201)의 전압 레벨에 따라, 회로 보호부(320)는 가변 저항부(310)와 회로 보호부(320)를 연결하는 결합노드(301)의 전압 레벨을 가변시킨다. 회로 보호부(320)는 결합노드(301)의 전압 레벨을 가변함으로써, 결합노드(301)와 제어노드(201)의 전압 차를 줄인다. 결합노드(301)와 제어노드(201) 사이의 전압 차를 줄여 과전류에 의해 가변 저항부(310)가 파괴되는 것을 방지한다.
출력부(400)는 제어노드(201)의 출력신호에 응답하고 입력전압(VSOURCE)과 출력노드(401) 사이에 연결된다. 출력부(400)는 인에이블된 제어노드(201)의 출력신호가 입력되면 입력전압(VSOURCE)을 출력노드(401)에 출력전압(VOUT)으로 출력한다. 출력부(400)는 디스에이블된 제어노드(201)의 출력신호가 입력되면 입력전압(VSOURCE)이 출력노드(401)에 유입되는 것을 차단시킨다.
피드백부(500)는 출력노드(401)와 접지전압(VSS) 사이에 연결되고, 출력전압(VOUT)의 전압 레벨을 조정하여 피드백전압(VF)을 생성한다.
도 2는 본 발명의 실시예에 따른 전압 생성회로의 회로도이다.
전압 생성회로는 비교부(100), 구동부(200), 전압 제어부(600) 및 피드백부(500)를 포함한다.
전압 제어부(600)는 스위칭부(300) 및 출력부(400)를 포함한다. 스위칭부(300)는 가변 저항부(310) 및 회로 보호부(320)를 포함한다.
비교부(100)는 기준전압(VREF)과 피드백전압(VF)의 전압 레벨의 차를 비교하여 비교전압(VCOM)으로 출력한다.
비교부(100)는 피드백전압(VF) - 기준전압(VREF)이 양의 전압이 되면 양의 전압을 갖는 비교전압(VCOM)을 출력한다. 반대로, 피드백전압(VF) - 기준전압(VREF)이 음의 전압 레벨이 되면, 비교부(100)는 음의 전압 레벨을 갖는 비교전압(VCOM)을 출력한다.
여기서, 비교전압(VCOM)이 양의 값을 갖는 상태를 인에이블 상태라 하고, 음의 값을 갖는 상태를 디스에이블 상태라고 한다.
구동부(200)는 비교전압(VCOM)에 응답하고 제어노드(201)와 접지전압(VSS) 사이에 연결되는 제 1 NMOS 트랜지스터(N1)를 포함한다.
인에이블된 비교전압(VCOM)이 입력되면 제 1 NMOS 트랜지스터(N1)는 턴온(turn on)된다. 이때, 제어노드(201)에서 접지전압(VSS) 방향으로 전류가 흐르게 되어, 구동부(200)는 제어노드(201)의 전압 레벨을 하강시킨다.
디스에이블된 비교전압(VCOM)이 입력되면 제 1 NMOS 트랜지스터(N1)는 턴 오프(turn off)된다. 턴오프된 제 1 NMOS 트랜지스터(N1)는 제어노드(201)와 접지전압(VSS)을 전기적으로 차단시킨다.
이때, 제어노드(201)의 전압이 디스차지(discharge)되어 전압 레벨이 하강한 상태를 로직 로우 상태 또는 디스에이블 상태라 하고, 차지(charge)되어 전압 레벨이 상승한 상태를 로직 하이 상태 또는 인에이블 상태라 한다.
가변 저항부(310)는 비교전압(VCOM)에 응답하고 결합노드(301)와 제어노드(201) 사이에 연결되는 제 1 PMOS 트랜지스터(P1)를 포함한다.
인에이블된 비교전압(VCOM)이 입력되면 제 1 PMOS 트랜지스터(P1)는 턴 오프된다. 턴오프된 제 1 PMOS 트랜지스터(P1)는 결합노드(301)와 제어노드(201)를 전기적으로 차단시킨다.
반대로, 디스에이블된 비교전압(VCOM)이 입력되면 제 1 PMOS 트랜지스터(P1)는 턴온된다. 턴온된 제 1 PMOS 트랜지스터(P1)는 결합노드(301)과 제어노드(201)를 전기적으로 연결시킨다.
회로 보호부(320)는 제어노드(201)의 출력신호에 응답하고 결합노드(301)와 입력전압(VSOURCE)사이에 연결되는 제 3 NMOS 트랜지스터(N3)를 포함한다.
여기서, 제 3 NMOS 트랜지스터(N3)는 디플레이션 형 NMOS (depletion type NMOS)트랜지스터일 수 있다. 디플레이션 형 NMOS 트랜지스터의 특성은 문턱 전압이 항상 음의 값을 갖는다는 것이다.
제어노드(201)의 전압 레벨에 따라 회로 보호부(320)를 설명하면 다음과 같다.
우선, 인에이블된 제어노드(201)의 출력신호가 회로 보호부(320)에 입력되면, 제 3 NMOS 트랜지스터(N3)는 턴온된다. 제 3 NMOS 트랜지스터(N3)가 턴온되면, 입력전압(VSOURCE)과 결합노드(301) 사이가 전기적으로 연결된다.
이때, 가변 저항부(310)의 제 1 PMOS 트랜지스터(P1)는 턴온되어 결합노드(301)와 제어노드(201)를 전기적으로 연결한 상태이므로, 전체적으로 입력전압(VSOURCE)과 제어노드(201) 사이가 전기적으로 연결되고 제어노드(201)의 전압 레벨이 상승한다.
제 1 PMOS 트랜지스터(P1)는 디스에이블된 비교전압(VCOM)의 전압 절대값에 비례하여 제어노드(201)에 전류를 유입시키고, 제어노드(201)는 차지되는 전하량이 많아져 전압이 상승한다. 제어노드(201)의 전압이 상승하면 다시 제 3 NMOS 트랜지스터(N3)도 저항이 작아져서 결합노드(301)의 전압 레벨을 상승시킨다.
다음으로, 디스차지(discharge)된 제어노드(201)의 전압이 회로 보호부(320)에 입력되면, 제 3 NMOS 트랜지스터(N3)는 턴오프된다. 이때, 제 3 NMOS 트랜지스터(N3)는 게이트 전압과 문턱 전압의 차를 결합노드(301)에 출력하게 된다. 상술한 바와 같이, 제 3 NMOS 트랜지스터(N3)의 문턱 전압은 항상 음의 값을 가지므로, 디스차지(discharge)된 제어노드(201)의 전압이 제 3 NMOS 트랜지스터(N3)에 입력되어도 제 3 NMOS 트랜지스터(N3)의 드레인-소스간 전류가 흐르게 된다. 즉, 제 3 NMOS 트랜지스터(N3)는 디스차지(discharge)된 제어노드(201)의 전압이 입력되어도 결합노드(301)를 소정 전압 레벨로 유지시킨다. 또한, 결합노드(301)의 전압 레벨은 제 3 NMOS 트랜지스터(N3)의 게이트 전압(즉, 제어노드(201)의 전압)에 의존하여 변경된다.
따라서, 제 3 NMOS 트랜지스터(N3)는 제 3 NMOS 트랜지스터(N3)의 게이트 전압(즉, 제어노드(201)의 전압)과 드레인 전압(즉, 결합노드(301)의 전압)의 전압 차를 비슷한 레벨로 유지시킨다.
제 1 PMOS 트랜지스터(P1)가 연결된 결합노드(301)와 제어노드(201) 사이의 전압 차가 커지면 브레이크다운(breakdown)현상이 발생할 수 있다. 브레이크다운현상이 발생하면 제 1 PMOS 트랜지스터(P1)가 오동작할 수 있다. 따라서, 디스차지(discharge)된 제어노드(201)의 전압이 제 3 NMOS 트랜지스터(N3)에 입력되면, 제 3 NMOS 트랜지스터(N3)는 제 3 NMOS 트랜지스터(N3)의 게이트 전압(즉, 제어노드(201)의 전압)과 드레인 전압(즉, 결합노드(301)의 전압)의 전압 차를 비슷한 레벨로 유지시켜 제 1 PMOS 트랜지스터(P1)를 보호한다.
출력부(400)는 제어노드(201)의 전압 레벨에 응답하고 입력전압(VSOURCE)과 출력노드(401) 사이에 연결된 제 2 NMOS 트랜지스터(N2)를 포함한다.
제 2 NMOS 트랜지스터(N2)는 차지(charge)된 제어노드(201)의 전압이 입력되면 입력전압(VSOURCE)을 출력노드(401)에 출력전압(VOUT)으로 출력한다. 제 2 NMOS 트랜지스터(N2)는 디스차지(discharge)된 제어노드(201)의 전압이 입력되면 입력전압(VSOURCE)이 출력노드(401)에 유입되는 것을 차단시킨다.
피드백부(500)는 출력노드(401)와 접지전압(VSS) 사이에 직렬 연결된 제 1 저항(R1) 및 제 2 저항(R2)을 포함한다. 제 1 저항(R1)과 제 2 저항(R2)이 연결된 노드(R2)에서 피드백 전압(VF)이 출력된다. 제 1 저항(R1)은 가변저항일 수 있다. 제 1 저항(R1)을 가변하는 이유는 출력전압(VOUT)의 전압레벨을 사용의도에 따라 변경하기 위함이다. 따라서, 제 1 저항(R1)를 가변함에 따라 출력전압(VOUT)을 전압 분배하는 피드백전압(VF)의 전압레벨이 변경된다.
도 3은 본 발명의 다른 실시예에 따른 전압 생성회로의 회로도이다.
전압 생성회로는 비교부(110), 구동부(210), 피드백부(510), 전압 제어부(610) 및 승압전압 생성부(700)를 포함한다.
전압 제어부(610)는 스위칭부(330) 및 출력부(410)를 포함한다. 스위칭부(330)는 가변 저항부(340) 및 회로 보호부(350)를 포함한다.
비교부(110)는 기준전압(VREF)과 피드백전압(VF)의 전압 레벨의 차를 연산하여 비교전압(VCOM)으로 출력한다.
비교부(110)는 피드백전압(VF) - 기준전압(VREF)이 양의 전압이 되면 양의 전압을 갖는 비교전압(VCOM)을 출력한다. 반대로, 피드백전압(VF) - 기준전압(VREF)이 음의 전압이 되면, 비교부(110)는 음의 전압을 갖는 비교전압(VCOM)을 출력한다.
여기서, 비교전압(VCOM)이 양의 값을 갖는 상태를 인에이블 상태라 하고, 음의 값을 갖는 상태를 디스에이블 상태라고 한다.
구동부(210)는 비교전압(VCOM)에 응답하고 제어노드(202)와 접지전압(VSS) 사이에 연결되는 제 4 NMOS 트랜지스터(N4)를 포함한다.
인에이블된 비교전압(VCOM)이 입력되면 제 4 NMOS 트랜지스터(N4)는 턴온(turn on)된다. 이때, 제어노드(202)에서 접지전압(VSS) 방향으로 전류가 흐르게 되어, 구동부(210)는 제어노드(202)의 전압 레벨을 하강시킨다.
디스에이블된 비교전압(VCOM)이 입력되면 제 4 NMOS 트랜지스터(N4)는 턴 오프(turn off)된다. 턴오프된 제 4 NMOS 트랜지스터(N4)는 제어노드(202)와 접지전압(VSS)을 전기적으로 차단시킨다.
이때, 제어노드(202)의 전압 레벨이 디스차지(discharge)된 상태를 로직 로우 상태 또는 디스에이블 상태라 하고, 전압 레벨이 차지(charge)된 상태를 로직 하이 상태 또는 인에이블 상태라 한다.
승압전압 생성부(700)는 전원전압(VDD)을 전하펌핑하여 고전압(VPP)을 생성한다. 이때, 전하 펌핑 방법은 이미 공지되어 있는 기술을 적용할 수 있으므로, 쉽게 고전압(VPP)을 생성할 수 있다.
스위칭부(330)는 가변 저항부(340) 및 회로 보호부(350)를 포함한다.
스위칭부(330)는 고전압(VPP)과 제어노드(202) 사이에 연결되고 비교전압(VCOM)과 제어노드(202)에 응답하여 제어노드(202)의 전압 레벨을 제어한다.
가변 저항부(340)는 비교전압(VCOM)에 응답하고 결합노드(302)와 제어노드(202) 사이에 연결되는 제 2 PMOS 트랜지스터(P2)를 포함한다.
여기서, 제 2 PMOS 트랜지스터(P2)는 고전압 PMOS(high voltage PMOS; HVP)트랜지스터일 수 있다. 반도체 장치는 전원 전압 이상의 고전압(high voltage)을 제어하기 위해 고전압 PMOS 트랜지스터(HVP)를 사용한다.
인에이블된 비교전압(VCOM)이 입력되면 제 2 PMOS 트랜지스터(P2)는 턴 오프된다. 턴오프된 제 2 PMOS 트랜지스터(P2)는 결합노드(302)와 제어노드(202)를 전기적으로 차단시킨다.
반대로, 디스에이블된 비교전압(VCOM)이 입력되면 제 2 PMOS 트랜지스터(P2)는 턴온된다. 턴온된 제 2 PMOS 트랜지스터(P2)는 결합노드(302)와 제어노드(202)를 전기적으로 연결시킨다.
회로 보호부(350)는 제어노드(202)의 출력신호에 응답하고 결합노드(302)와 고전압(VPP)사이에 연결되는 제 6 NMOS 트랜지스터(N6)를 포함한다.
여기서, 제 6 NMOS 트랜지스터(N6)는 고전압 디플레이션 형 NMOS (depletion high voltage NMOS; DHVN)트랜지스터일 수 있다. 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)의 특성은 문턱 전압이 항상 음의 값을 갖는다는 것이다.
제어노드(202)의 전압 레벨에 따라 회로 보호부(350)를 설명하면 다음과 같다.
우선, 차지(charge)된 제어노드(202)의 전압이 회로 보호부(350)에 입력되면, 제 6 NMOS 트랜지스터(N6)는 턴온된다. 제 6 NMOS 트랜지스터(N6)가 턴온되면, 결합노드(302)와 고전압(VPP) 사이가 전기적으로 연결된다.
이때, 가변 저항부(340)의 제 2 PMOS 트랜지스터(P2)는 턴온되어 결합노드(302)와 제어노드(202)를 전기적으로 연결한 상태이므로, 스위칭부(330)는 제어노드(202)와 고전압(VPP) 사이를 전기적으로 연결하고 제어노드(202)의 전압 레벨을 상승시킨다.
제 2 PMOS 트랜지스터(P2)는 디스에이블된 비교전압(VCOM)의 전압 절대값에 비례하여 제어노드(202)에 전류를 유입시키고, 제어노드(202)는 차지되는 전하량이 많아져 전압이 상승한다. 제어노드(202)의 전압이 상승하면 다시 제 6 NMOS 트랜지스터(N6)도 저항 값이 작아져서 결합노드(302)의 전압 레벨이 상승된다.
다음으로, 디스차지(discharge)된 제어노드(202)의 전압이 회로 보호부(350)에 입력되면, 제 6 NMOS 트랜지스터(N6)는 턴오프된다.
상술한 바와 같이, 제 6 NMOS 트랜지스터(N6)의 문턱 전압은 항상 음의 값을 가지므로, 디스에이블된 제어노드(202)의 출력신호가 제 6 NMOS 트랜지스터(N6)에 입력되어도 제 6 NMOS 트랜지스터(N6)의 드레인-소스간 전류가 흐르게 된다. 즉, 제 6 NMOS 트랜지스터(N6)는 디스차지(discharge)된 제어노드(202)의 전압이 입력되어도 결합노드(302)를 소정 전압 레벨로 유지시킨다. 또한, 결합노드(302)의 전압 레벨은 제 6 NMOS 트랜지스터(N6)의 게이트 전압(즉, 제어노드(202)의 전압)에 의존하여 변경된다.
따라서, 제 6 NMOS 트랜지스터(N6)는 제 6 NMOS 트랜지스터(N6)의 게이트 전압(즉, 제어노드(202)의 전압)과 드레인 전압(즉, 결합노드(302)의 전압)의 전압 차를 비슷한 레벨로 유지시킨다.
제 2 PMOS 트랜지스터(P2)가 연결된 결합노드(302)와 제어노드(202) 사이의 전압 차가 커지면 브레이크다운(breakdown)현상이 발생할 수 있다. 브레이크다운현상이 발생하면 제 2 PMOS 트랜지스터(P2)가 오동작할 수 있다. 따라서, 디스차지(discharge)된 제어노드(202)의 전압이 제 6 NMOS 트랜지스터(N6)에 입력되면, 제 6 NMOS 트랜지스터(N6)는 제 6 NMOS 트랜지스터(N6)의 게이트 전압(즉, 제어노드(202)의 전압)과 드레인 전압(즉, 결합노드(302)의 전압)의 전압 차를 비슷한 레벨로 유지시켜 제 2 PMOS 트랜지스터(P2)를 보호한다.
출력부(410)는 제어노드(202)의 출력신호에 응답하고 출력노드(401)와 고전압(VPP) 사이에 연결된 제 5 NMOS 트랜지스터(N5)를 포함한다.
제 5 NMOS 트랜지스터(N5)는 차지(charge)된 제어노드(202)의 전압이 입력되면 고전압(VPP)을 출력노드(402)에 출력전압(VOUT)으로 출력한다. 제 5 NMOS 트랜지스터(N5)는 디스차지(discharge)된 제어노드(202)의 전압이 입력되면 고전압(VPP)이 출력노드(402)에 유입되는 것을 차단시킨다.
피드백부(510)는 출력노드(402)와 접지전압(VSS) 사이에 직렬 연결된 제 3 저항(R3) 및 제 4 저항(R4)을 포함한다. 제 3 저항(R3)과 제 4 저항(R4)이 연결된 노드에서 피드백 전압(VF)이 출력된다. 제 3 저항(R3)은 가변저항일 수 있다. 제 3 저항(R3)을 가변하는 이유는 출력전압(VOUT)의 전압레벨을 사용의도에 따라 변경하기 위함이다. 따라서, 제 3 저항(R3)를 가변함에 따라 출력전압(VOUT)을 전압 분배하는 피드백전압(VF)의 전압레벨이 변경된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 100, 110: 비교부 200, 210: 구동부
201, 202: 제어노드 300, 330: 스위칭부
301, 302: 결합노드 310, 340: 가변 저항부
320, 350: 회로 보호부 400, 410: 출력부
401, 402: 출력노드 500, 510: 전압 분배부
600, 610: 전압 제어부 700: 승압전압 생성부

Claims (22)

  1. 기준전압과 피드백전압을 비교하여 비교전압을 생성하는 비교부;
    상기 비교전압에 응답하여 제어노드의 전압을 제어하는 구동부;
    상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드에 인가되는 입력전압을 제어하고, 상기 입력전압을 출력전압으로 생성하는 전압 제어부; 및
    상기 출력전압을 전압 분배하여 상기 피드백전압을 생성하는 전압 분배부를 포함하는 전압 생성회로.
  2. 제 1항에 있어서,
    상기 전압 제어부는
    상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드로 인가되는 상기 입력전압을 제어하는 스위칭부; 및
    상기 제어노드의 전압에 응답하여 상기 입력전압을 상기 출력전압으로 생성하는 출력부를 포함하는 전압 생성회로.
  3. 제 2항에 있어서,
    상기 스위칭부는
    상기 비교전압에 응답하여 상기 제어노드와 결합노드 사이를 연결하는 가변 저항부; 및
    상기 제어노드의 전압에 응답하여 상기 결합노드에 인가되는 상기 입력전압을 제어하는 회로 보호부를 포함하는 전압 생성회로.
  4. 제 3항에 있어서,
    상기 가변 저항부는
    상기 비교전압에 따라 상기 제어노드와 상기 결합노드 사이를 연결하는 PMOS 트랜지스터인 것을 특징으로 하는 전압 생성회로.
  5. 제 4항에 있어서,
    상기 회로 보호부는
    상기 제어노드의 전압에 따라 상기 입력전압과 상기 결합노드 사이를 연결하는 디플레이션 형 NMOS 트랜지스터인 것을 특징으로 하는 전압 생성회로.
  6. 제 5항에 있어서,
    상기 비교부는
    상기 기준전압과 상기 피드백전압의 전압 레벨을 비교하며, 상기 기준전압을 기준으로 상기 피드백전압의 레벨이 상기 기준전압보다 높으면 인에이블되고, 상기 피드백전압의 레벨이 상기 기준전압보다 낮으면 디스에이블되는 상기 비교전압을 출력하는 전압 생성회로.
  7. 제 6항에 있어서,
    상기 가변 저항부는
    디스에이블된 상기 비교전압에 응답하여 상기 결합노드와 상기 제어노드를 연결하고, 디스에이블된 상기 비교전압의 전압 레벨에 따라 상기 결합노드에서 상기 제어노드로 인가하는 전류량을 변경시키는 것을 특징으로 하는 전압 생성회로.
  8. 제 7항에 있어서,
    상기 가변 저항부는
    인에이블된 상기 비교전압에 응답하여 상기 결합노드와 상기 제어노드를 전기적으로 차단시키는 것을 특징으로 하는 전압 생성회로.
  9. 제 6항에 있어서,
    상기 구동부는
    인에이블된 상기 비교전압에 응답하여 상기 제어노드와 접지전압을 연결하여 상기 제어노드의 전압을 디스차지(discharge)시키고, 디스에이블된 상기 비교전압에 응답하여 상기 제어노드와 상기 접지전압을 차단하여 상기 제어노드의 전압을 차지(charge)시키는 것을 특징으로 하는 전압 생성회로.
  10. 제 9항에 있어서,
    상기 회로 보호부는
    차지(charge)된 상기 제어노드의 전압에 응답하여 상기 결합노드에 상기 입력전압을 인가시키는 것을 특징으로 하는 전압 생성회로.
  11. 제 10항에 있어서,
    상기 회로 보호부는
    디스차지(discharge)된 상기 제어노드의 전압에 응답하여 상기 결합노드에 소정의 전압을 공급하여 상기 결합노드와 상기 제어노드의 전압 차를 감소시키는 전압 생성회로.
  12. 기준전압과 피드백전압을 비교하여 비교전압을 생성하는 비교부;
    상기 비교전압에 응답하여 제어노드의 전압을 제어하는 구동부;
    전원전압을 전하 펌핑하여 상기 전원전압보다 높은 전압레벨을 갖는 고전압을 생성하기 위한 승압전압 생성부;
    상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드에 인가되는 상기 고전압을 제어하고, 상기 고전압을 출력전압으로 생성하는 전압 제어부; 및
    상기 출력전압을 전압 분배하여 상기 피드백전압을 생성하는 전압 분배부를 포함하는 전압 생성회로.
  13. 제 12항에 있어서,
    상기 전압 제어부는
    상기 비교전압 및 상기 제어노드의 전압에 응답하여 상기 제어노드로 인가되는 상기 고전압을 제어하는 스위칭부; 및
    상기 제어노드의 전압에 응답하여 상기 고전압을 상기 출력전압으로 생성하는 출력부를 포함하는 전압 생성회로.
  14. 제 13항에 있어서,
    상기 스위칭부는
    상기 비교전압에 응답하여 상기 제어노드와 결합노드 사이를 연결하는 가변 저항부; 및
    상기 제어노드의 전압에 응답하여 상기 결합노드에 인가되는 상기 고전압을 제어하는 회로 보호부를 포함하는 전압 생성회로.
  15. 제 14항에 있어서,
    상기 가변 저항부는
    상기 비교전압에 따라 상기 제어노드와 상기 결합노드 사이를 연결하는 고전압 PMOS 트랜지스터인 것을 특징으로 하는 전압 생성회로.
  16. 제 15항에 있어서,
    상기 회로 보호부는
    상기 제어노드의 전압에 따라 상기 고전압과 상기 결합노드 사이를 연결하는 고전압 디플레이션 형 NMOS 트랜지스터인 것을 특징으로 하는 전압 생성회로.
  17. 제 16항에 있어서,
    상기 비교부는
    상기 기준전압과 상기 피드백전압의 전압 레벨을 비교하며, 상기 기준전압을 기준으로 상기 피드백전압의 레벨이 상기 기준전압보다 높으면 인에이블되고, 상기 피드백전압의 레벨이 상기 기준전압보다 낮으면 디스에이블되는 상기 비교전압을 출력하는 전압 생성회로.
  18. 제 17항에 있어서,
    상기 가변 저항부는
    디스에이블된 상기 비교전압에 응답하여 상기 결합노드와 상기 제어노드를 연결하고, 디스에이블된 상기 비교전압의 전압 레벨에 따라 상기 결합노드에서 상기 제어노드로 인가하는 전류량을 변경시키는 것을 특징으로 하는 전압 생성회로.
  19. 제 18항에 있어서,
    상기 가변 저항부는
    인에이블된 상기 비교전압에 응답하여 상기 결합노드와 상기 제어노드를 전기적으로 차단시키는 것을 특징으로 하는 전압 생성회로.
  20. 제 17항에 있어서,
    상기 구동부는
    인에이블된 상기 비교전압에 응답하여 상기 제어노드와 접지전압을 연결하여 상기 제어노드의 전압을 디스차지(discharge)시키고, 디스에이블된 상기 비교전압에 응답하여 상기 제어노드와 상기 접지전압을 차단하여 상기 제어노드의 전압을 차지(charge)시키는 것을 특징으로 하는 전압 생성회로.
  21. 제 20항에 있어서,
    상기 회로 보호부는
    차지(charge)된 상기 제어노드의 전압에 응답하여 상기 결합노드에 상기 고전압을 인가시키는 것을 특징으로 하는 전압 생성회로.
  22. 제 21항에 있어서,
    상기 회로 보호부는
    디스차지(discharge)된 상기 제어노드의 전압에 응답하여 상기 결합노드에 소정의 전압을 공급하여 상기 결합노드와 상기 제어노드의 전압 차를 감소시키는 전압 생성회로.
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