KR20170022870A

KR20170022870A - 고전압 조정기

Info

Publication number: KR20170022870A
Application number: KR1020160088151A
Authority: KR
Inventors: 카라치올로 에르베'
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-08-20
Filing date: 2016-07-12
Publication date: 2017-03-02
Also published as: US9620223B2; ITUB20153184A1; US20170053702A1; KR102546490B1

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는, 비휘발성 메모리에 프로그래밍 전압들을 제공하기 위한 고전압 조정기에 관한 것이다. 본 기술에 따른 고전압 조정기는, 기준 전압과 피드백 전압을 수신하여 상기 기준 전압과 상기 피드백 전압의 차이를 증폭한 전압을 출력하는 연산 증폭기, 상기 증폭한 전압에 대응하여 턴-온 되는 제1 스위칭 유닛, 제1 노드와 상기 제1 스위칭 유닛 사이에 전기적으로 연결되어 상기 제1 노드의 전압으로부터 상기 제1 스위칭 유닛을 보호하기 위한 제2 스위칭 유닛 및 상기 제1 노드의 전압에 대응하여 충전 펌프에 의해 생성된 고전압인 펌프 전압을 출력 노드인 제2 제2 노드에 제공하는 제3 스위칭 유닛;을 포함하되, 상기 피드백 전압은 상기 출력 노드의 전압을 분할하여 획득될 수 있다.

Description

고전압 조정기{HIGH VOLTAGE REGULATOR}

본 발명은 고전압 조정기에 관한 것으로 보다 구체적으로, 본 발명은 비휘발성 메모리에 프로그래밍 전압들을 제공하기 위한 고전압 조정기에 관한 것이다.

다양한 종류의 플래시 메모리 장치들 중에서, 낸드(NAND)-형 플래시 메모리 장치들은 고용량 데이터 저장 매체로 점점 더 많이 사용되고 있다. 플래시 메모리의 각각의 셀은 전자들을 플로팅 게이트(floating gate) 에 가둠으로써 정보를 저장하도록 프로그래밍 되어야 한다. 프로그램 동작은 높은 양 전압을 컨트롤 게이트(control gate)에 인가하여 전류가 채널로부터 플로팅 게이트를 통해 컨트롤 게이트로 흐르도록 함으로써 수행된다. 프로그램 동작에서는 다양한 레벨을 갖는 프로그래밍 전압들이 요구되며, 다양한 레벨의 프로그램 전압들을 제공하기 위해 고전압 조정기가 사용된다.

본 발명의 실시 예는 보다 안정한 동작 범위를 갖는 고전압 조정기를 제공하기 위한 것이다.

본 발명의 실시 예에 따른, 고전압 조정기는, 기준 전압과 피드백 전압을 수신하여 상기 기준 전압과 상기 피드백 전압의 차이를 증폭한 전압을 출력하는 연산 증폭기, 상기 증폭한 전압에 대응하여 턴-온 되는 제1 스위칭 유닛, 제1 노드와 상기 제1 스위칭 유닛 사이에 전기적으로 연결되어 상기 제1 노드의 전압으로부터 상기 제1 스위칭 유닛을 보호하기 위한 제2 스위칭 유닛 및 상기 제1 노드의 전압에 대응하여 충전 펌프에 의해 생성된 고전압인 펌프 전압을 출력 노드인 제2 제2 노드에 제공하는 제3 스위칭 유닛;을 포함하되, 상기 피드백 전압은 상기 출력 노드의 전압을 분할하여 획득될 수 있다.

본 발명의 실시 예에 따르면, 보다 안정한 동작 범위를 갖는 고전압 조정기가 제공된다.

도 1은 고전압 조정기를 개략적으로 도시한 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 고전압 조정기를 개략적으로 도시한 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 고전압 조정기를 개략적으로 도시한 회로도이다.
도 4a는 도 3의 소비전류조절부의 구조를 개략적으로 도시한 도면이다.
도 4b는 도 3의 소비전류조절부의 다른 실시 예에 따른 구조를 개략적으로 도시한 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 고전압 조정기를 개략적으로 도시한 회로도이다.

도 1을 참조하면, 고전압 조정기(100)는 연산 증폭기(OPAMP)를 포함한다. 연산 증폭기(OPAMP)는기준 전압(REF)과 피드백 전압(FEED)을 수신하여 기준 전압(REF)과 피드백 전압(FEED) 간의 차이를 증폭하는 전압을 출력할 수 있다. 고전압 조정기(100)는 제1 n-형 FET 트랜지스터(NM1)를 더 포함할 수 있다. 제1 트랜지스터(NM1)의 게이트 전극은 연산 증폭기(OPAMP)의 출력단에 전기적으로 연결될 수 있다. 제1 트랜지스터(NM1)의 게이트 전극과 연산 증폭기(OPAMP)의 출력단 사이의 노드는 제2 스테이지 노드(NDSTAGE)로 표시된다.

제1 트랜지스터(NM1)의 소스(source)는 접지 전압(VSSI)에 전기적으로 연결된다. 제1 트랜지스터(NM1)의 드레인(drain)은 제3 스테이지 노드(RDSTAGE)에 전기적으로 연결된다. 제2 스테이지 노드(NDSTAGE) 및 제3 스테이지 노드(RDSTAGE) 사이에는, 보상 커패시터(compensation capacitor) (CAP, Rc)가 있다.

고전압 조정기(100)는 제2 n-형 FET 트랜지스터 (NM2)를 더 포함한다. 제2 트랜지스터 (NM2)의 게이트는 제3 스테이지 노드(RDSTAGE)에 전기적으로 연결된다. 제2 트랜지스터 (NM2)의 드레인은 전압 펌프로부터 제공되는 펌프 전압 (PUMP)과 결합될 수 있다. 제2 트랜지스터(NM2)의 소스 전압은 고전압 조정기(100)의 출력 전압(Vout)이다.

고전압 조정기(100)는 제1 저항기 (R1)와 제2 저항기 (R2)를 포함할 수 있다. 제1 저항기(R1)과 제2 저항기(R2)는 제2 트랜지스터(NM2)의 소스와 접지 전압(VSSI)사이에 직렬로 연결될 수 있다. 구체적으로, 제1 저항기 (R1)의 제1 전극은 제2 트랜지스터 (NM2)의 소스에 전기적으로 연결되고, 제2 저항기 (R2)의 제1 전극은 제1 저항기 (R1)의 제2 전극에 전기적으로 연결된다. 제2 저항기 (R2)의 제2 전극은 접지 전압(VSSI)에 전기적으로 연결된다. 출력 전압(Vout)은 제2 트랜지스터(NM2)의 소스와 제1 저항기(R1) 사이에 위치한 출력 노드 전압이고, 피드백 전압 (FEED)은 제1 저항기 (R1)와 제2 저항기 (R2) 사이에 위치한 피드백 노드의 전압이다.

고전압 조정기(100)는 펌프 전압(PUMP)와 제3 스테이지 노드(RDSTAGE) 사이에 제3 저항기 (RL)가 연결될 수 있다.

본 명세서에서 제1 트랜지스터 (NM1)에 사용되는 전압은 5 볼트에서부터 24 볼트까지의 범위를 가질 수 있다.

고전압 조정기(100)는 기능적으로 제1 스테이지(first stage), 제2 스테이지(second stage)및 제3 스테이지(third stage)로 구분될 수 있다.

제1 스테이지(first stage)는 연산 증폭기(OP AMP)를 포함한다. 연산 증폭기 (OP AMP)는 기준 전압 (REF)과, 제1 저항기(R1) 및 제2 저항기(R2)에 의해 분배된 전압인 피드백 전압(FEED)을 수신하기 위한 피드백 네트워크를 형성한다. 실시 예에서 제1 저항기(R1)는 출력 전압 (Vout)의 레벨을 제어할 수 있는 가변 저항일 수 있다.

제2 스테이지(second stage)는, 제1 스테이지와 제2 스테이지 사이에, 밀러 보상(Miller compensation), 즉, 보상 커패시터(CAP, Rc) 및 고전압 n-형 FET 트랜지스터인 제1 트랜지스터(NM1)를 포함한다.

이득(= 1)을 갖는 소스-폴로어(source-follower) 또는 버퍼(buffer)가 출력 스테이지에 배치된다. n-형 FET 트랜지스터 NM2는 소스-폴로어 역할을 한다. 이러한 소스-폴로어는 출력 단말에 에너지를 제공하고, 저항 분배기(resistive divider) R1 및 R2의 조절을 통해 원하는 출력 전압을 조정하는 스테이지이다.

피드백 전압(FEED)은 폐루프(closed-loop)의 연산 증폭기(OP AMP)가 이상적인 경우기준 전압(Vref)과 같은 레벨을 가질 수 있다. 제1 저항기 (R1) 및 제2 저항기 (R2) 사이의 노드는 연산 증폭기 (OP AMP)의 입력단에 물리적으로 연결되어 피드백 전압 (FEED)을 연산 증폭기 (OP AMP)에 제공한다.

가령, 기준 전압 (REF)이 1.25 볼트(V)이면, 연산 증폭기(OP AMP)가 이상적인 경우 피드백 전압(FEED)은 1.25 볼트(V)가 될 것이다.

따라서, 이상적인 경우 연산 증폭기(OP AMP)의 경우에는, 연산 증폭기 (OP AMP)의 입력 전압들이 동일한 전압 값을 갖게 되는 반면, 비이상적인 연산 증폭기(OP AMP)의 경우에는 증폭기의 두 개의 입력 노드들 사이에 오프셋이 존재할 수 있다. 출력 전압(Vout)은 다음의 [수학식 1]로 표현할 수 있다.

피드백 노드의 피드백 전압(FEED)은 제1 저항기(R1) 및 제2 저항기(R2) 사이의 비율을 이용해 구할 수 있다.

이것은 피드백 루프가 충분한 고이득(high gain)을 갖고 있어서 피드백 전압 (FEED)이 1.25(V), 즉 기준 전압 (REF)과 동일할 때 발생한다. 따라서, 기준 전압(REF) / 출력 전압(Vout)은 R2 / (R1 + R2)로 나타낼 수 있다. 여기서 제2 저항기(R2)에 흐르는 전류는 제1 저항기(R1)에 흐르는 전류와 동일하다.

펌프 전압(PUMP)은 충전 펌프에 의해 공급되는 전압으로, 고전압 조정기(100)에 따라 달라진다. 특히, 고전압 조정기(100)의 출력 전압 (Vout)이 24 볼트(V)로 증가하면, 펌프 전압 (PUMP)도 29 볼트(V)로 증가할 수 있다.

도 1에 실시 예에 따르면, 연산 증폭기 (OPAMP)가 저전압 트랜지스터들을 포함하는 반면, 제2 스테이지의 제1 트랜지스터 (NM1)는 고전압 트랜지스터이다. 즉, 고전압 트랜지스터인 제1 트랜지스터 (NM1)는 제3 스테이지 노드(RDSTAGE)가 높은 값들에 도달하도록 보장하기 위해 사용된다. 따라서, 제1 및 제2 스테이지들이 매칭되지 못할 수 있다. 즉, 도 1의 실시 예의 경우, 하나는 저전압(OPMAP의 출력 트랜지스터)이고 다른 하나는 고전압(고전압 n-형 FET 트랜지스터 제1 트랜지스터(NM1))인 것으로 인한, 두 트랜지스터 간의 본질적 차이로 인한 불일치의 문제점이 발생할 수 있다.

또한, 제1 스테이지 및 제2 스테이지 간에 요구되는 보상(compensation)이 클 수 있다. 구체적으로, 제2 스테이지의 제1 트랜지스터(NM1)의 게이트와 드레인 간의 보상 커패시턴트(CAP)는 강력한 밀러 효과(Miller effect)와 관련 있고, 보상 커패시턴스가 제2 스테이지의 이득에 의해 추가적으로 곱해질 수 있다.

한편, 도 1의 실시 예에 따른 고전압 조정기(100)에 있어서 제2 스테이지의 전류, 즉 펌프 전압(PUMP)에로부터의 전류는 제3 저항기(RL)에 의해 크게 좌우될 수 있다. 구체적으로, 제3 스테이지 노드(RDSTAGE)의 전압은 출력 전압 (Vout)과 제2 트랜지스터(NM2)의 문턱 전압(threshold voltage)의 합과 동일하고, 이후 고정되어 변하지 않는다. 그러나 현실에서는 온도와 프로세스에 따라 저항들이 큰 가변성을 띠기 때문에, 그러한 열변형 및 프로세스의 변형에 따라, 충전 펌프로부터 요청되어야 하는 전류가 크게 달라질 수 있다.

또한 보통의 메모리 장치 내부에는 고전압 복수 개의 고전압 조정기가가 포함될 수 있다. 따라서, 전류 소비의 변동이 증가 하고, 제어가 어려우므로 이에 대한 보상이 필요하다.

또한, 도 1의 실시 예에 따른 고전압 조정기(100)의 경우 제1 스테이지의 출력 저항이 제2 스테이지의 출력 저항보다 더 크므로 제1 스테이지의 연산에 의한 극점이 우세 극점(dominant pole)을 갖는다. 또한 제1 스테이지 연산에 의한 극점은 제2 스테이지의 용량(capacity)을 곱한 출력 저항에 의해 구해질 수 있다.

도 2는 본 발명의 일 실시 예에 따른 고전압 조정기를 개략적으로 도시한 회로도이다.

고전압 조정기(200)는 연산 증폭기 (OPAMP), 저전압 n-형 FET 트랜지스터인 저전압 트랜지스터(LVN), 고전압 n-형 FET 트랜지스터인 고전압 트랜지스터(HVN), n-형 FET 트랜지스터인 제2 트랜지스터(NM2), 제1 저항기 (R1) 및 제2 저항기 (R2)를 포함한다.

연산 증폭기 (OPAMP)는 기준 전압 (REF)과 피드백 전압 (FEED)을 수신하여 기준 전압 (REF)과 피드백 전압 (FEED) 간의 차이를 증폭한 전압을 출력할 수 있다. 저전압 n-형 FET 트랜지스터인 저전압 트랜지스터(LVN)의 게이트 전극은 제2 스테이지 노드(NDSTAGE)에서 연산 증폭기 (OPAMP)의 출력단에 전기적으로 연결될 수 있다. 저전압 트랜지스터(LVN)는 제2 스테이지 노드(NDSTAGE)의 전압에 응답하여 턴-온 또는 턴-오프 될 수 있다.

고전압 트랜지스터 (HVN)는 제3 스테이지 노드(RDSTAGE)와 저전압 트랜지스터(LVN) 사이에 전기적으로 연결된다. 고전압 트랜지스터 (HVN)의 소스는 저전압 트랜지스터(LVN)의 드레인에 전기적으로 연결될 수 있다. 실시 예에서, 고전압 트랜지스터(HVN) 및 저전압 트랜지스터(LVN)는 종속 접속(cascade connection)을 형성할 수 있다. 바이어스 전압(VCCI)이 고전압 트랜지스터 (HVN)의 게이트에 제공될 수 있다.

제2 트랜지스터(NM2)의 게이트 전극은 제3 스테이지 노드(RDSTAGE)에서 고전압 트랜지스터(HVN)의 드레인에 전기적으로 연결될 수 있다. 제2 트랜지스터(NM2)의 소스의 전압은 고전압 조정기(200)의 출력 전압(Vout)일 수 있다.

제1 저항기(R1)와 제2 저항기(R2)는 제2 트랜지스터(NM2)의 소스와 접지전압(VSSI) 사이제 직렬로 연결될 수 있다. 피드백 전압(FEED)은 제1 저항기(R1)와 제2 저항기(R2) 사이의 전압이다. 즉, 피드백 전압(FEED)은 제1 저항기(R1)와 제2 저항기(R2)를 포함하는 저항 네트워크에 의해 분배된 전압일 수 있다. 실시 예에서, 제1 저항기(R1)는 가변 저항일 수 있다. 또한 제2 저항기(R2)도 가변 저항일 수 있다.

연산 증폭기(OPAMP)는 그 반전 입력단(inverting input)에서 기준 전압(REF)을 수신하고 그 비반전 입력단(non-inverting input)에서 피드백 전압(FEED)을 수신한다. 제2 트랜지스터(NM2)의 드레인에는 충전 펌프로부터의 펌프 전압(PUMP)이 제공된다. 제2 트랜지스터(NM2)는 제3 스테이지 노드(RDSTAGE)의 전압에 응답하여 충전 펌프로부터의 펌프전압(PUMP)을 고전압 조정기(200)의 출력 전압(Vout)으로 제공한다.

저전압 트랜지스터(LVN)는 연산 증폭기(OPAMP)의 출력 트랜지스터와 매칭될 수 있다.

고전압 조정기(200)는 보상 커패시터(CAP, Rc)를 더 포함한다. 보상 커패시터(CAP, Rc)의 일 측은 저전압 트랜지스터(LVN)의 게이트 전극과 전기적으로 결합될 수 있다.

보상 커패시터(CAP, Rc)의 타측은 고전압 트랜지스터(HVN)의 드레인과 전기적으로 결합된다.

본 명세서에서 저전압 트랜지스터(LVN)은 용어 '제1 스위칭 유닛'과 고전압 트랜지스터(HVN)은 용어 '제2 스위칭 유닛'과 제2 트랜지스터(NM2)는 용어 '제3 스위칭 유닛'과 각각 혼용될 수 있다.

도 2의 실시 예에 따른 고전압 조정기(200)는 연산 증폭기(OPAMP)의 출력 트랜지스터와 고전압 트랜지스터(HVN)가 매칭되지 않는 점을 저전압 트랜지스터 (LVN)을 사용함으로써 해결할 수 있다. 즉, 이득(gain)을 제공하는 요소인 저전압 트랜지스터(LVN)는 연산 증폭기(OPAMP)의 출력 트랜지스터들과 매칭될 수 있다.

그러나, 저전압 트랜지스터(LVN)를 사용하기 위해서는, 그것이 보호되어야 하는데, 이는 저전압 트랜지스터(LVN)이 소스와 드레인 사이의 고전압 값들을 견뎌내지 못하기 때문이다. 구체적으로 제3 스테이지 노드(RDSTAGE)가 고전압 값에 도달하면, 저전압 트랜지스터(LVN)가 손상될 수 있다.

이를 위해, 도 2의 실시 예에서는 고전압 트랜지스터(HVN), 즉 게이트 전극이 바이어스 전압(VCCI)에 연결되는 고전압 트랜지스터(HVN)를 추가함으로써, 저전압 트랜지스터 (LVN)에 대한 캐스코드 전압 보호(cascode voltage protection)를 달성될 수 있다. 실시 예에서, 고전압 트랜지스터(HVN)는 저전압 트랜지스터(LNV)의 보호를 위한 캐스코드 트랜지스터일 수 있다.

캐스코드 접속을 사용하면 제2 스테이지에 대한 밀러 효과(Miller effect)가 감소할 수 있고, 그리고 이에 따라 보상 커패시터 (CAP,Rc)도 감소된다. 따라서, 제2 스테이지 노드(NDSTAGE)에서부터 제3 스테이지 노드(RDSTAGE)를 향해 나타난 이득은 저전압 트랜지스터(LVN) 및 고전압 트랜지스터(HVN)의 이득(gain) 의 비율보다 작거나 같을 수 있다. 보상 커패시터 (CAP, Rc) 가 감소하면 전체 사용 면적도 감소할 수 있다. 일부 면적을 고전압 트랜지스터(HVN)가 차지하고 있음에도 불구하고, 고전압 조정기(200)의 구성 요소들이 차지하는 전체 면적은 감소할 수 있다. 이는 보상 커패시터 (CAP,Rc)의 감소로 인한 면적 감소가 더 영향력이 크기 때문이다.

도 2의 실시 예에 따른 고전압 조정기(200)는 도 1의 실시 예에 따른 고전압 조정기(100)와 비교해보면, 도 1의 고전압 특성을 갖는 제1 트랜지스터(NM1)가 도 2의 실시 예에서는 서로 다른 특성들을 갖는 두 개의 트랜지스터들인 저전압 트랜지스터(LVN) 및 고전압 트랜지스터(HVN)로 분할되었다는 것을 이해될 수 있을 것이다. 저전압 트랜지스터(LVN)는 연산 증폭기(OPAMP)의 출력 스테이지와 동일한 특성들을 갖고(matching), 고전압 트랜지스터(HVN)는 저잔압 트랜지스터(NVM)의 손상을 보호한다. 이를 통해 제2 스테이지에서의 밀러 효과가 감소될 수 있다.

도 3은 또 다른 실시 예에 따른 고전압 조정기(250)를 개략적으로 도시한 회로도이다. 도 4a는 도 3의 소비전류조절부(300)의 연결 배치의 일 예를 개략적으로 도시한 도면이다.

도 2와 도 3의 실시 예 간의 차이점은 도 3의 실시 예가 펌프전압조절부 (300)를 더 포함한다는 것이다. 소비전류조절부 (300)는 펌프 전압(PUMP)이 인가되는 노드와 제3 스테이지 노드(RDSTAGE)사이에 연결된다. 구체적으로 의 일 단말은 고전압 트랜지스터(HVN)의 드레인에 전기적으로 연결된다. 소비전류조절부 (300)의 타 단말에는 펌프 전압(PUMP) 이 제공된다. 소비전류조절부(300)는 서로 직렬로 연결된 복수의 고전압 p-형 FET 트랜지스터들인 제3 트랜지스터(PHV)들을 포함할 수 있다.

복수의 제3 트랜지스터(PHV)들의 게이트 전극에는 제1 바이어스 전압(V*)이 제공될 수 있다. 복수의 제3 트랜지스터(PHV)들의 개수는 각각의 제3 트랜지스터(PHV)의 소스와 드레인 사이의 최대 전압이 제3 트랜지스터(PHV)가 견뎌낼 수 있는 문턱 전압을 넘지 않도록 결정될 수 있다.

도 1의 실시 예에 따른 고전압 조정기(100)의 경우 제3 저항기(RL)가 열변형과 프로세스 변형에 따라 그 값이 크게 달라지기 때문에, 펌프 전압(PUMP)의 불안정한 소비로 이어지게 되고 이것이 제어하기 어려울 수 있다.

이러한 문제점을 해결하기 위해, 도 3의 실시 예에서는 일련의 저항들, 즉 도 1 또는 도 2의 수동 소자(passive element)인 제3 저항기(RL)를 소비전류조절부(300)로 대체한다. 구체적으로 소비전류조절부(300)는 복수의 제3 트랜지스터(PHV)들을 포함하고, 이들의 게이트 전극에 공통으로 제1 바이어스 전압(V*)을 제공한다. 실시 예에서 제3 트랜지스터(PHV)는 고전압 p-형 FET 트랜지스터일 수 있다. 소비전류조절부(300)에 포함된 복수의 제3 트랜지스터들(PHV)를 사용하는 것은 조절된 출력 전압(Vout)에 대한 충전 펌프의 전류 소비가 선형 관계를 이루는 자율 조절 저항을 구현할 수 있도록 한다.

구체적으로 도 1 내지 도 2의 실시 예에 따르면, 도 3의 실시 에의 소비전류조절부(300) 대신 제3 저항기(RL)이 사용된다. 이 때, 펌프 전압(PUMP)이 30V이고, 출력 전압(Vout)은 15V, 그리고 제2 트랜지스터(NM2)의 게이트와 소스 사이의 문턱 전압(Vth)가 1V인 경우를 가정한다. 제3 스테이지 노드(RDSTAGE)가 안정적이면, 고전압 조정기(100, 200)가 안정적이고 조절되어 있다고 하더라도, 출력 전압(Vout)에 연결된 제2 트랜지스터(NM2)의 문턱 전압(Vth)은 출력 전압(Vout)보다 높은 전압을 가질 것이다. 제3 스테이지 노드(RDSTAGE)는 16V(출력전압(Vout) + 제2 트랜지스터의 문턱전압(Vth) = 15V +1V)이고, 제3 스테이지 노드(RDSTAGE)와 펌프 전압(PUMP) 사이에 연결된 저항, 즉, 도 1 또는 도 2의 제3 저항기(RL) 양단의 전위차(ΔV)는 14 볼트와 같다 (펌프 전압(PUMP) - 제3 스테이지 노드(RDSTAGE) 전압 = 30V - 16V). 조정기(200)가 출력 전압(Vout)을, 가령 25 볼트(V)로 조정해야 하는 경우, 제3 스테이지 노드(RDSTAGE)의 전압은 26 볼트(V)(출력 전압(Vout)+제2 트랜지스터의 문턱전압(Vth))가 되고, 이에 따라 제3 저항기(RL) 양단의 전위차는 4 볼트(V)의 값을 가질 것이다. 본질적으로, 저항기들, 즉, 수동 소자들을 사용하여 전류를 제공하는 충전 펌프의 전류 소비는, 조절할 출력 전압(Vout)의 값에 연계될 것이다. 특히, 출력 전압(Vout)이 낮을수록, 시스템의 전류 소비량은 증가하는데, 이는 제3 저항기(RL) 양단의 전위차(ΔV)가 더 증가하기 때문이다. 이것은 메모리 장치들이 다수의 고전압 조정기, 가령 병렬로 연결된 10개의 고전압 조정기들을 갖고 있는 경우 더 큰 문제가 된다. 그것들을 모두 턴-온 하려고 하면 처음부터 높은 소비가 발생하게 된다.

도 3의 실시 예에서는 소비전류조절부(300)을 포함함으로써 출력 전압(Vout)의 조정에따라 고전압 조정기(250)의 소비전류가 증가하는 것을 방지한다.

실시 예에서, 소비전류조절부(300)는 복수의 제3 트랜지스터(PHV)들을 포함한다. 예를 들어, 펌프 전압(PUMP)이 30 볼트(V)이고, 제3 스테이지 노드(RDSTAGE)의 전압이 16 볼트(V)인 경우를 가정하면, 복수의 제3 트랜지스터들(PHV)의 양단의 전위차는 14 볼트(V)일 것이다.

복수의 제3 트랜지스터(PHV)들은 고유의 저항 값들 및 양단 전압들을 갖는다. 복수의 제3 트랜지스터(PHV)들의 고유의 저장 값들이 동일하다고 가정하면, 각각의 제3 트랜지스터(PHV)의 양단 전압(ΔV)은 (14V/4) 3.5V일 것이다. 이 때 게이트 전극에 인가되는 제1 바이어스 전압(V*)을 2V로 가정하면, 각각의 제3 트랜지스터(PHV)의 양단 전압은 제3 스테이지 노드(RDSTAGE)에 따라 달라진다.

도 3의 실시 예에 따른 고전압 조정기(250)에서 출력 전압(Vout)이 15V로 조정된다고 가정한다. 도 4a를 참조하면, 소비전류조절부(300)는 n개의 제3 트랜지스터(PHV)들을 포함한다. 구체적으로 제3-1 내지 3-n 트랜지스터(P1 내지 Pn)들 중, 제3-1 트랜지스터(P1)는 V* (게이트 전압) + 제3 스테이지 노드(RDSTAGE) 전압 + ΔV(제3 트랜지스터 각각의 양단전압)와 동일한 게이트-소스 전압 VGS을 갖는다. 이하에서는 n이 4인 경우를 가정하여 설명한다.

따라서, 제3-1 트랜지스터(P1)의 VGS는 21. 5V이다. 즉, VGS는 2V(제1 바이어스 전압(V*)) + 16V (제3 스테이지 노드(RDSTAGE) 전압) + 3.5V (ΔV = (펌프 전압(PUMP)-제3 스테이지 노드(RDSTAGE)) / 제3 트랜지스터들의 개수 = 14V / 4 )이다.

제어할 출력 전압(Vout)이 25V인 경우, 제3 스테이지 노드(RDSTAGE)는 26V이고, 이어 소비전류조절부(300)의 양단 전압은 (PUMP - 제3 스테이지 노드(RDSTAGE)) 4V이고, 각각의 제3 트랜지스터(PHV)의 양단 전압(ΔV)은 1V가 된다. 이 때, 제3-1 트랜지스터(P1)의 VGS는 2V (제1 바이어스 전압(V *)) + 26V (제3 스테이지 노드(RDSTAGE)) + 1V (ΔV), 즉 29V가 된다.

이에 따라, 피드백이 제1 저항기(R1) 및 제2 저항기(R2)를 출력 전압의 함수로서, 즉, 출력 전압(Vout)을 기반으로 저항을 변조하는 자율 조정 시스템이 획득될 수 있다. 특히, 펌프 전압(PUMP)과 제3 스테이지 노드(RDSTAGE) 간의 차이가 클 경우에, 제3 트랜지스터들(PHVs)의 직렬의 등가 전압은 증가하나, 펌프 전압(PUMP)과 제3 스테이지 노드(RDSTAGE) 간의 차이가 작을 경우, 제3 트랜지스터들(PHVs)의 직렬의 등가 저항은 감소한다.

이를 통해, 고전압 조정기(250)는 충전펌프의전류소비량도 출력 전압에 더 이상의 좌우되지 않게 되고, 고전압 조정기(250)가 가상으로 그리고 자율적으로 그 수준을 조절할 수 있다.

각각의 제3 트랜지스터(PHV)의 저항은 다음의 [수학식 2]에 따라 계산할 수 있다.

한편, 소비전류조절부(300)의 총 등가 저항은 아래의 [수학식 3]을 통해 계산할 수 있다.

설계 단계(phase)에서, 일련의 트랜지스터들을 포함하는 한 스테이지의 바이어스 전류는 저항에 의해 결정되어야 할 필요가 있다. 저항 값은 트랜지스터들의 W/L 비율에 의해 결정될 것이고, 또한 제1 바이어스 전압(V*)은 제2 스테이지의 적합한 바이어스 전류 값을 얻도록 최적화되어야 한다.

소비전류조절부(300)에 포함된 제3 트랜지스터(PHV)의 개수 n에 대해서는, 제3 트랜지스터(PHV)들이 고전압 조정기(250)의 작동 중에 파손되지 않도록 하는 것이 첫 번째로 중요하다 (Safe Operating Area(SOA) 한계). 따라서, 제3 트랜지스터(PHV)의 개수 n은 드레인과 소스 사이에서 제3 트랜지스터(PHV)들이 지원할 수 있는 ΔV의 최대값을 넘지 않는 충분한 개수의 제3 트랜지스터(PHV)들이 제공되어야 한다.

제3 트랜지스터(PHV)의 최대 드레인-소스간 전압(VDS) 차이가 10V이면, 펌프 전압(PUMP)과 제3 스테이지 노드(RDSTAGE) 사이의 ΔV가 14V가 될 수 있는 경우, 하나의 제3 트랜지스터(PHV)만 사용될 수 없고, 적어도 두 개의 제3 트랜지스터(PHV)가 제공되어야 하며, 각각의 제3 트랜지스터(PHV)는 최소 7 볼트(V)(최대 10V 미만)를 유지해야 한다.

고전압 PMOS 트랜지스터들은 적어도 메모리 기술에서는 고전압 NMOS 트랜지스터 고전압만큼 로버스트(robust)하지 않다. 고전압 NMOS 트랜지스터의 드레인과 소스 사이의 전압은 30 볼트(V)까지 증가할 수 있는 반면, 고전압 PMOS 트랜지스터의 드레인과 소스 사이의 전압은 약 10 볼트(V)로 더 낮다. 그러나, 이 경우에는 고전압 NMOS 트랜지스터들의 극성으로 인해 고전압 PMOS 트랜지스터들이 더 용이한 방식으로 턴-온 될 수 있다. 즉, 고전압 NMOS 트랜지스터들이 사용되는 경우, 트랜지스터들을 턴-온 하기 위해서 제1 바이어스 전압(V*)이 제3 스테이지 노드(RDSTAGE)에서의 전압보다 높아야 한다. 그러나, 제3 스테이지 노드(RDSTAGE)의 전압 값은 알고리즘에 따라 가변성을 띠기 때문에, 제1 바이어스 전압(V*)의 선택을 복잡하게 만들 수 있다. 따라서, 사용할 제3 트랜지스터(PHV)의 개수 n을 결정함에 있어서 SOA 한계가 첫 번째로 충족해야 하는 요건이다.

또한, 획득할 총 저항 값 또한 제3 트랜지스터(PHV)의 개수 n을 결정함에 있어서 고려되어야 할 사항이다. 제3 트랜지스터(PHV)들을 많이 사용할수록, 등가 저항은 커지고 충전 펌프의 전류전류는 작아진다. 그러나, 제3 트랜지스터(PHV)의 최대 개수는 제3 트랜지스터(PHV)들의 턴-온이 보장되는 경우로 한정된다.

더 구체적으로, 제3 트랜지스터들(PHV)의 개수(n)는 제2 스테이지의 적합한 극성을 갖도록 선택된다. 특히, 아래 조건들이 충족되어야 한다.

제3 스테이지 노드(RDSTAGE)의 전압이 최대 값에 도달한 경우 (즉, 콘트롤러 출력 또한 그 최대 값에 도달하면), 제2 스테이지에서의 전류는 최소가 되어야 한다.

출력 전압(Vout)이 최소 값일 경우 (최소 조정 활동에 해당하는 경우), 제2 스테이지에서의 전류는 최대가 되어야 한다. 이때 제2 스테이지의 전류(I) = (PUMP-제3 스테이지 노드(RDSTAGE)전압) / Rtot이다.

제3 트랜지스터(PHV)들의 개수 n 또한 ΔV_n 값에 영향을 주므로, |VDS|는 항상 트랜지스터 제3 트랜지스터(PHV)들의 브레이킹 전압(breaking voltage)보다 낮아야 하기 때문에, 트랜지스터들의 개수 n에 대한 하한을 설정한다(n이 증가할수록 Rtot도 증가한다).

다만, 수동 소자(저항)가 아닌 제3 트랜지스터(PHV)들을 사용하는 경우전류의 자기-보상(self-compensation)의 효과가 수동 소자(저항)들을 사용하는 경우와 비교했을 때 제3 트랜지스터(PHV)들의 개수 및 크기, 그리고 제1 바이어스 전압(biasing voltage)의 값과 상관 없이 유리하다.

본 명세서에서 고전압 트랜지스터 및 저전압 트랜지스터는 아래에 제시된 범위를 가질 수 있으나, 반드시 여기에 한정되지 않는다.

HV: VGBODY ≤≤ 30V; VDS (N) ≤≤ 30V, VGS (P) ≤≤ 10V

LV: VGBODY ≤≤ 5V; VDS (N) ≤≤ 4-5V, VGS (P) ≤≤ 4-5V

도 4a에서는 제3 트랜지스터(PHV)의 소스가 인접한 제3 트랜지스터(PHV)의 벌크 와 각각 결합된 것을 도시하고 있다.

특히, 인접한 제3 트랜지스터(PHV)의 벌크가 앞선 제3 트랜지스터(PHV)의소스에 연결됨으로써 충전 펌프가 트랜지스터들의 한계 임계값에 근접한 전압 값을 제공하는 경우 접합 소스-벌크(SB)의 파손을 방지한다.

도 4b는 다른 실시 예에 따른 도 3의 소비전류조절부(300) 의 연결 배치를 개략적으로 도시한 도면이다.

도 4b를 참조하면, 제3 트랜지스터(PHV)들 중 적어도 하나의 벌크(bulk)가 최상부에 위치한 제3 트랜지스터(PHV)의 소스와 결합된다.

이 경우, 충전 펌프에 대한 제3 트랜지스터(PHV) 벌크의 연결은 펌프 전압(PUMP)이 제3 트랜지스터(PHV)의 벌크-소스간 전압의 절대값|VBS| 의 파손 한계를 넘지 않는 경우에만 이루어진다. 도 4b의 실시 예의 경우 제3 트랜지스터(PHV)가 동일한 웰(well)을 공유할 수 있기 때문에 점유 면적을 줄일 수 있다.

또한, 제1 바이어스 전압(V*)은 제3 트랜지스터(PHV)들의 총 등가 저항이 트리밍(trimming) 되도록 가변 하고, 이에 따라, 프로세스 스프레드(process spread)에 있어서 제2 스테이지의 전류 소비의 최적화에 대한 자유도는 더욱 더 증가할 수 있다.

상술한 본 발명의 실시 예에 따른 고전압 조정기는 제1 스테이지의 출력 트랜지스터, 즉 연산 증폭기와 고전압 트랜지스터 사이의 불일치는 연산 증폭기의 출력단에 저전압 트랜지스터를 사용함으로써 극복된다. 게다가, 종속 접속(cascode connection)으로 인해, 제3 스테이지 노드(RDSTAGE) 및 제2 스테이지 노드(NDSTAGE) 사이의 보상 커패시턴스를 급격히 감소시킬 수 있어, 보상 커패시터가 차지하는 면적을 줄이는 결과를 가져온다. 충전 펌프로부터 제공되는 전류 또한 노드 제3 스테이지 노드(RDSTAGE)와 펌프 전압 (PUMP) 사이의 소비전류조절부를 포함함으로써 안정화될 수 있다.

본질적으로, 본 발명의 실시 예에 따른 고전압 조정기는 저전압 이득 스테이지와 고전압 이득 스테이지 사이의 매칭을 증대시키고 펌프 전류 소비를 감소시킴으로써, 왜곡(skew)에 대한 동작 범위, 온도 및 구동 전압 범위를 증가시킨다.

또한, 본 발명의 실시 예에 따른 고전압 조정기는 알고리즘에 따른 전류 소비 조정, 제2 스테이지 부하 저항에 대한 트리밍(trimming), 및 더 높은 DC 이득을 획득하여 제2 스테이지 저항을 증가시킬 수 있다.

수동소자인 저항들을 p-형 트랜지스터들로 교체하면 충전 펌프로부터 좀 더 안정된 전류 소비가 가능하며, 전체 전류 소비를 줄일 수 있다. 이를 통해, 충전 펌프의 사양(specification)을 낮출 수 있고 플래시 메모리 장치 내 펌프 효율 및 사용된 고전압 조정기의 총 개수를 고려할 때 약 1-2mA의 전류를 절감할 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

100: 고전압 조정기
NM1: 제1 트랜지스터
NM2: 제2 트랜지스터
R1: 제1 저항기
R2: 제2 저항기

Claims

기준 전압과 피드백 전압을 수신하여 상기 기준 전압과 상기 피드백 전압의 차이를 증폭한 전압을 출력하는 연산 증폭기;
상기 증폭한 전압에 대응하여 턴-온 되는 제1 스위칭 유닛;
제1 노드와 상기 제1 스위칭 유닛 사이에 전기적으로 연결되어 상기 제1 노드의 전압으로부터 상기 제1 스위칭 유닛을 보호하기 위한 제2 스위칭 유닛; 및
상기 제1 노드의 전압에 대응하여 충전 펌프에 의해 생성된 고전압인 펌프 전압을 출력 노드인 제2 제2 노드에 제공하는 제3 스위칭 유닛;을 포함하되,
상기 피드백 전압은 상기 출력 노드의 전압을 분할하여 획득되는 고전압 조정기.
제 1항에 있어서, 상기 제1 스위칭 유닛은,
저전압 n-형 FET를 포함하고, 상기 저전압 n-형 FET의 게이트는 상기 연산 증폭기의 출력단에 전기적으로 연결되고,
상기 제2 스위칭 유닛은,
고전압 n-형 FET를 포함하고, 상기 고전압 n-형 FET의 소스는 상기 저전압 n-형 FET의 드레인에 전기적으로 연결되고, 상기 고전압 n-형 FET의 드레인은 상기 제1 노드에 전기적으로 연결되고, 상기 제3 스위칭 유닛은 그 게이트가 상기 제1 노드에 전기적으로 연결된 n-형 FET를 포함하고, 상기 n-형 FET의 소스는 상기 제2 노드에 전기적으로 연결된 고전압 조정기.
제 2항에 있어서,
상기 저전압 n-형 FET는 상기 연산 증폭기의 출력 트랜지스터와 매칭되는 고전압 조정기.
제 1항에 있어서,
일 단말이 상기 제2 노드에 전기적으로 연결되는 제1 저항기; 및
일 단말은 상기 제1 저항기의 타 단말에 전기적으로 연결되고 타 단말은 접지 전압에 전기적으로 연결되는 제2 저항기를 더 포함하고,
상기 피드백 전압은 상기 제1 저항기와 상기 제2 저항기 사이의 전압인 고전압 조정기.
제 1항에 있어서, 상기 연산 증폭기는,
반전 입력단에 상기 기준 전압이 입력 되고, 비반전 입력단에 상기 피드백 전압이 입력 되는 고전압 조정기.
제 1항에 있어서,
일 단말은 상기 제1 노드에 연결되고, 타 단말은 상기 펌프 전압이 인가되는 소비전류조절부;를 더 포함하는 고전압 조정기.
제 1항에 있어서, 상기 제2 노드의 전압은,
비휘발성 메모리의 프로그램 전압인 고전압 조정기.
제 6항에 있어서, 상기 소비전류조절부는,
서로 직렬로 연결된 복수의 고전압 p-형 FET를 포함하는 고전압 조정기.
제 8항에 있어서,
상기 복수의 고전압 p-형 FET들의 게이트들에는 제1 바이어스 전압이 제공되는 고전압 조정기.
제 9항에 있어서, 상기 복수의 고전압 p-형 FET들의 개수는,
상기 펌프 전압과 상기제1 노드의 전압의 차이를 상기 고전압 p-형 FET의 소스와 드레인 사이의 전압으로 나눈 몫보다 적어도 하나 이상을 더 포함하도록 결정되는 고전압 조정기.
제 8항에 있어서,
상기 복수의 고전압 p-형 FET들 중 어느 하나의 고전압 p-형 FET의 소스는 상기소스 측에 인접한 고전압 p-형 FET의 벌크와 각각 결합되는 고전압 조정기.
제 9항에 있어서,
상기 고전압 p-형 FET들의 적어도 하나의 벌크는 상기 복수의 고전압 p-형 FET들 중 상기 펌프 노드에 인접한 고전압 p-형 FET의 소스와 결합되는 고전압 조정기.
제 1항에 있어서,
일 단말은 상기 연산 증폭기의 출력단과 전기적으로 결합되고, 타 단말은 상기 제1 노드와 전기적으로 결합되는 보상 커패시터를 더 포함하는 고전압 조정기.