IT202100030611A1 - Dispositivo di memoria non volatile - Google Patents

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IT102021000030611A
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Giovanni Bellotti
Marco Passerini
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Sk Hynix Inc
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Description

DESCRIZIONE
Campo della invenzione
La soluzione secondo forme di realizzazione della presente invenzione riguarda generalmente il campo dei dispositivi a semiconduttore non volatili, quali i dispositivi di memoria flash NAND. In particolare, la soluzione secondo forme di realizzazione della presente invenzione riguarda regolatori di tensione per dispositivi a semiconduttore non volatili.
Sfondo dell?invenzione
I dispositivi di memoria non volatile sono dispositivi di memoria elettronici in grado di conservare i dati memorizzati anche dopo la rimozione dell'alimentazione. Tra i tipi attualmente disponibili di dispositivi di memoria non volatile, i dispositivi di memoria flash NAND sono utilizzati come supporto di archiviazione dati ad alta capacit?.
Le celle di memoria di un dispositivo di memoria flash NAND necessitano di essere polarizzate con opportune tensioni, i cui livelli possono variare in un ampio intervallo, a seconda dell?operazione a cui sono sottoposte le celle di memoria. Ad esempio, per programmare una cella di memoria, la cella di memoria deve essere polarizzata con tensioni aventi valori sufficientemente elevati da provocare l'intrappolamento di elettroni nella gate flottante (?floating gate?) della cella di memoria. Inoltre, per eseguire operazioni di lettura e cancellazione sono necessari diversi valori di tensione.
Le tensioni necessarie per il corretto funzionamento del dispositivo di memoria flash NAND sono fornite tramite uno o pi? regolatori di tensione. Come noto agli esperti del ramo, un regolatore di tensione ? configurato per fornire in uscita una tensione che ? regolata per rimanere sostanzialmente costante ad un valore prefissato indipendentemente dalle variazioni delle condizioni di carico.
Poich? le tensioni da fornire alle celle di memoria di un dispositivo di memoria flash NAND hanno valori che possono essere superiori alla tensione di alimentazione del dispositivo di memoria flash NAND stesso, detti uno o pi? regolatori di tensione del dispositivo di memoria flash NAND sono configurati per fornire in uscita tensioni regolate superiori a detta tensione di alimentazione.
Sono noti cosiddetti regolatori di tensione lineari, che sono configurati per fornire in uscita una tensione regolata da una tensione di ingresso avendo una resistenza che varia in base al carico. Un regolatore di tensione lineare opera come un resistore variabile, che varia continuamente un rapporto di divisione di una rete partitrice di tensione di retroazione (ad esempio, una scala di resistori variabile selettivamente) per mantenere una tensione regolata costante.
Da un lato, la tensione regolata emessa da un regolatore lineare ? inferiore alla sua tensione di ingresso. D'altro canto, le tensioni da fornire alle celle di memoria hanno valori che possono essere superiori alla tensione di alimentazione del dispositivo di memoria flash NAND. Pertanto, anche la tensione di ingresso del regolatore lineare deve essere superiore alla tensione di alimentazione del dispositivo di memoria flash NAND. Solitamente, questa tensione di ingresso ? una tensione di pompa di carica generata da una corrispondente pompa di carica del dispositivo di memoria flash NAND.
La Figura 1 illustra un esempio di un regolatore di tensione lineare, identificato con il riferimento 100, che pu? essere utilizzato per generare tensioni regolate per polarizzare celle di memoria di un dispositivo di memoria flash NAND. Il regolatore di tensione lineare 100 ? basato su una delle architetture circuitali comprese nella domanda di brevetto italiano n. 102021000002618 depositata dalla stessa richiedente della presente domanda di brevetto.
Il regolatore di tensione lineare 100 comprende un primo stadio comprendente un amplificatore operazionale 105 alimentato tra un terminale che fornisce una tensione di alimentazione Vcc del dispositivo di memoria flash NAND ed un terminale che fornisce una tensione di massa GND. L'amplificatore operazionale 105 ha un terminale di ingresso positivo configurato per ricevere una tensione di retroazione Vfb, un terminale di ingresso negativo configurato per ricevere una tensione di riferimento Vref, un terminale di uscita positivo configurato per generare una tensione di uscita Vop e un terminale di uscita negativo configurato per generare un tensione di uscita Von.
L'amplificatore operazionale 105 comprende transistori MOS a bassa tensione. Per ?transistore a bassa tensione? si intende qui un transistore realizzato in modo tale da poter sostenere, tra coppie di terminali dello stesso, differenze di tensione inferiori ad una tensione prefissata, ad esempio in funzione della tensione di alimentazione Vcc, come ad esempio differenze di tensione inferiori a 4 Volt.
Il regolatore di tensione lineare 100 comprende inoltre un secondo stadio configurato per generare una tensione di controllo Vc basata sulle tensioni di uscita Vop, Von generate dall'amplificatore operazionale 105, e quindi basata sulla differenza tra la tensione di riferimento Vref e la tensione di retroazione Vfb.
Il secondo stadio ? alimentato tra un terminale che fornisce una tensione di ingresso Vp - una tensione di pompa di carica generata da una pompa di carica (non illustrata) del dispositivo di memoria flash NAND - e un terminale che fornisce la tensione di massa GND. Il secondo stadio comprende un sotto-stadio di ingresso 110 accoppiato ad un sotto-stadio specchio di corrente 112 attraverso un sotto-stadio cascode 114.
Il sotto-stadio di ingresso 110 comprende un transistore NMOS 116 avente un terminale di source accoppiato ad un terminale che fornisce la tensione di massa GND, un terminale di gate accoppiato all'uscita positiva dell'amplificatore operazionale 105 per ricevere la tensione di uscita Vop, ed un terminale di drain accoppiato al sotto-stadio cascode 114. Il sotto-stadio di ingresso 110 comprende inoltre un transistore NMOS 118 avente un terminale di source accoppiato al terminale di source del transistore 116, un terminale di gate accoppiato all'uscita negativa dell'amplificatore operazionale 105 per ricevere la tensione di uscita Von, ed un terminale di drain accoppiato al sotto-stadio cascode 114.
Il sotto-stadio cascode 114 comprende un transistore NMOS 120 avente un terminale di source accoppiato al terminale di drain del transistore 116, un terminale di gate accoppiato ad un terminale che fornisce una tensione di polarizzazione Vb, e un terminale di drain accoppiato al sotto-stadio specchio di corrente 112. Il sottostadio cascode 114 comprende inoltre un transistore NMOS 122 avente un terminale di source accoppiato al terminale di drain del transistore 118, un terminale di gate accoppiato al terminale di gate del transistore 120, e un terminale di drain accoppiato al sotto-stadio specchio di corrente 112.
Il sotto-stadio specchio di corrente 112 comprende due transistori PMOS 124, 126. Il transistore 124 ha un terminale di drain accoppiato al terminale di drain del transistore 120 in modo da formare un nodo circuitale N0 per fornire la tensione di controllo Vc, un terminale di gate accoppiato ad un terminale di gate del transistore 126 in modo da formare un nodo circuitale N1, ed un terminale di source accoppiato ad un terminale di source del transistore 126 in modo da formare un nodo circuitale N2. Il transistore 126 ha un terminale di drain accoppiato al terminale di drain del transistore 122. Il transistore 126 ? in configurazione a diodo, con il terminale di drain che ? connesso al terminale di gate (e quindi al nodo circuitale N1).
Il secondo stadio comprende inoltre un transistore NMOS (di svuotamento) 128 avente un terminale di drain accoppiato al terminale che fornisce la tensione di pompa di carica Vp, un terminale di source collegato al nodo circuitale N2 ed un terminale di gate collegato al nodo circuitale N0. Il transistore 128 agisce come un transistore cascode per evitare il verificarsi di guasti nei transistori 124, 126 del sotto-stadio specchio di corrente 112.
I transistori 116 ? 128 del secondo stadio sono transistori ad alta tensione. Per ?transistore ad alta tensione? si intende qui un transistore realizzato in modo tale da poter sostenere, tra coppie di terminali dello stesso, differenze di tensione superiori ad una tensione prefissata, ad esempio dipendenti dalla tensione di alimentazione Vcc, come ad esempio differenze di tensione superiori a 4 Volt, ad esempio comprese in un range da 4 a 30 Volt.
Il regolatore di tensione lineare 100 comprende inoltre un terzo stadio (di uscita) comprendente un transistore NMOS di uscita MNout avente un terminale di drain accoppiato ad un terminale che fornisce la tensione di pompa di carica Vp, un terminale di gate collegato al nodo circuitale N0 per ricevere la tensione di controllo Vc generata dal secondo stadio, ed un terminale di source accoppiato ad una rete partitrice di tensione di retroazione 150 in modo da definire un nodo circuitale N3 (nodo di regolazione) per fornire una tensione regolata Vr. La tensione regolata Vr dipende dalla corrente di uscita Iout generata dal transistore di uscita MNout ? che a sua volta dipende dalla tensione di controllo Vc generata dal secondo stadio.
Il transistore di uscita MNout ? un transistore ad alta tensione.
La rete partitrice di tensione di retroazione 150 comprende una scala di resistori selettivamente variabile avente una presa centrale N4 accoppiata al terminale di ingresso positivo dell'amplificatore operazionale 105 per fornire la tensione di retroazione Vfb. La tensione di retroazione Vfb dipende dalla tensione regolata Vr, la prima corrispondendo ad una frazione della seconda.
Un condensatore di compensazione C ? accoppiato tra il nodo circuitale N3 ed il terminale positivo di uscita dell'amplificatore operazionale 105, in modo da definire un nodo circuitale N5.
Il condensatore di compensazione C ? un condensatore ad alta tensione. Per ?condensatore ad alta tensione? si intende qui un condensatore fabbricato in modo tale da poter sopportare tra i suoi terminali differenze di tensione superiori ad una tensione prefissata, ad esempio dipendenti dalla tensione di alimentazione Vcc , come ad esempio differenze di tensione superiori a 4 Volt, ad esempio comprese in un range da 4 a 30 Volt.
La tensione regolata Vr generata dal regolatore di tensione lineare 100 ? configurata per essere fornita a celle di memoria selezionate del dispositivo di memoria flash NAND durante il funzionamento di quest'ultimo, ad esempio durante operazioni di programmazione o cancellazione o lettura che coinvolgono dette celle di memoria selezionate.
Come noto agli esperti del ramo, la matrice di celle di memoria di un dispositivo di memoria flash NAND pu? essere disposta secondo una struttura gerarchica comprendente sottoinsiemi di celle di memoria. Una cosiddetta pagina di memoria ? il pi? piccolo gruppo di celle di memoria che possono essere individualmente indirizzate per essere lette o programmate. Le celle di memoria possono essere tipicamente cancellate solo per blocchi di memoria, dove un blocco di memoria comprende un numero di pagine di memoria (ad esempio 64 pagine di memoria). La matrice di celle di memoria pu? essere suddivisa anche in due o pi? sottoinsiemi di celle di memoria detti piani di memoria, ciascuno comprendente un numero di blocchi di memoria. Ad esempio, la matrice di celle di memoria pu? essere suddivisa in un primo piano di memoria comprendente blocchi di memoria dispari ed in un secondo piano di memoria comprendente blocchi di memoria pari. Al fine di aumentare la flessibilit? del funzionamento del dispositivo di memoria flash NAND, ? possibile accedere selettivamente a ciascun piano di memoria singolarmente o contemporaneamente.
Ciascun piano di memoria pu? essere associato ad un rispettivo regolatore di tensione, configurato per fornire una corrispondente tensione regolata alle celle di memoria del rispettivo piano di memoria.
La Figura 2 illustra in modo schematico (una porzione di) un dispositivo di memoria flash NAND esemplificativo comprendente un primo piano di memoria di celle di memoria, identificato con il riferimento MP(1), ed un secondo piano di memoria di celle di memoria, identificato con il riferimento MP(2).
Un primo regolatore di tensione (lineare) 200(1) ? ad esempio avente la stessa disposizione circuitale del regolatore di tensione lineare 100 di Figura 1 ? ? configurato per generare una tensione regolata Vr(1) da fornire alle celle di memoria del primo piano di memoria MP(1). Analogamente, un secondo regolatore di tensione (lineare) 200(2) ? ad esempio avente la stessa disposizione circuitale del regolatore di tensione lineare 100 di Figura 1 ? ? configurato per generare una tensione regolata Vr(2) da fornire alle celle di memoria del secondo piano di memoria MP(2).
Sia il primo che il secondo regolatore di tensione (lineare) 200(1), 200(2) possono essere configurati per generare, rispettivamente, le tensioni regolate Vr(1), Vr(2) da una tensione di pompa di carica Vp generata da una pompa di carica, identificata in figura con riferimento 210.
Al fine di minimizzare il consumo di corrente, ? noto predisporre la memoria flash NAND in modo tale che un unico regolatore di tensione (lineare) possa essere selettivamente utilizzato anche per fornire contemporaneamente la sua tensione regolata a pi? piani di memoria tramite interruttori (ad alta tensione).
Nel caso esemplificativo illustrato in Figura 2, l'uscita del primo regolatore di tensione (lineare) 200(1) ? direttamente accoppiata al primo piano di memoria MP(1), l'uscita del secondo regolatore di tensione (lineare) 200(2) ? accoppiato al secondo piano di memoria MP(2) tramite un corrispondente interruttore (ad alta tensione) SWa, e l'uscita del primo regolatore di tensione (lineare) 200(1) pu? essere selettivamente accoppiata anche al secondo piano di memoria MP(2) tramite un corrispondente interruttore (ad alta tensione) SWb.
In una prima configurazione operativa in cui l'interruttore SWa ? attivato (cio? chiuso) e l'interruttore SWb ? disattivato (cio? aperto), al primo piano di memoria MP(1) ? fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione (lineare) 200(1) e al secondo piano di memoria MP(2) ? fornita la tensione regolata Vr(2) generata dal secondo regolatore di tensione (lineare) 200(2).
In una seconda configurazione operativa in cui l'interruttore SWa ? disattivato (cio? aperto) e l'interruttore SWb ? attivato (cio? chiuso), sia al primo che al secondo piano di memoria MP(1), MP(2) ? fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione (lineare) 200(1) .
Sommario della invenzione
La Richiedente ha riscontrato che una soluzione come quella illustrata in Figura 2 non ? efficiente in quanto implica un grande spreco di area di semiconduttore.
In particolare, assumendo che entrambi i due regolatori di tensione lineari 200(1) e 200(2) di Figura 2 siano del tipo illustrato in Figura 1, gli elementi di ciascun regolatore di tensione lineare che contribuiscono maggiormente all'occupazione dell'area sul wafer di silicio che integra il regolatore di tensione lineare sono il transistore di uscita MNout e il condensatore di compensazione C. Infatti, la conducibilit?, e quindi l'area di occupazione, Xmn , del transistore di uscita MNout (Xmn = Wmn x Lmn , dove Wmn ? la larghezza del gate e Lmn ? la lunghezza del gate del transistore di uscita MNout) dovrebbe essere sufficientemente grande da consentire al transistore di uscita MNout di fornire una corrente di uscita Iout (si veda la Figura 1) avente un valore adatto a grandi carichi. Inoltre, l?area di occupazione Xc del condensatore di compensazione C, che ? proporzionale alla capacit? C di quest'ultimo, dovrebbe essere sufficientemente grande da stabilizzare l'anello di retroazione del regolatore lineare di tensione durante il suo funzionamento.
Per poter pilotare contemporaneamente il primo ed il secondo piano di memoria MP(1), MP(2), con la soluzione di Figura 2, il primo regolatore di tensione lineare 200(1) deve essere progettato con:
- un transistore di uscita MNout avente un'area di occupazione Xmn che ? il doppio dell'area di occupazione ottimale Xmn richiesta per pilotare solo il primo piano di memoria MP(1), e
- un condensatore di compensazione C avente un'area di occupazione Xc pari al doppio dell'area di occupazione ottimale Xc richiesta per stabilizzare l'anello di retroazione durante il pilotaggio del solo primo piano di memoria MP(1).
Inoltre, per garantire la stessa capacit? di pilotaggio in entrambi i due regolatori di tensione lineari 200(1) e 200(2) di Figura 2, anche le aree di occupazione Xmn e Xc del transistore di uscita MNout e del condensatore di compensazione C del secondo regolatore lineare di tensione 200(2) devono essere raddoppiate (come per il primo regolatore lineare di tensione 200(1)).
Ci? significa che secondo la soluzione di Figura 2, la flessibilit? data dalla possibilit? di pilotare due piani di memoria MP(1), MP(2) con un unico regolatore di tensione lineare 200(1) ? ottenuta mediante un aumento eccessivo della area di occupazione.
In considerazione di quanto sopra, la richiedente ha ideato una soluzione per consentire ad un unico regolatore di tensione lineare di fornire selettivamente la propria tensione regolata a pi? piani di memoria che richiede una ridotta area di occupazione di silicio.
Un aspetto della presente invenzione riguarda un dispositivo di memoria a semiconduttore non volatile.
Il dispositivo di memoria a semiconduttore non volatile comprende una pluralit? di celle di memoria comprendenti almeno un primo sottoinsieme di celle di memoria ed un secondo sottoinsieme di celle di memoria.
Il dispositivo di memoria a semiconduttore non volatile comprende ulteriormente un primo regolatore di tensione lineare comprendente un primo condensatore di compensazione.
Il primo regolatore di tensione lineare ? configurato per generare in corrispondenza di un primo nodo di regolazione una prima tensione regolata da una tensione di ingresso.
Il primo nodo di regolazione ? connesso al primo sottoinsieme di celle di memoria in modo da fornire la prima tensione regolata al primo sottoinsieme di celle di memoria.
Il dispositivo di memoria a semiconduttore non volatile comprende ulteriormente un secondo regolatore di tensione lineare comprendente un secondo condensatore di compensazione.
Il secondo regolatore di tensione lineare ? configurato per generare in corrispondenza di un secondo nodo di regolazione una seconda tensione regolata dalla tensione di ingresso.
Il dispositivo di memoria a semiconduttore non volatile comprende ulteriormente un primo interruttore attivabile selettivamente per accoppiare il secondo nodo di regolazione al secondo sottoinsieme di celle di memoria in modo da fornire la seconda tensione regolata al secondo sottoinsieme di celle di memoria.
Il dispositivo di memoria a semiconduttore non volatile comprende ulteriormente un secondo interruttore selettivamente attivabile per accoppiare il primo nodo di regolazione al secondo sottoinsieme di celle di memoria in modo da fornire la prima tensione regolata anche al secondo sottoinsieme di celle di memoria.
Il dispositivo di memoria a semiconduttore non volatile comprende ulteriormente interruttori di accoppiamento condensatore azionabili selettivamente per accoppiare il secondo condensatore di compensazione in parallelo al primo condensatore di compensazione quando il primo interruttore ? disattivato, e il secondo interruttore ? attivato.
In questo modo, quando il primo regolatore di tensione lineare sta operando per fornire la prima tensione regolata ad entrambi primi e secondi sottoinsiemi di celle di memoria, l?anello di retroazione del primo regolatore di tensione lineare ? compensato con una capacit? complessiva data dalla capacit? del primo condensatore di compensazione pi? la capacit? del secondo condensatore di compensazione.
Dato che il primo condensatore di compensazione del secondo regolatore di tensione lineare ? sfruttato dal primo regolatore di tensione lineare quando il secondo regolatore di tensione lineare non ? usato, possono essere vantaggiosamente utilizzati primi e secondi condensatori di compensazione aventi una ridotta area di occupazione.
Secondo una forma di realizzazione della presente invenzione, il dispositivo di memoria a semiconduttore non volatile ? un dispositivo di memoria flash NAND.
Secondo una forma di realizzazione della presente invenzione, il primo sottoinsieme di celle di memoria ? un primo piano di memoria del dispositivo di memoria flash NAND, e il secondo sottoinsieme di celle di memoria ? un secondo piano di memoria del dispositivo di memoria flash NAND.
Secondo una forma di realizzazione della presente invenzione, il primo regolatore di tensione lineare comprende un primo stadio di ingresso configurato per generare in corrispondenza di un primo nodo di amplificatore una prima tensione di amplificatore in accordo con una prima tensione di riferimento ed una prima tensione di retroazione.
In accordo con una forma di realizzazione della presente invenzione, la prima tensione di retroazione dipende da detta prima tensione regolata in corrispondenza del primo nodo di regolazione.
In accordo con una forma di realizzazione della presente invenzione, il secondo regolatore di tensione lineare comprende un secondo stadio di ingresso configurato per generare in corrispondenza di un secondo nodo di amplificatore una seconda tensione di amplificatore in accordo con una seconda tensione di riferimento ed una seconda tensione di retroazione.
In accordo con una forma di realizzazione della presente invenzione, la seconda tensione di retroazione dipende da detta seconda tensione regolata in corrispondenza del secondo nodo di regolazione.
In accordo con una forma di realizzazione della presente invenzione, il primo condensatore di compensazione ha un primo terminale accoppiato al primo nodo di amplificatore ed un secondo terminale accoppiato al primo nodo di regolazione.
In accordo con una forma di realizzazione della presente invenzione, il secondo condensatore di compensazione ha un primo terminale selettivamente accoppiabile al secondo nodo di amplificatore ed un secondo terminale selettivamente accoppiabile al secondo nodo di regolazione.
In accordo con una forma di realizzazione della presente invenzione, il secondo terminale del secondo condensatore di compensazione ? accoppiabile selettivamente al secondo nodo di regolazione tramite il primo interruttore.
In accordo con una forma di realizzazione della presente invenzione, detti interruttori di accoppiamento condensatore comprendono un primo interruttore di accoppiamento condensatore configurato per accoppiare selettivamente il secondo nodo di amplificatore con il primo terminale del secondo condensatore di compensazione quando attivato.
In accordo con una forma di realizzazione della presente invenzione, detti interruttori di accoppiamento condensatore comprendono un secondo interruttore di accoppiamento condensatore configurato per accoppiare selettivamente il primo terminale del secondo condensatore di compensazione al primo terminale del primo condensatore di compensazione quando attivato.
In accordo con una forma di realizzazione della presente invenzione, il primo e il secondo interruttore di accoppiamento condensatore sono configurati in modo che:
- il primo interruttore di accoppiamento condensatore ? disattivato, disaccoppiando cos? il secondo nodo di amplificatore dal primo terminale del secondo condensatore di compensazione, e
- il secondo interruttore di accoppiamento condensatore ? attivato, accoppiando cos? il primo terminale del secondo condensatore di compensazione al primo terminale del primo condensatore di compensazione,
quando il primo interruttore non ? attivato e il secondo interruttore ? attivato.
In questo modo, quando la prima tensione regolata ? fornita sia al primo sottoinsieme di celle di memoria sia al secondo sottoinsieme di celle di memoria, viene vantaggiosamente usata una connessione parallela del primo condensatore di compensazione con il secondo condensatore di compensazione per compensare l?anello di retroazione del primo regolatore di tensione lineare.
In accordo con una forma di realizzazione dell?invenzione, il primo regolatore di tensione lineare e il secondo regolatore di tensione lineare comprendono uno stadio intermedio alimentato dalla tensione di ingresso e configurato per generare una prima tensione di controllo ed una seconda tensione di controllo, rispettivamente, basata sulla prima tensione di amplificatore e sulla seconda tensione di amplificatore.
In accordo con una forma di realizzazione dell?invenzione, il primo regolatore di tensione lineare comprende un primo transistore di uscita avente un primo terminale di conduzione accoppiato ad un terminale che fornisce la tensione di ingresso, un secondo terminale di conduzione accoppiato al primo nodo di regolazione e un terminale di controllo configurato per ricevere la prima tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, il secondo regolatore di tensione lineare comprende un secondo transistore di uscita avente un primo terminale di conduzione accoppiato al terminale che fornisce la tensione di ingresso, un secondo terminale di conduzione accoppiato al secondo nodo di regolazione e un terminale di controllo configurato per ricevere la seconda tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, il dispositivo di memoria non volatile comprendente inoltre un terzo interruttore attivabile selettivamente per accoppiare il terminale di controllo del primo transistore di uscita al terminale di controllo del secondo transistore di uscita quando il primo interruttore non ? attivato e il secondo interruttore ? attivato.
In questo modo, il secondo transistore di uscita del secondo regolatore di tensione lineare pu? essere accoppiato selettivamente in parallelo al primo transistore di uscita del primo regolatore di tensione lineare quando il primo regolatore di tensione lineare ? usato per fornire la prima tensione regolata a sia il primo sottoinsieme di celle di memoria e sia il secondo sottoinsieme di celle di memoria. Di conseguenza, la corrente di uscita complessiva fornita verso il primo sottoinsieme di celle di memoria e il secondo sottoinsieme di celle di memoria comprende vantaggiosamente la corrente generata dal primo transistore di uscita pi? la corrente generata dal secondo transistore di uscita.
Dato che il secondo transistore di uscita ? sfruttato dal primo regolatore di tensione lineare quando il secondo regolatore di tensione lineare non ? usato, ? possibile usare primi e secondi transistori di uscita aventi una ridotta area di occupazione.
In accordo con una forma di realizzazione dell?invenzione, il secondo terminale di conduzione del secondo transistore di uscita ? accoppiato al secondo nodo di regolazione tramite il primo interruttore.
In accordo con una forma di realizzazione dell?invenzione, lo stadio intermedio del primo regolatore di tensione lineare comprende inoltre un primo sotto-stadio di ingresso configurato per ricevere la prima tensione di amplificatore ed un primo sotto-stadio di specchio di corrente accoppiato al primo sotto-stadio di ingresso per generare detta prima tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, il primo sottostadio di specchio di corrente ? ulteriormente accoppiato al terminale di controllo del primo transistore di uscita per fornire la prima tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, lo stadio intermedio del secondo regolatore di tensione lineare comprende inoltre un secondo sotto-stadio di ingresso configurato per ricevere la seconda tensione di amplificatore ed un secondo sotto-stadio di specchio di corrente accoppiabile selettivamente al secondo sotto-stadio di ingresso per generare detta seconda tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, il secondo sottostadio di specchio di corrente ? ulteriormente accoppiato al terminale di controllo del secondo transistore di uscita per fornire la seconda tensione di controllo.
In accordo con una forma di realizzazione dell?invenzione, il dispositivo di memoria non volatile comprende inoltre interruttori di accoppiamento di specchio di corrente azionabili selettivamente per accoppiare il secondo sotto-stadio di specchio di corrente in parallelo al primo sotto-stadio di specchio di corrente quando il primo interruttore non ? attivato e il secondo interruttore ? attivato.
In questo modo, quando la prima tensione regolata ? fornita a sia il primo piano di memoria e sia il secondo piano di memoria, il terminale di controllo del secondo transistore di uscita ? vantaggiosamente caricato sfruttando (anche) la corrente generata dal secondo sotto-stadio di specchio di corrente, riducendo cos? il ritardo con cui la seconda tensione di controllo ? incrementata rispetto alla prima tensione di controllo quando il secondo transistore di uscita ? connesso in parallelo al primo transistore di uscita attraverso il terzo interruttore.
In accordo con una forma di realizzazione dell?invenzione, il dispositivo di memoria non volatile comprende inoltre interruttori di disaccoppiamento selettivamente azionabili per disaccoppiare il secondo sotto-stadio di specchio di corrente dal secondo sotto-stadio di ingresso quando il primo interruttore non ? attivato e il secondo interruttore ? attivato. In accordo con una forma di realizzazione dell?invenzione, detti primo e secondo interruttore comprendono transistori ad alta tensione in grado di sostenere tra coppie di loro terminali differenze di tensione nell'intervallo da 4 a 30 Volt.
In accordo con una forma di realizzazione dell?invenzione, detto primo interruttore di accoppiamento condensatore e detto secondo interruttore di accoppiamento condensatore comprendono transistori a bassa tensione in grado di sostenere tra coppie di loro terminali differenze di tensione inferiori a 4 Volt.
In accordo con una forma di realizzazione dell?invenzione, detti interruttori di accoppiamento di specchio di corrente e detti interruttori di disaccoppiamento comprendono transistori a bassa tensione in grado di sostenere tra coppie di loro terminali differenze di tensione inferiore a 4 Volt.
Breve descrizione dei disegni allegati
Queste ad altre caratteristiche e vantaggi della presente invenzione appariranno pi? chiaramente dalla seguente descrizione di forme di realizzazione esemplificative e non limitative della stessa; per incrementarne la intelligibilit?, la seguente descrizione dovrebbe essere letta facendo riferimento alle figure allegate, in cui:
La Figura 1 illustra un regolatore di tensione lineare;
la Figura 2 mostra una porzione di una memoria flash NAND comprendente due piani di memoria, ciascuno associato ad un rispettivo regolatore di tensione; la Figura 3 mostra una porzione di un dispositivo di memoria flash NAND comprendente un primo regolatore di tensione e un secondo regolatore di tensione secondo una forma di realizzazione della presente invenzione;
la Figura 4 mostra una porzione di un dispositivo di memoria flash NAND comprendente un primo regolatore di tensione e un secondo regolatore di tensione secondo un'ulteriore forma di realizzazione della presente invenzione;
la Figura 5 mostra una porzione di un dispositivo di memoria flash NAND comprendente un primo regolatore di tensione e un secondo regolatore di tensione secondo una ancora ulteriore forma di realizzazione della presente invenzione.
Descrizione dettagliata di forme di realizzazione preferite della invenzione
La Figura 3 illustra (una porzione di) un dispositivo di memoria flash NAND comprendente un primo regolatore di tensione 300(1) e un secondo regolatore di tensione 300(2) secondo una forma di realizzazione della presente invenzione.
Il dispositivo di memoria flash NAND comprende una pluralit? di celle di memoria raggruppate in un primo sottoinsieme di celle di memoria, o primo piano di memoria, MP(1), e in un secondo sottoinsieme di celle di memoria, o secondo piano di memoria, MP(2).
Si precisa che sebbene nel dispositivo di memoria flash NAND illustrato in Figura 3 siano presenti due piani di memoria e due regolatori di tensione, i concetti della presente invenzione possono essere applicati direttamente ai casi in cui sono previsti pi? di due piani di memoria e/o pi? di due regolatori di tensione.
Secondo una forma di realizzazione della presente invenzione, il primo regolatore di tensione 300(1) ? configurato per ricevere da una pompa di carica 210 una tensione di pompa di carica (di ingresso) Vp e di conseguenza generare una tensione regolata Vr(1). Secondo una forma di realizzazione della presente invenzione, il secondo regolatore di tensione 300(2) ? configurato per ricevere dalla pompa di carica 210 la tensione della pompa di carica Vp e di conseguenza generare una tensione regolata Vr(2).
Si precisa che i concetti della presente invenzione possono essere applicati anche nel caso in cui ciascun regolatore di tensione sia configurato per ricevere una diversa tensione di pompa di carica da una rispettiva (diversa) pompa di carica.
Secondo una forma di realizzazione della presente invenzione, il primo regolatore di tensione 300(1) e il secondo regolatore di tensione 300(2) sono regolatori di tensione lineari come il regolatore di tensione lineare 100 gi? descritto con riferimento alla Figura 1. Elementi del primo regolatore di tensione 300(1) ed elementi del secondo regolatore di tensione 300(2), rispettivamente, che corrispondono ad elementi del regolatore di tensione lineare 100 saranno identificati utilizzando gli stessi riferimenti utilizzati in Figura 1 - con l'aggiunta di (1) per gli elementi del primo regolatore di tensione 300(1) e con l'aggiunta di (2) per gli elementi del secondo regolatore di tensione 300(2) ? e le relative spiegazioni saranno omesse per brevit?.
Secondo una forma di realizzazione della presente invenzione, il nodo di regolazione N3(1) del primo regolatore di tensione 300(1) che fornisce la tensione regolata Vr(1) ? direttamente connesso al primo piano di memoria MP(1).
Secondo una forma di realizzazione della presente invenzione, il nodo di regolazione N3(2) del secondo regolatore di tensione 300(2) che fornisce la tensione regolata Vr(2) ? accoppiabile selettivamente al secondo piano di memoria MP(2) tramite un corrispondente interruttore SW1 attivabile selettivamente. Secondo una forma di realizzazione della presente invenzione, l'interruttore SW1 ? controllato da un corrispondente segnale di controllo sw1 per essere commutato tra:
- uno stato attivato (chiuso), per collegare elettricamente il nodo di regolazione N3(2) del secondo regolatore di tensione 300(2) al secondo piano di memoria MP(2), in modo da fornire la tensione regolata Vr(2) al secondo piano di memoria MP(2), e
- uno stato disattivato (aperto), per disaccoppiare il nodo di regolazione N3(2) del secondo regolatore di tensione 300(2) dal secondo piano di memoria MP(2), in modo da impedire la fornitura della tensione regolata Vr(2) al secondo piano di memoria MP(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW1 ? un interruttore ad alta tensione.
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW1 comprende un transistore NMOS ad alta tensione avente un terminale di source connesso al nodo di regolazione N3(2) del secondo regolatore di tensione 300(2), un terminale di drain connesso al secondo piano di memoria MP(2) e un terminale di gate che riceve il segnale di controllo sw1.
Si sottolinea che secondo la forma di realizzazione dell'invenzione illustrata in Figura 3, mentre il condensatore di compensazione C(1) del primo regolatore di tensione 300(1) ? direttamente accoppiato al nodo di regolazione N3(1) del primo regolatore di tensione 300(1) (come nel regolatore di tensione 100 di Figura 1), il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) ? accoppiato al nodo di regolazione N3(2) del secondo regolatore di tensione 300(2) tramite l'interruttore SW1.
Secondo una forma di realizzazione della presente invenzione, il nodo di regolazione N3(1) del primo regolatore di tensione 300(1) che fornisce la tensione regolata Vr(1) ? accoppiabile selettivamente anche al secondo piano di memoria MP(2) tramite un corrispondente interruttore SW2 attivabile selettivamente.
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW2 ? controllato da un corrispondente segnale di controllo sw2 per essere commutato tra:
- uno stato attivato (chiuso), per connettere elettricamente il nodo di regolazione N3(1) del primo regolatore di tensione 300(1) al secondo piano di memoria MP(2), in modo da fornire la tensione regolata Vr(1) anche (cio?, oltre al primo piano di memoria MP(1)) al secondo piano di memoria MP(2), e
- uno stato disattivato (aperto), per disaccoppiare il nodo di regolazione N3(1) del primo regolatore di tensione 300(1) dal secondo piano di memoria MP(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW2 ? un interruttore ad alta tensione.
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW2 comprende un transistore NMOS ad alta tensione avente un terminale di source collegato al secondo piano di memoria MP(2), un terminale di drain collegato al nodo di regolazione N3(1) del primo regolatore di tensione 300(1) e un terminale di gate che riceve il segnale di controllo sw2.
Secondo una forma di realizzazione della presente invenzione, i regolatori di tensione 300(1) e 300(2) possono essere selettivamente azionati in una prima configurazione operativa e in una seconda configurazione operativa, in cui:
- nella prima configurazione operativa, l'interruttore SW1 ? attivato (cio? chiuso) e l'interruttore SW2 ? disattivato (cio? aperto), in modo che al primo piano di memoria MP(1) sia fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1), e al secondo piano di memoria MP(2) sia fornita la tensione regolata Vr(2) generata dal secondo regolatore di tensione 300(2), e
- nella seconda configurazione, l'interruttore SW1 ? disattivato (cio? aperto) e l'interruttore SW2 ? attivato (cio? chiuso), in modo che la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1) sia fornita sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2).
Secondo una forma di realizzazione della presente invenzione, quando nella seconda configurazione, il secondo regolatore di tensione 300(2) viene vantaggiosamente spento (ad esempio interrompendone l'alimentazione tramite interruttori non illustrati) in modo da ridurre il consumo di energia.
Secondo una forma di realizzazione della presente invenzione, il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) ? configurato per essere accoppiato selettivamente in parallelo al condensatore di compensazione C(1) del primo regolatore di tensione 300(1) quando i regolatori di tensione 300(1) e 300(2) sono azionati nella seconda configurazione, cio? quando il primo regolatore di tensione 300(1) ? utilizzato per alimentare sia il primo piano di memoria MP(1) che il secondo piano di memoria MP(2) con la tensione regolata Vr(1).
In questo modo, nella seconda configurazione, quando il primo regolatore di tensione 300(1) sta operando per fornire la sua tensione regolata Vr(1) sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2), l'anello di retroazione del primo regolatore di tensione 300(1) ? compensato con una capacit? complessiva data dalla capacit? del condensatore di compensazione C(1) del primo regolatore di tensione 300(1) pi? la capacit? del condensatore di compensazione C(2) del secondo regolatore di tensione 300(2).
Poich? il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) ? sfruttato dal primo regolatore di tensione 300(1) quando il secondo regolatore di tensione 300(2) non ? utilizzato, la soluzione secondo la forma di realizzazione dell'invenzione di Figura 3 richiede condensatori di compensazione C(1), C(2) aventi un?area di occupazione Xc ridotta (in particolare, dimezzata) rispetto all?area di occupazione richiesta dalla soluzione di Figura 2.
Secondo una forma di realizzazione della presente invenzione, l'accoppiamento selettivo del condensatore di compensazione C(2) al condensatore di compensazione C(1) quando i regolatori di tensione 300(1) e 300(2) sono nella seconda configurazione operativa ? ottenuto mediante una disposizione di interruttori di accoppiamento condensatore comprendente due interruttori di accoppiamento condensatore CS1 e CS2.
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento condensatore CS1 presenta un primo terminale di conduzione accoppiato al nodo circuitale N5(2) del secondo regolatore di tensione 300(2) (e quindi al condensatore di compensazione C(2)) e un secondo terminale di conduzione accoppiato al terminale di uscita positivo dell'amplificatore operazionale 105(2) del secondo regolatore di tensione 300(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento condensatore CS2 ha un primo terminale di conduzione accoppiato al nodo circuitale N5(2) del secondo regolatore di tensione 300(2) (e quindi al condensatore di compensazione C(2)) e un secondo terminale di conduzione accoppiato al nodo circuitale N5(1) del primo regolatore di tensione 300(1) (e quindi al condensatore di compensazione C(1)).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento condensatore CS1 ? controllato da un corrispondente segnale di controllo cs1 per commutare tra:
- uno stato attivato (chiuso), per far accoppiare elettricamente il condensatore di compensazione C(2) al terminale di uscita positivo dell'amplificatore operazionale 105(2) del secondo regolatore di tensione 300(2), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il condensatore di compensazione C(2) dal terminale positivo di uscita dell'amplificatore operazionale 105(2) del secondo regolatore di tensione 300(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento condensatore CS2 ? controllato da un corrispondente segnale di controllo cs2 per commutare tra:
- uno stato attivato (chiuso), per accoppiare il condensatore di compensazione C(2) con il condensatore di compensazione C(1), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il condensatore di compensazione C(2) dal condensatore di compensazione C(1).
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella prima configurazione operativa -cio? quando al primo piano di memoria MP(1) ? fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1), e al secondo piano di memoria MP(2) ? fornita la tensione regolata Vr(2) generata dal secondo regolatore di tensione 300(2) ? l'interruttore di accoppiamento condensatore CS1 ? attivato (cio? chiuso) e l'interruttore di accoppiamento condensatore CS2 ? disattivato (cio? aperto), in modo che il condensatore di compensazione C(1) sia utilizzato per compensare l'anello di retroazione del primo regolatore di tensione 300(1) e il condensatore di compensazione C(2) sia utilizzato per compensare l'anello di retroazione del secondo regolatore di tensione 300(2).
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella seconda configurazione operativa cio? quando la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1) ? fornita sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2) ? l'interruttore di accoppiamento condensatore CS2 ? attivato (cio? chiuso) e l'interruttore di accoppiamento del condensatore CS1 ? disattivato (cio? aperto), in modo che il collegamento in parallelo del condensatore di compensazione C(1) con il condensatore di compensazione C(2) sia utilizzato per compensare l'anello di retroazione del primo regolatore di tensione 300(1).
Secondo una forma di realizzazione della presente invenzione, gli interruttori di accoppiamento condensatore CS1 e CS2 comprendono transistori a bassa tensione.
Ad esempio, l'interruttore di accoppiamento condensatore CS1 pu? comprendere una porta di trasmissione (?transmission gate?) comprendente a sua volta un transistore NMOS a bassa tensione (non illustrato) controllato dal segnale di controllo cs1 e un transistore PMOS a bassa tensione (non illustrato) controllato da una versione negata del segnale di controllo cs1. Analogamente, l'interruttore di accoppiamento condensatore CS2 pu? comprendere un transmission gate comprendente a sua volta un transistore NMOS a bassa tensione (non illustrato) controllato dal segnale di controllo cs2 e un transistore PMOS a bassa tensione (non illustrato) controllato da una versione negata del segnale di controllo cs2.
La Figura 4 illustra (una porzione di) un dispositivo di memoria flash NAND comprendente il primo regolatore di tensione 300(1) e il secondo regolatore di tensione 300(2) secondo un'ulteriore forma di realizzazione della presente invenzione.
A differenza della forma di realizzazione dell'invenzione illustrata in Figura 3, in cui la rete partitrice di tensione di retroazione 150(2) del secondo regolatore di tensione 300(2) ? direttamente accoppiata al (terminale di source del) transistore di uscita MNout(2), nella forma di realizzazione dell'invenzione illustrata in Figura 4, la rete partitrice di tensione di retroazione 150(2) del secondo regolatore di tensione 300(2) ? accoppiata al (terminale di source del) transistore di uscita MNout(2) tramite l'interruttore SW1.
Inoltre, a differenza della forma di realizzazione dell'invenzione illustrata in Figura 3, in cui il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) ? accoppiato al (terminale di source del) transistore di uscita MNout(2) del secondo regolatore di tensione 300(2) attraverso l'interruttore SW1, nella forma di realizzazione dell'invenzione illustrata in Figura 4, il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) ? direttamente accoppiato al (terminale di source del) transistore di uscita MNout(2) del secondo regolatore di tensione 300(2).
Secondo la forma di realizzazione dell'invenzione illustrata in Figura 4, oltre ad avere il condensatore di compensazione C(2) del secondo regolatore di tensione 300(2) che ? configurato per essere selettivamente accoppiato in parallelo al condensatore di compensazione C(1) del primo regolatore di tensione 300(1), anche il transistore di uscita MNout(2) del secondo regolatore di tensione 300(2) ? configurato per essere selettivamente accoppiato in parallelo al transistore di uscita MNout(1) del primo regolatore di tensione 300(1) quando i regolatori di tensione 300(1) e 300(2) sono azionati nella seconda configurazione, cio?, quando il primo regolatore di tensione 300(1) viene utilizzato per alimentare sia il primo che il secondo piano di memoria MP(1), MP(2) con la tensione regolata Vr(1).
In questo modo, nella seconda configurazione, quando il primo regolatore di tensione 300(1) sta funzionando per fornire la sua tensione regolata Vr(1) sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2), la corrente d?uscita complessiva erogata verso il primo piano di memoria MP(1) e il secondo piano di memoria MP(2) ? generata dalla corrente di uscita Iout(1) generata dal transistore di uscita MNout(1) pi? la corrente di uscita Iout(2) generata dal transistore di uscita MNout(2).
Poich? il transistore di uscita MNout(2) del secondo regolatore di tensione 300(2) ? sfruttato dal primo regolatore di tensione 300(1) quando il secondo regolatore di tensione 300(2) non ? utilizzato, la soluzione secondo la forma di realizzazione dell'invenzione di Figura 4 richiede transistori di uscita MNout(1), MNout(2) aventi una area di occupazione Xmn ridotta (in particolare, dimezzata) rispetto alla area di occupazione richiesta dalla soluzione di Figura 2.
Secondo una forma di realizzazione della presente invenzione, l'accoppiamento selettivo del transistore di uscita MNout(1) al transistore di uscita MNout(2) quando i regolatori di tensione 300(1) e 300(2) sono nella seconda configurazione operativa ? ottenuto tramite un interruttore SW3 attivabile selettivamente. Secondo una forma di realizzazione della presente invenzione, l'interruttore SW3 ? controllato da un corrispondente segnale di controllo sw3 per essere commutato tra:
- uno stato attivato (chiuso), per accoppiare elettricamente il nodo circuitale N0(2) (e quindi il terminale di gate del transistore di uscita MNout(2)) del secondo regolatore di tensione 300(2) al nodo circuitale N0(1) (e quindi al terminale di gate del transistore di uscita MNout(1)) del primo regolatore di tensione 300(1), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il nodo circuitale N0(2) (e quindi il terminale di gate del transistore di uscita MNout(2)) del secondo regolatore di tensione 300(2) dal nodo circuitale N0(1) (e quindi dal terminale di gate del transistore di uscita MNout(1)) del primo regolatore di tensione 300(1).
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW3 ? un interruttore ad alta tensione.
Secondo una forma di realizzazione della presente invenzione, l'interruttore SW3 comprende un transistore NMOS ad alta tensione avente un terminale di drain collegato al terminale di gate del transistore di uscita MNout(1) del primo regolatore di tensione 300(1), un terminale di source collegato al terminale di gate del transistore di uscita MNout(2) del secondo regolatore di tensione 300(2) ed un terminale di gate per ricevere il segnale di controllo sw3.
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella prima configurazione operativa -cio? quando al primo piano di memoria MP(1) ? fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1), e al secondo piano di memoria MP(2) ? fornita la tensione regolata Vr(2) generata dal secondo regolatore di tensione 300(2) - l'interruttore SW3 ? disattivato (cio? aperto), in modo che la corrente di uscita Iout(1) sia erogata al primo piano di memoria MP(1) e la corrente di uscita Iout(2) sia erogata al secondo piano di memoria MP(2) .
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella seconda configurazione operativa -cio? quando la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1) ? fornita sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2) ? l'interruttore SW3 viene attivato (cio? chiuso) in modo che venga erogata una corrente corrispondente a Iout(1) Iout(2) verso il primo e il secondo piano di memoria MP(1), MP(2).
Quando il primo regolatore di tensione 300(1) fornisce la tensione regolata Vr(1) ad entrambi i due piani di memoria MP(1), MP(2) - e quindi quando i transistori di uscita MNout(1), MNout(2) sono accoppiati tra loro tramite l'interruttore (ad alta tensione) SW3 - se i piani di memoria MP(1), MP(2) richiedono improvvisamente una grande quantit? di corrente, il primo regolatore di tensione 300(1) deve reagire aumentando le tensioni di controllo Vc(1), Vc(2) ai nodi circuitali N0(1), N0(2) in modo da far s? che i transistori di uscita MNout(1), MNout(2) generino la grande quantit? di corrente richiesta.
Se l'interruttore (ad alta tensione) SW3 che accoppia il nodo circuitale N0(2) al nodo circuitale N0(1) ? troppo piccolo, l'aumento della tensione di comando Vc(2) al nodo circuitale N0(2) ? fortemente ritardato rispetto all'aumento della tensione di controllo Vc(1) al nodo circuitale N0(1). In questa situazione di sbilanciamento, la maggior parte della corrente richiesta dai piani di memoria MP(1), MP(2) deve essere svantaggiosamente fornita dal transistore di uscita MNout(1).
Per compensare questa situazione di sbilanciamento, l'interruttore SW3 pu? essere implementato con un'area pi? ampia in modo da ridurre il ritardo con cui la tensione di controllo Vc(2) al nodo circuitale N0(2) aumenta rispetto alla tensione di controllo Vc(1) al nodo circuitale N0(1). In questo modo si aumenta vantaggiosamente il contributo del transistore di uscita MNout(2) alla generazione della corrente richiesta dai transistori di uscita MNout(1), MNout(2). Tuttavia, un aumento della larghezza dell'interruttore SW3 provoca un corrispondente aumento della capacit? parassita in corrispondenza dei nodi circuitali N0(1), N0(2). Poich? i nodi circuitali N0(1), N0(2) sono nodi ad alta impedenza, tale aumento della capacit? parassita provoca a sua volta un peggioramento della risposta in frequenza del regolatore di tensione 300(1).
La Figura 5 illustra (una porzione di) un dispositivo di memoria flash NAND comprendente il primo regolatore di tensione 300(1) e il secondo regolatore di tensione 300(2) secondo un?ancora ulteriore forma di realizzazione della presente invenzione in cui questo inconveniente ? mitigato.
Secondo la forma di realizzazione dell'invenzione illustrata in Figura 5, il sotto-stadio specchio di corrente del secondo regolatore di tensione 300(2) comprendente i transistori PMOS 124(2), 126(2) ? configurato per essere accoppiato selettivamente in parallelo al sotto-stadio di specchio di corrente del primo regolatore di tensione 300(1) comprendente i transistori PMOS 124(1), 126(1) quando i regolatori di tensione 300(1) e 300(2) sono azionati nella seconda configurazione, cio? quando il primo regolatore di tensione 300(1) ? usato per alimentare sia il primo che il secondo piano di memoria MP(1), MP(2) con la tensione regolata Vr(1).
In questo modo, nella seconda configurazione, quando il primo regolatore di tensione 300(1) sta operando per fornire la propria tensione regolata Vr(1) sia al primo che al secondo piano di memoria MP(1), MP(2), il nodo circuitale N0(2) ? vantaggiosamente caricato sfruttando (anche) la corrente generata dai transistori PMOS 124(2), 126(2), che si trovano in prossimit? del nodo circuitale N0(2) stesso. Si ottiene cos? una riduzione del ritardo con cui la tensione di controllo Vc(2) al nodo circuitale N0(2) aumenta rispetto alla tensione di controllo Vc(1) al nodo circuitale N0(1) quando il transistore di uscita MNout(2) ? collegato in parallelo al transistore di uscita MNout(1) tramite l'interruttore SW3. In questo modo la situazione sbilanciata di Figura 4 (dove la maggior parte della corrente fornita ai piani di memoria MP(1) e MP(2) deve essere svantaggiosamente fornita dal transistore di uscita MNout(1)) viene compensata senza dover aumentare l'area dell'interruttore SW3.
Secondo una forma di realizzazione della presente invenzione, l'accoppiamento selettivo del sotto-stadio specchio di corrente del secondo regolatore di tensione 300(2) (comprendente i transistori PMOS 124(2), 126(2)) in parallelo al sotto-stadio specchio di corrente del il primo regolatore di tensione 300(1) (comprendente i transistori PMOS 124(1), 126(1)) ? ottenuto tramite una disposizione di accoppiamento a specchio di corrente comprendente interruttori di accoppiamento di specchio di corrente CM1 ? CM4 attivabili selettivamente.
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento di specchio di corrente CM1 ha un primo terminale di conduzione accoppiato al terminale di source del transistore NMOS 122(1), e un secondo terminale di conduzione accoppiato al terminale di source del transistore NMOS 122(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento di specchio di corrente CM2 ha un primo terminale di conduzione accoppiato al terminale di source del transistore NMOS 120(1), e un secondo terminale di conduzione accoppiato al terminale di source del transistore NMOS 120(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento di specchio di corrente CM3 ha un primo terminale di conduzione accoppiato al terminale di source del transistore NMOS 122(2) e un secondo terminale di conduzione accoppiato al terminale di drain del transistore NMOS 118(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento di specchio di corrente CM4 ha un primo terminale di conduzione accoppiato al terminale di source del transistore NMOS 120(2) e un secondo terminale di conduzione accoppiato al terminale di drain del transistore NMOS 116(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento di specchio di corrente CM1 ? controllato da un corrispondente segnale di controllo cm1 per essere commutato tra:
- uno stato attivato (chiuso), per accoppiare elettricamente il terminale di source del transistore NMOS 122(1) al terminale di source del transistore NMOS 122(2), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il terminale di source del transistore NMOS 122(1) dal terminale di source del transistore NMOS 122(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento dello specchio di corrente CM2 ? controllato da un corrispondente segnale di controllo cm2 per essere commutato tra:
- uno stato attivato (chiuso), per accoppiare elettricamente il terminale di source del transistore NMOS 120(1) al terminale di source del transistore NMOS 120(2), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il terminale di source del transistore NMOS 120(1) dal terminale di source del transistore NMOS 120(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento dello specchio di corrente CM3 ? controllato da un corrispondente segnale di controllo cm3 per essere commutato tra:
- uno stato attivato (chiuso), per accoppiare elettricamente il terminale di source del transistore NMOS 122(2) al terminale di drain del transistore NMOS 118(2), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il terminale di source del transistore NMOS 122(2) dal terminale di drain del transistore NMOS 118(2).
Secondo una forma di realizzazione della presente invenzione, l'interruttore di accoppiamento dello specchio di corrente CM4 ? controllato da un corrispondente segnale di controllo cm4 per essere commutato tra:
- uno stato attivato (chiuso), per accoppiare elettricamente il terminale di source del transistore NMOS 120(2) al terminale di drain del transistore NMOS 116(2), e
- uno stato disattivato (aperto), per disaccoppiare elettricamente il terminale di source del transistore NMOS 120(2) dal terminale di drain del transistore NMOS 116(2).
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella prima configurazione operativa -cio? quando al primo piano di memoria MP(1) viene fornita la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1), al secondo piano di memoria MP(2) ? fornita la tensione regolata Vr(2) generata dal secondo regolatore di tensione 300(2), e i transistori di uscita MNout(1), MNout(2) non sono accoppiati in parallelo tra loro ? gli interruttori di accoppiamento di specchio di corrente CM1 e CM2 sono disattivati (ad esempio, aperti) e gli interruttori di accoppiamento di specchio di corrente CM3 e CM4 sono attivati (ad esempio, chiusi). In questa configurazione, i transistori PMOS 124(2) e 126(2) del sotto-stadio di specchio di corrente del secondo regolatore di tensione 300(2) (e i transistori NMOS 120(2) e 122(2)) sono elettricamente accoppiati al sotto-stadio di ingresso del secondo stadio del secondo regolatore di tensione 300(2) comprendente i transistori NMOS 116(2), 118(2).
Secondo una forma di realizzazione della presente invenzione, quando i regolatori di tensione 300(1) e 300(2) sono nella seconda configurazione operativa -cio? quando la tensione regolata Vr(1) generata dal primo regolatore di tensione 300(1) ? fornita sia al primo piano di memoria MP(1) che al secondo piano di memoria MP(2) e i transistori di uscita MNout(1), MNout(2) sono accoppiati in parallelo tra loro ? gli interruttori di accoppiamento di specchio di corrente CM1 e CM2 sono attivati (ad esempio, chiusi) e gli interruttori di accoppiamento di specchio corrente CM3 e CM4 sono disattivati (ad esempio, aperti). In questa configurazione, i transistori PMOS 124(2) e 126(2) del sotto-stadio di specchio di corrente del secondo regolatore di tensione 300(2) (e i transistori NMOS 120(2) e 122(2)) sono elettricamente disaccoppiati dal sotto-stadio di ingresso del secondo stadio del secondo regolatore di tensione 300(2) comprendente i transistori NMOS 116(2), 118(2) e contemporaneamente sono accoppiati in parallelo ai transistori PMOS 124(1) e 126(1) del sotto-stadio di specchio di corrente del primo regolatore di tensione 300(1) (e dei transistori NMOS 120(1) e 122(1)). In tal modo, anche se il secondo regolatore di tensione 300(2) ? disattivato, il nodo circuitale N0(2) ? vantaggiosamente caricato sfruttando (anche) la corrente generata dai transistori PMOS 124(2), 126(2).
Secondo una forma di realizzazione della presente invenzione, gli interruttori di accoppiamento di specchio di corrente CM1 ? CM4 comprendono transistori a bassa tensione.
Ad esempio, ciascuno degli interruttori di accoppiamento di specchio di corrente CMi (i = 1, ?, 4) pu? comprendere un rispettivo transmission gate comprendente a sua volta un transistore NMOS a bassa tensione (non illustrato) controllato dal segnale di controllo cmi ed un transistore PMOS a bassa tensione (non illustrato) comandato da una versione negata del segnale di controllo cmi.
Si segnala che gli interruttori di accoppiamento di specchio di corrente CMi (i = 1, ?, 4) sono stati vantaggiosamente introdotti in corrispondenza di nodi a bassa impedenza (cio? tra i terminali di source e drain dei transistori MOS) al fine di mantenere basso l'eventuale ritardo tra la carica dei i nodi N0(1) e N02(2).
Naturalmente, al fine di soddisfare requisiti locali e specifici, una persona esperta del settore pu? applicare all'invenzione sopra descritta diverse modifiche e alterazioni logiche e / o fisiche. Pi? specificamente, sebbene la presente invenzione sia stata descritta con un certo grado di particolarit? con riferimento alle sue forme di realizzazione preferite, si dovrebbe comprendere che sono possibili varie omissioni, sostituzioni e modifiche nella forma e nei dettagli, nonch? altre forme di realizzazione. In particolare, diverse forme di realizzazione dell'invenzione possono anche essere messe in pratica senza i dettagli specifici indicati nella descrizione precedente per fornire una comprensione pi? approfondita di essa; al contrario, funzioni ben note potrebbero essere state omesse o semplificate per non appesantire la descrizione con dettagli non necessari. Inoltre, si intende espressamente che elementi specifici e / o fasi del metodo descritti in relazione a qualsiasi forma di realizzazione descritta dell'invenzione possono essere incorporati in qualsiasi altra forma di realizzazione.
Ad esempio, sebbene nelle forme di realizzazione dell'invenzione illustrate nelle Figure 3 ? 5 i regolatori di tensione 300(1) e 300(2) siano stati implementati con transistori cascode 128(1), 128(2), rispettivamente, per evitare il verificarsi di guasti nei transistori 124(1), 126(1) e 124(2), 126(2), rispettivamente, considerazioni analoghe possono essere applicate nel caso in cui i transistori cascode 128(1), 128(2) non siano previsti.
Analogamente, i concetti della presente invenzione possono essere applicati anche nel caso in cui il sotto-stadio cascode comprendente i transistori 120(1), 122(1) del primo regolatore di tensione 300(1) e il sotto-stadio cascode comprendente i transistori 120(2), 122(2) del secondo regolatore di tensione 300(2) non sono previsti.

Claims (14)

RIVENDICAZIONI
1. Un dispositivo di memoria a semiconduttore non volatile comprendente: - una pluralit? di celle di memoria comprendenti almeno un primo sottoinsieme di celle di memoria (MP(1)) ed un secondo sottoinsieme di celle di memoria (MP(2));
- un primo regolatore di tensione lineare (300(1)) comprendente un primo condensatore di compensazione (C(1)) ed essendo configurato per generare in corrispondenza di un primo nodo di regolazione (N3(1)) una prima tensione regolata (Vr(1)) da una tensione di ingresso (Vp), il primo nodo di regolazione (N3(1)) essendo connesso al primo sottoinsieme di celle di memoria (MP(1)) in modo da fornire la prima tensione regolata (Vr(1)) al primo sottoinsieme di celle di memoria (MP(1));
- un secondo regolatore di tensione lineare (300(2)) comprendente un secondo condensatore di compensazione (C(2)) ed essendo configurato per generare in corrispondenza di un secondo nodo di regolazione (N3(2)) una seconda tensione regolata (Vr(2)) dalla tensione di ingresso (Vp);
- un primo interruttore (SW1) attivabile selettivamente per accoppiare il secondo nodo di regolazione (N3(2)) al secondo sottoinsieme di celle di memoria (MP(2)) in modo da fornire la seconda tensione regolata (Vr(2)) al secondo sottoinsieme di celle di memoria (MP(2));
- un secondo interruttore (SW2) selettivamente attivabile per accoppiare il primo nodo di regolazione (N3(1)) al secondo sottoinsieme di celle di memoria (MP(2)) in modo da fornire la prima tensione regolata (Vr(1)) anche al secondo sottoinsieme di celle di memoria (MP(2));
- interruttori di accoppiamento condensatore (CS1, CS2) azionabili selettivamente per accoppiare il secondo condensatore di compensazione (C(2)) in parallelo al primo condensatore di compensazione (C(1)) quando il primo interruttore (SW1) ? disattivato, e il secondo interruttore (SW2) ? attivato.
2. Il dispositivo di memoria a semiconduttore non volatile della rivendicazione 1, in cui:
- il primo regolatore di tensione lineare (300(1)) comprende un primo stadio di ingresso (105(1)) configurato per generare in corrispondenza di un primo nodo di amplificatore una prima tensione di amplificatore (Vop(1)) in accordo con una prima tensione di riferimento (Vref(1)) ed una prima tensione di retroazione (Vfb(1)), la prima tensione di retroazione (Vfb(1)) dipendendo da detta prima tensione regolata (Vr(1)) in corrispondenza del primo nodo di regolazione (N3(1));
- il secondo regolatore di tensione lineare (300(2)) comprende un secondo stadio di ingresso (105(2)) configurato per generare in corrispondenza di un secondo nodo di amplificatore una seconda tensione di amplificatore (Vop(2)) in accordo con una seconda tensione di riferimento (Vref(2)) ed una seconda tensione di retroazione (Vfb(2)), la seconda tensione di retroazione (Vfb(2)) dipendendo da detta seconda tensione regolata (Vr(2)) in corrispondenza del secondo nodo di regolazione (N3(2));
- il primo condensatore di compensazione (C(1)) ha un primo terminale accoppiato al primo nodo di amplificatore ed un secondo terminale accoppiato al primo nodo di regolazione (N3(1));
- il secondo condensatore di compensazione (C(2)) ha un primo terminale selettivamente accoppiabile al secondo nodo di amplificatore ed un secondo terminale selettivamente accoppiabile al secondo nodo di regolazione (N3(2)).
3. Il dispositivo di memoria a semiconduttore non volatile della rivendicazione 2, in cui il secondo terminale del secondo condensatore di compensazione (C(2)) ? accoppiabile selettivamente al secondo nodo di regolazione (N3(2)) tramite il primo interruttore (SW1).
4. Il dispositivo di memoria a semiconduttore non volatile della rivendicazione 2 o 3, in cui detti interruttori di accoppiamento condensatore (CS1, CS2) comprendono:
- un primo interruttore di accoppiamento condensatore (CS1) configurato per accoppiare selettivamente il secondo nodo di amplificatore con il primo terminale del secondo condensatore di compensazione (C(2)) quando attivato;
- un secondo interruttore di accoppiamento condensatore (CS(2)) configurato per accoppiare selettivamente il primo terminale del secondo condensatore di compensazione (CS(2)) al primo terminale del primo condensatore di compensazione (CS(1)) quando attivato.
5. Il dispositivo di memoria a semiconduttore non volatile della rivendicazione 4, in cui il primo e il secondo interruttore di accoppiamento condensatore (CS1, CS2) sono configurati in modo che:
- il primo interruttore di accoppiamento condensatore (CS1) ? disattivato, disaccoppiando cos? il secondo nodo di amplificatore dal primo terminale del secondo condensatore di compensazione (C(2)), e
- il secondo interruttore di accoppiamento condensatore (CS2) ? attivato, accoppiando cos? il primo terminale del secondo condensatore di compensazione (C(2)) al primo terminale del primo condensatore di compensazione (C(1)),
quando il primo interruttore (SW1) non ? attivato e il secondo interruttore (SW2) ? attivato.
6. Il dispositivo di memoria non volatile di una qualsiasi delle rivendicazioni da 2 a 4, in cui:
- il primo regolatore di tensione lineare (300(1)) e il secondo regolatore di tensione lineare (300(2)) comprendono uno stadio intermedio alimentato dalla tensione di ingresso (Vp) e configurato per generare una prima tensione di controllo (Vc(1)) ed una seconda tensione di controllo (Vc(2)), rispettivamente, basata sulla prima tensione di amplificatore (Vop(1)) e sulla seconda tensione di amplificatore (Vop(2)), rispettivamente;
- il primo regolatore di tensione lineare (300(1)) comprende un primo transistore di uscita (MNout(1)) avente un primo terminale di conduzione accoppiato ad un terminale che fornisce la tensione di ingresso (Vp), un secondo terminale di conduzione accoppiato al primo nodo di regolazione (N3(1)) e un terminale di controllo configurato per ricevere la prima tensione di controllo (Vc(1));
- il secondo regolatore di tensione lineare (300(2)) comprende un secondo transistore di uscita (MNout(2)) avente un primo terminale di conduzione accoppiato al terminale che fornisce la tensione di ingresso (Vp), un secondo terminale di conduzione accoppiato al secondo nodo di regolazione (N3(2)) e un terminale di controllo configurato per ricevere la seconda tensione di controllo (Vc(2)).
7. Il dispositivo di memoria non volatile della rivendicazione 6, comprendente inoltre un terzo interruttore (SW3) attivabile selettivamente per accoppiare il terminale di controllo del primo transistore di uscita (MNout(1)) al terminale di controllo del secondo transistore di uscita (Mnout(2)) quando il primo interruttore (SW1) non ? attivato e il secondo interruttore (SW2) ? attivato.
8. Il dispositivo di memoria non volatile della rivendicazione 6 o 7, in cui il secondo terminale di conduzione del secondo transistore di uscita (MNout(2)) ? accoppiato al secondo nodo di regolazione (N3(2)) tramite il primo interruttore (SW1).
9. Il dispositivo di memoria non volatile di una qualsiasi delle rivendicazioni da 6 a 8, in cui:
- lo stadio intermedio del primo regolatore di tensione lineare (300(1)) comprende inoltre un primo sotto-stadio di ingresso (116(1), 118(1)) configurato per ricevere la prima tensione di amplificatore (Vop(1)) ed un primo sotto-stadio di specchio di corrente (124(1), 126(1)) accoppiato al primo sotto-stadio di ingresso (116(1), 118(1)) per generare detta prima tensione di controllo (Vc(1)), il primo sotto-stadio di specchio di corrente (124(1), 126(1)) essendo ulteriormente accoppiato al terminale di controllo del primo transistore di uscita (MNout(1)) per fornire la prima tensione di controllo (Vc(1));
- lo stadio intermedio del secondo regolatore di tensione lineare (300(2)) comprende inoltre un secondo sotto-stadio di ingresso (116(2), 118(2)) configurato per ricevere la seconda tensione di amplificatore (Vop(2)) ed un secondo sotto-stadio di specchio di corrente (124(2), 126(2)) accoppiabile selettivamente al secondo sottostadio di ingresso (116(2), 118(2)) per generare detta seconda tensione di controllo (Vc(2)), il secondo sotto-stadio di specchio di corrente (124(1), 126(1)) essendo ulteriormente accoppiato al terminale di controllo del secondo transistore di uscita (MNout(2)) per fornire la seconda tensione di controllo (Vc(2)).
10. Dispositivo di memoria non volatile della rivendicazione 9, comprendente inoltre interruttori di accoppiamento di specchio di corrente (CM1, CM2) azionabili selettivamente per accoppiare il secondo sotto-stadio di specchio di corrente (124(2), 126(2)) in parallelo al primo sotto-stadio di specchio di corrente (124(1), 126(1)) quando il primo interruttore (SW1) non ? attivato e il secondo interruttore (SW2) ? attivato.
11. Dispositivo di memoria non volatile della rivendicazione 9 o della rivendicazione 10, comprendente inoltre interruttori di disaccoppiamento (CM3, CM4) selettivamente azionabili per disaccoppiare il secondo sotto-stadio di specchio di corrente (124(2), 126(2)) dal secondo sotto-stadio di ingresso (116(2), 118(2)) quando il primo interruttore (SW1) non ? attivato e il secondo interruttore (SW2) ? attivato.
12. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni precedenti, in cui detti primo e secondo interruttore (SW1, SW2) comprendono transistori ad alta tensione in grado di sostenere tra coppie di loro terminali differenze di tensione nell'intervallo da 4 a 30 Volt.
13. Il dispositivo di memoria non volatile della rivendicazione 4, 5 o una qualsiasi delle rivendicazioni da 6 a 12 quando dipendente dalla rivendicazione 4, in cui detto primo interruttore di accoppiamento condensatore (CS1) e detto secondo interruttore di accoppiamento condensatore (CS2) comprendono transistori a bassa tensione in grado di sostenere tra coppie di loro terminali differenze di tensione inferiori a 4 Volt.
14. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni da 10 a 13, in cui detti interruttori di accoppiamento di specchio di corrente (CM1, CM2) e detti interruttori di disaccoppiamento (CM3, CM4) comprendono transistori a bassa tensione in grado di sostenere tra coppie di loro terminali differenze di tensione inferiore a 4 Volt.
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