KR20070103498A - 전류를 보상하여 드레인 전압을 조정하는 전류 감지 회로 - Google Patents

전류를 보상하여 드레인 전압을 조정하는 전류 감지 회로 Download PDF

Info

Publication number
KR20070103498A
KR20070103498A KR1020077021003A KR20077021003A KR20070103498A KR 20070103498 A KR20070103498 A KR 20070103498A KR 1020077021003 A KR1020077021003 A KR 1020077021003A KR 20077021003 A KR20077021003 A KR 20077021003A KR 20070103498 A KR20070103498 A KR 20070103498A
Authority
KR
South Korea
Prior art keywords
voltage
transistor
current
drain
bitline
Prior art date
Application number
KR1020077021003A
Other languages
English (en)
Inventor
사미르 와드와
비마차르 벤카테쉬
Original Assignee
스펜션 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스펜션 엘엘씨 filed Critical 스펜션 엘엘씨
Publication of KR20070103498A publication Critical patent/KR20070103498A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 기생 작용(662)을 보상함으로써, 그에 따라 감지 회로의 출력에서가 아닌, 코어 메모리 셀(604)의 드레인(610)에서의 전압을 조정함으로써, 보다 정확하게 데이터를 판독할 수 있게 한다. 보다 특정하게는, 예를 들어 감지 회로에서의 비트라인의 시작과 같은, 하나 이상의 노드들(660)에서의 각각의 전압들은 기생 작용(662)으로 인해 발생할 수 있는 전압 강하를 보상하도록 조정된다. 코어 메모리 셀들에서 실질적으로 일정한 전압 레벨을 유지하게 되면, 가상 접지 방식에서 측면 누설을 줄이면서, 이상적인 조건하에서 비교가 이루어질 수 있게 된다. 이에 의해, 마진 손실을 완화하고, 더 신뢰성이 있는 데이터 감지를 촉진시킨다.
플래시 메모리 셀, 데이터 판독, 기생 성분, 전류 보상, 전압 강하

Description

전류를 보상하여 드레인 전압을 조정하는 전류 감지 회로{CURRENT SENSING CIRCUIT WITH A CURRENT-COMPENSATED DRAIN VOLTAGE REGULATION}
본 발명은 일반적으로 전자 시스템들 등을 위한 메모리에 관한 것으로서, 특히 메모리 셀을 판독할 때에 발생할 수 있는 기생 손실 및 누설 전류의 관리에 관한 것이다.
컴퓨터들 등에 대한 데이터를 저장하기 위한 서로 다른 많은 타입의 메모리가 존재한다. 예를 들어, 현재, 랜덤 액세스 메모리(RAM), 다이내믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 프로그램가능한 판독 전용 메모리(PROM), 전기적으로 프로그램가능한 판독 전용 메모리(EPROM), 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 및 플래시 메모리가 모두 데이터 저장을 제공하는 데에 이용가능하다.
각 타입의 메모리는 그 자신의 특정의 장점들 및 단점들을 갖는다. 예를 들어, DRAM 및 SRAM은 데이터의 개별적인 비트들이 한번에 하나씩 소거될 수 있게 하지만, 이러한 메모리는 전력이 끊어지면 그 데이터를 잃어버린다. 대안적으로, EEPROM은 추가의 외부 장비없이 쉽게 소거될 수 있지만, 감소된 데이터 저장 밀도, 보다 낮은 속도 및 보다 높은 비용을 갖는다. 대조적으로, EPROM은 덜 비싸고 보다 큰 밀도를 갖지만, 소거가능성(erasability)이 없다.
플래시 메모리는 대중적인 타입의 메모리가 되었는데, 그 이유는 플래시 메모리는 EPROM의 고 밀도 및 저 비용의 장점과 EEPROM의 전기적인 소거 가능성의 장점을 결합하기 때문이다. 플래시 메모리는 재기록될 수 있고, 전력이 없이도 그 내용을 보유할 수 있는 바, 이에 의해 비휘발성이다. 이것은, 셀룰러 폰들, 휴대용 컴퓨터들, 음성 레코더들 등과 같은 많은 휴대용 전자 제품들에서 이용될 뿐 아니라, 자동차들, 비행기들, 산업 제어 시스템들 등과 같은 큰 규모의 많은 전자 시스템들에서 이용된다.
다른 타입들의 메모리에서와 같이, 일반적으로 플래시 메모리는 비트들이라 일컬어지는 정보의 이진 부분들을 저장할 수 있는 많은 메모리 셀들로 구성된다. 전형적으로, 각각의 메모리 셀들은 스택 게이트 금속 산화물 반도체(MOS) 트랜지스터 디바이스와 같은 반도체 구조로 구성된다. 메모리 셀들은 일반적으로 어드레스가능한 유닛들 또는 그룹들로 구성되는 바, 이들은 판독, 기록 그리고/또는 소거 동작을 위해 어드레스될 수 있다. 예를 들어, 셀들은 일반적으로 바이트들(8개의 셀들을 포함한다) 및 워드들(16개 또는 그 이상의 셀들을 포함할 수 있는 바, 보통 8의 배수들로 구성된다)로 이루어진다. 소거, 기록 그리고/또는 판독 동작들은 대개 메모리 셀들의 특정 단자들에 적절한 전압들을 인가함으로써 수행된다. 예를 들어, 소거 또는 기록 동작시, 메모리 셀로부터 전하가 제거되거나 또는 메모리 셀에 전하가 저장되도록 전압들이 인가된다. 한편, 판독 동작시, 셀 내에서 전류가 흐르도록 하기 위해 적절한 전압들이 인가되는 바, 특히 전류의 양은 셀 내에 저장되는 전하의 양의 함수이다. 셀 내에 저장되는 잔하의 양은 그 셀의 상태에 대응하고, 셀의 상태는 데이터 저장을 위해 지정된다. 예를 들어, 특정량의 전하는 논리 하이 또는 이진 데이터 비트 "1"로서 지정될 수 있는 하이 데이터 상태에 대응할 수 있다. 유사하게, 보다 적은 양의 저장된 전하는 논리 로우 또는 이진 데이터 비트 "0"으로서 지정될 수 있는 로우 상태에 대응할 수 있다. 이러한 각각의 이진 비트들을 포함하는 메모리 셀들의 길이는, 예를 들어 8 비트 워드와 같은 데이터를 저장하도록 함께 스트링(string)될 수 있다.
비교적 현대의 메모리 기술은 듀얼 사이드(dual sided) ONO 플래시 메모리인데, 이것은 단일 셀에 다수의 비트들을 저장할 수 있다. 이러한 기술에 있어서, 메모리 셀은 본질적으로 2개의 동일한 (듀얼) 부분들로 분할되는 바, 각 부분은 2개의 독립적인 비트들중 하나를 저장하도록 설계된다. 전형적인 셀과 마찬가지로, 각각의 듀얼 사이드 ONO 플래시 메모리 셀은, 소스 및 드레인과 함께 게이트를 갖는다. 하지만, 소스가 항상 전기적인 소스에 연결되고, 드레인이 항상 전기적인 드레인에 연결되는 전형적인 스택 게이트 셀과 달리, 듀얼 사이드 ONO 플래시 메모리 셀들의 소스 및 드레인은 메모리 셀의 2개의 비트들/사이드들중 어느 것이 동작하느냐에 의존하여 바뀔 수 있다.
다른 타입의 메모리 셀들의 어레이들과 마찬가지로, 듀얼 사이드 ONO 플래시 메모리 셀들은 반도체 기판 내에 전도성 비트라인들을 처음에 형성함으로써 만들어진다. 하지만, 메모리 셀들로서 기능하는 트랜지스터들을 확립시킴에 있어서 단지 비트라인들 위에 산화물층을 형성하는 것이 아니라, 산화물 질화물 산화물(ONO) 물 질들의 3중층(trilayer)이 ONO 플래시 메모리 셀들의 어레이를 형성함에 있어서 비트라인들 및 기판 위에 형성된다. 이러한 3중층 물질은 "전하 트래핑 유전층"으로서 불릴 수 있으며, 일반적으로 제 1 절연층, 전하 트랩핑층 및 제 2 절연층을 포함하는 바, 각각의 전하량은 전하 트래핑 층 내에 "트랩"될 수 있다. 이후, 워드라인들이 비트라인들에 실질적으로 수직하게 전하 트래핑 유전층 위에 형성된다. 셀 마다의 2개의 비트들에 대한 제어는, 제어 게이트의 역할을 하는 워드라인에 전압 신호들을 인가함으로써, 그리고 일 배열에서 소스 및 드레인이 연결될 때에는 하나의 비트가 작용하고, 다른 배열에서 소스 및 드레인이 연결될 때에는 상보 비트가 작용하도록 비트라인 접속들을 변경함으로써 이루어진다. 일반적으로, 고정된 접지 라인은 다른 비트라인 접속들 및 셀 내에서의 결과적인 소스 및 드레인 구성들로 인해 ONO 셀들의 어레이에서 필요하지 않다. 이와 같이, ONO 셀들의 어레이는 "가상 접지(virtual ground)" 아키텍쳐를 구현하는 것으로서 알려져있다.
전자 산업에서의 계속적인 추세는, 보다 많은 수의 점점 더 복잡한 기능들을 보다 빠르게 그리고 보다 적은 전력으로 수행할 수 있는, 보다 작지만 더 강력한 디바이스들(예를 들어, 셀 폰들, 디지털 카메라들 등)을 제조하기 위해 전자 디바이스들을 비례 규모적으로 축소시키는 것이다. 이를 달성하기 위해, 이러한 디바이스들에 이용되는 반도체들 및 집적 회로들(예를 들어, 메모리 셀들, 트랜지스터들 등)은 계속하여 그 크기가 감소하였다. 단일 반도체 기판, 또는 그 일부(다이로서 알려짐) 상에 이러한 컴포넌트들을 보다 많이 "실장(pack)"하는 능력 역시 제조 효율 및 수율을 개선한다. 따라서, 특히 개별적인 반도체 웨이퍼 (또는 다이) 상에 제조될 수 있는 메모리 셀들의 수를 증가시키고자 하는 노력이 진행중이다.
보다 작은 영역 내에 보다 많은 메모리 셀들/트랜지스터들을 실장하기 위한 하나의 기술은 그 구조들 및 컴포넌트 요소들을 서로 보다 더 가깝게 형성하는 것이다. 예를 들어, 비트라인들을 서로 보다 더 가깝게 형성하게 되면, 그 사이에 정의되는 채널 길이를 단축시키고, 동일한 영역에 보다 많은 디바이스들을 형성할 수 있게 한다. 하지만, 이것은 바람직하지 않은 특정한 현상들이 더 많이 나타나게 한다. 예를 들어, 채널 길이가 감소하고, 개별적인 비트들이 전하 트래핑 층 내에서 서로 더 가까워지기 때문에, 전하 트래핑 층 내에 저장되는 2개의 비트들 또는 전하들을 분리시키는 것이 더욱 더 어려워진다. 예를 들어, 저장된 전하들은 서로 더욱 가까워지기 때문에, 이들은 오염되거나, 서로 간섭할 수 있게 된다. 이에 의해, 예를 들어 판독 동작 동안 메모리 셀에서 발생된 전류가 과도하게 높아 보일 수 있게 되어, 실제로 판독이 논리 로우 또는 "0"을 발생시켜야 할 때, 논리 하이 또는 "1"의 잘못된 해석을 야기할 수 있다. 저장된 전하들 또는 듀얼 비트들이 서로에게 영향을 줄 수 있다는 사실은 종종 상보 비트 디스터브(complementary bit disturb, CBD)로서 일컬어진다. 이러한 "오 판독(mis-read)"은, "가상 접지" 타입의 아키텍쳐에서 발생할 수 있는 누설 전류에 의해서 뿐 아니라, 메모리 셀을 판독할 때 경험할 수 있는 기생 효과들에 의해 악화될 수 있다. 따라서, 이러한 문제들을 고려함으로써, 보다 정확한 판독을 촉진시키는 방식으로, 듀얼 비트 메모리 셀을 비롯한 메모리 셀을 판독할 수 있는 것이 바람직하다.
하기에서는 본 발명의 일부 양상들의 기본적인 이해를 돕기 위해 본 발명의 단순화된 요약을 제시한다. 이러한 요약은 본 발명의 광범위한 개관은 아니다. 이것은 본 발명의 주요한 또는 중요한 요소들을 식별하는 것으로 의도되지 않으며, 본 발명의 범위를 규정하는 것으로 의도되지 않는다. 그렇다기 보다는, 그 주요 목적은 단지 이후 설명되는 보다 상세한 설명에 대한 서두로서 본 발명의 하나 이상의 개념들을 단순화된 형태로 제시하기 위한 것이다.
본 발명의 하나 또는 그 이상의 양상들은 비트라인 디코딩 경로 내에서 발생할 수 있는 기생 작용(parasitic behavior)을 보상함으로써 메모리 셀의 드레인에서 비교적 일정한 전압을 유지한다. 유사하게, 전치 증폭기(preamplifier) 경로에서의 기생 작용을 보상함으로써, 메모리 셀에 인접하는 보호 노드에서 비교적 일정한 전압이 유지될 수 있다. 보호 노드에서의 전압은 일반적으로 드레인 전압과 동일한 레벨로 유지된다. 이것은 메모리 셀과 인접하는 보호 노드 간에서의 측면 누설 전류들의 발생을 완화한다. 이러한 노드들에서의 기생 성분(parasitics)을 보상하고, 실질적으로 일정한 전압을 유지하게 되면, 마진 손실(margin loss)을 완화하고, 보다 신뢰성있는 데이터 감지를 촉진시킨다.
본 발명의 하나 이상의 양상들에 따르면, 메모리 셀의 드레인에서 실질적으로 일정한 전압을 유지하도록 구성되는 회로가 개시된다. 전압은, 비트라인 디코딩 경로 내에서의 기생 작용을 보상함으로써 유지된다. 이 회로는, 비트라인 디코딩 경로를 통해 흐르는 전류(Icore)의 함수로서 비트라인 디코딩 경로 상에서의 DATAB 전압을 조정함으로써 드레인 전압(Vd)에 대한 조정을 용이하게 하는 전류 보상 피드백 컴포넌트를 포함하는 바, 여기서 상기 비트라인 디코딩 경로를 통해 흐르는 전류는 비트라인 기생 성분 양단에 걸쳐 전압 강하를 야기함으로써, 드레인 전압을 감소시킨다. DATAB 전압을 조정하게 되면, 비트라인 기생 성분 양단에 걸친 전압 강하를 보상함으로써, 드레인 전압(Vd)을 실질적으로 일정한 레벨로 유지한다.
본 발명의 하나 이상의 다른 양상에 따르면, 드레인과 보호 노드 사이에서 발생하는 누설 전류를 완화하기 위해, 메모리 셀의 드레인에 인접하는 보호 노드에서 실질적으로 일정한 전압을 유지하도록 구성되는 회로가 개시된다. 전압은, 전치 증폭기 경로 내에서의 기생 성분을 보상함으로써 유지된다. 이 회로는, 전치 증폭기 경로를 통해 흐르는 전류(Ip)의 함수로서 전치 증폭기 경로 상에서의 PRE 전압을 조정함으로써 보호 노드 전압(Vp)에 대한 조정을 용이하게 하는 전류 보상 피드백 컴포넌트를 포함하는 바, 여기서 상기 전치 증폭기 경로를 통해 흐르는 전류는 전치 증폭기 기생 성분 양단에 걸쳐 전압 강하를 야기함으로써, 보호 노드 전압을 감소시킨다. PRE 전압을 조정하게 되면, 전치 증폭기 기생 성분 양단에 걸친 전압 강하를 보상함으로써, 보호 노드 전압(Vp)을 실질적으로 일정한 레벨로 유지한다.
상기 및 관련 목적들을 달성하기 위해, 하기의 설명 및 첨부 도면들은 본 발명의 특정의 예시적인 양상들 및 구현들을 상세히 설명한다. 이들은 본 발명의 하나 이상의 양상들이 구현될 수 있는 다양한 방법들중 단지 일부를 나타낸다. 본 발명의 다른 양상들, 장점들 및 새로운 특징들은 첨부 도면들과 함께 고려되는 하기의 발명의 상세한 설명으로부터 명확해질 것이다.
도 1은 메모리 어레이의 적어도 일부의 평면도이다.
도 2는 도 1의 2--2 라인을 따라 취한, 메모리 어레이의 일부에 대한 아이소메트릭(isometric) 단면도이다.
도 3은 듀얼 비트 메모리 셀의 단면도이다.
도 4는 듀얼 비트들이 4개의 다른 레벨들로 프로그램될 수 있는 상황을 예시하는 그래프이다.
도 5는 도 1에 도시된 어레이의 적어도 일부를 포함할 수 있는 메모리 코어의 일부의 단면도이다.
도 6은 기생 성분의 보상을 촉진시키는 본 발명의 하나 이상의 양상들에 따른 예시적인 회로를 나타내는 개략도이다.
도 7은 보호 노드에서의 기생 성분의 보상을 촉진시킴으로써 누설 전류를 완화하는 본 발명의 하나 이상의 양상들에 따른 예시적인 회로를 나타내는 개략도이다.
도 8은 공통 소스 타입 구성을 갖는 본 발명의 하나 이상의 양상들에 따른 예시적인 보상 회로를 나타내는 하이 레벨 블록도이다.
도 9는 소스 팔로워 타입 구성을 갖는 본 발명의 하나 이상의 양상들에 따른 예시적인 보상 회로를 나타내는 하이 레벨 블록도이다.
본 발명의 하나 이상의 양상들은 도면들을 참조하여 설명되는 바, 동일한 참조 부호들은 일반적으로 전체적으로 같은 요소들을 나타내는 데에 이용되며, 다양 한 구조들이 반드시 비례 규모적으로 그려질 필요는 없다. 하기의 설명에서는, 설명의 목적으로, 본 발명의 하나 이상의 양상들을 철저하게 이해할 수 있도록 많은 특정의 상세 사항들이 설명된다. 하지만, 본 발명의 하나 이상의 양상들은 이러한 특정의 상세 사항들을 보다 적게 이용하여 실행될 수 있다는 것이 당업자에게 자명할 것이다. 다른 경우들에 있어서, 잘 알려진 구조들 및 디바이스들은 본 발명의 하나 이상의 양상들의 설명을 용이하게 하기 위해 블럭 형태 또는 다른 형태로 나타내었다.
본 발명은 하나 이상의 원하는 노드들에서 실질적으로 일정한 전압을 유지시킴으로써 보다 정확한 데이터 판독을 촉진시킨다. 예로서, 종래 기술의 도 1은 메모리 어레이(100)의 적어도 일부의 평면도를 나타낸다. 메모리 어레이(100)는 반도체 웨이퍼 또는 이 웨이퍼의 다이와 같은 반도체 기판(102) 위에 형성된다. 어레이(100)는 복수의 비트라인들(104)을 포함하는 바, 이러한 비트라인들은 기판(102) 내에 구현되고, 서로에 대해 실질적으로 평행하게 연장된다. 어레이(100)는 구현되는 비트라인들(104) 및 기판(102) 위에 형성되는 복수의 워드라인들(106)을 더 포함한다. 본 예에서, 워드라인들(106)은 서로에 대해 실질적으로 평행하고, 구현되는 비트라인들(104)에 대해서는 실질적으로 수직이다.
도 2는 도 1의 어레이(100)의 2--2 라인을 따라 취한, 통상적인 메모리 어레이의 일부(200)에 대한 아이소메트릭 단면도이다. 설명의 목적을 위해, 도 2에 도시된 예에서는 듀얼 비트 타입의 메모리 셀이 도시되었다는 것을 이해할 것이다. 하지만, 본 발명의 하나 이상의 양상들의 적용은 듀얼 비트 메모리 셀들에 한정되 지 않고, 일반적인 메모리 셀에도 한정되지 않는다는 것 역시 이해할 것이다.
도시된 예에서, 제 1, 2 전도성 비트라인들(104a 및 104b)은 반도체 기판(102) 내에 형성된다. 이해될 사항으로서, 반도체 기판(102) 내에는 이러한 비트라인들이 임의 수로 구현될 수 있고, 이러한 비트라인들은 도 1에 도시된 비트라인들(104)에 대응한다. 전형적으로, 비트라인들은, 예를 들어 비소 등의 임플란트된 n 타입 물질로 형성된다. 제 1, 2 전도성 비트라인들(104a 및 104b)은 유효 길이(Leff) 만큼 이격되며, 채널 영역(208)은 비트라인들(104a 및 104b) 사이에 정의된다.
도시된 예에서의 기판(102)은, 예를 들어 붕소 등의 p 타입 불순물로 도핑되어, 그 내에 임계 조정 임플란트(Vtadjust) 영역(210)을 확립한다. 이러한 임계 조정 임플란트는 반도체 기판(102) 보다 더 과도핑된 영역(210)을 제공한다. Vtadjust 영역(201)은, 기판(102) 내에서/위에서 정의되는 트랜지스터 기반 메모리 셀에서 전류가 도통될 수 있는, 트랜지스터 디바이스들의 임계 전압(Vt)을 설정하는 것을 돕는다. 예로서, 기판(102)은 실리콘으로부터 형성될 수 있고, 그 자체가 p 타입 불순물로 도핑될 수 있다.
전하 트래핑 유전층(212)이 반도체 기판(102) 및 임플란트된 비트라인들(104a 및 104b) 위에 형성된다. 전하 트래핑 유전층(212)은 일반적으로 3개의 개별적인 층들, 즉 제 1 절연층(214), 전하 트래핑 층(216) 및 제 2 절연층(218)으로 구성된다. 제 1, 2 절연층들(214 및 218)은 전형적으로 실리콘 이산화물(SiO2)과 같 은 산화물 유전체로 형성되고, 전하 트래핑 층(216)은 일반적으로 실리콘 질화물(SixNy)과 같은 질화물 유전체로 형성된다. 산화물-질화물-산화물 구성은 편의를 위해 일반적으로 ONO층이라 부른다.
전기 전도성 워드라인들(106a, 106b)은 전하 트래핑 유전층(212) 위에 배치된다. 이해될 사항으로서, 전하 트래핑 유전층(212) 위에는 이러한 워드라인들이 임의 수로 형성될 수 있고, 이러한 워드라인들은 도 1에 도시된 워드라인들(106)에 대응한다. 워드라인들은, 예를 들어 폴리실리콘 물질로부터 형성될 수 있는 바, 이러한 폴리실리콘 물질은 전하 트래핑 유전층(212) 위에 증착된 다음, 패터닝되고, 워드라인들의 형상으로 식각된다.
이에 따라, 이해될 사항으로서, 메모리 셀(220a)의 기능을 하는 트랜지스터는 채널 영역(208) 위에 있는 비트라인(106a)의 일부, 유사하게 채널 영역(208) 위에 있는 전하 트래핑 유전층(212)의 일부, 채널 영역(208)을 구성하는 기판(102)의 일부, 및 채널 영역(208)에 인접하는 비트라인들(104a, 104b)의 각각의 부분들에 의해 정의된다. 또한, 이해될 사항으로서, 다른 트랜지스터 기반의 메모리 셀(220b)이 유사하게 셀(220a)의 뒤에 확립될 것이며, 다른 유사한 셀들이 셀들(220a 및 220b)의 왼쪽 및 오른쪽에 정의되며, 이러한 셀들의 어레이를 구성할 것이다. 비록 나타내지는 않았지만, 이러한 아키텍쳐에 있어서, 인접하는 셀들은 비트라인들을 공유한다는 것을 알 수 있을 것이다.
이러한 모든 트랜지스터 기반의 메모리 셀들에서와 마찬가지로, 워드라 인(106a)은 셀(220a)에 대한 게이트의 기능을 하고, 워드라인(106a)에 동작 가능하게 결합된 전기적인 컨택(222a)에 의해, 셀(220a)의 게이트에 게이트 전압이 인가될 수 있게 한다. 유사하게, 게이트 전압은 워드라인(106b)에 동작 가능하게 결합된 전기적인 컨택(222b)에 의해 셀(220b)의 게이트에 인가될 수 있다. 이해될 사항으로서, 워드라인들은 연속적이기 때문에, 게이트 전압은 일반적으로, 예를 들어 셀들(220a 및 220b)의 왼쪽 및 오른쪽에 있는 각각의 셀들(미도시)과 같은, 동일한 로우 내에 있는 메모리 셀들의 각각의 게이트들에 동시에 인가된다.
채널 영역(208)에 인접하는 비트라인들(104a, 104b)의 부분들은 트랜지스터 기반의 메모리 셀(220a)의 소스 영역 및 드레인 영역의 기능을 한다. 워드라인들과 마찬가지로, 이러한 영역들에는, 예를 들어 전기적인 컨택들(224a 및 224b)에 의해 전압이 인가될 수 있다. 또한, 비트라인들(104a, 104b)은 연속적이기 때문에, 그에 인가되는 바이어스는 일반적으로 (저항 등에 의한 손실에도 불구하고) 동일한 비트라인들 상의 모든 메모리 셀들에 도달한다. 도시된 예에서는, 듀얼 비트 메모리 셀이 도시되기 때문에, 트랜지스터의 어느 측이 동작하고 있느냐에 따라, 비트라인들중 어느 하나가 트랜지스터(220a)의 소스(S) 또는 드레인(D)으로서 기능할 수 있으며, 이에 따라 상기 설명한 가상 접지 아키텍쳐를 구현한다. 일반적으로, 위치들(226 및 228)은 2개의 개별적인 데이터 비트들의 각각의 상태를 나타내기 위해 메모리 셀(220a)의 전하 트래핑 층(216) 내에 각각의 전하량이 저장될 수 있는 곳을 나타낸다.
하지만, 이해될 사항으로서, 전하 트래핑 층(216)에 저장되는 다른 전하들 은, 스케일링(scaling)이 일어날 때, 그리고 예를 들어 채널이 길이가 작아질 때, 서로 더 가까워질 것이다. 이에 의해, 상보 비트 디스터브(CBD)를 발생시킬 수 있는 바, 그 효과는 특히 메모리 셀로부터 데이터를 판독할 때에 현저하다. 예를 들어, 셀(220a)로부터 데이터를 판독하기 위해, 컨택(222a)에 의해 셀의 게이트에 게이트 전압이 인가되며, 서플라이 전압(Vcc)이 컨택(224a 또는 224b)에 의해 2개의 비트라인들(104a 또는 104b)중 하나에 동시에 인가된다. 서플라이 전압을 수신하는 특정의 비트라인들(104a 또는 104b)은 비트라인들중 어느 것이 셀(220a)의 드레인으로서 기능하느냐에 의존하는 바, 이것은 셀의 어느 측이 판독되고 있느냐의 함수이다. 이러한 전압들을 인가함으로써, 셀 내에서 전류가 흐르게 되는 바, 일반적으로 이러한 전류는 채널(208)을 통해 소스로부터 드레인으로 흐르며, 전류의 크기는 판독되고 있는 셀(220a)의 측면에 저장된 전하의 양의 함수이다. 하지만, CBD에 의해, 셀로부터의 전류 판독은 이웃하는 전하가 없을 때의 통상적인 경우와 비교하여 더 많거나 작게 보일 수 있다. 따라서, 전류 판독은 "0" 대신 "1"의 데이터 비트에 대응하는 것으로 잘못 해석될 수 있으며, 그 반대의 경우로도 잘못 해석될 수 있다. 이에 따라, 셀 상태/비트 레벨을 보다 정확하게 결정할 수 있도록 하기 위해서는, 트랜지스터 기반의 메모리 셀로부터의 전류 판독의 결정(resolution)을 강화(increase)시킬 수 있는 것이 바람직하다. 하기에서 더 설명되는 바와 같이, 판독 동작 동안 비트라인 전압 레벨을 증가시키는 것은 CBD를 완화하고 보다 정확한 판독을 조장하는 하나의 기술이다.
또한, 점점 더 작아지는 전자 디바이스들에서의 보다 큰 저장 용량에 대해 끊임없이 증가하는 요구를 충족시키기 위해, 셀(220a)과 같은 듀얼 비트 메모리 셀들은 전하 트래핑 층(216)의 양측에 다중 레벨의 전하를 저장하도록 설계되고 있다. 이것이 가능한 이유는, 전하 트래핑 층(216)이 실질적으로 비 전도성이며, 이에 따라 (예를 들어, 적절한 워드라인 전압의 인가에 의해) 그 내에 스며든 전하가 위치들(226 및 228)에서 실질적으로 국부화되기 때문이다. 이에 의해, 메모리 셀(220a) 및 그에 대응하게 이러한 셀들의 어레이가 증가된 양의 데이터를 저장할 수 있게 된다. 예를 들어, 4개의 서로 다른 레벨(예를 들어, 1, 2, 3 및 4)의 전하가 위치들(226 및 228)에서 셀(220a)의 양측에 저장될 수 있다면, 셀(220a)은 데이터 상태의 16개의 서로 다른 결합들(예를 들어, 1-1, 1-2, 1-3, 1-4, 2-1, 2-2, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 4-1, 4-2, 4-3 및 4-4)을 나타낼 수 있다. 하지만, 이것은 서로 다른 비트 레벨들의 판독에 대한 마진을 줄이고, 서로 다른 비트 상태들을 정확히 식별함에 있어서의 어려움을 악화시킨다는 것을 인식할 수 있을 것이다.
도 3은 그 정도가 변화하는 전하를 위치들(226, 228)에 저장할 수 있는 셀의 성능을 도시한 듀얼 사이드 ONO 플래시 메모리 셀(220)의 개략도이다. 이해될 사항으로서, 메모리 셀(220)은, 예를 들어 도 2에 도시된 메모리 셀(220a)에 대응한다. 셀(220)은 전하 트래핑 유전층(212)을 포함하는 바, 이는 2개의 유전층들(214, 218) 사이에 끼워진 전하 트래핑 층(216)을 포함한다. 전하 트래핑 층(216)은 질화물 기반의 물질들과 같은 하나 이상의 실질적으로 비 전도성 물질들로부터 형성된 다. 유사하게, 유전층들(214, 218)은 산화물 기반이 물질들과 같은 하나 이상의 전기 절연성 물질들로부터 형성된다. 전하 트래핑 유전층(212)의 층 대 층 구성은 일반적으로 ONO 층이라 불린다.
전하 트래핑 유전층(212)은 기판(102) 위에 형성되며, 이러한 기판은, 예를 들어 실리콘 또는 다른 어떠한 반도체 물질로부터 형성될 수 있다. 기판(102)은 자신의 전기적인 특성들을 바꾸기 위해, 예를 들어 붕소와 같은 p 타입 도펀트로 선택적으로 도핑될 수 있다. 도시된 예에서, 기판(102)은 제 1 비트라인(104a) 및 제 2 비트라인(104b)을 포함하는 비트라인 확산부(bitline diffusion) 또는 매몰된 비트라인(buried bitline)을 갖는다. 예를 들어, 비트라인들(104a 및 104b)은 임플란트된 n 타입 도펀트에 의해 형성될 수 있다. 채널(208)은 제 1 비트라인 확산부(104a)와 제 2 비트라인 확산부(104b) 사이에서 기판 내에 정의된다.
전하 트래핑 유전층(212)의 상위 유전층(218)의 위에는 게이트(106)(예를 들어, 워드라인의 일부)가 있다. 이러한 게이트(218)는, 예를 들어 폴리실리콘 물질로부터 형성될 수 있으며, 그 전기적 반응을 바꾸기 위해 n 타입 불순물(예를 들어, 인)로 도핑될 수 있다. 게이트(106)는, 소스 및 드레인으로서의 비트라인 확산부들(104a, 104b)의 전기적인 연결에 따라, 각각의 전하가 위치들(226, 228)에서 셀 내에 저장되고 그 셀로부터 소거될 수 있도록 셀(220)에 전압이 인가될 수 있게 하는 수단의 기능을 한다.
듀얼 사이드 ONO 플래시 메모리 셀(220)은 일반적으로 대칭적이며, 이에 따라 비트라인들(104a 및 104b)은 액팅(acting) 소스 및 드레인으로서 서로 교환된 다. 셀(220)은, 게이트 및 액팅 드레인 영역의 양단에 전압을 인가하고, 액팅 소스 영역을 접지에 연결함으로써 프로그램될 수 있다. 이해될 사항으로서, 셀(20)의 왼쪽 비트 위치(226) 및 오른쪽 비트 위치(228)를 프로그램하는 데에 이용되는 전압들이 보다 긴 시간 주기 동안 증가하거나 또는 유지되는 경우, 이러한 위치들에 저장되는 전하의 양 또는 전자들의 수는 증가하거나 또는 다르게 변경될 수 있다. 이에 의해, 셀(220)은 부가적인 데이터 저장을 위해 이용될 수 있다. 예를 들어, 서로 다른 양의 전하는 서로 다른 프로그램 상태에 대응할 수 있다. 도시된 예에서는, 예를 들어 왼쪽 비트 위치(226) 및 오른쪽 비트 위치(228)는 모두 4개의 서로 다른 상태들 또는 레벨들, 즉 1, 2, 3 및 4를 갖는 것으로 가정될 수 있는 바, 레벨 1은 상기 위치들이 비어있거나 또는 프로그램되지 않은 상태에 대응하고, 레벨 2, 3 및 4는 각각 저장된 전하의 증가하는 양에 대응한다. 예를 들어, 왼쪽 비트 위치(226)와 관련하여, 레벨 2는 저장된 전하의 비교적 적은 양(340)에 대응하고, 레벨 3 및 4는 각각 저장된 전하의 점점 더 커지는 양(342 및 344)에 대응한다.
이해될 사항으로서, 각각의 위치들(226 및 228)에 저장되는 전하의 양은 판독 동작 동안 액팅 소스와 액팅 드레인 간을 흐르는 전류의 양 뿐 아니라, 이러한 전류를 흐르게 하기 위해 게이트(106)에 인가되어야 하는 임계 전압(Vt)의 레벨에 영향을 준다. 따라서, 저장된 비트들의 레벨은, 드레인 소스간 전류(종종 코어 전류(Icore)라 불림) 및 대응하는 인가된 임계 게이트 (워드라인) 전압들을 검사함으로써 결정될 수 있다. 예를 들어, 제 1, 2, 3 또는 4 범위 내에 있는 측정된 전류들 그리고/또는 임계 전압들은, 예를 들어 특정의 비트에 대해 각각 레벨 1, 레벨 2, 레벨 3 또는 레벨 4를 나타낼 수 있다.
하지만, 이해될 사항으로서, 비록 전하 트래핑 층(216)이 실질적으로 비 전도성이고, 그 내에 트랩된 전자들이 영역들(226 또는 228) 내에 실질적으로 국부화된다고 할지라도, 상보 비트 디스터브의 효과는 듀얼 비트들이 340, 342 및 344 등의 서로 다른 레벨들로 프로그램될 수 있는 경우 더욱 명백히 나타날 수 있다. 예를 들어, 왼쪽 비트 위치(226)가 프로그램되지 않거나(레벨 1), 단지 약간 프로그램되고(레벨 2), 오른쪽 비트 위치(228)가 고도로 프로그램되면(레벨 4), 오른쪽 비트를 프로그램하는 데에 이용되는 전하의 일부가 왼쪽 비트에 영향을 줄 수 있으며, 왼쪽 비트 판독 동안 셀 내에서 흐르는 전류가, 예를 들어 의도된 것 보다 높아지게 한다. 이것은 유사하게, 왼쪽 비트를 판독하는 데에 필요한 임계 전압을 올림으로써, 그 Vt는 왼쪽 비트의 실제의 레벨 1 또는 레벨 2가 아닌 레벨 3을 나타낸다. 유사하게, 왼쪽 비트 상에서의 전하의 (결여)는 오른쪽 비트가 의도된 것 보다 낮은 전류로 판독되게 하거나, 오른쪽 비트를 판독하는 데에 필요한 임계 전압을 감소시킴으로써, 이러한 Vt는 하위 비트 레벨을 나타낸다.
도 4는 셀 내의 듀얼 비트들이 4개의 서로 다른 레벨들로 프로그램될 수 있고, 셀들 상의 전하들이 서로에게 영향을 줄 수 있는 상황을 나타내는 그래프(400)이다. 밀리 볼트(mV)로 측정되는 비트들중 하나에 대한 임계 판독 전압(Vt) 마진은 x축 상에 플롯되고, 특정의 Vt에 대한 발생(occurrence)들의 수 또는 분포는 대수 스케일로 y축 상에 플롯된다. 그래프(400)는 비트가 가질 수 있는 4개의 서로 다른 레벨들에 대응하는 4개의 서로 다른 예시적인 곡선들의 그룹(402, 404, 406, 408) 을 포함한다. 그룹들 각각은, 이웃하는 또는 상보 비트의 레벨이 변경(예를 들어, 증가)될 때, 측정된 비트에 대한 판독 Vt에 있어서의 시프트를 나타내는 복수의 곡선들을 포함한다.
예를 들어, 그룹(402)은 각각 상태들(1-2, 1-3 및 1-4)에 대응하는 3개의 곡선들(412, 414, 416)을 포함한다. 이웃하는 비트가 보다 어렵게(harder) 프로그램될 때, (그룹(402) 내의 모든 곡선들(412, 414, 416)에서 레벨 1로 유지되는) 판독 비트에 대한 Vt의 값들의 범위가 증가한다는 것을 알 수 있다. 예를 들어, 곡선(412)에서, 상보 비트가 레벨 2로 프로그램되는 경우, 판독 비트에 대한 Vt의 값은 약 3000 내지 약 3500 mV의 범위 내에 있게 된다. 하지만, 곡선(416)에서, 상보 비트가 레벨 4로 프로그램되는 경우, 판독 비트에 대한 Vt 값들의 범위는 약 3700 내지 약 4200mV로 윗쪽으로 시프트된다. 비록 드라마틱(dramatic)하지는 않지만(즉, 엄청나지는 않지만), 판독 비트가 레벨 2, 3 및 4로 프로그램되고, 이웃하는 비트가 프로그램된 레벨 1, 2, 3 및 4를 통해 순환되는 경우, 유사한 시프트가 발생한다. 이것은 각각 그룹(404, 406 및 408)에서 볼 수 있다.
도 5는 도 1에 도시된 어레이(100)의 적어도 일부를 포함할 수 있는 메모리 코어의 일부(500)를 개략적으로 나타낸다. 이 회로는 메모리 셀들(501 내지 504)을 포함하는 메모리 셀들의 라인 또는 로우를 보여주는 바, 이러한 메모리 셀들중 임의의 것은, 예를 들어 도 3에 도시된 메모리 셀(220) 그리고/또는 메모리 셀(220a)에 대응할 수 있다. 각각의 메모리 셀들(501 내지 504)은 메모리 셀들의 쌍들이 공통 비트라인을 공유하도록 가상 접지 타입 구현(virtual ground type implementation)으로 연결된다. 이를 테면, 도시된 예에서, 메모리 셀(501)은 관련된 비트라인들(508 및 509)을 갖고; 메모리 셀(502)은 관련된 비트라인들(509 및 510)을 갖고; 메모리 셀(503)은 관련된 비트라인들(510 및 511)을 갖고; 메모리 셀(504)은 관련된 비트라인들(511 및 519)을 갖는다. 이와 같이, 셀들(501 및 502)은 비트라인(509)을 공유하고, 셀들(502 및 503)은 비트라인(510)을 공유하며, 셀들(503 및 504)은 비트라인(511)을 공유한다. 또한, 메모리 셀들은 셀들에 대한 제어 게이트로서 기능하는 공통 워드라인(106)에 결합된다.
도시된 예에서의 메모리 셀들은 듀얼 비트 셀들이며, 이에 따라 워드라인 전압들 및 비트라인 연결들에 따라, 메모리 셀들(501 내지 504)은 위치들(515 내지 522)에서 비트들을 기록, 판독 및 소거할 수 있다. 다중 비트들의 저장은, 적어도 부분적으로는, 비트라인들과 워드라인 사이에 삽입된 전하 트래핑 유전층(212)에 의해 가능해진다. 전하 트래핑 유전층(212)은 (예를 들어, 산화물 기반의 물질로 된) 다수의 절연층들(214, 218)을 포함하는 바, 이들은 (예를 들어, 질화물 기반의 물질로 된) 전하 트래핑 층(216)을 그 사이에 끼워넣는다. 예를 들어, 위치(515)에서 판독 동작을 수행하기 위해, 소스는 비트라인(508)에 연결되도록 지정되고, 드레인은 비트라인(509)에 연결되도록 지정되며, 서플라이 전압이 비트라인(508)에 인가되고, 게이트 전압이 워드라인(106)에 인가된다. 예를 들어, 위치(515)에서의 프로그래밍 동작 동안, 소스 및 드레인이 거꾸로 되어, 소스는 비트라인(509)에 연결되도록 지정되고, 드레인은 비트라인(508)에 연결되도록 지정된다. 추가의 예로서, 위치(516)에서 판독을 행하기 위해, 드레인은 비트라인(508)에 연결되고, 소스 는 비트라인(509)에 연결된다.
전하 트래핑 또는 ONO 층(216)은 서로 다른 비트들이 다수의 상태들 또는 레벨들로도 저장될 수 있게 한다. 예를 들어, 프로그래밍 동안 제어 게이트 또는 워드라인(106)에 의해 메모리 셀들(501 내지 504)에 인가되는 전압에 따라, 가변량의 전하가 위치들(515 내지 522)에 저장될 수 있다. 가변량의 전하는, 예를 들어 서로 다른 비트 상태들 또는 레벨들에 대응할 수 있다. 예를 들어, 4개의 서로 다른 전하 레벨들(예를 들어, 1, 5, 3 및 4)이 비트 위치들(515 내지 522) 각각에 저장될 수 있는 경우, 각각의 2비트 셀(501 내지 504)은 저장된 데이터의 16개의 서로 다른 결합들(예를 들어, 1-1, 1-2, 1-3, 1-4, 2-1, 2-2, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 4-1, 4-2, 4-3 및 4-4)을 가질 수 있게 된다.
본 발명의 하나 이상의 양상들은 비트라인 디코딩 경로에 존재하는 기생 성분 또는 기생 작용을 보상함으로써 비트 레벨들을 보다 정확하게 결정할 수 있게 한다. 이에 의해, 비트라인 디코딩 경로를 통해 흐르는 전류의 변화에 상관없이, 코어 메모리 셀의 드레인의 전압을 비교적 일정한 레벨로 유지할 수 있게 되는 바, 상기 비트라인 디코딩 경로를 통해 흐르는 전류의 변화는 그렇지 않으면 코어 메모리 셀의 드레인의 전압을 변동시키는 바, 그 이유는 이러한 드레인 전압은 비트라인 경로에서의 기생 성분의 양단에 걸친 전압 강하 및 비트라인 디코딩 경로에서의 전류가 변할 때 이러한 기생 성분의 변화에 걸친 강하에 의해 영향을 받기 때문이다. 이러한 드레인 전압을 비교적 일정한 레벨로 유지하는 것은 중요한데, 그 이유는 이러한 드레인 전압은 코어 셀이 비교되는 기준 메모리 셀의 드레인 전압과 "일 치(match up)"하지 않을 수 있기 때문에, 이러한 전압에 있어서의 동요는 코어 메모리 셀로부터 데이터를 판독하는 것을 방해할 수 있기 때문이다. 이에 의해, 예를 들어 "같지 않은(un-like)" 셀들의 비교(예를 들어, "사과 대 오렌지(apples to oranges)"를 비교)를 야기하는 바, 그 이유는 코어 메모리 셀 및 기준 메모리 셀이 동일한 조건들 하에서 동작 또는 판독하지 않게 됨으로써, 부정확한 데이터 판독을 야기할 수 있기 때문이다.
또한, 가상 접지 아키텍쳐는 코어 메모리 셀들이 체인으로 함께 연결될 수 있도록 듀얼 비트 메모리들에서 이용되기 때문에, (예를 들어, 셀을 판독하기 위해) 전압이 증가할 때, 큰 (일반적으로 횡방향의) 누설 전류가 발생할 수 있는데, 이는 주위의 노드들은 단지 하위 전압 레벨로 플로팅되기 때문이다. 이러한 누설 전류를 완화하기 위해, 하나 이상의 인접하는 "보호(P)" 노드들이 전치 증폭기에 의해, 판독되고 있는 코어 셀의 드레인과 동일한 전압 레벨로 충전될 수 있다. 이를 수행함에 있어서, 드레인과 P 노드 간에는 어떠한 바이어스 또는 전압차도 없기 때문에, 이들 사이에 어떠한 전류 흐름 또는 "누설"도 없게 된다. 따라서, 이해될 사항으로서, (예를 들어, 보다 큰 전위로부터 보다 작은 전위로의) 드레인과 P 노드 간의 측면의 누설 전류를 완화하기 위해서는, P 노드에서의 전압을 드레인 전압에 매우 가깝게 유지하는 것이 중요하다. 누설 전류는 판독되고 있는 전류 내에 에러를 도입시키는 바, 드레인으로부터 P 노드로의 어떠한 전류 누설이 있는 경우에는, 너무 적은 전류가 판독되고, P 노드로부터 드레인으로의 어떠한 전류 누설이 있는 경우에는, 너무 많은 전류가 판독된다. 코어 셀과 마찬가지로, P 노드에서의 전압은 비트라인 디코딩 경로에서의 기생 성분으로 의해 변동될 수 있다. 따라서, 코어 메모리 셀의 드레인에서의 전압과 마찬가지로, 본 발명의 하나 이상의 양상들은 유사하게 비트라인 디코딩 경로 내에서의 기생 성분들을 보상하여, "보호" 노드에서의 전압을 실질적으로 일정하게 유지함으로써, 측면의 누설 전류를 완화하는 기능을 하게 된다. 또한, 2003년 11월, "Department of Electrical Engineering and the Committee on graduate studies of Stanford University in partial fulfillment of the requirements for the degree of Doctor of Philosophy"의 148 페이지에서 BINH CHANG LE에 의해 제출된 논문인 "Virtual-Ground Sensing Techniques for Fast, Low-Power, 1.8V Two-Bit-Per-Cell Flash Memories"(그 전체 개시 내용은 본원의 참조로서 인용된다)에 개시된 것과 같은 종래의 설계들은 이웃하는 비트라인들 상에 다수의(예를 들어, 3개의 드레인 및 3개의 보호) 노드들을 챠지업(charge up)함으로써 이러한 측면 누설을 완화하고자 시도하였다. 여기에서 제안되는 설계는 단지 하나의 'D' 및 'P' 노드 만이 챠지업될 것을 요구하며, 이에 의해 감지 속도를 증가시키고, 전력 소모를 상당히 감소시킨다.
도 6은 비트라인 기생 성분을 보상하기 위한 본 발명의 하나 이상의 양상들에 따른 예시적인 회로 구성(600)을 나타내는 개략도이다. 보다 특정하게는, 비트라인 기생 성분 양단에 발생하는 손실들을 보상하여, 드레인 전압을 비교적 일정한 레벨로 유지함으로써, 비트 레벨들을 보다 정확하게 결정될 수 있게 한다. 제시된 예로 한정되는 것으로 의도하는 것은 아니지만, 회로(600)는 듀얼 비트 플래시 메모리 셀과 같은 트랜지스터 기반의 메모리 셀에서 전류를 감지하는 환경에서 설명 된다. 따라서, 회로(600)는 이러한 듀얼 비트 메모리 셀들의 로우 또는 체인(602)에 동작 가능하게 연결된다. 도시된 예에서, 특정의 전압들이 셀(604)에 인가될 때, 그 셀(604)을 통해 흐르는 전류를 결정할 수 있도록, 회로(600)는 로우(602) 내의 특정 셀(604)에 동작 가능하게 연결된다. 설명의 목적으로, 도시된 예에서는 (예를 들어, 위치(606)로부터) 듀얼 비트 셀(604)의 왼쪽 측이 판독되고 있으며, 이에 따라 셀(604)에 결합된 비트라인(608)은 셀(604)의 액팅 드레인(610)에 대응하게 된다. 따라서, 셀에 적절한 전압들이 인가될 때 셀(604)을 통해 흐르는 전류(Icore)(612)는, 조정된 전압(616)이 비트라인(608)에 인가되고, (예를 들어, 로우(602) 내의 각각의 셀들에 대한 게이트로서 기능하는 워드라인을 통해) 충분한 게이트 전압(Vg)(618)이 셀(604)의 게이트(620)에 인가될 때, 셀(604)의 드레인(610)으로부터 소스(614)로 흐르게 된다.
회로(600)는 차동 증폭기 컴포넌트(622) 및 전류 보상 피드백 컴포넌트(624)를 포함하는 바, 이들은 모두 비트라인 경로(626)에 동작 가능하게 결합된다. 전류 보상 피드백 컴포넌트(624)는 또한 피드백 클램핑 디바이스(628)를 포함한다. 차동 증폭기 컴포넌트(622), 비트라인(626) 및 출력단(630)은 서플라이 전압(Vcc)(616)에 동작 가능하게 결합된다. 유사하게, 본 예에서, 차동 증폭기 컴포넌트(622), 비트라인(626) 및 출력단(630)은 서플라이 전압(616)에 동작 가능하게 결합된 각각의 파워 다운(power down, PD) p 타입 또는 PMOS 트랜지스터들(632, 634, 636)을 포함하는 바, PD의 각각의 소스들(S)은 서플라이 전압(616) 쪽을 향한다. 이해될 사항으로서, PD 신호가 하이일 때, 각각의 트랜지스터들(632, 634, 636)은 오프가 됨으 로써, 회로(600)를 비활성화시킨다. 또한, 이해될 사항으로서, PD 디바이스들(632, 634, 636)의 양단에 (예를 들어, 약 1 내지 약 5mV 정도의) 매우 작은 전압 강하가 나타난다. 이와 같이, 파워 다운 디바이스들(632, 634, 636)은 단지 자신들 아래의 각각의 노드들에 Vcc(616)를 전달하는 것으로서 여겨진다.
차동 증폭기 컴포넌트(622)는 왼쪽 분기(638) 및 오른쪽 분기(639)를 포함하는 바, 이들은 서로 평행한 각각의 제 1, 2 상위 트랜지스터들(640, 642), 및 서로 평행하며 상위 트랜지스터들과 직렬로 연결되는 제 1, 2 하위 트랜지스터들(644, 646)을 갖는다. 도시된 예에서, 제 1, 2 상위 트랜지스터들(640, 642)은 p 타입 또는 PMOS 트랜지스터들이고, 제 1, 2 하위 트랜지스터들(644, 646)은 n 타입 또는 NMOS 트랜지스터들이다. 차동 증폭기(622)는 제 1 상위 트랜지스터(640)의 드레인(D)이 제 1 하위 트랜지스터(644)의 드레인(D)에 동작 가능하게 결합되도록 구성된다. 유사하게, 제 2 상위 트랜지스터(642)의 드레인(D)은 제 2 하위 트랜지스터(646)의 드레인(D)에 동작 가능하게 결합된다. 또한, 제 1 상위 트랜지스터(640) 및 제 1 하위 트랜지스터(644)의 각각의 드레인은 제어 신호(CASCTL)(647)에 대응하는 노드(645)에 결합된다. 또한, 제 2 상위 트랜지스터(642)의 드레인은 그 트랜지스터(642)의 게이트에 결합된다. 하위 트랜지스터들(644 및 646)의 소스들(S)은 NMOS 트랜지스터(648)의 드레인에 결합되고, 트랜지스터(648)의 소스는 접지에 결합되고, 트랜지스터(648)의 게이트(G)는 바이어스 신호(CAS-BIAS)(649)에 결합된다. 상위 트랜지스터들(640, 642)의 각각의 소스들(S)은 파워 다운(PD) 트랜지스터(632)의 드레인(D)에 동작 가능하게 결합된다. 상위 트랜지스터들(640, 642)의 게이트들은 서로 결합되고 (이에 따라, 제 2 상위 트랜지스터(642)의 드레인(D)에 결합되며), 하위 트랜지스터들(644, 646)의 게이트들(G)은 각각 전압 레벨(CASREF)(650) 및 전압 레벨(CASFB)(651)에 연결된다.
비트라인(608) 내의 파워 다운 트랜지스터(634)의 드레인은 비트라인 경로(626) 내의 비트라인 PMOS 트랜지스터(658)의 소스(S)에 결합된다. 비트라인 PMOS 트랜지스터(658)의 게이트(G)는 노드(645)에 결합되며, 그에 따라 제어 신호(CASCTL)(647)에 결합된다. 비트라인 경로 PMOS 트랜지스터(658)의 드레인(D)은 노드(660)에 결합되는 바, 여기서 DATAB(661)의 전압 레벨은 그 노드(660)에 존재한다. 비트라인 경로 PMOS 트랜지스터(658)의 드레인(D)은 또한 메모리 셀(604)의 액팅 드레인(D)((610)까지 아래로 연결된다. 비트라인 디코딩 경로(626) 내에서 발생하는 기생 작용을 나타내기 위해, 메모리 셀(604)의 드레인(D)(610)과 노드(660) 사이의 비트 라인 경로(6262)에는 다양한 요소들(662)(예를 들어, 저항기들, 트랜지스터들 등)이 나타나있다. 이해될 사항으로서, 비트라인 기생 성분은 관련 저항(Rp)을 야기하는바, 이는 비트라인 경로를 따라 흐르는 전류(Icore)(612)의 함수로서 비트라인 경로(626)를 따라 전압 강하를 생성한다. Rp 양단에 걸친 전압 강하를 가정하면, 코어 메모리 셀(604)의 액팅 드레인(D)(610)에서의 전압(Vd)은 DATAB(661)에서의 전압에서 비트라인 기생 성분의 저항(Rp)과 Icore(612)의 곱을 뺀 것과 같다. 이러한 감소된 드레인 전압은 부정확한 데이터 판독을 야기할 수 있는 바, 예를 들어 그 드레인에 DATAB가 인가되는 기준 메모리 셀에 대해 비교되는 경우와 같이, 드레인 전압(Vd)은 실질적으로 DATAB(661)와 같을 것으로 예상된다.
출력단(630)의 파워다운 트랜지스터(636)의 드레인(D)은 p 타입 또는 PMOS 트랜지스터(666)의 소스(S)에 결합되는 바, 그 트랜지스터(666)의 드레인(D)은 이득 저항기(Rgain)(667)의 일측 단부에 결합되고, 이득 저항기(667)의 타측 단부는 접지에 연결된다. 트랜지스터(666)의 게이트(G)는 비트라인 PMOS 트랜지스터(658)의 게이트(G)에 결합되며, 이에 따라 제어 신호(CASCTL)(647)에 결합된다. 예로서, Rgain(667)은 약 15000 내지 약 30000Ω의 값을 가질 수 있다. 회로(600)의 출력은 이득 트랜지스터(667)의 제 1 단부와 트랜지스터(666)의 드레인(D) 사이에 위치되는 노드(668)에서 탭 오프(tap off)될 수 있다. 회로의 출력은 비트라인(608) 내에서 그리고 메모리 셀(604)을 통해 흐르는 전류(Icore)(612)의 함수이다. 이러한 코어 전류(612) 자체는, 판독 동작 동안 셀(600)의 드레인(D)(610) 및 게이트(G)(620)에서의 각각의 전압들(Vd 및 Vg) 뿐 아니라, 메모리 셀(604), 보다 특정하게는 그 셀의 왼쪽 반, 도시된 예에서는 위치(606)에 저장된 전하의 양의 함수이다. 회로(600)의 출력은 센스 증폭기(미도시)에 대한 입력(SAIN)(669)으로서 이용될 수 있는 바, 이 센스 증폭기는 상기 회로의 출력을 이용하여 위치(606)에 저장된 전하의 레벨에 대한 결정을 한다.
전류 보상 피드백 컴포넌트(624)는 왼쪽 분기(670) 및 오른쪽 분기(671)를 포함하는 바, 왼쪽 분기는 상위 저항기(R1)(672) 및 하위 NMOS 트랜지스터(673)를 포함하고, 오른쪽 분기는 상위 PMS 트랜지스터(674) 및 하위 NMS 트랜지스터(675)를 포함한다. 상위 PMOS 트랜지스터(674)의 소스(S)는 파워 다운 트랜지스터(632)의 드레인(D)에 동작 가능하게 결합된다. 상위 PMOS 트랜지스터(674)의 드레인(D) 은 하위 NMOS 트랜지스터(675)의 드레인(D)에 결합된다. 하위 NMOS 트랜지스터들(673, 675)의 각각의 소스들(S)은 피드백 클램핑 디바이스로서 기능하는 NMOS 트랜지스터(628)의 드레인(D)에 동작 가능하게 결합된다. NMOS 트랜지스터(628)의 소스(S)는 접지에 결합되고, 트랜지스터(628)의 게이트(G)는 바이어스 신호(CAS-BIAS)(649)에 결합된다. NMOS 트랜지스터(675)의 게이트는 그 트랜지스터(675)의 드레인(D) 뿐 아니라, NMOS 트랜지스터(673)의 게이트에 결합된다. 하위 트랜지스터(673)의 드레인(D)은 노드(677)를 통해 저항기(R1)(677)의 제 1 단부에 결합되며, 상기 노드(677)는 트랜지스터(646)의 게이트(G)에 결합되며, 그에 따라 전압 레벨(CASFB)(651)에 결합된다. 저항기(R1)(672)의 제 2 단부는 전압 레벨(DATAB)(661)에 결합된다. 유사하게, 상위 PMS 트랜지스터(674)의 게이트(G)는 제어 신호 전압 레벨(CASCTL)(647)에 결합된다.
회로(600)의 동작과 관련하여, 전류 보상 피드백 컴포넌트(624)는, (예를 들어, Rp로 인하여) 비트라인 기생 성분(662)의 양단에 걸친 강하에 영향을 주는 비트라인 디코딩 경로(626)에서의 전류(Icore)(612) 및 그에 따른 드레인 전압(Vd)의 변화에 응답하여 액팅 드레인(610)에서의 전압(Vd)을 조정하는 역할을 한다. 이와 같이, 비트라인 전류(Icore)(612)의 변화와 상관없이, 드레인 전압(Vd)을 원하는 레벨로 유지할 수 있게 되어, 이러한 전압은 기준 셀의 드레인 전압과 "일치"할 수 있게 된다. 이러한 방식으로, 코어 메모리 셀과 기준 메모리 셀이 이상적인 전압 조건들 하에서 서로 비교될 수 있게 됨으로써, 판독 에러 및 마진 손실을 완화한다.
보다 특정하게는, 비트라인 트랜지스터(658)의 게이트(G)에 인가되는 제어 신호(CASCTL)(647)는 전류 보상 피드백 컴포넌트(624)의 상위 트랜지스터(674)의 게이트(G)에도 인가되기 때문에, (디바이스들이 동일한 크기를 갖는 다고 가정하면), 이러한 디바이스들(658 및 674)을 통해 동일한 전류가 흐르게 된다. 이러한 동일한 바이어스 조건은 또한 디바이스들로 하여금 1 대 2(1 to 2), 1 대 4(1 to 4) 등과 같은 원하는 비를 얻을 수 있도록 크기가 정해질 수 있게 한다. 이와 같이, 전류 보상 피드백 네트워크(624)의 오른쪽 분기(671)는 비트라인 경로에서의 전류의 비(ratio) 또는 k Icore인 전류(680)를 갖는 바, 여기서 k는 비를 나타낸다.
전류 보상 피드백 컴포넌트(624)의 오른쪽 분기(671)의 바닥 트랜지스터(675)는 왼쪽 분기(670)의 바닥 트랜지스터(673)와 함께 전류 미러를 형성한다. 이와같이, 오른쪽 분기(671) 내의 전류(680)는 왼쪽 분기(670)의 양단에, 그리고 이에 따라 저항기(672)를 통해 미러된다. R1(672)을 통해 흐르는 전류는 비트라인 경로를 통해 흐르는 전류의 비, 또는 k Icore이기 때문에, 노드(677)에서 보여지는 전압은 저항기(672)의 제 2 단부에 결합되는 DATAB 전압(661)에서 R1 양단에서 강하되는 전압(이러한 전압 강하는 R1 × k Icore와 같다)을 뺀 것과 같다. 따라서, 비트라인 경로(626)를 따라 흐르는 전류(Icore)(612)가 증가하면, R1을 통해 흐르는 전류가 또한 증가하게 되어, R1 양단의 전압 강하를 증가시킴으로써, 노드(677)에서의 전압을 감소시킨다. 노드(677)에서의 감소된 전압은 차동 증폭기 컴포넌트(622)의 트랜지스터(646)에 반영된다. 결과로서, 차동 증폭기 컴포넌트(622)는 자신의 왼쪽 분기(638) 및 오른쪽 분기(639)에서의 균형을 유지하기 위한 시도로서, 노드(645)에서의 CASCTL 전압(647)을 감소시킬 것이다. CASCTL(647)을 감소시키게 되면, 비트라인 경로(626) 내의 PMOS 디바이스(658)를 턴온시키게 되는데, 그 이유는 CASCTL(647)이 그 게이트(G)에 인가되고, 그 디바이스(658) 상에서의 게이트 소스간 바이어스가 그에 따라 증가하기 때문이다. 이에 의해, PMOS 디바이스(658)는 단락(short)된 것처럼 동작하게 되어, 그 PMOS 디바이스 양단에서의 전압 강하를 감소시키고, 노드(660)에서의 DATAB(661)는 Vcc에 더욱 많이 노출됨으로 인해 Vcc에 보다 가깝게 풀업(pull up)될 수 있게 된다. 따라서, 보상 컴포넌트(624) 및 차동 증폭기 컴포넌트(622)는, Icore(612)가 증가할 때, 노드(660)에서의 DATAB 전압(661)을 증가시키는 바, 이에 의해 비트라인 기생 성분 양단에서의 강하를 보상하고, 액팅 드레인(610)에서의 전압(Vd)이 실질적으로 유지될 수 있게 한다.
피드백 클램핑 디바이스(628)는 전류 보상 피드백 컴포넌트(624)로부터 발생될 수 있는 양(positive)의 피드백을 완화하는 바, 노드(660)에서의 DATAB 전압(661)을 증가시키는 것 자체가 비트라인 디코딩 경로(626)에서의 전류(Icore)(612)의 증가를 야기할 수 있다. 피드백 클램핑 디바이스(628)는 양의 피드백의 정도를 제한하여, 보상의 양이 제어될 수 있게 한다. 보다 특정하게는, 피드백 클램핑 디바이스(628)의 게이트(G)에 인가되는 바이어스 전압(CAS-BIAS)(649)(전형적으로 바이어스 발생 회로로부터 발생됨)은 디바이스(628)를 통해 흐를 수 있는 최대 전류를 설정하는 바, 이것은 전류 보상 피드백 컴포넌트(624)의 왼쪽 분기(670) 및 오른쪽 분기(671)를 통해 흐를 수 있는 전류의 양을 제한한다. 왼쪽 분기(670)를 통과할 수 있는 전류의 양을 제한하게 되면, 노드(677)에서 CASFB(651)가 얼마나 낮게 될 수 있는 지를 조정할 수 있는 바, 그 이유는 노드(677)에서의 CASFB 전압(651)은 저항기(672)의 제 2 단부에서의 DATAB(661)의 전압 레벨에서 왼쪽 분기에서의 전류(680)와 R1의 곱을 뺀 것과 같기 때문이다. CASFB(651)에 대한 하위 한계를 정하게 되면, CASCTL(647)이 얼마나 낮게 될 수 있는지를 제한하고, 그에 따라 액티브 보상 동안 비트라인 경로(626) 내의 DATAB(661)이 얼마나 많이 나올 수 있는지(bring up) 또는 증가될 수 있는 지를 제한한다. 이해될 사항으로서, 여기에서의 설명은 DATAB(661) 및 그에 따라 액팅 드레인(610)에서의 전압(Vd)를 증가시키는 것과 관련되지만, 이러한 DATAB(661) 및 그에 따른 드레인 전압(Vd)은 본 발명의 하나 이상의 양상들에 따라 유사하게 감소될 수 있다.
이해될 사항으로서, (예를 들어, 기준 셀의 드레인 전압 역시 CASREF로 유지되는 것이 일반적이기 때문에), 드레인 전압(Vd)은 일반적으로 가능한한 CASREF(650)에 가깝게 되도록 조정된다. 예로서, 비트라인 기생 성분의 양단에 걸친 강하를 보상하는 데에 필요한 전위는 Vcomp로서 나타낼 수 있다. 비트라인을 통해 어떠한 전류도 흐르고 있지 않을 때, Vcomp는 0이고, (코어 셀 드레인(610) 뿐 아니라) 노드(660)는 CASREF로 조정된다. 하지만, 코어 셀에 의해 양의 전류가 나오게 되면, 노드(660)에서의 DATAB(661)는 Vcomp 만큼 시프트업되어, 코어 드레인(노드(610))은 여전히 CASREF로 조정된다. Vcomp/Icore의 비는 회로의 보상 임피던 스로서 정의될 수 있다. 바람직하게는, 보상 임피던스는 DATAB 노드(660)에서 보여지는 비트라인 기생 성분과 같다. 이해될 사항으로서, 전류 미러링 팩터(current mirroring factor, k) 및 저항기(R1)의 값은 원하는 보상 임피던스를 설정하도록 선택된다. 또한, 회로의 피드백을 제어함으로써, 피드백 클램핑 디바이스(628)는 Vcomp에 대한 상한 값을 효과적으로 설정한다. 또한, 이해될 사항으로서, 본 발명의 하나 이상의 양상들은 플래시 메모리 그리고/또는 가상 접지 아키텍쳐의 응용 이외의 응용을 갖는다. 본 발명은 조정된 감지 노드(본 예에서는, DATAB)를 필요로 하는 임의의 전류 감지 응용에서 이용될 수 있다.
도 7은 도 6에 제시된 것과 유사한 다른 예시적인 회로 구성(700)을 나타내는 개략도이지만, 액팅 드레인(610)에서의 전압(Vd)에 대한 것이 아니라, 보호(P) 노드에서의 전압(Vp)을 조정하는 것에 대한 것이다. 하지만, 보호 노드(710)는 측면 누설 전류(713)를 완화하기 위해, 판독되고 있는 메모리 셀(604)의 드레인(610)에 인접하게 위치되는 바, 이러한 누설 전류는 판독 동작을 수행하기 위해 드레인 전압(Vd)이 증가될 때 이 노드(710)와 드레인(610) 사이에서 발생할 수 있다. 도 7에 도시된 많은 컴포넌트들, 요소들, 부품들 등은 도 6에서의 것들과 유사하며, 이에 따라 동일한 참조 부호들로 설명된다. 이러한 유사한 컴포넌트들,요소들, 부품들 등은 도 6에서의 자신들의 대응물과 유사한 방법으로 동작하기 때문에, 이들은 간략함을 위해 도 7과 관련해서는 다시 설명하지 않는다.
드레인(610)과 노드(710) 간의 측면 누설 전류(713)를 완화하기 위해, 노드(710)에서의 전압(Vd)은 드레인(610)에서의 전압 전위(Vd)와 실질적으로 같은 전 압 전위(Vp)로 설정된다. 이러한 방식으로, 전류는 드레인(610)으로부터 노드(710)로 또는 노드(710)로부터 드레인(610)으로 "누설"되도록 조장되지 않는다. 그럼에도 불구하고, 이러한 노드(710)에서의 전압 레벨(Vp)은, 보호 노드(710)까지 이르는 전치 증폭기 경로(726)에서의 기생 성분(762)의 양단에 걸친 전압 강하에 의해 영향을 받을 수 있다. 특히, 보호 노드(710)에서의 전압(Vp)은 일반적으로 노드(760)에 나타나는 전치 증폭기(PRE)(761) 전압 레벨과 같다. 하지만, 노드(760)와 노드(710) 사이에 위치하는 기생 성분(762)은 관련된 저항(Rp)을 가지며, 전류(Ip)(712)가 전치 증폭기 경로(726)를 통해 흐를 때 이러한 저항의 양단에 전압 강하가 발생된다. 따라서, 노드(710)에서의 전압(Vp)은 PRE(713) 전압 레벨에서 Rp의 강하와 Ip의 곱을 뺀 것과 같다. 이해될 사항으로서, 710에서의 전압(Vp)의 변화는, 드레인(610)과 노드(710)가 비슷하지 않은 전위들을 가질 때, 측면 누설 전류(713)를 야기할 수 있다. 따라서, 전류 보상 피드백 컴포넌트(624)는, Ip의 (ac 및 dc 모두에서의) 변동에 상관없이, 보호 노드 전압(Vp)을 원하는 레벨(예를 들어, Vd 또는 약 Vd)로 유지하는 역할을 한다.
도 6의 회로(600)의 동작과 유사하게, 전치 증폭기 경로(726) 내의 PMOS 트랜지스터(758)의 게이트(G)에 인가되는 제어 신호(PRECTL)(747)는 도 7에 도시된 구성(700)의 전류 보상 피드백 컴포넌트(624) 내의 상위 트랜지스터(674)의 게이트(G)에도 인가된다. 이러한 방식으로, 트랜지스터 디바이스들(758 및 674)을 통해 동일한 전류가 흐르게 된다. 이에 의해, 전류(780)는 전치 증폭기 경로(726)를 통해 흐르는 전류(Ip)(712)의 비인 전류 보상 피드백 컴포넌트(624)의 오른쪽 분 기(671)에서 발생된다. 이러한 전류(780)는 k Ip이며, 여기서 k는 비를 나타나며, k는 트랜지스터들(758 및 674)의 상대적인 크기(sizing)의 함수이다. 이러한 전류(780)는 전류 보상 피드백 컴포넌트(624)의 왼쪽 분기(670) 위에 미러됨으로써, 노드(677)에서의 전압 레벨(PREFB)(751)은 전류 k Ip(780)가 증가할 때 감소하며, (이에 따라 전치 증폭기 전류(Ip)의 증가의 함수이다.) Ip가 증가할 때, PREFB(751)는 감소하는 바, 그 이유는 노드(677)에서의 전압은 저항기(R1)의 제 2 단부에 인가되는 PRE 전압(761)에서 이러한 저항기(672) 양단에 걸친 강하(이는 R1×k Ip이다)를 뺀 것과 같다.
차동 증폭기 컴포넌트(622)가 자신의 왼쪽 분기(638) 및 오른쪽 분기(639)에서의 균형을 유지하고자 시도할 때, PREFB(751)가 감소하게 되면, PRECTL(747)의 레벨이 감소하게 된다. PRECTL(747)을 감소시키게 되면, 전치 증폭기 경로(726) 내의 PMOS 디바이스(758)를 턴온시키게 되는데, 그 이유는 PRECTL(747)이 그 게이트(G)에 인가되고, 그 디바이스(758) 상에서의 게이트 소스간 바이어스가 그에 따라 증가하기 때문이다. 이에 의해, PMOS 디바이스(758)는 단락된 것 처럼 보임으로써, 그 양단에 걸친 전압 강하를 줄이고, 노드(760)에서의 PRE(761)는 기준 전압(Vcc)(616)에 보다 가깝게 풀업될 수 있게 된다. 따라서, 이러한 구성(700)에 있어서의 보상 컴포넌트(624) 및 차동 증폭기 컴포넌트(622)는 Ip(712)가 증가할 때 노드(760)에서의 REF 전압(761)을 증가시킴으로써, 전치 증폭기 기생 성분 양단의 강하를 보상하고, 보호 노드(710)에서의 전압(Vp)를 실질적으로 일정하게(예를 들어, 드레인 전압(Vd)으로 또는 그와 가깝게) 유지하여, 드레인(610)과 보호 노 드(710) 간의 측면 누설 전류(713)를 완화환다.
유사하게, 트랜지스터(628)는 전류 보상 피드백 컴포넌트(624) 내에서 흐를 수 있는 전류(780)의 양과, 그에 따라 PREFB(751) 및 PRECTL(747)이 낮아질 수 있는 정도와, 그리고 이에 의해 PRE(761) 및 Vp가 증가될 수 있는 정도를 제한함으로써, 회로(700) 내에서 피드백 클램핑 디바이스로서 기능한다. 이해될 사항으로서, NMOS 트랜지스터(790)는 차동 증폭기 컴포넌트(622)의 출력단을 바이어스하는 역할을 한다. 또한, 이해될 사항으로서, 여기에서는 단일의 보호 노드(710)가 설명되었지만, 누설 전류를 완화하기 위해 임의의 적절한 수의 보호 노드들이 메모리 셀 가까이에 위치될 수 있으며, 이러한 다른 보호 노드들에서의 각각의 전압들 역시 본원에서 설명된 바와 같이 비교적 일정하게 유지될 수 있다.
도 8은 공통 소스 타입 구성을 갖는 본 발명의 하나 이상의 양상들에 따른 예시적인 보상 회로(800)의 단순화된 개략도를 나타내는 블럭도이다. 자신의 음 입력 단자 및 양 입력 단자에서 각각 CASREF(650) 및 CASFB(651) 신호들을 수신하도록 구성되는 연산 증폭기(802)가 포함된다. 연산 증폭기(802)의 출력은 PMOS 트랜지스터들(658, 674)의 각각의 게이트들(G)에 결합되고, PMOS 트랜지스터들(658, 674)의 소스들(S)은 서플라이 전압(Vcc)(616)에 결합된다. 트랜지스터(658)의 드레인(D)은 노드(660)에 결합되고, 이 노드(660)는 코어 전류(Icore)(612)가 흐르는 비트라인 경로(626) 내에서의 기생 성분의 저항을 모델링(modeling)하는 저항기(Rp)의 제 1 단부에 결합된다. 저항기(Rp)의 제 2 단부는 코어 메모리 셀(미도시)의 드레인(D)(610)에 결합된다. 또한, DATAB(660)의 전압 레벨은 노드(660)로부 터 전류 보상 피드백 컴포넌트(624)에 제공된다.
트랜지스터(674)의 드레인(D)은 전류 보상 피드백 컴포넌트(624)에 결합되고, 전류(680)는 트랜지스터(624)로부터 전류 보상 피드백 컴포넌트(624) 내에 공급된다. 이 전류(680)는 k×Icore이며, 여기서 k는 트랜지스터들(658 및 674)의 상대적인 크기들로부터 비롯되는 비이다. 전류 보상 피드백 컴포넌트는 비트라인을 통해 흐르는 전류 및 DATAB 전압을 샘플링한다. 이후, 이러한 2개의 정보 부분들을 이용하여, 전류 보상된 DATAB 전압(CASFB)을 발생시킨다. 따라서, CASREF(650) 및 CASFB(651)의 각각의 레벨들에 따라, 트랜지스터(658)의 게이트는 DATAB(660)의 레벨을 올리고, 그에 의해 그것을 전류 보상하기 위해, 보다 어렵게 구동된다.
도 9는 본 발명의 하나 이상의 양상들에 따른 예시적인 보상 회로(900)의 단순화된 개략도를 유사하게 도시하는바, 여기서 회로(900)는 소스 팔로워 타입 구성을 갖는다. 도 8에서와 같이, CASREF(650) 및 CASFB(651) 신호들을 수신하도록 구성되는 연산 증폭기(902)가 포함된다. 하지만, 이러한 신호들은 연산 증폭기의 양 입력 단자 및 음 입력 단자에서 각각 수신된다. 연산 증폭기의 출력은 NMOS 트랜지스터(904)의 게이트(G)에 결합되고, NMOS 트랜지스터(904)의 소스(S)는 노드(660)에 결합되며, NMOS 트랜지스터(904)의 드레인(D)은 PMOS 트랜지스터(906)의 드레인(D)에 결합된다. 노드(660)는 저항기(R1)를 통해 코어 메모리 셀(미도시)의 드레인(610)에 결합되고, 그 저항기(R1)를 통해 코어 전류(Icore)(612)가 흐른다.
DATAB(661)의 전압 레벨은 노드(660)로부터 전류 보상 피드백 컴포넌트(624) 내로 공급된다. PMOS 디바이스(906)의 게이트(G)는 PMOS 트랜지스터(674)의 게이 트(G)에 결합되며, 디바이스(906)의 드레인(D)에 연결된다. 트랜지스터들(906 및 674)의 각각의 소스들(S)은 서플라이 전압(Vcc)(616)에 결합된다. 트랜지스터(674)의 드레인(D)은 전류 보상 피드백 컴포넌트(624)에 결합되어, 거기에 전류(680)를 제공하는 바, 전류(680)는 비트라인 경로(626) 내의 전류(612)의 비이다. 보다 특정하게는, 전류(689)는 k×Icore이며, 여기서 k는 비로서, 트랜지스터들(906 및 674)의 상대적인 크기들의 함수이다. 따라서, CASREF 및 CASFB의 값들에 의존하여, 트랜지스터들(904, 906 및 674)은, 전류(k Icore)(680) 및 전압 레벨(DATAB)(661)이 전류 보상 피드백 컴포넌트(624)에 제공되고, 그에 응답하여 컴포넌트(624)가 전류 보상된 DATAB 전압을 생성하는 방식으로 구동된다. 이해될 사항으로서, 도 8 및 9의 회로들(800 및 900)은 각각 CASREF 및 CASFB 신호들, 코어 전류 등과 관련하여 설명되었지만, 이러한 회로들은 오직 이것들로만 한정되지 않는다. 예를 들어, 회로 구성들(800 및 900)은 임의의 다른 적절한 타입의 회로 뿐 아니라, 도 7에 도시된 것과 같은 보호 노드(P)에 대한 응용을 가질 수 있다.
비록 본 발명이 하나 이상의 구현들과 관련하여 제시되고 설명되었지만, 본명세서 및 첨부된 도면을 읽고 이해함으로써 당업자에 의해 등가의 변경 및 수정이 이루어질 것이다. 본 발명은 이러한 모든 수정들 및 변경들을 포함한다. 상기 설명된 컴포넌트들(어셈블리들, 디바이스들, 회로들 등)에 의해 수행되는 다양한 기능들과 관련하여, 이러한 컴포넌트들을 설명하는 데에 이용되는 ("수단"에 대한 언급을 포함한) 용어들은, 비록 여기에 예시된 본 발명의 예시적인 구현들에서의 기능을 수행하는 개시된 구조와 구조적으로 등가가 아닐지라도, 달리 나타내지 않는 한, 설명되는 컴포넌트의 특정된 기능을 수행하는 (즉, 기능적으로 등가인) 임의의 컴포넌트에 상당한 것으로 의도된다. 또한, 본 발명의 특정의 특징이 몇 개의 구현들중 단지 하나와 관련하여 개시되었지만, 임의의 소정의 또는 특정의 응용에 대해 유익하고 요구될 때, 이러한 특징은 다른 구현들의 하나 이상의 다른 특징들과 결합될 수 있다. 또한, 용어들 "포함하다(includes)", "갖는(having)", "갖다(has)", "가지고 있는(with)" 또는 그 변형들이 상세한 설명 또는 청구항들에서 이용되는 정도까지, 이러한 용어들은 용어 "구비하는(comprising)"과 유사한 방식으로 포괄적인 것으로 의도된다. 또한, 본원에서 이용되는 용어 "예시적인"은 최상이라기 보다는, 단지 예를 의미한다.
본원에서 설명된 전류 감지 회로 아키텍쳐는 데이터 저장 및 잘못되거나 틀린 판독을 완화하기 위한 복구(retrieval) 분야에서 이용될 수 있다.

Claims (10)

  1. 비트라인 디코딩 경로(626) 내의 기생 성분을 보상함으로써 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600)로서,
    상기 비트라인 디코딩 경로를 통해 흐르는 전류(Icore)(612)의 함수로서 상기 비트라인 디코딩 경로(626) 상의 DATAB 전압(661)을 조정함으로써 드레인 전압(Vd)에 대한 조정을 행하는 전류 보상 피드백 컴포넌트(624)를 포함하며,
    여기서, 상기 비트라인 디코딩 경로를 통해 흐르는 전류는 상기 비트라인 기생 성분(662)의 양단에 걸쳐 전압 강하를 야기함으로써, 상기 드레인 전압을 감소시키며, 그리고 상기 DATAB 전압(661)을 조정하게 되면, 상기 비트라인 기생 성분의 양단에 걸친 전압 강하를 보상함으로써, 상기 드레인 전압(Vd)을 실질적으로 일정한 레벨로 유지하는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  2. 제 1 항에 있어서,
    상기 전류 보상 피드백 컴포넌트(624)와 상기 비트라인 경로(626) 사이에 동작 가능하게 결합되는 차동 증폭기 컴포넌트(622)를 더 포함하며,
    상기 차동 증폭기 컴포넌트(622)는 상기 전류 보상 피드백 컴포넌트(624)로부터 CASFB 전압(651)을 수신한 다음, 그에 응답하여 CASCTL 전압(647)을 조정하며, 상기 CASCTL 전압(647)은 서플라이 전압(Vcc)(616)에 대한 상기 비트라인 경 로(626)의 노출을 조정함으로써 상기 DATAB 전압(661)이 조정되게 하는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  3. 제 2 항에 있어서,
    상기 비트라인 경로(626) 내의 비트라인 트랜지스터(658)를 더 포함하고, 상기 비트라인 트랜지스터(658)는 상기 서플라이 전압(Vcc)(616)에 대한 상기 비트라인 경로(626)의 노출이 선택적으로 조정될 수 있게 하는 상기 조정된 CASCTL 전압(647)에 의해 구동되는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  4. 제 3 항에 있어서,
    상기 전류 보상 피드백 컴포넌트(624)에 의해 출력되는 상기 CASFB 전압(651)은 상기 코어 전류(Icore)(612)의 함수인 팩터 만큼 감소된 DATAB 전압(661)과 같은 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  5. 제 4 항에 있어서, 상기 전류 보상 피드백 컴포넌트(624)는:
    상위 저항기(R1)(672) 및 하위 트랜지스터(673)를 포함하는 왼쪽 분기(670)와; 그리고
    상위 트랜지스터(674) 및 하위 트랜지스터(675)를 포함하는 오른쪽 분기(675)를 포함하며,
    상기 오른쪽 분기(671) 내에 전류(k Icore)(680)를 확립하기 위해, 상기 CASCTL 전압(647)이 상기 상위 트랜지스터(674)에 인가되고, 상기 전류(k Icore)(680)는 상기 비트라인 경로(626)를 흐르는 상기 전류(Icore)(612)의 비이며, 상기 비(k)는 상기 상위 트랜지스터(674) 및 상기 비트라인 트랜지스터(658)의 상대적인 크기의 함수이며,
    상기 하위 트랜지스터들(673, 675)은 상기 오른쪽 분기(671) 내의 전류를 상기 왼쪽 분기(670) 상에 미러시키도록 구성되며,
    상기 저항기(R1)(672)의 제 1 단부는 노드(677)에 결합되고, 상기 CASFB 전압(651)은 상기 전류 보상 피드백 컴포넌트(624)로부터 출력되고, 상기 저항기(R1)(672)의 제 2 단부에는 상기 DATAB 전압(661)이 인가되어, 상기 CASFB 전압(651)은 상기 DATAB 전압(661)에서 상기 저항기(R1)(672) 양단에 걸친 강하를 뺀 것과 같게 되며, 상기 R1 양단에 걸친 강하는 k Icore × R1인 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  6. 제 5 항에 있어서,
    상기 전류 보상 피드백 컴포넌트가 제공할 수 있는 보상의 양을 제한하기 위해 상기 전류 보상 피드백 컴포넌트(624)에 동작 가능하게 결합된 피드백 클램핑 디바이스(628)를 더 포함하는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  7. 제 6 항에 있어서, 상기 피드백 클램핑 디바이스는:
    상기 전류 보상 피드백 컴포넌트(624)의 왼쪽 분기(670) 및 오른쪽 분기(671)에 동작 가능하게 결합되어, 상기 분기들을 통해 흐를 수 있는 전류와, 그에 따라 상기 저항기(R1)(672) 양단에 걸쳐서 발생하는 전압 강하와, 그리고 그에 따라 상기 CASFB 전압(651)이 감소될 수 있는 정도를 제한하는 트랜지스터(628)를 포함하는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  8. 제 7 항에 있어서, 상기 차동 증폭기 컴포넌트(622)는:
    서로 직렬로 연결된 제 1 상위 트랜지스터(640) 및 제 1 하위 트랜지스터(644)를 구비하는 왼쪽 분기(638)와; 그리고
    서로 직렬로 연결된 제 2 상위 트랜지스터(642) 및 제 2 하위 트랜지스터(646)를 구비하는 오른쪽 분기(639)를 포함하며,
    상기 제 1 상위 트랜지스터(646) 및 상기 제 2 상위 트랜지스터(642)는 서로 병렬로 연결되고, 상기 제 1 하위 트랜지스터(644) 및 상기 제 2 하위 트랜지스터(646)는 서로 병렬로 연결되며,
    상기 전류 보상 피드백 컴포넌트(645)로부터의 상기 CASFB 전압(651)은 상기 제 2 하위 트랜지스터(646)에서 수신되며, 그리고
    상기 조정된 CASCTL 전압(647)은 상기 제 1 상위 트랜지스터(640)와 상기 제 1 하위 트래지스터(644) 사이에 위치하는 상기 차동 증폭기 컴포넌트(622)의 노드(645)로부터 상기 비트라인 트랜지스터(658)에 출력되는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  9. 제 8 항에 있어서,
    상기 비트라인 경로(626)에 동작 가능하게 결합되는 출력단(630)을 더 포함하고, 상기 출력단(630)으로부터 전압(SAIN)(669)이 탭 오프될 수 있으며, 상기 전압(SAIN)(669)은 상기 비트라인 경로(626)를 통해 흐르는 그리고 그에 따라 상기 메모리 셀(604)을 통해 흐르는 전류(612)를 표시하며, 상기 메모리 셀(604) 내에 저장된 비트 레벨을 결정하는 데에 이용될 수 있는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
  10. 제 9 항에 있어서, 다음의 특징들:
    상기 전치 증폭기 트랜지스터는 PMOS 트랜지스터를 포함하고,
    상기 차동 증폭기 컴포넌트(622)의 상기 제 1 상위 트랜지스터(640) 및 상기 제 2 상위 트랜지스터(642)는 각각의 PMOS 트랜지스터를 포함하고,
    상기 차동 증폭기 컴포넌트(622)의 상기 제 1 하위 트랜지스터(644) 및 상기 제 2 하위 트랜지스터(646)는 각각의 NMOS 트랜지스터를 포함하고,
    상기 전류 보상 피드백 컴포넌트(624)의 상기 왼쪽 분기(670) 내의 하위 트랜지스터(673)는 NMOS 트랜지스터를 포함하고,
    상기 전류 보상 피드백 컴포넌트(624)의 상기 오른쪽 분기(671) 내의 상위 트랜지스터(674)는 PMOS 트랜지스터를 포함하고,
    상기 전류 보상 피드백 컴포넌트(624)의 상기 오른쪽 분기(671) 내의 하위 트랜지스터들(675)은 NMOS 트랜지스터를 포함하고,
    상기 피드백 클램핑 디바이스의 트랜지스터(628)는 NMOS 트랜지스터를 포함하며, 그리고
    상기 R1(672)의 값은 원하는 보상 전위(Vcomp) 및 전류 곱셈 팩터(k)에 기초하는 것 중에서 적어도 하나를 지니는 것을 특징으로 하는 메모리 셀(604)의 드레인(610)에서 실질적으로 일정한 전압을 유지하도록 구성된 회로(600).
KR1020077021003A 2005-03-23 2006-03-22 전류를 보상하여 드레인 전압을 조정하는 전류 감지 회로 KR20070103498A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/087,944 2005-03-23
US11/087,944 US7099204B1 (en) 2005-03-23 2005-03-23 Current sensing circuit with a current-compensated drain voltage regulation

Publications (1)

Publication Number Publication Date
KR20070103498A true KR20070103498A (ko) 2007-10-23

Family

ID=36685795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077021003A KR20070103498A (ko) 2005-03-23 2006-03-22 전류를 보상하여 드레인 전압을 조정하는 전류 감지 회로

Country Status (8)

Country Link
US (1) US7099204B1 (ko)
JP (1) JP4672767B2 (ko)
KR (1) KR20070103498A (ko)
CN (1) CN101138050B (ko)
DE (1) DE112006000661B4 (ko)
GB (1) GB2438128B (ko)
TW (1) TW200701239A (ko)
WO (1) WO2006102390A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7746706B2 (en) * 2006-12-15 2010-06-29 Spansion Llc Methods and systems for memory devices
JP2009157975A (ja) * 2007-12-25 2009-07-16 Spansion Llc 半導体装置およびその制御方法
KR101559336B1 (ko) * 2008-12-29 2015-10-13 삼성전자주식회사 메모리 장치의 동작 방법 및 이에 따른 메모리 장치
US7936626B2 (en) * 2009-01-20 2011-05-03 Ememory Technology Inc. Sense amplifier with a compensating circuit
US7984397B2 (en) * 2009-01-23 2011-07-19 Synopsys, Inc. Power network stacked via removal for congestion reduction
CN102314951A (zh) * 2010-06-30 2012-01-11 四川和芯微电子股份有限公司 电流检测方法
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
TWI638145B (zh) * 2016-06-27 2018-10-11 友達光電股份有限公司 感測電路及感測電路的控制方法
US10366752B2 (en) * 2016-12-11 2019-07-30 Technion Research & Development Foundation Ltd. Programming for electronic memories
KR102476355B1 (ko) * 2018-05-10 2022-12-09 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
KR102487550B1 (ko) * 2018-06-29 2023-01-11 삼성전자주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69229995T2 (de) * 1992-06-30 2000-03-16 Stmicroelectronics S.R.L. Spannungsregler für Speichergeräte
EP0661715B1 (en) * 1993-12-31 1999-06-09 STMicroelectronics S.r.l. Non-volatile electrically programmable semiconductor memory device comprising a voltage regulator
DE69328253T2 (de) * 1993-12-31 2000-09-14 Stmicroelectronics S.R.L., Agrate Brianza Spannungsregler zum Programmieren nichtflüchtiger und elektrisch programmierbarer Speicherzellen
FR2718273B1 (fr) * 1994-03-31 1996-05-24 Sgs Thomson Microelectronics Mémoire intégrée avec circuit de maintien de la tension de colonne.
US5959471A (en) * 1997-09-25 1999-09-28 Siemens Aktiengesellschaft Method and apparatus for reducing the bias current in a reference voltage circuit
DE69723697D1 (de) * 1997-09-30 2003-08-28 St Microelectronics Srl Spannungsregler mit Spannungsabfallkompensation für Programmierschaltung von nichtflüchtigen und elektrisch programmierbaren Speicherzellen
US6054879A (en) 1997-12-08 2000-04-25 Cypress Semiconductor Corp. Current sensing amplifier with feedback
JP2002100181A (ja) * 2000-09-27 2002-04-05 Nec Corp 磁気ランダムアクセスメモリ
DE10112281B4 (de) * 2001-03-14 2006-06-29 Infineon Technologies Ag Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung
US6456557B1 (en) * 2001-08-28 2002-09-24 Tower Semiconductor Ltd Voltage regulator for memory device
US6510082B1 (en) 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
ATE328393T1 (de) * 2002-05-28 2006-06-15 Koninkl Philips Electronics Nv Pll-schaltung
US6768679B1 (en) * 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
JP3981033B2 (ja) * 2003-03-24 2007-09-26 株式会社東芝 半導体記憶装置
US6791880B1 (en) 2003-05-06 2004-09-14 Fasl, Llc Non-volatile memory read circuit with end of life simulation
US6839279B2 (en) * 2003-06-06 2005-01-04 Fujitsu Limited Nonvolatile semiconductor memory device
US6819591B1 (en) 2004-01-20 2004-11-16 Spansion Llc Method for erasing a memory sector in virtual ground architecture with reduced leakage current
US7009882B2 (en) * 2004-03-03 2006-03-07 Elite Semiconductor Memory Technology, Inc. Bit switch voltage drop compensation during programming in nonvolatile memory
US7161844B2 (en) * 2004-03-30 2007-01-09 Silicon Storage Technology, Inc. Method and apparatus for compensating for bitline leakage current

Also Published As

Publication number Publication date
WO2006102390A1 (en) 2006-09-28
CN101138050B (zh) 2010-10-06
CN101138050A (zh) 2008-03-05
DE112006000661B4 (de) 2013-02-21
JP4672767B2 (ja) 2011-04-20
GB0716194D0 (en) 2007-09-26
TW200701239A (en) 2007-01-01
GB2438128A (en) 2007-11-14
DE112006000661T5 (de) 2008-02-14
JP2008533647A (ja) 2008-08-21
GB2438128B (en) 2010-09-01
US7099204B1 (en) 2006-08-29

Similar Documents

Publication Publication Date Title
US7099204B1 (en) Current sensing circuit with a current-compensated drain voltage regulation
JP4465009B2 (ja) マルチレベルの仮想接地メモリのための読出方法
US7009887B1 (en) Method of determining voltage compensation for flash memory devices
KR970006622B1 (ko) 기준전압을 소정레벨에 클램핑 하는 클램프 회로
US6839280B1 (en) Variable gate bias for a reference transistor in a non-volatile memory
US6955967B2 (en) Non-volatile memory having a reference transistor and method for forming
KR20030009285A (ko) 비휘발성 메모리 내에서 고속 감지를 위한 기준셀
US20060023505A1 (en) Non-volatile semiconductor memory device
US4761765A (en) Semiconductor memory device having improved data output circuit
US9281071B2 (en) Semiconductor memory device
JPWO2007000809A1 (ja) 半導体装置およびその制御方法
KR19990076161A (ko) 플래쉬 메모리 장치의 센스 앰프 회로
US5576990A (en) Voltage regulator for non-volatile semiconductor memory devices
US7417898B2 (en) Non-volatile semiconductor memory device
US7352626B1 (en) Voltage regulator with less overshoot and faster settling time
US7321513B2 (en) Semiconductor device and method of generating a reference voltage therefor
US7983087B2 (en) Methods and structures for reading out non-volatile memory using NVM cells as a load element
US7397696B1 (en) Current sensing architecture for high bitline voltage, rail to rail output swing and Vcc noise cancellation
US4954991A (en) Semiconductor memory with p-channel load transistor
US7068204B1 (en) System that facilitates reading multi-level data in non-volatile memory
US5295113A (en) Flash memory source inhibit generator
CN115346588A (zh) 电压调节装置及采用其的存储器
CN117037888A (zh) 参考电路及其偏置方法
JPH10228790A (ja) 不揮発性半導体メモリ
KR20160065705A (ko) 전계효과 강화 더블 폴리 이이피롬 어레이를 이용한 룩업 테이블

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application