JPWO2007000809A1 - 半導体装置およびその制御方法 - Google Patents

Abstract

本発明は、不揮発性メモリセルアレイ内（１０）に設けられたコアセル（１２）に接続された第１の電流電圧変換回路（１６）と、レファレンスセル（２２）にレファレンスセルデータライン（２４）を介し接続された第２の電流電圧変換回路（２６）と、第１の電流電圧変換回路の出力と、第２の電流電圧変換回路の出力とをセンシングするセンスアンプ（１８）と、レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路（２８）と、レファレンスセルデータラインのプリチャージの際、レファレンスセルデータラインの電圧値が所定電圧値より低ければ、レファレンスセルデータラインをチャージするチャージ回路（３０）と、を具備する半導体装置およびその制御方法である。本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、データの読み出し時間を短縮することができる。

Description

本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルアレイを有する半導体装置およびその制御方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。例えば、代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。トラップ層に電荷が蓄積されるとトランジスタの閾値電圧が変化する。データの読み出しは、このトランジスタの閾値電圧をドレイン電流値として読み取ることにより行う。

高記憶容量化のため窒化シリコン層からなるトラップ層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。さらに、その中に、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有するフラッシュメモリが開発されている。例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない仮想接地型構造を有している。

図１は従来技術におけるデータの読み出しを説明するために模式的に描いた図である。不揮発性メモリセルアレイ１０内には不揮発性メモリセルであるコアセル１２が配置されている。実際は、多数配置されているが、ここでは１つのみ記載している。コアセル１２のトランジスタのソースはグランドに接続され、ドレインがコアセルデータライン１４に接続されている。コアセルデータライン１４には第１の電流電圧変換回路１６（カスコード回路）が接続している。コアセルデータライン１４および第１の電流電圧変換回路１６も複数配置されているがここでは１つのみ記載する。

レファレンスセル２２も同様に、レファレンスセルデータライン２４を介し第２の電流電圧変換回路２６（カスコード回路）に接続している。第１の電流電圧変換回路１６および第２の電流電圧変換回路２６の出力はセンスアンプ１８に入力し、センスシングされ、出力がされる。センスアンプ１８も複数配置されているがここでは１つのみ記載する。

コアセル１２からのデータ読み出しは以下のように行われる。まず、第１の電流電圧変換回路１６がコアセルデータライン１４をプリチャージし、コアセルデータライン１４の電圧値を所定の電圧値にする。そうすると、コアセル１２にはコアセル１２に書き込まれたデータに応じ、電流が流れる。第１の電流電圧変換回路１６はこの電流値を電圧値に変換し、センスアンプ１８に出力する。

レファレンスセル２２のトランジスタの閾値電圧は、コアセル１２のデータが“１”か“０”を判定するための基準の閾値電圧となっている。コアセル側と同様に、第２の電流電圧変換回路２６がレファレンスセルデータライン２４をプリチャージし、レファレンスセル２２の電流値を電圧値に変換し、センスアンプ１８に出力する。センスアンプ１８は、第１の電流電圧変換回路１６および第２の電流電圧変換回路２６の出力を比較し、コアセル１２に書き込まれたデータが“１”か“０”か、に応じ、センスアンプ出力を行う。

特許文献２には、コアセルとレファレンスセルのための電流電圧変換回路を有し、レファレンスセル用電流電圧変換回路の出力をコアセル用電流電圧変換回路に入力する回路が開示されている。特許文献３には、電流電圧変換回路がプリチャージを早くするためのトランジスタを有する回路が開示されている。

特表２０００−５１４９４６号公報 特開２００１−２５０３９１号公報 米国特許第６２５９６３３号明細書

不揮発性メモリの種類によっては、データ読み出しの際、同一のワードラインに接続された多くのコアセル１２から同時にデータを読み出す場合がある。例えば、ＮＯＲ型または仮想接地型のメモリセルアレイを有してＮＡＮＤ型フラッシュメモリと同じインターフェースを持たせるメモリ装置では、同一ワードラインに接続したコアセルから、例えば５１２ｂｉｔ同時にデータを読み出す。この読み出し動作を例えば３２回連続して行い、それぞれの読み出しデータ（計２ｋＢｙｔｅ）をレジスタに記憶させて、そのレジスタからチップ外部に１６ビットずつ連続出力する。第１の電流電圧変換回路１６およびセンスアンプ１８は、コアセルデータライン１４毎に配置されている。このため、コアセル１２から同時にデータを読み出す場合、第２の電流電圧変換回路２６からの出力は、個々のセンスアンプ１８に入力する。例えば、５１２ｂｉｔ同時にデータを読み出す場合５１２個のセンスアンプ１８に接続される。

一方、第２の電流電圧変換回路２６の出力は５１２個のセンスアンプ１８に接続される。このように、第２の電流電圧変換回路２６は多くの負荷が接続されるため、第２の電流電圧変換回路２６の出力線のプリチャージに時間がかかる。これにより、データの読み出し時間が長くなると言う課題がある。

本発明は、上記課題に鑑み、レファレンスセルデータラインのプリチャージ時間を短縮し、データの読み出し時間を短縮することが可能な半導体装置およびその制御方法を提供することを目的とする。

本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第１の電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された第２の電流電圧変換回路と、前記第１の電流電圧変換回路の出力と、前記第２の電流電圧変換回路の出力とをセンシングするセンスアンプと、前記レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路と、前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が前記所定電圧値より低ければ、前記レファレンスセルデータラインをチャージするチャージ回路と、を具備する半導体装置である。本発明によれば、レファレンスセルデータラインをプリチャージする際に、第２の電流変換回路に加え、チャージ回路がレファレンスセルデータラインをチャージすることにより、高速にレファレンスセルデータラインをプリチャージすることができる。よって、データの読み出し時間を短縮することが可能な半導体装置を提供することができる。

本発明は、前記チャージ回路は、前記比較回路の出力に接続されたゲートと、電源および前記レファレンスセルデータラインとがソースおよびドレインとに接続したＦＥＴを含む半導体装置とすることができる。本発明によれば、チャージ回路を簡単に構成することができる。

本発明は、前記第２の電流電圧変換回路は、前記レファレンスセルデータラインの電圧値と前記所定電圧値が入力される第１の差動回路を有し、前記比較回路は、前記第１の差動回路の出力が接続されたゲートと、電源および出力ノードとが接続されたソースおよびドレインとを有するＦＥＴと、前記第１の差動回路の電流源ＦＥＴのゲート入力が接続しされたゲートと、前記出力ノードおよびグランドとが接続されたソースおよびドレインとを有するＦＥＴとを有し、前記比較回路の出力端子は、前記出力ノードに接続された半導体装置とすることができる。本発明によれば、第２の電流電圧変換回路の差動回路の出力を用いることにより、簡単に比較回路を構成することができる。

本発明は、前記所定電圧値は、前記レファレンスセルデータラインをプリチャージする際の目標電圧値より低い半導体装置とすることができる。本発明によれば、レファレンスセルデータラインの電圧値が目標電圧値より低く、チャージ回路によるチャージが必要なときに、適切にチャージ回路を動作させることができる。

本発明は、前記第２の電流電圧変換回路は、複数のレファレンスセルの出力を平均する平均回路を有し、前記第２の電流電圧変換回路は前記平均回路の出力を出力する半導体装置とすることができる。本発明によれば、複数のレファレンスセルを有し、その出力を平均し第２の電流電圧変換回路の出力とすることにより、より正確にコアセルのデータを判定することができる。

本発明は、前記第２の電流電圧変換回路は、前記第１の電流電圧変換回路および前記センスアンプとに出力し、前記第１の電流電圧変換回路は、前記コアセルの出力と前記第２の電流電圧変換回路の出力とを差動増幅し、前記センプアンプに出力する半導体装置とすることができる。本発明によれば、センスアンプで最終的な増幅動作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅できるため、より確実にコアセルのデータの読み出しを行うことができる。

本発明は、前記平均回路は、前記第１の電流電圧変換回路に出力するための第１の平均回路と、前記センスアンプに出力するための第２の平均回路を有する半導体装置とすることができる。本発明によれば、それぞれの平均回路の出力のノイズが片方に影響するのを防ぐことができる。

本発明は、前記レファレンスセルデータラインのプリチャージ終了後、前記センスアンプのセンシングを開始させるセンスコントロール回路を具備する半導体装置とすることができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了後、センスアンプのセンシングを行える。よって、正確で高速なセンシングを実現することができる。

本発明は、前記センスコントロール回路は、前記第１の電流電圧変換回路の出力をオンすることにより前記センスアンプのセンシングを開始させる半導体装置とすることができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了後、第１の電流電圧変換回路の出力をオンにすることで、安定した状態のレファレンス側の電圧を用いてセンスアンプのセンシングを行える。よって、より正確で高速なセンシングを実現することができる。

本発明は、前記センスコントロール回路は、前記第１の電流電圧変換回路の出力と電源との間に接続されたＦＥＴを含む半導体装置とすることができる。本発明によれば、センスコントロール回路を簡単に構成することができる。

本発明は、前記不揮発性メモリセルアレイはＳＯＮＯＳ型セルを有する半導体装置とすることができる。本発明によれば、ＳＯＮＯＳ型フラッシュメモリにおいて、データの読み出し時間を短縮することができる。

また、本発明は、前記コアセルは複数のビットを記憶できるセルである半導体装置とすることができる。本発明によれば、複数のビットを記憶できるセルを有するフラッシュメモリにおいて、データの読み出し時間を短縮することができる。

本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第１の電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された第２の電流電圧変換回路と、第１の電流電圧変換回路の出力と、第２の電流電圧変換回路の出力とをセンシングするセンスアンプと、を具備する半導体装置の制御方法において、レファレンスセルデータラインの電圧値と所定電圧値とを比較するステップと、前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が所定電圧値より低ければ、前記レファレンスセルデータラインをチャージするステップと、を有する半導体装置の制御方法である。本発明によれば、レファレンスセルデータラインをプリチャージする際に、第２の電流変換回路に加え、チャージ回路がレファレンスセルデータラインをチャージすることにより、高速にレファレンスセルデータラインをプリチャージすることができる。よって、データの読み出し時間を短縮することが可能な半導体装置の制御方法を提供することができる。

本発明は、複数のレファレンスセルの出力を平均するステップを有し、前記第２の電流電圧変換回路の出力は、前記平均された出力である半導体装置の制御方法とすることができる。本発明によれば、複数のレファレンスセルの出力を平均し第２の電流電圧変換回路の出力とすることにより、より正確にコアセルのデータを判定することができる。

本発明は、前記レファレンスセルデータラインの電圧値が安定した後、センシングを開始するステップを有する半導体装置の制御方法とすることができる。本発明によれば、本発明によれば、レファレンスセルデータラインのプリチャージが終了後、センスアンプのセンシングを行える。よって、正確で高速なセンシングを実現することができる。

本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、データの読み出し時間を短縮することが可能な半導体装置およびその制御方法を提供することができる。

図１は従来技術に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回路の周辺の構成を示す図である。 図２は実施例１に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回路の周辺の構成を示す図である。 図３は実施例２に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回路の周辺の構成を示す図である。 図４は実施例２に係るフラッシュメモリのコアセルよりデータを読み出し際のタイミングチャートである。 図５は実施例２に係るフラッシュメモリの第２の電流電圧変換回路の回路図である。 図６は実施例２に係るフラッシュメモリの平均回路の回路図である。 図７は実施例２に係るフラッシュメモリの第１の電流電圧変換回路の回路図である。 図８は実施例２に係るフラッシュメモリのセンスアンプの回路図である。 図９は実施例２に係るフラッシュメモリのコアセルよりデータを読み出し際の各信号の時間依存である。

以下、図面を用い本発明に係る実施例について説明する。

図２は実施例１に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成図である。不揮発性メモリセルアレイ１０内に不揮発性メモリセルであるコアセル１２が配置されている。コアセル１２のトランジスタのソースはグランドに接続され、ドレインがコアセルデータライン１４に接続されている。第１の電流電圧変換回路１６（カスコード回路）はコアセルデータライン１４を介しコアセル１２に接続している。

同様に、第２の電流電圧変換回路２６（カスコード回路）はレファレンスセルデータライン２４を介しレファレンスセル２２に接続している。センスアンプ１８は第１の電流電圧変換回路１６および第２の電流電圧変換回路２６の出力が接続され、センシングされる。コアセル１２、コアセルデータライン１４、第１の電流電圧変換回路１６およびセンスアンプ１８は複数配置されているがここでは１つのみ記載する。第２の電流電圧変換回路２６は多くのセンスアンプ１８に出力している。

さらに、レファレンスセルデータライン２４の電圧値と所定電圧値（Ｖｒｅｆ）と比較する比較回路２８が設けられ、比較回路２８の出力によりレファレンスセルデータライン２４をチャージするチャージ回路３０が設けられている。

コアセル１２のデータ読み出しは、レファレンスセルデータライン２４をプリチャージする場合を除き従来技術と同様に行われる。レファレンスセルデータライン２４をプリチャージする際、比較回路２８は、レファレンスセルデータラインの電圧値と所定電圧値（Ｖｒｅｆ）を比較し、レファレンスセルデータライン２４の電圧値がＶｒｅｆより低ければ、チャージ信号を出力する。チャージ回路３０は、チャージ信号を入力すると、電源（Ｖｃｃ）をレファレンスセルデータライン２４に接続し、レファレンスセルデータライン２４をチャージする。これにより、第２の電流電圧変換回路２６に加え、チャージ回路３０によりレファレンスセルデータライン２４をプリチャージすることができる。

このように、レファレンスセルデータライン２４をプリチャージする際に、多くのセンスアンプ１８に接続される負荷の大きい第２の電流変換回路２６に加え、チャージ回路３０がレファレンスセルデータライン２４をチャージすることにより、高速にレファレンスセルデータライン２４をプリチャージすることができる。よって、データの読み出し時間を短縮することができる。

Ｖｒｅｆをプリチャージの際のレファレンスセルデータライン２４の目標電圧値以下とすることにより、レファレンスセルデータライン２４の電圧値が目標電圧値より低く、チャージ回路２８によるチャージが必要なときに、適切にチャージ回路２８を動作させることができる。

実施例２のメモリセルアレイは、特許文献１に記載されているＳＯＮＯＳ型不揮発性メモリセルアレイであり、仮想接地型のアレー方式を採用している。また、ＮＡＮＤ型のフラッシュメモリと同じインターフェースを有するメモリ装置として使用するため、データの読み取りは同一のワードラインに接続されたコアセルの多数ビット（実施例２では５１２ｂｉｔ）同時に行われる。

実施例２では、１つのコアセルに２つのビットを記憶することができ、記憶容量密度を向上させている。しかし、説明が複雑となるため、以下の説明では、コアセルには１ビットのみ記憶され、コアセルから１ビットを読み出す場合について説明する。コアセルに２ビット記憶され、そのうち１ビットを読み出す方法は、異なる２つレファレンスセルからなる基準を用い、以下で説明する読み出しを行うことにより実現できる。

図３は実施例２に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成図である。不揮発性メモリセルアレイ４０はコアセル領域５０およびレファレンスセル領域６０を有しており、コアセル５２はコアセル領域５０にマトリックス状に配置されている。コアセル５２を構成するトランジスタのゲートはワードライン４２に接続され、ソース、ドレインはコアセルデータライン５４に接続される。

コアセルデータライン５４はドレイン選択ライン４６（ＹＳＤ）がハイレベルのときは、ドレイン選択ＦＥＴ５６がオンし第１の電流電圧変換回路７０に接続し、ソース選択ライン４８（ＹＳＳ）がハイレベルのときは、グランド（Ｖｓｓ）に接続される。コアセル５２からデータを読み出す際は、ドレイン選択ライン４６（ＹＳＤ）、ソース選択ライン４８（ＹＳＳ）により、コアセルデータライン５４を適時選択される。例えば、コアセル５２からデータを読み出す際は、コアセル５２に接続されたワードライン４２に電圧が印加され、コアセルデータライン５４が第１の電流電圧変換回路７０に接続され、コアセル５２に接続したもう１つのコアセルデータラインはＶｓｓに接続される。

第１の電流電圧変換回路７０は、コアセルデータライン５４を、例えば１．４Ｖにプリチャージする。そして、コアセル５２を流れる電流値を電圧値に変換し、センスアンプ１６０に出力（ＳＡＩ）する。第１の電流電圧変換回路７０およびセンスアンプ１６０は、同時にデータの読み込みを行うコアセル５２の個数である５１２個配置されている。

レファレンスセル領域６０に配置されたレファレンスセル６２は、コアセル５２と同じワードライン４２に接続している。また、レファレンスセル６２はレファレンスセルデータライン６４に接続しており、ドレイン選択ＦＥＴ６６、ソース選択ＦＥＴ６８により、適時ドレイン、ソースが選択される。例えば、レファレンスセル６２からデータを読み出す際は、レファレンスセル６２に接続されたワードライン４２に電圧が印加され、レファレンスセルデータライン６４が第２の電流電圧変換回路Ａ１００ａに接続に接続され、コアセル５２に接続したもう１つのコアセルデータラインはＶｓｓに接続される。

ＳＯＮＯＳ型不揮発性メモリセルでは、書き込み消去回数によりチャージロスが増すため、レファレンスセル６２を不揮発性メモリセルアレイ４０に配置し、コアセル５２と同じ書き込み消去回数を経験させることが好ましい。そのため、レファレンスセル６２は、不揮発性メモリセルアレイ４０に配置され同一のワードライン４２に接続されることが好ましい。

レファレンスセル領域６０には“１”と“０”に対応する２つのレファレンスセル６２を有しており、これらのレファレンスセルの閾値電圧の平均値を用いコアセル５２の閾値電圧を判定し、コアセル５２のデータが“１”か“０”か、を判定する。そこで、第２の電流電圧変換回路１００は、“１”に対応するレファレンスセルに接続された第２の電流電圧変換回路Ａ１００ａと、“０”に対応するレファレンスセルに接続された第２の電流電圧変換回路Ｂ１００ｂと、“１”、“０”に対応した２つのレファレンスセルの出力を平均する平均回路１３０を有している。

第２の電流電圧変換回路Ａ１００ａおよび第２の電流電圧変換回路Ｂ１００ｂはそれぞれのレファレンスセルデータライン６４を１．４Ｖにプリチャージする。第２の電流電圧変換回路Ａ１００ａおよび第２の電流電圧変換回路Ｂ１００ｂは図３に示されていない比較回路とチャージ回路を有しているがこの構成および動作は後述する。

第２の電流電圧変換回路Ａ１００ａおよび第２の電流電圧変換回路Ｂ１００ｂは、それぞれの対応するレファレンスセル６２の電流値を電圧値に変換し、平均回路１３０にＲＥＦＡ、ＲＥＦＢを出力する。平均回路１３０は第２の電流電圧変換回路Ａ１００ａおよび第２の電流電圧変換回路Ｂ１００ｂの出力値（ＲＥＦＡ、ＲＥＦＢ）を平均する。そして、第２の電流電圧変換回路１００の出力として、第１の電流電圧変換回路７０およびセンスアンプ１６０にそれぞれＲＥＦＢＩＡＳおよびＳＡＲＥＦを出力する。

このように、“１”、“０”のレファレンスセルを有し、その出力を平均し第２の電流電圧変換回路１００の出力とすることにより、チャージロスにより閾値電圧分布が変化した場合も、より正確にコアセル５２のデータを判定することができる。実施例２のように複数のレファレンスセルを用いず、例えば、１”、“０”の間の閾値電圧を有するレファレンスセル１つを用いることもできる。この場合、平均回路１３０を用いず第２の電流電圧変換回路Ａ１００ａの出力を第２の電流電圧変換回路１００の出力とすることもできる。さらに、３以上のレファレンスセルを有し、平均回路１３０はそれらの平均する構成としても良い。

図４はデータ読み出し時のタイミングチャートである。ワードライン信号（ＷＬ）、第１の電流電圧変換回路７０および第２の電流電圧変換回路１００のスイッチ信号（ＰＤＣＡＳ）、レファレンスセルデータライン６４の電圧値（ＢＬ）、比較回路の出力信号（ＣＣＮＴＬ）、センスコントロール回路の入力信号（ＳＡＩ＿ＳＥＴ）を示している。

図５は第２の電流電圧変換回路Ａ１００ａの回路図である。第２の電流電圧変換回路Ｂ１００ｂも同様の回路であるので説明は省略する。レファレンスセルデータライン６４の信号はＤＡＴＡＢＲＥＦであり、端子１２３に接続、ＣＡＳＦＢとなる。差動回路１２９は、Ｐ−ＦＥＴ１０１、１０２、Ｎ−ＦＥＴ１０６、１０７、１０８からなり、電源Ｖｃｃとグランドとの間に設けられている。そして、ＦＥＴ１０６のゲート(端子１２５)に参照電圧値（ＣＡＳＲＥＦ）が入力し、ＦＥＴ１０７のゲート(端子１２６)にレファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が入力するカレントミラー型差動回路である。ＦＥＴ１０８は、差動回路１２９の電流を調整する電流源であり、ゲートに所定の基準電圧ＣＡＳＢＩＡＳが入力し、ソースおよびドレインは、グランドとＦＥＴ１０６およびＦＥＴ１０７とに接続されている。ＦＥＴ１０９は、ＦＥＴ１０８とグランドとの間に接続されており、ゲートにスイッチ信号（ＰＤＣＡＳＢ：ＰＤＣＡＳの補線）が入力し差動回路をオンオフする。

端子１２４には差動回路１２９の出力信号（ＲＥＦＡ）が出力される。差動回路１２９の出力信号（ＲＥＦＡ）はＰ−ＦＥＴ１０４のゲートに接続される。Ｐ−ＦＥＴ１０４のソースとドレインは、ゲートが接地されたＰ−ＦＥＴ１０３を介し電源Ｖｃｃと、レファレンスセルデータライン６４とに接続されている。Ｐ−ＦＥＴ１０５は、電源Ｖｃｃと端子１２４の間に接続されており、ゲートにスイッチ信号（ＰＤＣＡＳＢ）が入力し、この回路をオンオフする。

以上の回路により、スイッチ信号（ＰＤＣＡＳＢ）がハイレベルになると、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が参照電圧値（ＣＡＳＲＥＦ）より低いと、ＦＥＴ１０４の電流が増え、レファレンスセルデータライン６４はチャージされる。そして、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が参照電圧値（ＣＡＳＲＥＦ）より高いと、ＦＥＴ１０４の電流は減る。このようにして、レファレンスセルデータライン６４は参照電圧値（ＣＡＳＲＥＦ）にプリチャージされる。ここで、参照電圧値は１．４Ｖとしている。

しかし、ＲＥＦＢＩＡＳ１３６ａ、ＳＡＲＥＦ１３６ｂはそれぞれ５１２個の第１の電流電圧変換回路７０、センスアンプ１６０に接続しているため、センシング開始後ＲＥＦＢＩＡＳ１３６ａ及びＳＡＲＥＦ１３６ｂの電圧が安定するまで時間がかかってしまう。

実施例２においては、さらに比較回路１１０およびチャージ回路１２０を有している。比較回路１１０は、Ｐ−ＦＥＴ１１１、１１２およびＮ−ＦＥＴ１１３，１１４を有する。ＦＥＴ１１１は、ゲートが差動回路１２９の出力に接続され、ソースおよびドレインが、電源Ｖｓｓと出力ノード１２８とに接続されている。ＦＥＴ１１３は、ゲートに差動回路１２９の電流源ＦＥＴ１０８のゲート入力（ＣＡＳＢＩＡＳ）が接続され、ソースおよびドレインがグランドＶｃｃと出力ノード１２８とに接続されている。出力ノード１２８はインバータ１１５を介し、信号を反転させ、比較回路１１０の出力端子１１６に出力（ＣＣＮＴＬ）される。

比較回路１１０は、ＦＥＴ１１１とＦＥＴ１１３のＷ(ゲート幅)の比と、ＦＥＴ１０２とＦＥＴ１０８のＷ（ゲート幅）の比の相違によって出力するタイミングが決まる。これら２つの比の値をほぼ同じとすると、出力信号（ＣＣＮＴＬ）は、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が参照電圧値（ＣＡＳＲＥＦ）である１．４Ｖより低いとローレベルとなり、高いとハイレベルとなる。実施例２では、ＦＥＴ１１３のＷをやや大きめにし、参照電圧値（ＣＡＳＲＥＦ）よりやや低い１．３Ｖで、出力信号（ＣＣＮＴＬ）が切り替わるように設定している。

比較回路１１０がスイッチングする電圧値は、参照電圧値（ＣＡＳＲＥＦ）よりやや低いことが好ましい。センシングを行う際、チャージ回路１２０がオンしていると、負荷が変わってしまい、正確なセンシングが難しくなるためである。そこで、この電圧値は、プリチャージする時間と、センシングの際に、チャージ回路１２０がオンしないタイミングにより決定される。

このように、比較回路１１０は、予めＦＥＴ１１１とＦＥＴ１１３のＷ(ゲート幅)の比と、ＦＥＴ１０２とＦＥＴ１０８のＷの比を選択することにより、スイッチングする電圧値(所定電圧値)を決めることができる。そして、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）と所定電圧値とを比較し、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が所定電圧値より低いとローレベルを出力し、高いとハイレベルを出力する。

チャージ回路１０５（Ｔｒ１）は、Ｐ−ＦＥＴ１２１を有している。ＦＥＴ１２１はゲート端子１２２に比較回路１１０の出力（ＣＣＮＴＬ）が接続し、ソースおよびドレインに、電源Ｖｃｃと、ＦＥＴ１０４を介しレファレンスセルデータライン６４とが接続している。比較回路１１０の出力がローレベルのとき、電源ＶｃｃがＦＥＴ１０４に接続され、レファレンスセルデータライン６４がチャージされる。

図４を参照に、ワードライン（ＷＬ）がハイレベルとなり、スイッチ信号（ＰＤＡＣＡＳ）がオン（ローレベル）になると、第２の電流電圧変換回路１００ａによるレファレンスセルデータライン（ＢＬ）のプリチャージが開始される。当初はレファレンスセルデータライン（ＢＬ）は参照電圧値（ＣＡＳＲＥＦ）−０．１Ｖとした所定電圧値以下のため、比較回路１１０の出力信号（ＣＣＮＴＬ）はローレベルである。よって、チャージ回路１２０はオンし、プリチャージを行う。レファレンスセルデータライン（ＢＬ）がＣＡＳＲＥＦ−０．１Ｖとなると、比較回路１１０の出力信号（ＣＣＮＴＬ）はハイレベルとなり、チャージ回路１１０はオフされる。レファレンスセルデータライン（ＢＬ）が安定したころ、第１の電流電圧変換回路７０によりコアセルデータライン５４がプリチャージされる。

以上のように、実施例２に係る不揮発性メモリは、比較回路１１０とチャージ回路１２０を有している。比較回路１１０は、レファレンスセルデータライン６４の電圧値（ＣＡＳＦＢ）が所定電圧値（１．３Ｖ）より低ければ、チャージ回路にローレベルを出力し、チャージ回路１２０はオンし、レファレンスセルデータライン６４がチャージされる。このように、第２の電流電圧出力回路１００の出力に５１２個のセンスアンプ１８が接続された場合も、レファレンスセルデータライン６４のプリチャージを早く行うことができる。よって、データ読み出し時間を短縮することができる。

また、チャージ回路１２０をＦＥＴで構成することにより簡単にチャージ回路を構成することができる。さらに、比較回路１１０は、第２の電流電圧変換回路Ａ１００ａの差動回路の出力を用いることにより、簡単に比較回路を構成することができる。

レファレンスセル６２を流れる電流値は、ＦＥＴ１０４を流れる電流値に相当するゲートの電圧値（ＲＥＦＡ）として、第２の電流電圧変換回路Ａ１００ａから出力される。同様にして、第２の電流電圧変換回路Ｂ１００ｂからＲＥＦＢが出力される。

図６は平均回路１３０の回路図である。平均回路１３０ａと１３０ｂは、出力がそれぞれＲＥＦＢＩＡＳ、ＳＡＲＥＦと異なるのみで、他は同じ回路である。平均回路１３０ａはＰ−ＦＥＴ１３１ａ、１３２ｂ、１３３ａ、１３４ａおよびＮ−ＦＥＴ１３５ａを有している。ＦＥＴ１３１ａ、１３３ａはゲートが接地された電流源である。ＦＥＴ１３８ａ、１３９ａのゲートにはそれぞれＲＥＦＡ、ＲＥＦＢが入力し、ソースに、それぞれＦＥＴ１３１ａ、１３２ａが接続され、ドレインは出力端子１３６ａに接続されている。ＦＥＴ１３５ａはゲートとドレインが出力端子１３６ａに接続され、ソースが接地される。よって、ダイオードとして機能する。以上により、ＲＥＦＡおよびＲＥＦＢが入力したＦＥＴ１３３ａおよびＦＥＴ１３４ａを流れる電流は積算され、出力される。このように、平均回路１３０の出力である第２の電流電圧変換回路Ａ１００ａの出力（ＲＥＦＡ）と第２の電流電圧変換回路Ｂ１００ｂの出力（ＲＥＦＢ）の平均が第２の電流電圧反感回路１００の出力として、出力される。

平均回路１３０ｂも平均回路１３０ａと同様であり、説明を省略する。平均回路１３０ａ（第１の平均回路）の出力信号（ＲＥＦＢＩＡＳ）は第１の電流電圧変換回路７０に出力され、平均回路１３０ｂ(第２の平均回路)の出力信号（ＳＡＲＥＦ）はセンスアンプ１６０に出力される。なお、平均回路を１つとし、出力をＲＥＦＢＩＡＳとＳＡＲＥＦに分けても良いが、平均回路を２つ設けることにより、ＲＥＦＢＩＡＳまたはＳＡＲＥＦのノイズが他の一方に影響するのを防ぐことができる。

図７は第１の電流電圧変換回路７０の回路図である。コアセルデータライン５４は端子８３に接続され、その電圧値（ＤＡＴＡＢ）はＣＡＳＦＢとなる。Ｐ−ＦＥＴ７１、７２およびＮ−ＦＥＴ７６、８６、７８、を有するカレントミラー型差動回路９９が設けられ、参照電圧値（ＣＡＳＲＥＦ）とコアセルデータライン５４の電圧値（ＣＡＳＦＢ）がそれぞれ、入力７６，７７に入力し、ＣＡＳＣＴＬが端子８４に出力される。ＦＥＴ７８、ＦＥＴ７９は、図５のそれぞれＦＥＴ１０８，１０９と同じ機能である。さらに、第１の電流電圧変換回路７０は、Ｐ−ＦＥＴ７３、７４、７５、８０およびＮ−ＦＥＴ８１を有する。Ｐ−ＦＥＴ７３、７４、７５は図５のそれぞれＦＥＴ１０３，１０４，１０５と同じ機能である。すなわち、コアセルデータライン５４の電圧値が参照電圧値（ＣＡＳＲＥＦ）より低いと、ＦＥＴ７４は多く電流を流し、コアセルデータライン５４の電圧値を参照電圧値（ＣＡＳＲＥＦ）とする。ここで参照電圧値（ＣＡＳＲＥＦ）は１．４Ｖである。ここで、Ｐ−ＦＥＴ７３は、コアセルデータライン５４のチャージ中に、ピーク電流を抑えるために設けられている。これにより、５１２ビット等の多数のコアセルを同時に読み出すときに、そのトータルのチャージ電流を所定の値以下に抑えることができる。

Ｐ−ＦＥＴ８０は、ゲートが端子８４に接続し、ソースとドレインがセンスコントロール回路９０を介し電源Ｖｃｃと第１の電流電圧変換回路７０の出力端子８２とに接続している。Ｎ−ＦＥＴ８１は、ゲートが第２の電流電圧変換回路１００の出力（ＲＥＦＢＩＡＳ）に接続し、ソースとドレインは、グランドと端子８２とに接続される。

ここで、ＦＥＴ８０、８１を有する回路９８と、図６のＦＥＴ１３３ａ、１３４ａ、１３５ａを有する回路１３７ｂは差動回路を形成している。これにより、端子８４のレベル（ＣＡＳＣＴＬ）とＲＥＦＡおよびＲＥＦＢの平均値が差動増幅される。そして、第１の電流電圧変換回路７０の出力信号（ＳＡＩ）がセンスアンプ１６０に入力される。すなわち、第１の電流電圧変換回路７０は、コアセル５２の出力と第２の電流電圧変換回路１００の出力を差動増幅し、センプアンプ１６０に出力する。これにより、センスアンプ１６０で最終的な増幅動作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅できるため、より確実にコアセル５４のデータの読み出しを行うことができる。

回路の面積を縮小させるために、第２の電流電圧変換回路１００の出力はセンスアンプ１６０のみに行い、センスアンプ１６０では第１の電流電圧変換回路７０と第２の電流電圧変換回路１００の出力によりコアセル５２のデータを読み出しても良い。

第１の電流電圧変換回路７０はさらにセンスコントロール回路９０を有している。センスコントロール回路９０は、Ｐ−ＦＥＴ９１を有している。ＦＥＴ９１は、ゲートに入力信号（ＳＡＩ＿ＳＥＴ）が接続され、ソースとドレインに電源Ｖｃｃと、ＦＥＴ８０（すなわち第１の電流電圧変換回路７０の出力端子８２）とが接続している。入力信号（ＳＡＩ＿ＳＥＴ）がローレベルになると、センスコントロール回路９１は、オンし出力信号（ＳＡＩ）がセンスアンプ１６０に出力する。すなわち、レファレンスセルデータライン６４のプリチャージが終了後（例えばレファレンスセルデータライン６４の電圧が安定した後）、入力信号（ＳＡＩ＿ＳＥＴ）にローレベルが入力すると、センスコントロール回路１２０は、第１の電流電圧変換回路７０の出力をオンし、センスアンプ１６０のセンシングを開始させる。

レファレンスセルデータライン６４のプリチャージが終了後、第１の電流電圧変換回路７０をオンにする理由は以下のとおりである。もし、リファレンスセルデータライン６４のプリチャージ開始時に第１の電流電圧変換回路７０もオンになっていると、ＳＡＩの電圧は不安定なため比較的高い電圧に上がってしまうことがある。このとき、ＳＡＩをその安定電位領域にまで下げるように、ＦＥＴ８１がグランドに電流を流す。しかし、そのゲート端子８７はダイオード接続されているＦＥＴ１３５ａのゲート端子１３６ａに接続されているため、端子８７はあまり高い電圧とはならないためにＦＥＴ８１の電流供給能力は低い。よって、高い電圧に上がったＳＡＩの電圧を下げるのに時間を要してしまい、ひいてはセンス動作の時間が長くなってしまう。したがって、レファレンスセルデータライン６４のプリチャージが終了後、第１の電流電圧変換回路７０をオンにすることで、安定した状態のレファレンス側の電圧（ＲＥＦＢＩＡＳおよびＳＡＲＥＦ）を用いてセンスアンプ１６０のセンシングを行える。よって、正確で高速なセンシングを実現することができる。

図４を参照に、センスコントロール回路１２０の入力信号（ＳＡＩ＿ＳＥＴ）がローレベルになると、センスコントロール回路１２０がオンし、出力信号（ＳＡＩ）が出力し、センスアンプ１６０でセンシングが行われる。センシングが終了し、センスコントロール回路１２０の入力信号（ＳＡＩ＿ＳＥＴ）がハイレベルになる。次のコアセルが選択され、同様にセンシングが行われる。

図８はセンスアンプ１６０の回路図である。Ｐ−ＦＥＴ１６１、１６２およびＮ−ＦＥＴ１６６、１６７、１６８を有するカレントミラー型差動回路１７５、Ｐ−ＦＥＴ１６３およびＮ−ＦＥＴ１６９を有する増幅回路１７６、Ｐ−ＦＥＴ１６５、Ｎ−ＦＥＴ１７１を有するインバータ１７７を有している。ＦＥＴ１６４、１７０、１７２はスイッチ信号ＰＤＣＡＳＢおよびＩＮＶＳＷによりセンスアンプをオンするスイッチである。

第１の電流電圧変換回路７０の出力（ＳＡＩ）と第２の電流電圧変換回路１００の出力（ＳＡＲＥＦ）とがそれぞれ差動回路１７５の入力１７４と１７３とに入力する。第１の電流電圧変換回路７０の出力信号（ＳＡＩ）が第２の電流電圧変換回路１００の出力信号（ＳＡＲＥＦ）より低ければ、増幅回路１７６はローレベルを出力し、インバータ１７７はハイレベルを出力する。ＳＡＩがＳＡＲＥＦより高ければ、増幅回路１７６はハイレベルを出力し、インバータ１７７はローレベルを出力する。

このように、第１の電流電圧変換回路７０の出力信号（ＳＡＩ）と第２の電流電圧変換回路１００の出力信号（ＳＡＲＥＦ）を比較することにより、コアセル５２を流れる電流値をレファレンスセル６２を流れる電流値と比較し、コアセル５２が“１”か“０”か、を判定する。

図９は、実施例２における、第２の電流電圧変換回路１００の出力信号（ＲＥＦＢＩＡＳおよびＳＡＲＥＦ）、並びに、第１の電流電圧変換回路７０の出力信号（ＳＡＩ）の電圧の時間依存を測定した結果を示す図である。横軸は時間、縦軸は電圧である。実線は実施例２の結果、破線は比較回路１１０およびチャージ回路１２０を有さない場合の結果である。

第２の電流電圧変換回路１００の出力信号（ＲＥＦＢＩＡＳおよびＳＡＲＥＦ）が安定する時間は実施例は従来例に比べｔｒ１(約２５ｎｓ)早くなっている。したがって、ＳＡＩ＿ＳＥＴをローレベルにするタイミングもｔｒ１速くすることができる。これより、センシング時間をｔｒ１短縮することができた。

実施例２に係るフラッシュメモリは、コアセルに複数のビットを記憶でき、仮想接地型のアレー方式を有するＳＯＮＯＳ型フラッシュメモリである。そして、ＮＯＲ型として使用されるメモリセルアレイと同じメモリセルアレイを有している。このようにＮＯＲ型として使用されるなメモリセルアレイを用い、ＮＡＮＤ型フラッシュメモリのインターフェース（ＮＡＮＤ Ｉ／Ｆ）を有するため、特に、第２の電流電圧変換回路１００の出力の負荷が大きくなる。このため、本発明を適用することにより、大きな効果を奏することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、ＳＯＮＯＳ型以外のフローティングゲートを有するフラッシュメモリにも適用可能である。

Claims (15)

1. 不揮発性メモリセルアレイ内に設けられたコアセルに接続された第１の電流電圧変換回路と、
   レファレンスセルにレファレンスセルデータラインで接続された第２の電流電圧変換回路と、
   前記第１の電流電圧変換回路の出力と、前記第２の電流電圧変換回路の出力とをセンシングするセンスアンプと、
   前記レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路と、
   前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が前記所定電圧値より低ければ、前記レファレンスセルデータラインをチャージするチャージ回路と、
   を具備する半導体装置。
2. 前記チャージ回路は、前記比較回路の出力に接続されたゲートと、電源および前記レファレンスセルデータラインとがソースおよびドレインとに接続したＦＥＴを含む請求項１記載の半導体装置。
3. 前記第２の電流電圧変換回路は、前記レファレンスセルデータラインの電圧値と前記所定電圧値が入力される差動回路を有し、
   前記比較回路は、前記差動回路の出力が接続されたゲートと、電源および出力ノードとが接続されたソースおよびドレインとを有するＦＥＴと、前記差動回路の電流源ＦＥＴのゲート入力が接続しされたゲートと、前記出力ノードおよびグランドとが接続されたソースおよびドレインとを有するＦＥＴとを有し、
   前記比較回路の出力端子は、前記出力ノードに接続された請求項１または２記載の半導体装置。
4. 前記所定電圧値は、前記レファレンスセルデータラインをプリチャージする際の目標電圧値より低い請求項１から３のいずれか一項記載の半導体装置。
5. 前記第２の電流電圧変換回路は、複数のレファレンスセルの出力を平均する平均回路を有し、前記第２の電流電圧変換回路は前記平均回路の出力を出力する請求項１から４のいずれか一項記載の半導体装置。
6. 前記第２の電流電圧変換回路は、前記第１の電流電圧変換回路および前記センスアンプに出力し、
   前記第１の電流電圧変換回路は、前記コアセルの出力と前記第２の電流電圧変換回路の出力とを差動増幅し、前記センプアンプに出力する請求項１から５のいずれか一項記載の半導体装置。
7. 前記平均回路は、前記第１の電流電圧変換回路に出力するための第１の平均回路と、前記センスアンプに出力するための第２の平均回路を有する請求項５記載の半導体装置。
8. 前記レファレンスセルデータラインのプリチャージが終了した後、前記センスアンプのセンシングを開始させるセンスコントロール回路を具備する請求項１から７のいずれか一項記載の半導体装置。
9. 前記センスコントロール回路は、前記第１の電流電圧変換回路の出力をオンすることにより前記センスアンプのセンシングを開始させる請求項８記載の半導体装置。
10. 前記センスコントロール回路は、前記第１の電流電圧変換回路の出力と電源との間に接続されたＦＥＴを含む請求項９記載の半導体装置。
11. 前記不揮発性メモリセルアレイはＳＯＮＯＳ型セルを有する請求項１から１０のいずれか一項記載の半導体装置。
12. 前記コアセルは複数のビットを記憶できるセルである請求項１から１１のいずれか一項記載の半導体装置。
13. 不揮発性メモリセルアレイ内に設けられたコアセルに接続された第１の電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された第２の電流電圧変換回路と、前記第１の電流電圧変換回路の出力と、前記第２の電流電圧変換回路の出力とをセンシングするセンスアンプと、を具備する半導体装置の制御方法において、
    前記レファレンスセルデータラインの電圧値と所定電圧値とを比較するステップと、
    前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が前記所定電圧値より低ければ、前記レファレンスセルデータラインをチャージするステップと、を有する半導体装置の制御方法。
14. 複数のレファレンスセルの出力を平均するステップを有し、前記第２の電流電圧変換回路の出力は、前記平均された出力である請求項１３記載の半導体装置の制御方法。
15. 前記レファレンスセルデータラインの電圧値が安定した後、センシングを開始するステップを有する請求項１３記載の半導体装置の制御方法。
    
    
    

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