KR100264255B1 - 반도체 기억장치 - Google Patents

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KR100264255B1
KR100264255B1 KR1019970072864A KR19970072864A KR100264255B1 KR 100264255 B1 KR100264255 B1 KR 100264255B1 KR 1019970072864 A KR1019970072864 A KR 1019970072864A KR 19970072864 A KR19970072864 A KR 19970072864A KR 100264255 B1 KR100264255 B1 KR 100264255B1
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Abstract

복수의 메모리셀이 확산 비트선에 접속되더라도 센스감도는 물론 센스속도를 저하시키지 않는 반도체 기억장치가 제공된다. 승압회로(40)는 입력노드(24)의 전압을 선택회로(42)로부터의 승압신호 φbst0에 의해 센스감도 ΔV만큼 승압하여, 메모리셀 어레이(30)의 선택 메모리셀(52)에 접속된 입력노드(24)의 전압과 기준측의 입력노드(25)의 전압간의 전위차 ΔV를 제공한다. 센스앰프(21)는, 상기 입력노드(24)와 입력노드(25)간의 상기 전위차 ΔV를 전압 Vcc까지 증폭한다. 이에 따라, 기준전압에 대한 입력노드(24)의 프리챠지 전압 Vpre를 저하시키지 않고 충분한 센스감도를 얻을수 있다. 따라서, 확산 비트선에 복수의 메모리셀의 접속으로 인한 비트선 저항이 커져도 충분한 센스감도 및 신속한 센스 속도를 확보할수 있다.

Description

반도체 기억장치
본 발명은 반도체 기억장치에 관한 것으로, 특히 비휘발성 메모리를 갖는 반도체 기억장치에 관한 것이다.
최근, 비휘발성 반도체 기억장치의 진보는 현저하며, 기억용량이 급속히 증대하고 있다.
동일한 제조공정을 통해 기억용량을 증대시키기 위해서는 메모리셀당 면적을 감소시키는 것이 필요하다. 이에 따라, 일련의 확산 비트선에 다수의(예컨대, 64개) 메모리셀을 접속함으로써, 금속배선과의 비트선의 접촉수를 감소시키기 위한 고안이 행해지고 있다.
한편, 메모리셀을 구성하는 각 트랜지스터의 문턱전압의 레벨을 검출함으로써 메모리셀에 유지된 정보의 "0"과 "1"간의 판정을 위한 방법으로서, 전류 센스 방법과 전압 센스 방법이 있다.
전류 센스 방법에 의하면, 메모리셀의 선택시, 선택된 메모리셀을 구성하는 트랜지스터를 통해 전류가 흐르는 지의 여부를 결정함으로써 전류의 센스가 행해진다. 전압 센스 방법에 의하면, 비트선이 충전되고, 이 비트선에 접속된 메모리셀이 선택된 후, 비트선에서의 전압이 상기 센스앰프의 기준전압 또는 그 이하의 전압까지 저하하는 데에 충분한 시간을 기다려 전압 센싱이 행해진다.
상기 전압 센스 방법을 제19도 및 제20도를 참조하여 이하에 설명한다.
제19도를 참조하면, 독출단계에 있어서, 우선, 트랜지스터(1,2)의 게이트전극에 공급되는 프리챠지 신호 φpre의 레벨과 트랜지스터(3,4)의 게이트전극에 공급되는 컷오프 신호 φcut의 레벨은 Vcc로 설정된다. 다음, 트랜지스터(1,2,3,4)가 ON되어, 센스앰프(5)를 구성하는 인버터(6,7)의 입력노드(8,9)가 데이타선(11,12) 및 트랜지스터(3,4)를 통해 프리챠지 전압 Vpre로 충전된다.
다음, 프리챠지 신호 φpre는 시점 tO에서 GND레벨로 감소되어(제20도 참조), 트랜지스터(1,2)를 OFF시킨 후, 시점 t1에서 어드레스 버스(13)로 부터의 어드레스신호에 따라 로우(row) 디코더(14) 및 컬림(column) 디코더에 의해 하나의 메모리셀이 선택되어, 이 선택된 메모리셀에 대응하는 비트선과 데이타선(11)이 서로 접속된다.
선택된 메모리셀을 통해 상기 비트선에 전류가 흐르면, (즉, 유지정보가 "0"일 때), 입력노드(8) 및 데이타선(11)이 디스챠지되어 그들의 전압이 프리챠지 전압 Vpre로 부터 감소된다 .
이어서 , 시점 t2에서 트랜지스터(18)의 게이트전극에 공급되는 기준 신호 φref의 레벨을 Vcc로 설정하여 트랜지스터(18)를 ON시켜 , 데이타선(12) 및 입력노드(9)의 전압을 기준전압 Vref로 설정한다. 입력노드(8)에서의 전위가 프리챠지 전압 Vpre로 부터 , 센스감도(센스앰프(5)가 그의 센스 동작을 개시하는 전압) ΔV만큼 기준전압 Vref보다 낮은 레벨 이하로 감소될때, 상기 센스 감도에 대응하는 전위차 ΔV가 입력노드(8)와 입력노드(9)간에 발생된다.
시점 t3에서, 트랜지스터(3)의 게이트전극에 공급되는 컷오프 신호 φcut가 GND레벨로 감소되어, 센스앰프(5)를 메모리셀 어레이(10)로 부터 분리시킨다. 다음, 시점 t4에서 구동신호 φse#의 레벨이 GND로 설정되어 트랜지스터(16)를 ON시키고, 시점 t5에서 센스앰프 구동신호 φse의 레벨이 Vcc로 설정되어 트랜지스터(17)를 ON시키며, 이에 따라 센스앰프(5)가 구동되어 입력 노드(8,9)간의 전위차를 증폭시킨다.
상기 입력 노드(8,9)간의 증폭된 전위차는 트랜지스터(19,20)의 ON에 의해 출력노드로 부터 독출된다.
종래와 동일한 제조방법에 의해 기억용량을 증가시키는 방법으로서, 하나의 메모리셀에 기억될 수 있는 정보의 비트수를 증가(소위, 다치화 구성을 제공하는)시키기 위한 방법이 있다. 플래시 메모리 등에 있어서, 이 다치화 구성은 메모리셀을 구성하는 각 트랜지스터의 문턱 전압을 제어함으로써 제공된다. 이와 같은 경우, 센스 동작은 메모리셀에 유지된 정보를 독출할 목적으로 2회 이상 실행될 필요가 있다.
하나의 메모리셀에 4개의 치(정보량의 측면에서 2비트)가 기억되는 경우를 예로 들어 상기 독출 동작을 설명한다. 제21도는 하나의 메모리셀에 4치가 기억되는 비휘발성 반도체 기억장치에 있어서의 센스앰프와 그 주변부의 블록도이다. 이 경우, 상기 4치를 센스하기 위한 동작을 실행하기 위해 3가지 형태의 기준전압 VrefH, VrefM, VrefL이 사용된다.
우선, 예컨대, 메모리셀 CELLO에 기억된 정보는 제 1 센스앰프 SA1에 의해 기준전압 VrefM으로 센스된다. 이어서, 센스 결과 전송신호 REFon의 인가에 따라 ON/OFF되는 트랜지스터 Tr3에 의해 트랜지스터 Tr2의 게이트에 입력노드 SNO의 전압이 공급된다. 이와 유사하게, 센스 결과 전송신호 REFon의 인가에 따라 ON/OFF되는 트랜지스터 Tr4에 의해 트랜지스터 Tr1의 게이트에 입력노드 SN1의 전압이 공급된다.
이에 따라, 제 2 센스앰프 SA2의 기준전압이 입력노드 SNO 및 입력노드 SN1의 전압에 따라(즉, 제 1 센스앰프 SA1에 따라) VrefH 및 VrefL중 하나로 설정된다.
제21도에 보인 비휘발성 반도체 기억장치의 경우, 제19도에 보인 비휘발성 반도체 기억장치의 경우와는 반대로, 메모리셀 CELLO을 통해 비트선 BL에 전류가 흐를때의 정보를 "1"로 하고, 전류가 흐르지 않을때의 정보를 "0"으로 한다.
제21도에 보인 비휘발성 반도체 기억장치의 센스동작을 이하에 구체적으로 설명한다.
제22도는 메모리셀 CELLO에 유지된 정보가 "0" 또는 "1"인 경우의 센스 동작을 보인 타이밍챠트이다. 또한, 제23도는 메모리셀 CELLO에 유지된 정보가 "10" 또는 "ll"인 경우의 센스 동작을 또인 타이밍챠트이다.
제22도에 있어서, 메모리셀 CELLO에 유지된 정보는 "0" 또는 "1"이기 때문에, 입력노드 SN0는 기준전압 VrefM이하의 전압까지는 디스챠지 되지 않는다. 따라서, 입력노드 SNO의 전압이 Vcc까지 증가되는 반면, 입력노드 SH1의 전압은 GND로 감소된다. 이에 따라, 센스결과 전송신호 REFon이 Vcc로 될때, 트랜지스터 Tr2는 ON되고, 제 2 센스앰프 SA2의 기준전압은 VrefM보다 2ΔV만큼 높은 VrefH로 된다. 메모리셀 CELLO에 유지된 정보가 "1"일때, 입력노드 SN2의 디스챠지 전압은 기준전압 VrefH보다 낮게 되어, 입력노드 SN2의 전압은 GND로 감소된다. 이에 반해, 정보가 "0"일때, 입력노드 SN2의 전압은 디스챠지되지 않으며, 이에 따라, 기준전압은 기준 전압 VrefH보다 낮아지지 않는다. 이에 따라, 입력노드 SN2 전압은 Vcc로 증가된다.
즉, 입력노드 SNO 및 SN2의 전압에 따라, 메모리셀 CELLO에 유지된 정보는 다음과 같이 정해진다.
입력노드 SN0 = Vcc, 입력노드 SN2 = Vcc
→ 유지 정보 = "0"
입력노드 SNO = Vcc, 입력노드 SN2 = GND
→ 유지 정보 = "1"
한편, 제23도에 있어서, 메모리셀 CELLO에 유지된 정보는 "10" 또는 "11"이기때문에, 입력노드 SNO는 기준전압 VrefM 이하의 전압까지 디스챠지된다. 따라서, 입력노드 SNO의 전압이 GND까지 감소되는 반면, 입력노드 SN1의 전압은 Vcc로 증가된다. 이에 따라, 센스결과 전송신호 REFon이 Vcc로 될때, 트랜지스터 Tr1은 ON되고, 제 2 센스앰프 SA2의 기준전압은 VrefM보다 2ΔV만큼 낮은 VrefL로 된다. 메모리셀 CELLO에 유지된 정보가 "11"일때, 입력노드 SN2의 디스챠지 전압은 기준전압 VrefL보다 낮게 되어 , 입력노드 SN2 전압은 GND로 감소된다. 이에 반해, 정보가 "10"일 때, 입력노드 SN2의 전압은 기준전압 VrefL이하로 되지 않는다. 이에 따라, 입력노드 SN2 전압은 Vcc로 증가된다.
즉, 입력노드 SNO 및 SN2의 전압에 따라, 메모리셀 CELLO에 유지된 정보는 다음과 같이 정해진다.
입력노드 SNO = GND, 입력노드 SN2 = Vcc
→ 유지 정보 = "10"
입력노드 SNO = GND, 입력노드 SN2 = GND
→ 유지 정보 = "11"
즉, 상기 구성을 갖는 비휘발성 반도체 기억장치에 있어서는 메모리셀 어레이의 메모리셀로 부터 n 치의 정보를 독출하기 위해 (n-1) 형태의 기준전압으로(log2n)회의 센스 동작을 행할 필요가 있다.
그러나, 제19도에 보인 비휘발성 반도체 기억장치의 메모리셀에 유지된 정보의 "0"과 "1"을 판정하기 위한 방법은 다음과 같은 문제가 있다.
우선, 전류 센스 방법에 있어서, 비트선의 확산저항(예컨대, 10kΩ)이 각 메모리셀을 구성하는 트랜지스터의 ON상태 저항과 거의 동일하며, 이는 전류 센싱을 행하기 위한 충분한 전류치(예컨대, 100μA)를 확보하기 어려운 문제가 있다.
또한, 전압 센스 방법에 있어서, 상기 프리챠지 전압 Vpre가 기준전압 Vref보다 높게 설정되어, 비트선상의 전압 Vpre가 센스앰프의 기준전압 Vref까지 감소되고 (시점 tx), 또한 비트선의 용량(예컨대, 4pF)에 축적된 축적된 전하의 방전시 센스감도 ΔV이상 기준전압 Vref보다 낮은 레벨로 감소된다. 이는 상기 전압의 저하에 대해 (시점 t1에서 시점 t3까지)시간을 기다릴 필요가 있어 , 방전에 요하는 시간이 너무 긴(예컨대, 250nsec) 문제가 있다.
이 경우, 상기 프리챠지 전압 Vpre가 기준전압 Vref보에 가깝게 될 경우 상기 방전시간이 단축될 수 있다. 그러나, 종래 전압발생회로에 의해서는 전압 변동이 크기 때문에, 센스감도 ΔV에 대응하는 약 0.1ΔV의 정확도로 상기 프리챠지 전압 Vpre를 설정하는 것이 곤란하다. 따라서, 프리챠지 전압 Vpre를 센스감도 ΔV의 차로 기준전압 Vref에 근접하도록 할 수 없어, 방전시간의 단축에 거의 기여하지 못한다.
또한, 제21도에 보인 비휘발성 반도체 기억장치의 메모리셀에 유지된 다치 정보를 독출하기 위해서는, 상기와 같이 제공된 각종 기준전압으로 센스 동작을 다수회 행할 필요가 있다. 따라서, 종래 비휘발성 반도체 기억장치의 메모리셀에 유지된 다치 정보의 독출시 기준전압 발생회로 만큼 회로의 수를 증가시키는 문제가 있다.
또한, 제22도 및 제23도에 보인 바와 같이, 기준전압 VrefL 및 VrefH중 하나를 선택되는 것을 결정하기 위한 t4∼t5의 판정시간에 20nsec의 시간이 필요하고, 이 선택된 전압의 안정을 위한 t5∼t6의 시간에 10nsec의 시간이 필요하게 된다. 이에 따라서, 입력노드 SNO, SN2를 비트선 BLO로 부터 분리하면서 부터 제 2 센스앰프 SA2의 센스동작이 종료할때 까지의 시간 t2∼t7에 55nsec의 시간이 필요하여, 액세스시간의 지연을 초례하는 문제가 있다.
따라서, 확산 비트선에 다수의 비휘발성 메모리셀이 접속시 센스감도 및 센스속도를 저하시키지 않는 반도체 기억장치 및 다치화에 의한 회로증가 및 액세스시간의 증가를 억제한 반도체 기억장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은, 복수의 비휘발성 메모리셀, 비트선 및 워드선을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 워드선을 선택하는 행 디코딩 회로; 상기 메모리셀 어레이의 비트선을 선택하는 열 디코딩 회로; 상기 열 디코딩 회로에 의해 선택된 비트선에 접속된 데이터선; 상기 데이타선에 접속된 제 1 입력단자와 제 2 입력단자를 갖고 상기 제 1 입력단자와 제 2 입력단자간의 전압차를 증폭하는 센스앰프; 상기 제 1 및 제 2 입력단자를 소정 전압으로 프리챠지하는 프리챠지 회로; 상기 데이타선과 상기 제 2 입력단자간의 접속 및 차단을 행하는 스위칭 회로; 및 상기 제 2 입력단자의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 센스 앰프의 센스 레벨을 설정하는 전압 설정 회로를 포함하는 반도체 기억장치를 제공한다.
상기 구성에 의하면, 우선, 스위칭회로에 의해 센스앰프의 제 2 입력단자가 데이타선에 접속된 후, 프리챠지회로에 의해 제 1 및 제 2 입력단자가 프리챠지된다.
다음, 어드레스신호에 따라 행디코더 회로 및 열디코더 회로에 의해 하나의 비휘발성 메모리셀이 선택되고, 이 선택된 비휘발성 메모리셀에 접속된 비트선에 상기 데이타선이 접속된다. 다음, 선택된 비휘발성 메모리셀을 통해 상기 제 2 입력단자의 전압이 전압설정회로의 승압전압(또는 강압전압)의 2배만큼 저하(또는 상승)하는 데에 충분한 시간이 경과한 후에 상기 스위칭회로에 의해 상기 제 2 입력단자와 데이터선이 분리되고, 상기 전압설정회로에 의해 상기 제 2 입력단자의 전압이 상기 소정 전압만큼 승압(또는 강압)된다. 그 결과, 상기 선택된 비휘발성 메모리셀을 통해 상기 제2 입력단자의 전압이 승압(또는 강압)되지 않은 경우에는, 상기 제 2 입력단자의 전압은 프리챠지전압보다 상기 소정 전압만큼 높게(또는 낮게)된다. 한편, 상기 제 2 입력단자의 전압이 저하(또는 상숭)한 경우 상기 제 2 입력단자의 전압은 프리챠지 전압보다 상기 소정 전압만큼 낮게(또는 높게)된다.
이에 따라, 상기 승압전압(또는 강압전압)을 센스감도에 상당하는 전압으로 설정함으로써, 상기 선택된 비휘발성 메모리셀의 정보가 "0"과 "1"의 어느 것에 있어서도 상기 제 2 입력단자의 전압과 프리챠지전압간의 전위차를 센스 감도 정도로 하는 것이 가능하게 된다. 따라서, 상기 제 1 입력단자의 프리챠지전압을 그대로 상기센스앰프의 기준전압으로 사용할 수 있다. 이에 따라 프리챠지 레벨이 기준레벨까지 저하하는데에 요하는 시간을 기다릴 필요가 없는분 만큼 짧은 센스시간으로, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 정보가 판정된다.
1 실시예에서, 상기 프리챠지 회로는 상기 제 1 및 제 2 입력단자를 동일한 전압으로 프리챠지 한다.
상기 구성에 의하면, 상기 제 2 입력단자와 프리챠지 전압간의 전위차가 상기 선택된 비휘발성 메모리셀의 정보가 "0" 또는 "1"인 경우와 동일하게 되어 , 상기 선택된 비휘발성 메모리셀의 정보가 확실히 판정된다.
1 실시예는, 복수의 비휘발성 메모리셀, 비트선 및 워드선을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 워드선을 선택하는 행 디코딩 회로; 상기 메모리셀 어레이의 비트선을 선택하는 열 디코딩 회로; 상기 열 디코딩 회로에 의해 선택된 비트선 및 상기 센스앰프의 제 1 입력단자에 접속된 데이터선; 상기 센스앰프의 제 1 입력단자와 상기 제 1 입력단자측의 데이타선간의 접속 및 차단을 행하는 스위칭회로; 상기 제 1 입력단자의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 센스 앰프의 센스 레벨을 설정하는 전압 설정 회로; 및 상기 제 1 입력단자의 전압을 승압 또는 강압하기 위한 전압 설정 회로와 상기 제 2 입력단자의 전압을 승압 또는 강압하기 위한 전압 설정 회로중 하나를 선택적으로 동작시키는 선택 회로를 더 포함한다.
상기 구성에 의하면, 어드레스 신호에 따라 어느 일방의 메모리셀 어레이가 선택된 경우에는, 비선택 메모리셀 어레이의 비트선에 대응하는 데이타선에 접속된 입력단자의 진압은 프리챠지전압으로 유지되게 된다.
이에 따라, 상기 프리챠지전압으로 유지되는 입력단자를 그 시점에서의 제 1입력단자로 간주하는 한편, 선택 메모리셀 어레이의 비트선에 대응하는 데이터선에 접속되는 입력단자를 제 2 입력단자로 간주하여, 선택회로에 의해 상기 제 2 입력단자측의 전압설정회로를 선택적으로 동작시킴으로써, 짧은 센스시간에 상기 2조의 메모리셀 어레이에 있어서의 선택 비휘발성 메모리셀에 유지되어 있는 정보가 판정될 수 있다.
1 실시예는 독출단계에서 비선택 메모리셀 어레이의 비트선을 데이터선으로부터 분리하는 스위칭 회로를 더 포함한다.
상기 구성에 의하면, 독출시 , 비선택 메모리셀 어레이의 비트선은 데이터선에 접속되지 않는다. 이에 따라, 데이타선측의 비선택된 메모리셀 어레이로 부터의 외란이나 간섭이 완전히 방지될 수 있다.
1 실시예에서, 상기 선택회로는, 입력된 어드레스 신호에 따라 선택된 메모리셀 어레이의 비트선에 접속된 데이타선에 접속된 입력단자를 승압 또는 강압하기 위한 전압설정회로를 선택적으로 동작시킨다.
상기 구성에 의하면, 선택회로에 의해, 선택 메모리셀 어레이의 비트선에 대응하는 데이타선측의 입력단자를 승압(또는 강압)하는 전압설정회로가 어드레스 신호에 따라 적절히 선택된다.
본 발명은, 복수의 비휘발성 메모리셀, 비트선 및 워드선을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 워드선을 선택하는 행 디코딩 회로; 상기 메모리셀 어레이의 비트선을 선택하는 열 디코딩 회로; 상기 비트선에 접속된 제 1 입력단자와 제 2 입력단자를 갖고 상기 제 1 입력단자와 제 2 입력단자간의 전압차를 증폭하는 적어제 2개의 제 1 및 제 2 센스앰프; 상기 열 디코딩 회로에 의해 선택된 비트선과 상기 제 1 및 제 2 센스앰프의 제 2 입력단자간의 접속 및 차단을 행하는 스위칭 회로; 상기 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자를 소정 전압으로 프리챠지하는 프리챠지 회로; 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 입력단자의 전압을 설정하는 제 1 전압 설정 회로; 상기 제 2 센스앰프의 제 1 입력단자의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 센스앰프의 센스 레벨을 설정하는 제 2 전압 설정 회로; 상기 제 2 센스앰프의 제 2 입력단자의 전압을 소정 전압만큼 승압 또는 강압 하여 상기 제 2 센스앰프의 센스 레벨을 설정하는 제 3 전압 설정 회로: 및 상기 제 1 센스앰프의 제 1 입력단자 및 제 2 입력단자의 전압에 따라, 상기 제 2 전압 설정 회로 및 제 3 전압 설정 회로중 어느 하나를 선택적으로 동작시키는 선택회로를 포함하는 반도체 기억장치를 제공한다.
상기 구성에 의하면, 우선, 스위칭회로에 의해 제 1 및 제 2 센스앰프의 제 2입력단자가 비트선에 접속된 후 프리챠지회로에 의해 상기 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자가 프리챠지된다. 다음, 어드레스신호에 따라 행디코더 회로 및 열디코더 회로에 의해 상기 비트선에 접속된 비휘발성 메모리셀이 선택되고, 이 선택된 비휘발성 메모리셀을 통해 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압이 제 1 전압설정회로의 승압전압(또는 강압전압)의 2배만큼 저하(또는 상승)하는데에 충분한 시간이 경과한 후에 상기 스위칭회로에 의해 상기 제 1 및 제 2의 제 2입력단자와 비트선이 분리되고, 상기 제 1 전압설정회로에 의해 상기 제 1 및 제 2입력단자의 전압이 상기 소정 전압만큼 승압(또는 강압)된다. 그 결과, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 적어제 2도비트를 갖는 다치 정보의 상위 비트의 치에 따라, 상기 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가 설정된다.
따라서, 다음, 선택회로에 의해, 상기 제 1 센스앰프의 증폭후의 제 1 입력단자와 제 2 입력단자의 전압에 따라 제 2 전압설정회로 및 제 3 전압설정회로의 어느 일방을 선택적으로 동작시킴으로써 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 진압의 대소관계가 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치 정보의 상기 상위 비트의 다음 비트의 치에 따라 설정된다.
이에 따라, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치 정보의 상기 상위 비트의 치가 식별된다. 또한, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라 상기 상위 비트의 다음 비트의 치가 식별된다.
상기 경우, 상기 제 1 및 제 2 센스앰프는 상기 프리챠지 전압 또는 그의 승압(또는 강압)전압을 기준전압으로 사용한다. 따라서 , 복수의 기준전압을 생성하는 기준전압 발생회로를 사용하지 않고 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치 정보가 판정된다.
1 실시예에 있어서, 상기 선택회로는, 상기 제 1 센스앰프의 제 1 입력단자의 전압이 제 2 입력단자의 전압보다 높은 경우에는 상기 제 3 전압설정회로를 동작시키고, 상기 제 2 입력단자의 전압이 제 1 입력단자의 전압보다 높은 경우에는 제 2 전압설정 회로를 동작시킨다.
상기 구성에 의하면, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계에 따라 최적으로 설정된다.
본 발명은, 복수의 비휘발성 메모리셀, 비트선 및 워드선을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 워드선을 선택하는 행 디코딩 회로; 상기 메모리셀 어레이의 비트선을 선택하는 열 디코딩 회로; 상기 비트선에 접속된 제 1 입력단자와 제 2 입력단자를 갖고 상기 제 1 입력단자와 제 2 입력단자간의 전압차를 증폭하는 적어도 2개의 제 1 및 제 2 센스앰프; 상기 열 디코딩 회로에 의해 선택된 비트선과 상기 제 1 및 제 2 센스앰프의 제 2 입력단자간의 접속 및 차단을 행하는 스위칭 회로; 상기 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자를 소정 전압으로 프리챠지하는 프리챠지 회로; 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 입력단자의 전압을 설정하는 전압 설정 회로; 상기 제 1 센스앰프의 제 1 입력단자와 상기 제 2 센스앰프의 제 2 입력단자에 걸쳐 제공된 제 1 용량 소자; 및 상기 제 1 센스앰프의 제 2 입력단자와 상기 제 2 센스앰프의 제 1 입력단자에 걸쳐 제공된 제 2 용량 소자를 포함하는 반도체 기억장치를 제공한다.
상기 구성에 의하면, 우선, 스위칭회로에 의해 제 1 및 제 2 센스앰프의 제 2 입력단자가 비트선에 접속된 후, 프리챠지회로에 의해 상기 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자가 프리챠지된다. 다음, 어드레스신호에 따라 행디코더 회로 및 열디코더 회로에 의해 상기 비트선애 접속된 비휘발성 메모리셀이 선택된다. 다음 선택된 비휘발성 메모리셀을 통해 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압이 전압설정회로의 승압전압(또는 강압전압)의 2배만큼 저하(또는 상승)하는 데에 충분한 시간이 경과한 후에 상기 스위칭회로에 의해 상기 제 1 및 제 2의 제 2 입력단자와 비트선이 분리되고, 상기 전압설정회로에 의해 상기 제 1 및 제 2 센스앰프와 제 2 입력단자의 전압이 상기 소정 전압만큼 승압(또는 강압)된다.
그 결과, 상기 재 1 센스앰프의 제 1 입력단자의 전압이 제 2 입릭단자의 전압보다 높은 경우에는, 제 1 용량소자에 의해 상기 제 2 센스앰프의 제 2 입력단자가 소정 전압 만큼 승압(또는 강압)된다. 한편, 상기 제 1 센스앰프의 제 2 입력단자의 전압이 제 1 입력단자의 전압보다 높은 경우에는, 제 2 용량소자에 의해 상기 제 2센스앰프의 제 1 입력단자가 소정 전압 만큼 승압(또는 강압)된다. 이애 따라, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가 상기 선택된 비휘발성 메모리셀에 유지되어 있는 적어도 제2비트를 갖는 다치 정보의 상위비트 및 다음 비트의 치에 따라 설정된다.
이에 따라, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치 정보의 상위 비트의 치가 식별된다. 또한, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라 상기 상위비트의 다음 비트의 치가 식별된다.
상기 경우, 상기 제 1 및 제 2 센스앰프는 상기 프리챠지 전압 또는 그의 승압(또는 강압)전압을 기준전압으로 사용한다. 따라서, 복수의 기준전압을 생성하는 기준전압 발생회로를 사용하지 않고 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치 정보가 판정된다.
또한, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계는, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계에 따라, 상기 제 1 및 제 2 용량소자에 의해 단시간에 설정된다. 따라서, 상기 제 1 및 제 2 센스앰프에 의한 1회의 센스동작에 의해, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치정보가 짧은 액세스시간에 판정된다.
제1도는 본 발명에 의한 반도체 기억장치의 1 실시예를 보인 블록도이다.
제2도는 제1도에 보인 선택회로의 1예를 보인 도면이다.
제3도는 제1도에 보인 센스앰프의 상세 회로의 1예를 보인 도면이다.
제4도는 전압감지단계에 있어서 제1도에 보인 반도체 기억장치의 각 부분의 타이밍 챠트이다.
제5도는 본 발명에 의한 반도체 기억장치의 제1도과 다른 실시예를 보인 블록도이다.
제6도는 본 발명에 의한 반도체 기억장치의 제1도 및 제6도과 다른 실시예를 보인 블록도이다.
제7도는 제6도에 보인 선택회로의 구성의 1예를 보인 도면이다.
제8도는 전압감지단계에 있어서 제6도에 보인 반도체 기억장치의 각 부분의 타이밍 챠트이다.
제9도는 다치 구성으로 인한 회로 수의 증가가 본 발명에 의해 억제되는 반도체 기억장치의 1 실시예에 의한 센스앰프와 그의 주변부의 회로도이다.
제10도는 전압감지단계에 있어서 제9도애 보인 반도체 기억장치의 각 부분의 타이밍 챠트이다.
제11(a)∼11(h)도는 제10에 따른 동작에 있어서 입력노드의 전압 변동을 보인 도면 이다.
제12도는 제10도에 따른 동작에 있어서 입력노드 SN3에 대한 입력노드 SN2의 상대치를 보인 도면이다.
제13도는 다치 구성으로 인한 액세스 시간의 증가가 본 발명에 의해 억제되는 반도체 기억장치의 1 실시예에 의한 센스앰프와 그의 주변부의 회로도이다.
제14도는 전압감지단계에 있어서 제13도에 보인 반도체 기억장치의 각 부분의 타이밍 챠트이다.
제15(a)∼15(h)도는 제14도에 따른 동작에 있어서 입력노드의 전압 변동을 보인 도면이다.
제16도는 다치 구성으로 인한 회로 수의 증가가 본 발명에 의해 억제되는 제9도와 상이한 반도체 기억장치의 센스앰프와 그의 주변부의 회로도이다.
제17도는 제16도에 보인 반도체 기억장치의 동작 단계에 있어서의 입력노드 SN5에 대한 입력노드 SN4의 상대치를 보인 도면이다.
제18도는 액세스 시간의 증가가 억제되는 제13도와 상이한 반도체 기억장치의 센스앰프와 그의 주변부의 회로도이다.
제19도는 종래 비휘발성 반도체 기억장치의 블록도이다.
제20도는 전압감지단계에 있어서 제19도에 보인 반도체 기억장치의 각 부분의 타이밍 챠트이다 .
제21도는 종래 다치 기억 비휘발성 반도체 기억장치의 1예에 의한 센스앰프와 그의 주변부의 회로도이다.
제22도는 제21도에 보인 비휘발성 반도체 기억장치에 "0" 또는 "1"이 기억되었을때의 타이밍 챠트이다.
제23도는 제21도에 보인 비휘발성 반도체 기억장치에 "10" 또는 "11"이 기억되었을때의 타이밍챠트이다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[제 1 실시예]
제1도는 본 발명에 의한 반도체 기억장치의 제 1 실시예를 보인 블록도이다.
센스앰프(21)는 그의 입력단자들이 상대방의 각 출력단자에 접속되어 있는 2개의 인버터(22,23)를 갖는다. 상기 인버터(22,23)의 입력 노드(24)는 트랜지스터(26)를 통해 데이타선(28)에 접속된다. 또한, 메모리셀 어레이(30)의 비트선(51)은 열디코더(45)를 통해 데이타선(28)에 접속될 수 있으며, 상기 비트선(51)에는 메모리 셀 어레이(30)를 구성하는 소정 수(도면에는 1개만 도시)의 메모리셀(52)이 접속된다.
센스앰프(21)의 인버터(23)는 트랜지스터(27)를 통해 데이타선(29)에 접속된 입력노드(25)를 갖는다. 메모리셀 어레이(31)의 비트선(54)은 열디코더(47)를 통해 데이타선(29)에 접속될 수 있으며, 상기 비트선(54)에는 메모리셀 어레이(31)를 구성하는 소정 수(도면에는 1개만 도시)의 메모리셀(55)이 접속된다.
여기에서, 상기 메모리셀 어레이(52,55)를 구성하는 트랜지스터는 n채널 트랜지스터로 한다 .
또한, 상기 센스앰프(21)에 있어서 인버터(22)의 한 전원 단자 "a"는 트랜지스터(32)를 통해 전원 노드(33)에 의해 동작 전원 Vcc에 접속됨과 동시에 전원 노드(37)에 의해 프리챠지 전원 Vpre에 접속된다. 타방의 전원 단자 "b"는 트랜지스터(34)를 통해 전원 노드(35)에 의해 접지됨과 동시에 트랜지스터(38)를 통해 전원 노드(39)에 의해 프리챠지 전원 Vpre에 접속된다. 이와 유사하게, 인버터(23)의 한 전원 단자 "c"는 트랜지스터(36)를 통해 전원 노드(37)에 의해 프리챠지 전원 Vpre에 접속됨과 동시에 트랜지스터(32)를 통해 전원 노드(33)에 의해 동작 전원 Vcc에 접속되어 있다. 타방의 전원 단자 "d"는 트랜지스터(38)를 통해 전원 노드(39)에 의해 프리챠지 전원 Vpre에 접속됨과 동시에 트랜지스터(34)를 통해 전원 노드(35)에 의해 접지 되어 있다.
상기 인버터(22)의 입력노드(24)에는 용량 소자로 구성된 승압회로(40)가 접속되고, 이 승압회로(40)는 선택회로(42)의 한 출력 단자에 접속된다. 마찬가지로, 상기 인버터(23)의 입력노드(25)에는 용량 소자로 구성된 승압회로(41)가 접속되고, 이 승압회로(41)는 선택회로(42)의 다른 출력 단자에 접속된다. 상기 선택회로(42)의 한 출력 단자에는 어드레스 버스(43)가 접속된다. 이 경우, 승압회로(40,41)는 전술함 전압 설정 회로를 구성한다.
또한, 상기 어드레스 버스(43)는 메모리셀 어레이(30)의 행디코더(44) 및 열 디코더(45)에 접속됨과 동시에 메모리셀 어레이(31)의 행디코더(46) 및 열디코더(47)에 접속된다.
상기 데이타선(28)은 트랜지스터(45)를 통해 프리챠지 전원 Vpre에 접속되며, 상기 데이타선(29)은 트랜지스터(49)를 통해 프리챠지 전원 Vpre에 접속된다.
상기 선택회로(42)는 어드레스 버스(43)로 부터의 어드레스 신호 및 승압지시 신호 φbst에 따라 승압회로(40)를 동작시키기 위한 승압신호 φbst0 및 승압회로(41)를 동작시키기 위한 승압신호 φbst1중 어느 하나의 레벨을 변화시킨다.
제2도는 상기 선택회로(42)의 1 구성예이나, 본 발명은 이에 한정되지 않는다.
본 실시예의 선택회로(42)는 두개의 NAND게이트(61,62) 및 3개의 인버터(63,64,65)로 구성된다. 상기 NAND게이트(61)의 제 1 입력단자에는 승압지시 신호 φbst가 입력되고, 상기 NAND게이트(61)의 제 2 입력단자에는 인버터(63)를 통해 어드레스신호(예컨대, 행어드레스 신호)의 최상위 비트 AYO가 입력된다. 한편, 상기 NAND게이트(62)의 제 1 입력단자에는 승압지시 신호 φbst가 입력되고, 상기 NAND게이트(62)의 제 2 입력단자에는 어드레스신호의 최상위 비트 AYO가 입력된다. 다음, 상기 NAND게이트(61)로 부터의 출력신호가 인버터(64)를 통해 승압신호 φbst0으로서 출력된다. 한편, 상기 NAND게이트(62)로 부터의 출력신호는 인버터(65)를 통해 승압신호 φbst1로서 출력된다.
따라서, 행어드레스 신호의 최상위 비트 AYO의 레벨이 "H"일때 승압지시 신호 φbst의 레벨이 "H"(하이)인 경우, 승압지시 신호 φbst1의 레벨은 "H"로 되어 승압회로(41)를 동작시킨다. 이에 대해, 최상위 비트 AYO의 레벨이 "L"일때 승압지시 신호 φbst의 레벨이 "H"인 경우, 승압지시 신호 φbst0의 레벨은 "H"로 되어 승압회로(40)를 동작시킨다.
상기한 바와 같이, 일반적으로 비휘발성 메모리에 있어서는, 메모리셀을 구성하는 n채널 트랜지스터의 게이트전극에 인가되는 전압의 레벨을 "H"로 설정시(메모리셀의 선택시) 상기 트렌지스티(비트선)에 전류가 흐르는지의 여부를 검지함으로써, 상기 메모리셀에 유지되어 있는 정보가 "1"인지 또는 "0"인지를 판정한다.
상기 구성을 갖는 반도체 기억장치의 독출시의 동작을 이하에 설명한다.
본 실시예에 있어서의 독출은 전압 센스 방법에 의해 행해지며 그의 타이밍도를 제4도에 도시한다. 또한, 설명의 편의상, 이하의 설명에 있어서는 전류가 흐르는 경우를 정보 "0"으로 하고, 전류가 흐르지 않는 경우를 정보 "1"로 한다. 또한, 메모리셀 어레이(30)가 선택되고 메모리셀 어레이(31)가 선택되지 않는 경우를 상정한다.
이 경우, 제4도에 보인 바와 같이, 프리챠지 신호 φPre 및 컷오프 신호 φcut를 동작용 전원전압 Vcc로 하여 트랜지스터(48,49,36,38,26,27)을 ON으로 하고, 인버터(22,23)의 입력 노드(24,25) 및 전원 단자 "a"∼"d"가 프리챠지 전압 Vpre로 충전되어 있는 것으로 한다.
우선, 시점 tO에서(제4도 참조), 프리챠지 신호 φpre의 레벨은 GND로 저하되어, 트랜지스터(36,38,48,49)를 OFF시킨다.
다음, 시점 t1에서 , 어드레스 버스(43)로 부터의 행어드레스 신호에 따라 행디코더(44)에 의해 메모리셀 어레이(30)의 한 워드선(53)이 선택되어, 선택된 워드선(53)에 접속된 메모리셀(52)이 선택된다. 또한, 열어드레스 신호에 따라 열디코더(45)에 의해 메모리셀 어레이(30)의 비트선(51)이 선택되어, 그 비트선(51)이 데이타선(28)에 접속된다. 이와 유사하게, 열디코더(47)에 의해 선택된 메모리셀 어레이(31)의 비트선(54)이 데이타선(29)에 접속된다. 상기 선택된 메모리셀(52)에 유지되어 있는 정보가 "1"이면, 프리챠지 전압 Vpre로 충전되어 있는 데이타선(28) 및 입력 노드(24)의 전압은 제4도에 점선으로 표시한 바와 같이 그대로 유지된다. 이에 대해, 선택된 메모리셀(52)에 유지되어 있는 정보가 "0"이면, 프리챠지 전압 Vpre로 충전되어 있는 데이타선(28) 및 입력노드(24)의 전하는 선택된 메모리셀(52)을 통해 방전된다. 따라서, 데이타선(28) 및 입력노드(24)의 전압은 제4도에 실선으로 표시한 바와 같이 저하하기 시작한다.
한편, 비선택 메모리셀 어레이(31)의 비트선(54)에 접속된 데이타선(29) 및 입력노드(25)의 프리챠지 전압 Vpre는 그대로 유지된다.
이에 따라, 상기 선택 메모리셀 어레이(30)의 선택메모리셀(52)의 정보가 "0"이기 때문에 입력노드(24)의 전압이 저하하기 시작하여, 프리챠지 전압 Vpre로부터 상기 센스앰프의 감도 ΔV의 2배정도 저하한 시점 t2에 있어서, 컷오프 신호 φcut의 레벨은 GND로 저하하여, 트랜지스터(26,27)를 OFF시키고 센스앰프(21)를 데이타선(8,29)에서 분리 한다.
이어서 , 시점 t3에서, 선택회로(42)에 공급된 승압지시 신호 φbst1의 레벨은"H"로 된다. 다음, 메모리셀 어레이(30)의 메모리셀(52)의 선택시 공급되는 행어드레스 신호의 최상위 비트 AYO에 따라, 상기 선택된 메모리셀 어레이(30)측의 승압회로를 동작시키기 위한 승압 신호 φbst0의 레벨은 상기와 같이 "H"로 된다. 따라서, 입력노드(24) 전압은 ΔV만큼 승압되어, 제4도에 실선으로 표시한 바와 같이 , 입력노드(24) 전압은, 센스앰프(21)의 기준레벨로 되는 입력노드(25)의 전압 Vpre보다 길ΔV만큼 저하된다.
시점 14에서, 센스앰프 구동신호 φse#의 레벨은 G7D로 설정되어 트랜지스터(32)를 07시킨 후, 시점 t5에서 센스앰프 구동신호 φse가 동작전원의 전압 Vcc를 갖도록 하여 트랜지스터(34)를 ON시켜, 센스앰프(21)를 동작시킨다. 다음 제4도에 실선으로 표시한 바와 같이, 입력노드(24)와 입력노드(25)간의 전위차 ΔV를 전압 Ycc 까지 증폭한다.
이에 대해, 선택된 메모리셀 어레이(30)의 선택 메모리셀의 정보가 "1"이기 때문에 상기 입력노드(24)의 전압이 프리챠지 전압 Ypre를 유지할때, 상기 컷오프 신호 φcut의 레벨은, 상기 데이타선(28,29)으로 부터 상기 센스앰프(21)를 분리하기 위해 시점 t2에서 GND로 저하한 후, 제4도에 점선으로 표시한 바와 같이 상기 전압이
센스앰프(21)의 기준레벨로 되는 입력노드(25)의 전압 Vpre보다 ΔV만큼 높아졌을 때, 시점 t3에서 승압회로(40)가 동작하여 입력노드(24)의 전압을 ΔV만큼 승압시킨다.
따라서, 시점 14에서 센스앰프 구동신호 φse#의 레벨이 GND로 설정되고 시점 t5에서 센스앰프 구동신호 φse가 전압 Vcc를 갖도록 하여 센스앰프(21)를 동작시키면, 제4도에 점선으로 표시한 바와 같이, 입력노드(24)와 입력노드(25)간의 전위차 ΔV가 전압 Vcc까지 증폭된다.
상기 센스앰프의 증폭 동작을 이하에 상세히 설명한다. 본 실시예의 센스앰프(21)는 제3도에 보인 바와 같이 상세 회로를 가지나, 본 발명은 이에 한정되지 않는다. 또한, 상기한 바와 같이 , 인버터(22,23)의 전원단자 "a"∼"d"는 시점 tO까지 프리챠지 전압 YPre로 충전된다.
지금, 상기 입력노드(25)의 전압이 프리챠지 전압 Vpre(기준 레벨)이고 입력노드(24)의 전압이 "VPre-ΔV"(유지정보가 "0")인 경우를 고려한다.
이 경우에는, 트랜지스터(66,68) 모두 ON된다. 그러나, 트랜지스터(66)의 게이트전압이 보다 낮기 때문에 트랜지스터(66)를 통해 흐르는 전류가 많으며 , 따라서 입력노드(25)의 전압 이 입력노드(24)의 전압보다 빠르게 전압 Vcc에 달한다. 그 결과, 트랜지스터(68)는 트렌지스터(66)보다 빠르게 OFF상태로 되고, 입력노드(24)의 전압은 Vcc에 달하지 않는다.
다음, 시점 t5에서 트랜지스터(34)가 ON으로 되면 입력노드(24)만 방전되어 입력노드(25)와의 전위차가 전압 Vcc로 된다.
또한, 상기 입력노드(25)의 전압이 프리챠지 전압 Vpre(기준 레벨)이고 입력노드(24)의 전압이 "Vpre+Δv"(유지정보가 "1")인 경우에도 이와 마찬가지로, 입력노드(24)와 입력노드(25)와의 전위차가 전압 Vcc로된다.
이에 따라, 상기 입력노드(24)와 입력노드(25)의 전위차가 증폭된 후, 독출신호 φout의 레벨을 전압 ΔVcc로 하여 트랜지스터(57,58)를 ON시키고, 출력단자(59,60)로 부터 전압 ΔVcc의 전위차를 입력노드(24,25)의 전위를 검출하여 두 전위를 비교한다.
입력노드(24)의 전위 < 입력노드(25)의 전위이면,
선택메모리셀(52)를 통해 비트선(51)에 전류가 흘렀기 때문에, 선택메모리셀에 유지되어 있는 정보는 "0"으로 판정된다. 또한,
입력노드(24)의 전위 > 입력노드(25)의 전위이면,
선택메모리셀(52)를 통해 비트선(51)에 전류가 흐르지 않았기 때문에, 선택메모리셀에 유지되어 있는 정보는 "1"로 판정된다.
이에 따라, 본 실시예에 있어서는, 상기 선택메모리셀(52)에 유지되어 있는 정보는 "0"인 경우에는 입력노드(24)가 방전되어 프리챠지 전압 Vpre로 부터 센스감도 ΔV의 2배만큼 저하한 후 선택회로(42)와 승압회로(40)의 동작에 의해 입력노드(24)의 전압을 ΔV만큼 승압한다. 한편, 상기 유지되어 있는 정보는 "1"인 경우에는 입력노드(24)의 프리챠지 전압 Vpre를 선택회로(42)와 승압회로(40)의 동작에 의해 그대로 ΔV만큼 승압한다. 따라서, 어느 경우에도, 입력노드(24)의 전압과 기준측의 입력노드(25)의 전압간에 센스감도 ΔV의 전위차가 제공될 수 있다.
따라서, 입력노드(24)의 프리챠지 레벨 Vpre를 그대로 센스앰프(21)의 기준레벨로 사용할 수 있어, 종래의 전압 센스의 경우와 같이, 센스앰프(21)에 의한 전압센스시에 입력노드(24)의 프리챠지 전압 Vpre가 기준레벨로 떨어질때 까지(이 경우의 디스챠지 전압은 예컨대 1.5V∼2.3V) 기다릴 필요가 없어, 그 만큼(제17도에 있어서의 시간 T(예컨대 220nsec)만큼 센스앰프(21)의 센스시간을 단축할 수 있다.
구체적으로 설명하면, 상기 센스앰프(21)의 센스감도 ΔV를 0.1V로 하고, 비트선 용량을 4pF로 하면, 디스챠지 시간(제4도에서 시점 t1∼t2의 시간)은 50nsec로 된다. 이에 따라, 종래의 디스챠지 시간 220nsec보다 대폭으로(약 1/5) 단축할 수 있다.
즉, 본 실시예에 있어서의 모두 전체 디스챠지 전압 2ΔV는 센스감도의 2배정도(예컨대 0.2V)로 된다. 따라서, 본 반도체 기억장치는 소전류로 동작가능하게 되고, 또한 디스챠지 시간이 짧아져 센스감도가 고속으로 된다.
또한, 상기 입력노드(24,25)의 전압을 승압할때의 승압전위 ΔV는, 승압회로(40,41)를 구성하는 용량 소자의 용량치를 회로형성시의 마스크 변경이나 회로형성후의 스위칭회로의 절환 등에 의해, 또는 승압신호 φbst0와 승압신호 φbst1의 "H"레벨의 전압을 변경함으로써 용이하게 설정할 수 있다. 그 때의 상기 용량치는 예컨데 0.OlpF∼0.04pF이다. 이와 같이 설정되는 승압전위 ΔV는, 프리챠지 전압 Vpre보다 센스감도 ΔV분 만큼 낮은 기준전압을 생성하는 기준전원을 별도로 제공하는 것보다 정확도가 높고, 동작용 전원 Vcc로의 의존성도 적다.
상기 용량소자는 2충의 폴리실리콘간에 개재된 산화 막으로 형성해도 좋고, MOS(금속산화물반도체) 커패시터를 사용해도 좋다.
즉, 본 실시예에 의하면, 확산비트선에 다수의 메모리셀이 접속됨으로 인해 비트선 저항이 커져도, 소전류로 충분한 센스감도를 고속(예컨대, 시점 t1에서 센스 완료 까지 80nsec)으로 확보할 수 있다.
상기 설명에 의하면, 메모리셀(30)이 선택된 경우를 상정하여 설명했으나, 메모리셀(31)이 선택된 경우도 동일하게 하여 , 데이타선(28,29) 및 전원단자 "a"∼"d"의 충전, 메모리셀 어레이(31)의 워드선(56)의 선택, 메모리셀 어레이(31)의 비트선(54)과 데이타선(29)의 접속, 메모리셀 어래이(30)의 비트선(51)과 데이터선(28)의 접속, 센스앰프(21)의 데이타선(28,29)으로 부터의 분리, 입력노드(25)의 승압, 센스 앰프(21)에 의한 입력노드(24)와 입력노드(25)의 전위차의 증폭을 행하면 된다.
또한, 상기 실시예에 있어서는, 열어드레스 신호에 대응하여, 예컨대, 열디코더(47)에 의해 비선택측의 메모리셀 어레이(31)의 비트선(54)과 데이타선(29)을 접속하고, 비트선(51,54)의 리크(leak) 등도 고려하여, 센스앰프(21)의 양측의 전기적인 균형을 꾀하고 있다. 이에 대해, 열디코더(47)를 스위칭회로로서 기능하도록 함으로써 비선택측의 비트선(54)과 데이타선(29)이 접속되지 않도록 하여, 비 선택측의 메모리셀 어레이(31)로 부터의 데이타선(29)측에 대한 외란이나 간섭을 방지하도록 해도 좋다. 또한, 이와 같이 구성함으로써, 소비전력을 절감할 수 있다.
또한, 상기 실시예에 있어서는 2개의 메모리셀 어레이(30,31)가 존재하는 경우를 예로 들어 설명했으나, 제5도에 보인 바와 같이 메모리셀 어레이는 한개라도 무방하다.
또한, 제5도에 있어서의 센스앰프(71), 트랜지스터(76) 트랜지스터(77), 데이타선(78), 데이타선(79), 메모리셀 어레이(80), 승압회로(90), 선택회로(92), 어드레스 버스(93), 행디코더(94), 열디코더(95), 트랜지스터(98), 트랜지스터(99), 트랜지스터(107) 및 트랜지스터(108)은 제1도에 있어서의 센스앰프(21), 트랜지스터(26) 트랜지스터(27), 데이타선(28), 데이타선(29), 메모리셀 어레이(30), 승압회로(40), 선택회로(42), 어드레스 버스(43), 행디코더(44), 열디코더(45), 트랜지스터(48), 트랜지스터(49), 트랜지스터(57) 및 트랜지스터(58)과 동일한 구성으로 되고, 동일하게 동작한다. 단, 선택회로(92)는 승압회로(90)만 선택한다.
또한, 상기 각 실시예에 있어서의 메모리셀(52,55 ‥‥)의 트랜지스터는 n채널 트랜지스터로서, 상기 메모리셀(52,55,‥‥)이 선택되면, 이 메모리셀(52,55,‥‥)에 유지되어 있는 정보가 "0"인 경우에는 데이타선(28,29,78)이 디스챠지되도록 하고 있다.
그러나, 본 발명은 이에 한정되지 않고, 메모리셀의 트랜지스터가 p채널 트랜지스터로서, 메모리셀이 선택되면, 상기 메모리셀에 유지되어 있는 정보가 "1"인 경우에는, 대응하는 데이타선이 디스챠지되도록 한 메모리셀 어레이의 경우에 있어서도 적용할 수 있다. 단, 이 경우에는, 센스앰프의 입력노드의 전압을 센스감도 ΔV길이만큼 승압하지 않고, 반대로 강압할 필요가 있다.
[제 2 실시예]
제6도는 상기 메모리셀의 트랜지스터가 p채널인 경우의 반도체 기억장치의 블록도이다.
센스앰프(111), 트랜지스터(116), 트랜지스터(117), 데이타선(118), 데이타선(119), 어드레스 버스(133), 행디코더(134), 열디코더(135), 행디코더(136), 열디코더(137), 트랜지스터(138), 트랜지스터(139), 트랜지스터(147) 및 트랜지스터(148)은 제1도에 있어서의 센스앰프(21), 트랜지스터(26), 트랜지스터(27), 데이타선(28), 데이타선(29), 어드레스 버스(43), 행디코더(44), 열디코더(45), 행디코더(46), 열디코더(47), 트랜지스터(48), 트랜지스터(49), 트랜지스터(57) 및 트랜지스터(58)과 동일한 구성으로 되고, 동일하게 동작한다.
본 실시예에 있어서의 메모리셀 어레이(120,121)를 구성하는 메모리셀(142,145)의 트랜지스터는, p채널 트랜지스터이다. 또한, 센스앰프(111)의 입력노드(114)에는, 용량소자인 강압회로(130)가 접속되고, 이 강압회로(130)는 선택회로(132)의 일방의 출력단자에 접속된다. 마찬가지로, 입력노드(115)에는, 용량소자인 강압회로(131)가 접속되고, 이 강압회로(131)는 선택회로(132)의 타방의 출력단자에 접속된다. 상기 선택회로(132)는 독출동작시에는, 어드레스 버스(133)로 부터의 어드레스신호와 강압지시신호 φbst에 따라, 강압회로(130)를 동작시키기 위한 강압신호 φbst0# 또는 강압회로(131)를 동작시키기 위한 강압신호 φbst1#중 어느 하나의 레벨을 변화시킨다.
즉, 상기 강압회로(130,131)로 상기 전압설정회로를 구성한다.
본 실시예의 선택회로(132)는 제7도에 보인 바와 같이, 제2도에 보인 구성에 인버터(153,154)를 추가한 구성으로 되어 있고, 제2도의 인버터(64)에 상당하는 인버터(152)의 후단에 인버터(154)를 접속하고 있다. 상기 선택회로(132)는, 상기 행어드레스 신호의 최상위 비트 AYO의 레벨이 "H"일때 강압지시신호 φbst의 레벨이 "H"로되면, 강압신호 φbstl#의 레벨이 "L"로 되어 강압회로(131)가 동작한다 이에 대해, 행 어드레스 신호의 최상위 비트 AYO의 레벨이 "L"일때 강압지시신호 φInst의 레벨이 "H"로 되면, 강압신호 φbst0#의 레벨이 "L"로 되어 강압회로(130)가 동작한다.
상기 구성의 반도체 기억장치는 독출시에 있어서, 제8도의 타이밍챠트와 같이 동작한다. 이 경우, 전류가 흐르는 경우가 정보 "1"로 되고, 전류가 흐르지 않는 경우가 정보 "0"으로 된다.
상기 선택 메모리셀(142)에 유지되어 있는 정보가 "1"인 경우에는, 상기 입력노드(114)가 챠지되어 프리챠지 전압 Vpre로 부터 센스감도 ΔV의 2배만큼 상승한 후, 선택회로(132)와 승압회로(130)의 동작에 의해 입력노드(114)의 전압을 ΔV만큼 강압시킨다. 한편, 상기 유지되어 있는 정보가 "0"인 경우에는, 상기 입력노드(114)의 프리챠지 전압 Vpre을 선택회로(132)와 승압회로(130)의 동작에 의해 그대로 ΔV만큼 강압한다. 이에 따라, 어느 경우에 있어서도, 입력노드(114)의 전압과 기준측의 입력노드(115)의 전압간에 센스감도 ΔV의 전위차가 발생된다.
상기 동작은 선택 메모리셀 어레이가 메모리셀 어레이(121)인 경우에도 동일하다. 또한, 일방의 메모리셀 어레이(120)만 갖는 경우(제5도 상당)에도 동일하다.
상기 실시예에 있어서는, 상기 센스앰프(111)의 구동시에, 시점 t4에서 센스앰프구동신호 φse의 레벨을 동작용 전원의 전압 Vcc로 한 후, 시점 t5에서 센스앰프 구동신호 φse#의 레벨을 GND로 되어, 제1도의 실시예와 반대로 되어 있다. 센스앰프 구동신호 φse(제3도에서 센스앰프 21을 구성하는 n채널 트랜지스터 67,69측의 전원단자 "b" 및 "d"를 GND에 접속하는 신호)와, 센스앰프구동신호 φse#(제3도에서 센스앰프 21을 구성하는 p채널 트랜지스터 66,68측의 전원단자 "a" 및 "c"를 동작용전원 Vcc에 접속하는 신호)의 어느 것을 우선적으로 능동레벨로 할지는 프리챠지 전압 Vpre의 전위에 의존한다. 즉 프리챠지 전압 Vpre의 전위가 동작용전원 Vcc에 가까우면 센스앰프구동신호 φse를 우선적으로 능동레벨로 하는 한편, GND에 가까우면 센스 앰프구동신호 φse#를 우선 능동레벨로 함으로써 센스앰프의 감도가 좋게 되어, 동작마진이 향상된다.
상기 각 실시예에 있어서의 센스앰프(21)(71,111)는 제1도, 제5도 및 제6도의 구성에 한정되지 않는다. 필수 요인은, 입력노드(24)(74,114)와 입력노드(25)(75,115)의 전위차를 검출하여 증폭하는 차동증폭기일 필요가 있다.
[제 3 실시예]
본 실시예는 다치화에 의한 회로증가를 억제한 반도체 기억장치에 관한 것이다. 제9도는 본 실시예에 있어서의 반도체 기억장치의 메모리셀 어레이와 센스앰프를 중심으로 한 회로도이다.
메모리셀 어레이(161)의 메모리셀 CELL을 구성하는 트랜지스터의 드레인에 접속된 비트선 BL0,BL2‥‥ (이하, 우수 비트선이라 함)의 각각은, 비트선 분리신호 CUTO에 의해 ON/OFF되는 트렌지스터(162,163‥‥)을 통해 제 1 센스앰프 SA1‥‥의 각 입력노드 SNO‥‥에 접속된다. 또한, 상기 트랜지스터의 소스에 접속된 비트선 BL,BL3‥‥ (이하, 기수 비트선이라 함)의 각각은, 비트선 분리신호 CUT1에 의해 ON/OFF되는 트랜지스터(164‥‥)을 통해 제 2 센스앰프 SA2‥‥의 각 입력노드 SN2‥‥에 접속된다.
또한, 상기 우수비트선 BLO와 입력노드 SN2는, 비트선 분리신호 CUTO에 의해 ON/OFF되는 트랜지스터(165)를 통해 접속되어 있다. 또한, 입력노드 SNO와 기수비트선 BL1은, 비트선 분리신호 CUT1에 의해 ON/0FF되는 트랜지스터(166)를 통해 접속되어 있다. 다른 우수비트선 BL2‥‥와 입력노드간이나 입력노드와 기수비트선 BL3, ‥‥사이도 동일하게 비트선 분리신호 CUTO, CUT1에 의해 ON/OFF되는 트랜지스터를 통해 접속되어 있다.
또한, RD는 행디코더이고, CD는 열디코더이다.
상기 입력노드 SN2에는, 용량소자로 되는 승압회로 C2와 트랜지스터(167)를 통해, 승압신호 BST1의 입력라인이 접속되어 있다. 다음, 트랜지스터(167)의 게이트에는 센스결과 전송신호 REFon에 의해 ON/OFF되는 트랜지스터(168)를 통해 제 1 센스앰프 SA1의 입력노드 SN1이 접속되어 있다. 또한, 상기 제 2 센스앰프 SA2의 입력노드 SN3에는, 용량소자로 되는 승압회로 C3와 트랜지스터(169)를 통해, 승압신호 BST1의 입력라인이 접속되어 있다. 다음, 트랜지스터(169)의 게이트는 센스결과 전송신호 REFon애 의해 ON/OFF되는 트린지스터(170)를 통해 입력노드 SNO에 접속되어 있다.
상기 입력노드 SNO는 용량소자로 되는 승압회로 CO를 통해 승압신호 BSTO의 입력라인에 접속되어 있다. 또한, 입력노드 SN2는 용량소자로 되는 승압회로 C1을 통해 승압신호 BSTO의 입력라인에 접속되어 있다.
또한, 상기 제 1 센스앰프 SA1의 입력노드 SN0, SN1 및 제 2 센스앰프 SA2의 입력노드 SN2,SN3에는, 프리챠지신호 PRE에 의해 ON/OFF되는 트랜지스터(171∼174)를 통해 프리챠지 전압 Vpre가 공급된다.
이 경우, 상기 센스앰프 SA1,SA2의 감도를 ΔV로 한 경우, 승압회로 CO,C1은, 제 1 및 제 2 센스앰프 SA1,SA2의 전압센스측의 입력노드인 입력노드 SH0,SH1의 전압을 3ΔV만큼 승압한다. 또한, 승압회로 C2는 입력노드 SN2를 2ΔV만큼 승압한다. 이에 대해, 상기 승압회로 C3는 상기 제 2 센스앰프 SA2의 기준측의 입력노드인 입력노드 SN3의 전압을 승압한다.
즉, 상기 승압회로 CO,Cl은 제 1 전압설정회로를 구성하고, 상기 승압회로 C2는 제 3 전압설정회로를 구성하며, 상기 승압회로 C3는 제 2 전압설정회로를 구성한다. 또한, 상기 트랜지스터(167∼170)는 선택회로를 구성한다.
상기 우수비트선 BL2‥에 접속된 제 1 센스앰프 SA1 및 기수비트선 BL3,‥‥에 접속된 제 2 센스앰프 SA2 등도, 상기 우수비트선 BLO 및 기수비트선 BL1 에 접속된 센스앰프 SA1,SA2와 동일하게 구성된다.
이 경우, 1개의 메모리셀 CELL에 유지되어 있는 정보는 4치(2비트)인 것으로 한다. 또한 설명의 편의상, 상기 메모리셀 CELL을 구성하는 트랜지스터의 문턱전압이 높고, 전류가 흐르지 않는 상태를 정보 "0"으로 하고, 순차 문턱전압이 낮게되어 흐르는 전류량이 증대함에 따라, 정보 "1", "10", "11"로 한다. 또한, 선택된 메모리셀을 CELLO로 한다. 따라서, 워드선 WL1∼WLn, 비트선 분리신호 CUT1 및 디스챠지신호 DIS1의 전압레벨은 "L"로 유지된다.
이하, 상기 구성의 반도체 기억장치에 있어서의 독출동작에 대해 제10도의 타이밍챠트에 따라 상세히 설명한다. 또한, 제11(a)도∼제11(h)도는 제10도에 보인 동작시에 있어서의 각 입력노드의 전압을 나타낸다.
이 경우, 상기 비트선 분리신호 CUT0의 레벨은 Vcc로 되어 있고, 트랜지스터(162,165,163‥‥)은 ON으로 되어 입력노드 SN0,SN2는 비트선 BL0에 접속되어 있는 것으로 한다. 또한, 이미 프리챠지신호 PRE의 레벨을 Vcc로 하여, 제 1 센스앰프 SA1의 입력노드 SNO,SN1, 제 2 센스앰프 SA2의 입력노드 SN2,SN3, 및 비트선 BLO로의 충전이 개시되는 것으로 한다.
우선, 시점 tO에서, 상기 프리챠지신호 PRE의 레벨을 GND로 감소시켜, 입력노드 SNO∼SN3 및 비트선 BLO에 대한 프리챠지를 종료한다. 다음, 시점 t1에서 상기 디스챠지신호 DISO의 레벨을 Vcc로 하여, 비트선 BL1을 그라운드 전압 Vss에 접속한다. 메모리셀 CELLO에 유지되어 있는 정보가 "0"인 경우에는, 비트선 BLO 및 입력 노드 SNO,SN2는 디스챠지되지 않고, 제11(a)도 및 제11(b)도에 보인 바와 같이 프리챠지전압 Vpre를 유지한다. 이에 대해, 정보가 "1", "10", "11"인 경우에는 비트선 BLO 및 입력노드 SN0,SN2는 상기 정보에 따라 디스챠지되어, 제11(c)∼11(h)도에 보인 바와 같이 프리챠지전압 Vpre로 부터 강하하기 시작한다.
다음, 상기 비트선 BLO 및 입력노드 SNO,SN2의 전압이, 메모리셀 CELLO의 유지 정보가 "1"인 경우에는 2ΔV만큼(제11(c),(d)도참조), "10"인 경우에는 4ΔV만큼 (제11(e),(f)도 참조), "11"인 경우에는 6ΔV만큼(제11도(g),(h)참조), 프리챠지전압보다 저하된 시점 t2에서 비트선 분리신호 CUT0를 GND로 하여 입력노드 SNO,SN2를 비트선 BLO로 부터 분리한다.
시점 t3에서, 상기 승압신호 BST0의 레벨을 Vcc로 하여 승압회로 CO 및 승압회로 C1을 동작시켜, 제11(a)∼11(h)도에 보인 바와 같이, 입력노드 SNO,SN2의 전압을 3ΔV(최대 디스챠지전압 6ΔV의 1/2)만큼 승압한다. 이에 따라, 상기 정보가 "0", "1"로서 디스챠지전압이 2ΔV이상인 경우에는 입력노드 SNO,SN2의 전압은, 기준전압으로서의 입력노드 SN1,SN3의 전압(즉, 프리챠지전압 Vpre)보다 높게 된다. 이에 대해, 상기 정보가 "10", "ll"로서 디스챠지전압이 4ΔV이상인 경우에는 입력노드 SNO,SN2의 전압은, 기준전압으로서의 프리챠지전압 Vpre보다 낮게 된다.
다음, 시점 t4에시 센스신호 SEPO의 레벨을 Vcc로 한 후, 시점 t5에서 센스신호 SENO의 레벨을 GND로 하여, 제 1 센스앰프 SA1을 구동한다. 이에 따라, 제11(a), 11(c), 11(e), 11(g)도에 보인 바와 같이, 입력노드 SN0와 입력노드 SN1과의 전위차가 전압 Vcc까지 증폭된다. 단, 상기 정보가 "0", "1"인 경우에는,
입력노드 SNO의 전압 > 입력노드 SN1의 전압이고,
상기 정보가 "10" "11"인 경우에는,
입력노드 SNO의 전압 < 입력노드 SN1의 전압이다.
또한, 상기 시점 t3∼t5에서의 동작은 제 1 실시예에 있어서의 제4도의 시점 t3∼ t5의 동작과 동일하다.
상기 제 1 센스앰프 SA1의 동작이 종료한 시점 t6에서, 센스결과전송신호 REFon의 레벨을 Vcc로 하여, 입력노드 SN0,SN1의 전압에 따라(즉, 제 1 센스앰프 SA1의 센스결과에 따라), 입력노드 SN2,SN3중 어느 입력노드를 승압하는 것이 설정된다.
이 경우, 제11(b)도 및 제11(d)도에 보인 바와 같이, 상기 정보가 "0", "1"인 경우에는, 시점 t6에 있어서는 입력노드 SN2를 승압하여도 정보 "0"과 정보 "1"을 식별할 수 없다. 따라서, 입력노드 SN3(즉, 기준전압)를 승압한다. 이에 대해, 제11(f) 및 11(h)도에 보인 바와 같이, 상기 정보가 "10", "11"인 경우에는, 시점 t6에 있어서는 입력노드 SN3가 입력노드 SN2보다 전압이 높다. 따라서, 입력노드 SN3를 승압하여도 정보 "10"과 정보 "11"을 식별할 수 없다. 따라서, 입력노드 SN2를 승압한다.
다음, 시점 t7에서 상기 승압신호 BST1의 레벨을 Vcc로 하여 승압회로 C2 및 승압회로 C3를 동작시킨다.
그 경우, 제11(a)도 및 제11(c)도에 보인 바와 같이, 상기 정보가 "0", "1"인 경우에는, 입력노드 SNO의 레벨이 "H"이고, 입력노드 SN1의 레벨이 "L"이므로, 트랜지스터(169)가 ON으로 되는 한편, 트랜지스터(167)가 OFF된다. 따라서, 승압회로 C3에 의해 트랜지스터(169)를 통해 입력노드 SN3가 2ΔV만큼 승압된다. 이에 따라, 제11(b)도에 보인 바와 같이 , 상기 정보가 "0"인 경우에는, 입력노드 SN2의 전압은 입력 노드 SN3(기준전압)보다 높게 된다. 한편, 제11(d)도에 보인 바와 같이, 상기 정보가 "1"인 경우에는, 입력노드 SN2의 전압은 입력노드 SN3(기준전압)보다 낮게 된다.
이에 대해, 상기 정보가 "10", "11"인 경우에는 입력노드 SNO의 레벨이 "L"이고, 입력노드 SN1의 레벨이 "H"이므로, 트랜지스터(167)가 ON으로 된다 따라서, 승압회로 C2에 의해 트랜지스터(167)를 통해 입력노드 SN2가 2ΔV만큼 승압된다. 이에 따라, 제11(f)도에 보인 바와 같이, 상기 정보가 "10"인 경우에는, 입력노드 SN2의 전압은 입력노드 SN3(기준전압)보다 높게 된다. 한편, 제11(h)도에 보인 바와 같이 상기 정보가 "11"인 경우에는, 입력노드 SN2의 전압은 입력노드 SN3(기준전압)보다 낮게 된다.
다음, 시점 t8에서 센스신호 SEP1의 레벨을 Vcc로 한 후, 시점 t9에서 센스신호 SEN1의 레벨을 GND로 하여, 제 2 센스앰프 SA2를 구동한다. 이에 따라, 제11(b), 11(d), 11(f), 11(h)도에 보인 바와 같이, 입력노드 SN2와 입력노드 SN3의 전위차가 전압 Vcc까지 증폭된다. 단, 상기 정보가 "0", "10"인 경우에는,
입력노드 SN2의 전압 > 입력노드 SN3의 전압이고,
상기 정보가 "1", "11"인 경우에는,
입력노드 SN2의 전압 < 입력노드 SN3의 전압이다.
상기 제 2 센스앰프 SA2의 동작이 거의 종료한 시점 t10에서 열선택신호 CSEL의 레벨을 Vcc로 하여, 입력노드 SN0,SN1,SN2,SN3를 데이타선(175)에 접속한다. 다음,입력노드 SN0,SN1,SN2,SN3의 전압을 독출함으로써, 메모리셀 CELLO에 유지된 정보의 독출동작을 종료한다.
또한, 상기 데이타선(175)를 통해 독출된 입력노드 SNO,SN1,SN2,SN3의 전압에 따라 메모리셀 CELLO에 유지된 정보의 판정은 다음과 같이 행해진다.
Figure kpo00001
제12도는 상기 제 2 센스앰프 SA2의 입력노드 SN2의 전압의 입력노드 SN3전압(기준전압)에 대한 상태치를 나타낸다. 여기에서, 승압회로 CO에 의한 입력노드 SNO의 승압동작은 승압회로 C1에 의한 입력노드 SN2의 승압동작과 동일하다. 제12도로부터, 승압회로 CO,Cl에 의한 승압동작에 의해 정보 "0"과 "1"과 정보 "10","11"을 (즉, 연속하는 2비트중 상위비트의 "0", "1"을) 식별할 수 있게 되고, 승압회로 C2,C3에 의한 승압동작에 의해 정보 "0"과 "10"과 정보 "1","11"을 (즉, 상기 상위비트중 다음 비트의 "0", "1"을) 식별할 수 있게 됨을 알수 있다.
이와 같이 본 실시예에 있어서는, 상기 메모리셀 CELLO가 선택되어 , 제 1 및 재 2 센스앰프 SA1,SA2의 입노드 SHO, SN2의 전압이 메모리셀 CELLO의 유지정보에 따른 전압만큼 프리챠지 전압 Vpre보다 저하한 후, 승압회로 CO,C1의 동작에 의해 입력노드 SNO, SN2의 진압을 최대 디스챠지 전압의 1/2(3ΔV)만큼 승압한다. 이에 따라, 상기 유지정보가 "0","1"인 경우의 입력노드 SNO의 전압을 프리챠지 전압 Vpre보다 높게 하여 , 제 1 센스앰프 SA1에 의해 유지정보의 상위비트의 "0"과 "1"을 식별한다.
다음, 상기 유지정보의 상위비트가 "0"인 경우(즉, 입력노드 SN0의 전압 > 입력노드 SN1의 전압인 경우)에는, 승압회로 C3의 동작에 의해 제 2 센스앰프 SA2의 기준측의 입력노드 SN3의 전압을 2ΔV만큼 승압한다. 한편, 상기 유지정보의 상위비트가 "1"인 경우(즉, 입력노드 SNO의 전압 < 입력노드 SN1의 전압인 경우)에는, 승압회로 C2의 동작에 의해 제 2 센스앰프 SA2의 전압센스측의 입력노드 SN2의 전압을 2ΔV만큼 승압한다. 이에 따라, 상기 유지정보가 "0","10"인 경우의 입력노드 SN2의 전압을 기준전압보다 높게 하여, 제 2 센스앰프 SA2에 의해 유지정보의 상기 상위비트의 다음 비트 "0"과 "1"을 식별한다.
즉, 본 실시예에 있어서는, 상기 제 1 센스앰프 SA1에서는 입력노드 SN1의 프리챠지 전압 Vpre를 그대로 기준전압으로 사용하고, 제 2 센스앰프 SA2에서는 입력노드 SN3의 프리챠지 전압 Vpre를 그대로 또는 2ΔV만큼 승압한 전압을 기준전압으로 사용할 수 있다. 따라서, 종래의 비휘발성 반도체 기억장치와 같이 3개의 기준전압발생회로에서 발생된 3종류의 기준전압을 사용하지 않고 4치의 유지정보를 독출할 수 있다.
따라서, 본 실시예에 있어서는, 다치화에 의한 회로의 증가를 억제한 반도체 기억장치를 제공할 수 있다.
[제 4 실시예]
본 실시예는 다치화에 의한 액세스시간의 증가를 억제한 반도체 기억장치에 관한 것이다.
제13도는 본 실시예에 있어서의 바치의 메모리셀 어레이와 센스앰프를 중심으로 한 회로도이다.
메모리셀 어레이(180), 제 1 센스앰프 SA1, 제 2 센스앰프 SA2, 트랜지스터(181∼185), 트랜지스터(186∼189), 행디코더 RD, 열디코더 CD는 제9도에 보인 제 3실시예의 반도체 기억장치에 있어서의 메모리셀 어레이(161), 제 1 센스앰프 SA1, 제 2 센스앰프 SA2, 트랜지스터(162∼166), 트랜지스터(171∼174), 행디코더 RD, 열 디코더 CD의 구성과 동일하게 이루어지며, 동일하게 동작한다.
상기 제 1 센스앰프 SA1의 입력노드 SNO에는, 용량소자로 되는 승압회로 CO를 통해 승압신호 BSTO의 입력라인이 접속되어 있다. 마찬가지로, 입력노드 SN2에는, 용량소자로 되는 승압회로 C1을 통해 승압신호 BSTO의 입력라인이 접속되어 있다. 또한, 입력노드 SN1은, 용량소자로 되는 승압회로 C2를 통해 입력노드 SN2에 접속되어 있다. 마찬가지로, 입력노드 SNO는, 용량소자로 되는 승압회로 C3을 통해 입력노드 SN3에 접속되어 있다.
이 경우, 상기 센스앰프 SA1,SA2의 감도를 ΔV로 한 경우, 승압회로 CO,C1은, 제 1 및 제 2 센스앰프 SA1,SA2의 전압 센스측의 입력노드인 입력노드 SNO, SN2의 전압을 3ΔV만큼 승압한다. 이에 대해, 상기 승압회로 C3는 입력노드 SNO의 전압이 증대하면 제 2 센스앰프 SA2의 기준측의 입력노드 SN3의 전압을 2ΔV만큼 승압한다. 마찬가지로, 상기 승압회로 C2는 입력노드 SN1의 전압이 증대하면 제 2 센스앰프 SA2의 전압센스측의 입력노드 SN2의 전압을 2ΔV만큼 승압한다.
즉, 상기 승압회로 CO,C1은 제 1 전압설정회로를 구성한다.
이 경우, 제 3 실시예와 동일하게, 선택 메모리셀을 CELLO로 하고, 워드선 WLO의 전압레벨은 "H"이고, 워드선 WL1∼WLn, 비트선 분리신호 CUT1 및 디스챠지신호 DIS1의 전압레벨은 "L"로 유지되는 것으로 한다.
이하, 상기 구성의 반도체 기억장치에 있어서의 독출동작에 대해 제14도의 타이밍챠트에 따라 상세히 설명한다. 또한, 제15(a)∼15(h)도는 제14도에 보인 동작시에 있어서의 각 입력노드의 전압을 나타낸다.
이 경우, 상기 비트선 분리신호 CUTO의 레벨은 Vcc로 되어 있고, 트랜지스터(181,184,182‥‥)은 ON으로 되어 입력노드 SN0,SN2는 비트선 BLO에 접속되어 있는것으로 한다. 또한, 이미 프리챠지신호 PRE의 레벨을 Vcc로 하여, 제 1 센스앰프 SA1의 입력노드 SN0,SN1, 제 2 센스앰프 SA2의 입력노드 SN2,SN3, 및 비트선 BLO로의 충전이 개시되고 있는 것으로 한다.
제 3 실시예와 같이, 시점 tO에서 입력노드 SNO∼SN3 및 비르선 BLO에 대한 프리챠지를 종료하고, 시점 tl에서 비트신 BL1을 그라운드 전압 Vss에 접속한다. 상기 비트선 BLO 및 입력노드 SNO,SN2의 전압이, 메모리셀 CELLO에 유지되어 있는 정보가 "1"인 경우에는 2ΔV, "10"인 경우에는 4ΔV, "11"인 경우에는 6ΔV만큼, 프리차지전압 Vpre보다도 저하한 시점 t2에서, 입력노드 SNO,SN2를 비트선 BLO로 부터 분리한다.
또한, 시점 t3에서, 승압회로 CO 및 승압회로 C1을 동작시켜, 제15(a)∼15(h)도에 보인 바와 같이, 입력노드 SNO,SN2의 전압을 3ΔV(최대 디스챠지전압 6ΔV의 1/2)만큼 승압한다. 이에 따라, 상기 정보가 "0", "1"인 경우에는, 입력노드 SNO,SN2의 전압은, 기준전압으로서의 입력노드 SN1,SN3의 전압(즉, 프리챠지전압 Vpre)보다 높게 된다. 이에 대해, 상기 정보가 "10", "11"인 경우 입력노드 SNO,SN2의 전압은, 기준전압으로서의 프리챠지전압 Vpre보다 낮게 된다.
다음, 시점 t4에서 센스신호 SEP0의 레벨을 Vcc로 하여, 제 1 센스앰프 SA의 p채널트랜지스터 PO, P1만을 동작시킨다. 이에 따라, 제15(a)도, 제15(c)도에 보인 바와 같이, 상기 정보가 "0", "1"인 경우에는, 입력노드 SNO의 전압이 기준전압으로서의 프리챠지전압 Vpre보다 높기 때문에, 입력노드 SN0측의 전압이 급격히 중대한다. 이에 대해, 제15(e)도, 제15(g)도에 보인 바와 같이, 상기 정보가 "10", "11"인 경우에는 입력노드 SNO의 전압이 기준전압으로 작용하는 프리챠지전압 Vpre보다 낮기 때문에, 입력노드 SN1측의 전압이 급격히 증대한다.
상기 제 1 센스앰프 SA1의 P채널 트랜지스터 PO,01에 의한 센스동작이 개시되면, 입력노드 SNO,SN1의 전압변화가 제 2 센스앰프 SA2의 입력노드 SN2,SN3에 전해진다.
예컨대, 상기 정보가 "0", "1"로서 입력노드 SMO의 전압이 증대한 경우에는, 승압회로 C3에 의해 입력노드 SN3의 진압이 2ΔV만큼 승압된다. 또한, 상기 정보가 "10", "11"로서 입력노드 SN1의 전압이 증대한 경우에는, 승압회로 C2에 의해 입력노드 SN2의 전압이 2ΔV만큼 승압된다.
또한, 상기 제 1 센스앰프 SA1의 P채널 트랜지스터 PO,01에 의한 센스결과의 입력노드 SN2,SN3로의 전달은 극히 단시간(예컨대 5nsec)에 행해진다.
이 경우, 상기 정보가 "0"인 경우에는 입력노드 SN3의 전압이 2ΔV만큼 승압되나, 승압회로 C1에 의한 승압에 의해 이미 입력노드 SN2의 전압이 입력노드 SN3의 전압보다 3ΔV만큼 높게되어 있기 때문에, 결과적으로 입력노드 SN2의 전압이 입력노드 SN3보다 전압이 높다.
또한, 상기 정보가 "1"인 경우에는 승압회로 C1에 의한 승압에 의해 입력 노드 SN2의 전압이 입력노드 SN3의 전압보다 약간 ΔV만큼 높게되어 있다. 따라서, 입력노드 SN3의 전압이 2ΔV만큼 승압됨으로써 , 결과적으로 입력노드 SN3가 입력노드 SN2보다 전압이 높게된다.
또한, 상기 정보가 "10"인 경우에는 승압회로 C1에 의한 승압에 의해 입력 노드 SN3의 전압이 입력노드 SN2의 전압보다 약간 ΔV만큼 높게되어 있다. 따라서 , 입력노드 SN2의 전압이 2ΔV만큼 승압됨으로써, 결과적으로 입력노드 SN2가 입력노드 SN3보다 전압이 높게된다.
또한, 상기 정보가 "11"인 경우에는 이미 입력 노드 SN3의 전압이 입력노드 SN2의 전압보다 3ΔV만큼 높게되어 있다. 따라서 , 입력노드 SN2의 전압이 2ΔV만큼 승압되어도 입력노드 SN3가 입력노드 SN2보다도 전압이 높다.
이에 따라, 상기 입력노드 SN2, SN3간에 화실히 전압차가 발생한 시점 t5에서, 센스신호 SEP1의 레벨을 Vcc로 하여 제 2 센스앰프 SA2의 p채널 트랜지스터 P2,P3를 동작시킨다. 다음, 시점 t6에서 센스신호 SEPO의 레벨을 GND로 하여 제 1 및 제 2 센스앰프 SA1,SA2의 n채널 트랜지스터 NO∼N3를 동작시킨다. 이에 따라, 제15(b), 15(d), 15(f), 15(h)도에 보인 바와 같이 , 입력노드 SNO, SN1의 전위차 및 입력 노드 SN2, SN3의 전위차가 전압 Vcc까지 증폭된다. 단, 상기 정보가 "0", "10"인 경우에는,
입력노드 SN2의 전압 > 입력노드 SN3의 전압이고,
상기 정보가 "1", "11"인 경우에는,
입력노드 SN2의 전압 < 입력노드 SN3의 전압이다.
상기 제 2 센스앰프 SA2의 동작이 거의 종료한 시점 t7에서 열선택신호 CSEL의 레벨을 Vcc로 하여, 입력노드 SNO,SN1,SN2,SN3를 데이타선(190)에 접속한다. 다음, 입력노드 SNO,SN1,SN2,SN3의 전압을 독출함으로써, 메모리셀 CELL0에 유지된 정보의 독출동작을 종료한다.
이와 같이 본 실시예에 있어서는, 상기 메모리셀 CELLO가 선택되어, 제 1 및 제 2 센스앰프 SA1,SA2의 입력노드 SNO, SN2의 전압이 선택메모리셀 CELLO의 유지정보에 따른 전압만큼 프리챠지 전압 Vpre보다 저하한 후, 승압회로 CO,C1의 동작에 의해 입력노드 SNO, SN2의 전압을 최대 디스챠지 전압의 1/2(3ΔV)만큼 승압한다. 이에 따라, 제 1 센스앰프 SA1의 p채널트랜지스터 PO, P1만을 동작시킨다. 따라서, 입력노드 SN0의 전압 > 입력노드 SN1의 전압인 경우에는, 승압회로 C3의 동작에 의해, 재 2 센스앰프 SA2의 기준측의 입력노드 SN3의 전압이 2ΔV만큼 승압된다. 한편, 입력노드 SNO의 전압 < 입력노드 SN1의 전압인 경우에는, 승압회로 C2의 동작에 의해, 제 2 센스앰프 SA2의 전압센스측의 입력노드 SM2의 전압이 2ΔV만큼 승압된다. 그 후, 제 2 센스앰프 SA2의 p채널 트랜지스터 P2,P3 및 제 1, 제 2 센스앰프 SA1,SA2의 n채널 트랜지스터 NO∼N3를 동작시켜, 상기 유지정보의 "0", "1", "10", "11"를 식별하도록 하고 있다.
따라서, 본 실시예에 있어서는, 각 센스앰프 SA를 구성하는 트랜지스터의 동작개시에 시간차를 갖게하여 동작시키고 있으나, 실질적인 센스동작은 1회만 필요하다. 즉, 본 실시예에 의하면, 제14도에 보인 바와 같이, 입력노드 SNO,SN1을 비트선BL0로 부터 분리하면서 부터 제 2 센스앰프 SA2에 의한 센스동작이 종료할때 까지의 시간 t2∼t6를 25nsec로 하여 , 제 1 센스앰프 SA1과 제 2 센스앰프 SA2에서 센스동작을 2회 실시하는 종레 비휘발성 반도체 기억장치에서의 55nsec(제22도참조)나, 제 3 실시예에서의 45nsec(제10도 참조)를 대폭 단축할 수 있다.
이와 같이, 본 실시예에 의하면, 다치화에 의한 액세스시간이 증가를 억제한 반도체 기억장치를 제공할 수 있다.
[제 5 실시예]
제16도는, 제9도에 보인 반도체 기억장치를 8개의 치(3비트)화로 변경한 반도체 기억장치의 메모리셀 어레이와 센스앰프를 중심으로 한 회로도이다.
본 실시예에 있어서는, 우수 비트선 BLO와 기수 비트선 BL1을, 비트선 분리신호 CUTO로 OH/OFF하는 트랜지스터(191)를 통해 접속하고 있다. 마찬가지로, 비트선분리신호 CUT1으로 ON/OFF하는 트랜지스터(192)를 통해 접속하고 있다. 기수비트선 BL1는 제 3 센스앰프 SA3의 입력노드 SN4에 접속되어 있다.
또한, 상기 우수비트선 BLO와 기수비트선 BL1을, 비트선 분리신호 CUTO로 ON/OFF하는 트랜지스터(193)와 비트선 분리신호 CUT1으로 ON/OFF하는 트랜지스터(194)를 통해 접속하고 있다. 다음, 트랜지스터(193)와 트랜지스터(194)간을 제 2 센스앰프 SA2의 입력노드 SN2에 접속하고 있다.
또한, 승압회로 CO,Cl,C2가 동작하면, 입력노드 SNO,SN2,SN4가 7ΔV만큼 승압 되도록 되어 있다. 또한, 입력노드 SN1의 전압에 따라, 승압회로 C3,C4에 의해, 입력노드 SN2,SN4가 각각 4ΔV만큼 승압되도록 되어 있다. 또한, 입력노드 SNO의 전압에 따라, 승압회로 C5,C6에 의해, 입력노드 SN3,SN5가 각각 4ΔV만큼 승압되도록 되어 있다. 또한, 입력노드 SN3의 전압에 따라, 승압회로 C7에 의해, 입력노드 SN4가 2ΔY만큼 승압되도록 되어 있다. 또한, 입력노드 SN2의 전압에 따라, 승압회로 C8에 의해, 입력노드 SN5가 2ΔV만큼 승압되도록 되어 있다.
제17도는 상기 제 3 센스앰프 SA3의 입력노드 SN4의 전압의 입력노드 SN5의 전압(기준전압)에 대한 상대치를 나타낸다. 여기에서 , 승압회로 CO,Cl에 의한 입력노드 SNO,SN2의 승압동작은, 승압회로 C2에 의한 입력노드 SN4의 승압동작과 동일하다.
또한, 승압회로 C3,C5에 의한 입력노드 SN2,SN3의 승압동작은, 승압회로 C4,C6에 의한 입력노드 SN4,SN5의 승압동작과 동일하다. 제17도로 부터, 승압회로 CO,Cl,C2에의한 승압동작에 의해 3비트 정보중 세번째 비트의 "0","1"이 식별가능하게 되고, 승압회로 C3∼C6에 의한 승압동작에 의해 두번째 비트의 "0","1"이 식별가능하게 되고, 승압회로 C7,C8에 의한 승압동작에 의해 첫번째 비트의 "0","1"이 식별가능하게 됨을 알수 있다.
[제 6 실시예]
제18도는, 제13도에 보인 반도체 기억장치를 8개의 치(3비트)화로 변경한 반도체 기억장치의 메모리셀 어레이와 센스앰프를 중심으로 한 회로도이다.
본 실시예에 있어서의 우수비트선 BLO와 기수비트선 BL1과의 접속관계 및 비트선 BLO, BL1과 제 1∼제 3 센스앰프 SA1∼SA3간의 접속관계는 제16도에 보인 반도체 기억장치의 경우와 동일하다.
본 실시예에 있어서는, 승압회로 CO,Cl,C2의 동작에 의해 입력노드 SNO, SN2, SN4의 전압을 7ΔV만큼 승압한다. 다음, 제 1 센스앰프 SA1의 p채널 트랜지스터 PO , P1를 동작시켜,
입력노드 SNO의 전압>입력노드 SN1의 전압인 경우에는, 승압회로 C5의 동작에 의해, 제 2 센스앰프 SA2의 기준측의 입력노드 SN3의 전압을 4ΔV만큼 승압한다. 또한, 승압회로 C6의 동작에 의해, 제 3 센스앰프 SA3의 기준측의 입력노드 SN5의 전압을 4ΔV만큼 승압한다. 한편,
입력노드 SNO의 전압 < 입력노드 SN1의 전압
인 경우에는, 승압회로 C3의 동작에 의해, 제 2 센스앰프 SA2의 전압센스측의 입력노드 SN2의 전압을 4ΔV만큼 승압한다. 또한, 승압회로 C4의 동작에 의해, 제 3 센스 앰프 SN3의 전압센스측의 입력노드 SN4의 전압을 4ΔV만큼 승압한다.
또한, 상기 제 2 센스앰프 SA2의 p채널 트랜지스터 P2,P3를 동작시켜,
입력노드 SN2의 전압 > 입력노드 SN3의 전압
인 경우에는, 승압회로 C8의 동작에 의해, 제 3 센스앰프 SA3의 기준측의 입력노드 SN5의 전압을 2ΔV만큼 승압한다. 한편,
입력노드 SN2의 전압 < 입력노드 SN3의 전압
인 경우에는, 승압회로 C7의 동작에 의해, 제 3 센스앰프 SA3의 전압센스측의 입력노드 SN4의 전압을 2ΔV만큼 승압한다.
그 결과, 제 3 센스앰프 SA3의 입력노드 SN4의 전압의 입력노드 SN5의 전압(기준전압)에 대한 상대치의 변화는, 거의 제17도과 동일하게 된다. 따라서, 실질적으로 1회의 센스동작으로 8치를 식별할 수 있다.
또한, 상기 제 5, 제 6 실시예에 있어서는, 8치(3비트)/메모리셀의 경우를 예를 들어 설명했으나, 10치(4비트)/메모리셀이상의 경우에도 동일하다.
또한, 상기 제 3∼제 6 실시예에 있어서의 승압회로 C1∼C8은, 예컨대 2층의 폴리실리콘간에 개재된 산화막으로 형성해도 좋으며 , MOS커패시터로 구성해도 좋다.
또한, 그의 용량치는 회로형성시의 마스크 변경이나 회로형성후의 스위칭회로의 절환등에 의해, 또는 승압신호 BSTO,BST1의 "H"레벨의 전압을 변경함으로써 용이하게 설정할 수 있다.
이와 같은 용량치의 설정은, 프리챠지 전압 Vpre와는 센스감도 ΔV이상 다른 각종 기준전압 Vref를 제공하는 것 보다 높은 정확도로 행할 수 있다. 따라서, 높은 정확도와 고속성이 요구되는 다치 센스동작에 가장 적합하다.
또한, 상기 제 3∼제 6 실시예에 있어서의 메모리셀 CELL의 트랜지스터는 n채널 트랜지스터이나, p채널 트랜지스터인 경우에도 적용할 수 있다.
또한, 상기 실시예에 있어서는, 메모리셀로서 가상접지방식의 메모리셀 어레이를 사용했으나, 통상의 NAND형 , NOR형, DINOR형으로 불리우는 메모리셀 어레이도 적용할 수 있다. 또한, 메모리셀도, 스플릿게이트형도 포함하여 플래시메모리의 모두, 또는 EEPROM이나 ROM과 같은 일반적인 비휘발성 메모리셀에도 적용할 수 있다.
또한, 랜덤 액세스형은 물론 시리얼 액세스형도 사용할 수 있다.
이상으로 부터 명백한 바와 같이, 본 발명의 반도체 기억장치는, 스위칭회로에 의해 센스앰프의 제 2 입력단자를 데이타선에 접속하고, 프리챠지 회로에 의해 제 1 및 제 2 입력단자를 프리챠지하고, 행디코더회로 및 열디코더회로에 의해 하나의 비휘발성 메모리셀을 선택하여 비트선에 상기 데이타선을 접속하고, 상기 제 2 입력단자의 전압이 전압설정회로의 스압전압(또는 강압전압)의 2배만큼 저하(또는 상승) 하는 데에 충분한 시간이 경과한 후에 상기 스위칭회로에 의해 상기 제 2 입력단자와 데이타선이 분리되고, 상기 전압설정회로에 의해 상기 제 2 입력단자의 전압이 상기 소정 전압만큼 승압(또는 강압)된다. 그 결과, 상기 선택된 비휘발성 메모리셀의 정보가 "0" 또는 "1"의 어느 것으로 되어도, 상기 제 2 입력단자의 전압과 프리챠지전압간의 승압전압(또는 강압전압)만큼의 전압차를 제공할 수 있다.
따라서, 상기 제 1 입력단자의 프리챠지전압을 그대로 상기 센스앰프의 기준전압으로 사용할 수 있다. 즉, 본 발명에 의하면, 상기 제 2 입력단자의 전압이 프리챠지 레벨로 부터 기준레벨까지 저하하는 데에 필요한 시간을 기다릴 필요가 없어, 그 만큼 센스시간을 단축할 수 있다.
또한, 상기 전압설정회로에 의해 승압(또는 강압)되는 상기 소정 전압을 센스 감도에 상당하는 소정 전압으로 함으로써 제 1 및 제 2 입력단자간의 전압차를 센스감도로 할 수 있다. 또한, 그 경우에 있어서의 전 디스챠지 전압은 센스감도의 2배 정도이기 때문에, 본 반도체 기억장치는 소전류로 동작할 수 있다.
따라서, 확산비트선에 다수의 비휘발성 메모리셀가 접속되어도, 센스감도를 저하시키지 않고 센스시간을 단축할 수 있다.
본 발명의 1 실시예에 의한 반도체 기억장치의 프리챠지 회로는, 상기 제 1 및 제 2 입력단자를 동일한 전압으로 프리챠지하기 때문에, 상기 제 2 입력단자의 전압과 상기 제 1 입력단자의 전압(프리챠지 전압)간의 전위차를, 선택된 비휘발성 메모리셀의 정보가 "0" 또는 "1"인 지에 관계없이 서로 동일하게 할 수 있다. 따라서, 상기 제 1 입력단자의 프리챠지전압을 상기 센스앰프의 기준전압으로 하여, 상기 선택된 비휘발성 메모리셀의 정보를 확실히 판정할 수 있다.
본 발명의 1 실시예의 반도체 기억장치는, 상기 메모리셀 어레이, 행 디코딩회로, 열 디코딩 회로를 포함하는 세트를 2세트 갖고, 상기 센스앰프에 있어서의 제 1 및 제 2 입력단자는 2개의 스위칭회로에 의해 다른 데이타선에 접속되고, 상기 제 1 및 제 2 입력단자의 전압을 상기 소정 전압만큼 승압(또는 강압)하는 2개의 전압설정회로의 어느 일방을 선택회로에 의해 선택적으로 동작시키기 때문에, 어드레스 신호에 따라 어느 일방의 메모리셀 어레이가 선택된 경우에는, 비선택 메모리셀 어레이의 비트선에 대응하는 상기 데이타선에 접속된 입력단지의 전압은 프리챠지 전압으로 유지 된다.
따라서, 상기 프리챠지 전압으로 유지된 입력단자를 그 시점에서 제 1 입력단자로 간주하는 한편, 선택 메모리셀 어레이의 비트선에 대응하는 데이타선에 접속되는 입력단자를 제 2 입력단자로 간주하여, 상기 2조의 메모리셀 어레이에 있어서의 선택 비휘발성 메모리셀의 정보를 판정하는 경우의 센스시간을 단축할 수 있다.
본 발명의 1 실시예의 반도체 기억장치는, 독출시에 있어서 , 2개의 매모리셀 어레이에 있어서의 비선택 메모리셀 어레이의 비트선은 스위칭회로에 의해 데이타선으로 부터 분리되므로, 상기 비선텍 매모리셀 어레이로 부터의 상기 데이타선측에 대한 외란이나 간섭을 완전히 방지할 수 있다.
본 발명의 1 실시예의 반도체 기억장치에 있어서의 선택회로는, 입력된 어드레스 신호에 따라, 선택 메모리셀 어레이의 비트선에 접속된 데이타선측의 입력단자를 승압(또는 강압)하는 전압설정회로를 선택하여 동작시키기 때문에, 동작시킬 전압 설정회로를 메모리셀 어레이의 선택 정보에 따라 적절히 선택할 수 있다.
본 발명의 1 실시예의 반도체 기억장치는, 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자를 프리챠지하고, 하나의 비휘발성 메모리셀의 선택으로 부터 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압이 제 1 전압설정회로의 승압전압(또는 강압전압)의 2배만큼 저하(또는 상승)하는 데에 충분한 시간이 경과한 후에 상기 제 1 전압설정회로에 의해 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압을 소정 전압만큼 승압(또는 강압)하고, 선택회로에 의해, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라 제 2 전압설정회로 또는 제 3 전압설정회로를 동작시켜, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압을 설정하기 때문에, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 적어도 제2비트를 갖는 다치 정보의 상위 비트의 치에 따라 설정되는 한편, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가, 상기 다치 정보의 상위 비트의 다음 비트의 치에 따라 설정된다.
이에 따라, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라, 상기 선택된 비휘발성 메모리셀의 다치 정도의 상기 상위 비트의 치를 식별하고, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라 상기 상위 비트의 다음 비트의 치를 식별할 수 있다.
이 경우, 상기 제 1 및 제 2 센스앰프는 상기 제 1 및 제 2 입력단지의 프리챠지 전압 또는 그의 승압(또는 강압)전압을 기준전압으로 사용하기 때문에, 복수의 기준전압을 생성하는 기준전압 발생회로를 필요로 하지 않고 다치화에 의한 회로증가를 억제할 수 있다.
본 발명의 1 실시예에 의한 반도체 기억장치의 선택회로는, 상기 제 1 센스앰프의 제 1 입력단자의 전압이 제 2 입력단자의 전압보다 높은 경우에는 상기 제 3 전압설정회로를 동작시키는 한편, 제 2 입력단자의 전압이 제 1 입력단자의 전압보다 높은 경우에는 상기 제 2 전압설정회로를 동작시키기 때문에, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계를 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계에 따라 최적으로 설정할 수 있다.
본 발명의 1 실시예의 반도체 기억장치는, 제 1 및 제 2 센스앰프의 제 1 및 제 2 입력단자를 프리챠지하고, 하나의 비휘발성 메모리셀의 선택으로 부터 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압이 전압설정회로의 승압전압(또는 강압전압)의 2배만큼 저하(또는 상승)하는 데에 충분한 시간이 경과한 후에 상기 전압설정 회로에 의해 상기 제 1 및 제 2 센스앰프의 제 2 입력단자의 전압을 소정 전압만큼 승압(또는 강압)하고, 상기 제 1 센스앰프의 제 1 입력단자의 전압이 제 2 입력단자의 전압보다 높은 경우에는 제 1 용량소자에 의해 상기 제 2 센스앰프의 제 2 입력단자를 소정 전압만큼 승압(또는 강압)하는 한편, 상기 제 1 센스앰프의 제 2 입력단자의 전압이 제 1 입력단자의 전압보다 높은 경우에는 제 2 용량소자에 의해 상기 제 2 센스앰프의 제 1 입력단자를 소정 전압만큼 승압(또는 강압)하기 때문에, 상기 제 1 센스앰프의 재 1 및 제 2 입력단자의 전압의 대소관계가 상기 선택된 비휘발성 메모리셀에 유지되어 있는 적어도 제2비트를 갖는 다치정보의 상위비트의 치에 따라 설정된다. 한편, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 전압의 대소관계가 상기 다치정보의 상위비트의 다음 비트의 치에 따라 설정된다.
따라서, 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 전압에 따라, 상기 선택된 비휘발성 메모리셀의 다치정보의 상위비트의 치를 식별하고, 상기 제 2 센스 앰프의 제 1 및 제 2 입력단자의 전압에 따라, 상기 상위비트의 다음 비트의 치를 식별할 수 있다.
그 경우, 상기 제 1 및 제 2 센스앰프는, 상기 제 1 및 제 2 입력단자의 프리챠지 전압 또는 그의 승압(또는 강압)전압을 기준전압으로 사용하기 때문에, 복수의 기준전압을 생성하는 기준전압 발생회로를 필요로 하지 않고, 다치화에 의한 회로증가를 억제할 수 있다.
또한, 상기 제 2 센스앰프의 제 1 및 제 2 입력단자의 대소관계는 상기 제 1 센스앰프의 제 1 및 제 2 입력단자의 대소관계에 따라 제 1 및 제 2 용량소자에 의해 단시간에 설정된다. 따라서, 상기 제 1 및 제 2 센스앰프에 의한 1회의 센스동작에 의해, 상기 선택된 비휘발성 메모리셀에 유지되어 있는 다치정보를 짧은 액세스 시간에 판정할 수 있다.

Claims (8)

  1. 복수의 비휘발성 메모리셀(52,142) 비트선(51) 및 워드선(53)을 갖는 메모리 셀어레이(30,80,129) ; 상기 메모리셀 어레이(30,80,129)의 워드선을 선택하는 행 디코딩 회로(44,94) , 상기 메모리셀 어레이(30,80,129)의 비트선을 선택하는 열 디코딩 회로(45,95,135) ; 상기 열 디코딩 회로(45,95,135)에 의해 선택된 비트선(51)에 접속된 데이타 선 (28,78,118) ; 상기 데이타선(28,78,118)에 접속된 제 1 입력단자(25,75,115)와 제2입력단자(24,74,114)를 갖고 상기 제 1 입력단자(25,75,115)와 제2입력단자(24,74,114)간의 전압차를 증폭하는 센스앰프(21,71,111); 상기 제 1 및 제 2 입력단자(25,75,115 : 24,74,114)를 소정 전압으로 프리챠지하는 프리챠지 회로(48,49,98,99,138,139); 상기 데이타선(28,78,118)과 상기 제 2 입력단자(24,74,114)간의 접속 및 차단을 행하는 스위칭 회로(26,76,116); 및 상기 제2입력단자(24,74,114)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 센스앰프(21,71,111)의 센스 레벨을 설정하는 전압 설정 회로(40,90,130)를 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 프리챠지 회로(48,49,98,99,138,139)는 상기 제 1 및 제 2 입력단자(25,75,115 ; 24,74,114)를 동일한 전압으로 프리챠지하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 복수의 비휘발성 메모리셀(55,145), 비트선(54) 및 워드선(56)을 갖는 메모리셀 어레이 (31,121) ; 상기 메모리셀 어레이(31,121)의 워드선을 선택하는 행 디코딩 회로(46,136); 상기 메모리셀 어레이(31,121)의 비트선을 선택하는 열 디코딩 회로(47,137): 상기 열 디코딩 회로(47,137)에 의해 선택된 비트선(54) 및 상기 센스앰프(21,111)의 제 1 입력단자(25,115)에 접속된 데이타선(29,119); 상기 센스앰프(21,111)의 제 1 입력단자(25,115)와 상기 제 1 입력단자(25,115)측의 데이타선(29,119)간의 접속 및 차단을 행하는 스위칭 회로(27,117); 상기 제 1 입력단자(25,115)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 센스앰프(21,111)의 센스 레벨을 설정하는 전압 설정 회로(41,131); 및 상기 제 1 입력단자(25,115)의 전압을 승압 또는 강압하기 위한 전압 설정 회로(41,131)와 상기 제 2 입력단자(24,114)의 전압을 승압 또는 강압하기 위한 전압 설정 회로(40,130)중 하나를 선택적으로 동작시키는 선택 회로(42,132)를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 독출단계에시 비선택 메모리셀 이레이(31,121)의 비트선(54)을 데이타선(29,119)으로 부터 분리하는 스위칭 회로(47,137)를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 선택회로(42,133)는, 입력된 어드레스 신호에 따라 상기 선택된 메모리 셀 어레이(30,120,31,121)의 비트선(51,54)에 접속된 데이타선(28,118,29,119)에 접속된 입력단자를 승압 또는 강압하기 위한 전압설정회로(40,131,41,131)를 선택적으로 동작시키는 것을 특징으로 하는 반도체 기억장치.
  6. 복수의 비휘발성 메모리셀(CELLO), 비트선(BLO,BL1,BL2) 및 워드선(WLO‥‥WLn)을 갖는 메모리셀 어레이(161); 상기 메모리셀 어레이(161)의 워드선을 선택한는 행 디코딩 회로(RD); 상기 메모리셀 어레이(161)의 비트선을 선택하는 열 디코딩 회로(CD): 상기 비트선(BLO,BL1)에 접속된 제 1 입력단자(SN1,SN3)와 제 2 입력단자 (SN0,SN2)를 갖고 상기 제 1 입력단자(SN1,SN3)와 제 2 입력단자(SNO,SN2)간의 전압차를 증폭하는 적어도 2개의 제 1 및 제 2 센스앰프(SA1,SA2); 상기 열 디코딩 회로(CD)에 의해 선택된 비트선(BLO,BL1)과 상기 제 1 및 제 2 센스앰프(SA1,SA2)의 제 2 입력단자(SNO,SN2)간의 접속 및 차단을 행하는 스위칭 회로(162,175,164,167) ; 상기 제 1 및 제 2 센스앰프(SA1,SA2)의 제 1 및 제 2 입력단자(SN1,SN3,SN0,SN2)를 소정 전압으로 프리챠지하는 프리챠지 회로(171,172,173,174), 상기 제 1 및 재 2 센스앰프(SA1,SA2)의 제 2 입력단자(SNO,SN2)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 입력단자(SNO,SN2)의 전압을 설정하는 제 1 전압 설정 회로(CO,C1); 상기 제 2 센스앰프(SA2)의 제 1 입력단자(SN3)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 센스앰프의 센스 레벨을 설정하는 제 2 전압 설정 회로(C3) ; 상기 제 2 센스앰프(SA2)의 제 2 입력단자(SN2)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 센스앰프(SA2)의 센스 레벨을 설정하는 제 3 전압 설정 회로(C2); 및 상기 제 1 센스앰프(SA1)의 제 1 입력단자(AN1) 및 제 2 입력단자(SN2)의 전압에 따라, 상기 제 2 전압 설정 회로(C3) 및 제 3 전압 설정 회로(C2)중 어느 하나를 선택적으로 동작시키는 선택회로(167,168,169,170)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 선택회로(167,168,169,170)는, 상기 제 1 센스앰프(SA1)의 제 1 입력단자(SN1)의 전압이 제 2 입력단자(SNO)의 전압보다 높은 경우에는 상기 제 3 전압설정회로(C2)를 동작시키고, 상기 제 2 입력단자(SNO)의 전압이 제 1입력단자(SN1)의 전압보다 높은 경우에는 제 2 전압설정회로(C3)를 동작시키는 것을 특징으로 하는 반도체 기억장치.
  8. 복수의 비휘발성 메모리셀(CELLO), 비트선(BLO,BL1,BL2) 및 워드선(WLO‥‥WLn)을 갖는 메모리셀 어레이(180); 상기 메모리셀 어레이(180)의 워드선을 선택하는 행 디코딩 회로(RD); 상기 메모리셀 이레이(180)의 비트선을 선택하는 열 디코딩 회로(CD); 상기 비트선(BLO,BL1)에 접속된 제 1 입력단자(SN1,SN3)와 제 2 입력단자(SNO,SN2)를 갖고 상기 제 1 입력단자(SN1,SN3)와 제 2 입력단자(SN0,SN2)간의 전압차를 증폭하는 적어도 2개의 제 1 및 제 2 센스앰프(SA1,SA2,SA3); 상기 열 디코딩 회로(CD)에 의해 선택된 비트선(BLO,BLI)과 상기 제 1 및 제 2 센스앰프(SA1,SA2)의 제 2 입력단자(SNO,SN2)간의 접속 및 차단을 행하는 스위칭 회로(181,183,184) ; 상기 제 1 및 제 2 센스앰프(SAI,SA2)의 제 1 및 제 2 입력단자 (SN1,SN3,SNO,SN2)를 소정 전압으로 프리챠지하는 프리챠지 회로(186,187,188,189); 상기 제 1 및 제 2 센스앰프(SA1,SA2)의 제 2 입력단자(SN0,SN2)의 전압을 소정 전압만큼 승압 또는 강압하여, 상기 제 2 입력단자(SN0,SN2)의 전압을 설정하는 전압 설정 회로(CO,C1); 상기 제 1 센스앰프(SA1)의 제 1 입력단자(SN1)와 상기 제 2 센스앰프(SA2)의 제 2 입력단자(SN2)에 걸쳐 제공된 제 1 용량 소자(C2); 및 상기 제 1 센스앰프(SA1)의 제 2 입력단자(SNO)와 상기 제 2 센스앰프(SA2)의 제 1 입력단자(SN3)에 걸쳐 제공된 제 2 용량 소자(C3)를 포함하는 것을 특징으로 하는 반도체 기억장치.
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