WO2023242668A1 - 半導体装置、及び記憶装置 - Google Patents

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WO2023242668A1
WO2023242668A1 PCT/IB2023/055745 IB2023055745W WO2023242668A1 WO 2023242668 A1 WO2023242668 A1 WO 2023242668A1 IB 2023055745 W IB2023055745 W IB 2023055745W WO 2023242668 A1 WO2023242668 A1 WO 2023242668A1
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WO
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transistor
bit line
circuit
potential
wiring
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PCT/IB2023/055745
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English (en)
French (fr)
Inventor
岡本佑樹
松嵜隆徳
大貫達也
濱田俊樹
Original Assignee
株式会社半導体エネルギー研究所
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a memory device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to a product, method, driving method, or manufacturing method.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification etc. include semiconductor devices, display devices, light emitting devices, power storage devices, optical devices, imaging devices, lighting devices, arithmetic devices, Examples include a control device, a storage device, an input device, an output device, an input/output device, a signal processing device, an electronic computer, an electronic device, a driving method thereof, or a manufacturing method thereof.
  • a CPU is an assembly of semiconductor elements having a semiconductor integrated circuit formed into a chip by processing a semiconductor wafer, and having electrodes as connection terminals formed thereon.
  • circuits such as LSIs, CPUs, and memories are mounted on circuit boards (eg, printed wiring boards) and used as one of the components of various electronic devices.
  • a technique of configuring a transistor using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention.
  • the transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a low power consumption CPU that utilizes the characteristic of a transistor using an oxide semiconductor that the leakage current is small.
  • Patent Document 2 discloses a memory device and the like that can retain stored content for a long period of time by applying the characteristic that a transistor using an oxide semiconductor has a small leakage current.
  • Patent Document 3 discloses a technique for increasing the density of integrated circuits.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be highly integrated.
  • one of the objects is to provide a semiconductor device whose manufacturing cost can be reduced.
  • one of the challenges is to provide a semiconductor device that can reduce power consumption.
  • one of the objects is to provide a semiconductor device that can increase the operating speed.
  • one of the objects is to provide a semiconductor device that can be miniaturized.
  • one of the challenges is to provide a new semiconductor device.
  • One aspect of the present invention includes a first circuit, a second circuit, a third circuit, a fourth circuit, a first wiring, a second wiring, a third wiring, a fourth wiring, and a fifth wiring.
  • the first circuit is electrically connected to the second circuit via the first wiring
  • the first circuit is electrically connected to the fourth circuit via each of the third wiring and the fourth wiring.
  • the second circuit is electrically connected to the third circuit via the fifth wiring
  • the first circuit is connected to the first wiring, the second wiring, the third wiring, and the fourth wiring.
  • the third circuit has a function of holding a potential corresponding to the first data
  • the second circuit has a function of holding a potential corresponding to the first data.
  • the fourth circuit is a semiconductor device that has a function of outputting a potential corresponding to the first data or the second data according to the potential difference between the third wiring and the fourth wiring.
  • the first circuit includes a first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor, and the first transistor is connected to the first wiring.
  • the second transistor has a function of making conductive or non-conductive between the first wiring and the third wiring, and the second transistor has a function of bringing conductive or non-conductive between the first wiring and the third wiring.
  • the third transistor has a function of bringing the second wiring and the fourth wiring into a conductive state or a non-conducting state, the fourth transistor has a function of precharging the first wiring, and the fifth transistor has the function of It is possible to have a function of precharging the second wiring.
  • the first circuit includes a first transistor, a second transistor, a third transistor, a first capacitor, and a second capacitor, and the first transistor is connected to the first wiring.
  • the second transistor has a function of making conductive or non-conductive between the first wiring and the third wiring, and the second transistor has a function of bringing conductive or non-conductive between the first wiring and the third wiring.
  • the three transistors have a function of making conductive or non-conductive between the second wiring and the fourth wiring, the first capacitor has a function of changing the potential of the first wiring, and the second capacitor has a function of changing the potential of the first wiring. , can have a function of changing the potential of the second wiring.
  • the first circuit includes a first transistor, a second transistor, and a third transistor, and the first transistor is in a conductive state or in a conductive state between the first wiring and the second wiring.
  • the second transistor has a function of bringing the first wiring and the third wiring into a conductive state or a non-conducting state
  • the third transistor has a function of bringing the second wiring and the fourth wiring into a conductive state or a non-conducting state.
  • the fourth circuit includes a sixth transistor and a seventh transistor, and the sixth transistor has a function of precharging the third wiring.
  • the seventh transistor can have a function of precharging the fourth wiring.
  • the fourth circuit is provided on the substrate, the first circuit and the second circuit are provided on the first layer disposed on the substrate, and the fourth circuit is provided on the first layer disposed on the substrate.
  • 3 circuits may be provided in each of the plurality of second layers disposed on the substrate, the substrate may include a Si transistor, and each of the first layer and the plurality of second layers may include an OS transistor. .
  • one aspect of the present invention includes the semiconductor device described in (5) above and a fifth circuit, wherein the fifth circuit is provided in each of the plurality of second layers, and the fifth circuit is provided in each of the plurality of second layers.
  • This is a memory device that has the function of outputting signals that control the operations of three circuits.
  • One embodiment of the present invention can provide a semiconductor device that can be highly integrated. Alternatively, it is possible to provide a semiconductor device whose manufacturing cost can be reduced. Alternatively, a semiconductor device that can reduce power consumption can be provided. Alternatively, a semiconductor device that can increase operating speed can be provided. Alternatively, a semiconductor device that can be miniaturized can be provided. Alternatively, a new semiconductor device can be provided. Alternatively, a memory device including one or more of the semiconductor devices listed above can be provided.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a schematic diagram illustrating a configuration example of a semiconductor device.
  • FIG. 3A is a schematic diagram illustrating a configuration example of a semiconductor device.
  • FIG. 3B is a circuit diagram illustrating a configuration example of a semiconductor device.
  • 4A to 4D are circuit diagrams illustrating a configuration example of a semiconductor device.
  • 5A and 5B are circuit diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 6 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 7 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 8 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 9A and 9B are schematic diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 10 is a schematic diagram illustrating an example of the configuration of an electronic computer.
  • FIG. 11A is a flowchart illustrating an example of the operation of the computer.
  • FIGS. 11B and 11C are schematic diagrams illustrating an example of the operation of the electronic computer.
  • FIG. 12 is a circuit diagram illustrating a configuration example of a semiconductor device.
  • FIG. 13 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 14 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a semiconductor device.
  • 16A and 16B are circuit diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 17 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 18 is a timing chart illustrating an example of the operation of the semiconductor device.
  • 19A and 19B are schematic diagrams illustrating a configuration example of a storage device.
  • 20A and 20B are schematic diagrams illustrating a configuration example of a storage device.
  • FIG. 21A is a circuit diagram illustrating a configuration example of a storage device.
  • FIG. 21B is a timing chart illustrating an example of the operation of the storage device.
  • 22A to 22E are circuit diagrams illustrating configuration examples of memory circuits.
  • 23A and 23B are plan layout diagrams illustrating a configuration example of a storage device.
  • FIG. 24A is a top view showing an example of a semiconductor device.
  • 24B to 24D are cross-sectional views showing an example of a semiconductor device.
  • 25A and 25B are schematic diagrams illustrating an example of a semiconductor device.
  • 26A and 26B are diagrams illustrating an example of an electronic component.
  • 27A to 27E are schematic diagrams illustrating an example of a storage device.
  • 28A to 28H are diagrams illustrating an example of an electronic device.
  • 29A and 29B are diagrams showing an example of an electronic device.
  • FIG. 30 is a diagram showing an example of space equipment.
  • FIG. 31 is a diagram illustrating an example of a storage system applicable to a data center.
  • FIG. 32 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 33 is a diagram illustrating the characteristics of a transistor used for estimating the operation of a semiconductor chip.
  • FIG. 34 is a diagram illustrating the characteristics of a transistor used for estimating the operation of a semiconductor chip.
  • FIG. 35 is a diagram illustrating the characteristics of
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to, for example, a circuit including a semiconductor element (for example, a transistor, a diode, a photodiode, etc.), or a device having the same circuit. It also refers to any device that can function by utilizing the characteristics of semiconductors. For example, an integrated circuit, a chip including an integrated circuit, or an electronic component containing a chip in a package is an example of a semiconductor device. Further, for example, a storage device, a display device, a light emitting device, a lighting device, or an electronic device is itself a semiconductor device and may include a semiconductor device.
  • a semiconductor element for example, a transistor, a diode, a photodiode, etc.
  • X and Y when it is stated that X and Y are connected, it means that X and Y are electrically connected, and when X and Y are functionally connected.
  • the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, the present invention is not limited to predetermined connection relationships, for example, the connection relationships shown in the diagrams or text, and connection relationships other than those shown in the diagrams or text are also disclosed in the diagrams or text. It is assumed that X and Y are each objects (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.).
  • An example of a case where X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display device, light emitting device, or load) can be connected between X and Y.
  • a switch for example, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display device, light emitting device, or load
  • An example of a case where X and Y are functionally connected is a circuit (for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit) that enables a functional connection between X and Y).
  • a circuit for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit) that enables a functional connection between X and Y).
  • signal conversion circuit for example, digital-to-analog conversion circuit, analog-to-digital conversion circuit, or gamma correction circuit
  • potential level conversion circuit for example, power supply circuit (for example, boost circuit, step-down circuit, etc.), or signal potential level voltage sources, current sources, switching circuits, amplifier circuits (e.g.
  • circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal One or more generation circuits, storage circuits, control circuits, etc.
  • X and Y can be connected between X and Y.
  • X and Y can be connected between X and Y.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, there is another element between or when X and Y are connected directly (i.e., when X and Y are connected without another element or circuit between them). (if applicable).
  • X, Y, the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor are electrically connected to each other, and 1 terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y.
  • the source (or first terminal, etc.) of the transistor is electrically connected to X
  • the drain (or second terminal, etc.) of the transistor is electrically connected to Y
  • the source (or (the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.''
  • X and Y are each objects (for example, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.).
  • the term “resistance element” can be, for example, a circuit element or wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes, for example, a wiring having a resistance value, a transistor through which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be translated into terms such as “resistance”, “load”, or “region having a resistance value”, for example. Conversely, the terms “resistance,””load,” or “region having a resistance value” can be translated into terms such as “resistance element,” for example.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • the resistance value of the resistance element may be determined depending on the length of the wiring.
  • the resistance element may use a conductor having a different resistivity from that of the conductor used as the wiring.
  • the resistance value of the resistance element may be determined by doping the semiconductor with an impurity.
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or It can be the gate capacitance of a transistor, etc. Therefore, in this specification and the like, a “capacitive element” is not limited to a circuit element that includes a pair of electrodes and a dielectric material included between the electrodes. The term “capacitive element” includes, for example, parasitic capacitance that occurs between wirings, or gate capacitance that occurs between one of the source or drain of a transistor and the gate.
  • capacitor element terms such as “capacitive element,” “parasitic capacitance,” or “gate capacitance” can be replaced with terms such as “capacitance.”
  • the term “capacitance” can be translated into terms such as “capacitive element,” “parasitic capacitance,” or “gate capacitance,” for example.
  • the term “a pair of electrodes” in “capacitance” can be translated into, for example, a “pair of conductors,” a “pair of conductive regions,” or a “pair of regions.”
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has a gate (also referred to as a gate terminal, gate region, or gate electrode), a source (also referred to as a source terminal, source region, or source electrode), and a drain (drain terminal, drain region, or It has three terminals called drain electrodes. Further, the transistor includes a region where a channel is formed between the drain and the source (also referred to as a channel formation region). A transistor allows current to flow between a source and a drain through a channel formation region. Note that the channel forming region is a region through which current mainly flows.
  • the gate is a control terminal that controls the amount of current flowing in the channel formation region between the source and the drain.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • one of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type or p-channel type) and the level of potential applied to the three terminals of the transistor.
  • the function as a source and the function as a drain may be interchanged. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • the connection relationship of a transistor when describing the connection relationship of a transistor, "one of the source or the drain” (or the first electrode or the first terminal), or “the other of the source or the drain” (or the second electrode, or second terminal).
  • the transistor may have a back gate in addition to the three terminals described above.
  • one of the gate or back gate of the transistor is sometimes referred to as a first gate
  • the other of the gate or back gate of the transistor is sometimes referred to as a second gate.
  • the terms "gate” and “backgate” may be interchangeable.
  • each gate is sometimes referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a transistor with a multi-gate structure having two or more gate electrodes can be used as a transistor.
  • a transistor with a multi-gate structure channel formation regions are connected in series, so that a transistor with a multi-gate structure has a structure in which a plurality of transistors are connected in series. Therefore, a transistor with a multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • a transistor with a multi-gate structure operates in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. ⁇ Current characteristics can be obtained.
  • Transistors with voltage-current characteristics with flat slopes can create ideal current source circuits or active loads with extremely high resistance values.
  • a transistor having voltage/current characteristics with a flat slope can realize, for example, a differential circuit or a current mirror circuit with good characteristics.
  • the circuit element may include a plurality of circuit elements.
  • the resistor includes two or more resistors electrically connected in series.
  • the capacitor includes a case where two or more capacitors are electrically connected in parallel.
  • the transistor has two or more transistors electrically connected in series, and the gates of each transistor are electrically connected to each other.
  • the switch has two or more transistors, and two or more transistors are connected electrically in series or in parallel.
  • the gates of the respective transistors are electrically connected to each other.
  • a “node” may be, for example, a “terminal,” “wiring,” “electrode,” “conductive layer,” “conductor,” or “conductor,” depending on the circuit configuration or device structure. It is possible to paraphrase it as “impurity region”. Furthermore, for example, “terminal” or “wiring” can be translated into “node”.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential”. Note that the ground potential does not necessarily mean 0V.
  • potential is relative. That is, as the reference potential changes, for example, the potential applied to the wiring, the potential applied to the circuit, or the potential output from the circuit also changes.
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential low level potential
  • L level potential
  • current refers to a charge movement phenomenon (electrical conduction).
  • electrical conduction electrical conduction
  • the statement that "electrical conduction of a positively charged body is occurring” can be translated into “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, and complex ions. Note that carriers differ depending on the system in which current flows (eg, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "direction of current" in, for example, wiring is the direction in which positive carriers move, and is expressed in terms of the amount of positive current.
  • the direction in which negative carriers move is opposite to the direction of current, and is expressed by a negative amount of current. Therefore, in this specification, etc., when there is no mention of the positive or negative current (or the direction of the current), for example, a statement such as “current flows from element A to element B” is replaced with “current flows from element B to element A.” It can be paraphrased as "flowing”. Furthermore, for example, a statement such as "current is input to element A” can be paraphrased to "current is output from element A”.
  • ordinal numbers such as “first,” “second,” or “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be referred to as “second” in other embodiments or claims, etc. It is possible that Further, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • words indicating arrangement such as “above,” “below,” “above,” or “below” refer to the positional relationship between components. It is sometimes used for convenience to explain things. Further, the positional relationship between the constituent elements changes as appropriate depending on the direction in which each constituent element is depicted. Therefore, the words and phrases indicating the arrangement described in this specification and the like are not limited thereto, and can be appropriately rephrased depending on the situation. For example, the expression “insulator located on the upper surface of the conductor” can be translated into “insulator located on the lower surface of the conductor” by rotating the orientation of the drawing by 180 degrees. Additionally, the expression “insulator located on the top surface of the conductor” can be translated into “insulator located on the left (or right) surface of the conductor” by rotating the orientation of the drawing 90 degrees. can.
  • electrode B on insulating layer A does not necessarily mean that electrode B is formed on insulating layer A in direct contact with it, but that other components are provided between insulating layer A and electrode B. Do not exclude what is included.
  • words such as “row” or “column” may be used to describe components arranged in a matrix and their positional relationships. Further, the positional relationship between the constituent elements changes as appropriate depending on the direction in which each constituent element is depicted. Therefore, the terms such as “row” and “column” described in this specification and the like are not limited thereto, and can be appropriately rephrased depending on the situation. For example, the expression “row direction” can be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • electrode B overlapping insulating layer A is not limited to the state in which electrode B is formed on insulating layer A.
  • electrode B overlapping insulating layer A refers to, for example, a state in which electrode B is formed under insulating layer A, or a state in which electrode B is formed on the right (or left) side of insulating layer A. , etc. are not excluded.
  • the term “adjacent” or “nearby” does not limit that components are in direct contact with each other.
  • the expression “electrode B adjacent to insulating layer A” does not require that insulating layer A and electrode B be in direct contact with each other, and that other components may be present between insulating layer A and electrode B. Do not exclude what is included.
  • words such as “film” and “layer” may be interchangeable depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • words such as “film” or “layer” may not be used and can be replaced with other words depending on the situation.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.” Further, the term “conductor” may be changed to the term “conductive layer” or “conductive film.” For example, the term “insulating layer” or “insulating film” may be changed to the term “insulator.” Further, the term “insulator” may be changed to the term “insulating layer” or “insulating film.”
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes, for example, a case where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” includes, for example, cases where a plurality of "electrodes", “wirings”, or “terminals” are formed integrally.
  • an “electrode” can be part of a “wiring” or a “terminal.” Further, for example, a “terminal” can be a part of a “wiring” or an “electrode.” Furthermore, for example, terms such as “electrode,” “wiring,” or “terminal” may be replaced with terms such as "region.”
  • terms such as “wiring,” “signal line,” or “power line” may be interchangeable depending on the situation.
  • the term “wiring” may be changed to the term “signal line.”
  • the term “wiring” may be changed to a term such as "power line”.
  • the reverse is also true; for example, terms such as “signal line” or “power line” may be changed to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • the reverse is also true; for example, a term such as “signal line” may be changed to a term such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as "signal”, for example.
  • the reverse is also true; for example, a term such as “signal” may be changed to the term “potential”.
  • a “switch” includes a plurality of terminals and has a function of switching (selecting) conduction or non-conduction between the terminals. For example, when a switch has two terminals and is electrically conductive between the two terminals, the switch is said to be “in a conducting state” or “in an on state.” Furthermore, when there is no conduction between both terminals, the switch is said to be “in a non-conducting state” or "in an off state.” Note that switching the switch to one of a conductive state and a non-conductive state, or maintaining one of a conductive state and a non-conductive state, is sometimes referred to as "controlling a conductive state.”
  • a switch is a device that has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching the path through which current flows.
  • the switch for example, an electrical switch or a mechanical switch can be used.
  • the switch is not limited to a specific type as long as it can control the current.
  • switches that are normally in a non-conducting state, but become conductive by controlling the conductive state, and such switches are sometimes referred to as "A contacts.”
  • switches are sometimes referred to as "B contacts.”
  • electrical switches include transistors (e.g. bipolar transistors or MOS transistors), diodes (e.g. PN diode, PIN diode, Schottky diode, MIM (Metal Insulator Metal) diode, MIS (Metal Insulator Semiconductor) diode). de , diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors e.g. bipolar transistors or MOS transistors
  • diodes e.g. PN diode, PIN diode, Schottky diode, MIM (Metal Insulator Metal) diode, MIS (Metal Insulator Semiconductor) diode). de , diode-connected transistors, etc.
  • the "conducting state" or “on state” of the transistor means, for example, a state in which the source electrode and drain electrode of the transistor can be considered to be electrically short-circuited, or a state in which the source electrode and drain electrode are considered to be
  • the "non-conducting state” or “off state” of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when a transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • Examples of mechanical switches include switches using MEMS (micro electro mechanical systems) technology.
  • the switch includes a mechanically movable electrode, and movement of the electrode selects a conducting state or a non-conducting state.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “substantially perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • the heights match or approximately match means that the heights from the reference plane (for example, a flat surface such as the substrate surface) are the same in cross-sectional view.
  • the surface of a single layer or a plurality of layers may be exposed by performing a planarization process (typically a CMP process).
  • the surfaces to be subjected to CMP processing have the same height from the reference surface.
  • the heights of the plurality of layers may not be strictly equal depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing.
  • the heights match or approximately match For example, if there are two layers with different heights (here, the first layer and the second layer) with respect to the reference plane, the height of the top surface of the first layer and the height of the second layer A case where the difference between the top surface height and the top surface height is 20 nm or less is also referred to as “the heights match or approximately match”.
  • the ends match or roughly match means that at least a part of the outlines of the stacked layers overlap when viewed from above.
  • the upper layer and the lower layer may be processed using the same mask pattern or partially the same mask pattern.
  • the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. In this specification and the like, this case is also referred to as "the ends match or roughly match.”
  • a semiconductor impurity refers to, for example, a substance other than the main component constituting a semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • the defect level density of the semiconductor may increase, carrier mobility may decrease, or crystallinity may decrease.
  • the semiconductor is an oxide semiconductor
  • examples of impurities that change the properties of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, or oxides.
  • transition metals other than the main components of semiconductors. In particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon or nitrogen.
  • Oxygen vacancies may be formed in the oxide semiconductor due to, for example, mixing of impurities.
  • impurities include oxygen, group 1 elements other than hydrogen, group 2 elements, group 13 elements, or group 15 elements. be.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into, for example, oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide is sometimes called an oxide semiconductor.
  • the metal oxide is a metal oxide semiconductor (metal oxide semiconductor). semiconductor).
  • OS transistor can be translated as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides. Further, a metal oxide containing nitrogen may be called a metal oxynitride.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, these configuration examples can be combined as appropriate.
  • drawings and the like related to this specification may include variations in signals, voltages, or currents due to noise, or variations in signals, voltages, or currents due to timing shifts.
  • layers or resist masks may be unintentionally reduced due to processing such as etching during the actual manufacturing process, but this is reflected in the drawings for ease of understanding. There are things I don't do.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.” Further, the other direction may be referred to as a “second direction” or “second direction”. Further, the remaining one may be referred to as a "third direction” or "third direction.”
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish them, the code may be, for example, "A”, “b”, “_1", “[n]", Alternatively, an identification code such as "[m, n]” may be added to the description.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and is a circuit that includes a semiconductor element (for example, a transistor, a diode, a photodiode, etc.), or a device that includes the circuit.
  • the semiconductor device described in this embodiment and the like can suitably function as a memory device, for example. Further, for example, it can be suitably used as an electronic computer equipped with the storage device.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a semiconductor device 10 according to one embodiment of the present invention.
  • the semiconductor device 10 includes a substrate 50 and a layer 20.
  • the substrate 50 an insulating substrate or a semiconductor substrate containing various materials can be used.
  • a substrate containing silicon can be used as the substrate 50.
  • the substrate 50 can include a transistor containing silicon in a channel formation region (Si transistor).
  • the layer 20 has various materials, such as, for example, conductors, semiconductors, or insulators, and is provided with various elements, such as capacitors or transistors.
  • the layer 20 can include a transistor (OS transistor) containing an oxide semiconductor in a channel formation region.
  • Layer 20 comprises layer 30 and layer 40.
  • the layer 40 includes layers 41[1] to 41[m]. Note that m is an integer of 2 or more.
  • the layer 40 includes a plurality of memory cells 42 in each of layers 41[1] to 41[m]. Each of the plurality of memory cells 42 is electrically connected to local bit line LBL.
  • the memory cell 42 has a function of storing data by holding a potential corresponding to the data. Data can be written to or read from the memory cell 42 via the local bit line LBL.
  • Memory cell 42 includes one transistor and one capacitor (sometimes referred to as a capacitor) (see FIGS. 3B and 4A).
  • One of the source and drain of the transistor is electrically connected to one terminal of the capacitor.
  • a transistor with extremely low off-state current As the transistor.
  • an OS transistor can be used as the transistor.
  • a memory cell configuration using such an OS transistor can be called a DOSRAM (registered trademark).
  • DOSRAM is an abbreviation for Dynamic Oxide Semiconductor RAM (Random Access Memory).
  • DOSRAM can store data for a long period of time by using OS transistors with extremely low off-state current. Further, since a DOSRAM can be configured with one OS transistor and one capacitor, it is possible to realize high density memory cells.
  • the OS transistor Since the band gap of the oxide semiconductor in which the channel is formed is 2 eV or more, the OS transistor has a characteristic that off-state current (current flowing between the source and drain when the transistor is off) is extremely low.
  • the off-state current value of the OS transistor per 1 ⁇ m channel width at room temperature is 1aA (1 ⁇ 10 ⁇ 18 A) or less, 1zA (1 ⁇ 10 ⁇ 21 A) or less, or 1yA (1 ⁇ 10 ⁇ 24 A) or less It can be done.
  • the off-state current value per 1 ⁇ m of channel width at room temperature is 1 fA (1 ⁇ 10 ⁇ 15 A) or more and 1 pA (1 ⁇ 10 ⁇ 12 A) or less. Therefore, it can be said that the off-state current of an OS transistor is about 10 orders of magnitude lower than that of a Si transistor.
  • the semiconductor layer of the OS transistor contains at least one of indium and zinc.
  • the semiconductor layer of the OS transistor is made of, for example, indium, M (M is gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum). , cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt) and zinc.
  • M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as "IGZO”
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as "IAZO”
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) also referred to as "IAGZO”
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • the atomic ratio of In in the In-M-Zn oxide is preferably equal to or higher than the atomic ratio of M.
  • the atomic ratio of In in the In-M-Zn oxide may be smaller than the atomic ratio of M.
  • the nearby composition includes a range of plus or minus 30% of the desired atomic ratio.
  • the content ratio of each element is 1 or more and Ga is 1 or more and 3 or less when In is 4, Including cases where Zn is 2 or more and 4 or less.
  • the content ratio of each element is 5 for In, Ga is greater than 0.1 and 2 The following is true, including cases where Zn is 5 or more and 7 or less.
  • the content ratio of each element is 1, Ga is greater than 0.1, and 2 is the content ratio of each element. The following is true, including cases where Zn is greater than 0.1 and less than or equal to 2.
  • the off-state current of the OS transistor is extremely low, so that the charge accumulated in the capacitor constituting the memory cell can be retained for a long period of time. Therefore, the memory cell can continue to store data for a long period of time by using as data the level of potential depending on the amount of charge held in the capacitor. In other words, since the memory cell can store data once written for a long period of time, the frequency of data refresh can be reduced. Therefore, the memory cell can reduce power consumption of a semiconductor device or a memory device using the memory cell.
  • a memory cell using an OS transistor data is written or read by charging or discharging electric charge, so that data can be written or read a substantially unlimited number of times. Furthermore, a memory cell using an OS transistor does not undergo structural changes at the atomic level, unlike, for example, a magnetic memory or a variable resistance memory, and therefore has excellent rewriting durability. Furthermore, memory cells using OS transistors have excellent stability because they do not suffer from instability due to an increase in electron capture centers, unlike flash memories, even after repeated writing.
  • a memory cell using an OS transistor can be freely arranged, for example, on a silicon substrate on which a Si transistor is provided, it can be easily integrated. Furthermore, a memory cell using an OS transistor can be manufactured at low cost because a manufacturing apparatus similar to that used for Si transistors can be used to manufacture the OS transistor.
  • An OS transistor can be a four-terminal semiconductor element by including a back gate (back gate electrode) in addition to a gate (gate electrode), a source (source electrode), and a drain (drain electrode).
  • a four-terminal OS transistor can independently control the current flowing between the source and drain depending on the potential applied to each of the gate or back gate.
  • OS transistors have better electrical characteristics than Si transistors even in high-temperature environments. Specifically, since the OS transistor has a large ratio of on-current to off-current even at high temperatures such as 125° C. or higher and 150° C. or lower, it can perform a good switching operation.
  • the layer 30 includes a sense circuit 35, a sense circuit 35_pre, and a switching circuit 37.
  • Sense circuit 35 is electrically connected to a plurality of memory cells 42 included in layer 40 via local bit line LBL. Furthermore, the sense circuit 35 is electrically connected to the switching circuit 37 via the global bit line GBL. When writing data into the memory cell 42, the sense circuit 35 has a function of applying a potential corresponding to the data from the global bit line GBL to the local bit line LBL. Further, when reading data from the memory cell 42, the sense circuit 35 has a function of amplifying a change in the potential of the local bit line LBL and outputting it to the global bit line GBL. Note that the sense circuit 35 can be configured using an OS transistor.
  • the layer 30 includes a plurality of sense circuits 35.
  • the global bit line GBL is electrically connected to each of the plurality of local bit lines LBL via each of the plurality of sense circuits 35.
  • the semiconductor device 10 selects any one of the plurality of sense circuits 35 and performs an operation on one memory cell 42 selected from the plurality of memory cells 42 electrically connected to the sense circuit 35. , has the function of writing or reading data.
  • the threshold voltage of the transistors forming the sense circuit 35 may vary among each of the plurality of sense circuits 35.
  • variations in the threshold voltage of the transistor that has the function of converting a slight change in the potential of the local bit line LBL into a current greatly affects the operation of the sense circuit 35. Therefore, since such variations affect the operation of the sense circuit 35, the semiconductor device 10 may not be able to correctly read data from the memory cells 42.
  • the sense circuit 35 may have a correction function to reduce the influence of such threshold voltage variations on data reading. With such a correction function, the semiconductor device 10 can improve the reliability of read data.
  • the sense circuit 35_pre has the same configuration as the sense circuit 35. Therefore, in the description of the sense circuit 35_pre, the global bit line GBL should be read as the global bit line GBLB, and the local bit line LBL should be read as the local bit line LBL_pre, respectively, and the above description of the sense circuit 35 should be referred to as appropriate. .
  • the plurality of memory cells 42 electrically connected to the local bit line LBL_pre are paired with each other.
  • the memory cell 42 connected to the local bit line LBL is a memory cell into which data is written or read.
  • the memory cell 42 connected to the local bit line LBL_pre is a memory cell in which data is not written or read.
  • Local bit line LBL_pre is precharged to a predetermined potential and continues to hold the potential.
  • the memory cell 42 connected to the local bit line LBL_pre is a memory cell to which data is written or read
  • the memory cell 42 connected to the local bit line LBL is a memory cell to which data is not written or read. Good too.
  • the local bit line LBL is precharged to a predetermined potential and continues to hold the potential.
  • Switching circuit 37 is electrically connected to sense circuit 35 via global bit line GBL. Further, the switching circuit 37 is electrically connected to the sense circuit 35_pre via the global bit line GBLB. Furthermore, the switching circuit 37 is electrically connected to the drive circuit 51 provided on the substrate 50 via each of the global bit line SA_GBL and the global bit line SA_GBLB. The switching circuit 37 has a function of making each of the global bit line GBL, global bit line GBLB, global bit line SA_GBL, and global bit line SA_GBLB conductive or non-conductive. Further, the switching circuit 37 has a function of precharging each of the global bit line GBL and the global bit line GBLB to a predetermined potential.
  • the switching circuit 37 includes a transistor M0, a transistor M1, a transistor M2, a transistor M3, and a transistor M4. Note that it is preferable to use a transistor with extremely low off-state current as the transistor constituting the switching circuit 37.
  • a transistor with extremely low off-state current for example, an OS transistor can be used as a transistor constituting the switching circuit 37.
  • Transistor M0 has a function of making global bit line GBL and global bit line GBLB conductive or non-conductive in accordance with signal SW0.
  • Transistor M1 has a function of rendering conductive or non-conductive between global bit line GBL and global bit line SA_GBL in accordance with signal SW1.
  • Transistor M2 has a function of making global bit line GBLB and global bit line SA_GBLB conductive or non-conductive in accordance with signal SW2.
  • One of the source and drain of transistor M3 is electrically connected to global bit line GBL.
  • the other of the source and drain of transistor M3 is electrically connected to a terminal to which potential VPRE2 is applied.
  • Transistor M3 has a function of precharging global bit line GBL to potential VPRE2 in response to signal SW3.
  • One of the source and drain of transistor M4 is electrically connected to global bit line GBLB.
  • the other of the source and drain of transistor M4 is electrically connected to a terminal to which potential VPRE2 is applied.
  • Transistor M4 has a function of precharging global bit line GBLB to potential VPRE2 in response to signal SW3.
  • the substrate 50 includes a drive circuit 51.
  • Drive circuit 51 is electrically connected to switching circuit 37 provided in layer 30 via each of global bit line SA_GBL and global bit line SA_GBLB.
  • the drive circuit 51 has a function of applying a potential corresponding to the data to each of the global bit line SA_GBL and the global bit line SA_GBLB. Further, when reading data, the drive circuit 51 has a function of outputting a potential corresponding to the data according to the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB.
  • the drive circuit 51 can be configured using a Si transistor whose channel is formed in the substrate 50.
  • Si transistors operate faster than OS transistors. Furthermore, by electrically connecting the gate of an n-channel type Si transistor and the gate of a p-channel type Si transistor, a Si transistor can be used to create a CMOS circuit (for example, a complementary operating circuit, a CMOS logic gate, or CMOS logic circuit, etc.). Therefore, by forming the drive circuit 51 included in the substrate 50 using Si transistors, the operating speed can be increased and power consumption in a steady state can be reduced.
  • CMOS circuit for example, a complementary operating circuit, a CMOS logic gate, or CMOS logic circuit, etc.
  • FIG. 2 is a schematic diagram illustrating a configuration example of a semiconductor device 10 according to one embodiment of the present invention.
  • the semiconductor device 10 includes a substrate 50 and one or more layers 20 (layers 20[1] to 20[k]).
  • k is an integer of 2 or more.
  • an insulating substrate or a semiconductor substrate containing various materials can be used as the substrate 50.
  • a substrate containing silicon can be used as the substrate 50.
  • Each of layers 20[1] to 20[k] can include various materials, such as conductors, semiconductors, or insulators, for example.
  • Each of the layers 20[1] to 20[k] can be provided with various elements such as capacitors or transistors, for example.
  • the schematic diagram shown in FIG. 2 defines an X direction, a Y direction, and a Z direction in order to explain the arrangement of each layer constituting the semiconductor device 10.
  • the Z direction refers to a direction perpendicular or approximately perpendicular to the surface of the substrate 50.
  • “Substantially perpendicular” refers to a state in which the angle between two target elements is 85 degrees or more and 95 degrees or less.
  • the Z direction may be referred to as the vertical direction for ease of understanding.
  • the surface of the substrate 50 has two directions: an X direction that is perpendicular to or approximately perpendicular to the Z direction, and a Y direction that is perpendicular to or approximately perpendicular to both the X and Z directions. , corresponds to the surface formed by .
  • the X direction may be referred to as the depth direction
  • the Y direction may be referred to as the horizontal direction.
  • Each of the layers 20[1] to 20[k] can be stacked and arranged in the vertical direction (Z direction) on the substrate 50.
  • Layers 20[1] to 20[k] each include layer 30 and layer 40.
  • each of the layers 41[1] to 41[m] included in the layer 40 can be stacked in the vertical direction. Therefore, in the semiconductor device 10 according to one embodiment of the present invention, the density of the plurality of memory cells 42 (memory density) can be improved. Furthermore, each of the layers 41[1] to 41[m] can be manufactured using the same manufacturing process repeatedly in the vertical direction. Therefore, the semiconductor device 10 according to one embodiment of the present invention can reduce the manufacturing cost of the plurality of memory cells 42.
  • the layer 30 and the layer 40 (layer 41[1] to layer 41[m]) can be stacked and arranged in the vertical direction on the substrate 50. Therefore, in the semiconductor device 10 according to one embodiment of the present invention, the length of wiring such as the local bit line LBL and the global bit line SA_GBL can be shortened, for example. In other words, the semiconductor device 10 according to one embodiment of the present invention can reduce the parasitic resistance and parasitic capacitance of the wiring by shortening the signal propagation distance between two circuits connected to the wiring. Therefore, the semiconductor device 10 according to one embodiment of the present invention can reduce power consumption and signal delay.
  • the semiconductor device 10 according to one embodiment of the present invention can be operated even if the capacitance of the memory cell 42 is reduced by reducing the parasitic capacitance of the local bit line LBL. Therefore, the memory cell 42 can occupy a smaller area. Therefore, the semiconductor device 10 according to one embodiment of the present invention can be miniaturized.
  • the semiconductor device 10 according to one embodiment of the present invention can amplify a slight change in the potential of the local bit line LBL. Therefore, the sense amplifier 55 included in the substrate 50 can be made smaller. Therefore, the semiconductor device 10 according to one embodiment of the present invention can be miniaturized.
  • an OS transistor with extremely low off-state current can be used as the transistor provided in the layer 30 and the layer 40. Therefore, the memory cell 42 can reduce the frequency of refreshing data stored therein. Therefore, the semiconductor device 10 according to one embodiment of the present invention can achieve low power consumption. Further, in the semiconductor device 10 according to one embodiment of the present invention, the layers 41[1] to 41[m] in which the OS transistors are provided can be vertically stacked. Therefore, each of the layers 41[1] to 41[m] can be repeatedly manufactured using the same manufacturing process. Therefore, the semiconductor device 10 according to one embodiment of the present invention can reduce manufacturing costs.
  • the layers 41[1] to 41[m] in which the memory cells 42 are provided can be vertically stacked. Therefore, the plurality of memory cells 42 can improve memory density. Therefore, the semiconductor device 10 according to one embodiment of the present invention can be miniaturized. Furthermore, the semiconductor device 10 according to one embodiment of the present invention can use an OS transistor whose electrical characteristics fluctuate less than a Si transistor even in a high-temperature environment. Therefore, the semiconductor device 10 according to one embodiment of the present invention can be a highly reliable semiconductor device.
  • FIG. 3A is a schematic diagram of a layer 20 corresponding to any one of layers 20[1] to 20[k] shown in FIG.
  • the layer 20 shown in FIG. 3A includes layers 41[1] to 41[m] in which memory cells 42 are provided in the vertical direction (Z direction) on the layer 30.
  • the distances between the layers 30 and 41[1] to 41[m] can be shortened.
  • the length of the local bit line LBL can be shortened, so that the parasitic capacitance can be reduced.
  • FIG. 3B is a diagram showing each structure in the layer 20 shown in FIG. 3A using circuit symbols.
  • Each of the layers 41[1] to 41[m] includes a plurality of memory cells 42.
  • the memory cell 42 includes a transistor 43 and a capacitor 44.
  • One of the source and drain of the transistor 43 is electrically connected to one terminal (electrode) of the capacitor 44 .
  • the other of the source and drain of transistor 43 is electrically connected to local bit line LBL.
  • the gate of transistor 43 is electrically connected to word line WL.
  • the other terminal (electrode) of the capacitor 44 is electrically connected to a wiring CSL to which an arbitrary fixed potential is applied. Note that a region where one of the source or drain of the transistor 43 and one terminal of the capacitor 44 are electrically connected may be referred to as a node MND.
  • Transistor 43 has a function of making the connection between local bit line LBL and node MND conductive or non-conductive depending on the potential applied to word line WL.
  • the transistor 43 it is preferable to use a transistor with extremely low off-state current.
  • an OS transistor can be used as the transistor 43.
  • the capacitor 44 has a structure in which an insulator is sandwiched between conductors serving as electrodes. Note that, in addition to metal, for example, a semiconductor layer imparted with conductivity can be used as the conductor constituting the electrode. In addition, the capacitor 44 may be disposed above or below the transistor 43 in an overlapping position, or a part of the semiconductor layer or electrode constituting the transistor 43 may be used as one electrode of the capacitor 44. configuration, etc.
  • the memory cell 42 can hold the charge accumulated in the capacitor 44 for a long period of time by making the transistor 43 non-conductive.
  • the memory cell 42 can store binary data by, for example, making the level of the potential of the node MND corresponding to the amount of charge held in the capacitor 44 correspond to "1" or "0". Furthermore, when writing data to the memory cell 42, by turning on the transistor 43, a potential corresponding to the data can be applied from the local bit line LBL to the node MND. Furthermore, when reading data, the memory cell 42 can take out the charge held in the node MND to the local bit line LBL by turning on the transistor 43.
  • the memory cell 42 when data is read, the electric charge held in the node MND is taken out to the local bit line LBL, so that the potential of the node MND changes. In other words, when data is read from the memory cell 42, the stored data is destroyed. That is, when data is read from the memory cell 42, destructive reading is performed. Therefore, after reading data from the memory cell 42, it is necessary to write back (refresh) the data.
  • the sense circuit 35 includes a transistor 31, a transistor 32, a transistor 33, and a transistor 34.
  • One of the source or drain of transistor 31 is electrically connected to one of the source or drain of transistor 33 and one of the source or drain of transistor 34.
  • the other one of the source and drain of transistor 31 is electrically connected to one of the source and drain of transistor 32.
  • the gate of transistor 31 is electrically connected to the other of the source or drain of transistor 33 and local bit line LBL.
  • the other one of the source and drain of the transistor 32 is electrically connected to the wiring SL.
  • the other of the source and drain of transistor 34 is electrically connected to global bit line GBL.
  • the transistor 31 has a function of flowing a current between the source and the drain depending on the potential of the local bit line LBL.
  • the transistor 32 has a function of making the source and drain conductive or non-conductive depending on the signal RE applied to the gate.
  • the transistor 33 has a function of making the source and drain conductive or non-conductive depending on the signal WE applied to the gate.
  • the transistor 34 has a function of making the source and drain conductive or non-conductive depending on the signal MUX applied to the gate.
  • Each of the transistors 31 to 34 is preferably a transistor with extremely low off-state current.
  • each of the transistors 31 to 34 can be an OS transistor.
  • the sense circuit 35 changes the potential of the global bit line GBL by causing a current corresponding to the potential of the local bit line LBL to flow from the global bit line GBL to the wiring SL via the transistor 34, the transistor 31, and the transistor 32. It has the function of changing. It also has a function of transmitting the potential of the global bit line GBL to the local bit line LBL via the transistor 34 and the transistor 33. In addition, by discharging the charge accumulated at the gate of the transistor 31 to the wiring SL via the transistor 33, the transistor 31, and the transistor 32, the potential at the gate of the transistor 31 becomes the threshold voltage of the transistor 31. It has the function of changing the potential according to the voltage. This function allows the sense circuit 35 to correct to reduce the effect of the threshold voltage of the transistor 31.
  • the sense circuit 35 may include a capacitor.
  • one terminal of the capacitor may be electrically connected to the local bit line LBL, and the other terminal of the capacitor may be electrically connected to a wiring to which an arbitrary fixed potential is applied.
  • the sense circuit 35 can hold the charge accumulated in the local bit line LBL for a long period of time when the transistor 33 is turned off. Therefore, the sense circuit 35 can store binary data by, for example, associating the level of potential depending on the amount of charge held in the local bit line LBL with "1" or "0". . In other words, the sense circuit 35 can function as a memory.
  • the sense circuit 35 functioning as a memory applies a potential corresponding to the data from the global bit line GBL to the local bit line LBL by turning on the transistor 33. Can be done.
  • the sense circuit 35 functioning as a memory applies a potential corresponding to the data to the gate of the transistor 31, so that the sense circuit 35 operates between the source and the drain. Data can be read using the fact that a current flows according to the data.
  • the sense circuit 35 functioning as a memory does not change the charge held in the local bit line LBL by reading data. In other words, the sense circuit 35 functioning as a memory does not destroy stored data by reading data. That is, the sense circuit 35 functioning as a memory performs non-destructive data reading.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM (Random Access Memory). Therefore, the sense circuit 35 can be regarded as a memory that operates like a NOSRAM.
  • FIG. 4A shows a circuit diagram of memory cell 42, and corresponds to the circuit diagram of memory cell 42 shown in FIG. 3B.
  • FIG. 4B shows a circuit block corresponding to the circuit diagram, and corresponds to the circuit block of the memory cell 42 shown in FIG. 1.
  • FIG. 4C shows a circuit diagram of the sense circuit 35, and corresponds to the circuit diagram of the sense circuit 35 shown in FIG. 3B.
  • FIG. 4D shows a circuit block corresponding to the circuit diagram, and corresponds to the circuit block of the sense circuit 35 shown in FIG.
  • FIG. 5A is a circuit diagram showing the drive circuit 51 provided on the substrate 50 using circuit symbols.
  • the drive circuit 51 includes a switch circuit 52, a precharge circuit 53, a precharge circuit 54, and a sense amplifier 55.
  • Switch circuit 52, precharge circuit 53, precharge circuit 54, and sense amplifier 55 are electrically connected to global bit line SA_GBL and global bit line SA_GBLB, respectively.
  • Switch circuit 52 is electrically connected to bit line BL and bit line BLB.
  • the drive circuit 51 has a function of controlling data writing to or reading from the memory cell 42 .
  • the switch circuit 52 has a function of making the wiring pair of global bit line SA_GBL and global bit line SA_GBLB and the wiring pair of bit line BL and bit line BLB into a conductive state or a non-conducting state according to the signal CSEL. has.
  • the switch circuit 52 includes a transistor 52_1 and a transistor 52_2.
  • Each of the transistor 52_1 and the transistor 52_2 is an n-channel transistor.
  • the transistor 52_1 has a function of making the global bit line SA_GBL and the bit line BL conductive or non-conductive in accordance with the signal CSEL.
  • the transistor 52_2 has a function of making the global bit line SA_GBLB and the bit line BLB conductive or non-conductive in accordance with the signal CSEL.
  • Precharge circuit 53 has a function of precharging global bit line SA_GBL and global bit line SA_GBLB to potential VPRE in response to signal EQ.
  • the precharge circuit 53 includes a transistor 53_1, a transistor 53_2, and a transistor 53_3.
  • Each of the transistor 53_1, the transistor 53_2, and the transistor 53_3 is an n-channel transistor.
  • Transistor 53_1 has a function of making conductive or non-conductive between global bit line SA_GBL and global bit line SA_GBLB in accordance with signal EQ.
  • the transistor 53_2 has a function of precharging the global bit line SA_GBL to the potential VPRE in response to the signal EQ.
  • the transistor 53_3 has a function of precharging the global bit line SA_GBLB to the potential VPRE in response to the signal EQ.
  • Precharge circuit 54 has a function of precharging global bit line SA_GBL and global bit line SA_GBLB to potential VPRE in response to signal EQB.
  • the precharge circuit 54 includes a transistor 54_1, a transistor 54_2, and a transistor 54_3.
  • Each of the transistor 54_1, the transistor 54_2, and the transistor 54_3 is a p-channel transistor.
  • Transistor 54_1 has a function of making conductive or non-conductive between global bit line SA_GBL and global bit line SA_GBLB in accordance with signal EQB.
  • the transistor 54_2 has a function of precharging the global bit line SA_GBL to the potential VPRE in response to the signal EQB.
  • the transistor 54_3 has a function of precharging the global bit line SA_GBLB to the potential VPRE in response to the signal EQB.
  • the sense amplifier 55 outputs a potential corresponding to one of the binary data to the global bit line SA_GBL by applying a predetermined potential to each of the wiring SAP and the wiring SAN, and also outputs a potential corresponding to one of the binary data to the global bit line SA_GBLB. It has a function of outputting a potential corresponding to the other value data.
  • the sense amplifier 55 includes a transistor 55_1, a transistor 55_2, a transistor 55_3, and a transistor 55_4.
  • Each of the transistor 55_1 and the transistor 55_2 is a p-channel transistor.
  • Each of the transistor 55_3 and the transistor 55_4 is an n-channel transistor.
  • the transistor 55_1 and the transistor 55_3 form an inverter that uses the global bit line SA_GBLB as an input, the global bit line SA_GBL as an output, the wiring SAP as a high potential power line, and the wiring SAN as a low potential power line.
  • the transistor 55_2 and the transistor 55_4 form an inverter that uses the global bit line SA_GBL as an input, the global bit line SA_GBLB as an output, the wiring SAP as a high potential power line, and the wiring SAN as a low potential power line.
  • FIG. 5B shows a circuit block corresponding to the circuit diagram of the drive circuit 51 explained in FIG. 5A, and corresponds to the circuit block of the drive circuit 51 shown in FIG.
  • the semiconductor device 10 has read mode 1 and read mode 2 as an example of a driving method.
  • Read mode 1 is a mode in which the data stored in the memory cell 42 (the potential held at the node MND) is read by the sense amplifier 55 included in the drive circuit 51 via the sense circuit 35 and the switching circuit 37.
  • Read mode 2 is a mode in which the sense amplifier 55 included in the drive circuit 51 reads the potential held on the local bit line LBL via the sense circuit 35 and the switching circuit 37. In other words, in read mode 2, when the sense circuit 35 functions as a memory, the data stored in the local bit line LBL is transferred to the sense amplifier included in the drive circuit 51 via the sense circuit 35 and the switching circuit 37. 55 is the reading mode.
  • the potential corresponding to binary data "1" is the potential VDD (hereinafter sometimes abbreviated as VDD) which is a high power supply potential.
  • VDD the potential corresponding to binary data "0”
  • VSS a potential VSS (hereinafter sometimes abbreviated as VSS), which is a low power supply potential.
  • VDD is at a potential higher than at least the threshold voltage of the transistor with respect to VSS.
  • VSS may be, for example, the ground potential GND.
  • the potential of the signal is assumed to be H level or L level.
  • the H level is a potential that is applied to the gate of an n-channel transistor to make the transistor conductive, and a potential that is applied to the gate of a p-channel transistor to make the transistor non-conductive.
  • the L level is a potential that is applied to the gate of an n-channel transistor to make the transistor non-conductive, and a potential that is applied to the gate of a p-channel transistor to make the transistor conductive.
  • the H level can be, for example, the same potential as VDD or a potential higher than VDD.
  • the L level can be, for example, the same potential as VSS or a potential lower than VSS.
  • the H level or L level does not need to be the same potential for each of the plurality of signals applied to the semiconductor device 10.
  • Each of the plurality of signals applied to the semiconductor device 10 may have a different H level or L level potential depending on the threshold voltage of the transistor to which the signal is applied.
  • the signal applied to the gate of the Si transistor provided on the substrate 50 and the signal applied to the gates of the OS transistors provided on the layers 30 and 40 may have different H-level or L-level potentials.
  • the threshold voltage of the OS transistor is higher than that of the Si transistor
  • the H level of the signal applied to the gate of the OS transistor is higher than the H level of the signal applied to the gate of the Si transistor. It can be set to a high potential.
  • the H level of each of the signals applied to the word line WL, the signal MUX, the signal WE, the signal RE, the signal SW0, the signal SW1, the signal SW2, and the signal SW3 is the signal EQ
  • the potential can be set higher than the H level of each of the signal EQB and the signal CSEL.
  • the potentials of all the signals will be explained as being at H level or L level.
  • FIGS. 6 and 7 show the signals applied to the word line WL at each time of operation, the signal MUX, the signal WE, the signal RE, the signal SW0, the signal SW1, the signal SW2, the signal SW3, and the signal
  • the respective potentials (H level or L level) of EQ, signal EQB, and signal CSEL are shown. Further, the potentials applied to each of the wiring SL, the wiring SAP, and the wiring SAN are shown.
  • a statement such as "at time T11, the signal becomes H level (or L level)" does not necessarily mean that the potential of the signal is constant at H level (or L level) at that instant. It is not meant to be.
  • the expression “time T11” can be replaced with the expression “approximate time T11” or “substantially time T11". Note that the same applies to times other than time T11.
  • the signal delay time is, for example, less than 100 nanoseconds, preferably less than 10 nanoseconds, more preferably less than 1 nanosecond, and still more preferably less than 0.1 nanosecond. Further, the signal delay time may be different for each signal.
  • FIG. 6 is a timing chart illustrating an example of the operation of the semiconductor device 10 in read mode 1.
  • Time T11 to time T13 is a period for correcting the threshold voltage.
  • Time T13 to time T16 is a period for reading data.
  • the period after time T16 is a period for writing back (refreshing) data.
  • the signals applied to word line WL, signal MUX, signal WE, and signal RE are each set to L level.
  • the potential of the wiring SL is set to a predetermined potential (eg, VSS).
  • the signal SW0, the signal SW1, the signal SW2, and the signal SW3 are each set to L level.
  • the signal EQ is set to H level
  • the signal EQB is set to L level.
  • the signal CSEL is set to L level.
  • the potential of the wiring SAP and the potential of the wiring SAN are each set to VDD.
  • the potential VPRE and the potential VPRE2 are each set to VDD.
  • the potential of the wiring CSL is set to an arbitrary fixed potential (for example, VSS).
  • global bit line SA_GBL and global bit line SA_GBLB are each precharged to VDD. It is also assumed that global bit line GBL and global bit line GBLB are each in an electrically floating state, and each potential is VDD or VSS. Further, it is assumed that the local bit line LBL and the local bit line LBL_pre are each in an electrically floating state and held at VDD or VSS. Further, it is assumed that the node MND of the memory cell 42 is held at VDD (potential corresponding to data "1") or VSS (potential corresponding to data "0"). Note that in the description of each operation from time T11 to time T16, unless otherwise specified regarding the potential of each wiring and each signal, it is assumed that the potential of the immediately previous time is maintained.
  • each of global bit line GBL and global bit line GBLB is precharged to VDD.
  • each of local bit line LBL and local bit line LBL_pre is precharged to VDD.
  • the potential of the wiring SL becomes a predetermined potential between VDD and VSS. The predetermined potential affects the amount of current flowing through the transistor 31 in the operation at time T14, which will be described later. Therefore, the predetermined potential may be determined so that the amount of current becomes an appropriate value.
  • the signal applied to the word line WL on the memory cell 42 side electrically connected to the local bit line LBL becomes H level. Then, charge sharing is performed between local bit line LBL and node MND. Therefore, the potential of local bit line LBL changes depending on the data stored in memory cell 42 (that is, depending on the potential held at node MND). As a result, the potential of local bit line LBL and the potential of node MND become the same potential.
  • the voltage applied to the word line WL is When the signal becomes H level, the potential of local bit line LBL rises and the potential of node MND falls. As a result, the potential of local bit line LBL and the potential of node MND become the same potential.
  • the signal applied to the word line WL is high. By reaching the level, the potential of local bit line LBL falls and the potential of node MND rises. As a result, the potential of local bit line LBL and the potential of node MND become the same potential.
  • the signal applied to the word line WL on the memory cell 42 side electrically connected to the local bit line LBL_pre remains at the L level. That is, charge sharing on local bit line LBL_pre is not performed. Therefore, the potential of local bit line LBL does not change.
  • signal MUX and signal RE become H level. Further, the potential of the wiring SL becomes the same potential (for example, VSS) as the potential immediately before time T11. Then, a current flows through each of the transistors 31 included in the sense circuit 35 and the transistor 31 included in the sense circuit 35_pre, depending on the respective potentials of the local bit line LBL and the local bit line LBL_pre. As a result, the potentials of global bit line SA_GBL and global bit line GBL, and of global bit line SA_GBLB and global bit line GBLB gradually decrease.
  • the amount of current flowing through the transistor 31 included in the sense circuit 35 flows into the transistor 31 included in the sense circuit 35_pre. It becomes larger than the amount of current. Therefore, the speed at which the potentials of global bit line SA_GBL and global bit line GBL fall is faster than the speed at which the potentials of global bit line SA_GBLB and global bit line GBLB fall. As a result, the potential of global bit line SA_GBL becomes lower than the potential of global bit line SA_GBLB.
  • the amount of current flowing through the transistor 31 included in the sense circuit 35 is greater than the amount of current flowing through the transistor 31 included in the sense circuit 35_pre. It also becomes smaller. Therefore, the speed at which the potentials of global bit line SA_GBL and global bit line GBL fall is slower than the speed at which the potentials of global bit line SA_GBLB and global bit line GBLB fall. As a result, the potential of global bit line SA_GBL becomes higher than the potential of global bit line SA_GBLB.
  • signal RE becomes L level. Further, the potential of the wiring SAN becomes VSS. Then, the sense amplifier 55 operates, thereby amplifying the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB caused by the operation at time T14 described above. As a result, the respective potentials of global bit line SA_GBL and global bit line SA_GBLB are determined to either VDD or VSS. In other words, reading of the data stored in the memory cell 42 is completed.
  • the potential of the global bit line SA_GBL becomes VSS
  • the potential of the global bit line SA_GBLB becomes VDD.
  • the potential of the global bit line SA_GBL becomes VDD
  • the potential of the global bit line SA_GBLB becomes VSS.
  • signal SW0 becomes H level and signal SW1 becomes L level. Further, the signal WE becomes H level. Then, in accordance with the data read from the memory cell 42, an operation of writing data back to the memory cell 42 is performed. That is, the potentials of global bit line GBL and local bit line LBL become the same potential as the potential of global bit line SA_GBLB determined by the operation at time T15. Further, the potential is written back to the memory cell 42.
  • VDD may be applied to the global bit line SA_GBLB at time T16.
  • VSS may be applied to the global bit line SA_GBLB at time T16.
  • FIG. 7 is a timing chart illustrating an example of the operation of the semiconductor device 10 in read mode 2.
  • Time T21 to time T24 is a period for reading data.
  • the data stored in the memory cell 42 is not related to data read.
  • the potential of the local bit line LBL_pre is also not related to data reading. Therefore, FIG. 7 does not illustrate the potentials of node MND and local bit line LBL_pre. Further, the potential of the global bit line GBLB is also omitted from illustration.
  • the signals applied to word line WL, signal MUX, signal WE, and signal RE are each set to the L level.
  • the potential of the wiring SL is set to a predetermined potential (eg, VSS).
  • the signal SW0, the signal SW1, the signal SW2, and the signal SW3 are each set to L level.
  • the signal EQ is set to H level
  • the signal EQB is set to L level.
  • the signal CSEL is set to L level.
  • the potential of the wiring SAP and the potential of the wiring SAN are each set to (VDD-VSS)/2.
  • the potential VPRE is set to (VDD-VSS)/2, and the potential VPRE2 is set to a potential (for example, VDD) that does not exceed VDD by more than (VDD-VSS)/2.
  • the potential of the wiring CSL is set to an arbitrary fixed potential (for example, VSS).
  • global bit line SA_GBL and global bit line SA_GBLB are each precharged to (VDD-VSS)/2. It is also assumed that global bit line GBL and global bit line GBLB are each in an electrically floating state, and each potential is VDD or VSS.
  • the local bit line LBL is electrically floating and held at VDD (potential corresponding to data "1") or VSS (potential corresponding to data "0"). Note that in the description of each operation from time T21 to time T24, unless otherwise specified regarding the potential of each wiring and each signal, it is assumed that the potential at the immediately previous time is maintained.
  • signal SW3 becomes L level. Then, precharging to global bit line SA_GBL and global bit line GBL is stopped. Then, signal MUX and signal RE become H level. Then, the respective potentials of global bit line SA_GBL and global bit line GBL change according to the potential of local bit line LBL. Therefore, the potential of local bit line LBL can be converted into a potential difference between global bit line SA_GBL and global bit line SA_GBLB.
  • the sense circuit 35 By turning off the transistor 31 included in the global bit line SA_GBL and the global bit line GBL, the respective potentials of the global bit line SA_GBL and the global bit line GBL are maintained. As a result, the potential of global bit line SA_GBL remains higher than the potential of global bit line SA_GBLB.
  • signal MUX and signal RE go to L level. Further, the potential of the wiring SAN becomes VSS, and the potential of the wiring SAP becomes VDD. Then, the sense amplifier 55 operates, thereby amplifying the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB caused by the operation at time T23 described above. As a result, the respective potentials of global bit line SA_GBL and global bit line SA_GBLB are determined to either VDD or VSS. In other words, reading of the data stored in the sense circuit 35 functioning as a memory is completed.
  • the potential of the global bit line SA_GBL becomes VSS
  • the potential of the global bit line SA_GBLB becomes VSS.
  • the potential becomes VDD.
  • the data stored in the sense circuit 35 functioning as a memory is "0" (data 0)
  • the potential of the global bit line SA_GBL becomes VDD
  • the potential of the global bit line SA_GBLB becomes VSS.
  • the semiconductor device 10 may, for example, set the signal applied to the word line WL to the L level and do the same as at time T16 described above.
  • the signal applied to the word line WL is set to L level
  • the global bit line SA_GBLB is applied VDD, and the process is performed as at time T16. good.
  • the signal applied to the word line WL is set to L level
  • VSS is applied to the global bit line SA_GBLB, and the operation is performed as at time T16. do it.
  • Read mode 1 is a mode in which data stored in the memory cell 42 is read.
  • the memory cell 42 occupies a smaller area than the sense circuit 35 that functions as a memory. Furthermore, since the memory cells can be provided in a stacked manner, the memory density is high.
  • Read mode 2 is a mode in which data stored in the sense circuit 35 functioning as a memory is read. Read mode 2 does not require a period for correcting the threshold voltage and a period for writing back data, so data can be read out faster than in read mode 1. In addition, the energy required for reading (access energy) is low.
  • the semiconductor device 10 according to one embodiment of the present invention can appropriately use read mode 1 and read mode 2 depending on the situation or purpose.
  • the semiconductor device 10 according to one embodiment of the present invention can read data at high speed and reduce power consumption by appropriately using read mode 1 and read mode 2 depending on the situation or purpose.
  • the semiconductor device 10 when reading in read mode 1 is completed, a potential corresponding to the data read from the memory cell 42 is held in the local bit line LBL. That is, the sense circuit 35 functioning as a memory stores the data read from the memory cell 42 immediately before. Therefore, if it is desired to read data from the same memory cell 42 again, the data can be read in read mode 2. Thereby, data can be read faster. Furthermore, the energy required for reading (access energy) can be reduced. Therefore, the semiconductor device 10 can read data at high speed and reduce power consumption.
  • the semiconductor device 10 has the above-described readout mode 1 and readout mode 2 as driving methods, so that it can be suitably used in, for example, an electronic computer.
  • the plurality of memory cells 42 provided in each of the layers 41[1] to 41[m] can be used as a main memory included in the electronic computer
  • the plurality of sense circuits 35 provided in the layer 30 can be used as a main memory provided in the computer.
  • read mode 1 corresponds to a mode for accessing the main memory
  • read mode 2 corresponds to a mode for accessing the cache memory.
  • a semiconductor device according to one embodiment of the present invention can be suitably used for a memory device.
  • a memory device according to one embodiment of the present invention to which the semiconductor device 10 described above is applied will be described. Note that in the storage device described below, the above description can be referred to as appropriate for the parts to which the semiconductor device 10 is applied, so the same reference numerals are used in the drawings and the like, and the description may be omitted.
  • FIG. 8 shows a block diagram illustrating a configuration example of a storage device 300 according to one aspect of the present invention.
  • a storage device 300 shown in FIG. 8 to which the semiconductor device 10 is applied includes a memory array 21 and a drive circuit 22.
  • the memory array 21 includes a plurality of sense circuits 35 and a switching circuit 37 provided in the layer 30, and a plurality of memory cells 42 provided in the layers 41[1] to 41[m].
  • the drive circuit 22 is provided on a substrate 50 (not shown).
  • the memory array 21 shown in FIG. 8 includes m ⁇ n memory cells 42 arranged in a matrix of m rows and n columns. Note that m and n are each integers of 2 or more. Furthermore, the memory array 21 is provided with, for example, n sense circuits 35 arranged for each column.
  • the memory cell 42 in the first row and first column is shown as a memory cell 42[1,1] and the memory cell 42 in the mth row and nth column is shown as a memory cell 42[m,n].
  • the memory cell 42 in the mth row and nth column is shown as a memory cell 42[m,n].
  • i line when indicating an arbitrary line, it may be written as i line.
  • column j when indicating an arbitrary column, it may be written as column j. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 42 in the i-th row and j-th column is referred to as a memory cell 42[i,j].
  • the sense circuit 35 provided in the first column is indicated as a sense circuit 35[1]
  • the sense circuit 35 provided in the j-th column is indicated as a sense circuit 35[j]
  • the sense circuit 35 provided in the n-th column is indicated as a sense circuit 35[j].
  • the sense circuit 35 is indicated as a sense circuit 35[n].
  • the memory array 21 also includes m word lines WL extending in the row direction, m wiring CSL extending in the row direction, and n local bit lines LBL extending in the column direction. Be prepared.
  • the word line WL provided in the first line (first row) is referred to as word line WL[1]
  • the word line WL provided in the mth line (mth row) is referred to as word line WL[m]. It shows.
  • the first wiring CSL (first row) is designated as wiring CSL[1]
  • the mth wiring (mth row) is designated as wiring CSL[m].
  • local bit line LBL[1] the local bit line LBL provided in the first line (first column)
  • LBL[n] the local bit line LBL provided in the nth line (nth column)
  • the n memory cells 42 provided in the i-th row are electrically connected to the i-th word line WL (word line WL[i]) and the i-th wiring CSL (wiring CSL[i]). Connected.
  • the m memory cells 42 provided in the j-th column are electrically connected to the j-th column local bit line LBL (local bit line LBL[j]).
  • the sense circuit 35 (sense circuit 35[j]) provided in the j-th column is electrically connected to the local bit line LBL (local bit line LBL[j]) in the j-th column.
  • the switching circuit 37 is electrically connected to the n sense circuits 35 via a global bit line GBL (not shown). Further, the switching circuit 37 is electrically connected to a drive circuit 51 including a sense amplifier 55 included in the drive circuit 22 via the global bit line SA_GBL.
  • the drive circuit 22 includes a PSW 62 (power switch), a PSW 63, and a peripheral circuit 71.
  • the peripheral circuit 71 includes a peripheral circuit 81, a control circuit 72, and a voltage generation circuit 73.
  • peripheral circuit 71 may be provided in the layer 30.
  • each circuit, each signal, and each voltage can be removed or discarded as necessary. Also, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are each input signals from the outside.
  • Signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal.
  • Signal GW is a global write enable signal.
  • Signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data.
  • Signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 72.
  • the control circuit 72 is a logic circuit that has a function of controlling the overall operation of the storage device 300. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation or read operation (for example, read mode 1 or read mode 2)) of the storage device 300. decide. Alternatively, the control circuit 72 generates a control signal for the peripheral circuit 81 so that this operation mode is executed.
  • the voltage generation circuit 73 has a function of generating a negative voltage.
  • Signal WAKE has a function of controlling input of signal CLK to voltage generation circuit 73. For example, when the signal WAKE is given an H level signal, the voltage generation circuit 73 receives the signal CLK and generates a negative voltage.
  • Peripheral circuit 81 is a circuit for writing or reading data to or from memory cell 42 . Further, the peripheral circuit 81 is a circuit that outputs various signals for controlling the sense circuit 35 and the switching circuit 37.
  • the peripheral circuit 81 includes a row decoder 82, a column decoder 84, a row driver 83, a column driver 85, an input circuit 87, and an output circuit 88. Output Cir.) and a drive circuit 51 including a sense amplifier 55.
  • Row decoder 82 and column decoder 84 have the function of decoding signal ADDR.
  • Row decoder 82 is a circuit for specifying a row to be accessed.
  • Column decoder 84 is a circuit for specifying a column to be accessed.
  • the row driver 83 has a function of selecting the word line WL designated by the row decoder 82.
  • the column driver 85 has, for example, a function of writing data into the memory cell 42, a function of reading data from the memory cell 42, a function of holding the read data, and the like.
  • Input circuit 87 has a function of holding signal WDA.
  • the data held by the input circuit 87 is output to the column driver 85.
  • the output data of the input circuit 87 is the data (data Din) to be written into the memory cell 42.
  • the data (data Dout) read from the memory cell 42 by the column driver 85 is output to the output circuit 88.
  • the output circuit 88 has a function of holding data Dout. Further, the output circuit 88 has a function of outputting the data Dout to the outside of the storage device 300. Data output from output circuit 88 is signal RDA.
  • the PSW 62 has a function of controlling the supply of VDD to the peripheral circuit 71.
  • the PSW 63 has a function of controlling the supply of the potential VHM to the row driver 83.
  • the high power supply potential of the memory device 300 is VDD
  • the low power supply potential is ground potential GND (or may be VSS).
  • potential VHM is a high power supply potential used to bring the word line to H level, and is higher than VDD.
  • PSW62 is controlled to be on or off by signal PON1.
  • PSW63 is controlled to be on or off by signal PON2.
  • the number of power domains to which VDD is supplied is one, but it may be multiple. In this case, the drive circuit 22 may provide a power switch for each power domain.
  • each of the layer 30 and the layers 41[1] to 41[m] can be stacked and arranged in the vertical direction on the substrate 50.
  • FIG. FIG. 9A illustrates a plurality of memory cells 42 arranged in each of layers 41[1] to 41[5]. Also shown are a plurality of sense circuits 35 disposed on layer 30. Further, a word line WL and a wiring CSL provided extending in the X direction, and a local bit line LBL provided extending in the Z direction (vertical direction on the substrate 50 where the drive circuit 22 is provided) are illustrated. Note that in order to make the drawing easier to read, some of the word lines WL and wiring CSL are omitted.
  • FIG. 9B is a schematic diagram showing a configuration example of a sense circuit 35 and a plurality of memory cells 42 that are electrically connected to one of the plurality of local bit lines LBL illustrated in FIG. 9A. Further, FIG. 9B shows the switching circuit 37 and the drive circuit 51 provided in the drive circuit 22. Switching circuit 37 is electrically connected to sense circuit 35 via global bit line GBL. Furthermore, the switching circuit 37 is electrically connected to the drive circuit 51 via the global bit line SA_GBL. Note that, as shown in FIG. 9B, a configuration in which a plurality of memory cells 42 are electrically connected to one local bit line LBL is also referred to as a "memory string.”
  • the local bit line LBL is provided in contact with the semiconductor layer of the transistor included in the memory cell 42.
  • the local bit line LBL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 42.
  • the local bit line LBL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 42.
  • the local bit line LBL connects the sense circuit 35 and the other source or drain of the transistor of each of the memory cells 42 provided in the layers 41[1] to 41[5] in the vertical direction. This is wiring for electrical connection.
  • the memory device 300 has a plurality of sense circuits 35 and a switching circuit 37 in the vertical direction on the drive circuit 22 including the sense amplifier 55.
  • a plurality of memory cells 42 can be arranged in a stacked manner.
  • the storage device 300 according to one embodiment of the present invention can achieve, for example, improved memory density, reduced manufacturing cost, reduced power consumption, reduced signal delay, and miniaturization.
  • the memory device 300 can have read mode 1 and read mode 2 as driving methods.
  • the storage device 300 according to one aspect of the present invention has read mode 1 and read mode 2 as described above, and thus can be suitably used in, for example, an electronic computer.
  • a semiconductor device according to one embodiment of the present invention can be suitably used for an electronic computer.
  • a storage device according to one embodiment of the present invention can be suitably used in an electronic computer.
  • the semiconductor device 10 described above is applied to an electronic computer will be described.
  • the same reference numerals are used in the drawings and the like, and the description may be omitted.
  • FIG. 10 is a schematic diagram showing an electronic computer 90 according to one aspect of the present invention.
  • the electronic computer 90 includes a processor 91 (CPU) and a main memory 92 (Main memory).
  • the processor 91 includes a core 93 (Core), a cache memory 94 (Cache memory), and an interface 95 (I/F).
  • the processor 91 accesses the cache memory 94 and stores the instructions or data stored in the cache memory 94 in a register (not shown) included in the core 93 via the interface 95 (also referred to as load). Has a function. Furthermore, the processor 91 has a function of performing predetermined calculations based on instructions or data stored in registers. Further, if the instruction or data stored in the register by loading is not the instruction or data desired by the core 93 (also referred to as a cache miss), the processor 91 accesses the main memory 92 and stores the information in the main memory 92. It has a function of reading stored desired instructions or data into the cache memory 94.
  • the electronic computer 90 uses a plurality of memory cells 42 included in the semiconductor device 10 in the main memory 92 and a plurality of memory cells 42 included in the semiconductor device 10 in the cache memory 94.
  • the sense circuit 35 functioning as a memory can be used, and the drive circuit 51 included in the semiconductor device 10 can be used for the interface 95.
  • the core 93 and the interface 95 are provided on the substrate 50
  • the cache memory 94 is provided on the layer 30
  • the main memory 92 is provided on the layers 41[1] to 41[]. m].
  • each of the layer 30 where the cache memory 94 is provided and the layers 41[1] to 41[m] where the main memory 92 is provided is arranged in the vertical direction on the substrate 50 where the core 93 and the interface 95 are provided. are arranged in a stacked manner.
  • DOSRAM Dynamic Random Access Memory
  • DRAM Dynamic Random Access Memory
  • DOSRAM is composed of one transistor and one capacitor, but by using an OS transistor with an extremely low off-state current as the transistor, data can be stored for a long period of time. Therefore, DOSRAM can significantly reduce refresh cycles compared to DRAM. For example, the refresh cycle of DRAM is less than milliseconds, while the refresh cycle of DOSRAM may be about 1 hour to 1 year.
  • DOSRAMs can be arranged, for example, in multiple layers on a silicon substrate provided with sense amplifiers. Due to these features, DOSRAM can operate at high speed and consume less access energy (energy consumed by writing or reading data) than DRAM.
  • the sense circuit 35 can be regarded as NOSRAM by functioning as a memory.
  • NOSRAM is a nonvolatile memory that stores data by retaining charge for a long period of time by taking advantage of the characteristics of OS transistors that have extremely low off-state current. Further, NOSRAM has the advantage that in principle there is no limit to the number of times it can be rewritten and that it is possible to write multivalued data. NOSRAM can be used as a cache memory in place of SRAM (Static Random Access Memory), which is generally used as a cache memory. NOSRAM is easy to integrate because it can be freely placed, for example, on a layer on a silicon substrate on which a processor core is provided.
  • the electronic computer 90 has a layer provided with a NOSRAM (sense circuit 35) that functions as a cache memory on a silicon substrate provided with a processor core, and a layer provided with a NOSRAM (sense circuit 35) that functions as a main memory. It is possible to have a configuration in which a plurality of layers are provided.
  • the electronic computer 90 can apply the driving method of the semiconductor device 10 described above.
  • FIG. 11A is a flowchart illustrating an example of the operation of the computer 90.
  • the electronic computer 90 needs to load desired instructions or data into a register included in the core 93.
  • the flowchart shown in FIG. 11A shows a method of driving the electronic computer 90 when loading desired instructions or data into a register included in the core 93.
  • the electronic computer 90 includes step S01, step S02, and step S03.
  • step S01 is first performed.
  • step S01 the cache memory 94 is accessed in access mode 1.
  • FIG. 11B is a diagram schematically showing the operation of the computer 90 in access mode 1. That is, electronic computer 90 loads instructions or data stored in cache memory 94 into a register included in core 93 via interface 95 .
  • access mode 1 corresponds to read mode 2 of the semiconductor device 10 described above (see FIG. 7 as appropriate). That is, the electronic computer 90 reads data stored in the sense circuit 35 functioning as a memory.
  • step S02 is performed.
  • Step S02 determines whether the instruction or data loaded into the register provided in the core 93 in step S01 is a cache miss (Determination of cache miss). If “YES” is determined in step S02, that is, if the instruction or data stored in the register provided in the core 93 is not the instruction or data desired by the core 93 (cache miss), step S03 is performed. . Alternatively, if the determination in step S02 is "NO", that is, if the instruction or data stored in the register provided in the core 93 is the instruction or data desired by the core 93 (cache hit), the instruction or Complete the data loading (END). Thereafter, although not shown, a predetermined operation is performed based on the instructions or data stored in the register.
  • Step S03 accesses the main memory 92 in access mode 2.
  • FIG. 11C is a diagram schematically showing the operation of the electronic computer 90 in access mode 2. That is, the electronic computer 90 loads the desired instruction or data stored in the main memory 92 into the register provided in the core 93 via the cache memory 94 and the interface 95, and completes the loading of the instruction or data ( END). Thereafter, although not shown, a predetermined operation is performed based on the instructions or data stored in the register.
  • access mode 2 corresponds to read mode 1 of the semiconductor device 10 described above (see FIG. 6 as appropriate). That is, the electronic computer 90 reads data stored in the memory cell 42.
  • the electronic computer 90 may include a primary cache memory provided on the board 50 and a secondary cache memory provided on the layer 30 instead of the cache memory 94.
  • the electronic computer 90 may use, for example, an SRAM as the primary cache memory, and use the sense circuit 35 that functions as a plurality of memories included in the semiconductor device 10 as the secondary cache memory, and The operation example described above may be suitably used.
  • the computer 90 may include a primary cache memory to a p-th cache memory (p is an integer of 2 or more) provided on the board 50, and a p+1-th cache memory provided in the layer 30.
  • the electronic computer uses, for example, an SRAM for each of the primary cache memory to the p-level cache memory, and uses the sense circuit 35 that functions as a plurality of memories included in the semiconductor device 10 for the p-level cache memory.
  • the above-mentioned operation example may be suitably used.
  • the electronic computer 90 may include a storage class memory in addition to the configuration described above. In this case, the electronic computer 90 may use, for example, the plurality of memory cells 42 included in the semiconductor device 10 as storage class memory, and may suitably use the above-described operation example.
  • an electronic computer 90 can, for example, improve memory density, reduce manufacturing costs, and reduce power consumption. It is possible to achieve reductions in signal delay, miniaturization, and the like.
  • the semiconductor device according to one embodiment of the present invention is not limited to the semiconductor device 10 described above.
  • the storage device according to one embodiment of the present invention is not limited to the storage device 300 described above.
  • the computer according to one aspect of the present invention is not limited to the computer 90 described above. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiment mode or other examples as appropriate.
  • FIG. 10A (Embodiment 2)
  • the semiconductor device 10A is a modification of the semiconductor device 10 described in the first embodiment above. Therefore, in order to reduce the repetition of explanation, mainly the differences between the semiconductor device 10A and the semiconductor device 10 will be explained. Note that the description of the semiconductor device 10 described above can be referred to as appropriate.
  • FIG. 12 is a circuit diagram illustrating a configuration example of a semiconductor device 10A according to one embodiment of the present invention.
  • the semiconductor device 10A differs from the semiconductor device 10 in that it includes a switching circuit 37A instead of the switching circuit 37.
  • the switching circuit 37A differs from the switching circuit 37 in that it includes a capacitor C1 and a capacitor C2 instead of the transistor M3 and the transistor M4.
  • Switching circuit 37A is electrically connected to sense circuit 35 via global bit line GBL. Further, the switching circuit 37A is electrically connected to the sense circuit 35_pre via the global bit line GBLB. Further, the switching circuit 37A is electrically connected to the drive circuit 51 provided on the substrate 50 via each of the global bit line SA_GBL and the global bit line SA_GBLB.
  • the switching circuit 37A has a function of making each of the global bit line GBL, global bit line GBLB, global bit line SA_GBL, and global bit line SA_GBLB conductive or non-conductive. Further, the switching circuit 37A has a function of changing the potentials of each of the global bit line GBL and the global bit line GBLB.
  • the switching circuit 37A includes a transistor M0, a transistor M1, a transistor M2, a capacitor C1, and a capacitor C2. Note that it is preferable to use a transistor with extremely low off-state current as the transistor constituting the switching circuit 37A.
  • a transistor with extremely low off-state current for example, an OS transistor can be used as the transistor forming the switching circuit 37A.
  • Transistor M0 has a function of making global bit line GBL and global bit line GBLB conductive or non-conductive in accordance with signal SW0.
  • Transistor M1 has a function of rendering conductive or non-conductive between global bit line GBL and global bit line SA_GBL in accordance with signal SW1.
  • Transistor M2 has a function of making global bit line GBLB and global bit line SA_GBLB conductive or non-conductive in accordance with signal SW2.
  • Capacitor C1 has a function of changing the potential of global bit line GBL according to signal BOOT1.
  • capacitor C2 One terminal of capacitor C2 is electrically connected to global bit line GBLB. The other terminal of capacitor C2 is electrically connected to a terminal to which signal BOOT2 is applied. Capacitor C2 has a function of changing the potential of global bit line GBLB according to signal BOOT2.
  • the semiconductor device 10A has read mode 1 and read mode 2 as an example of a driving method.
  • the timing charts shown in FIGS. 13 and 14 each show the potentials (H level or L level) of the signal BOOT1 and the signal BOOT2 instead of the signal SW3, respectively, unlike those shown in FIGS. 6 and 7.
  • the timing chart shown is different.
  • FIG. 13 is a timing chart illustrating an example of the operation of the semiconductor device 10A in read mode 1.
  • signal BOOT1 and signal BOOT2 are at L level. Further, signals other than the signal BOOT1 and the signal BOOT2 are the same as the timing chart shown in FIG. Therefore, regarding the readout mode 1 of the semiconductor device 10A, the explanation of the readout mode 1 of the semiconductor device 10 described above can be referred to as appropriate, and therefore the explanation will be omitted.
  • FIG. 14 is a timing chart illustrating an example of the operation of the semiconductor device 10A in read mode 2.
  • Time T21 to time T24 is a period for reading data.
  • the data stored in the memory cell 42 is not related to data read.
  • the potential of the local bit line LBL_pre is also not related to data reading. Therefore, FIG. 14 does not illustrate the potentials of node MND and local bit line LBL_pre. Further, the potential of the global bit line GBLB is also omitted from illustration.
  • the signals applied to word line WL, signal MUX, signal WE, and signal RE are each set to the L level.
  • the potential of the wiring SL is set to a predetermined potential (eg, VSS).
  • the signal SW0 is set to L level, and the signal SW1 and signal SW2 are each set to H level.
  • the signal BOOT1 and the signal BOOT2 are each set to L level.
  • the signal EQ is set to H level, and the signal EQB is set to L level.
  • the signal CSEL is set to L level.
  • the potential of the wiring SAP and the potential of the wiring SAN are each set to (VDD-VSS)/2. Note that the potential VPRE is (VDD-VSS)/2.
  • the potential of the wiring CSL is set to an arbitrary fixed potential (for example, VSS).
  • VSS arbitrary fixed potential
  • global bit line SA_GBL and global bit line GBL, as well as global bit line SA_GBLB and global bit line GBLB, are each precharged to (VDD-VSS)/2.
  • the local bit line LBL is electrically floating and held at VDD (potential corresponding to data "1") or VSS (potential corresponding to data "0"). Note that in the description of each operation from time T21 to time T24, unless otherwise specified regarding the potential of each wiring and each signal, it is assumed that the potential at the immediately previous time is maintained.
  • signal BOOT1 becomes H level. Then, the potentials of global bit line SA_GBL and global bit line GBL rise due to capacitive coupling via capacitor C1. That is, the potential of global bit line SA_GBL becomes higher than the potential of global bit line SA_GBLB.
  • signal MUX and signal RE go to H level. Then, the respective potentials of global bit line SA_GBL and global bit line GBL change according to the potential of local bit line LBL. Therefore, the potential of local bit line LBL can be converted into a potential difference between global bit line SA_GBL and global bit line SA_GBLB.
  • signal MUX and signal RE go to L level. Further, the potential of the wiring SAN becomes VSS, and the potential of the wiring SAP becomes VDD. Then, the sense amplifier 55 operates, thereby amplifying the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB caused by the operation at time T23 described above. As a result, the respective potentials of global bit line SA_GBL and global bit line SA_GBLB are determined to either VDD or VSS. In other words, reading of the data stored in the sense circuit 35 functioning as a memory is completed.
  • the semiconductor device 10A has a configuration in which the transistor M3 and the transistor M4 in the semiconductor device 10 are replaced with a capacitor C1 and a capacitor C2. Thereby, the semiconductor device 10A can improve area efficiency. Further, at time T22, the semiconductor device 10A changes the potentials of the global bit line SA_GBL and the global bit line GBL by capacitive coupling instead of precharging. Therefore, in the semiconductor device 10A, there is no need to generate the potential VPRE2 in the semiconductor device 10. Therefore, it is possible to reduce power consumption and downsize a circuit (eg, a voltage generation circuit) that supplies a potential to the semiconductor device 10A.
  • a circuit eg, a voltage generation circuit
  • the semiconductor device according to one embodiment of the present invention is not limited to the semiconductor device 10A described above. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiment mode or other examples as appropriate.
  • a semiconductor device 10B according to one embodiment of the present invention will be described.
  • Semiconductor device 10B is a modification of semiconductor device 10 described in Embodiment 1 above. Therefore, in order to reduce the repetition of explanation, mainly the differences between the semiconductor device 10B and the semiconductor device 10 will be explained. Note that the description of the semiconductor device 10 described above can be referred to as appropriate.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a semiconductor device 10B according to one embodiment of the present invention.
  • the semiconductor device 10B differs from the semiconductor device 10 in that it includes a switching circuit 37B instead of the switching circuit 37.
  • the switching circuit 37B differs from the switching circuit 37 in that it does not include the transistor M3 and the transistor M4. Further, the semiconductor device 10B differs from the semiconductor device 10 in that it includes a drive circuit 51B instead of the drive circuit 51.
  • FIG. 16A is a circuit diagram showing the drive circuit 51B provided on the substrate 50 using circuit symbols.
  • the drive circuit 51B includes a precharge circuit 56 in addition to the configuration of the drive circuit 51 described above.
  • Precharge circuit 56 is electrically connected to global bit line SA_GBL and global bit line SA_GBLB.
  • the drive circuit 51B has a function of precharging each of the global bit line SA_GBL and the global bit line SA_GBLB to a predetermined potential.
  • the precharge circuit 56 has a function of precharging the global bit line SA_GBL to the potential VPRE3 in response to the signal SW5. Further, the precharge circuit 56 has a function of precharging the global bit line SA_GBLB to the potential VPRE3 in accordance with the signal SW6.
  • precharge circuit 56 includes a transistor M5 and a transistor M6.
  • Each of the transistor M5 and the transistor M6 is a p-channel transistor.
  • One of the source and drain of transistor M5 is electrically connected to global bit line SA_GBL.
  • the other of the source and drain of transistor M5 is electrically connected to a terminal to which potential VPRE3 is applied.
  • Transistor M5 has a function of precharging global bit line SA_GBL to potential VPRE3 in response to signal SW5.
  • One of the source and drain of transistor M6 is electrically connected to global bit line SA_GBLB.
  • the other of the source and drain of transistor M6 is electrically connected to a terminal to which potential VPRE3 is applied.
  • Transistor M6 has a function of precharging global bit line SA_GBLB to potential VPRE3 in response to signal SW6.
  • FIG. 16B shows a circuit block corresponding to the circuit diagram of the drive circuit 51B described in FIG. 16A, and corresponds to the circuit block of the drive circuit 51B shown in FIG. 15.
  • the semiconductor device 10B has read mode 1 and read mode 2 as an example of a driving method.
  • the timing chart shown is different.
  • FIG. 17 is a timing chart illustrating an example of the operation of the semiconductor device 10B in read mode 1.
  • signal SW5 and signal SW6 are at H level. Further, signals other than the signal SW5 and the signal SW6 are the same as the timing chart shown in FIG. Therefore, regarding the readout mode 1 of the semiconductor device 10B, the description of the readout mode 1 of the semiconductor device 10 described above can be referred to as appropriate, and the explanation will be omitted.
  • FIG. 18 is a timing chart illustrating an example of the operation of the semiconductor device 10B in read mode 2.
  • Time T21 to time T24 is a period for reading data.
  • the data stored in the memory cell 42 is not related to data read.
  • the potential of the local bit line LBL_pre is also not related to data reading. Therefore, FIG. 18 does not illustrate the potentials of node MND and local bit line LBL_pre. Further, the potential of the global bit line GBLB is also omitted from illustration.
  • the signals applied to word line WL, signal MUX, signal WE, and signal RE are each set to the L level.
  • the potential of the wiring SL is set to a predetermined potential (eg, VSS).
  • the signal SW0, the signal SW1, and the signal SW2 are each set to L level.
  • the signal SW5 and the signal SW6 are each set to H level.
  • the signal EQ is set to H level
  • the signal EQB is set to L level.
  • the signal CSEL is set to L level.
  • the potential of the wiring SAP and the potential of the wiring SAN are each set to (VDD-VSS)/2.
  • the potential VPRE is set to (VDD-VSS)/2, and the potential VPRE3 is set to a potential (for example, VDD) that does not exceed VDD by more than (VDD-VSS)/2.
  • the potential of the wiring CSL is set to an arbitrary fixed potential (for example, VSS).
  • global bit line SA_GBL and global bit line SA_GBLB are each precharged to (VDD-VSS)/2. It is also assumed that global bit line GBL and global bit line GBLB are each in an electrically floating state, and each potential is VDD or VSS.
  • the local bit line LBL is electrically floating and held at VDD (potential corresponding to data "1") or VSS (potential corresponding to data "0"). Note that in the description of each operation from time T21 to time T24, unless otherwise specified regarding the potential of each wiring and each signal, it is assumed that the potential at the immediately previous time is maintained.
  • signal SW5 becomes H level. Then, precharging to global bit line SA_GBL and global bit line GBL is stopped. Then, signal MUX and signal RE become H level. Then, the respective potentials of global bit line SA_GBL and global bit line GBL change according to the potential of local bit line LBL. Therefore, the potential of local bit line LBL can be converted into a potential difference between global bit line SA_GBL and global bit line SA_GBLB.
  • signal MUX and signal RE go to L level. Further, the potential of the wiring SAN becomes VSS, and the potential of the wiring SAP becomes VDD. Then, the sense amplifier 55 operates, thereby amplifying the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB caused by the operation at time T23 described above. As a result, the respective potentials of global bit line SA_GBL and global bit line SA_GBLB are determined to either VDD or VSS. In other words, reading of the data stored in the sense circuit 35 functioning as a memory is completed.
  • the semiconductor device 10B can also be said to have a configuration in which the transistor M3 and the transistor M4 using the OS transistor provided in the layer 30 in the semiconductor device 10 are replaced with the transistor M5 and the transistor M6 using the Si transistor provided in the substrate 50. Thereby, the semiconductor device 10B can improve area efficiency.
  • a semiconductor device is not limited to the above-described semiconductor device 10B. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiment mode or other examples as appropriate.
  • Embodiment 4 a storage device according to one embodiment of the present invention will be described.
  • the storage device described in this embodiment mode preferably uses at least a portion of the semiconductor device 10, semiconductor device 10A, semiconductor device 10B, or storage device 300 described in Embodiment Modes 1 to 3 above. be able to. Therefore, the above explanation can be referred to as appropriate.
  • ⁇ Storage device configuration example A> 19A and 19B are schematic diagrams illustrating a configuration example of a storage device 370A according to one embodiment of the present invention.
  • an X direction, a Y direction, and a Z direction are defined in order to explain the arrangement of each element constituting the storage device 370A.
  • Each of the X direction, Y direction, and Z direction is perpendicular or approximately perpendicular to each other.
  • the elements are shown separated from each other.
  • the storage device 370A can include one or more memory array sections 371. Note that FIG. 19A shows, as an example, four memory array sections 371 arranged in the X direction within the storage device 370A.
  • the memory array section 371 can include one or more memory sections 372. Note that FIG. 19A shows, as an example, a plurality of memory units 372 arranged in the Y direction within the memory array unit 371.
  • the memory array section 371 can be suitably provided with the above-described storage device 300 (see FIG. 9A).
  • the memory section 372 is preferably provided with at least a portion of the above-described semiconductor device 10 (see FIG. 1), semiconductor device 10A (see FIG. 12), or semiconductor device 10B (see FIG. 15). be able to.
  • FIG. 19A shows, as an example, four layers (layers 41[1] to 41[4]) in which the memory cells 42 are provided.
  • the memory section 372 may or may not include the switching circuit 37 in the layer 30.
  • the switching circuit 37 when the switching circuit 37 is not provided, for example, in the semiconductor device 10 shown in FIG. The configuration will be as follows.
  • the memory section 372 may not need to be provided with the sense circuit 35.
  • the memory section 372 does not include the sense circuit 35, for example, in the semiconductor device 10 shown in FIG. 1, the global bit line GBL and the local bit line LBL are short-circuited, and the global bit line GBLB and the local bit line LBL_pre are short-circuited.
  • the configuration will be as follows.
  • the storage device 370A includes a word line driver section 373, a column driver section 374, a sense amplifier driver section 375, a sense circuit driver section 376, and a data line driver section 373, a column driver section 374, a sense circuit driver section 376, and a data storage device 370A, around the memory array section 371. It includes a sense amplifier section 377 and a memory controller section 378.
  • each of four word line driver sections 373, each of four sense amplifier driver sections 375, and four sense circuit driver sections 376 are connected to each of four memory array sections 371.
  • each of the four data sense amplifier sections 377 are shown arranged. For example, for four memory array sections 371, one word line driver section 373, one sense amplifier driver section 375, one sense circuit driver section 376, one data sense amplifier section 377, may be placed.
  • Each of the word line driver section 373, column driver section 374, sense amplifier driver section 375, sense circuit driver section 376, data sense amplifier section 377, and memory controller section 378 can be provided on the substrate 50. , and can be configured using a Si transistor in which a channel is formed in the substrate 50.
  • the word line driver section 373 selects any one of the layers 41[1] to 41[m] stacked in the Z direction, and selects any one of the plurality of memory cells 42 arranged in the X direction. It has a function of selectively applying a signal to the word line WL corresponding to the selected memory cell 42. A signal applied to the word line WL controls the operation of writing or reading data to or from the memory cell 42.
  • dashed arrows indicate how the word line driver section 373 applies signals to the word lines WL corresponding to the memory cells 42 provided in each of the layers 41[1] to 41[4]. .
  • FIG. 19B shows how the word line driver unit 373 applies signals to the word lines WL corresponding to the memory cells 42 provided in each of the layers 41[1] to 41[4]. 1] to word line WL[4], and are indicated by solid arrows.
  • the word line driver section 373 selects one of the layers 41[1] to 41[4] and applies the corresponding one of the word lines WL[1] to WL[4]. can give a signal. For example, when selecting layer 41[1], a signal may be applied to the corresponding word line WL[1]. Similarly, for example, when selecting layer 41[4], a signal may be applied to the corresponding word line WL[4].
  • the column driver section 374 has a function of selecting one of the plurality of semiconductor devices 10 arranged in the Y direction.
  • the column driver section 374 can output the signal CSEL in the semiconductor device 10 described above. That is, the column driver section 374 can select the corresponding semiconductor device 10 by applying the signal CSEL to any one of the plurality of semiconductor devices 10 arranged in the Y direction.
  • the sense amplifier driver section 375 has a function of controlling the operation of the sense amplifier 55.
  • the sense amplifier driver section 375 can output the signal EQ and signal EQB in the semiconductor device 10 described above. Furthermore, the potentials applied to each of the wiring SAP and the wiring SAN can be controlled.
  • the sense circuit driver section 376 has a function of controlling the operation of the sense circuit 35.
  • the sense circuit driver section 376 can output the signal MUX, the signal WE, and the signal RE in the semiconductor device 10 described above. Further, the potential applied to the wiring SL can be controlled.
  • the data sense amplifier section 377 has a function of writing or reading data into or from the memory cell 42 selected by the word line driver section 373 and the column driver section 374.
  • the memory controller section 378 controls the respective operations of a word line driver section 373, a column driver section 374, a sense amplifier driver section 375, a sense circuit driver section 376, a data sense amplifier section 377, and a memory controller section 378. It has the function to control.
  • ⁇ Storage device configuration example B> 20A and 20B are schematic diagrams illustrating a configuration example of a storage device 370B according to one embodiment of the present invention.
  • the storage device 370B is a modification of the storage device 370A described above. Therefore, in order to reduce repetition of explanation, the points of difference between the storage device 370B and the storage device 370A will be mainly explained. Note that the description of the storage device 370A mentioned above can be referred to as appropriate.
  • the storage device 370B includes a layer selection driver section 373L[1] to a layer selection driver section 373L[m] for each of the layers 41[1] to 41[m]. is provided.
  • Each of the layer selection driver section 373L[1] to layer selection driver section 373L[m] is arranged to overlap in the Z direction on the word line driver section 373. Note that in FIGS. 20A and 20B, as an example, the layer selection driver section 373L[1] to the layer selection driver section 373L[4] are provided in each of the layers 41[1] to 41[4], respectively. It shows.
  • the word line driver section 373 selects any one of the layers 41[1] to 41[m] stacked in the Z direction by the layer selection driver sections 373L[1] to 373L[m]. , and has a function of selecting any one of the plurality of memory cells 42 arranged in the X direction and applying a signal to the word line WL corresponding to the selected memory cell 42.
  • a signal for selecting any one of the plurality of memory cells 42 arranged in the X direction is output from the word line driver section 373, and is output from the layer selection driver section 373L[1] to layer selection driver section 373L[m ] is entered in each of the fields. Further, the signal is output from any one of the layer selection driver section 373L[1] to the layer selection driver section 373L[m].
  • the word line driver section 373 sends a signal to each of the layer selection driver sections 373L[1] to 373L[4] provided in the layers 41[1] to 41[4], respectively.
  • the manner in which the word line WLin is applied is indicated by a solid line arrow with the symbol WLin attached.
  • each of the layer selection driver section 373L[1] to layer selection driver section 373L[4] corresponds to the memory cell 42 provided in each of the layers 41[1] to 41[4].
  • the manner in which signals are applied to the word lines WL is indicated by solid arrows with respective symbols of word lines WLout[1] to word lines WLout[4].
  • the word line driver section 373 is connected via any one of the layer selection driver sections 373L[1] to 373L[4] provided in the layers 41[1] to 41[4], respectively. , a signal can be applied to any one of the corresponding word lines WLout[1] to word line WLout[4].
  • FIG. 21A is a circuit diagram illustrating a configuration example of the layer selection driver 373Lbuf.
  • Each of the layer selection driver sections 373L[1] to 373L[m] includes one or more layer selection drivers 373Lbuf.
  • the layer selection driver 373Lbuf includes a transistor ML1, a transistor ML2, a transistor ML3, and a capacitor CL1.
  • Each of transistors ML1 to ML3 is an OS transistor.
  • the gate of the transistor ML2 is electrically connected to one of the source or drain of the transistor ML1 and one terminal of the capacitor CL1.
  • One of the source or drain of the transistor ML2 is electrically connected to one of the source or drain of the transistor ML3, the other terminal of the capacitor CL1, and the word line WLout.
  • the other of the source and drain of transistor ML2 is electrically connected to word line WLin.
  • the gate of transistor ML1 is electrically connected to a wiring to which potential VLD is applied.
  • the other one of the source and drain of transistor ML1 is electrically connected to a wiring to which signal LSEL is applied.
  • the gate of transistor ML3 is electrically connected to a wiring to which signal LSELB is applied.
  • the other one of the source and the drain of the transistor ML3 is electrically connected to the wiring to which the potential VLS is applied. Note that a region where the gate of the transistor ML2, one of the source or drain of the transistor ML1, and one terminal of the capacitor CL1 are electrically connected may be referred to as a node BL1.
  • the configuration of the layer selection driver 373Lbuf is not limited to the configuration example shown in FIG. 21A.
  • the other terminal of the capacitor CL1 may be electrically connected to the other of the source or drain of the transistor ML2.
  • the capacitor CL1 may not be provided. In that case, the parasitic capacitance between the gate and either the source or the drain of the transistor ML2 can function as the capacitor CL1.
  • Layer selection driver 373Lbuf has a function of outputting either the signal applied to word line WLin or the potential VLS to word line WLout according to signal LSEL and signal LSELB.
  • FIG. 21B is a timing chart illustrating an example of the operation of the layer selection driver 373Lbuf.
  • the timing chart shown in FIG. 21B shows the respective potentials (H level or L level) of the signal LSEL, the signal LSELB, and the signal applied to the word line WLin at each time of operation. It also shows changes in the potentials of node B1 and word line WLout.
  • the potential VLD is the same potential as the H level of the signal LSEL and the signal LSELB. Further, it is assumed that the potential VLS is the same potential as the L level of the signal LSEL and the signal LSELB.
  • signal LSEL is set to L level
  • signal LSELB is set to H level.
  • the potential of the node BL1 becomes L level. Therefore, transistor ML2 is in a non-conducting state, and transistor ML3 is in a conducting state. Therefore, regardless of whether the signal applied to the word line WLin is at H level or L level, the potential of word line WLout is at L level (potential VLS).
  • signal LSEL goes high and signal LSELB goes low.
  • the potential of the node BL1 rises from the H level (potential VLD) to a potential obtained by subtracting the threshold voltage of the transistor ML1, and the transistor ML1 becomes non-conductive.
  • transistor ML2 becomes conductive and transistor ML3 becomes non-conductive. Therefore, the potential of the word line WLout becomes L level (the signal applied to the word line WLin at time TL1).
  • the signal applied to word line WLin becomes H level. Then, a current flows from the word line WLin to the word line WLout via the transistor ML2, so that the potential of the word line WLout increases. At this time, since the transistor ML1 is in a non-conductive state, the potential of the node BL1 also increases due to capacitive coupling by the capacitor CL1. Therefore, the potential difference between the gate and source of the transistor ML2 is maintained, that is, the conductive state of the transistor ML2 is maintained. Therefore, the potential of the word line WLout becomes H level (signal applied to the word line WLin at time TL2).
  • the layer selection driver 373Lbuf configures a bootstrap circuit in which the capacitor CL1 is provided between the gate and source of the transistor ML2, so that when the signal applied to the word line WLin becomes H level, Since the conductive state of the transistor ML2 is maintained, an H level can be output to the word line WLout.
  • the capacitance CL1 is sometimes called a "bootstrap capacitance.”
  • the storage device 370B controls the layer selection driver section 373L[1] to the layer selection driver section 373L[m] by controlling the signal LSEL and the signal LSELB provided to the layer selection driver 373Lbuf included in each of the layer selection driver section 373L[1] to the layer selection driver section 373L[m]. 1] to layer selection driver section 373L[m], and can output the signal applied to the word line WLin to the word line WLout.
  • the signal LSEL and signal LSELB applied to the layer selection driver 373Lbuf included in the layer selection driver section 373L[1] are set to H level and L level, respectively, and the layer selection driver section 373L[2] to the layer selection driver section
  • the signal given to the word line WLin from the word line driver section 373 is set to the layer selection driver 373Lbuf. It is output to the word line WLout[1] via the layer selection driver 373Lbuf included in the unit 373L[1].
  • the storage device 370B has better effects than the storage device 370A in the points described below.
  • the storage device 370A it is necessary to provide m word lines in each of the layers 41[1] to 41[m] from the substrate 50, but in the storage device 370B, it is necessary to provide m word lines in each of the layers 41[1] to 41[m] from the substrate 50.
  • One word line may be provided for each of 41 [m].
  • the layers 41[1] to 41[m A buffer may be provided in each of the layer selection driver sections 373L[1] to 373L[m] provided in each of the layers.
  • the transistor ML2 and the transistor ML3 may have a buffer function.
  • the memory device 370B can suppress an increase in the area of the word line driver section 373 due to an increase in the number of layers 41[1] to 41[m] in which the memory cells 42 are provided. That is, in the memory device 370B, the number of layers 41[1] to 41[m] in which the memory cells 42 are provided can be increased without increasing the area overhead. In other words, the memory device 370B can improve the density of the memory cells 42 (memory density) without increasing area overhead.
  • a memory device can include memory cells with various configurations.
  • 22A to 22E are diagrams illustrating examples of circuit configurations that can be taken by the memory cell 42, which can be applied to the memory device of one embodiment of the present invention.
  • the memory cell 42a shown in FIG. 22A has a transistor Ma and a capacitor Ca.
  • One of the source and drain of the transistor Ma is electrically connected to one terminal of the capacitor Ca.
  • the other of the source and drain of transistor Ma is electrically connected to bit line BL.
  • the gate of transistor Ma is electrically connected to word line WL.
  • the other terminal of the capacitor Ca is electrically connected to the wiring CSL.
  • Transistor Ma is an OS transistor. OS transistors have a characteristic of extremely low off-state current. Therefore, by making transistor Ma non-conductive, charge corresponding to data can be held in charge holding node FN. Therefore, the refresh rate of data corresponding to the charge held in the charge holding node FN can be reduced.
  • the memory cell 42b shown in FIG. 22B is a modification of the memory cell 42a shown in FIG. 22A.
  • the difference from the transistor Ma in FIG. 22A is that the transistor Ma has a back gate, and by electrically connecting the back gate and the gate, the potential of the word line WL is applied from both sides. With such a configuration, it is possible to increase the amount of current flowing between the source and the drain when the transistor Ma is turned on.
  • a memory cell 42c shown in FIG. 22C is a modification of the memory cell 42a shown in FIG. 22A.
  • the difference from the transistor Ma in FIG. 22A is that the transistor Ma has a back gate, and by electrically connecting the back gate and the back gate line BGL, a potential different from that of the gate is applied to the back gate. It is in. With such a configuration, the threshold voltage of the transistor Ma can be controlled. Thereby, the amount of current flowing between the source and drain of transistor Ma can be changed.
  • the memory cell 42d shown in FIG. 22D has a transistor Ma, a transistor Mb, and a capacitor Ca.
  • One of the source and drain of the transistor Ma is electrically connected to the gate of the transistor Mb and one terminal of the capacitor Ca.
  • the other of the source and drain of transistor Ma is electrically connected to write bit line WBL.
  • the gate of transistor Ma is electrically connected to write word line WWL.
  • the other terminal of the capacitor Ca is electrically connected to the read word line RWL.
  • One of the source and drain of the transistor Mb is electrically connected to the read bit line RBL.
  • the other of the source and drain of the transistor Mb is electrically connected to the wiring SL.
  • the transistor Mb is shown as an n-channel transistor, it may be a p-channel transistor.
  • Transistor Mb is an OS transistor. Note that the transistor Mb may be a Si transistor. Note that the transistor Ma can also have the same configuration as the transistor Ma shown in FIG. 22B or 22C described above.
  • the memory cell 42e shown in FIG. 22E includes a transistor Ma, a transistor Mb, a transistor Mc, and a capacitor Ca.
  • One of the source and drain of the transistor Ma is electrically connected to the gate of the transistor Mb and one terminal of the capacitor Ca.
  • the other of the source and drain of transistor Ma is electrically connected to write bit line WBL.
  • the gate of transistor Ma is electrically connected to write word line WWL.
  • the other terminal of the capacitor Ca is electrically connected to the wiring CSL.
  • One of the source and drain of transistor Mb is electrically connected to one of the source and drain of transistor Mc.
  • the other of the source and drain of the transistor Mb is electrically connected to the wiring SL.
  • the gate of transistor Mc is electrically connected to a read word line RWL.
  • the other one of the source and drain of the transistor Mc is electrically connected to the read bit line RBL.
  • the transistor Mc is illustrated as an n-channel transistor, it may be a p-channel transistor.
  • transistor Ma By making transistor Ma non-conductive, charge corresponding to data can be held in charge holding node FN.
  • Each of transistor Mb and transistor Mc is an OS transistor. Note that at least one of the transistor Mb and the transistor Mc may be a Si transistor. Note that the transistor Ma can also have the same configuration as the transistor Ma shown in FIG. 22B or 22C described above.
  • DOSRAM Dynamic Oxide Semiconductor RAM (Random Access Memory).
  • SRAM Static RAM
  • FIGS. 22A to 22C the memory cell configuration shown in FIGS. 22A to 22C are called DOSRAM (registered trademark).
  • DOSRAM is an abbreviation for Dynamic Oxide Semiconductor RAM (Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor RAM
  • one of the source or drain of the OS transistor and one terminal of the capacitor are electrically connected, so that when the OS transistor is in a non-conducting state, one terminal of the capacitor is connected to the other terminal of the capacitor.
  • the accumulated charge can be retained.
  • a configuration using DOSRAM is particularly effective when the amount of data to be stored increases.
  • DOSRAM can suppress an increase in circuit area compared to a case where memory cells of a storage circuit are configured with SRAM (Static RAM).
  • the memory cell configurations shown in FIGS. 22A to 22C are effective in suppressing an increase in circuit area.
  • NOSRAM registered trademark
  • NOSRAM is an abbreviation for Nonvolatile Oxide Semiconductor RAM.
  • NOSRAM is an abbreviation for Nonvolatile Oxide Semiconductor RAM.
  • NOSRAM may be used as a non-volatile memory. For example, NOSRAM can continue to store data even in a power gating state by turning off the write OS transistor.
  • circuit configurations shown in FIGS. 22A to 22E are merely examples, and any configuration can be used as long as one embodiment of the present invention can be realized.
  • 23A and 23B are plan layout diagrams illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • a module 381 is arranged within a 4 mm square chip 380.
  • Module 381 can include, for example, storage device 370A or storage device 370B.
  • an interface for exchanging signals between the module 381 and the outside of the chip 380 is arranged around the module 381.
  • the interface is, for example, I2C (Inter-Integrated Circuit) or LVDS (Low Voltage Differential Signaling).
  • the module 381 includes an area 382, an area 383, an area 384, an area 385, and an area 386. It is located.
  • a memory array section 371 including, for example, a memory cell 42, a sense circuit 35, and a sense amplifier 55 is arranged.
  • a word line driver section 373, a sense amplifier driver section 375, and a sense circuit driver section 376 are arranged.
  • a layer selection driver 373Lbuf is also arranged in the area 383.
  • a column driver section 374 is arranged in the region 384.
  • a data sense amplifier section 377 is arranged in the region 385.
  • a memory controller unit 378 is arranged in the area 386.
  • the memory device 370A or the memory device 370B a plurality of memory cells 42 can be stacked and arranged in the region 382. Therefore, the memory device 370A or the memory device 370B can improve the density of the memory cells 42 (memory density).
  • the storage device is not limited to the storage device 370A and the storage device 370B described above. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiment mode or other examples as appropriate.
  • a semiconductor device that is one embodiment of the present invention includes a transistor and a capacitor.
  • the semiconductor device described in this embodiment can be suitably used for the memory cell 42 described in Embodiment 1. That is, the transistor and capacitor included in the semiconductor device correspond to the transistor 43 and capacitor 44 included in the memory cell 42, respectively.
  • FIG. 24A to 24D are a top view and a cross-sectional view of a semiconductor device including a transistor 200a, a transistor 200b, a capacitor 100a, and a capacitor 100b.
  • FIG. 24A is a top view of the semiconductor device.
  • FIGS. 24B to 24D are cross-sectional views of the semiconductor device.
  • FIG. 24B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 24A, and is also a cross-sectional view of the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b in the channel length direction.
  • FIG. 24B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 24A, and is also a cross-sectional view of the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b in the channel length direction.
  • FIG. 24B is a cross-sectional view of a portion
  • FIG. 24C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 24A, and is also a cross-sectional view in the channel width direction of the transistor 200a.
  • FIG. 24D is a cross-sectional view of the portion indicated by the dashed line A5-A6 in FIG. 24A, and is also a cross-sectional view of the capacitor 100a in the channel width direction. Note that in the top view of FIG. 24A, some elements are omitted for clarity.
  • the X direction shown in FIG. 24A is parallel to the channel length direction of the transistor 200a and the channel length direction of the transistor 200b, the Y direction is perpendicular to the X direction, and the Z direction is perpendicular to the X direction and the Y direction. be. Note that the X direction, Y direction, and Z direction shown in FIG. 24A are also shown in FIGS. 24B to 24D.
  • an insulator 214 over a substrate (not shown), a transistor 200a, a transistor 200b, a capacitor 100a, and a capacitor 100b are provided over the insulator 214, and the transistor 200a and the transistor 200b are provided.
  • Insulator 214, insulator 280, insulator 282, and insulator 285 function as interlayer films.
  • each of the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b is arranged such that at least a portion thereof is embedded in an insulator 280.
  • the transistor 200a and the transistor 200b each include an oxide 230 functioning as a semiconductor layer, a conductor 260 functioning as a first gate (also referred to as a top gate) electrode, and a second gate (also referred to as a back gate).
  • a conductor 205 functions as an electrode
  • a conductor 242b functions as either a source electrode or a drain electrode
  • a conductor 242a functions as the other source electrode or drain electrode.
  • It also includes an insulator 253 and an insulator 254 that function as a first gate insulator.
  • the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • each of the insulator 282 and the insulator 222 preferably has a function of capturing or fixing hydrogen, for example.
  • hydrogen contained in the insulator 280, the insulator 224, the insulator 253, the insulator 254, etc. can be captured or fixed to the insulator 282 or the insulator 222.
  • transistor 200a and the transistor 200b have the same configuration, in the following, when describing matters common to the transistor 200a and the transistor 200b, the symbol added to the reference numeral will be omitted and the description will be described as the transistor 200. There is.
  • the first gate electrode and the first gate insulating film are arranged within the opening 258 formed in the insulator 280 and the insulator 275. That is, conductor 260, insulator 254, and insulator 253 are arranged within opening 258.
  • Capacitor 100a and capacitor 100b each include a conductor 156 that functions as a lower electrode, an insulator 153 that functions as a dielectric, and a conductor 160 that functions as an upper electrode. That is, the capacitor 100a and the capacitor 100b each constitute an MIM (Metal-Insulator-Metal) capacitor.
  • MIM Metal-Insulator-Metal
  • capacitors 100a and 100b have the same configuration, in the following, when explaining matters common to the capacitors 100a and 100b, the symbol added to the reference numeral will be omitted and the explanation will be written as capacitor 100. There is.
  • a portion of the upper electrode, dielectric, and lower electrode of capacitor 100 are disposed within opening 158 formed in insulator 282, insulator 280, and insulator 275. That is, conductor 160, insulator 153, and conductor 156 are arranged within opening 158.
  • a conductor 240 (a conductor 240a and a conductor 240b) that functions as a plug (also referred to as a connection electrode) by being electrically connected to the transistor 200.
  • Conductor 240 is disposed within opening 206 formed in, for example, insulator 280.
  • the conductor 240 has a region in contact with a portion of the top surface and a portion of the side surface of the conductor 242a.
  • a semiconductor device of one embodiment of the present invention includes an insulator 210 and a conductor 209 between a substrate (not shown) and an insulator 214.
  • the conductor 209 is disposed so as to be embedded in the insulator 210.
  • the conductor 209 has a region in contact with the conductor 240.
  • the semiconductor device of one embodiment of the present invention may include an insulator 212 between the insulator 210 and the conductor 209, and the insulator 214.
  • the semiconductor device having the transistor 200 and the capacitor 100 described in this embodiment can be used as a memory cell of a memory device.
  • the conductor 240 may be electrically connected to the sense amplifier, and the conductor 240 functions as a bit line.
  • the capacitor 100 is provided so that at least a portion thereof overlaps with the conductor 242b included in the transistor 200. Therefore, in the semiconductor device according to the present embodiment, the capacitor 100 can be provided without significantly increasing the occupied area in plan view, so that miniaturization or high integration can be achieved.
  • the semiconductor device described in this embodiment can be suitably used for the semiconductor device 10 or the memory device 300 described in Embodiment 1. That is, the transistor 200, capacitor 100, and conductor 240 included in the semiconductor device correspond to the transistor 43, capacitor 44, and local bit line LBL, respectively. Furthermore, a sense amplifier electrically connected to the conductor 240 corresponds to the sense circuit 35.
  • the semiconductor device shown in this embodiment has a line-symmetrical structure with the dashed-dotted line A7-A8 shown in FIG. 24A as an axis of symmetry.
  • the transistor 200b is arranged at a line-symmetrical position with respect to the transistor 200a with the conductor 240 as the axis of symmetry.
  • the capacitor 100b is arranged in a line-symmetrical position with respect to the capacitor 100a with the conductor 240 as the axis of symmetry.
  • the other of the source electrode or the drain electrode of the transistor 200a and the other of the source electrode or the drain electrode of the transistor 200b also serve as the conductor 242a.
  • the transistor 200a and the transistor 200b are configured to also serve as a conductor 240 that functions as a plug.
  • the semiconductor device shown in this embodiment mode can be miniaturized or highly integrated by connecting two transistors, two capacitors, and a plug to the above structure.
  • the transistor 200 includes an insulator 216 on an insulator 214, a conductor 205 (a conductor 205a and a conductor 205b) disposed so as to be embedded in the insulator 216, and an insulator 216 on an insulator 214.
  • the conductor 260 (conductor 260a and conductor 260b) located at , and an insulator 275 disposed on the conductor 242b.
  • the oxide 230a and the oxide 230b are sometimes collectively referred to as the oxide 230. Further, the conductor 242a and the conductor 242b may be collectively referred to as the conductor 242.
  • Insulator 280 and insulator 275 are provided with openings 258 that reach oxide 230b.
  • the opening 258 has a region that overlaps with the oxide 230b.
  • the insulator 275 has an opening that overlaps with the opening that the insulator 280 has. That is, the opening 258 includes an opening that the insulator 280 has and an opening that the insulator 275 has.
  • an insulator 253 , an insulator 254 , and a conductor 260 are arranged within the opening 258 . That is, the conductor 260 has a region that overlaps with the oxide 230b via the insulator 253 and the insulator 254.
  • a conductor 260, an insulator 253, and an insulator 254 are provided between the conductor 242a and the conductor 242b.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260. Note that, as shown in FIG. 24C, the upper surface of the insulator 222 is exposed in a region of the opening 258 that does not overlap with the oxide 230.
  • the insulator 253 be made of a material with a high ability to capture or fix hydrogen, such as aluminum oxide, and the insulator 254 be made of a material with a high hydrogen barrier property, such as silicon nitride. Thereby, impurities such as water or hydrogen can be suppressed from diffusing into the oxide 230.
  • the oxide 230 preferably includes an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a.
  • the oxide 230a By having the oxide 230a below the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the transistor 200 has a structure in which the oxide 230 has two layers, the oxide 230a and the oxide 230b, one embodiment of the present invention is not limited to this.
  • the oxide 230 may have a single layer structure of the oxide 230b.
  • a configuration may be adopted in which a laminated structure of three or more layers is provided.
  • each of the oxide 230a and the oxide 230b may have a stacked structure.
  • the conductor 260 functions as a first gate electrode, and the conductor 205 functions as a second gate electrode. Further, the insulator 253 and the insulator 254 function as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator. Further, the conductor 242b functions as either a source electrode or a drain electrode, and the conductor 242a functions as the other source electrode or drain electrode. Furthermore, at least a portion of the region of the oxide 230 that overlaps with the conductor 260 functions as a channel forming region.
  • the capacitor 100 includes a conductor 156, an insulator 153, and a conductor 160 (conductor 160a and conductor 160b).
  • the conductor 156 functions as one of the pair of electrodes (also referred to as the lower electrode) of the capacitor 100
  • the conductor 160 functions as the other of the pair of electrodes (also referred to as the upper electrode) of the capacitor 100
  • the insulator 153 functions as the other of the pair of electrodes (also referred to as the upper electrode) of the capacitor 100.
  • conductor 156, insulator 153, conductor 160a, and conductor 160b are arranged within opening 158 provided in insulator 275, insulator 280, and insulator 282.
  • the conductor 156 is provided on the conductor 242b
  • the insulator 153 is provided on the conductor 156
  • the conductor 160a is provided on the insulator 153
  • the conductor 160b is provided on the conductor 160a.
  • Conductor 156 is disposed along opening 158 formed in insulator 275, insulator 280, and insulator 282.
  • the height of a portion of the top surface of the conductor 156 is preferably higher than the height of the top surface of the insulator 282. Further, the lower surface of the conductor 156 is in contact with the upper surface of the conductor 242b.
  • the conductor 156 is preferably formed using a film forming method with good coverage, such as an ALD method or a CVD method.
  • a conductor that can be used for the conductor 205, the conductor 260, or the conductor 242 may be used.
  • the contact resistance between the conductor 156 and the conductor 242b can be reduced.
  • titanium nitride or tantalum nitride formed using an ALD method can be used as the conductor 156.
  • the insulator 153 is arranged to cover the conductor 156 and a portion of the insulator 282. It is preferable to use a high dielectric constant (high-k) material (a material with a high relative dielectric constant) for the insulator 153.
  • the insulator 153 is preferably formed using a film forming method with good coverage, such as an ALD method or a CVD method.
  • the insulator of the high dielectric constant material for example, oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. Can be used. Further, the above oxide, oxynitride, nitride oxide, or nitride may contain silicon. Further, as an insulator of a high dielectric constant material, insulating layers made of the above materials can be stacked and used.
  • insulators of high dielectric constant materials for example, aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium
  • An oxynitride containing silicon and zirconium, an oxynitride containing silicon and zirconium, an oxide containing hafnium and zirconium, an oxynitride containing hafnium and zirconium, or the like can be used.
  • the insulator 153 can be made thick enough to suppress leakage current, and a sufficient electrostatic capacity of the capacitor 100 can be ensured.
  • insulating layers made of the above materials in a stacked manner, and it is preferable to use a stacked structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • the insulator 153 for example, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Further, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • a stack of insulators having relatively high dielectric strength, such as aluminum oxide, as the insulator 153 the dielectric strength can be improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • Conductor 160 is arranged to fill opening 158 formed in insulator 275, insulator 280, and insulator 282.
  • the conductor 160 is preferably formed using, for example, an ALD method or a CVD method.
  • a conductor that can be used for the conductor 205 or the conductor 260 may be used.
  • titanium nitride formed using an ALD method can be used as the conductor 160a
  • tungsten formed using a CVD method can be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • the opening 158 is provided to reach the conductor 242b. In other words, it can be said that the opening 158 has a region that overlaps with the conductor 242b.
  • the conductor 242b is either a source electrode or a drain electrode of the transistor 200, and can electrically connect the transistor 200 and the capacitor 100 by being in contact with the lower surface of the conductor 156 provided in the opening 158.
  • the distance between the opening 158 and the oxide 230 is short. With such a structure, the area occupied by the memory cell including the capacitor 100 and the transistor 200 can be reduced.
  • the shape of the opening 158 may be a quadrilateral, a polygon other than a quadrangle, a polygon with curved corners, or a circular shape including an ellipse. good.
  • a conductor 156 is provided in contact with the bottom surface and inner wall of the opening 158. Therefore, the conductor 156 contacts the side surfaces of the insulator 275, the insulator 280, and the insulator 282, the side surface of the conductor 242b1, the side surface and top surface of the conductor 242b2, and the top surface of the insulator 222. Further, an insulator 153 is provided in contact with the top surface of the conductor 156, a conductor 160a is provided in contact with the top surface of the insulator 153, and a conductor 160b is provided in contact with the top surface of the conductor 160a.
  • the conductor 156 and the conductor 160 are arranged to face each other with the insulator 153 in between on the bottom and side surfaces of the opening 158, as shown in FIGS. 24B and 24D.
  • a capacitance of 100 can be formed. Therefore, by increasing the depth of the opening 158 (which can also be referred to as the film thickness of the insulator 280), the capacitance of the capacitor 100 can be increased. In this way, by increasing the capacitance per unit area of the capacitor 100, the read operation of the storage device can be stabilized.
  • a portion of the conductor 156, a portion of the insulator 153, and a portion of the conductor 160 are provided to be exposed through the opening 158.
  • a portion of the conductor 156, a portion of the insulator 153, and a portion of the conductor 160 are formed above the top surface of the conductor 260 or above the top surface of the insulator 282.
  • a portion of the conductor 156 and a portion of the insulator 153 are in contact with the upper surface of the insulator 282. In other words, the side ends of the conductor 156 are covered with the insulator 153. Further, it is preferable that the conductor 160 has a region overlapping with the insulator 282 with the insulator 153 interposed therebetween. Here, as shown in FIG. 24B, the side edges of the conductor 160 and the side edges of the insulator 153 approximately coincide. With this configuration, the conductor 160 and the conductor 156 can be separated by the insulator 153, so that short circuits between the conductor 160 and the conductor 156 can be suppressed.
  • the portion of the conductor 160 above the insulator 282 may be routed to form a wiring shape.
  • the conductor 160 can be provided extending in the channel width direction of the transistor 200.
  • the conductor 160 can also function as a wiring.
  • the insulator 153 can also be provided to extend along with the conductor 160.
  • FIG. 32 is a cross-sectional view illustrating another configuration example of the transistor 200a and capacitor 100a included in the semiconductor device shown in FIG. 24B.
  • FIG. 32 differs between the semiconductor device shown in FIG. 32 and the semiconductor device shown in FIG. 24B will be mainly described.
  • the side edges of an insulator 224, an oxide 230a, an oxide 230b, a conductor 242a1, and a conductor 242a2 are formed so as to substantially coincide with each other. This point differs from the semiconductor device shown in FIG. 24B.
  • the semiconductor device shown in FIG. 32 includes an insulator 271a, an insulator 271b, an insulator 255, an insulator 241, an insulator 221, an insulator 283, in addition to the semiconductor device shown in FIG. An insulator 284.
  • an insulator 271a is provided between the conductor 242a2 and the insulator 275. Further, an insulator 271b is provided between the conductor 242b2 and the insulator 275.
  • the insulator 271a and the insulator 271b are conductive when processing the insulator 224, oxide 230a, oxide 230b, conductor 242a1, conductor 242a2, insulator 271a, and insulator 271b all at once. It is preferable to have a function as an etching stopper that protects the body 242a2 and the conductor 242b2.
  • the insulator 255 includes the insulator 253, the conductor 242a2, the conductor 242b2, the insulator 271a, the insulator 271b, the insulator 275, and the insulator 280 within the opening 258. It is provided in between and in contact with a part of the upper surface of the conductor 242a1 and a part of the upper surface of the conductor 242b1. In other words, it can be said that the insulator 255 is formed in a sidewall shape in contact with the sidewall of the opening 258.
  • the insulator 255 serves as a protective film that prevents the conductor 242a2 and the conductor 242b2 from being excessively oxidized when heat treatment is performed in an atmosphere containing oxygen after separating the conductor 242a1 and the conductor 242b1. It is good to have the following functions.
  • an insulator 221 is provided in contact with the lower surface of the insulator 222. Further, an insulator 283 is provided in contact with the upper surface of the insulator 282.
  • the insulator 221 preferably has a function of suppressing impurities such as water or hydrogen from diffusing into the transistor 200a from an interlayer insulating film disposed below the insulator 221.
  • the insulator 283 preferably has a function of suppressing impurities such as water or hydrogen from diffusing into the transistor 200a from an interlayer insulating film disposed above the insulator 283.
  • an insulator 284 is provided between an insulator 283 and an insulator 285.
  • the insulator 284 has a function of changing the capacitance of the capacitor 100a depending on the film thickness. That is, in the capacitor 100a, for example, by increasing the depth of the opening 158 (for example, increasing the thickness of the insulator 284), the capacitance of the capacitor 100a can be increased.
  • an insulator 241 is provided in contact with the side surface of the conductor 240.
  • the insulator 241 includes the insulator 216, the insulator 221, the insulator 222, the insulator 275, the insulator 280, the insulator 282, the insulator 283, the insulator 284, and the opening of the insulator 285 (FIG. 24B (corresponding to the opening 206 shown in FIG. 1).
  • the insulator 241 that is formed to protrude into the opening is also formed on the side surfaces of the insulator 224, the oxide 230, and the conductor 242a.
  • the conductor 242a is exposed from the insulator 241 and comes into contact with the conductor 240. That is, the conductor 240 is formed so as to fill the inside of the opening with the insulator 241 interposed therebetween.
  • the top of the insulator 241 formed below the conductor 242a is preferably located below the upper surface of the conductor 242a.
  • the conductor 240 can be in contact with at least a portion of the side end portion of the conductor 242a.
  • the insulator 241 formed below the conductor 242a preferably has a region in contact with the side surface of the oxide 230. With this configuration, it is possible to suppress impurities such as water or hydrogen contained in the insulator 280 from entering the oxide 230 through the conductor 240.
  • the insulator 241 may have a laminated structure of two or more layers.
  • the semiconductor device of one embodiment of the present invention can have a structure in which the structure of the semiconductor device shown in FIG. 24B and the structure of the semiconductor device shown in FIG. 32 are combined as appropriate.
  • FIGS. 25A and 25B An example of a chip 1200 on which a semiconductor device of the present invention is mounted is shown using FIGS. 25A and 25B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 includes, for example, a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, and one or more network circuits 1216. , etc.
  • the chip 1200 is provided with bumps (not shown) and is connected to the first surface of the package substrate 1201 via the bumps, as shown in FIG. 25B. Further, the package substrate 1201 is provided with a plurality of bumps 1202 on the back surface of the first surface, and is connected to a motherboard 1203 via the plurality of bumps 1202 .
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 or a flash memory 1222, for example.
  • a storage device such as a DRAM 1221 or a flash memory 1222, for example.
  • the DOSRAM described in the above embodiments can be used as the DRAM 1221.
  • the DRAM 1221 can achieve lower power consumption, higher speed, and larger capacity.
  • the CPU 1211 has multiple CPU cores. Further, it is preferable that the GPU 1212 has a plurality of GPU cores. Further, the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200. The above-mentioned DOSRAM can be used as the memory. Further, the GPU 1212 is suitable for parallel calculation of a plurality of data, and can perform image processing or product-sum calculation. By providing an image processing circuit or a product-sum calculation circuit using the oxide semiconductor of the present invention, the GPU 1212 can perform image processing or product-sum calculation with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. Therefore, the chip transfers data from the CPU 1211 to the GPU 1212, transfers data between the memories of each of the CPU 1211 and the GPU 1212, and transfers the calculation results from the GPU 1212 to the CPU 1211 after calculations in the GPU 1212 at high speed. be able to.
  • the analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation section 1213 may be provided with the above-mentioned product-sum calculation circuit.
  • the memory controller 1214 includes a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 includes, for example, an interface circuit with an external connection device such as a display device, a speaker, a microphone, a camera, or a controller.
  • the controller includes, for example, a mouse, a keyboard, or a game controller.
  • Such an interface can be, for example, USB (Universal Serial Bus) or HDMI (registered trademark) (High-Definition Multimedia Interface).
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network), for example. It may also include a circuit for network security.
  • LAN Local Area Network
  • the plurality of circuits (systems) described above can be formed on the chip 1200 through the same manufacturing process. Therefore, even if the number of required circuits increases in the chip 1200, there is no need to increase the manufacturing process. Therefore, chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212, a motherboard 1203 provided with a DRAM 1221, and a flash memory 1222 can be collectively referred to as a GPU module 1204.
  • the GPU module 1204 includes a chip 1200 using SoC technology, its size can be reduced. Furthermore, since the GPU module 1204 has excellent image processing, it is suitable for use in smartphones, tablet terminals, laptop PCs, or portable electronic devices such as portable (portable) game consoles. be.
  • the GPU module 1204 uses a product-sum operation circuit using the GPU 1212 to perform, for example, a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine ( Techniques such as Deep Belief Networks (DBM) or Deep Belief Networks (DBN) can be implemented. Therefore, chip 1200 can be used as an AI chip. Additionally, the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DNN deep Boltzmann machine
  • Techniques such as Deep Belief Networks (DBM) or Deep Belief Network
  • This embodiment mode shows an example of an electronic component and an electronic device in which, for example, the storage device shown in the above embodiment mode is incorporated.
  • the electronic components and electronic devices can achieve lower power consumption and higher speed.
  • FIG. 26A is a perspective view of the electronic component 700 and a board (mounted board 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 26A has a storage device 720 within a mold 711. In FIG. 26A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713. Electrode pad 713 is electrically connected to memory device 720 by wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting each electronic component on the printed circuit board 702.
  • the memory device 720 includes a drive circuit layer 721 and a memory circuit layer 722.
  • the memory circuit layer 722 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 721 and the memory circuit layer 722 are stacked can be a monolithic stack structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • a plurality of memory cell arrays included in the memory circuit layer 722 be formed using OS transistors, and the plurality of memory cell arrays are monolithically stacked.
  • OS transistors the plurality of memory cell arrays are monolithically stacked.
  • the bandwidth is the amount of data transferred per unit time.
  • access latency is the time from access to the start of data exchange. Note that in the case of a structure in which a Si transistor is used for the memory circuit layer 722, it is difficult to form a monolithic stacked structure compared to an OS transistor. Therefore, in a monolithic stacked structure, an OS transistor can be said to have a superior structure to a Si transistor.
  • the OS transistor has an excellent effect that it is possible to realize a wider memory bandwidth than a Si transistor.
  • the storage device 720 may be called a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • FIG. 26B is a perspective view of electronic component 730.
  • the electronic component 730 is an example of a SiP (System in package) or an MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the storage device 720 can be used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). It can be used as a circuit (semiconductor device).
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings, and has a function of electrically connecting each of a plurality of integrated circuits having different terminal pitches via each of the plurality of wirings.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided on the interposer 731 and an electrode provided on the package substrate 732.
  • the interposer 731 is sometimes called a "rewiring board" or an "intermediate board.”
  • the interposer 731 may include a through electrode to electrically connect the integrated circuit and the package substrate 732 using the through electrode.
  • a TSV can also be used as the through electrode.
  • the interposer 731 uses a silicon interposer. Silicon interposers do not require active elements, so they can be manufactured at lower cost than integrated circuits. Further, since silicon interposers allow wiring to be formed using a semiconductor process, it is easy to form fine wiring, which is difficult to do with resin interposers.
  • HBM requires many interconnections to be connected in order to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer for example, in SiP or MCM using a silicon interposer, reliability is less likely to deteriorate due to a difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer for a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • the board on which the electronic component 730 is mounted may be provided with a heat sink (heat sink) overlapping the electronic component 730.
  • a heat sink heat sink
  • the integrated circuits provided on the interposer 731 have the same height.
  • the storage device 720 and the semiconductor device 735 have the same height.
  • the package substrate 732 may be provided with an electrode 733 on the bottom.
  • FIG. 26B shows an example in which the electrode 733 is formed of a solder ball.
  • the electronic component 730 can be mounted in a BGA (Ball Grid Array) by providing solder balls in a matrix on the bottom of the package substrate 732.
  • the electrode 733 may be formed of a conductive pin.
  • the electronic component 730 can be mounted in a PGA (Pin Grid Array) by providing conductive pins in a matrix on the bottom of the package substrate 732.
  • the electronic component 730 is not limited to BGA or PGA, and can be mounted on other boards using various mounting methods.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded pack
  • age or QFN (Quad Flat Non-leaded package).
  • the storage device of one embodiment of the present invention can be reduced. Therefore, while energy demand is expected to increase due to higher performance or higher integration of storage devices, the use of the storage device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the storage device of one embodiment of the present invention consumes low power, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • the storage device described in the above embodiments is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording/playback device, a navigation system, etc.). Applicable to equipment.
  • the storage device described in the above embodiments as a storage device of the electronic device, the electronic device can achieve lower power consumption and higher speed.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • FIGS. 27A to 27E are diagrams schematically showing several configuration examples of removable storage devices.
  • the storage devices shown in the above embodiments are processed into packaged memory chips and used in various storage devices or removable memories.
  • FIG. 27A is a schematic diagram of a USB memory.
  • USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the memory chip 1105 can incorporate the storage device described in the above embodiment mode.
  • FIG. 27B is a schematic diagram of the appearance of the SD card.
  • FIG. 27C is a schematic diagram of the internal structure of the SD card.
  • SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased by providing a memory chip 1114 on the back side of the substrate 1113 on which the controller chip 1115 is attached.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113. This allows the SD card 1110 to read or write data in the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory chip 1114 can incorporate the storage device described in the above embodiment mode.
  • FIG. 27D is a schematic diagram of the appearance of the SSD.
  • FIG. 27E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 includes a housing 1151, a connector 1152, and a board 1153.
  • the board 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased by providing a memory chip 1154 on the back side of the substrate 1153 on which the controller chip 1156 is attached.
  • the memory chip 1154 can incorporate the storage device described in the above embodiment mode.
  • a storage device can be used for, for example, a processor such as a CPU or a GPU, or a chip.
  • a processor such as a CPU or a GPU, or a chip
  • the electronic device can achieve lower power consumption and higher speed.
  • FIGS. 28A to 28H show specific examples of electronic equipment that uses the storage device and is equipped with a processor, such as a CPU or a GPU, or a chip.
  • a GPU or a chip according to one embodiment of the present invention can be installed in various electronic devices.
  • electronic devices include television devices, desktop or notebook information terminals, digital signage, and electronic devices with relatively large screens such as large game machines such as pachinko machines. It will be done.
  • Further examples include a digital camera, a digital video camera, a digital photo frame, an electronic book reader, a mobile phone, a portable game machine, a personal digital assistant, a sound reproduction device, and the like.
  • the electronic device can be equipped with artificial intelligence.
  • An electronic device may include an antenna.
  • the electronic device can display, for example, images or information on the display unit by receiving a signal with an antenna. Further, when the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (for example, force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, (including the ability to measure current, voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, infrared radiation, etc.).
  • sensors for example, force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, (including the ability to measure current, voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, infrared radiation, etc.).
  • An electronic device can have various functions.
  • Electronic devices have, for example, the ability to display various information (e.g., still images, videos, or text images) on the display, the touch panel function, the function to display a calendar, date, or time, and various software (programs). ), a wireless communication function, a function of reading a program or data recorded on a recording medium, etc.
  • 28A to 28H show examples of electronic equipment.
  • FIG. 28A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5100 has a casing 5101 and a display section 5102.
  • the display section 5102 is equipped with a touch panel
  • the casing 5101 is equipped with buttons.
  • the information terminal 5100 may include, for example, a power button, an operation button, a speaker, a microphone, a camera, a light source, a control device, and the like.
  • the control device may include, for example, one or more selected from a CPU, a GPU, and a storage device. It is preferable to use the storage device of one embodiment of the present invention in the control device because power consumption can be reduced.
  • the information terminal 5100 can execute an application using artificial intelligence by applying a chip of one embodiment of the present invention.
  • Applications using artificial intelligence include, for example, applications that recognize conversations and display the content of the conversations on the display unit 5102, and applications that recognize characters or figures input by the user on a touch panel included in the display unit 5102 and display the content of the conversations on the display unit. Examples include an application displayed on the screen 5102, an application that performs biometric authentication such as a fingerprint or voiceprint, and the like.
  • FIG. 28B shows a notebook information terminal 5200.
  • the notebook information terminal 5200 includes an information terminal main body 5201, a display section 5202, and a keyboard 5203.
  • the notebook information terminal 5200 may include, for example, a pointing device, an external connection port, a control device, and the like.
  • the control device may include, for example, one or more selected from a CPU, a GPU, and a storage device. It is preferable to use the storage device of one embodiment of the present invention in the control device because power consumption can be reduced.
  • the notebook information terminal 5200 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and automatic menu generation software.
  • the user of the notebook information terminal 5200 can develop new artificial intelligence.
  • FIGS. 28A and 28B are illustrated in FIGS. 28A and 28B, respectively, as examples of electronic devices, but information terminals other than the smartphone and notebook information terminal can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 28C shows a portable game machine 5300 that is an example of a game machine.
  • the portable game machine 5300 includes, for example, a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the portable game machine 5300 connects the connection section 5305 provided in the casing 5301 to another casing (not shown), so that the video output to the display section 5304 can be connected to another video device (not shown). ).
  • the housing 5302 and the housing 5303 can each function as an operation unit.
  • the portable game machine 5300 allows multiple players to play the game at the same time.
  • the chips described in the above embodiments can be incorporated into the chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 28D shows a stationary game machine 5400, which is an example of a game machine.
  • a stationary game machine 5400 is connected to a controller 5402 wirelessly or by wire.
  • the GPU or chip of one embodiment of the present invention to a game machine such as the portable game machine 5300 or the stationary game machine 5400, a game machine with low power consumption can be realized. Further, the game machine can reduce heat generated from the circuit due to low power consumption, and therefore, the effect of heat generation on the circuit itself, peripheral circuits, or modules can be reduced.
  • the portable game machine 5300 can have artificial intelligence by applying a GPU or a chip according to one embodiment of the present invention.
  • a game machine originally defines the expression of the progress of the game, the words and actions of creatures that appear in the game, or the phenomena that occur in the game, using a program included in the game, but the portable game machine 5300 By applying artificial intelligence, expressions that are not limited to game programs become possible.
  • the portable game machine 5300 can express that the words and actions of people appearing in the game change depending on, for example, the content of questions asked by the player, the progress of the game, or the time of day.
  • the portable game machine 5300 can anthropomorphize the game players using artificial intelligence. But you can play games.
  • FIGS. 28C and 28D illustrate a portable game machine and a stationary game machine as examples of game machines
  • the game machine to which the GPU or chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or chip of one embodiment of the present invention is applied is, for example, an arcade game machine installed in an entertainment facility (for example, a game center or an amusement park), or a batting practice machine installed in a sports facility. Examples include pitching machines.
  • a GPU or a chip according to one embodiment of the present invention can be applied to large-scale computers.
  • FIG. 28E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 28F is a diagram showing a rack-mount computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 includes a rack 5501 and a plurality of rack-mount computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504. The substrate 5504 can mount the GPU or chip described in the above embodiments and the like.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations.
  • the supercomputer 5500 is required to process enormous amounts of calculations at high speed for scientific and technical calculations, so it consumes a lot of power and generates a lot of heat from its chip.
  • the supercomputer 5500 can be a supercomputer with low power consumption by using the GPU or chip of one embodiment of the present invention. Further, the supercomputer 5500 can reduce heat generation from the circuits due to low power consumption, so that the influence of heat generation on the circuits themselves, peripheral circuits, or modules can be reduced.
  • Supercomputer 5500 can also function as a parallel computer. By using the supercomputer 5500 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, learning and inference of artificial intelligence.
  • FIGS. 28E and 28F illustrate a supercomputer as an example of a large-sized computer
  • large-sized computers to which the GPU or chip of one embodiment of the present invention is applied are not limited to this.
  • Examples of large-scale computers to which the GPU or chip of one embodiment of the present invention is applied include computers that provide services (servers), large-scale general-purpose computers (mainframes), and the like.
  • FIG. 29A is a perspective view illustrating a specific configuration example of the computer 5502.
  • computer 5502 has a motherboard 5630.
  • Motherboard 5630 has multiple slots 5631 and multiple connection terminals (not shown).
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 29B is an example of a processing board including, for example, a CPU, a GPU, and a storage device.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 29B illustrates semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, these semiconductor devices are described below as the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628. Please refer to the description of the semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe (Peripheral Component Interconnect Express).
  • connection terminals 5623, 5624, and 5625 can be used as an interface for supplying power or inputting signals to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 are, for example, USB (Universal Serial Bus), SATA (Serial ATA), or SCSI (Small Computer System Interface). Examples include. Further, when outputting video signals from each of the connection terminals 5623, 5624, and 5625, examples of the respective standards include HDMI (registered trademark) (High-Definition Multimedia Interface).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to the wiring provided on the board 5622. can do.
  • Examples of the semiconductor device 5627 include FPGA, GPU, or CPU.
  • the semiconductor device 5627 for example, the electronic component 730 described above can be used.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. can do.
  • Examples of the semiconductor device 5628 include a storage device.
  • the semiconductor device 5628 for example, the electronic component 700 described above can be used.
  • a GPU or a chip according to one embodiment of the present invention can be applied to an automobile, which is a moving object, and around the driver's seat of the automobile.
  • FIG. 28G is a diagram showing the area around the windshield in the interior of an automobile, which is an example of a moving object.
  • FIG. 28G illustrates a dashboard-mounted display panel 5701, a display panel 5702, and a display panel 5703, as well as a pillar-mounted display panel 5704.
  • the display panels 5701 to 5703 can provide various information by displaying, for example, a speedometer, tachometer, mileage, fuel gauge, gear status, or air conditioner settings. Further, for example, display items or layout displayed on the display panel can be changed as appropriate according to the user's preference. Therefore, the display panel can have improved design.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the display panel 5704 can complement the field of view (blind spot) blocked by the pillars by projecting an image from an imaging device (not shown) provided in the vehicle. That is, the display panel 5704 can compensate for blind spots and improve safety by displaying images from an imaging device provided outside the vehicle. In addition, the display panel 5704 displays an image that complements the invisible parts, so that safety confirmation can be performed more naturally and without any discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, and therefore can be used, for example, in an automatic driving system for a car. Further, the chip can be used, for example, in a system that performs road guidance or danger prediction.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance or danger prediction, for example.
  • a car is described above as an example of a moving body, the moving body is not limited to a car.
  • the moving object include a train, a monorail, a ship, and a flying object (helicopter, unmanned aerial vehicle (drone), airplane, or rocket).
  • a flying object helicopter, unmanned aerial vehicle (drone), airplane, or rocket.
  • FIG. 28H shows an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • the electric refrigerator-freezer 5800 includes, for example, a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric refrigerator-freezer 5800 can have artificial intelligence by applying the chip of one embodiment of the present invention.
  • the electric refrigerator-freezer 5800 has a function that automatically generates a menu based on the ingredients stored in the electric refrigerator-freezer 5800 or the expiry date of the ingredients, or It can have functions such as automatically adjusting the temperature according to the food being stored.
  • electric refrigerators and refrigerators have been described as an example of electric appliances, other electric appliances include vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, air conditioners including air conditioners, and laundry. machine, dryer, or audiovisual equipment.
  • power consumption can be reduced by applying the storage device of one embodiment of the present invention to one or more selected from electronic devices, information terminals, game machines, large computers, mobile objects, and electrical appliances. can be achieved. Therefore, while energy demand is expected to increase due to higher performance or higher integration of storage devices, the use of the storage device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the storage device of one embodiment of the present invention consumes low power, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • the electronic device the function of the electronic device, the application example of artificial intelligence, the effect thereof, etc. described in this embodiment can be combined as appropriate with the description of other electronic devices.
  • a semiconductor device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation.
  • the OS transistor has high resistance to radiation, so it can be suitably used in an environment where radiation may be incident.
  • OS transistors can be suitably used when used in outer space.
  • FIG. 30 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • FIG. 30 illustrates a planet 6804 in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification and the like may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation includes, for example, electromagnetic waves (electromagnetic radiation) typified by X-rays or gamma rays, or particle radiation typified by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. can be mentioned.
  • the solar panel 6802 When the solar panel 6802 is irradiated with sunlight, the power necessary for the operation of the artificial satellite 6800 is generated. However, for example, in a situation where the solar panel 6802 is not irradiated with sunlight or a situation where the amount of sunlight irradiated with the solar panel 6802 is small, the solar panel 6802 generates less power. Thus, satellite 6800 may not generate the necessary power to operate. In order to operate the satellite 6800 even in a situation where the power generated by the solar panel 6802 is low, the satellite 6800 may be provided with a secondary battery 6805. Note that the solar panel 6802 is sometimes called a solar cell module.
  • Satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803.
  • a ground-based receiver or other artificial satellite can receive the signal.
  • the receiver can measure the position of the receiver by receiving a signal transmitted by the artificial satellite 6800.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • the control device 6807 is preferably a semiconductor device including an OS transistor, which is one embodiment of the present invention. Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, the OS transistor has high reliability even in an environment where radiation may be incident, and can be suitably used.
  • OS transistors have superior effects such as higher radiation resistance than Si transistors.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground by having a configuration including a visible light sensor.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • the semiconductor device of one embodiment of the present invention can be reduced. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, or a space probe.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ 10 17 cm ⁇ 3 or less. It is less than x10 13 cm -3 , more preferably less than 1 x 10 10 cm -3 and more than 1 x 10 -9 cm -3 . Note that when lowering the carrier concentration in the oxide semiconductor, the density of defect levels in the oxide semiconductor may be lowered by lowering the impurity concentration in the oxide semiconductor.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic oxide semiconductor or a substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage of the OS transistor may vary as the donor concentration in the channel formation region increases.
  • the OS transistor tends to exhibit normally-on characteristics (characteristics in which drain current flows when the gate voltage is 0 V). Therefore, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include, for example, a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • S value refers to the amount of change in gate voltage when the drain voltage is constant and the drain current is changed by one order of magnitude in the subthreshold region.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, the OS transistor has a smaller characteristic length between the source region and the channel formation region, and a smaller characteristic length between the drain region and the channel formation region, compared to the Si transistor. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the OS transistor has an n+ / n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region, and the source region and drain region each become an n+-type region.
  • it can also be regarded as an n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor can have good electrical characteristics even if it is miniaturized or highly integrated.
  • an OS transistor has good electrical characteristics even if the gate length is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be suitably used as a transistor with a shorter channel length than a Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have excellent effects compared to Si transistors, such as having a smaller off-state current and making it possible to manufacture a transistor with a shorter channel length.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments or other examples.
  • a data center (also referred to as DC) in which the semiconductor device described in the above embodiment can be used will be described.
  • a data center using the semiconductor device of one embodiment of the present invention is effective in achieving higher performance such as lower power consumption.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, such as ensuring data immutability.
  • When managing long-term data for example, installing storage and servers to store large amounts of data, securing stable power sources to retain data, or securing cooling equipment required to retain data, etc. Is required. Therefore, for example, it is necessary to increase the size of the data center building.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced, and the semiconductor device that holds data can be made smaller. Therefore, for example, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generated from the circuit can be reduced. Therefore, the adverse effects of the heat generation on the circuit itself, peripheral circuits, and peripheral modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 31 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 31 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage). Further, a host 7001 and a storage 7003 are connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten data access speed, that is, the time required to write or read data, this time requires DRAM that can be used as a cache memory in the storage. It's much longer than the time.
  • a cache memory is usually provided in the storage to shorten the time required to write or read data.
  • the cache memory described above is used in storage control circuit 7002 and storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • the frequency of refreshing the cache memory can be reduced, and the frequency of refreshing the cache memory can be reduced. Power consumption can be reduced. Further, by using a structure in which memory cell arrays are stacked, the cache memory can be downsized.
  • the semiconductor device of one embodiment of the present invention can be reduced. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments or other examples.
  • the memory device whose write time, read time, memory density, and retention time were estimated has a read circuit (corresponding to the sense circuit 35) composed of OS transistors.
  • a read circuit (corresponding to the sense circuit 35) composed of OS transistors.
  • the configuration has stacked memory arrays. Further, for example, a configuration is adopted in which a drive circuit such as a driver, a sense amplifier, and a controller (corresponding to the sense amplifier 55, for example) is provided on a substrate (corresponding to the substrate 50) including a Si transistor.
  • the memory device estimated in this example has a structure in which DOSRAM memory cells are stacked, and is sometimes referred to as a 3D DOSRAM.
  • Table 1 shows the write time, read time, memory density, and retention time of the 3D DOSRAM configured as described above (hereinafter sometimes simply referred to as DOSRAM) and the DRAM configured with Si transistors. This is the result of estimating.
  • the design rule for the OS transistor was set to 30 nm. Furthermore, in the estimation of DRAM, the design rule for Si transistors was set to 14 nm.
  • Table 1 shows the estimated results for three cases (condition A, condition B, and condition C) with different DOSRAM configurations.
  • the memory cell of the DOSRAM has a configuration as shown in FIG. 24B
  • the design value of the channel length of the OS transistor was 30 nm, and the design value of the channel width was 30 nm. Further, the cell capacitance (corresponding to a capacitance of 100) was set to 1.5 fF.
  • FIG. 33, FIG. 34, and FIG. 35 show the Id-Vg characteristics of the OS transistors used for estimation under conditions A, B, and C, respectively.
  • the drain voltage Vd (voltage between the source and the drain) is 1.2V
  • the back gate voltage Vb (the voltage between the source and the back gate) is 1.2 V in an environment of 27°C.
  • Id current flowing between the source and drain
  • the gate voltage Vg (voltage between the source and gate) is in the range of -1V to 4V when the voltage between the source and the gate is 0V. ing.
  • the Id-Vg characteristic (Measurement) shown by the solid line is the Id-Vg characteristic of the actually manufactured OS transistor
  • the Id-Vg characteristic (Simulation) shown by the broken line is the Id-Vg characteristic of the OS transistor used for estimation. It is a characteristic.
  • FIG. 35 shows only the Id-Vg characteristic (Simulation) indicated by a broken line.
  • the on-current Ion of the OS transistor (in this example, in the Id-Vg characteristic (measurement) shown by the solid line, it is the drain current Id per channel width of 1 ⁇ m when the gate voltage Vg is 3.3 V). was 272.6 ⁇ A/ ⁇ m under condition A shown in FIG. 33, and 297.8 ⁇ A/ ⁇ m under condition B shown in FIG.
  • the estimated writing time for DOSRAM is 7ns, 6ns, and 3ns under conditions A, B, and C, respectively. It was shorter than 20ns.
  • the estimated DOSRAM read time was 48 ns, 24 ns, and 16 ns under conditions A, B, and C, respectively, which was shorter than the estimated DRAM read time of 20 ns under condition C. .
  • the estimated memory density of DOSRAM is 77 cells/ ⁇ m 2 per layer, and for example, by stacking 5 layers of memory cells, the estimated memory density of DRAM is 383 cells. / ⁇ m2 . In other words, it has been found that DOSRAM may exceed the performance of DRAM in terms of memory density by increasing the number of layers.
  • DOSRAM requires refresh at least once every 6.4 seconds
  • DRAM requires refresh of all memory cells once every 64 ms. estimated to be necessary.
  • the power required for refreshing DOSRAM could be reduced to 1/100 of the power required for refreshing DRAM.
  • This example can be implemented by appropriately combining at least a part of it with other embodiments described in this specification and the like.

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  • Thin Film Transistor (AREA)

Abstract

新規な半導体装置を提供する。 第１回路は、第１配線を介して第２回路に電気的に接続され、第１回路は、第３配線および第４配 線のそれぞれを介して第４回路に電気的に接続され、第２回路は、第５配線を介して第３回路に電 気的に接続され、第１回路は、第１配線と、第２配線と、第３配線と、第４配線と、のそれぞれの 間を導通状態または非導通状態にする機能を有し、第３回路は、第１データに対応する電位を保持 する機能を有し、第２回路は、第１データに対応する電位を第１配線から第５配線に与える機能と、 第２データに対応する電位を保持する機能と、第５配線の電位の変化を増幅して第１配線に出力す る機能と、を有し、第４回路は、第３配線と第４配線との間の電位差に応じて第１データまたは第 ２データに対応する電位を出力する機能を有する。

Description

半導体装置、及び記憶装置
本発明の一態様は、半導体装置、及び記憶装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
近年、半導体装置の開発が進められ、例えば、ＬＳＩ、ＣＰＵ、およびメモリなどに、主に半導体装置が用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路を有し、接続端子である電極が形成された半導体素子の集合体である。
例えば、ＬＳＩ、ＣＰＵ、およびメモリなどの半導体回路（ＩＣチップ）は、回路基板（例えばプリント配線基板）に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３および非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
本発明の一態様は、高集積化が可能な半導体装置を提供することを課題の一つとする。または、製造コストの低減が可能な半導体装置を提供することを課題の一つとする。または、低消費電力化が可能な半導体装置を提供することを課題の一つとする。または、動作速度を速めることが可能な半導体装置を提供することを課題の一つとする。または、小型化が可能な半導体装置を提供することを課題の一つとする。または、新規の半導体装置を提供することを課題の一つとする。または、上記列挙したいずれか一または複数の半導体装置を有する記憶装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、本明細書、図面、または請求項などの記載から、自ずと明らかとなるものであり、本明細書、図面、または請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１回路と、第２回路と、第３回路と、第４回路と、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、を備え、第１回路は、第１配線を介して第２回路に電気的に接続され、第１回路は、第３配線および第４配線のそれぞれを介して第４回路に電気的に接続され、第２回路は、第５配線を介して第３回路に電気的に接続され、第１回路は、第１配線と、第２配線と、第３配線と、第４配線と、のそれぞれの間を導通状態または非導通状態にする機能を有し、第３回路は、第１データに対応する電位を保持する機能を有し、第２回路は、第１データに対応する電位を第１配線から第５配線に与える機能と、第２データに対応する電位を保持する機能と、第５配線の電位の変化を増幅して第１配線に出力する機能と、を有し、第４回路は、第３配線と第４配線との間の電位差に応じて第１データまたは第２データに対応する電位を出力する機能を有する、半導体装置である。
（２）
また、上記（１）において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、を備え、第１トランジスタは、第１配線と第２配線との間を導通状態または非導通状態にする機能を有し、第２トランジスタは、第１配線と第３配線との間を導通状態または非導通状態にする機能を有し、第３トランジスタは、第２配線と第４配線との間を導通状態または非導通状態にする機能を有し、第４トランジスタは、第１配線をプリチャージする機能を有し、第５トランジスタは、第２配線をプリチャージする機能を有する、ことができる。
（３）
また、上記（１）において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、第２容量と、を備え、第１トランジスタは、第１配線と第２配線との間を導通状態または非導通状態にする機能を有し、第２トランジスタは、第１配線と第３配線との間を導通状態または非導通状態にする機能を有し、第３トランジスタは、第２配線と第４配線との間を導通状態または非導通状態にする機能を有し、第１容量は、第１配線の電位を変化させる機能を有し、第２容量は、第２配線の電位を変化させる機能を有する、ことができる。
（４）
また、上記（１）において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を備え、第１トランジスタは、第１配線と第２配線との間を導通状態または非導通状態にする機能を有し、第２トランジスタは、第１配線と第３配線との間を導通状態または非導通状態にする機能を有し、第３トランジスタは、第２配線と第４配線との間を導通状態または非導通状態にする機能を有し、第４回路は、第６トランジスタと、第７トランジスタと、を備え、第６トランジスタは、第３配線をプリチャージする機能を有し、第７トランジスタは、第４配線をプリチャージする機能を有する、ことができる。
（５）
また、上記（１）乃至上記（４）のいずれか一において、第４回路は、基板に設けられ、第１回路および第２回路は、基板上に配置された第１層に設けられ、第３回路は、基板上に配置された複数の第２層のそれぞれに設けられ、基板は、Ｓｉトランジスタを含み、第１層および複数の第２層のそれぞれは、ＯＳトランジスタを含む、ことができる。
（６）
また、本発明の一態様は、上記（５）に記載の半導体装置と、第５回路と、を備え、第５回路は、複数の第２層のそれぞれに設けられ、第５回路は、第３回路の動作を制御する信号を出力する機能を有する、記憶装置である。
本発明の一態様は、高集積化が可能な半導体装置を提供することができる。または、製造コストの低減が可能な半導体装置を提供することができる。または、低消費電力化が可能な半導体装置を提供することができる。または、動作速度を速めることが可能な半導体装置を提供することができる。または、小型化が可能な半導体装置を提供することができる。または、新規の半導体装置を提供することができる。または、上記列挙したいずれか一または複数の半導体装置を有する記憶装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、本明細書、図面、または請求項などの記載から、自ずと明らかとなるものであり、本明細書、図面、または請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する回路図である。
図２は、半導体装置の構成例を説明する模式図である。
図３Ａは、半導体装置の構成例を説明する模式図である。図３Ｂは、半導体装置の構成例を説明する回路図である。
図４Ａ乃至図４Ｄは、半導体装置の構成例を説明する回路図である。
図５Ａ及び図５Ｂは、半導体装置の構成例を説明する回路図である。
図６は、半導体装置の動作例を説明するタイミングチャートである。
図７は、半導体装置の動作例を説明するタイミングチャートである。
図８は、半導体装置の構成例を説明するブロック図である。
図９Ａおよび図９Ｂは、半導体装置の構成例を説明する模式図である。
図１０は、電子計算機の構成例を説明する模式図である。
図１１Ａは、電子計算機の動作例を説明するフローチャートである。図１１Ｂ及び図１１Ｃは、電子計算機の動作例を説明する模式図である。
図１２は、半導体装置の構成例を説明する回路図である。
図１３は、半導体装置の動作例を説明するタイミングチャートである。
図１４は、半導体装置の動作例を説明するタイミングチャートである。
図１５は、半導体装置の構成例を説明する回路図である。
図１６Ａ及び図１６Ｂは、半導体装置の構成例を説明する回路図である。
図１７は、半導体装置の動作例を説明するタイミングチャートである。
図１８は、半導体装置の動作例を説明するタイミングチャートである。
図１９Ａ及び図１９Ｂは、記憶装置の構成例を説明する模式図である。
図２０Ａ及び図２０Ｂは、記憶装置の構成例を説明する模式図である。
図２１Ａは、記憶装置の構成例を説明する回路図である。図２１Ｂは、記憶装置の動作例を説明するタイミングチャートである。
図２２Ａ乃至図２２Ｅは、記憶回路の構成例を説明する回路図である。
図２３Ａ及び図２３Ｂは、記憶装置の構成例を説明する平面レイアウト図である。
図２４Ａは半導体装置の一例を示す上面図である。図２４Ｂ乃至図２４Ｄは、半導体装置の一例を示す断面図である。
図２５Ａ及び図２５Ｂは、半導体装置の一例を説明する模式図である。
図２６Ａ及び図２６Ｂは、電子部品の一例を説明する図である。
図２７Ａ乃至図２７Ｅは、記憶装置の一例を説明する模式図である。
図２８Ａ乃至図２８Ｈは、電子機器の一例を示す図である。
図２９Ａ及び図２９Ｂは、電子機器の一例を示す図である。
図３０は、宇宙用機器の一例を示す図である。
図３１は、データセンターに適用可能なストレージシステムの一例を示す図である。
図３２は、半導体装置の一例を示す断面図である。
図３３は、半導体チップの動作の見積もりに用いたトランジスタの特性を説明する図である。
図３４は、半導体チップの動作の見積もりに用いたトランジスタの特性を説明する図である。
図３５は、半導体チップの動作の見積もりに用いたトランジスタの特性を説明する図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、例えば、半導体素子（例えば、トランジスタ、ダイオード、またはフォトダイオードなど）を含む回路、または同回路を有する装置などをいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、またはパッケージにチップを収納した電子部品は、半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置、または電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されている、と記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係、に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、または負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、またはＮＯＲ回路など）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、またはガンマ補正回路など）、電位レベル変換回路（例えば、電源回路（例えば、昇圧回路、または降圧回路など）、または信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅もしくは電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、またはバッファ回路など）、信号生成回路、記憶回路、または制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）はＸと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合、一の導電膜が、配線および電極の、両方の構成要素の機能を併せ持っている。したがって、本明細書等における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、または配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、例えば、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、またはコイルなどを含むものとする。そのため、「抵抗素子」という用語は、例えば、「抵抗」、「負荷」、または「抵抗値を有する領域」などの用語に言い換えることができるものとする。逆に、「抵抗」、「負荷」、または「抵抗値を有する領域」という用語は、例えば、「抵抗素子」などの用語に言い換えることができるものとする。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、さらに好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該抵抗素子は、当該配線の長さによって抵抗値を決める場合がある。または、抵抗素子は、配線として用いる導電体とは異なる抵抗率を有する導電体を用いる場合がある。または、半導体を抵抗素子として用いる場合、当該抵抗素子は、当該半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけに限らない。「容量素子」は、例えば、配線と配線との間に生じる寄生容量、または、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量、などを含むものとする。また、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などという用語は、「容量」などの用語に言い換えることができるものとする。逆に、「容量」という用語は、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などの用語に言い換えることができるものとする。また、「容量」の「一対の電極」という用語は、例えば、「一対の導電体」、「一対の導電領域」、または「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート（ゲート端子、ゲート領域、またはゲート電極ともいう）、ソース（ソース端子、ソース領域、またはソース電極ともいう）、およびドレイン（ドレイン端子、ドレイン領域、またはドレイン電極ともいう）と呼ばれる３つの端子を有する。また、トランジスタは、ドレインとソースとの間にチャネルが形成される領域（チャネル形成領域ともいう）を有する。トランジスタは、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、チャネル形成領域は、電流が主として流れる領域である。ゲートは、ソースとドレインとの間の、チャネル形成領域に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。
なお、２つの入出力端子は、トランジスタの導電型（ｎチャネル型またはｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。また、例えば、回路動作において電流の方向が変化する場合などにおいて、ソースとしての機能とドレインとしての機能とが入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、または「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタは、構造によって、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合、本明細書等においては、それぞれのゲートを、例えば、第１ゲート、第２ゲート、または第３ゲートなどと呼称することがある。
なお、本明細書等において、トランジスタは、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造のトランジスタは、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造のトランジスタは、オフ電流の低減、およびトランジスタの耐圧向上（信頼性の向上）を図ることができる。また、マルチゲート構造のトランジスタは、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を持つトランジスタは、理想的な電流源回路、または非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、傾きがフラットである電圧・電流特性を持つトランジスタは、例えば、特性のよい差動回路、またはカレントミラー回路などを実現することができる。
また、本明細書等において、回路図上で、単一の回路素子が図示されている場合、当該回路素子は、複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合、当該抵抗は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合、当該容量は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合、当該トランジスタは、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合、当該スイッチは、２個以上のトランジスタを有し、かつ、２個以上のトランジスタが直列または並列に電気的に接続され、かつ、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、「ノード」は、例えば、回路構成、またはデバイス構造などに応じて、「端子」、「配線」、「電極」、「導電層」、「導電体」、または「不純物領域」などと言い換えることが可能である。また、例えば、「端子」、または「配線」などは、「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことである。例えば、基準となる電位をグラウンド電位（接地電位）とすると、「電圧」は、「電位」に言い換えることができる。なお、グラウンド電位は、必ずしも０Ｖを意味するとは限らない。また、電位は、相対的なものである。すなわち、基準となる電位が変わることによって、例えば、配線に与えられる電位、回路などに印加される電位、または、回路などから出力される電位、なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」または「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
また、本明細書等において、「電流」とは、電荷の移動現象（電気伝導）のことである。例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、例えば、電子、正孔、アニオン、カチオン、または錯イオンなどが挙げられる。なお、キャリアは、電流の流れる系（例えば、半導体、金属、電解液、または真空中など）によって異なる。また、例えば配線などにおける「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、例えば、「素子Ａから素子Ｂに電流が流れる」などの記載は、「素子Ｂから素子Ａに電流が流れる」などに言い換えることができるものとする。また、例えば、「素子Ａに電流が入力される」などの記載は、「素子Ａから電流が出力される」などに言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、または「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、「第２」に言及された構成要素とされることもありうる。また、例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、省略されることもありうる。
また、本明細書等において、例えば、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した配置を示す語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。また、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを９０度回転することによって、「導電体の左面（もしくは右面）に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、およびその位置関係を説明するために、例えば、「行」または「列」などの語句を使用する場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した、例えば、「行」または「列」などの語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる。
また、本明細書等において、例えば、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが形成されている状態に限らない。「絶縁層Ａに重なる電極Ｂ」の表現は、例えば、絶縁層Ａの下に電極Ｂが形成されている状態、または、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、などを除外しない。
また、本明細書等において、「隣接」または「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現は、絶縁層Ａと電極Ｂとが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、例えば、「膜」または「層」などの語句は、状況に応じて、互いに入れ替えることが可能な場合がある。例えば、「導電層」という用語は、「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語は、「絶縁層」という用語に変更することが可能な場合がある。また、例えば、「膜」または「層」などの語句は、それらの語句を使わずに、状況に応じて、別の用語に入れ替えることが可能な場合がある。例えば、「導電層」または「導電膜」という用語は、「導電体」という用語に変更することが可能な場合がある。また、「導電体」という用語は、「導電層」または「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁層」または「絶縁膜」という用語は、「絶縁体」という用語に変更することが可能な場合がある。また、「絶縁体」という用語は、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
また、本明細書等において、例えば、「電極」、「配線」、または「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は、「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、例えば、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は、「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。さらに、「端子」の用語は、例えば、複数の「電極」、「配線」、または「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」または「端子」の一部とすることができる。また、例えば、「端子」は、「配線」または「電極」の一部とすることができる。また、例えば、「電極」、「配線」、または「端子」などの用語は、「領域」などの用語に置き換える場合がある。
また、本明細書等において、例えば、「配線」、「信号線」、または「電源線」などの用語は、状況に応じて、互いに入れ替えることが可能な場合がある。例えば、「配線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語は、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」または「電源線」などの用語は、「配線」という用語に変更することが可能な場合がある。また、例えば、「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語は、状況に応じて、例えば、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、本明細書等において、「スイッチ」とは、複数の端子を備え、かつ、当該端子間の導通または非導通を切り換える（選択する）機能を備える。例えば、スイッチが２つの端子を備え、かつ、両端子間が導通している場合、当該スイッチは、「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは、「非導通状態である」または「オフ状態である」という。なお、当該スイッチは、導通状態もしくは非導通状態の一方の状態に切り換えること、または、導通状態もしくは非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
つまり、スイッチとは、電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。スイッチとして、例えば、電気的なスイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチの種類として、通常は非導通状態で、導通状態を制御することで導通状態となるスイッチがあり、このようなスイッチは、「Ａ接点」という場合がある。また、スイッチの種類として、通常は導通状態で、導通状態を制御することで非導通状態となるスイッチがあり、このようなスイッチは、「Ｂ接点」という場合がある。
電気的なスイッチとして、例えば、トランジスタ（例えば、バイポーラトランジスタ、またはＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、またはダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」または「オン状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、または、ソース電極とドレイン電極との間に電流を流すことができる状態、などをいう。また、トランジスタの「非導通状態」または「オフ状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なお、トランジスタを単なるスイッチとして動作させる場合、トランジスタの極性（導電型）は、特に限定されない。
機械的なスイッチとして、例えば、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、かつ、その電極が動くことによって、導通状態または非導通状態を選択する。
本明細書等において、「平行」とは、２つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、２つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、２つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、２つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しいことをいう。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層または複数の層の表面が露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しくなる。ただし、当該被処理面は、ＣＭＰ処理の際の、処理装置、処理方法、または被処理面の材料によって、複数の層の高さが厳密には等しくならない場合がある。本明細書等において、この場合も、「高さが一致または概略一致」という。例えば、基準面に対して、高さが異なる２つの層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さと、の差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、半導体装置の製造プロセスにおいて、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもある。本明細書等において、この場合も、「端部が一致または概略一致」という。
なお、本明細書等において、例えば、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な、物、方法、および事象などに関して、「同一」、「同じ」、「等しい」、または「均一」（これらの同意語を含む）などという場合、これらは、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は、不純物である。半導体は、不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、または、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、当該半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、または酸化物半導体の主成分以外の遷移金属などがある。特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、または窒素などがある。酸化物半導体は、例えば、不純物の混入によって、当該酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。また、半導体がシリコン層である場合、当該半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、または第１５族元素などがある。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、例えば、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、または酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物は、酸化物半導体と呼称する場合がある。つまり、増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得るものとして、金属酸化物を用いた場合、当該金属酸化物は、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」の記載は、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物は、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合、それらの構成例は、適宜組み合わせることが可能である。
本明細書に記載の実施の形態について、図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能である。よって、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明する図面は、発明の構成において、同一部分または同様な機能を有する部分に、同一の符号を異なる図面間で共通して用いることで、その繰り返しの説明を省略する場合がある。また、図面は、同様の機能を指す場合、ハッチングパターンを同じくし、特に符号を付さない場合がある。また、図面は、理解しやすくするため、例えば、斜視図または上面図（「平面図」ともいう）などにおいて、一部の構成要素の記載を省略している場合がある。また、図面は、一部の隠れ線の記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの表記を省略する場合がある。
また、本明細書に係る図面等において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、図面は、例えば、その大きさまたは縦横比などに必ずしも限定されない。なお、図面は、理想的な例を模式的に示したものであり、例えば、図面に示す形状または値などに限定されない。
例えば、本明細書に係る図面等は、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつき、などを含むことが可能である。
例えば、本明細書に係る図面等は、実際の製造工程において、エッチングなどの処理により、層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」は、Ｘ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても、同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“Ａ”、“ｂ”、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。
（実施の形態１）
本発明の一態様に係る半導体装置の構成例について、図１乃至図５を参照して説明する。
なお、半導体装置は、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード、またはフォトダイオードなど）を含む回路、または当該回路を備える装置である。本実施の形態等で説明する半導体装置は、例えば、記憶装置として好適に機能させることができる。また、例えば、当該記憶装置を備える電子計算機として好適に用いることができる。
＜半導体装置の構成例＞
図１は、本発明の一態様に係る半導体装置１０の構成例を示す回路図である。
半導体装置１０は、基板５０と、層２０と、を備える。基板５０は、様々な材料を含む絶縁性基板または半導体基板を用いることができる。例えば、基板５０は、シリコンを含む基板を用いることができる。例えば、基板５０は、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタ）を含むことができる。層２０は、例えば、導電体、半導体、または絶縁体などの様々な材料を有し、かつ、容量またはトランジスタなどの様々な素子が設けられる。例えば、層２０は、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）を含むことができる。
層２０は、層３０および層４０を備える。層４０は、層４１［１］乃至４１［ｍ］を備える。なお、ｍは２以上の整数である。
層４０は、層４１［１］乃至層４１［ｍ］のそれぞれにおいて、複数のメモリセル４２を備える。複数のメモリセル４２のそれぞれは、ローカルビット線ＬＢＬに電気的に接続される。メモリセル４２は、データに応じた電位を保持させることで、当該データを記憶する機能を有する。メモリセル４２は、ローカルビット線ＬＢＬを介して、データの書き込みまたは読み出しをすることができる。
メモリセル４２は、一つのトランジスタおよび一つの容量（キャパシタという場合もある）を備える（図３Ｂおよび図４Ａを参照）。当該トランジスタのソースまたはドレインの一方は、当該容量の一方の端子に電気的に接続される。メモリセル４２では、当該トランジスタとして、オフ電流が極めて低いトランジスタを用いると好ましい。例えば、当該トランジスタとして、ＯＳトランジスタを用いることができる。このようなＯＳトランジスタを用いたメモリセルの構成を、ＤＯＳＲＡＭ（登録商標）と呼ぶことができる。ＤＯＳＲＡＭは、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。ＤＯＳＲＡＭは、オフ電流が極めて低いＯＳトランジスタを用いることで、データを長期間記憶することができる。また、ＤＯＳＲＡＭは、一つのＯＳトランジスタおよび一つの容量で構成することができるため、メモリセルの高密度化を実現できる。
ＯＳトランジスタは、チャネルが形成される酸化物半導体のバンドギャップが２ｅＶ以上であるため、オフ電流（トランジスタがオフ状態であるときにソースとドレインの間に流れる電流）が極めて低いという特性を有する。室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０−１８Ａ）以下、１ｚＡ（１×１０−２１Ａ）以下、または１ｙＡ（１×１０−２４Ａ）以下とすることができる。なお、Ｓｉトランジスタの場合、室温下における、チャネル幅１μｍあたりのオフ電流値は、１ｆＡ（１×１０−１５Ａ）以上かつ１ｐＡ（１×１０−１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタのオフ電流よりも１０桁程度低いともいえる。
ＯＳトランジスタの半導体層は、インジウムおよび亜鉛の少なくとも一を含むと好ましい。また、ＯＳトランジスタの半導体層は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、およびコバルト、から選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、ガリウム、アルミニウム、イットリウム、およびスズ、から選ばれた一種または複数種であることが好ましい。
特に、半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＧＺＯ」とも記す）を用いることが好ましい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＺＯ」とも記す）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＧＺＯ」とも記す）を用いてもよい。
半導体層がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成、などが挙げられる。また、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比より小さくてもよい場合がある。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、などが挙げられる。なお、近傍の組成とは、所望の原子数比の、プラスマイナス３０％の範囲を含む。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタのオフ電流が極めて低いため、当該メモリセルを構成する容量に蓄積された電荷を、長期間保持させることができる。よって、当該メモリセルは、当該容量に保持された電荷量に応じた電位の高低をデータとすることで、当該データを長期間記憶し続けることができる。つまり、当該メモリセルは、一旦書き込んだデータを長期間記憶することができるため、データのリフレッシュの頻度を下げることができる。よって、当該メモリセルは、当該メモリセルを用いた半導体装置または記憶装置の低消費電力化を図ることができる。
また、ＯＳトランジスタを用いたメモリセルは、電荷の充電または放電によって、データの書き込みまたは読み出しをするため、実質的に無制限回のデータの書き込みまたは読み出しが可能である。また、ＯＳトランジスタを用いたメモリセルは、例えば、磁気メモリまたは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。また、ＯＳトランジスタを用いたメモリセルは、書き込みを繰り返しても、フラッシュメモリのように電子捕獲中心の増加による不安定性が認められないため、安定性に優れている。
また、ＯＳトランジスタを用いたメモリセルは、例えば、Ｓｉトランジスタが設けられるシリコン基板上などに、自由に配置可能であるため、集積化を容易に行うことができる。また、ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタの作製にＳｉトランジスタと同様の製造装置を用いることが可能であるため、低コストで作製可能である。
ＯＳトランジスタは、ゲート（ゲート電極）、ソース（ソース電極）、およびドレイン（ドレイン電極）に加えて、バックゲート（バックゲート電極）を含むことで、４端子の半導体素子とすることができる。４端子のＯＳトランジスタは、ゲートまたはバックゲートのそれぞれに与える電位に応じて、ソースとドレインの間に流れる電流を独立して制御することが可能である。また、ＯＳトランジスタは、高温環境下においても、Ｓｉトランジスタより優れた電気特性を有する。具体的には、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった高温下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
層３０は、センス回路３５と、センス回路３５＿ｐｒｅと、切替回路３７と、を備える。
センス回路３５は、ローカルビット線ＬＢＬを介して、層４０が備える複数のメモリセル４２に電気的に接続される。また、センス回路３５は、グローバルビット線ＧＢＬを介して、切替回路３７に電気的に接続される。センス回路３５は、メモリセル４２にデータの書き込みをする場合、当該データに対応する電位を、グローバルビット線ＧＢＬから、ローカルビット線ＬＢＬに、与える機能を有する。また、センス回路３５は、メモリセル４２からデータの読み出しをする場合、ローカルビット線ＬＢＬの電位の変化を増幅して、グローバルビット線ＧＢＬに出力する機能を有する。なお、センス回路３５は、ＯＳトランジスタを用いて構成することができる。
なお、図示していないが、層３０は、複数のセンス回路３５を備える。グローバルビット線ＧＢＬは、複数のセンス回路３５のそれぞれを介して、複数のローカルビット線ＬＢＬのそれぞれに電気的に接続される。半導体装置１０は、複数のセンス回路３５のいずれか一を選択し、かつ、当該センス回路３５に電気的に接続される複数のメモリセル４２の中から選択された一つのメモリセル４２に対して、データの書き込みまたは読み出しをする機能を有する。
また、センス回路３５を構成するトランジスタは、複数のセンス回路３５のそれぞれごとに、しきい値電圧のばらつきが生じることがある。特に、ローカルビット線ＬＢＬのわずかな電位の変化を電流に変換する機能を有するトランジスタのしきい値電圧のばらつきは、センス回路３５の動作に大きく影響する。よって、このようなばらつきがセンス回路３５の動作に影響を及ぼすことで、半導体装置１０は、メモリセル４２からのデータの読み出しが正しくなされない可能性がある。センス回路３５は、このようなしきい値電圧のばらつきによるデータの読み出しへの影響を低減するように補正する機能を有してもよい。このような補正する機能によって、半導体装置１０は、読み出したデータの信頼性を向上させることができる。
センス回路３５＿ｐｒｅは、センス回路３５と同様の構成である。そのため、センス回路３５＿ｐｒｅについての説明は、グローバルビット線ＧＢＬをグローバルビット線ＧＢＬＢに、ローカルビット線ＬＢＬをローカルビット線ＬＢＬ＿ｐｒｅに、それぞれ読み換えて、上述したセンス回路３５の説明を適宜参酌すればよい。
センス回路３５、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、および当該ローカルビット線ＬＢＬに電気的に接続される複数のメモリセル４２と、センス回路３５＿ｐｒｅ、グローバルビット線ＧＢＬＢ、ローカルビット線ＬＢＬ＿ｐｒｅ、および当該ローカルビット線ＬＢＬ＿ｐｒｅに電気的に接続される複数のメモリセル４２とは、互いに対である。
ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセル４２は、データの書き込みまたは読み出しがされないメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅは、所定の電位にプリチャージされ、当該電位を保持し続ける。なお、ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセル４２が、データの書き込みまたは読み出しがされるメモリセルとし、ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされないメモリセルとしてもよい。この場合、ローカルビット線ＬＢＬが、所定の電位にプリチャージされ、当該電位を保持し続ける。
切替回路３７は、グローバルビット線ＧＢＬを介して、センス回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＧＢＬＢを介して、センス回路３５＿ｐｒｅに電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを介して、基板５０が備える駆動回路５１に電気的に接続される。切替回路３７は、グローバルビット線ＧＢＬと、グローバルビット線ＧＢＬＢと、グローバルビット線ＳＡ＿ＧＢＬと、グローバルビット線ＳＡ＿ＧＢＬＢと、のそれぞれの間を、導通状態または非導通状態にする機能を有する。また、切替回路３７は、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢのそれぞれを、所定の電位にプリチャージする機能を有する。
切替回路３７は、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、を備える。なお、切替回路３７を構成するトランジスタは、オフ電流が極めて低いトランジスタを用いるとよい。例えば、切替回路３７を構成するトランジスタは、ＯＳトランジスタを用いることができる。
トランジスタＭ０のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ０のソースまたはドレインの他方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ０は、信号ＳＷ０に応じて、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ１のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬに電気的に接続される。トランジスタＭ１は、信号ＳＷ１に応じて、グローバルビット線ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ２のソースまたはドレインの一方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。トランジスタＭ２は、信号ＳＷ２に応じて、グローバルビット線ＧＢＬＢとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ３のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ３のソースまたはドレインの他方は、電位ＶＰＲＥ２が与えられる端子に電気的に接続される。トランジスタＭ３は、信号ＳＷ３に応じて、グローバルビット線ＧＢＬを、電位ＶＰＲＥ２にプリチャージする機能を有する。
トランジスタＭ４のソースまたはドレインの一方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ４のソースまたはドレインの他方は、電位ＶＰＲＥ２が与えられる端子に電気的に接続される。トランジスタＭ４は、信号ＳＷ３に応じて、グローバルビット線ＧＢＬＢを、電位ＶＰＲＥ２にプリチャージする機能を有する。
基板５０は、駆動回路５１を備える。
駆動回路５１は、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを介して、層３０が備える切替回路３７に電気的に接続される。駆動回路５１は、データの書き込みをする場合、当該データに対応する電位を、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれに与える機能を有する。また、駆動回路５１は、データの読み出しをする場合、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に応じて、当該データに対応する電位を出力する機能を有する。駆動回路５１は、基板５０にチャネルが形成されるＳｉトランジスタを用いて構成することができる。
Ｓｉトランジスタは、ＯＳトランジスタよりも動作速度が速い。また、Ｓｉトランジスタは、ｎチャネル型のＳｉトランジスタのゲートとｐチャネル型のＳｉトランジスタのゲートとを電気的に接続することで、ＣＭＯＳ回路（例えば、相補的に動作する回路、ＣＭＯＳ論理ゲート、またはＣＭＯＳ論理回路など）を構成することができる。そのため、基板５０が備える駆動回路５１は、Ｓｉトランジスタで構成することで、動作速度を速くすることができ、かつ、定常状態における消費電力を低減することができる。
図２は、本発明の一態様に係る半導体装置１０の構成例を示す模式図である。
図２に示すように、半導体装置１０は、基板５０と、一または複数の層２０（層２０［１］乃至２０［ｋ］）と、を備える。なお、ｋは２以上の整数である。基板５０は、様々な材料を含む絶縁性基板または半導体基板を用いることができる。例えば、基板５０は、シリコンを含む基板を用いることができる。層２０［１］乃至層２０［ｋ］のそれぞれは、例えば、導電体、半導体、または絶縁体などの様々な材料を有することができる。層２０［１］乃至層２０［ｋ］のそれぞれは、例えば、容量またはトランジスタなどの様々な素子を設けることができる。
なお、図２に示す模式図は、半導体装置１０を構成する各層の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｚ方向は、基板５０の面に対して垂直方向または概略垂直方向のことをいう。「概略垂直」とは、対象となる二つの要素のなす角度が、８５度以上９５度以下である状態をいう。本実施の形態等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。なお、基板５０の面は、Ｚ方向に対して垂直方向または概略垂直方向に規定されたＸ方向と、Ｘ方向およびＺ方向の双方に対して垂直方向または概略垂直方向に規定されたＹ方向と、で形成される面に対応する。本実施の形態等では、理解を容易にするため、Ｘ方向を奥行き方向と呼び、Ｙ方向を水平方向と呼ぶ場合がある。
層２０［１］乃至２０［ｋ］のそれぞれは、基板５０上の垂直方向（Ｚ方向）に、積層して配置することができる。層２０［１］乃至２０［ｋ］は、それぞれ、層３０および層４０を備える。
図２に示すように、層４０が備える層４１［１］乃至層４１［ｍ］のそれぞれは、垂直方向に、積層して設けることができる。よって、本発明の一態様に係る半導体装置１０は、複数のメモリセル４２の密度（メモリ密度）の向上を図ることができる。また、層４１［１］乃至層４１［ｍ］のそれぞれは、垂直方向に繰り返し同じ製造工程を用いて作製することができる。よって、本発明の一態様に係る半導体装置１０は、複数のメモリセル４２の製造コストの低減を図ることができる。
また、図２に示すように、層３０および層４０（層４１［１］乃至層４１［ｍ］）は、基板５０上の垂直方向に、積層して配置することができる。そのため、本発明の一態様に係る半導体装置１０は、例えば、ローカルビット線ＬＢＬ、およびグローバルビット線ＳＡ＿ＧＢＬなどの配線の長さを短くすることができる。つまり、本発明の一態様に係る半導体装置１０は、当該配線に接続される二つの回路間の信号伝搬距離を短くすることで、当該配線の寄生抵抗および寄生容量を削減することができる。よって、本発明の一態様に係る半導体装置１０は、消費電力の低減および信号遅延の低減が実現できる。
また、本発明の一態様に係る半導体装置１０は、ローカルビット線ＬＢＬの寄生容量が減ることで、メモリセル４２が備える容量の静電容量を小さくしても動作させることが可能となる。そのため、メモリセル４２は、占有面積を小さくすることができる。よって、本発明の一態様に係る半導体装置１０は、小型化を図ることができる。
また、本発明の一態様に係る半導体装置１０は、層３０にセンス回路３５を備えることで、ローカルビット線ＬＢＬのわずかな電位の変化を増幅することができる。そのため、基板５０が備えるセンスアンプ５５は、小型化を図ることができる。よって、本発明の一態様に係る半導体装置１０は、小型化を図ることができる。
本発明の一態様に係る半導体装置１０は、層３０および層４０に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いることができる。そのため、メモリセル４２は、記憶するデータのリフレッシュの頻度を低減することができる。よって、本発明の一態様に係る半導体装置１０は、低消費電力化を図ることができる。また、本発明の一態様に係る半導体装置１０は、ＯＳトランジスタが設けられる層４１［１］乃至層４１［ｍ］を、垂直方向に積層して設けることができる。そのため、層４１［１］乃至層４１［ｍ］のそれぞれは、繰り返し同じ製造工程を用いて作製することができる。よって、本発明の一態様に係る半導体装置１０は、製造コストの低減を図ることができる。また、本発明の一態様に係る半導体装置１０は、メモリセル４２が設けられる層４１［１］乃至層４１［ｍ］を垂直方向に積層することができる。そのため、複数のメモリセル４２は、メモリ密度を向上させることができる。よって、本発明の一態様に係る半導体装置１０は、小型化を図ることができる。また、本発明の一態様に係る半導体装置１０は、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいＯＳトランジスタを用いることができる。よって、本発明の一態様に係る半導体装置１０は、信頼性に優れた半導体装置とすることができる。
図３Ａは、図２に示す層２０［１］乃至層２０［ｋ］のいずれか一に相当する層２０の模式図である。
図３Ａに示す層２０は、層３０上の垂直方向（Ｚ方向）に、メモリセル４２が設けられる層４１［１］乃至層４１［ｍ］を備える。当該構成とすることで、層３０および層４１［１］乃至層４１［ｍ］は、それぞれの層の間の距離を近くすることができる。すると、ローカルビット線ＬＢＬは、長さを短くすることができるため、寄生容量を低減することができる。層４１［１］乃至層４１［ｍ］は、垂直方向に繰り返し同じ製造工程を用いて作製することで、製造コストの低減を図ることができる。
図３Ｂは、図３Ａに図示する層２０における各構成を回路記号で示した図である。
層４１［１］乃至層４１［ｍ］は、それぞれ、複数のメモリセル４２を備える。メモリセル４２は、トランジスタ４３と、容量４４と、を備える。トランジスタ４３のソースまたはドレインの一方は、容量４４の一方の端子（電極）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、ローカルビット線ＬＢＬに電気的に接続される。トランジスタ４３のゲートは、ワード線ＷＬに電気的に接続される。容量４４の他方の端子（電極）は、任意の固定電位が与えられる配線ＣＳＬに電気的に接続される。なお、トランジスタ４３のソースまたはドレインの一方と、容量４４の一方の端子と、が電気的に接続される領域は、ノードＭＮＤという場合がある。トランジスタ４３は、ワード線ＷＬに与えられる電位に応じて、ローカルビット線ＬＢＬとノードＭＮＤとの間を、導通状態または非導通状態にする機能を有する。
トランジスタ４３は、オフ電流が極めて低いトランジスタを用いるとよい。例えば、トランジスタ４３は、ＯＳトランジスタを用いることができる。容量４４は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお、電極を構成する導電体は、金属の他、例えば、導電性を付与した半導体層などを用いることができる。また、容量４４は、その構成について、例えば、トランジスタ４３の上方もしくは下方の重なる位置に配置する構成、または、トランジスタ４３を構成する半導体層もしくは電極などの一部を容量４４の一方の電極として用いる構成、などが挙げられる。
メモリセル４２は、トランジスタ４３を非導通状態にすることで、容量４４に蓄積された電荷を、長期間保持させることができる。メモリセル４２は、例えば、容量４４に保持された電荷量に応じたノードＭＮＤの電位の高低を、“１”または“０”に対応させることで、２値のデータを記憶することができる。また、メモリセル４２は、データの書き込みをする場合、トランジスタ４３を導通状態にすることで、ローカルビット線ＬＢＬからノードＭＮＤに、データに対応した電位を与えることができる。また、メモリセル４２は、データの読み出しをする場合、トランジスタ４３を導通状態にすることで、ノードＭＮＤに保持された電荷を、ローカルビット線ＬＢＬに取り出すことができる。
なお、メモリセル４２は、データの読み出しをすることで、ノードＭＮＤに保持された電荷がローカルビット線ＬＢＬに取り出されるため、ノードＭＮＤの電位が変化する。つまり、メモリセル４２は、データの読み出しをすることで、記憶されたデータが破壊される。すなわち、メモリセル４２は、データの読み出しにおいて、破壊読み出しとなる。よって、メモリセル４２は、データの読み出しをした後に、データの書き戻し（リフレッシュ）をする必要がある。
層３０は、センス回路３５を備える。センス回路３５は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、を備える。トランジスタ３１のソースまたはドレインの一方は、トランジスタ３３のソースまたはドレインの一方、およびトランジスタ３４のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のゲートは、トランジスタ３３のソースまたはドレインの他方、およびローカルビット線ＬＢＬに電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、配線ＳＬに電気的に接続される。トランジスタ３４のソースまたはドレインの他方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタ３１は、ローカルビット線ＬＢＬの電位に応じて、ソースとドレインの間に電流を流す機能を有する。トランジスタ３２は、ゲートに与えられる信号ＲＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３３は、ゲートに与えられる信号ＷＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３４は、ゲートに与えられる信号ＭＵＸに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。
トランジスタ３１乃至トランジスタ３４は、それぞれ、オフ電流が極めて低いトランジスタを用いるとよい。例えば、トランジスタ３１乃至トランジスタ３４は、それぞれ、ＯＳトランジスタを用いることができる。
センス回路３５は、ローカルビット線ＬＢＬの電位に応じた電流を、グローバルビット線ＧＢＬから、トランジスタ３４、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに流すことで、グローバルビット線ＧＢＬの電位を変化させる機能を有する。また、グローバルビット線ＧＢＬの電位を、トランジスタ３４、およびトランジスタ３３を介して、ローカルビット線ＬＢＬに伝える機能を有する。また、トランジスタ３１のゲートに蓄積された電荷を、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに放電することで、トランジスタ３１のゲートの電位を、トランジスタ３１のしきい値電圧に応じた電位に変化させる機能を有する。当該機能によって、センス回路３５は、トランジスタ３１のしきい値電圧の影響を低減するように補正することができる。
なお、センス回路３５は、容量を備えてもよい。この場合、当該容量の一方の端子は、ローカルビット線ＬＢＬに電気的に接続され、当該容量の他方の端子は、任意の固定電位が与えられる配線に電気的に接続されるとよい。
センス回路３５は、トランジスタ３３にオフ電流が極めて低いＯＳトランジスタを用いることで、トランジスタ３３を非導通状態にした際に、ローカルビット線ＬＢＬに蓄積された電荷を、長期間保持させることができる。よって、センス回路３５は、例えば、ローカルビット線ＬＢＬに保持された電荷量に応じた電位の高低を、“１”または“０”に対応させることで、２値のデータを記憶することができる。つまり、センス回路３５は、メモリとしての機能を有することができる。メモリとして機能するセンス回路３５は、ローカルビット線ＬＢＬにデータの書き込みをする場合、トランジスタ３３を導通状態にすることで、グローバルビット線ＧＢＬからローカルビット線ＬＢＬに、データに対応した電位を与えることができる。また、メモリとして機能するセンス回路３５は、ローカルビット線ＬＢＬに記憶されたデータの読み出しをする場合、当該データに対応した電位がトランジスタ３１のゲートに与えられることで、ソースとドレインの間に当該データに応じた電流が流れることを利用して、データの読み出しをすることができる。
なお、メモリとして機能するセンス回路３５は、データの読み出しをすることで、ローカルビット線ＬＢＬに保持された電荷が変化しない。つまり、メモリとして機能するセンス回路３５は、データの読み出しをすることで、記憶されたデータが破壊されない。すなわち、メモリとして機能するセンス回路３５は、データの読み出しにおいて、非破壊読み出しとなる。
ここで、ＯＳトランジスタを用いた、非破壊読み出しのメモリとして、ＮＯＳＲＡＭ（登録商標）と呼ばれるメモリがある。ＮＯＳＲＡＭは、Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。よって、センス回路３５は、ＮＯＳＲＡＭのような動作をするメモリとみなすことができる。
図４Ａは、メモリセル４２の回路図を示しており、図３Ｂに示すメモリセル４２の回路図に対応する。図４Ｂは、当該回路図に対応する回路ブロックを示しており、図１に示すメモリセル４２の回路ブロックに対応する。
図４Ｃは、センス回路３５の回路図を示しており、図３Ｂに示すセンス回路３５の回路図に対応する。図４Ｄは、当該回路図に対応する回路ブロックを示しており、図１に示すセンス回路３５の回路ブロックに対応する。
図５Ａは、基板５０に設けられる駆動回路５１を回路記号で示した回路図である。駆動回路５１は、スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、およびセンスアンプ５５を備える。スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、およびセンスアンプ５５のそれぞれは、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。スイッチ回路５２は、ビット線ＢＬおよびビット線ＢＬＢに電気的に接続される。駆動回路５１は、メモリセル４２に対するデータの書き込みまたは読み出しを制御する機能を有する。
スイッチ回路５２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対と、ビット線ＢＬおよびビット線ＢＬＢの配線対と、の間を、導通状態または非導通状態にする機能を有する。具体的には、スイッチ回路５２は、トランジスタ５２＿１およびトランジスタ５２＿２を備える。トランジスタ５２＿１およびトランジスタ５２＿２のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５２＿１は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬとビット線ＢＬとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５２＿２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬＢとビット線ＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
プリチャージ回路５３は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。具体的には、プリチャージ回路５３は、トランジスタ５３＿１、トランジスタ５３＿２、およびトランジスタ５３＿３を備える。トランジスタ５３＿１、トランジスタ５３＿２、およびトランジスタ５３＿３のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５３＿１は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５３＿２は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥにプリチャージする機能を有する。トランジスタ５３＿３は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。
プリチャージ回路５４は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。具体的には、プリチャージ回路５４は、トランジスタ５４＿１、トランジスタ５４＿２、およびトランジスタ５４＿３を備える。トランジスタ５４＿１、トランジスタ５４＿２、およびトランジスタ５４＿３のそれぞれは、ｐチャネル型のトランジスタである。トランジスタ５４＿１は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５４＿２は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥにプリチャージする機能を有する。トランジスタ５４＿３は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。
センスアンプ５５は、配線ＳＡＰおよび配線ＳＡＮのそれぞれに所定の電位を与えることで、グローバルビット線ＳＡ＿ＧＢＬに、２値のデータの一方に対応する電位を出力し、かつ、グローバルビット線ＳＡ＿ＧＢＬＢに、２値のデータの他方に対応する電位を出力する機能を有する。センスアンプ５５は、トランジスタ５５＿１、トランジスタ５５＿２、トランジスタ５５＿３、およびトランジスタ５５＿４を備える。トランジスタ５５＿１およびトランジスタ５５＿２のそれぞれは、ｐチャネル型のトランジスタである。トランジスタ５５＿３およびトランジスタ５５＿４のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５５＿１およびトランジスタ５５＿３は、グローバルビット線ＳＡ＿ＧＢＬＢを入力とし、グローバルビット線ＳＡ＿ＧＢＬを出力とし、配線ＳＡＰを高電位電源線とし、配線ＳＡＮを低電位電源線とする、インバータを構成する。トランジスタ５５＿２およびトランジスタ５５＿４は、グローバルビット線ＳＡ＿ＧＢＬを入力とし、グローバルビット線ＳＡ＿ＧＢＬＢを出力とし、配線ＳＡＰを高電位電源線とし、配線ＳＡＮを低電位電源線とする、インバータを構成する。
図５Ｂは、図５Ａで説明した駆動回路５１の回路図に対応する回路ブロックを示しており、図１に示す駆動回路５１の回路ブロックに対応する。
＜半導体装置の動作例＞
次に、図６および図７を用いて、半導体装置１０の動作例について説明する。
本発明の一態様に係る半導体装置１０は、駆動方法の一例として、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）と、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）と、を有する。読み出しモード１は、メモリセル４２に記憶されているデータ（ノードＭＮＤに保持されている電位）を、センス回路３５および切替回路３７を介して、駆動回路５１が備えるセンスアンプ５５で読み取るモードである。読み出しモード２は、ローカルビット線ＬＢＬに保持されている電位を、センス回路３５および切替回路３７を介して、駆動回路５１が備えるセンスアンプ５５で読み取るモードである。換言すると、読み出しモード２は、センス回路３５をメモリとして機能させた場合に、ローカルビット線ＬＢＬに記憶されているデータを、センス回路３５および切替回路３７を介して、駆動回路５１が備えるセンスアンプ５５で読み取るモードである。
なお、以下の動作例の説明において、２値データに対応する電位として、２値データの“１”に対応する電位は、高電源電位である電位ＶＤＤ（以下、ＶＤＤと略記する場合がある）とし、かつ、２値データの“０”に対応する電位は、低電源電位である電位ＶＳＳ（以下、ＶＳＳと略記する場合がある）とする。ＶＤＤは、ＶＳＳに対して、少なくともトランジスタのしきい値電圧よりも高い電位であるとする。なお、ＶＳＳは、例えば、接地電位ＧＮＤとしてもよい。また、以下の動作例の説明において、信号の電位は、ＨレベルまたはＬレベルとする。Ｈレベルは、ｎチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが導通状態となる電位、かつ、ｐチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが非導通状態となる電位、である。Ｌレベルは、ｎチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが非導通状態となる電位、かつ、ｐチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが導通状態となる電位、である。Ｈレベルは、例えば、ＶＤＤと同じ電位、またはＶＤＤよりも高い電位とすることができる。Ｌレベルは、例えば、ＶＳＳと同じ電位、またはＶＳＳよりも低い電位とすることができる。
なお、ＨレベルまたはＬレベルは、半導体装置１０に与えられる複数の信号のそれぞれで、同じ電位である必要はない。半導体装置１０に与えられる複数の信号のそれぞれは、当該信号が与えられるトランジスタのしきい値電圧に応じて、信号ごとに、ＨレベルまたはＬレベルの電位が異なっていてもよい。例えば、基板５０に設けられるＳｉトランジスタのゲートに与えられる信号と、層３０および層４０に設けられるＯＳトランジスタのゲートに与えられる信号とは、ＨレベルまたはＬレベルの電位が異なっていてもよい。例えば、ＯＳトランジスタのしきい値電圧が、Ｓｉトランジスタのしきい値電圧よりも高い場合、ＯＳトランジスタのゲートに与えられる信号のＨレベルは、Ｓｉトランジスタのゲートに与えられる信号のＨレベルよりも、高い電位とすることができる。例えば、本実施の形態等では、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、信号ＲＥ、信号ＳＷ０、信号ＳＷ１、信号ＳＷ２、および信号ＳＷ３のそれぞれの信号のＨレベルは、信号ＥＱ、信号ＥＱＢ、および信号ＣＳＥＬのそれぞれの信号のＨレベルよりも高い電位とすることができる。なお、以下の動作例の説明において、説明を簡単にするために、全ての信号において、信号の電位は、ＨレベルまたはＬレベルとして説明する。
以下、図６および図７のそれぞれに示すタイミングチャートを用いて、読み出しモード１および読み出しモード２のそれぞれの動作例について説明する。図６および図７のそれぞれに示すタイミングチャートは、動作の各時刻ごとに、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、信号ＲＥ、信号ＳＷ０、信号ＳＷ１、信号ＳＷ２、信号ＳＷ３、信号ＥＱ、信号ＥＱＢ、および信号ＣＳＥＬのそれぞれの電位（ＨレベルまたはＬレベル）を示している。また、配線ＳＬ、配線ＳＡＰ、および配線ＳＡＮのそれぞれに与えられる電位を示している。また、メモリセル４２のノードＭＮＤ、ローカルビット線ＬＢＬ、ローカルビット線ＬＢＬ＿ｐｒｅ、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢ、グローバルビット線ＳＡ＿ＧＢＬ、およびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位の変化について、“１”のデータの読み出しをする場合（ｄａｔａ　１）と、“０”のデータの読み出しをする場合（ｄａｔａ　０）とを、それぞれを示している。
なお、本明細書等において、例えば、「時刻Ｔ１１において、信号がＨレベル（またはＬレベル）になる」といった記載は、必ずしもその時刻の瞬間に信号の電位がＨレベル（またはＬレベル）で一定になることを意味するものではない。例えば、配線の寄生抵抗および寄生容量などによって信号の電位が徐々に変化し、Ｈレベル（またはＬレベル）で一定になるまでに多少の信号遅延が生じる場合であっても、「時刻Ｔ１１において、信号がＨレベル（またはＬレベル）になる」のように表すものとする。よって、例えば、「時刻Ｔ１１」という表現は、「概略時刻Ｔ１１」または「実質的に時刻Ｔ１１」という表現に置き換えることができるものとする。なお、時刻Ｔ１１以外の時刻においても同様である。また、タイミングチャートの図面では、信号の電位が徐々に変化し、Ｈレベル（またはＬレベル）で一定になるまでに信号遅延が生じる様子を、斜め線で表している。なお、信号遅延の時間は、例えば１００ナノ秒未満、好ましくは１０ナノ秒未満、より好ましくは１ナノ秒未満、さらに好ましくは０．１ナノ秒未満である。また、信号遅延の時間は、信号ごとに異なっていてもよい。
〔読み出しモード１〕
図６は、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）における、半導体装置１０の動作例を説明する、タイミングチャートである。時刻Ｔ１１乃至時刻Ｔ１３は、しきい値電圧の補正をする期間である。時刻Ｔ１３乃至時刻Ｔ１６は、データの読み出しをする期間である。時刻Ｔ１６以降は、データの書き戻し（リフレッシュ）をする期間である。
時刻Ｔ１１の直前において、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、および信号ＲＥは、それぞれ、Ｌレベルとする。また、配線ＳＬの電位は、所定の電位（例えば、ＶＳＳ）とする。また、信号ＳＷ０、信号ＳＷ１、信号ＳＷ２、および信号ＳＷ３は、それぞれ、Ｌレベルとする。また、信号ＥＱは、Ｈレベルとし、かつ、信号ＥＱＢは、Ｌレベルとする。また、信号ＣＳＥＬは、Ｌレベルとする。また、配線ＳＡＰの電位、および配線ＳＡＮの電位は、それぞれ、ＶＤＤとする。なお、電位ＶＰＲＥ、および電位ＶＰＲＥ２は、それぞれ、ＶＤＤとする。また、配線ＣＳＬの電位は、任意の固定電位（例えば、ＶＳＳ）とする。このとき、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢは、それぞれ、ＶＤＤにプリチャージされている。また、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢは、それぞれ、電気的に浮遊状態であり、かつ、それぞれの電位は、ＶＤＤまたはＶＳＳであるとする。また、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅは、それぞれ、電気的に浮遊状態であり、かつ、ＶＤＤまたはＶＳＳが保持されているとする。また、メモリセル４２のノードＭＮＤは、ＶＤＤ（データ“１”に対応する電位）またはＶＳＳ（データ“０”に対応する電位）が保持されているとする。なお、時刻Ｔ１１乃至時刻Ｔ１６の、それぞれの動作の説明において、各配線の電位および各信号について特に明記が無い場合、直前の時刻の電位が維持されるとする。
時刻Ｔ１１において、信号ＳＷ１、信号ＳＷ２が、Ｈレベルになる。また、信号ＭＵＸ、および信号ＷＥが、Ｈレベルになる。すると、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢのそれぞれが、ＶＤＤにプリチャージされる。さらに、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれが、ＶＤＤにプリチャージされる。また、配線ＳＬの電位が、ＶＤＤとＶＳＳとの間の所定の電位になる。当該所定の電位は、後述する時刻Ｔ１４の動作でトランジスタ３１に流れる電流量に影響する。よって、当該電流量が適切な値になるように、当該所定の電位を決めればよい。
時刻Ｔ１２において、信号ＭＵＸが、Ｌレベルになり、かつ、信号ＲＥが、Ｈレベルになる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれの電位が、センス回路３５およびセンス回路３５＿ｐｒｅのそれぞれが備えるトランジスタ３１を介した配線ＳＬへの放電によって、“配線ＳＬの電位＋トランジスタ３１のしきい値電圧”になるまで下降する。
時刻Ｔ１３において、信号ＷＥ、および信号ＲＥが、Ｌレベルになる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅが、それぞれ、電気的に浮遊状態になる。これにより、センス回路３５およびセンス回路３５＿ｐｒｅのそれぞれが備えるトランジスタ３１のしきい値電圧に応じた電位が、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれに、保持される。これによって、後述する時刻Ｔ１４の動作でトランジスタ３１に流れる電流量が、当該トランジスタ３１のしきい値電圧の影響を受けないように、補正される。このような補正を行うことで、本発明の一態様に係る半導体装置１０は、読み出したデータの信頼性を向上させることができる。
また、時刻Ｔ１３において、信号ＥＱが、Ｌレベルになり、かつ、信号ＥＱＢが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬへのプリチャージ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢへのプリチャージが、停止する。よって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢが、それぞれ、電気的に浮遊状態になる。
また、時刻Ｔ１３において、ローカルビット線ＬＢＬに電気的に接続されているメモリセル４２側の、ワード線ＷＬに与えられる信号が、Ｈレベルになる。すると、ローカルビット線ＬＢＬと、ノードＭＮＤとで、チャージシェアリングが行われる。よって、ローカルビット線ＬＢＬの電位が、メモリセル４２に記憶されているデータに応じて（すなわち、ノードＭＮＤに保持されている電位に応じて）変化する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。
具体的には、例えば、メモリセル４２に記憶されているデータが“１”（ｄａｔａ　１）である（すなわち、ノードＭＮＤに保持されている電位がＶＤＤである）場合、ワード線ＷＬに与えられる信号がＨレベルになることで、ローカルビット線ＬＢＬの電位が上昇し、ノードＭＮＤの電位が下降する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。または、例えば、メモリセル４２に記憶されているデータが“０”（ｄａｔａ　０）である（すなわち、ノードＭＮＤに保持されている電位がＶＳＳである）場合、ワード線ＷＬに与えられる信号がＨレベルになることで、ローカルビット線ＬＢＬの電位が下降し、ノードＭＮＤの電位が上昇する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。
一方、時刻Ｔ１３において、ローカルビット線ＬＢＬ＿ｐｒｅに電気的に接続されているメモリセル４２側の、ワード線ＷＬに与えられる信号は、Ｌレベルのままである。すなわち、ローカルビット線ＬＢＬ＿ｐｒｅでのチャージシェアリングが行われない。よって、ローカルビット線ＬＢＬの電位は変化しない。
なお、チャージシェアリングによって、ノードＭＮＤの電位が変化する。つまり、メモリセル４２に記憶されているデータが破壊される。つまり、読み出しモード１は、破壊読み出しである。そのため、後述する時刻Ｔ１６の動作で、データの書き戻しが行われる。
時刻Ｔ１４において、信号ＭＵＸ、および信号ＲＥが、Ｈレベルになる。また、配線ＳＬの電位が、時刻Ｔ１１の直前の電位と同じ電位（例えば、ＶＳＳ）になる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれの電位に応じて、センス回路３５が備えるトランジスタ３１およびセンス回路３５＿ｐｒｅが備えるトランジスタ３１のそれぞれに、電流が流れる。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの、それぞれの電位が、徐々に下降する。このとき、ローカルビット線ＬＢＬの電位とローカルビット線ＬＢＬ＿ｐｒｅの電位とが異なることで、センス回路３５が備えるトランジスタ３１に流れる電流量とセンス回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量との間に、差が生じる。この電流量の差は、上述した時刻Ｔ１３の動作におけるチャージシェアリングによって変化するローカルビット線ＬＢＬの電位に応じたものになる。つまり、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、ローカルビット線ＬＢＬの電位に応じて変化する。よって、ローカルビット線ＬＢＬの電位は、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に変換することができる。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、センス回路３５が備えるトランジスタ３１に流れる電流量が、センス回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量よりも、大きくなる。そのため、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの電位が下降する速さよりも、速くなる。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、低くなる。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、センス回路３５が備えるトランジスタ３１に流れる電流量が、センス回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量よりも、小さくなる。そのため、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの電位が下降する速さよりも、遅くなる。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高くなる。
時刻Ｔ１５において、信号ＲＥが、Ｌレベルになる。また、配線ＳＡＮの電位が、ＶＳＳになる。すると、センスアンプ５５が動作することで、上述した時刻Ｔ１４の動作によって生じた、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差が、増幅される。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位が、ＶＤＤまたはＶＳＳのいずれかに確定する。つまり、メモリセル４２に記憶されていたデータの読み出しが完了する。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＳＳとなり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＤＤになる。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＤＤとなり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＳＳになる。
時刻Ｔ１６において、信号ＳＷ０が、Ｈレベルになり、かつ、信号ＳＷ１がＬレベルになる。また、信号ＷＥが、Ｈレベルになる。すると、メモリセル４２から読み出したデータに応じて、当該メモリセル４２にデータを書き戻す動作が行われる。すなわち、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの電位が、時刻Ｔ１５の動作によって確定したグローバルビット線ＳＡ＿ＧＢＬＢの電位と同じ電位になる。さらに、当該電位が、メモリセル４２に書き戻される。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、時刻Ｔ１６の直前の、グローバルビット線ＳＡ＿ＧＢＬＢの電位は、ＶＤＤである。よって、グローバルビット線ＧＢＬ、およびローカルビット線ＬＢＬの電位が、ＶＤＤになる。さらに、ＶＤＤが、メモリセル４２に書き戻される。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、時刻Ｔ１６の直前の、グローバルビット線ＳＡ＿ＧＢＬＢの電位は、ＶＳＳである。よって、グローバルビット線ＧＢＬ、およびローカルビット線ＬＢＬの電位が、ＶＳＳになる。さらに、ＶＳＳが、メモリセル４２に書き戻される。
なお、半導体装置１０は、メモリセル４２にデータの書き込みをする場合、例えば、上述した時刻Ｔ１６と同様にすればよい。例えば、メモリセル４２に“１”のデータの書き込みをする場合、グローバルビット線ＳＡ＿ＧＢＬＢにＶＤＤを与えて、時刻Ｔ１６のようにすればよい。または、例えば、メモリセル４２に“０”のデータの書き込みをする場合、グローバルビット線ＳＡ＿ＧＢＬＢにＶＳＳを与えて、時刻Ｔ１６のようにすればよい。
〔読み出しモード２〕
図７は、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）における、半導体装置１０の動作例を説明する、タイミングチャートである。時刻Ｔ２１乃至時刻Ｔ２４は、データの読み出しをする期間である。なお、読み出しモード２では、メモリセル４２に記憶されているデータは、データの読み出しに関係しない。また、ローカルビット線ＬＢＬ＿ｐｒｅの電位も、データの読み出しに関係しない。そのため、図７は、ノードＭＮＤおよびローカルビット線ＬＢＬ＿ｐｒｅの電位を図示していない。また、グローバルビット線ＧＢＬＢの電位も図示を省略している。
時刻Ｔ２１の直前において、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、および信号ＲＥは、それぞれ、Ｌレベルとする。また、配線ＳＬの電位は、所定の電位（例えば、ＶＳＳ）とする。また、信号ＳＷ０、信号ＳＷ１、信号ＳＷ２、および信号ＳＷ３は、それぞれ、Ｌレベルとする。また、信号ＥＱは、Ｈレベルとし、かつ、信号ＥＱＢは、Ｌレベルとする。また、信号ＣＳＥＬは、Ｌレベルとする。また、配線ＳＡＰの電位、および配線ＳＡＮの電位は、それぞれ、（ＶＤＤ−ＶＳＳ）／２とする。なお、電位ＶＰＲＥは、（ＶＤＤ−ＶＳＳ）／２とし、かつ、電位ＶＰＲＥ２は、（ＶＤＤ−ＶＳＳ）／２を超えてＶＤＤを超えない電位（例えば、ＶＤＤ）とする。また、配線ＣＳＬの電位は、任意の固定電位（例えば、ＶＳＳ）とする。このとき、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢは、それぞれ、（ＶＤＤ−ＶＳＳ）／２にプリチャージされている。また、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢは、それぞれ、電気的に浮遊状態であり、かつ、それぞれの電位は、ＶＤＤまたはＶＳＳであるとする。また、ローカルビット線ＬＢＬは、電気的に浮遊状態であり、かつ、ＶＤＤ（データ“１”に対応する電位）またはＶＳＳ（データ“０”に対応する電位）が保持されているとする。なお、時刻Ｔ２１乃至時刻Ｔ２４の、それぞれの動作の説明において、各配線の電位および各信号について特に明記が無い場合、直前の時刻の電位が維持されるとする。
時刻Ｔ２１において、信号ＥＱが、Ｌレベルになり、かつ、信号ＥＱＢが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢへのプリチャージが、停止する。よって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢが、それぞれ、電気的に浮遊状態になる。
時刻Ｔ２２において、信号ＳＷ１、および信号ＳＷ３が、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬが、ＶＤＤと（ＶＤＤ−ＶＳＳ）／２との間の電位にプリチャージされる。つまり、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高くなる。
時刻Ｔ２３において、信号ＳＷ３が、Ｌレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬへのプリチャージが、停止する。そして、信号ＭＵＸ、および信号ＲＥが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの、それぞれの電位が、ローカルビット線ＬＢＬの電位に応じて変化する。よって、ローカルビット線ＬＢＬの電位は、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に変換することができる。
具体的には、例えば、メモリとして機能するセンス回路３５に記憶されているデータが“１”（ｄａｔａ　１）である（すなわち、ローカルビット線ＬＢＬに保持されている電位がＶＤＤである）場合、センス回路３５が備えるトランジスタ３１に電流が流れることによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの、それぞれの電位が、徐々に下降する。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、低くなる。または、例えば、メモリとして機能するセンス回路３５に記憶されているデータが“０”（ｄａｔａ　０）である（すなわち、ローカルビット線ＬＢＬに保持されている電位がＶＳＳである）場合、センス回路３５が備えるトランジスタ３１が非導通状態になることによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの、それぞれの電位が、維持される。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高いままとなる。
なお、時刻Ｔ２３の動作によって、ローカルビット線ＬＢＬの電位は変化しない。つまり、メモリとして機能するセンス回路３５に記憶されているデータは破壊されない。つまり、読み出しモード２は、非破壊読み出しである。
時刻Ｔ２４において、信号ＭＵＸ、および信号ＲＥが、Ｌレベルになる。また、配線ＳＡＮの電位が、ＶＳＳになり、かつ、配線ＳＡＰの電位が、ＶＤＤになる。すると、センスアンプ５５が動作することで、上述した時刻Ｔ２３の動作によって生じた、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差が、増幅される。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位が、ＶＤＤまたはＶＳＳのいずれかに確定する。つまり、メモリとして機能するセンス回路３５に記憶されているデータの読み出しが完了する。
具体的には、例えば、メモリとして機能するセンス回路３５に記憶されているデータが“１”（ｄａｔａ　１）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＳＳになり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＤＤになる。または、例えば、メモリとして機能するセンス回路３５に記憶されているデータが“０”（ｄａｔａ　０）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＤＤになり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＳＳになる。
なお、半導体装置１０は、メモリとして機能するセンス回路３５にデータの書き込みをする場合、例えば、ワード線ＷＬに与えられる信号をＬレベルにして、上述した時刻Ｔ１６と同様にすればよい。例えば、メモリとして機能するセンス回路３５に“１”のデータの書き込みをする場合、ワード線ＷＬに与えられる信号をＬレベルにし、グローバルビット線ＳＡ＿ＧＢＬＢにＶＤＤを与えて、時刻Ｔ１６のようにすればよい。または、例えば、メモリとして機能するセンス回路３５に“０”のデータの書き込みをする場合、ワード線ＷＬに与えられる信号をＬレベルにし、グローバルビット線ＳＡ＿ＧＢＬＢにＶＳＳを与えて、時刻Ｔ１６のようにすればよい。
読み出しモード１は、メモリセル４２に記憶されているデータの読み出しをするモードである。メモリセル４２は、メモリとして機能するセンス回路３５に比べて、占有面積が小さい。また、積層して設けることができるため、メモリ密度が高い。読み出しモード２は、メモリとして機能するセンス回路３５に記憶されているデータの読み出しをするモードである。読み出しモード２は、しきい値電圧の補正をする期間とデータの書き戻しをする期間が必要ないため、読み出しモード１に比べて、データの読み出しが速い。また、読み出しに必要なエネルギー（アクセスエネルギー）が低い。本発明の一態様に係る半導体装置１０は、読み出しモード１と、読み出しモード２とを、状況または目的に応じて、適宜使い分けることができる。本発明の一態様に係る半導体装置１０は、読み出しモード１と読み出しモード２とを、状況または目的に応じて適宜使い分けることで、データの高速読み出しおよび消費電力の低減を実現できる。
本発明の一態様に係る半導体装置１０は、読み出しモード１での読み出しが完了すると、メモリセル４２から読み出したデータに対応する電位が、ローカルビット線ＬＢＬに保持されている状態になる。すなわち、メモリとして機能するセンス回路３５に、直前にメモリセル４２から読み出したデータが記憶されている状態になる。よって、再び同じメモリセル４２からデータの読み出しをしたい場合、読み出しモード２でデータの読み出しをすればよい。それによって、データの読み出しを速くすることができる。また、読み出しに必要なエネルギー（アクセスエネルギー）を低減することができる。よって、半導体装置１０は、データの高速読み出しおよび消費電力の低減を実現できる。
本発明の一態様に係る半導体装置１０は、駆動方法として、上述したような読み出しモード１および読み出しモード２を有することで、例えば、電子計算機に好適に用いることができる。例えば、層４１［１］乃至層４１［ｍ］のそれぞれに設けられる複数のメモリセル４２は、当該電子計算機が備えるメインメモリとして用いることができ、かつ、層３０に設けられる複数のセンス回路３５は、当該電子計算機が備えるキャッシュメモリとして用いることができる。この場合、読み出しモード１は、メインメモリにアクセスするモードに相当し、かつ、読み出しモード２は、キャッシュメモリにアクセスするモードに相当する。
本発明の一態様に係る半導体装置１０を電子計算機に用いる例について、詳細な説明は後述する。
＜記憶装置の構成例＞
本発明の一態様に係る半導体装置は、記憶装置に好適に用いることができる。ここでは、上述で説明した半導体装置１０を適用した、本発明の一態様に係る記憶装置について説明する。なお、以下に説明する記憶装置において、半導体装置１０を適用する箇所については、上述した説明を適宜参酌できるため、図面等において同じ符号を用いることで、説明を省略する場合がある。
図８に、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図８に示す、半導体装置１０を適用した記憶装置３００は、メモリアレイ２１と、駆動回路２２と、を有する。メモリアレイ２１は、層３０に設けられる複数のセンス回路３５および切替回路３７と、層４１［１］乃至層４１［ｍ］に設けられる複数のメモリセル４２と、を有する。駆動回路２２は、基板５０（図示せず）に設けられる。
図８に示すメモリアレイ２１は、一例として、ｍ行ｎ列のマトリクス状に配置される、ｍ×ｎ個のメモリセル４２が設けられる。なお、ｍおよびｎはそれぞれ２以上の整数である。また、メモリアレイ２１は、一例として、列ごとに配置される、ｎ個のセンス回路３５が設けられる。
図８は、１行１列目のメモリセル４２をメモリセル４２［１，１］と示し、ｍ行ｎ列目のメモリセル４２をメモリセル４２［ｍ，ｎ］と示している。また、本実施の形態等では、任意の行を示す場合、ｉ行と記す場合がある。また、任意の列を示す場合、ｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態等では、ｉ行ｊ列目のメモリセル４２をメモリセル４２［ｉ，ｊ］と示している。なお、本実施の形態等において、「ｉ＋α」（αは正または負の整数）と示す場合、「ｉ＋α」は、１を下回らずｍを超えない。同様に、「ｊ＋α」と示す場合、「ｊ＋α」は、１を下回らずｎを超えない。
また、図８は、１列目に設けられるセンス回路３５をセンス回路３５［１］と示し、ｊ列目に設けられるセンス回路３５をセンス回路３５［ｊ］と示し、ｎ列目に設けられるセンス回路３５をセンス回路３５［ｎ］と示している。
また、メモリアレイ２１は、行方向に延在するｍ本のワード線ＷＬと、行方向に延在するｍ本の配線ＣＳＬと、列方向に延在するｎ本のローカルビット線ＬＢＬと、を備える。本実施の形態等では、１本目（１行目）に設けられるワード線ＷＬをワード線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられるワード線ＷＬをワード線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられる配線ＣＳＬを配線ＣＳＬ［１］と示し、ｍ本目（ｍ行目）に設けられる配線ＣＳＬを配線ＣＳＬ［ｍ］と示す。同様に、１本目（１列目）に設けられるローカルビット線ＬＢＬをローカルビット線ＬＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられるローカルビット線ＬＢＬをローカルビット線ＬＢＬ［ｎ］と示す。
ｉ行目に設けられるｎ個のメモリセル４２は、ｉ行目のワード線ＷＬ（ワード線ＷＬ［ｉ］）と、ｉ行目の配線ＣＳＬ（配線ＣＳＬ［ｉ］）と、に電気的に接続される。ｊ列目に設けられるｍ個のメモリセル４２は、ｊ列目のローカルビット線ＬＢＬ（ローカルビット線ＬＢＬ［ｊ］）に電気的に接続される。
ｊ列目に設けられるセンス回路３５（センス回路３５［ｊ］）は、ｊ列目のローカルビット線ＬＢＬ（ローカルビット線ＬＢＬ［ｊ］）に電気的に接続される。切替回路３７は、グローバルビット線ＧＢＬ（図示せず）を介して、ｎ個のセンス回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬを介して、駆動回路２２に含まれる、センスアンプ５５を備えた駆動回路５１に電気的に接続される。
駆動回路２２は、ＰＳＷ６２（パワースイッチ）、ＰＳＷ６３、および周辺回路７１を有する。周辺回路７１は、周辺回路８１、コントロール回路７２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路７３を有する。
なお、周辺回路７１の一部は、層３０に設けられてもよい。
記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。また、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、および信号ＰＯＮ２は、それぞれ、外部からの入力信号である。信号ＲＤＡは、外部への出力信号である。
信号ＣＬＫはクロック信号である。また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥは、チップイネーブル信号である。信号ＧＷはグローバル書き込みイネーブル信号である。信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータである。信号ＲＤＡは読み出しデータである。信号ＰＯＮ１および信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１および信号ＰＯＮ２は、コントロール回路７２で生成してもよい。
コントロール回路７２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ、および信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、または、読み出し動作（例えば、読み出しモード１または読み出しモード２））を決定する。または、コントロール回路７２は、この動作モードが実行されるように、周辺回路８１の制御信号を生成する。
電圧生成回路７３は、負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路７３への入力を制御する機能を有する。例えば、電圧生成回路７３は、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路７３へ入力され、負電圧を生成する。
周辺回路８１は、メモリセル４２に対するデータの書き込みまたは読み出しをするための回路である。また周辺回路８１は、センス回路３５および切替回路３７を制御するための各種信号を出力する回路である。周辺回路８１は、行デコーダ８２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ８４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ８３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ８５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路８７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路８８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、および、センスアンプ５５（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を含む駆動回路５１、を有する。
行デコーダ８２および列デコーダ８４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ８２は、アクセスする行を指定するための回路である。列デコーダ８４は、アクセスする列を指定するための回路である。行ドライバ８３は、行デコーダ８２が指定するワード線ＷＬを選択する機能を有する。列ドライバ８５は、例えば、データをメモリセル４２に書き込む機能、メモリセル４２からデータを読み出す機能、または、読み出したデータを保持する機能、などを有する。
入力回路８７は、信号ＷＤＡを保持する機能を有する。入力回路８７が保持するデータは、列ドライバ８５に出力される。入力回路８７の出力データが、メモリセル４２に書き込むデータ（データＤｉｎ）である。列ドライバ８５がメモリセル４２から読み出したデータ（データＤｏｕｔ）は、出力回路８８に出力される。出力回路８８は、データＤｏｕｔを保持する機能を有する。また、出力回路８８は、データＤｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路８８から出力されるデータが、信号ＲＤＡである。
ＰＳＷ６２は、周辺回路７１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ６３は、行ドライバ８３への電位ＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電位がＶＤＤであり、低電源電位は接地電位ＧＮＤである（または、ＶＳＳでもよい。）。また、電位ＶＨＭは、ワード線をＨレベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。ＰＳＷ６２は、信号ＰＯＮ１によって、オン状態またはオフ状態に制御される。ＰＳＷ６３は、信号ＰＯＮ２によって、オン状態またはオフ状態に制御される。図８では、周辺回路７１において、ＶＤＤが供給される電源ドメインの数は、一としているが、複数にすることもできる。この場合、駆動回路２２は、各電源ドメインに対してパワースイッチを設ければよい。
上述した半導体装置１０の説明と同様に、層３０および層４１［１］乃至層４１［ｍ］のそれぞれは、基板５０上の垂直方向に積層して配置することができる。
図９Ａは、一例として、基板５０上の垂直方向に、層３０と、５層（ｍ＝５）の層４１［１］乃至層４１［５］と、が積層して配置された記憶装置３００を示す斜視図である。図９Ａは、層４１［１］乃至層４１［５］のそれぞれに配置される、複数のメモリセル４２を図示している。また、層３０に配置される、複数のセンス回路３５を図示している。また、Ｘ方向に延びて設けられるワード線ＷＬおよび配線ＣＳＬと、Ｚ方向（駆動回路２２が設けられる基板５０上の垂直方向）に延びて設けられるローカルビット線ＬＢＬと、を図示している。なお、図面を見やすくするため、ワード線ＷＬおよび配線ＣＳＬは、記載を一部省略している。
図９Ｂは、図９Ａで図示した複数のローカルビット線ＬＢＬの一つに、電気的に接続される、センス回路３５と、複数のメモリセル４２と、の構成例を示す模式図である。また、図９Ｂは、切替回路３７と、駆動回路２２に設けられる駆動回路５１と、を示している。切替回路３７は、グローバルビット線ＧＢＬを介して、センス回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬを介して、駆動回路５１に電気的に接続される。なお、図９Ｂに示すように、一つのローカルビット線ＬＢＬに複数のメモリセル４２が電気的に接続される構成は、「メモリストリング」ともいう。
なお、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層に接して設けられる。または、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。または、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり、ローカルビット線ＬＢＬは、層４１［１］乃至層４１［５］に設けられる複数のメモリセル４２の、それぞれが有するトランジスタのソースまたはドレインの他方と、センス回路３５と、を垂直方向に電気的に接続するための配線である。
本発明の一態様に係る記憶装置３００は、上述で説明した半導体装置１０を適用することで、センスアンプ５５を含む駆動回路２２上の垂直方向に、複数のセンス回路３５および切替回路３７と、複数のメモリセル４２と、を積層して配置することができる。これによって、本発明の一態様に係る記憶装置３００は、例えば、メモリ密度の向上、製造コストの低減、消費電力の低減、信号遅延の低減、および、小型化、などを図ることができる。
また、本発明の一態様に係る記憶装置３００は、上述で説明した半導体装置１０を適用することで、駆動方法として、読み出しモード１および読み出しモード２を有することができる。本発明の一態様に係る記憶装置３００は、上述したような読み出しモード１および読み出しモード２を有することで、例えば、電子計算機に好適に用いることができる。
＜電子計算機の構成例＞
本発明の一態様に係る半導体装置は、電子計算機に好適に用いることができる。また、本発明の一態様に係る記憶装置は、電子計算機に好適に用いることができる。ここでは、上述で説明した半導体装置１０を、電子計算機に適用する一例について説明する。なお、以下に説明する電子計算機において、半導体装置１０を適用する箇所については、上述した説明を適宜参酌できるため、図面等において同じ符号を用いることで、説明を省略する場合がある。
図１０は、本発明の一態様に係る電子計算機９０を示す模式図である。電子計算機９０は、プロセッサ９１（ＣＰＵ）と、メインメモリ９２（Ｍａｉｎ　ｍｅｍｏｒｙ）と、を備える。プロセッサ９１は、コア９３（Ｃｏｒｅ）と、キャッシュメモリ９４（Ｃａｃｈｅ　ｍｅｍｏｒｙ）と、インタフェイス９５（Ｉ／Ｆ）と、を備える。
プロセッサ９１は、キャッシュメモリ９４にアクセスし、当該キャッシュメモリ９４に記憶されている命令またはデータを、インタフェイス９５を介して、コア９３が備えるレジスタ（図示せず）に格納する（ロードともいう）機能を有する。また、プロセッサ９１は、レジスタに格納されている命令またはデータに基づいて、所定の演算を行う機能を有する。また、プロセッサ９１は、ロードによってレジスタに格納されている命令またはデータが、コア９３が所望する命令またはデータではなかった（キャッシュミスともいう）場合、メインメモリ９２にアクセスし、当該メインメモリ９２に記憶されている所望の命令またはデータを、キャッシュメモリ９４に読み出す機能を有する。
電子計算機９０は、上述で説明した半導体装置１０を適用する一例として、メインメモリ９２に、半導体装置１０が備える複数のメモリセル４２を用い、かつ、キャッシュメモリ９４に、半導体装置１０が備える複数のメモリとして機能するセンス回路３５を用い、かつ、インタフェイス９５に、半導体装置１０が備える駆動回路５１を用いることができる。
これによって、図１０に示すように、コア９３およびインタフェイス９５が基板５０に設けられ、かつ、キャッシュメモリ９４が層３０に設けられ、かつ、メインメモリ９２が層４１［１］乃至層４１［ｍ］のそれぞれに設けられる。さらに、キャッシュメモリ９４が設けられる層３０と、メインメモリ９２が設けられる層４１［１］乃至層４１［ｍ］と、のそれぞれは、コア９３およびインタフェイス９５が設けられる基板５０上の垂直方向に、積層して配置される。
上述で説明したように、メモリセル４２の構成は、ＤＯＳＲＡＭと呼ぶことができる。ＤＯＳＲＡＭは、一般的にメインメモリに用いられるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に換えて、メインメモリに用いることができる。ＤＯＳＲＡＭは、ＤＲＡＭと同様に、一つのトランジスタと一つの容量で構成されるが、当該トランジスタに、オフ電流が極めて低いＯＳトランジスタを用いることで、データを長期間記憶することができる。そのため、ＤＯＳＲＡＭは、ＤＲＡＭに比べて、リフレッシュサイクルを大幅に減らすことができる。例えば、ＤＲＡＭのリフレッシュサイクルは、ミリ秒以下であるが、ＤＯＳＲＡＭのリフレッシュサイクルは、１時間乃至１年程度でよい。また、ＤＯＳＲＡＭは、例えば、センスアンプが設けられたシリコン基板上の複数の層に、配置することができる。これらの特長によって、ＤＯＳＲＡＭは、ＤＲＡＭに比べて、高速動作をさせることができ、かつ、アクセスエネルギー（データの書き込みまたは読み出しによって消費されるエネルギー）を小さくすることができる。
また、上述で説明したように、センス回路３５は、メモリとして機能させることで、ＮＯＳＲＡＭとみなすことができる。ＮＯＳＲＡＭは、オフ電流が極めて低いＯＳトランジスタの特性を活かして、電荷を長期間保持させることでデータを記憶する、不揮発性のメモリである。また、ＮＯＳＲＡＭは、原理的に書き換え回数の制限がない、多値のデータの書き込みが可能である、といった特長がある。ＮＯＳＲＡＭは、一般的にキャッシュメモリに用いられるＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に換えて、キャッシュメモリに用いることができる。ＮＯＳＲＡＭは、例えば、プロセッサのコアが設けられたシリコン基板上の層に、自由に配置可能であるため、集積化が容易である。
つまり、電子計算機９０は、プロセッサのコアが設けられたシリコン基板上に、キャッシュメモリとして機能するＮＯＳＲＡＭ（センス回路３５）が設けられる層を配置し、さらにメインメモリとして機能するＤＯＳＲＡＭ（メモリセル４２）が設けられる複数の層を配置した構成とすることができる。
＜電子計算機の動作例＞
次に、本発明の一態様に係る電子計算機９０の動作の一例について説明する。電子計算機９０は、駆動方法として、上述で説明した半導体装置１０の駆動方法を適用することができる。
図１１Ａは、電子計算機９０の動作の一例を示すフローチャートである。電子計算機９０は、所定の演算を行うために、コア９３が備えるレジスタに、所望の命令またはデータをロードする必要がある。図１１Ａに示すフローチャートは、コア９３が備えるレジスタに、所望の命令またはデータをロードする際の、電子計算機９０の駆動方法について示したものである。図１１Ａに示すように、電子計算機９０は、ステップＳ０１と、ステップＳ０２と、ステップＳ０３と、を有する。所望の命令またはデータのロードを開始（ＳＴＡＲＴ）すると、まず、ステップＳ０１を行う。
ステップＳ０１は、アクセスモード１（Ａｃｃｅｓｓ　ｍｏｄｅ　１）でキャッシュメモリ９４にアクセスする。図１１Ｂは、アクセスモード１における電子計算機９０の動作の様子を、模式的に示した図である。すなわち、電子計算機９０は、キャッシュメモリ９４に記憶されている命令またはデータを、インタフェイス９５を介して、コア９３が備えるレジスタにロードする。なお、アクセスモード１は、上述で説明した半導体装置１０が有する読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）に相当する（図７を適宜参照）。すなわち、電子計算機９０は、メモリとして機能するセンス回路３５に記憶されているデータの読み出しを行う。次に、ステップＳ０２を行う。
ステップＳ０２は、ステップＳ０１によってコア９３が備えるレジスタにロードされた命令またはデータが、キャッシュミスかどうか判定（Ｄｅｔｅｒｍｉｎａｔｉｏｎ　ｏｆ　ｃａｃｈｅ　ｍｉｓｓ）する。ステップＳ０２で“ＹＥＳ”と判定された場合、すなわち、コア９３が備えるレジスタに格納されている命令またはデータが、コア９３が所望する命令またはデータではなかった（キャッシュミス）場合、ステップＳ０３を行う。または、ステップＳ０２で“ＮＯ”と判定された場合、すなわち、コア９３が備えるレジスタに格納されている命令またはデータが、コア９３が所望する命令またはデータであった（キャッシュヒット）場合、命令またはデータのロードを完了（ＥＮＤ）する。その後、図示していないが、レジスタに格納されている命令またはデータに基づいて、所定の演算を行う。
ステップＳ０３は、アクセスモード２（Ａｃｃｅｓｓ　ｍｏｄｅ　２）でメインメモリ９２にアクセスする。図１１Ｃは、アクセスモード２における電子計算機９０の動作の様子を、模式的に示した図である。すなわち、電子計算機９０は、メインメモリ９２に記憶されている所望の命令またはデータを、キャッシュメモリ９４およびインタフェイス９５を介して、コア９３が備えるレジスタにロードし、命令またはデータのロードを完了（ＥＮＤ）する。その後、図示していないが、レジスタに格納されている命令またはデータに基づいて、所定の演算を行う。なお、アクセスモード２は、上述で説明した半導体装置１０が有する読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）に相当する（図６を適宜参照）。すなわち、電子計算機９０は、メモリセル４２に記憶されているデータの読み出しを行う。
なお、本発明の一態様に係る電子計算機９０は、上述した構成例に限定されない。例えば、電子計算機９０は、キャッシュメモリ９４に換えて、基板５０に設けられる１次キャッシュメモリと、層３０に設けられる２次キャッシュメモリと、を備えてもよい。この場合、電子計算機９０は、例えば、１次キャッシュメモリに、ＳＲＡＭを用い、かつ、２次キャッシュメモリに、半導体装置１０が備える複数のメモリとして機能するセンス回路３５を用いてもよく、かつ、上述した動作例を好適に用いてもよい。また、例えば、電子計算機９０は、基板５０に設けられる１次キャッシュメモリ乃至ｐ次キャッシュメモリ（ｐは２以上の整数）と、層３０に設けられるｐ＋１次キャッシュメモリと、を備えてもよい。この場合、電子計算機は、例えば、１次キャッシュメモリ乃至ｐ次キャッシュメモリのそれぞれに、ＳＲＡＭを用い、かつ、ｐ次キャッシュメモリに、半導体装置１０が備える複数のメモリとして機能するセンス回路３５を用いてもよく、かつ、上述した動作例を好適に用いてもよい。また、例えば、電子計算機９０は、上述した構成に加えて、ストレージクラスメモリを備えてもよい。この場合、電子計算機９０は、例えば、ストレージクラスメモリに、半導体装置１０が備える複数のメモリセル４２を用いてもよく、かつ、上述した動作例を好適に用いてもよい。
本発明の一態様に係る電子計算機９０は、上述で説明した半導体装置１０の構成、および半導体装置１０の駆動方法を適用することで、例えば、メモリ密度の向上、製造コストの低減、消費電力の低減、信号遅延の低減、および、小型化、などを図ることができる。
なお、本発明の一態様に係る半導体装置は、上述した半導体装置１０に限定されない。また、本発明の一態様に係る記憶装置は、上述した記憶装置３００に限定されない。また、本発明の一態様に係る電子計算機は、上述した電子計算機９０に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態または他の実施例等と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、上記の実施の形態１で説明した半導体装置１０の変形例である。よって、説明の繰り返しを減らすため、主に、半導体装置１０Ａの、半導体装置１０と異なる点について説明する。なお、上述した半導体装置１０の説明を適宜参酌することができる。
＜半導体装置の構成例＞
図１２は、本発明の一態様に係る半導体装置１０Ａの構成例を示す回路図である。
半導体装置１０Ａは、切替回路３７に換えて、切替回路３７Ａを備える点が、半導体装置１０と異なる。切替回路３７Ａは、トランジスタＭ３およびトランジスタＭ４に換えて、容量Ｃ１および容量Ｃ２を備える点が、切替回路３７と異なる。
切替回路３７Ａは、グローバルビット線ＧＢＬを介して、センス回路３５に電気的に接続される。また、切替回路３７Ａは、グローバルビット線ＧＢＬＢを介して、センス回路３５＿ｐｒｅに電気的に接続される。また、切替回路３７Ａは、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを介して、基板５０が備える駆動回路５１に電気的に接続される。切替回路３７Ａは、グローバルビット線ＧＢＬと、グローバルビット線ＧＢＬＢと、グローバルビット線ＳＡ＿ＧＢＬと、グローバルビット線ＳＡ＿ＧＢＬＢと、のそれぞれの間を、導通状態または非導通状態にする機能を有する。また、切替回路３７Ａは、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢのそれぞれ電位を、変化させる機能を有する。
切替回路３７Ａは、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、容量Ｃ２と、を備える。なお、切替回路３７Ａを構成するトランジスタは、オフ電流が極めて低いトランジスタを用いるとよい。例えば、切替回路３７Ａを構成するトランジスタは、ＯＳトランジスタを用いることができる。
トランジスタＭ０のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ０のソースまたはドレインの他方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ０は、信号ＳＷ０に応じて、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ１のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬに電気的に接続される。トランジスタＭ１は、信号ＳＷ１に応じて、グローバルビット線ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ２のソースまたはドレインの一方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。トランジスタＭ２は、信号ＳＷ２に応じて、グローバルビット線ＧＢＬＢとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
容量Ｃ１の一方の端子は、グローバルビット線ＧＢＬに電気的に接続される。容量Ｃ１の他方の端子は、信号ＢＯＯＴ１が与えられる端子に電気的に接続される。容量Ｃ１は、信号ＢＯＯＴ１に応じて、グローバルビット線ＧＢＬの電位を、変化させる機能を有する。
容量Ｃ２の一方の端子は、グローバルビット線ＧＢＬＢに電気的に接続される。容量Ｃ２の他方の端子は、信号ＢＯＯＴ２が与えられる端子に電気的に接続される。容量Ｃ２は、信号ＢＯＯＴ２に応じて、グローバルビット線ＧＢＬＢの電位を、変化させる機能を有する。
＜半導体装置の動作例＞
次に、図１３および図１４を用いて、半導体装置１０Ａの動作例について説明する。
本発明の一態様に係る半導体装置１０Ａは、上述した半導体装置１０と同様に、駆動方法の一例として、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）と、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）と、を有する。
以下、図１３および図１４のそれぞれに示すタイミングチャートを用いて、読み出しモード１および読み出しモード２のそれぞれの動作例について説明する。図１３および図１４のそれぞれに示すタイミングチャートは、信号ＳＷ３に換えて、信号ＢＯＯＴ１および信号ＢＯＯＴ２のそれぞれの電位（ＨレベルまたはＬレベル）を示している点が、図６および図７のそれぞれに示すタイミングチャートと異なる。
〔読み出しモード１〕
図１３は、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）における、半導体装置１０Ａの動作例を説明する、タイミングチャートである。
時刻Ｔ１１の直前、および時刻Ｔ１１乃至時刻Ｔ１３のそれぞれにおいて、信号ＢＯＯＴ１および信号ＢＯＯＴ２は、Ｌレベルである。また、信号ＢＯＯＴ１および信号ＢＯＯＴ２以外の信号は、図６に示すタイミングチャートと同様である。よって、半導体装置１０Ａの読み出しモード１について、上述した半導体装置１０の読み出しモード１の説明を適宜参酌できるため、説明を省略する。
〔読み出しモード２〕
図１４は、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）における、半導体装置１０Ａの動作例を説明する、タイミングチャートである。時刻Ｔ２１乃至時刻Ｔ２４は、データの読み出しをする期間である。なお、読み出しモード２では、メモリセル４２に記憶されているデータは、データの読み出しに関係しない。また、ローカルビット線ＬＢＬ＿ｐｒｅの電位も、データの読み出しに関係しない。そのため、図１４は、ノードＭＮＤおよびローカルビット線ＬＢＬ＿ｐｒｅの電位を図示していない。また、グローバルビット線ＧＢＬＢの電位も図示を省略している。
時刻Ｔ２１の直前において、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、および信号ＲＥは、それぞれ、Ｌレベルとする。また、配線ＳＬの電位は、所定の電位（例えば、ＶＳＳ）とする。また、信号ＳＷ０は、Ｌレベルとし、かつ、信号ＳＷ１、および信号ＳＷ２は、それぞれ、Ｈレベルとする。また、信号ＢＯＯＴ１、および信号ＢＯＯＴ２は、それぞれ、Ｌレベルとする。また、信号ＥＱは、Ｈレベルとし、かつ、信号ＥＱＢは、Ｌレベルとする。また、信号ＣＳＥＬは、Ｌレベルとする。また、配線ＳＡＰの電位、および配線ＳＡＮの電位は、それぞれ、（ＶＤＤ−ＶＳＳ）／２とする。なお、電位ＶＰＲＥは、（ＶＤＤ−ＶＳＳ）／２とする。また、配線ＣＳＬの電位は、任意の固定電位（例えば、ＶＳＳ）とする。このとき、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢは、それぞれ、（ＶＤＤ−ＶＳＳ）／２にプリチャージされている。また、ローカルビット線ＬＢＬは、電気的に浮遊状態であり、かつ、ＶＤＤ（データ“１”に対応する電位）またはＶＳＳ（データ“０”に対応する電位）が保持されているとする。なお、時刻Ｔ２１乃至時刻Ｔ２４の、それぞれの動作の説明において、各配線の電位および各信号について特に明記が無い場合、直前の時刻の電位が維持されるとする。
時刻Ｔ２１において、信号ＥＱが、Ｌレベルになり、かつ、信号ＥＱＢが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬへのプリチャージ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢへのプリチャージが、停止する。よって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢが、それぞれ、電気的に浮遊状態になる。
時刻Ｔ２２において、信号ＢＯＯＴ１が、Ｈレベルになる。すると、容量Ｃ１を介した容量結合によって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が上昇する。つまり、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高くなる。
時刻Ｔ２３において、信号ＭＵＸ、および信号ＲＥが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの、それぞれの電位が、ローカルビット線ＬＢＬの電位に応じて変化する。よって、ローカルビット線ＬＢＬの電位は、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に変換することができる。
時刻Ｔ２４において、信号ＭＵＸ、および信号ＲＥが、Ｌレベルになる。また、配線ＳＡＮの電位が、ＶＳＳになり、かつ、配線ＳＡＰの電位が、ＶＤＤになる。すると、センスアンプ５５が動作することで、上述した時刻Ｔ２３の動作によって生じた、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差が、増幅される。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位が、ＶＤＤまたはＶＳＳのいずれかに確定する。つまり、メモリとして機能するセンス回路３５に記憶されているデータの読み出しが完了する。
半導体装置１０Ａは、半導体装置１０におけるトランジスタＭ３およびトランジスタＭ４を、容量Ｃ１および容量Ｃ２に置き換えた構成である。それによって、半導体装置１０Ａは、面積効率の向上を図ることができる。また、半導体装置１０Ａは、時刻Ｔ２２において、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位を、プリチャージではなく容量結合によって変化させる。そのため、半導体装置１０Ａでは、半導体装置１０における電位ＶＰＲＥ２を生成する必要がない。よって、半導体装置１０Ａに電位を供給する回路（例えば、電圧生成回路など）の、消費電力の低減、および小型化を図ることができる。
本発明の一態様に係る半導体装置は、上述した半導体装置１０Ａに限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態または他の実施例等と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置１０Ｂについて説明する。半導体装置１０Ｂは、上記の実施の形態１で説明した半導体装置１０の変形例である。よって、説明の繰り返しを減らすため、主に、半導体装置１０Ｂの、半導体装置１０と異なる点について説明する。なお、上述した半導体装置１０の説明を適宜参酌することができる。
＜半導体装置の構成例＞
図１５は、本発明の一態様に係る半導体装置１０Ｂの構成例を示す回路図である。
半導体装置１０Ｂは、切替回路３７に換えて、切替回路３７Ｂを備える点が、半導体装置１０と異なる。切替回路３７Ｂは、トランジスタＭ３およびトランジスタＭ４を備えない点が、切替回路３７と異なる。また、半導体装置１０Ｂは、駆動回路５１に換えて、駆動回路５１Ｂを備える点が、半導体装置１０と異なる。
図１６Ａは、基板５０に設けられる駆動回路５１Ｂを回路記号で示した回路図である。駆動回路５１Ｂは、上述した駆動回路５１の構成に加えて、プリチャージ回路５６を備える。プリチャージ回路５６は、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。駆動回路５１Ｂは、上述した駆動回路５１の機能に加えて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを、所定の電位にプリチャージする機能を有する。
プリチャージ回路５６は、信号ＳＷ５に応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥ３にプリチャージする機能を有する。また、プリチャージ回路５６は、信号ＳＷ６に応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥ３にプリチャージする機能を有する。
具体的には、プリチャージ回路５６は、トランジスタＭ５およびトランジスタＭ６を備える。トランジスタＭ５およびトランジスタＭ６のそれぞれは、ｐチャネル型のトランジスタである。
トランジスタＭ５のソースまたはドレインの一方は、グローバルビット線ＳＡ＿ＧＢＬに電気的に接続される。トランジスタＭ５のソースまたはドレインの他方は、電位ＶＰＲＥ３が与えられる端子に電気的に接続される。トランジスタＭ５は、信号ＳＷ５に応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥ３にプリチャージする機能を有する。
トランジスタＭ６のソースまたはドレインの一方は、グローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。トランジスタＭ６のソースまたはドレインの他方は、電位ＶＰＲＥ３が与えられる端子に電気的に接続される。トランジスタＭ６は、信号ＳＷ６に応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥ３にプリチャージする機能を有する。
図１６Ｂは、図１６Ａで説明した駆動回路５１Ｂの回路図に対応する回路ブロックを示しており、図１５に示す駆動回路５１Ｂの回路ブロックに対応する。
＜半導体装置の動作例＞
次に、図１７および図１８を用いて、半導体装置１０Ｂの動作例について説明する。
本発明の一態様に係る半導体装置１０Ｂは、上述した半導体装置１０と同様に、駆動方法の一例として、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）と、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）と、を有する。
以下、図１７および図１８のそれぞれに示すタイミングチャートを用いて、読み出しモード１および読み出しモード２のそれぞれの動作例について説明する。図１７および図１８のそれぞれに示すタイミングチャートは、信号ＳＷ３に換えて、信号ＳＷ５および信号ＳＷ６のそれぞれの電位（ＨレベルまたはＬレベル）を示している点が、図６および図７のそれぞれに示すタイミングチャートと異なる。
〔読み出しモード１〕
図１７は、読み出しモード１（Ｒｅａｄ　ｍｏｄｅ　１）における、半導体装置１０Ｂの動作例を説明する、タイミングチャートである。
時刻Ｔ１１の直前、および時刻Ｔ１１乃至時刻Ｔ１３のそれぞれにおいて、信号ＳＷ５および信号ＳＷ６は、Ｈレベルである。また、信号ＳＷ５および信号ＳＷ６以外の信号は、図６に示すタイミングチャートと同様である。よって、半導体装置１０Ｂの読み出しモード１について、上述した半導体装置１０の読み出しモード１の説明を適宜参酌できるため、説明を省略する。
〔読み出しモード２〕
図１８は、読み出しモード２（Ｒｅａｄ　ｍｏｄｅ　２）における、半導体装置１０Ｂの動作例を説明する、タイミングチャートである。時刻Ｔ２１乃至時刻Ｔ２４は、データの読み出しをする期間である。なお、読み出しモード２では、メモリセル４２に記憶されているデータは、データの読み出しに関係しない。また、ローカルビット線ＬＢＬ＿ｐｒｅの電位も、データの読み出しに関係しない。そのため、図１８は、ノードＭＮＤおよびローカルビット線ＬＢＬ＿ｐｒｅの電位を図示していない。また、グローバルビット線ＧＢＬＢの電位も図示を省略している。
時刻Ｔ２１の直前において、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、および信号ＲＥは、それぞれ、Ｌレベルとする。また、配線ＳＬの電位は、所定の電位（例えば、ＶＳＳ）とする。また、信号ＳＷ０、信号ＳＷ１、および信号ＳＷ２は、それぞれ、Ｌレベルとする。また、信号ＳＷ５、信号ＳＷ６は、それぞれ、Ｈレベルとする。また、信号ＥＱは、Ｈレベルとし、かつ、信号ＥＱＢは、Ｌレベルとする。また、信号ＣＳＥＬは、Ｌレベルとする。また、配線ＳＡＰの電位、および配線ＳＡＮの電位は、それぞれ、（ＶＤＤ−ＶＳＳ）／２とする。なお、電位ＶＰＲＥは、（ＶＤＤ−ＶＳＳ）／２とし、かつ、電位ＶＰＲＥ３は、（ＶＤＤ−ＶＳＳ）／２を超えてＶＤＤを超えない電位（例えば、ＶＤＤ）とする。また、配線ＣＳＬの電位は、任意の固定電位（例えば、ＶＳＳ）とする。このとき、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢは、それぞれ、（ＶＤＤ−ＶＳＳ）／２にプリチャージされている。また、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢは、それぞれ、電気的に浮遊状態であり、かつ、それぞれの電位は、ＶＤＤまたはＶＳＳであるとする。また、ローカルビット線ＬＢＬは、電気的に浮遊状態であり、かつ、ＶＤＤ（データ“１”に対応する電位）またはＶＳＳ（データ“０”に対応する電位）が保持されているとする。なお、時刻Ｔ２１乃至時刻Ｔ２４の、それぞれの動作の説明において、各配線の電位および各信号について特に明記が無い場合、直前の時刻の電位が維持されるとする。
時刻Ｔ２１において、信号ＥＱが、Ｌレベルになり、かつ、信号ＥＱＢが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢへのプリチャージが、停止する。よって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢが、それぞれ、電気的に浮遊状態になる。
時刻Ｔ２２において、信号ＳＷ１が、Ｈレベルになる。また、信号ＳＷ５が、Ｌレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬが、ＶＤＤと（ＶＤＤ−ＶＳＳ）／２との間の電位にプリチャージされる。つまり、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高くなる。
時刻Ｔ２３において、信号ＳＷ５が、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬへのプリチャージが、停止する。そして、信号ＭＵＸ、および信号ＲＥが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの、それぞれの電位が、ローカルビット線ＬＢＬの電位に応じて変化する。よって、ローカルビット線ＬＢＬの電位は、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に変換することができる。
時刻Ｔ２４において、信号ＭＵＸ、および信号ＲＥが、Ｌレベルになる。また、配線ＳＡＮの電位が、ＶＳＳになり、かつ、配線ＳＡＰの電位が、ＶＤＤになる。すると、センスアンプ５５が動作することで、上述した時刻Ｔ２３の動作によって生じた、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差が、増幅される。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位が、ＶＤＤまたはＶＳＳのいずれかに確定する。つまり、メモリとして機能するセンス回路３５に記憶されているデータの読み出しが完了する。
半導体装置１０Ｂは、半導体装置１０において層３０に設けられるＯＳトランジスタを用いたトランジスタＭ３およびトランジスタＭ４を、基板５０に設けられるＳｉトランジスタを用いたトランジスタＭ５およびトランジスタＭ６に置き換えた構成であるともいえる。それによって、半導体装置１０Ｂは、面積効率の向上を図ることができる。
本発明の一態様に係る半導体装置は、上述した半導体装置１０Ｂに限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態または他の実施例等と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る記憶装置について説明する。本実施の形態で説明する記憶装置は、上記の実施の形態１乃至実施の形態３で説明した半導体装置１０、半導体装置１０Ａ、半導体装置１０Ｂ、または記憶装置３００、の少なくとも一部を好適に用いることができる。よって、上述した説明を適宜参酌できる。
＜記憶装置の構成例Ａ＞
図１９Ａおよび図１９Ｂは、本発明の一態様に係る記憶装置３７０Ａの構成例を説明する模式図である。
なお、図１９Ａに示す模式図において、記憶装置３７０Ａを構成する各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｘ方向、Ｙ方向、およびＺ方向のそれぞれは、互いに垂直または概略垂直である。また、記憶装置３７０Ａを構成する各要素の配置をわかりやすくするため、各要素同士を離して示している。
記憶装置３７０Ａは、一または複数のメモリアレイ部３７１を備えることができる。なお、図１９Ａでは、一例として、４つのメモリアレイ部３７１が、記憶装置３７０Ａ内でＸ方向に配列されている様子を示している。
メモリアレイ部３７１は、一または複数のメモリ部３７２を備えることができる。なお、図１９Ａでは、一例として、複数のメモリ部３７２が、メモリアレイ部３７１内でＹ方向に配列されている様子を示している。
なお、メモリアレイ部３７１には、上述した記憶装置３００（図９Ａを参照）を好適に設けることができる。その場合、メモリ部３７２には、上述した半導体装置１０（図１を参照）、半導体装置１０Ａ（図１２を参照）、または半導体装置１０Ｂ（図１５を参照）、の少なくとも一部を好適に設けることができる。
すなわち、メモリ部３７２は、例えば、図１乃至図５に示す半導体装置１０を適用することで、基板５０に設けられたセンスアンプ５５と、基板５０上のＺ方向に積層された層３０に設けられたセンス回路３５と、層３０上のＺ方向に積層された複数の層（層４１［１］乃至層４１［ｍ］（ｍは２以上の整数））のそれぞれに設けられたメモリセル４２と、を備えることができる。つまり、メモリ部３７２内において、Ｚ方向に積層された層４１［１］乃至層４１［ｍ］のそれぞれの層毎に、複数のメモリセル４２が、Ｘ方向およびＹ方向にマトリクス状に配列されているといえる。なお、図１９Ａでは、一例として、メモリセル４２が設けられる層が４層（層４１［１］乃至層４１［４］）である様子を示している。
なお、メモリ部３７２は、層３０に切替回路３７を設けてもよいし、設けなくてもよい。メモリ部３７２は、切替回路３７を設けない場合、例えば、図１に示す半導体装置１０において、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＧＢＬとが短絡され、グローバルビット線ＳＡ＿ＧＢＬＢとグローバルビット線ＧＢＬＢとが短絡された構成となる。
また、メモリ部３７２は、センス回路３５を設けなくてもよい場合がある。メモリ部３７２は、センス回路３５を設けない場合、例えば、図１に示す半導体装置１０において、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが短絡され、グローバルビット線ＧＢＬＢとローカルビット線ＬＢＬ＿ｐｒｅとが短絡された構成となる。
また、図１９Ａに示すように、記憶装置３７０Ａは、メモリアレイ部３７１の周囲に、ワード線ドライバ部３７３と、カラムドライバ部３７４と、センスアンプドライバ部３７５と、センス回路ドライバ部３７６と、データセンスアンプ部３７７と、メモリコントローラ部３７８と、を備える。なお、図１９Ａでは、一例として、４つのメモリアレイ部３７１のそれぞれに対して、４つのワード線ドライバ部３７３のそれぞれと、４つのセンスアンプドライバ部３７５のそれぞれと、４つのセンス回路ドライバ部３７６のそれぞれと、４つのデータセンスアンプ部３７７のそれぞれと、が配置されている様子を示している。なお、例えば、４つのメモリアレイ部３７１に対して、１つのワード線ドライバ部３７３と、１つのセンスアンプドライバ部３７５と、１つのセンス回路ドライバ部３７６と、１つのデータセンスアンプ部３７７と、が配置されていてもよい。
ワード線ドライバ部３７３と、カラムドライバ部３７４と、センスアンプドライバ部３７５と、センス回路ドライバ部３７６と、データセンスアンプ部３７７と、メモリコントローラ部３７８と、のそれぞれは、基板５０に設けることでき、かつ、基板５０にチャネルが形成されるＳｉトランジスタを用いて構成することができる。
ワード線ドライバ部３７３は、Ｚ方向に積層された層４１［１］乃至層４１［ｍ］のいずれか一を選択し、かつ、Ｘ方向に配列された複数のメモリセル４２のいずれか一を選択して、選択されたメモリセル４２に対応するワード線ＷＬに、信号を与える機能を有する。ワード線ＷＬに与えられる信号によって、メモリセル４２に対するデータの書き込みまたは読み出しの動作が制御される。
図１９Ａでは、ワード線ドライバ部３７３が、層４１［１］乃至層４１［４］のそれぞれに設けられたメモリセル４２に対応するワード線ＷＬに信号を与える様子を、破線矢印で示している。また、図１９Ｂでは、ワード線ドライバ部３７３が、層４１［１］乃至層４１［４］のそれぞれに設けられたメモリセル４２に対応するワード線ＷＬに信号を与える様子を、ワード線ＷＬ［１］乃至ワード線ＷＬ［４］のそれぞれの符号を付して、実線矢印で示している。つまり、ワード線ドライバ部３７３は、層４１［１］乃至層４１［４］のいずれか一を選択して、対応するワード線ＷＬ［１］乃至ワード線ＷＬ［４］のいずれか一に、信号を与えることができる。例えば、層４１［１］を選択する場合、対応するワード線ＷＬ［１］に信号を与えればよい。同様に、例えば、層４１［４］を選択する場合、対応するワード線ＷＬ［４］に信号を与えればよい。
カラムドライバ部３７４は、Ｙ方向に配列された複数の半導体装置１０のいずれか一を選択する機能を有する。例えば、カラムドライバ部３７４は、上述した半導体装置１０における、信号ＣＳＥＬを出力することができる。つまり、カラムドライバ部３７４は、Ｙ方向に配列された複数の半導体装置１０のいずれか一に信号ＣＳＥＬを与えることで、対応する半導体装置１０を選択することができる。
センスアンプドライバ部３７５は、センスアンプ５５の動作を制御する機能を有する。例えば、センスアンプドライバ部３７５は、上述した半導体装置１０における、信号ＥＱおよび信号ＥＱＢを出力することができる。また、配線ＳＡＰおよび配線ＳＡＮのそれぞれに与えられる電位を制御することができる。
センス回路ドライバ部３７６は、センス回路３５の動作を制御する機能を有する。例えば、センス回路ドライバ部３７６は、上述した半導体装置１０における、信号ＭＵＸ、信号ＷＥ、および信号ＲＥを出力することができる。また、配線ＳＬに与えられる電位を制御することができる。
データセンスアンプ部３７７は、ワード線ドライバ部３７３と、カラムドライバ部３７４と、によって選択されたメモリセル４２に対して、データの書き込みまたは読み出しを行う機能を有する。
メモリコントローラ部３７８は、ワード線ドライバ部３７３と、カラムドライバ部３７４と、センスアンプドライバ部３７５と、センス回路ドライバ部３７６と、データセンスアンプ部３７７と、メモリコントローラ部３７８と、のそれぞれの動作を制御する機能を有する。
＜記憶装置の構成例Ｂ＞
図２０Ａおよび図２０Ｂは、本発明の一態様に係る記憶装置３７０Ｂの構成例を説明する模式図である。記憶装置３７０Ｂは、上述した記憶装置３７０Ａの変形例である。よって、説明の繰り返しを減らすため、主に、記憶装置３７０Ｂの、記憶装置３７０Ａと異なる点について説明する。なお、上述した記憶装置３７０Ａの説明を適宜参酌することができる。
記憶装置３７０Ｂは、上述した記憶装置３７０Ａの構成に加えて、層４１［１］乃至層４１［ｍ］のそれぞれに、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれが設けられる。層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれは、ワード線ドライバ部３７３上のＺ方向に重なるように配置される。なお、図２０Ａおよび図２０Ｂでは、一例として、層４１［１］乃至層４１［４］のそれぞれに、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［４］のそれぞれが設けられる様子を示している。
ワード線ドライバ部３７３は、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］によって、Ｚ方向に積層された層４１［１］乃至層４１［ｍ］のいずれか一を選択し、かつ、Ｘ方向に配列された複数のメモリセル４２のいずれか一を選択して、選択されたメモリセル４２に対応するワード線ＷＬに、信号を与える機能を有する。
すなわち、Ｘ方向に配列された複数のメモリセル４２のいずれか一を選択するための信号が、ワード線ドライバ部３７３から出力され、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれに入力される。かつ、当該信号は、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のいずれか一から出力される。
図２０Ａでは、ワード線ドライバ部３７３が、層４１［１］乃至層４１［４］のそれぞれに設けられた層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［４］のそれぞれに信号を与える様子を、ワード線ＷＬｉｎの符号を付して、実線矢印で示している。また、図２０Ｂでは、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［４］のそれぞれが、層４１［１］乃至層４１［４］のそれぞれに設けられたメモリセル４２に対応するワード線ＷＬに信号を与える様子を、ワード線ＷＬｏｕｔ［１］乃至ワード線ＷＬｏｕｔ［４］のそれぞれの符号を付して、実線矢印で示している。つまり、ワード線ドライバ部３７３は、層４１［１］乃至層４１［４］のそれぞれに設けられた層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［４］のいずれか一を介して、対応するワード線ＷＬｏｕｔ［１］乃至ワード線ＷＬｏｕｔ［４］のいずれか一に、信号を与えることができる。
〔層選択ドライバ〕
図２１Ａは、層選択ドライバ３７３Ｌｂｕｆの構成例を説明する回路図である。層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれは、一または複数の層選択ドライバ３７３Ｌｂｕｆを備える。
層選択ドライバ３７３Ｌｂｕｆは、トランジスタＭＬ１と、トランジスタＭＬ２と、トランジスタＭＬ３と、容量ＣＬ１と、を備える。トランジスタＭＬ１乃至トランジスタＭＬ３のそれぞれは、ＯＳトランジスタである。
トランジスタＭＬ２のゲートは、トランジスタＭＬ１のソースまたはドレインの一方と、容量ＣＬ１の一方の端子と、に電気的に接続される。トランジスタＭＬ２のソースまたはドレインの一方は、トランジスタＭＬ３のソースまたはドレインの一方と、容量ＣＬ１の他方の端子と、ワード線ＷＬｏｕｔと、に電気的に接続される。トランジスタＭＬ２のソースまたはドレインの他方は、ワード線ＷＬｉｎに電気的に接続される。トランジスタＭＬ１のゲートは、電位ＶＬＤが与えられる配線に電気的に接続される。トランジスタＭＬ１のソースまたはドレインの他方は、信号ＬＳＥＬが与えられる配線に電気的に接続される。トランジスタＭＬ３のゲートは、信号ＬＳＥＬＢが与えられる配線に電気的に接続される。トランジスタＭＬ３のソースまたはドレインの他方は、電位ＶＬＳが与えられる配線に電気的に接続される。なお、トランジスタＭＬ２のゲートと、トランジスタＭＬ１のソースまたはドレインの一方と、容量ＣＬ１の一方の端子と、が電気的に接続される領域を、ノードＢＬ１という場合がある。
なお、層選択ドライバ３７３Ｌｂｕｆの構成は、図２１Ａに示す構成例に限らない。例えば、容量ＣＬ１の他方の端子が、トランジスタＭＬ２のソースまたはドレインの他方に電気的に接続されてもよい。または、例えば、容量ＣＬ１を備えなくてもよい。その場合、トランジスタＭＬ２のゲートと、ソースまたはドレインの一方と、の間の寄生容量を、容量ＣＬ１として機能させることができる。
層選択ドライバ３７３Ｌｂｕｆは、信号ＬＳＥＬおよび信号ＬＳＥＬＢに応じて、ワード線ＷＬｉｎに与えられる信号または電位ＶＬＳのいずれかを、ワード線ＷＬｏｕｔに出力する機能を有する。
図２１Ｂは、層選択ドライバ３７３Ｌｂｕｆの動作例を説明するタイミングチャートである。
図２１Ｂに示すタイミングチャートは、動作の各時刻ごとに、信号ＬＳＥＬ、信号ＬＳＥＬＢ、およびワード線ＷＬｉｎに与えられる信号のそれぞれの電位（ＨレベルまたはＬレベル）を示している。また、ノードＢ１、およびワード線ＷＬｏｕｔのそれぞれの電位の変化を示している。
なお、以下の動作例の説明において、電位ＶＬＤは、信号ＬＳＥＬおよび信号ＬＳＥＬＢのＨレベルと同じ電位であるとする。また、電位ＶＬＳは、信号ＬＳＥＬおよび信号ＬＳＥＬＢのＬレベルと同じ電位であるとする。
時刻ＴＬ１の直前において、信号ＬＳＥＬはＬレベルとし、信号ＬＳＥＬＢはＨレベルとする。このとき、トランジスタＭＬ１は導通状態であるため、ノードＢＬ１の電位はＬレベルとなる。そのため、トランジスタＭＬ２は非導通状態であり、トランジスタＭＬ３は導通状態である。よって、ワード線ＷＬｉｎに与えられる信号がＨレベルまたはＬレベルのいずれであっても、ワード線ＷＬｏｕｔの電位はＬレベル（電位ＶＬＳ）となる。
時刻ＴＬ１において、信号ＬＳＥＬがＨレベルになり、信号ＬＳＥＬＢがＬレベルになる。このとき、ノードＢＬ１の電位がＨレベル（電位ＶＬＤ）からトランジスタＭＬ１のしきい値電圧を減じた電位まで上昇し、かつ、トランジスタＭＬ１が非導通状態となる。すると、トランジスタＭＬ２が導通状態となり、トランジスタＭＬ３が非導通状態となる。よって、ワード線ＷＬｏｕｔの電位がＬレベル（時刻ＴＬ１においてワード線ＷＬｉｎに与えられる信号）となる。
時刻ＴＬ２において、ワード線ＷＬｉｎに与えられる信号がＨレベルになる。すると、トランジスタＭＬ２を介して、ワード線ＷＬｉｎからワード線ＷＬｏｕｔに電流が流れることで、ワード線ＷＬｏｕｔの電位が上昇する。このとき、トランジスタＭＬ１が非導通状態であるため、容量ＣＬ１による容量結合によって、ノードＢＬ１の電位も上昇する。そのため、トランジスタＭＬ２のゲートとソースとの間の電位差が維持される、すなわち、トランジスタＭＬ２の導通状態が維持される。よって、ワード線ＷＬｏｕｔの電位がＨレベル（時刻ＴＬ２においてワード線ＷＬｉｎに与えられる信号）となる。
このように、層選択ドライバ３７３Ｌｂｕｆは、トランジスタＭＬ２のゲートとソースとの間に容量ＣＬ１を設けたブートストラップ回路を構成することで、ワード線ＷＬｉｎに与えられる信号がＨレベルになった際に、トランジスタＭＬ２の導通状態が維持されるため、ワード線ＷＬｏｕｔにＨレベルを出力することができる。なお、容量ＣＬ１は「ブートストラップ容量」と呼ばれる場合がある。
記憶装置３７０Ｂは、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれが備える層選択ドライバ３７３Ｌｂｕｆに与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを制御することで、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のいずれか一を選択し、ワード線ＷＬｉｎに与えられる信号をワード線ＷＬｏｕｔに出力することができる。
例えば、層選択ドライバ部３７３Ｌ［１］が備える層選択ドライバ３７３Ｌｂｕｆに与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを、それぞれ、ＨレベルおよびＬレベルとし、かつ、層選択ドライバ部３７３Ｌ［２］乃至層選択ドライバ部３７３Ｌ［ｍ］が備える層選択ドライバ３７３Ｌｂｕｆに与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを、それぞれ、ＬレベルおよびＨレベルとすることで、ワード線ドライバ部３７３からワード線ＷＬｉｎに与えられる信号は、層選択ドライバ部３７３Ｌ［１］が備える層選択ドライバ３７３Ｌｂｕｆを介して、ワード線ＷＬｏｕｔ［１］に出力される。
記憶装置３７０Ｂは、例えば、以下に説明する点において、記憶装置３７０Ａよりも優れた効果を有する。
記憶装置３７０Ａでは、基板５０から層４１［１］乃至層４１［ｍ］のそれぞれに、ｍ本のワード線を設ける必要があるが、記憶装置３７０Ｂでは、基板５０から層４１［１］乃至層４１［ｍ］のそれぞれに、１本のワード線を設ければよい。また、記憶装置３７０Ａでは、ｍ本のワード線のそれぞれに信号を与えるために、基板５０にｍ個のバッファを備える必要があるが、記憶装置３７０Ｂでは、層４１［１］乃至層４１［ｍ］のそれぞれに設けられた層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれにバッファを備えればよい。例えば、層選択ドライバ部３７３Ｌ［１］乃至層選択ドライバ部３７３Ｌ［ｍ］のそれぞれが備える層選択ドライバ３７３Ｌｂｕｆにおいて、トランジスタＭＬ２およびトランジスタＭＬ３が、バッファの機能を有すればよい。
よって、記憶装置３７０Ｂは、メモリセル４２が設けられる層４１［１］乃至層４１［ｍ］の層数を増やすことに伴うワード線ドライバ部３７３の面積増大を抑えることができる。すなわち、記憶装置３７０Ｂは、面積オーバーヘッドを増大させること無く、メモリセル４２が設けられる層４１［１］乃至層４１［ｍ］の層数を増やすことができる。換言すると、記憶装置３７０Ｂは、面積オーバーヘッドを増大させること無く、メモリセル４２の密度（メモリ密度）の向上を図ることができる。
＜メモリセルの構成例＞
本発明の一態様の記憶装置は、様々な構成のメモリセルを備えることができる。
図２２Ａ乃至図２２Ｅは、本発明の一態様の記憶装置に適用することができる、メモリセル４２が取り得る回路の構成例を説明する図である。
図２２Ａに示すメモリセル４２ａは、トランジスタＭａ、および容量Ｃａを有する。トランジスタＭａのソースまたはドレインの一方は、容量Ｃａの一方の端子に電気的に接続される。トランジスタＭａのソースまたはドレインの他方は、ビット線ＢＬに電気的に接続される。トランジスタＭａのゲートは、ワード線ＷＬに電気的に接続される。容量Ｃａの他方の端子は、配線ＣＳＬに電気的に接続される。トランジスタＭａは、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。そのため、トランジスタＭａを非導通状態にすることで、電荷保持ノードＦＮに、データに応じた電荷を保持することができる。そのため、電荷保持ノードＦＮに保持された電荷に応じたデータの、リフレッシュレートを小さくすることができる。
図２２Ｂに示すメモリセル４２ｂは、図２２Ａに示すメモリセル４２ａの変形例である。図２２ＡのトランジスタＭａとの違いは、トランジスタＭａがバックゲートを有し、当該バックゲートとゲートとを電気的に接続することで、双方よりワード線ＷＬの電位を印加する点にある。このような構成とすることで、トランジスタＭａを導通状態とした際にソースとドレインとの間を流れる電流量を増加させることができる。
図２２Ｃに示すメモリセル４２ｃは、図２２Ａに示すメモリセル４２ａの変形例である。図２２ＡのトランジスタＭａとの違いは、トランジスタＭａがバックゲートを有し、当該バックゲートとバックゲート線ＢＧＬとを電気的に接続することで、当該バックゲートにゲートとは異なる電位を印加する点にある。このような構成とすることで、トランジスタＭａのしきい値電圧を制御することができる。それによって、トランジスタＭａのソースとドレインとの間を流れる電流量を変化させることができる。
図２２Ｄに示すメモリセル４２ｄは、トランジスタＭａ、トランジスタＭｂ、および容量Ｃａを有する。トランジスタＭａのソースまたはドレインの一方は、トランジスタＭｂのゲート、および容量Ｃａの一方の端子に電気的に接続される。トランジスタＭａのソースまたはドレインの他方は、書き込み用のビット線ＷＢＬに電気的に接続される。トランジスタＭａのゲートは、書き込み用のワード線ＷＷＬに電気的に接続される。容量Ｃａの他方の端子は、読み出し用のワード線ＲＷＬに電気的に接続される。トランジスタＭｂのソースまたはドレインの一方は、読み出し用のビット線ＲＢＬに電気的に接続される。トランジスタＭｂのソースまたはドレインの他方は、配線ＳＬに電気的に接続される。トランジスタＭｂは、ｎチャネル型のトランジスタを図示したが、ｐチャネル型トランジスタでもよい。トランジスタＭａを非導通状態にすることで、電荷保持ノードＦＮにデータに応じた電荷を保持することができる。トランジスタＭｂは、ＯＳトランジスタである。なお、トランジスタＭｂは、Ｓｉトランジスタであってもよい。なお、トランジスタＭａは、上述した図２２Ｂまたは図２２Ｃに示すトランジスタＭａと同様の構成とすることもできる。
図２２Ｅに示すメモリセル４２ｅは、トランジスタＭａ、トランジスタＭｂ、トランジスタＭｃ、および容量Ｃａを有する。トランジスタＭａのソースまたはドレインの一方は、トランジスタＭｂのゲート、および容量Ｃａの一方の端子に電気的に接続される。トランジスタＭａのソースまたはドレインの他方は、書き込み用のビット線ＷＢＬに電気的に接続される。トランジスタＭａのゲートは、書き込み用のワード線ＷＷＬに電気的に接続される。容量Ｃａの他方の端子は、配線ＣＳＬに電気的に接続される。トランジスタＭｂのソースまたはドレインの一方は、トランジスタＭｃのソースまたはドレインの一方に電気的に接続される。トランジスタＭｂのソースまたはドレインの他方は、配線ＳＬに電気的に接続される。トランジスタＭｃのゲートは、読み出し用のワード線ＲＷＬに電気的に接続される。トランジスタＭｃのソースまたはドレインの他方は、読み出し用のビット線ＲＢＬに電気的に接続される。トランジスタＭｃは、ｎチャネル型のトランジスタを図示したが、ｐチャネル型トランジスタでもよい。トランジスタＭａを非導通状態にすることで、電荷保持ノードＦＮにデータに応じた電荷を保持することができる。トランジスタＭｂおよびトランジスタＭｃのそれぞれは、ＯＳトランジスタである。なお、トランジスタＭｂおよびトランジスタＭｃの少なくとも一は、Ｓｉトランジスタであってもよい。なお、トランジスタＭａは、上述した図２２Ｂまたは図２２Ｃに示すトランジスタＭａと同様の構成とすることもできる。
なお、図２２Ａ乃至図２２Ｃに示すようなメモリセルの構成は、ＤＯＳＲＡＭ（登録商標）と呼称される。ＤＯＳＲＡＭとは、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。ＤＯＳＲＡＭを用いた構成は、ＯＳトランジスタのソースまたはドレインの一方と、容量の一方の端子と、を電気的に接続することで、ＯＳトランジスタを非導通状態とした場合に、容量の一方の端子に蓄積された電荷を保持することができる。ＤＯＳＲＡＭを用いた構成は、記憶するデータが増加する場合に特に有効である。例えば、ＤＯＳＲＡＭは、記憶回路のメモリセルをＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）で構成する場合と比べて、回路面積の増加を抑制できる。特に図２２Ａ乃至図２２Ｃに示すメモリセルの構成は、回路面積の増加の抑制に有効である。
また図２２Ｄおよび図２２Ｅに示すようなメモリセルの構成は、ＮＯＳＲＡＭ（登録商標）と呼称される。ＮＯＳＲＡＭとは、Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。ＮＯＳＲＡＭを用いた構成は、書き込み用のＯＳトランジスタのソースまたはドレインの一方と、読み出し用のトランジスタのゲートと、を電気的に接続することで、書き込み用のＯＳトランジスタを非導通状態とした場合に、読み出し用のトランジスタのゲートに蓄積された電荷を保持することができる。ＮＯＳＲＡＭを用いた構成は、不揮発性メモリとして用いられてもよい。例えば、ＮＯＳＲＡＭは、書き込み用のＯＳトランジスタを非導通状態とすることで、パワーゲーティング状態においてもデータを記憶し続けることができる。
なお、図２２Ａ乃至図２２Ｅに示す回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
＜レイアウト例＞
図２３Ａおよび図２３Ｂは、本発明の一態様に係る記憶装置の構成例を説明する平面レイアウト図である。
図２３Ａに示す平面レイアウト図では、一例として、４ｍｍ角のチップ３８０内に、モジュール３８１が配置されている。モジュール３８１は、例えば、記憶装置３７０Ａまたは記憶装置３７０Ｂを含むことができる。モジュール３８１の周辺には、例えば、モジュール３８１と、チップ３８０の外部と、の間で信号のやり取りをするためのインターフェースが配置される。当該インターフェースは、例えば、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、または、ＬＶＤＳ（Ｌｏｗ　ｖｏｌｔａｇｅ　ｄｉｆｆｅｒｅｎｔｉａｌ　ｓｉｇｎａｌｉｎｇ）、などである。
図２３Ｂに示す平面レイアウト図では、記憶装置３７０Ａまたは記憶装置３７０Ｂを含むモジュール３８１の一例として、モジュール３８１内に、領域３８２と、領域３８３と、領域３８４と、領域３８５と、領域３８６と、が配置されている。領域３８２には、例えば、メモリセル４２と、センス回路３５と、センスアンプ５５と、を含むメモリアレイ部３７１が配置されている。領域３８３には、例えば、ワード線ドライバ部３７３と、センスアンプドライバ部３７５と、センス回路ドライバ部３７６と、が配置されている。また、記憶装置３７０Ｂにおいては、領域３８３には、層選択ドライバ３７３Ｌｂｕｆも配置されている。領域３８４には、カラムドライバ部３７４が配置されている。領域３８５には、データセンスアンプ部３７７が配置されている。領域３８６には、メモリコントローラ部３７８が配置されている。
記憶装置３７０Ａまたは記憶装置３７０Ｂは、領域３８２において、複数のメモリセル４２を積層して配置することができる。よって、記憶装置３７０Ａまたは記憶装置３７０Ｂは、メモリセル４２の密度（メモリ密度）の向上を図ることができる。
本発明の一態様に係る記憶装置は、上述した記憶装置３７０Ａおよび記憶装置３７０Ｂに限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態または他の実施例等と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、図２４を用いて、本発明の一態様である半導体装置の一例について説明する。本発明の一態様である半導体装置は、トランジスタおよび容量を有する。
なお、本実施の形態で説明する半導体装置は、実施の形態１で説明したメモリセル４２に好適に用いることができる。すなわち、当該半導体装置が有するトランジスタおよび容量は、それぞれ、メモリセル４２が有するトランジスタ４３および容量４４に相当する。
図２４を用いて、トランジスタおよび容量を有する半導体装置の構成を説明する。図２４Ａ乃至図２４Ｄは、トランジスタ２００ａ、トランジスタ２００ｂ、容量１００ａ、および容量１００ｂを有する半導体装置の、上面図および断面図である。図２４Ａは、当該半導体装置の上面図である。また、図２４Ｂ乃至図２４Ｄは、当該半導体装置の断面図である。ここで、図２４Ｂは、図２４ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａ、トランジスタ２００ｂ、容量１００ａ、および容量１００ｂの、チャネル長方向の断面図でもある。また、図２４Ｃは、図２４ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図でもある。また、図２４Ｄは、図２４ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図であり、容量１００ａのチャネル幅方向の断面図でもある。なお、図２４Ａの上面図は、図の明瞭化のために一部の要素を省いている。
また、図２４Ａに示すＸ方向は、トランジスタ２００ａのチャネル長方向およびトランジスタ２００ｂのチャネル長方向と平行であり、Ｙ方向はＸ方向に垂直であり、Ｚ方向は、Ｘ方向およびＹ方向に垂直である。なお、図２４Ａに示すＸ方向、Ｙ方向、およびＺ方向は、図２４Ｂ乃至図２４Ｄにも図示している。
本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００ａ、トランジスタ２００ｂ、容量１００ａ、および容量１００ｂと、トランジスタ２００ａおよびトランジスタ２００ｂに設けられた絶縁体２７５上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、容量１００ａ上、容量１００ｂ上、および絶縁体２８２上の絶縁体２８５と、導電体２４０（導電体２４０ａおよび導電体２４０ｂ）と、を有する。絶縁体２１４、絶縁体２８０、絶縁体２８２、および絶縁体２８５は、層間膜として機能する。図２４Ｂに示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量１００ａ、および容量１００ｂのそれぞれは、少なくとも一部が、絶縁体２８０に埋め込まれて配置される。
ここで、トランジスタ２００ａおよびトランジスタ２００ｂは、それぞれ、半導体層として機能する酸化物２３０と、第１のゲート（トップゲートともいう）電極として機能する導電体２６０と、第２のゲート（バックゲートともいう）電極として機能する導電体２０５と、ソース電極またはドレイン電極の一方として機能する導電体２４２ｂと、ソース電極またはドレイン電極の他方として機能する導電体２４２ａと、を有する。また、第１のゲート絶縁体として機能する、絶縁体２５３および絶縁体２５４を有する。また、第２のゲート絶縁体として機能する、絶縁体２２２および絶縁体２２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。
なお、絶縁体２８２および絶縁体２２２のそれぞれは、例えば、水素を捕獲または固着する機能を有するとよい。これにより、例えば、絶縁体２８０、絶縁体２２４、絶縁体２５３、および絶縁体２５４などに含まれる水素を、絶縁体２８２または絶縁体２２２に、捕獲または固着することができる。
なお、トランジスタ２００ａとトランジスタ２００ｂとは同じ構成を有するため、以下では、トランジスタ２００ａおよびトランジスタ２００ｂに共通の事項を説明する場合、符号に付加する記号を省略し、トランジスタ２００と表記して説明する場合がある。
第１のゲート電極および第１のゲート絶縁膜は、絶縁体２８０および絶縁体２７５に形成された開口２５８内に配置される。すなわち、導電体２６０、絶縁体２５４、および絶縁体２５３は、開口２５８内に配置される。
容量１００ａおよび容量１００ｂは、それぞれ、下部電極として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、上部電極として機能する導電体１６０と、を有する。すなわち、容量１００ａおよび容量１００ｂは、それぞれ、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
なお、容量１００ａと容量１００ｂとは同じ構成を有するため、以下では、容量１００ａおよび容量１００ｂに共通の事項を説明する場合、符号に付加する記号を省略し、容量１００と表記して説明する場合がある。
容量１００の上部電極、誘電体、および下部電極の一部は、絶縁体２８２、絶縁体２８０、および絶縁体２７５に形成された開口１５８内に配置される。すなわち、導電体１６０、絶縁体１５３、および導電体１５６は、開口１５８内に配置される。
また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続することで、プラグ（接続電極とよぶこともできる。）として機能する、導電体２４０（導電体２４０ａおよび導電体２４０ｂ）を有する。導電体２４０は、例えば絶縁体２８０などに形成された開口２０６内に配置される。導電体２４０は、導電体２４２ａの上面の一部および側面の一部と接する領域を有する。
また、本発明の一態様の半導体装置は、基板（図示せず）と絶縁体２１４の間に、絶縁体２１０と、導電体２０９と、を有する。導電体２０９は、絶縁体２１０に埋め込まれるように配置される。導電体２０９は、導電体２４０と接する領域を有する。
また、本発明の一態様の半導体装置は、絶縁体２１０および導電体２０９と、絶縁体２１４と、の間に、絶縁体２１２を有してもよい。
本実施の形態に示す、トランジスタ２００および容量１００を有する半導体装置は、記憶装置のメモリセルとして用いることができる。このとき、導電体２４０はセンスアンプに電気的に接続される場合があり、導電体２４０はビット線として機能する。ここで、図２４Ａに示すように、容量１００は、少なくともその一部が、トランジスタ２００が有する導電体２４２ｂと重なるように設けられる。よって、本実施の形態に係る半導体装置は、平面視において、占有面積を大きく増加させることなく容量１００を設けることができるため、微細化または高集積化を図ることができる。
なお、本実施の形態に示す半導体装置は、実施の形態１で説明した半導体装置１０または記憶装置３００に好適に用いることができる。すなわち、当該半導体装置が有するトランジスタ２００、容量１００、および導電体２４０は、それぞれ、トランジスタ４３、容量４４、ローカルビット線ＬＢＬに相当する。また、導電体２４０に電気的に接続されるセンスアンプは、センス回路３５に相当する。
また、本実施の形態に示す半導体装置は、図２４Ａに示すＡ７−Ａ８の一点鎖線を対称軸とした線対称の構成となっている。つまり、トランジスタ２００ｂは、トランジスタ２００ａに対して、導電体２４０を対称軸として、線対称の位置に配置される、ということができる。また、容量１００ｂは、容量１００ａに対して、導電体２４０を対称軸として、線対称の位置に配置される、ということができる。ここで、本実施の形態に示す半導体装置は、トランジスタ２００ａのソース電極またはドレイン電極の他方と、トランジスタ２００ｂのソース電極またはドレイン電極の他方とで、導電体２４２ａを兼ねる構成となっている。また、トランジスタ２００ａとトランジスタ２００ｂとで、プラグとして機能する導電体２４０を兼ねる構成となっている。このように、本実施の形態に示す半導体装置は、２つのトランジスタと、２つの容量と、プラグと、の接続を上述の構成とすることで、微細化または高集積化が可能となる。
〔トランジスタ２００〕
図２４Ａ乃至図２４Ｃに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａおよび導電体２０５ｂ）と、絶縁体２１６上および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａ（導電体２４２ａ１および導電体２４２ａ２）および導電体２４２ｂ（導電体２４２ｂ１および導電体２４２ｂ２）と、酸化物２３０ｂ上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、絶縁体２２２上、絶縁体２２４上、酸化物２３０ａ上、酸化物２３０ｂ上、導電体２４２ａ上、および導電体２４２ｂ上に配置される絶縁体２７５と、を有する。
なお、本明細書等において、酸化物２３０ａと、酸化物２３０ｂと、をまとめて、酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと、導電体２４２ｂと、をまとめて、導電体２４２と呼ぶ場合がある。
絶縁体２８０および絶縁体２７５には、酸化物２３０ｂに達する開口２５８が設けられる。つまり、開口２５８は、酸化物２３０ｂと重なる領域を有するといえる。また、絶縁体２７５は、絶縁体２８０が有する開口と重畳する開口を有するといえる。つまり、開口２５８は、絶縁体２８０が有する開口と、絶縁体２７５が有する開口とを含む。また、開口２５８内に、絶縁体２５３、絶縁体２５４、および導電体２６０が配置されている。つまり、導電体２６０は、絶縁体２５３および絶縁体２５４を介して、酸化物２３０ｂと重畳する領域を有する。また、トランジスタ２００のチャネル長方向において、導電体２４２ａと導電体２４２ｂとの間に、導電体２６０、絶縁体２５３、および絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。なお、図２４Ｃに示すように、開口２５８の、酸化物２３０と重畳しない領域では、絶縁体２２２の上面が露出している。
なお、絶縁体２５３として、例えば酸化アルミニウムなどの、水素を捕獲または固着する能力が高い材料が用いられ、絶縁体２５４として、例えば窒化シリコンなどの、水素バリア性が高い材料が用いられるとよい。これにより、例えば水または水素などの不純物が、酸化物２３０に拡散することを抑制することができる。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、および酸化物２３０ｂの２層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物２３０は、酸化物２３０ｂの単層の構成にしてもよい。または、３層以上の積層構造を設ける構成にしてもよい。または、酸化物２３０ａおよび酸化物２３０ｂのそれぞれが積層構造を有する構成にしていてもよい。
当該積層構造としては、例えば、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層を１層目とし、金属元素の原子数比がＩｎ：Ｚｎ＝４：１の半導体層を２層目とし、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層を３層目とする３層積層構造が挙げられる。なお、１層目および３層目の半導体層のバンドギャップを、２層目の半導体層のバンドギャップより大きくする構成が好ましい。当該構成とすることで、主な電流経路を２層目の半導体層とすることが可能となり、いわゆる埋め込みチャネルの構造とすることができる。
導電体２６０は、第１のゲート電極として機能し、導電体２０５は、第２のゲート電極として機能する。また、絶縁体２５３、および絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。また、導電体２４２ｂは、ソース電極またはドレイン電極の一方として機能し、導電体２４２ａは、ソース電極またはドレイン電極の他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
〔容量１００〕
図２４Ａ、図２４Ｂ、および図２４Ｄに示すように、容量１００は、導電体１５６と、絶縁体１５３と、導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は容量１００の一対の電極の一方（下部電極ともいう）として機能し、導電体１６０は容量１００の一対の電極の他方（上部電極ともいう）として機能し、絶縁体１５３は容量１００の誘電体として機能する。
導電体１５６、絶縁体１５３、導電体１６０ａ、および導電体１６０ｂの少なくとも一部は、絶縁体２７５、絶縁体２８０、および絶縁体２８２に設けられた開口１５８内に配置されている。導電体１５６は導電体２４２ｂ上に設けられ、絶縁体１５３は導電体１５６上に設けられ、導電体１６０ａは絶縁体１５３上に設けられ、導電体１６０ｂは導電体１６０ａ上に設けられる。
導電体１５６は、絶縁体２７５、絶縁体２８０、および絶縁体２８２に形成された開口１５８に沿って配置される。導電体１５６の上面の一部の高さは、絶縁体２８２の上面の高さより高いことが好ましい。また、導電体１５６の下面には、導電体２４２ｂの上面が接する。導電体１５６は、例えばＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。導電体１５６は、導電体２０５、導電体２６０、または導電体２４２に用いることができる導電体を用いればよい。例えば、導電体１５６として、導電体２４２ｂと同じ導電性材料を用いることで、導電体１５６と導電体２４２ｂの接触抵抗を低減することができる。例えば、導電体１５６として、ＡＬＤ法を用いて成膜した窒化チタンまたは窒化タンタルを用いることができる。
絶縁体１５３は、導電体１５６、および絶縁体２８２の一部を覆うように配置される。絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。絶縁体１５３は、例えばＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。
なお、高誘電率材料の絶縁体としては、例えば、アルミニウム、ハフニウム、ジルコニウム、およびガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物、を用いることができる。また、上記の、酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、高誘電率材料の絶縁体として、上記の材料からなる絶縁層を積層して用いることもできる。
また、高誘電率材料の絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、または、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量１００の静電容量を十分確保することができる。
また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料と、の積層構造を用いることが好ましい。絶縁体１５３として、例えば、酸化ジルコニウム、酸化アルミニウム、および酸化ジルコニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。絶縁体１５３として、酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量１００の静電破壊を抑制することができる。
導電体１６０は、絶縁体２７５、絶縁体２８０、および絶縁体２８２に形成された開口１５８を埋めるように配置される。導電体１６０は、例えばＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。導電体１６０は、導電体２０５、または導電体２６０に用いることができる導電体を用いればよい。例えば、導電体１６０ａとして、ＡＬＤ法を用いて成膜した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて成膜したタングステンを用いることができる。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて成膜したタングステンの単層膜を用いてもよい。
開口１５８は、導電体２４２ｂに達するように設けられている。つまり、開口１５８は、導電体２４２ｂと重畳する領域を有するといえる。導電体２４２ｂは、トランジスタ２００のソース電極またはドレイン電極の一方であり、開口１５８に設けられた導電体１５６の下面に接することで、トランジスタ２００と容量１００を電気的に接続することができる。
平面視において、開口１５８と酸化物２３０の距離が近いことが好ましい。このような構造にすることにより、容量１００とトランジスタ２００を有するメモリセルの占有面積を低減することができる。なお、平面視において、開口１５８の形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。
図２４Ｂおよび図２４Ｄに示すように、開口１５８の底面および内壁に接して、導電体１５６が設けられる。よって、導電体１５６は、絶縁体２７５、絶縁体２８０、および絶縁体２８２の側面、導電体２４２ｂ１の側面、導電体２４２ｂ２の側面および上面、ならびに、絶縁体２２２の上面に接する。また、導電体１５６の上面に接して絶縁体１５３が設けられ、絶縁体１５３の上面に接して導電体１６０ａが設けられ、導電体１６０ａの上面に接して導電体１６０ｂが設けられている。
容量１００が上記のような構造をとることで、図２４Ｂおよび図２４Ｄに示すように、開口１５８の底面および側面において、絶縁体１５３を介して導電体１５６と導電体１６０が対向して配置される容量１００を形成することができる。よって、開口１５８の深さ（絶縁体２８０の膜厚ということもできる。）を深くすることで、容量１００の静電容量を大きくすることができる。このように、容量１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。
また、図２４Ｂに示すように、導電体１５６の一部、絶縁体１５３の一部、および導電体１６０の一部は、開口１５８から露出して設けられる。言い換えると、導電体１５６の一部、絶縁体１５３の一部、および導電体１６０の一部は、導電体２６０の上面より上、または絶縁体２８２の上面より上に形成される。
導電体１５６の一部、および絶縁体１５３の一部は、絶縁体２８２の上面に接する。つまり、導電体１５６の側端部は、絶縁体１５３に覆われている。さらに、導電体１６０は、絶縁体１５３を介して絶縁体２８２と重なる領域を有することが好ましい。ここで、図２４Ｂに示すように、導電体１６０の側端部と、絶縁体１５３の側端部が概略一致する。このような構成にすることで、導電体１６０と導電体１５６を絶縁体１５３で分離させることができるため、導電体１６０と導電体１５６のショートを抑制することができる。
また、導電体１６０の絶縁体２８２より上の部分は、引き回して配線状に形成してもよい。例えば、図２４Ｃに示すように、導電体１６０を、トランジスタ２００のチャネル幅方向に延在して設けることができる。これにより、複数のトランジスタ２００および容量１００を設ける場合、導電体１６０を配線として機能させることもできる。また、この場合、導電体１６０とともに、絶縁体１５３も延在して設けることができる。
図３２は、図２４Ｂに示す半導体装置が有するトランジスタ２００ａおよび容量１００ａについて、別の構成例を説明する断面図である。ここでは、主に、図３２に示す半導体装置と、図２４Ｂに示す半導体装置と、の相違点について説明する。
図３２に示す半導体装置は、絶縁体２２４と、酸化物２３０ａと、酸化物２３０ｂと、導電体２４２ａ１と、導電体２４２ａ２と、のそれぞれの側端部が、概略一致するように形成されている点が、図２４Ｂに示す半導体装置と異なる。
また、図３２に示す半導体装置は、図２４Ｂに示す半導体装置に加えて、絶縁体２７１ａと、絶縁体２７１ｂと、絶縁体２５５と、絶縁体２４１と、絶縁体２２１と、絶縁体２８３と、絶縁体２８４と、を有する。
図３２に示すように、絶縁体２７１ａが、導電体２４２ａ２と、絶縁体２７５と、の間に設けられている。また、絶縁体２７１ｂが、導電体２４２ｂ２と、絶縁体２７５と、の間に設けられている。ここで、絶縁体２７１ａおよび絶縁体２７１ｂは、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ１、導電体２４２ａ２、絶縁体２７１ａ、および絶縁体２７１ｂを一括して加工する際に、導電体２４２ａ２および導電体２４２ｂ２を保護するエッチングストッパとしての機能を有するとよい。
また、図３２に示すように、絶縁体２５５が、開口２５８内において、絶縁体２５３と、導電体２４２ａ２、導電体２４２ｂ２、絶縁体２７１ａ、絶縁体２７１ｂ、絶縁体２７５、および絶縁体２８０と、の間に、かつ、導電体２４２ａ１の上面の一部、および導電体２４２ｂ１の上面の一部に接して、設けられている。換言すると、絶縁体２５５は、開口２５８の側壁に接してサイドウォール状に形成されているということもできる。ここで、絶縁体２５５は、導電体２４２ａ１と導電体２４２ｂ１とを分断した後に酸素を含む雰囲気で熱処理を行う場合に、導電体２４２ａ２および導電体２４２ｂ２が過剰に酸化されるのを防ぐ保護膜としての機能を有するとよい。
また、図３２に示すように、絶縁体２２１が、絶縁体２２２の下面に接して設けられている。また、絶縁体２８３が、絶縁体２８２の上面に接して設けられている。ここで、絶縁体２２１は、絶縁体２２１よりも下側に配置されている層間絶縁膜から、トランジスタ２００ａに、例えば水または水素などの不純物が拡散することを抑制する機能を有するとよい。また、絶縁体２８３は、絶縁体２８３よりも上側に配置されている層間絶縁膜から、トランジスタ２００ａに、例えば水または水素などの不純物が拡散することを抑制する機能を有するとよい。
また、図３２に示すように、絶縁体２８４が、絶縁体２８３と、絶縁体２８５と、の間に設けられている。ここで、絶縁体２８４は、膜厚によって、容量１００ａの静電容量を変える機能を有する。つまり、容量１００ａにおいて、例えば、開口１５８の深さを深く（例えば、絶縁体２８４の膜厚を厚く）することで、容量１００ａの静電容量を大きくすることができる。
また、図３２に示すように、絶縁体２４１が、導電体２４０の側面に接して設けられている。具体的に、絶縁体２４１は、絶縁体２１６、絶縁体２２１、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８５の開口（図２４Ｂに示す開口２０６に相当）の内壁に接して形成される。また、当該開口内に突出して形成される、また、絶縁体２４１は、絶縁体２２４、酸化物２３０、および導電体２４２ａの側面にも形成される。ここで、導電体２４２ａの少なくとも一部は、絶縁体２４１から露出して、導電体２４０に接する。つまり、導電体２４０は、絶縁体２４１を介して、上記開口の内部を埋め込むように形成される。
導電体２４２ａより下に形成される絶縁体２４１の最上部は、導電体２４２ａの上面よりも下方に位置することが好ましい。当該構成にすることで、導電体２４０が導電体２４２ａの側端部の少なくとも一部と接することができる。なお、導電体２４２ａより下に形成される絶縁体２４１は、酸化物２３０の側面と接する領域を有することが好ましい。当該構成にすることで、例えば絶縁体２８０などに含まれる、例えば水または水素などの不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制することができる。なお、絶縁体２４１は、２層以上の積層構造としてもよい。
なお、本発明の一態様の半導体装置は、図２４Ｂに示す半導体装置の構成と、図３２に示す半導体装置の構成と、のそれぞれを適宜組み合わせた構成とすることができる。
以上、本実施の形態に示す構成または方法等は、少なくともその一部を、本明細書等に記載する他の実施の形態または他の実施例等と、適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、図２５Ａおよび図２５Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図２５Ａに示すように、チップ１２００は、例えば、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、および、一または複数のネットワーク回路１２１６、などを有する。
チップ１２００は、バンプ（図示しない）が設けられ、図２５Ｂに示すように、当該バンプを介して、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１は、第１の面の裏面に、複数のバンプ１２０２が設けられ、当該複数のバンプ１２０２を介して、マザーボード１２０３と接続する。
マザーボード１２０３は、例えば、ＤＲＡＭ１２２１、またはフラッシュメモリ１２２２などの記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１は、上記実施の形態等に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１は、低消費電力化、高速化、および大容量化を図ることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１およびＧＰＵ１２１２は、それぞれ、一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。当該メモリは、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、複数のデータの並列計算に適しており、画像処理または積和演算を実行することができる。ＧＰＵ１２１２は、本発明の酸化物半導体を用いた画像処理回路または積和演算回路を設けることで、画像処理または積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１およびＧＰＵ１２１２が同一チップに設けられていることで、当該チップは、ＣＰＵ１２１１とＧＰＵ１２１２との間の配線を短くすることができる。よって、当該チップは、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１およびＧＰＵ１２１２のそれぞれが有するメモリ間のデータ転送、および、ＧＰＵ１２１２での演算後の、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送、を高速に行うことができる。
アナログ演算部１２１３は、Ａ／Ｄ（アナログ／デジタル）変換回路およびＤ／Ａ（デジタル／アナログ）変換回路の、一または両方を有する。また、アナログ演算部１２１３は、上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、例えば、表示装置、スピーカー、マイクロフォン、カメラ、またはコントローラなどの外部接続機器とのインターフェース回路を有する。コントローラは、例えば、マウス、キーボード、またはゲーム用コントローラなどを含む。このようなインターフェースは、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、またはＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、例えばＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
上記複数の回路（システム）は、チップ１２００に、同一の製造プロセスで形成することが可能である。そのため、チップ１２００は、必要な回路の数が増えても、製造プロセスを増やす必要が無い。よって、チップ１２００は、低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、これらを一つにまとめたものとして、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、ＧＰＵモジュール１２０４は、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、または、例えば携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器、に用いることが好適である。また、ＧＰＵモジュール１２０４は、ＧＰＵ１２１２を用いた積和演算回路により、例えば、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、または深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。そのため、チップ１２００は、ＡＩチップとして用いることができる。また、ＧＰＵモジュール１２０４は、ＡＩシステムモジュールとして用いることができる。
以上、本実施の形態に示す構成または方法等は、少なくともその一部を、本明細書等に記載する他の実施の形態または他の実施例等と、適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態は、上記実施の形態等に示す例えば記憶装置などが組み込まれた電子部品および電子機器の一例を示す。上記実施の形態等に示す記憶装置を、以下の電子部品および電子機器に用いることで、電子部品および電子機器は、低消費電力化および高速化を図ることができる。
＜電子部品＞
まず、記憶装置７２０が組み込まれた電子部品の例について、図２６Ａおよび図２６Ｂを用いて説明を行う。
図２６Ａは、電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図である。図２６Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図２６Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は、電極パッド７１３と電気的に接続されている。電極パッド７１３は、ワイヤ７１４によって、記憶装置７２０と電気的に接続されている。電子部品７００は、例えば、プリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれの電子部品がプリント基板７０２上で電気的に接続されることで、実装基板７０４が完成する。
記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
なお、記憶回路層７２２は、複数のメモリセルアレイが積層された構成である。駆動回路層７２１と、記憶回路層７２２と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７２１と、記憶回路層７２２と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリと、のインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、例えば、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶回路層７２２が有する複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、およびメモリのアクセスレイテンシの、いずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量である。また、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶回路層７２２にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能である、といった優れた効果を有する。
なお、記憶装置７２０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、またはガリウムナイトライド（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
図２６Ｂは、電子部品７３０の斜視図である。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。
電子部品７３０において、例えば、記憶装置７２０は、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いることができる。また、半導体装置７３５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの集積回路（半導体装置）として用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、当該複数の配線のそれぞれを介して、端子ピッチの異なる複数の集積回路のそれぞれを電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路と、パッケージ基板７３２に設けられた電極と、を電気的に接続する機能を有する。これらのことから、インターポーザ７３１を、「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１は、貫通電極を設けることで、当該貫通電極を用いて、集積回路と、パッケージ基板７３２と、を電気的に接続する場合もある。また、インターポーザ７３１は、シリコンインターポーザを用いる場合、貫通電極として、ＴＳＶを用いることもできる。
インターポーザ７３１は、シリコンインターポーザを用いることが好ましい。シリコンインターポーザは、能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザは、配線形成を半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭは、広いメモリバンド幅を実現するために、多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザは、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザは、シリコンインターポーザを用いることが好ましい。
また、例えば、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどは、集積回路とインターポーザとの間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは、表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザとの間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）は、シリコンインターポーザを用いることが好ましい。
一方で、例えば、シリコンインターポーザ、およびＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
電子部品７３０を実装した基板は、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合、インターポーザ７３１上に設ける集積回路は、高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０は、記憶装置７２０と半導体装置７３５との高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２は、底部に電極７３３を設けてもよい。図２６Ｂは、電極７３３を半田ボールで形成する例を示している。電子部品７３０は、パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。なお、電極７３３は、導電性のピンで形成してもよい。電子部品７３０は、パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡまたはＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本発明の一態様の記憶装置を、電子部品に適用することで、消費電力の低減を図ることができる。そのため、記憶装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の記憶装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の記憶装置は、低消費電力であるため、地球温暖化対策としても有効である。
以上、本実施の形態に示す構成または方法等は、本実施の形態に示す他の構成または方法等、または、他の実施の形態または他の実施例等に示す構成または方法等、と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、上記実施の形態等に示す記憶装置を用いた記憶装置の応用例について説明する。上記実施の形態等に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、またはナビゲーションシステムなど）の記憶装置に適用できる。上記実施の形態等に示す記憶装置を、上記の電子機器の記憶装置に用いることで、当該電子機器を、低消費電力化および高速化を図ることができる。ここで、コンピュータは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。また、上記実施の形態等に示す記憶装置は、例えば、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、またはＳＳＤ（ソリッド・ステート・ドライブ）などの各種のリムーバブル記憶装置に適用される。図２７Ａ乃至図２７Ｅは、リムーバブル記憶装置の幾つかの構成例を模式的に示す図である。例えば、上記実施の形態等に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、またはリムーバブルメモリに用いられる。
図２７Ａは、ＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３、および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４は、メモリチップ１１０５、およびコントローラチップ１１０６が取り付けられている。例えばメモリチップ１１０５などは、上記実施の形態等に示す記憶装置を組み込むことができる。
図２７Ｂは、ＳＤカードの外観の模式図である。図２７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２、および基板１１１３を有する。基板１１１３は、筐体１１１１に収納されている。例えば、基板１１１３は、メモリチップ１１１４、およびコントローラチップ１１１５が取り付けられている。ＳＤカード１１１０は、基板１１１３の、コントローラチップ１１１５が取り付けられている面の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、ＳＤカード１１１０は、無線通信機能を備えた無線チップを、基板１１１３に設けてもよい。これによって、ＳＤカード１１１０は、ホスト装置とＳＤカード１１１０との間での無線通信によって、メモリチップ１１１４のデータの読み出しまたは書き込みが可能となる。例えばメモリチップ１１１４などは、上記実施の形態等に示す記憶装置を組み込むことができる。
図２７Ｄは、ＳＳＤの外観の模式図である。図２７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２、および基板１１５３を有する。基板１１５３は、筐体１１５１に収納されている。例えば、基板１１５３は、メモリチップ１１５４、メモリチップ１１５５、およびコントローラチップ１１５６が取り付けられている。メモリチップ１１５５は、コントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。ＳＳＤ１１５０は、基板１１５３の、コントローラチップ１１５６が取り付けられている面の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。例えばメモリチップ１１５４などは、上記実施の形態等に示す記憶装置を組み込むことができる。
以上、本実施の形態に示す構成または方法等は、少なくともその一部を、本明細書等に記載する他の実施の形態または他の実施例等と、適宜組み合わせて実施することができる。
（実施の形態９）
本発明の一態様に係る記憶装置は、例えば、ＣＰＵもしくはＧＰＵなどのプロセッサ、またはチップに用いることができる。本発明の一態様に係る記憶装置を用いた、例えば、ＣＰＵもしくはＧＰＵなどのプロセッサ、またはチップを、電子機器に用いることで、当該電子機器は、低消費電力化および高速化を図ることができる。図２８Ａ乃至図２８Ｈは、当該記憶装置を用いた、例えば、ＣＰＵもしくはＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器は、例えば、テレビジョン装置、デスクトップ型もしくはノート型の情報端末、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、または、パチンコ機などの大型ゲーム機など比較的大きな画面を備える電子機器、が挙げられる。また、例えば、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、または、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、当該電子機器は、人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。当該電子機器は、アンテナで信号を受信することで、表示部に、例えば、映像または情報などの表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、当該アンテナは、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、または赤外線など、を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。電子機器は、例えば、様々な情報（例えば、静止画、動画、またはテキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付、もしくは時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、または、記録媒体に記録されているプログラムもしくはデータを読み出す機能、などを有することができる。図２８Ａ乃至図２８Ｈは、電子機器の例を示している。
〔情報端末〕
図２８Ａは、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
なお、情報端末５１００は、例えば、電源ボタン、操作ボタン、スピーカ、マイク、カメラ、光源、および制御装置などを有してもよい。なお、当該制御装置としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有してもよい。本発明の一態様の記憶装置を、当該制御装置に用いることで、消費電力を低減させることができるため好適である。
情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションは、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２が備えるタッチパネルに対してユーザが入力した文字もしくは図形などを認識して表示部５１０２に表示するアプリケーション、または、指紋もしくは声紋などの生体認証を行うアプリケーション、などが挙げられる。
図２８Ｂは、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
なお、ノート型情報端末５２００は、例えば、ポインティングデバイス、外部接続ポート、および制御装置などを有してもよい。なお、当該制御装置としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有してもよい。本発明の一態様の記憶装置を、当該制御装置に用いることで、消費電力を低減させることができるため好適である。
ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションは、例えば、設計支援ソフトウェア、文章添削ソフトウェア、または献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００の使用者は、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器の一例として、スマートフォンおよびノート型情報端末を、それぞれ、図２８Ａおよび図２８Ｂに図示したが、スマートフォンおよびノート型情報端末以外の情報端末を適用することができる。スマートフォンおよびノート型情報端末以外の情報端末は、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、またはワークステーションなどが挙げられる。
〔ゲーム機〕
図２８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、例えば、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、および操作キー５３０６などを有する。筐体５３０２および筐体５３０３は、筐体５３０１から取り外すことが可能である。携帯ゲーム機５３００は、筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２および筐体５３０３は、それぞれ操作部として機能することができる。これにより、携帯ゲーム機５３００は、複数のプレイヤーが同時にゲームを行うことができる。例えば、筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどは、上記実施の形態等に示すチップを組み込むことができる。
また、図２８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００は、無線または有線で、コントローラ５４０２が接続されている。
例えば、携帯ゲーム機５３００または据え置き型ゲーム機５４００などのゲーム機は、本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、当該ゲーム機は、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、またはモジュールへの影響を少なくすることができる。
さらに、携帯ゲーム機５３００は、本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
ゲーム機は、本来、例えば、ゲームの進行、ゲーム上に登場する生物の言動、またはゲーム上で発生する現象などの表現を、そのゲームが有するプログラムによって定めているが、携帯ゲーム機５３００は、人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。当該携帯ゲーム機５３００は、例えば、プレイヤーが問いかける内容、ゲームの進行状況、または時刻などによって、ゲーム上に登場する人物の言動が変化する、といった表現が可能となる。
また、携帯ゲーム機５３００は、複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２８Ｃおよび図２８Ｄでは、ゲーム機の一例として、携帯ゲーム機および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機は、例えば、娯楽施設（例えば、ゲームセンター、または遊園地など）に設置されるアーケードゲーム機、またはスポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
〔大型コンピュータ〕
本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
図２８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２は、複数の基板５５０４が設けられる。基板５５０４は、上記実施の形態等で説明したＧＰＵまたはチップを搭載することができる。
スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。スーパーコンピュータ５５００は、科学技術計算で、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００は、本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、当該スーパーコンピュータ５５００は、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、またはモジュールへの影響を少なくすることができる。
スーパーコンピュータ５５００は並列計算機としても機能できる。スーパーコンピュータ５５００を並列計算機として用いることで、例えば、人工知能の学習および推論に必要な大規模の計算を行うことができる。
図２８Ｅおよび図２８Ｆは、大型コンピュータの一例として、スーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータは、例えば、サービスを提供するコンピュータ（サーバ）、または大型汎用コンピュータ（メインフレーム）などが挙げられる。
図２９Ａは、計算機５５０２の具体的な構成例について説明する斜視図である。図２９Ａにおいて、計算機５５０２は、マザーボード５６３０を有する。マザーボード５６３０は、複数のスロット５６３１と、複数の接続端子（図示しない。）と、を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、および接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図２９Ｂに示すＰＣカード５６２１は、例えば、ＣＰＵ、ＧＰＵ、および記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｂには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）などが挙げられる。
接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれは、例えば、ＰＣカード５６２１に対して、電力供給または信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、またはＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれから映像信号を出力する場合、それぞれの規格としては、例えば、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２とを電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、またはＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、上述した電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２とを電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、上述した電子部品７００を用いることができる。
〔移動体〕
本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
図２８Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図２８Ｇは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、および表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、例えば、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、またはエアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される例えば表示項目またはレイアウトなどは、ユーザの好みに合わせて適宜変更することができ。よって、当該表示パネルは、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４は、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、表示パネル５７０４は、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、表示パネル５７０４は、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵまたはチップは、人工知能の構成要素として適用できるため、例えば、自動車の自動運転システムに用いることができる。また、当該チップは、例えば、道路案内または危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４は、例えば、道路案内または危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。移動体は、例えば、電車、モノレール、船、または飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、またはロケット）なども挙げることができる。これらの移動体は、本発明の一態様のチップを適用することで、人工知能を利用したシステムを付与することができる。
〔電化製品〕
図２８Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、例えば、筐体５８０１、冷蔵室用扉５８０２、および冷凍室用扉５８０３などを有する。
電気冷凍冷蔵庫５８００は、本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって、電気冷凍冷蔵庫５８００は、例えば、電気冷凍冷蔵庫５８００に保存されている食材もしくはその食材の消費期限などを基に献立を自動生成する機能、または、電気冷凍冷蔵庫５８００に保存されている食材に合わせて温度を自動的に調節する機能、などを有することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品は、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、またはオーディオビジュアル機器などが挙げられる。
なお、本発明の一態様の記憶装置を、電子機器、情報端末、ゲーム機、大型コンピュータ、移動体、および電化製品の中から選ばれるいずれか一または複数に適用することで、消費電力の低減を図ることができる。そのため、記憶装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の記憶装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の記憶装置は、低消費電力であるため、地球温暖化対策としても有効である。
本実施の形態で説明した、例えば、電子機器、その電子機器の機能、人工知能の応用例、またはその効果などは、他の電子機器の記載と適宜組み合わせることができる。
以上、本実施の形態に示す構成または方法等は、少なくともその一部を、本明細書等に記載する他の実施の形態または他の実施例等と、適宜組み合わせて実施することができる。
（実施の形態１０）
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり、当該ＯＳトランジスタは、放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間で使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図３０を用いて説明する。
図３０は、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３０は、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書等に記載の宇宙空間は、熱圏、中間圏、および成層圏を含んでもよい。
また、図３０には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線は、例えば、Ｘ線もしくはガンマ線に代表される電磁波（電磁放射線）、または、アルファ線、ベータ線、中性子線、陽子線、重イオン線、もしくは中間子線などに代表される粒子放射線、が挙げられる。
ソーラーパネル６８０２は、太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えば、ソーラーパネル６８０２に太陽光が照射されない状況、またはソーラーパネル６８０２に照射される太陽光の光量が少ない状況では、ソーラーパネル６８０２は、生成される電力が少なくなる。よって、人工衛星６８００は、動作するために必要な電力が生成されない可能性がある。ソーラーパネル６８０２で生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００は、二次電池６８０５を設けるとよい。なお、ソーラーパネル６８０２は、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信される。また、例えば、地上に設けられた受信機、または他の人工衛星は、当該信号を受信することができる。例えば、受信機は、人工衛星６８００が送信した信号を受信することにより、当該受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７は、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７は、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり、ＯＳトランジスタは、放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線耐性が高い、といった優れた効果を有する。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、人工衛星６８００は、可視光センサを有する構成とすることにより、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。また、人工衛星６８００は、熱赤外センサを有する構成とすることにより、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
なお、本発明の一態様の半導体装置を、宇宙用機器に適用することで、消費電力の低減を図ることができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため、地球温暖化対策としても有効である。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、または宇宙探査機などの宇宙用機器に好適に用いることができる。
以上、本実施の形態に示す構成または方法等は、少なくともその一部を、本明細書等に記載する他の実施の形態または他の実施例等と、適宜組み合わせて実施することができる。
（実施の形態１１）
本実施の形態では、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
〔ＯＳトランジスタ〕
ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、かつ、１×１０−９ｃｍ−３以上である。なお、酸化物半導体中のキャリア濃度を低くする場合、当該酸化物半導体中の不純物濃度を低くすることで、当該酸化物半導体中の欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを、高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、例えば水素または窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物または酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、ＯＳトランジスタは、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。これによって、ＯＳトランジスタは、チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ノーマリーオン特性（ゲート電圧が０Ｖの時にドレイン電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨは、できる限り低減されていることが好ましい。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、例えば、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、および漏れ電流の増大などがある。ここで、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース領域−チャネル形成領域間の特性長、およびドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型または実質的にｉ型となるまで酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタでは、Ｃｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域と、の間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域のそれぞれがｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造、と捉えることもできる。
ＯＳトランジスタは、上記の構造とすることで、微細化または高集積化しても、良好な電気特性を有することができる。例えば、ＯＳトランジスタは、ゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、かつ、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、チャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さい、かつ、チャネル長の短いトランジスタの作製が可能である、といった優れた効果を有する。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態または他の実施例等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いたデータセンターは、低消費電力化といった高性能化に有効である。
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、例えば、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、例えば、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、または、データの保持に要する冷却設備の確保、などが必要となる。そのため、例えば、データセンターの建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、および、データを保持する半導体装置の小型化、を図ることができる。そのため、例えば、ストレージシステムの小型化、データを保持するための電源の小型化、および、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱による、その回路自体、周辺回路、および周辺モジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よって、データセンターの信頼性を高めることができる。
図３１にデータセンターに適用可能なストレージシステムを示す。図３１に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。また、ホスト７００１とストレージ７００３とが、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている。
ホスト７００１は、ストレージ７００３に記憶されているデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データへのアクセススピード、つまりデータの書き込みまたは読み出しに要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの書き込みまたは読み出しに要する時間を短くしている。
上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いて、データに応じた電位を保持する構成とすることで、当該キャッシュメモリのリフレッシュする頻度を減らし、かつ、当該キャッシュメモリの消費電力を小さくすることができる。また、メモリセルアレイが積層された構成とすることで、当該キャッシュメモリの小型化が可能である。
なお、本発明の一態様の半導体装置を、データセンターに適用することで、消費電力の低減を図ることができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため、地球温暖化対策としても有効である。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態または他の実施例等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様に係る記憶装置について、書込時間、読出時間、メモリ密度、および保持時間を見積もった結果について説明する。
書込時間、読出時間、メモリ密度、および保持時間を見積もった記憶装置は、図３Ｂ、図１９Ａ、および図１９Ｂに示すように、ＯＳトランジスタで構成された読み出し回路（センス回路３５に相当）が設けられる層（層３０に相当）の上に、ＯＳトランジスタで構成されたメモリセル（メモリセル４２に相当）が設けられる層を４層（層４１［１］乃至層４１［４］に相当）積層したメモリアレイを有する構成とした。また、例えば、ドライバ、センスアンプ、およびコントローラなどの駆動回路（例えばセンスアンプ５５などに相当）が、Ｓｉトランジスタを含む基板（基板５０に相当）に設けられる構成とした。
なお、本実施例で見積もった記憶装置は、ＤＯＳＲＡＭのメモリセルが積層された構成であり、３Ｄ　ＤＯＳＲＡＭと呼称する場合がある。
表１は、上記のように構成された３Ｄ　ＤＯＳＲＡＭ（以下、単にＤＯＳＲＡＭと記載する場合もある）と、Ｓｉトランジスタで構成されたＤＲＡＭと、の書込時間、読出時間、メモリ密度、および保持時間を見積もった結果である。
Figure JPOXMLDOC01-appb-T000001
表１に示すように、ＤＯＳＲＡＭの見積もりにおいて、ＯＳトランジスタのデザインルールを３０ｎｍとした。また、ＤＲＡＭの見積もりにおいて、Ｓｉトランジスタのデザインルールを１４ｎｍとした。
また、表１では、ＤＯＳＲＡＭの構成が異なる３つの場合（条件Ａ、条件Ｂ、および条件Ｃ）について、見積もった結果を示している。
条件Ａでは、ＤＯＳＲＡＭのメモリセルが、図２４Ｂに示すような構成であり、かつ、ＯＳトランジスタ（トランジスタ２００に相当）の半導体層（酸化物２３０に相当）が、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層である。
条件Ｂでは、ＤＯＳＲＡＭのメモリセルが、図３２に示すような構成であり、かつ、ＯＳトランジスタの半導体層が、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層である。
条件Ｃでは、ＤＯＳＲＡＭのメモリセルが、図２４Ｂに示すような構成であり、かつ、ＯＳトランジスタの半導体層が、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層を１層目とし、金属元素の原子数比がＩｎ：Ｚｎ＝４：１の半導体層を２層目とし、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の半導体層を３層目とする、３層積層構造である。
表１に示すＤＯＳＲＡＭの見積もりでは、ＯＳトランジスタのチャネル長の設計値を３０ｎｍとし、チャネル幅の設計値を３０ｎｍとした。また、セル容量（容量１００に相当）を１．５ｆＦとした。
図３３、図３４、および図３５は、それぞれ、条件Ａ、条件Ｂ、および条件Ｃにおいて、見積もりに用いたＯＳトランジスタのＩｄ−Ｖｇ特性である。図３３、図３４、および図３５のそれぞれには、２７℃の環境下において、ドレイン電圧Ｖｄ（ソースとドレインとの間の電圧）が１．２Ｖであり、バックゲート電圧Ｖｂ（ソースとバックゲートとの間の電圧）が０Ｖである場合に、ゲート電圧Ｖｇ（ソースとゲートとの間の電圧）が−１Ｖから４Ｖの範囲におけるドレイン電流Ｉｄ（ソースとドレインとの間に流れる電流）を示している。なお、実線で示すＩｄ−Ｖｇ特性（Ｍｅａｓｕｒｅｍｅｎｔ）は、実際に作製したＯＳトランジスタのＩｄ−Ｖｇ特性であり、破線で示すＩｄ−Ｖｇ特性（Ｓｉｍｕｌａｔｉｏｎ）は、見積もりに用いたＯＳトランジスタのＩｄ−Ｖｇ特性である。なお、図３５には、破線で示すＩｄ−Ｖｇ特性（Ｓｉｍｕｌａｔｉｏｎ）のみ示している。
なお、ＯＳトランジスタのオン電流Ｉｏｎ（本実施例では、実線で示すＩｄ−Ｖｇ特性（Ｍｅａｓｕｒｅｍｅｎｔ）において、ゲート電圧Ｖｇが３．３Ｖである場合における、チャネル幅１μｍあたりのドレイン電流Ｉｄとした。）は、図３３に示す条件Ａの場合、２７２．６μＡ／μｍであり、図３４に示す条件Ｂの場合、２９７．８μＡ／μｍであった。
表１に示すように、ＤＯＳＲＡＭの書込時間の見積もりは、条件Ａ、条件Ｂ、および条件Ｃのそれぞれにおいて、７ｎｓ、６ｎｓ、および３ｎｓであり、いずれの条件でも、ＤＲＡＭの書込時間の見積もりである２０ｎｓより短かった。また、ＤＯＳＲＡＭの読出時間の見積もりは、条件Ａ、条件Ｂ、および条件Ｃのそれぞれにおいて、４８ｎｓ、２４ｎｓ、および１６ｎｓであり、条件Ｃの場合に、ＤＲＡＭの読出時間の見積もりである２０ｎｓより短かった。つまり、書込時間および読出時間において、ＤＯＳＲＡＭは、条件によって、ＤＲＡＭより高い性能が得られる可能性があることが分かった。
また、メモリ密度を見積もった密度の項目において、ＤＯＳＲＡＭのメモリ密度の見積もりは、１層辺り７７ｃｅｌｌ／μｍ２であり、例えばメモリセルを５層積層することで、ＤＲＡＭのメモリ密度の見積もりである３８３ｃｅｌｌ／μｍ２を上回ることが分かった。つまり、メモリ密度において、ＤＯＳＲＡＭは、多層化を図ることで、ＤＲＡＭの性能を上回る可能性があることが分かった。
また、データの保持時間を見積もった保持の項目において、ＤＯＳＲＡＭは、６．４ｓに１回以上のリフレッシュが必要であると見積もられ、ＤＲＡＭは、６４ｍｓに１回、全てのメモリセルのリフレッシュが必要があると見積もられた。この結果、ＤＯＳＲＡＭのリフレッシュに係る電力は、ＤＲＡＭのリフレッシュに係る電力の１／１００に省電力化できる可能性があることがわかった。
本実施例は、少なくともその一部を、本明細書等に記載する他の実施の形態等と、適宜組み合わせて実施することができる。
１０：半導体装置、２０：層、３０：層、４０：層、４１：層、５０：基板、３５：センス回路、３５＿ｐｒｅ：センス回路、３７：切替回路、４２：メモリセル、５１：駆動回路、ＬＢＬ：ローカルビット線、ＬＢＬ＿ｐｒｅ：ローカルビット線、ＧＢＬ：グローバルビット線、ＧＢＬＢ：グローバルビット線、ＳＡ＿ＧＢＬ：グローバルビット線、ＳＡ＿ＧＢＬＢ：グローバルビット線、ＢＬ：ビット線、ＢＬＢ：ビット線、Ｍ０：トランジスタ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、ＳＷ０：信号、ＳＷ１：信号、ＳＷ２：信号、ＳＷ３：信号、ＶＰＲＥ２：電位、ＭＵＸ：信号、ＷＥ：信号、ＲＥ：信号、ＳＬ：配線、ＷＬ：ワード線、ＣＳＬ：配線、ＥＱ：信号、ＥＱＢ：信号、ＣＳＥＬ：信号、ＶＰＲＥ：電位、ＳＡＰ：配線、ＳＡＮ：配線、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、４３：トランジスタ、４４：容量、ＭＮＤ：ノード、５２：スイッチ回路、５３：プリチャージ回路、５４：プリチャージ回路、５５：センスアンプ、５２＿１：トランジスタ、５２＿２：トランジスタ、５３＿１：トランジスタ、５３＿２：トランジスタ、５３＿３：トランジスタ、５４＿１：トランジスタ、５４＿２：トランジスタ、５４＿３：トランジスタ、５５＿１：トランジスタ、５５＿２：トランジスタ、５５＿３：トランジスタ、５５＿４：トランジスタ、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ１５：時刻、Ｔ１６：時刻、Ｔ２１：時刻、Ｔ２２：時刻、Ｔ２３：時刻、Ｔ２４：時刻、３００：記憶装置、２１：メモリアレイ、２２：駆動回路、６２：ＰＳＷ、６３：ＰＳＷ、７１：周辺回路、７２：コントロール回路、７３：電圧生成回路、８１：周辺回路、８２：行デコーダ、８３：行ドライバ、８４：列デコーダ、８５：列ドライバ、８７：入力回路、８８：出力回路、ＢＷ：信号、ＣＥ：信号、ＧＷ：信号、ＣＬＫ：信号、ＷＡＫＥ：信号、ＡＤＤＲ：信号、ＷＤＡ：信号、ＲＤＡ：信号、ＰＯＮ１：信号、ＰＯＮ２：信号、ＶＤＤ：電位、ＶＨＭ：電位、ＧＮＤ：接地電位、Ｄｉｎ：データ、Ｄｏｕｔ：データ、９０：電子計算機、９１：プロセッサ、９２：メインメモリ、９３：コア、９４：キャッシュメモリ、９５：インタフェイス、Ｓ０１：ステップ、Ｓ０２：ステップ、Ｓ０３：ステップ、１０Ａ：半導体装置、３７Ａ：切替回路、Ｃ１：容量、Ｃ２：容量、ＢＯＯＴ１：信号、ＢＯＯＴ２：信号、１０Ｂ：半導体装置、３７Ｂ：切替回路、５１Ｂ：駆動回路、５６：プリチャージ回路、Ｍ５：トランジスタ、Ｍ６：トランジスタ、ＳＷ５：信号、ＳＷ６：信号、ＶＰＲＥ３：電位、３７０Ａ：記憶装置、３７１：メモリアレイ部、３７２：メモリ部、３７３：ワード線ドライバ部、３７４：カラムドライバ部、３７５：センスアンプドライバ部、３７６：センス回路ドライバ部、３７７：データセンスアンプ部、３７８：メモリコントローラ部、３７０Ｂ：記憶装置、３７３Ｌ：層選択ドライバ部、３７３Ｌｂｕｆ：層選択ドライバ、ＭＬ１：トランジスタ、ＭＬ２：トランジスタ、ＭＬ３：トランジスタ、ＣＬ１：容量、ＢＬ１：ノード、ＬＳＥＬ：信号、ＬＳＥＬＢ：信号、ＶＬＤ：電位、ＶＬＳ：電位、ＷＬｉｎ：ワード線、ＷＬｏｕｔ：ワード線、ＴＬ１：時刻、ＴＬ２：時刻、４２ａ：メモリセル、４２ｂ：メモリセル、４２ｃ：メモリセル、４２ｄ：メモリセル、４２ｅ：メモリセル、Ｍａ：トランジスタ、Ｍｂ：トランジスタ、Ｍｃ：トランジスタ、Ｃａ：容量、ＦＮ：ノード、ＢＧＬ：バックゲート線、ＷＷＬ：ワード線、ＲＷＬ：ワード線、ＷＢＬ：ビット線、ＲＢＬ：ビット線、３８０：チップ、３８１：モジュール、３８２：領域、３８３：領域、３８４：領域、３８５：領域、３８６：領域、７３５：半導体装置、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、１１０４：基板、１１１３：基板、１１５３：基板、５５０４：基板、２００：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、１００：容量、１００ａ：容量、１００ｂ：容量、１２００：チップ、７２０：記憶装置、７００３ｍｄ：記憶装置

Claims (6)

  1. 　第１回路と、第２回路と、第３回路と、第４回路と、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、を備え、
    　前記第１回路は、前記第１配線を介して前記第２回路に電気的に接続され、
    　前記第１回路は、前記第３配線および前記第４配線のそれぞれを介して前記第４回路に電気的に接続され、
    　前記第２回路は、前記第５配線を介して前記第３回路に電気的に接続され、
    　前記第１回路は、前記第１配線と、前記第２配線と、前記第３配線と、前記第４配線と、のそれぞれの間を導通状態または非導通状態にする機能を有し、
    　前記第３回路は、第１データに対応する電位を保持する機能を有し、
    　前記第２回路は、前記第１データに対応する電位を前記第１配線から前記第５配線に与える機能と、第２データに対応する電位を保持する機能と、前記第５配線の電位の変化を増幅して前記第１配線に出力する機能と、を有し、
    　前記第４回路は、前記第３配線と前記第４配線との間の電位差に応じて前記第１データまたは前記第２データに対応する電位を出力する機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、を備え、
    　前記第１トランジスタは、前記第１配線と前記第２配線との間を導通状態または非導通状態にする機能を有し、
    　前記第２トランジスタは、前記第１配線と前記第３配線との間を導通状態または非導通状態にする機能を有し、
    　前記第３トランジスタは、前記第２配線と前記第４配線との間を導通状態または非導通状態にする機能を有し、
    　前記第４トランジスタは、前記第１配線をプリチャージする機能を有し、
    　前記第５トランジスタは、前記第２配線をプリチャージする機能を有する、
    　半導体装置。
  3. 　請求項１において、
    　前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、第２容量と、を備え、
    　前記第１トランジスタは、前記第１配線と前記第２配線との間を導通状態または非導通状態にする機能を有し、
    　前記第２トランジスタは、前記第１配線と前記第３配線との間を導通状態または非導通状態にする機能を有し、
    　前記第３トランジスタは、前記第２配線と前記第４配線との間を導通状態または非導通状態にする機能を有し、
    　前記第１容量は、前記第１配線の電位を変化させる機能を有し、
    　前記第２容量は、前記第２配線の電位を変化させる機能を有する、
    　半導体装置。
  4. 　請求項１において、
    　前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を備え、
    　前記第１トランジスタは、前記第１配線と前記第２配線との間を導通状態または非導通状態にする機能を有し、
    　前記第２トランジスタは、前記第１配線と前記第３配線との間を導通状態または非導通状態にする機能を有し、
    　前記第３トランジスタは、前記第２配線と前記第４配線との間を導通状態または非導通状態にする機能を有し、
    　前記第４回路は、第６トランジスタと、第７トランジスタと、を備え、
    　前記第６トランジスタは、前記第３配線をプリチャージする機能を有し、
    　前記第７トランジスタは、前記第４配線をプリチャージする機能を有する、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第４回路は、基板に設けられ、
    　前記第１回路および前記第２回路は、前記基板上に配置された第１層に設けられ、
    　前記第３回路は、前記基板上に配置された複数の第２層のそれぞれに設けられ、
    　前記基板は、Ｓｉトランジスタを含み、
    　前記第１層および前記複数の第２層のそれぞれは、ＯＳトランジスタを含む、
    　半導体装置。
  6. 　請求項５に記載の半導体装置と、第５回路と、を備え、
    　前記第５回路は、前記複数の第２層のそれぞれに設けられ、
    　前記第５回路は、前記第３回路の動作を制御する信号を出力する機能を有する、
    　記憶装置。
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