WO2023166378A1 - 半導体装置 - Google Patents

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WO2023166378A1
WO2023166378A1 PCT/IB2023/051550 IB2023051550W WO2023166378A1 WO 2023166378 A1 WO2023166378 A1 WO 2023166378A1 IB 2023051550 W IB2023051550 W IB 2023051550W WO 2023166378 A1 WO2023166378 A1 WO 2023166378A1
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WO
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conductor
transistor
insulator
semiconductor device
memory cell
Prior art date
Application number
PCT/IB2023/051550
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English (en)
French (fr)
Inventor
大貫達也
國武寛司
中島基
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One embodiment of the present invention relates to semiconductor devices, memory devices, and electronic devices. Another embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • one aspect of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), The method of driving them or the method of manufacturing them can be given as an example.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are examples of semiconductor devices.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to include a semiconductor device in some cases.
  • Patent Document 1 and Non-Patent Document 1 disclose a memory cell formed by stacking transistors.
  • Non-Patent Document 2 and Non-Patent Document 3 disclose a vertical transistor in which a region where a channel is formed (also referred to as a channel formation region) includes a metal oxide.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device that operates at high speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device in which variations in electrical characteristics of transistors are small.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current.
  • An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • An object of one embodiment of the present invention is to provide a storage device with a large storage capacity.
  • An object of one embodiment of the present invention is to provide a memory device that occupies a small area.
  • An object of one embodiment of the present invention is to provide a highly reliable storage device.
  • An object of one embodiment of the present invention is to provide a memory device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel storage device.
  • One embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a capacitor, and a first conductor.
  • the first transistor is provided in the same layer as the second transistor, and each of the first transistor and the second transistor includes the second to fourth conductors, the metal oxide, and the first transistor.
  • a third conductor provided on the second conductor; the third conductor having an opening overlapping with the second conductor when viewed from above;
  • the object has regions in contact with the side surfaces of the opening and the top surface of the second conductor, respectively, the first insulator is provided in the recess of the metal oxide, and the fourth conductor is the first insulator.
  • the fourth conductor provided in the recess of the body has a region overlapping with the metal oxide through the first insulator in a region between the second conductor and the third conductor in a cross-sectional view. and a capacitor on the second transistor, the capacitor on the fifth conductor, the second insulator on the fifth conductor, and the sixth conductor on the second insulator. and, the fifth conductor is electrically connected to the second conductor of the first transistor through the first conductor, and the fifth conductor is connected to the second conductor. It is electrically connected to the fourth conductor included in the transistor.
  • the above semiconductor device further includes a seventh conductor, the seventh conductor is electrically connected to the fourth conductor of the first transistor, and the seventh conductor is connected to the fifth conductor. It is preferably provided in the same layer as the conductor, and the direction in which the seventh conductor extends is the same as the direction in which the sixth conductor extends.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a capacitor, and a first conductor.
  • the first transistor is provided in the same layer as the second transistor, and each of the first transistor and the second transistor includes the second to fourth conductors, the metal oxide, and the first transistor.
  • a third conductor provided on the second conductor; the third conductor having an opening overlapping with the second conductor when viewed from above;
  • the object has regions in contact with the side surfaces of the opening and the top surface of the second conductor, respectively, the first insulator is provided in the recess of the metal oxide, and the fourth conductor is the first insulator.
  • the fourth conductor provided in the recess of the body has a region overlapping with the metal oxide through the first insulator in a region between the second conductor and the third conductor in a cross-sectional view. and the capacitor includes a second conductor included in the first transistor, a second insulator, and a fifth conductor, and the second insulator includes a second conductor included in the first transistor.
  • the second conductor is provided below the second conductor
  • the fifth conductor is provided below the second insulator
  • the second conductor included in the first transistor is provided below the first conductor. It is electrically connected to the fourth conductor of the second transistor.
  • the above semiconductor device further includes a sixth conductor, the sixth conductor is electrically connected to the fourth conductor of the first transistor, and the direction in which the sixth conductor extends is preferably the same as the direction in which the fifth conductor extends.
  • the channel length of the second transistor is preferably longer than the channel length of the first transistor.
  • the shortest distance from the top surface of the second conductor to the bottom surface of the third conductor in the second transistor is the distance from the top surface of the second conductor to the bottom surface of the third conductor in the first transistor. It is preferably larger than the shortest distance to the underside of the body.
  • the channel width of the second transistor is preferably larger than the channel width of the first transistor.
  • the diameter of the opening provided in the third conductor of the second transistor is preferably larger than the diameter of the opening provided in the third conductor of the first transistor.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, a capacitor, and a first conductor.
  • the first transistor is provided in the same layer as the second transistor, and each of the first transistor and the second transistor includes the second to fourth conductors, the metal oxide, and the first transistor.
  • a fourth conductor provided on the second conductor; the fourth conductor having an opening overlapping the second conductor when viewed from above;
  • the conductor is provided on the fourth conductor, the third conductor has a region overlapping the opening, the first insulator has a region in contact with the side surface of the opening, and the metal oxide has a region in contact with the upper surface of the second conductor, a region in contact with the lower surface of the third conductor, and a region overlapping with the fourth conductor via the first insulator, and the capacitance is , a second conductor of the first transistor, a second insulator, and a fifth conductor, the second insulator being the second conductor of the first transistor
  • the fifth conductor is provided below the second insulator, and the second conductor of the first transistor is provided below the second insulator via the first conductor. is electrically connected to the fourth conductor of .
  • the channel length of the second transistor is preferably longer than the channel length of the first transistor.
  • the channel width of the second transistor is preferably larger than the channel width of the first transistor.
  • the diameter of the opening provided in the fourth conductor of the second transistor is preferably larger than the diameter of the opening provided in the fourth conductor of the first transistor.
  • the metal oxide has two or three selected from indium, element M, and zinc, and element M is selected from aluminum, gallium, yttrium, and tin. It is preferable that they are one kind or a plurality of kinds.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device with little variation in electrical characteristics of transistors can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • One embodiment of the present invention can provide a novel semiconductor device.
  • a storage device with a large storage capacity can be provided.
  • a memory device that occupies a small area can be provided.
  • a highly reliable storage device can be provided.
  • a memory device with low power consumption can be provided.
  • An aspect of the present invention can provide a novel storage device.
  • FIG. 1A is a top view showing a configuration example of a semiconductor device.
  • FIG. 1B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 1C is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 2 is a top view showing a configuration example of a semiconductor device.
  • 3A and 3D are top views showing configuration examples of transistors.
  • 3B and 3C are cross-sectional views showing configuration examples of transistors.
  • 4A to 4D are cross-sectional views showing configuration examples of transistors.
  • 5A, 5D, and 5E are top views showing configuration examples of transistors.
  • 5B and 5C are cross-sectional views showing configuration examples of transistors.
  • 6A to 6C are cross-sectional views showing configuration examples of transistors.
  • FIG. 7A, 7C, 7E, and 7G are top views showing configuration examples of capacitors.
  • 7B, 7D, 7F, and 7H are cross-sectional views showing configuration examples of capacitors.
  • FIG. 8 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 9A and 9B are top views showing configuration examples of the semiconductor device.
  • FIG. 10A is a top view showing a configuration example of a semiconductor device.
  • FIG. 10B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 10C is a circuit diagram for explaining the configuration of the semiconductor device.
  • 11A to 11C are top views showing configuration examples of semiconductor devices.
  • FIG. 12A is a top view showing a configuration example of a semiconductor device.
  • FIG. 12A is a top view showing a configuration example of a semiconductor device.
  • FIG. 12B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 12C is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 13A is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 13B is a circuit diagram for explaining the configuration of the semiconductor device.
  • 14A and 14B are cross-sectional views showing configuration examples of semiconductor devices.
  • FIG. 15A is a top view showing a configuration example of a semiconductor device.
  • FIG. 15B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 15C is a circuit diagram for explaining the configuration of the semiconductor device.
  • 16A and 16B are cross-sectional views showing configuration examples of semiconductor devices.
  • FIG. 17A is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 17B is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 18A is a top view showing a configuration example of a semiconductor device.
  • FIG. 18B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 18C is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 19 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 20A and 20D are top views showing configuration examples of transistors.
  • 20B and 20C are cross-sectional views showing configuration examples of transistors.
  • FIG. 21 is a cross-sectional view showing a configuration example of a transistor.
  • FIG. 21 is a cross-sectional view showing a configuration example of a transistor.
  • FIG. 22 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 23A and 23B are diagrams illustrating an example of a storage device.
  • FIG. 24 is a circuit diagram showing an example of a memory layer.
  • FIG. 25 is a timing chart for explaining an operation example of the memory cell.
  • 26A and 26B are circuit diagrams for explaining an operation example of the memory cell.
  • 27A and 27B are circuit diagrams for explaining an operation example of the memory cell.
  • FIG. 28 is a circuit diagram for explaining a configuration example of a semiconductor device.
  • 29A and 29B are diagrams showing an example of a semiconductor device.
  • 30A and 30B are diagrams showing an example of an electronic component.
  • 31A to 31J are diagrams illustrating examples of electronic devices.
  • 32A to 32E are diagrams illustrating examples of electronic devices.
  • 33A to 33C are diagrams illustrating examples of electronic devices.
  • FIG. 34 is a diagram showing an example of space equipment.
  • the ordinal numbers “first” and “second” are used for convenience, and limit the number of constituent elements or the order of constituent elements (for example, the order of steps or the order of stacking). not something to do. Also, the ordinal number given to an element in one place in this specification may not match the ordinal number given to that element elsewhere in the specification or in the claims.
  • film and “layer” can be interchanged depending on the case or situation.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer”.
  • insulator can be replaced with an insulating film or an insulating layer.
  • conductor can be replaced with a conductive film or a conductive layer.
  • semiconductor can be interchanged with a semiconductor film or a semiconductor layer.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen. point to the material.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. indicates
  • equal in height indicates a configuration in which the height from a reference plane (for example, a flat plane such as a substrate surface) is equal in cross-sectional view.
  • planarization processing typically CMP processing
  • CMP processing may expose the surface of a single layer or multiple layers.
  • the surfaces to be CMP-processed have the same height from the reference surface.
  • the heights of the layers may differ depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing. In this specification and the like, this case is also treated as "matching heights".
  • the height of the top surface of the first layer and the height of the second layer When the height difference from the upper surface of the layer is 20 nm or less, it is also said to be "matched in height".
  • matching edges means that at least a part of the outline overlaps between the laminated layers when viewed from the top.
  • the upper layer and the lower layer may be processed with the same mask pattern or partially with the same mask pattern.
  • the outlines do not overlap, and the outline of the upper layer may be located inside the outline of the lower layer, or the outline of the upper layer may be located outside the outline of the lower layer. match.
  • match includes both the case of complete match and the case of approximate match.
  • One embodiment of the present invention relates to a semiconductor device provided over a substrate.
  • a semiconductor device has a first transistor, a second transistor, and a capacitor, which can form a memory cell. Since a semiconductor device of one embodiment of the present invention includes memory cells, it has a function of storing data. Therefore, a semiconductor device of one embodiment of the present invention can be called a memory device.
  • a semiconductor device of one embodiment of the present invention preferably includes a transistor (OS transistor) including a metal oxide in a channel formation region.
  • the OS transistor has a small off current. Therefore, memory contents can be retained for a long time by using the OS transistor for a semiconductor device that can serve as a memory device.
  • the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the semiconductor device can be sufficiently reduced. Therefore, a semiconductor device with low power consumption can be provided.
  • the OS transistor since the OS transistor has high frequency characteristics, the semiconductor device can read and write data at high speed. Therefore, a semiconductor device with high operating speed can be provided.
  • the first transistor is provided in the same layer as the second transistor.
  • Each of the first and second transistors has first to third conductors, a metal oxide, and an insulator.
  • the second conductor is provided on the first conductor and has a region overlapping with the first conductor.
  • the second conductor has an opening that overlaps with the first conductor when viewed from above.
  • the metal oxide has regions in contact with the side surfaces of the opening of the second conductor and the top surface of the first conductor.
  • the insulator is provided in the recess of the metal oxide.
  • a third conductor is provided in the recess of the insulator.
  • the third conductor has a region overlapping with the metal oxide through the insulator in a region between the first conductor and the second conductor in a cross-sectional view.
  • the third conductor has a region facing the metal oxide via the insulator in a region between the first conductor and the second conductor in a cross-sectional view.
  • the metal oxide has a region that functions as a channel formation region of the transistor.
  • the first conductor has regions that function as one of the source and drain electrodes of the transistor.
  • the second conductor has a region that functions as the other of the source and drain electrodes of the transistor.
  • the third conductor has a region with a region that functions as the gate electrode of the transistor.
  • the insulator has a region that functions as the gate insulator of the transistor.
  • the channel length direction of the first and second transistors is the vertical direction.
  • the first and second transistors are vertically structured transistors.
  • a vertical transistor can be miniaturized. Therefore, by adopting a vertical structure for the first and second transistors, the transistors can be arranged at high density, and high integration in the semiconductor device can be realized.
  • a transistor with a vertical structure is more likely to cause the electric field of the gate electrode to act on the entire channel formation region of the semiconductor layer. Therefore, the current density flowing through the transistor is increased, the on current of the transistor is increased, and the frequency characteristics can be improved.
  • the first and second transistors when a memory cell is formed using first and second transistors, one of the first and second transistors functions as a writing transistor, and the other of the first and second transistors functions as a reading transistor. Function.
  • the read transistor preferably has high on-current characteristics.
  • the writing transistor preferably has low off-state current characteristics.
  • the channel width related to the on-current of the transistor is adjusted by the size (also referred to as the diameter) of the opening in which a part of the component of the transistor is provided in a top view. can. Therefore, a memory device with excellent performance can be manufactured by making the opening provided with part of the components of the first transistor different from the opening provided with part of the components of the second transistor.
  • FIG. 1A and 1B are a top view and a cross-sectional view, respectively, of a structure example of a semiconductor device of one embodiment of the present invention.
  • FIG. 1A is a top view of the semiconductor device 10.
  • FIG. 1B is a cross-sectional view of the semiconductor device 10, and is also a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 1A. Note that some elements are omitted in the top view of FIG. 1A for clarity of illustration.
  • the semiconductor device 10 includes an insulator 210 on a substrate (not shown), a memory cell 20 on the insulator 210, a conductor 262A, a conductor 290A, a conductor 290B, and an insulator on the insulator 210. 270 , insulator 272 on insulator 270 , insulator 274 on insulator 272 , and insulator 276 on insulator 274 .
  • Memory cell 20 is electrically connected to each of conductor 262A, conductor 290A, and conductor 290B.
  • the memory cell 20 has a transistor 31A, a transistor 31B, a capacitor 41 on the transistor 31B, and a conductor 261. Note that the transistor 31A is provided in the same layer as the transistor 31B. Note that the components included in the semiconductor device of this embodiment may each have a single-layer structure or a laminated structure.
  • the transistor 31 when describing items common to components distinguished by alphabets, reference numerals with alphabets omitted may be used.
  • the transistor 31 may be referred to as a transistor 31 when describing items common to the transistor 31A and the transistor 31B.
  • the direction parallel to the channel length direction of the illustrated transistor is the Z direction
  • the direction perpendicular to the Z direction is the X direction
  • the direction perpendicular to both the X direction and the Z direction is defined as the Y direction.
  • the X direction and Y direction can be, for example, parallel to the substrate surface
  • the Z direction can be perpendicular to the substrate surface.
  • the transistor 31A has a conductor 241A, a conductor 242A, and a conductor 260A.
  • Conductor 241A has a region that functions as one of the source and drain electrodes of transistor 31A
  • conductor 242A has a region that functions as the other of the source and drain electrodes of transistor 31A
  • conductor 260A has a region that functions as one of the source and drain electrodes of transistor 31A. has a region functioning as a gate electrode.
  • the transistor 31B has a conductor 241B, a conductor 242B, and a conductor 260B.
  • a conductor 241B has a region that functions as one of the source and drain electrodes of the transistor 31B
  • a conductor 242B has a region that functions as the other of the source and drain electrodes of the transistor 31B
  • a conductor 260B has a region that functions as the other of the source and drain electrodes of the transistor 31B. has a region functioning as a gate electrode.
  • the capacitor 41 has a conductor 262B, an insulator 263, and a conductor 264.
  • the conductor 262 B has a region that functions as one electrode of the capacitor 41
  • the conductor 264 has a region that functions as the other electrode of the capacitor 41
  • the insulator 263 has a region that functions as a dielectric of the capacitor 41 . have.
  • the conductor 262B is electrically connected to the conductors 260B and 261, and the conductor 241A is electrically connected to the conductor 261. That is, the conductor 261 has a function of electrically connecting the conductor 262B and the conductor 241A.
  • conductor 262B has a region that contacts the upper surface of each of conductors 260B and 261
  • conductor 241A has a region that contacts the lower surface of conductor 261.
  • the conductor 262A is electrically connected to the conductor 260A
  • the conductor 290A is electrically connected to the conductor 242A
  • the conductor 290B is electrically connected to the conductor 242B.
  • conductor 262A has a region that contacts the top surface of conductor 260A
  • conductor 290A has a region that contacts the top surface of conductor 242A
  • conductor 290B has a region that contacts the top surface of conductor 242B.
  • the transistor 31A is provided in the same layer as the transistor 31B. That is, the conductor 241A is provided in the same layer as the conductor 241B, and the conductor 242A is provided in the same layer as the conductor 242B. Specifically, the conductors 241 A and 241 B are provided over the insulator 210 , and the conductors 242 A and 242 B are provided over the insulator 270 .
  • the conductor 262A is preferably formed from the same material and in the same process as the conductor 262B. By forming the conductor 262A using the same material and the same process as the conductor 262B, the number of steps in the manufacturing process of the semiconductor device can be reduced. At this time, conductor 262A has the same conductive material as conductor 262B. In addition, the conductor 262A is provided in the same layer as the conductor 262B. In FIG. 1B, conductor 262A and conductor 262B are provided on insulator 274. In FIG.
  • FIG. 1A shows a configuration in which the conductors 241A, 242A, 242B, and 262B have the same length in the X direction.
  • the present invention is not limited to this.
  • the X-direction length of conductor 262B may be greater than the X-direction length of conductor 242B.
  • the conductor 241B, the conductor 262A, and the conductor 264 have regions that function as wiring.
  • Conductors 290A and 290B also have regions that function as plugs or wires.
  • the direction in which the conductor 262A extends and the direction in which the conductor 290A extend are preferably different, and more preferably perpendicular to each other.
  • the direction in which the conductor 241B extends and the direction in which the conductor 290B extends are preferably different, and more preferably perpendicular to each other.
  • conductors 241B, 262A, and 264 are provided extending in the X direction.
  • the direction in which the conductor 241B extends is the same as the direction in which the conductor 262A extends.
  • the direction in which the conductor 241B extends is the same as the direction in which the conductor 264 extends.
  • the direction in which the conductor 262A extends is the same as the direction in which the conductor 264 extends.
  • the conductor 290A and the conductor 290B are provided extending in the Z direction.
  • the direction in which the conductor 290A extends is the same as the direction in which the conductor 290B extends.
  • the direction in which the conductor 262A extends is orthogonal to the direction in which the conductor 290A extends.
  • the direction in which the conductor 241B extends is orthogonal to the direction in which the conductor 290B extends. Note that in this specification and the like, that the first direction is the same as the second direction can be rephrased as saying that the first direction is parallel to the second direction.
  • FIG. 1B shows a configuration in which the conductors 290A and 290B are single layers.
  • each of the conductors 290A and 290B may have a laminated structure.
  • the insulators 276, 274, and 272 are used as the first conductors. It is preferable to provide the second conductor in contact with the inner wall of the provided opening, and to further provide the second conductor inside.
  • the first conductor of the conductor 290A has a region that contacts the top surface of the conductor 242A, the side surface of the insulator 272, the side surface of the insulator 274, and the side surface of the insulator 276, respectively.
  • the first conductor of the conductor 290B has regions in contact with the top surface of the conductor 242B, the side surfaces of the insulator 272, the side surfaces of the insulator 274, and the side surfaces of the insulator 276, respectively.
  • the first conductor it is preferable to use a conductive material having a function of suppressing permeation of impurities such as water and hydrogen.
  • the first conductor may have a single-layer structure or a laminated structure using one or more of tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, and ruthenium oxide, for example. This can prevent water and impurities such as hydrogen from entering the metal oxide 230 through the conductors 290A and 290B.
  • conductors 290A and 290B also function as wiring, conductors with high conductivity are preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used for the second conductor.
  • the first conductor comprises titanium and nitrogen
  • the second conductor comprises tungsten
  • the insulator 210 preferably functions as a barrier insulating film that prevents impurities such as water and hydrogen from diffusing from the substrate side into the transistor. Therefore, the insulator 210 has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 and the like), and copper atoms. It is preferable to have an insulating material (that the impurities do not easily permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen hardly permeates).
  • the insulator 210 preferably has a function of suppressing the diffusion of water, impurities such as hydrogen, and oxygen.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • silicon nitride which has a higher hydrogen barrier property, is preferably used as the insulator 210 .
  • the insulator 210 preferably includes aluminum oxide, magnesium oxide, or the like, which has a high function of capturing and fixing hydrogen.
  • water and impurities such as hydrogen can be prevented from diffusing into the transistor from the substrate side through the insulator 210 .
  • diffusion of oxygen contained in the insulator 270 or the like to the substrate side can be suppressed.
  • a barrier insulating film refers to an insulating film having barrier properties.
  • the term "barrier property” refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also called gettering).
  • the insulator 270, the insulator 272, the insulator 274, and the insulator 276 function as interlayer films.
  • Insulator 270 , insulator 272 , insulator 274 , and insulator 276 each preferably have a lower dielectric constant than insulator 210 .
  • the parasitic capacitance generated between wirings can be reduced.
  • insulator 270, insulator 272, insulator 274, and insulator 276 may be silicon oxide, silicon oxynitride, fluorine-doped silicon oxide, carbon-doped silicon oxide, carbon- and nitrogen-doped oxide, respectively. It is preferable to include one or more of silicon and silicon oxide having vacancies.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because a region containing oxygen released by heating can be easily formed.
  • top surfaces of the insulators 270, 272, 274, and 276 may be planarized.
  • the semiconductor device 10 can be used as a memory device.
  • FIG. 1C shows a circuit diagram when the semiconductor device 10 is used as a memory device.
  • the semiconductor device 10 can be rephrased as a memory device having memory cells 20 .
  • the memory cell 20 has a transistor 31A, a transistor 31B, and a capacitor 41.
  • FIG. 1C shows a circuit diagram when the semiconductor device 10 is used as a memory device.
  • the semiconductor device 10 can be rephrased as a memory device having memory cells 20 .
  • the memory cell 20 has a transistor 31A, a transistor 31B, and a capacitor 41.
  • the gate electrode is electrically connected to the wiring WWL
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41
  • the source electrode and the drain electrode are electrically connected to one electrode.
  • the other is electrically connected to wiring WBL.
  • a gate electrode is electrically connected to one electrode of the capacitor 41
  • one of the source electrode and the drain electrode is electrically connected to the wiring SL
  • the other of the source electrode and the drain electrode is electrically connected to the wiring RBL.
  • connected to The other electrode of capacitor 41 is electrically connected to line CL.
  • the wiring WWL functions as a write word line
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring SL functions as a selection line
  • the wiring CL functions as a capacitance line.
  • the wiring WWL corresponds to the conductor 262A
  • the wiring WBL corresponds to the conductor 290A
  • the wiring RBL corresponds to the conductor 290B
  • the wiring SL corresponds to the conductor 241B
  • the wiring CL corresponds to the conductor 264. That is, conductor 262A has a region that functions as a write word line, conductor 290A has a region that functions as a write bit line, conductor 290B has a region that functions as a read bit line, and conductor 290B has a region that functions as a read bit line. 241B has a region that functions as a select line, and conductor 264 has a region that functions as a capacitance line.
  • a memory device having memory cells will be described in detail in a later embodiment.
  • FIG. 1A shows a configuration in which a straight line connecting the conductors 290A and 290B is perpendicular to the X direction.
  • a straight line connecting the conductors 290A and 290B is parallel to the Y direction.
  • the present invention is not limited to this.
  • a straight line connecting conductors 290A and 290B may be inclined in the X direction.
  • FIG. 1B can be referred to for the cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG.
  • FIG. 3A to 3D are top views and cross-sectional views showing configuration examples of transistors included in the memory cell 20.
  • FIG. 3A is a top view of transistor 31.
  • FIG. 3B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 3A
  • FIG. 3C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG. 3A.
  • FIG. 3D is a top view of the portion indicated by the dashed-dotted line B1-B2 in FIG. 3B. Note that some elements are omitted from the top views of FIGS. 3A and 3D for clarity of illustration.
  • the transistor 31 includes a conductor 241 and an insulator 270 over the insulator 210, a metal oxide 230 over the conductor 241, an insulator 250 over the metal oxide 230, a conductor 260 over the insulator 250, A conductor 242 over insulator 270 and an insulator 272 over insulator 270 and conductor 242 .
  • the conductor 241 has a region that functions as one of the source and drain electrodes of the transistor 31
  • the conductor 242 has a region that functions as the other of the source and drain electrodes of the transistor 31
  • the conductor 260 has a region that functions as the other of the source and drain electrodes of the transistor 31 .
  • Metal oxide 230 has a region that functions as a channel forming region.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the metal oxide 230 .
  • the bandgap of the metal oxide functioning as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap.
  • metal oxide 230 it is preferable to use, for example, metal oxides such as indium oxide, gallium oxide, and zinc oxide. Moreover, as the metal oxide 230, it is preferable to use, for example, a metal oxide containing two or three elements selected from indium, the element M, and zinc.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • a metal oxide containing indium, the element M, and zinc is sometimes referred to as an In-M-Zn oxide.
  • the neighboring composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the element M it is preferable to use gallium.
  • the metal oxide 230 has a channel formation region and a source region and a drain region provided to sandwich the channel formation region in the transistor 31 . At least part of the channel formation region overlaps the conductor 260 . In other words, at least part of the channel forming region faces the conductor 260 .
  • the source region overlaps one of the conductors 241 and 242 and the drain region overlaps the other of the conductors 241 and 242 . Note that the region overlapping with the conductor 242 can also be said to be a region facing the conductor 242 .
  • a transistor including an oxide semiconductor when impurities and oxygen vacancies are present in a channel formation region in the oxide semiconductor, electrical characteristics are likely to fluctuate, and reliability may be degraded.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen enters oxygen vacancies (hereinafter sometimes referred to as V OH ) to generate electrons serving as carriers. Therefore, if oxygen vacancies are included in the channel formation region in the oxide semiconductor, the transistor has normally-on characteristics (a channel exists even if no voltage is applied to the gate electrode, and a current flows through the transistor). easy to become. Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • an insulator containing oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen) is provided in the vicinity of the oxide semiconductor, and heat treatment is performed so that the oxide semiconductor is converted from the insulator.
  • Oxygen can be supplied to reduce oxygen vacancies and VOH .
  • the on-state current or the field-effect mobility of the transistor might be lowered.
  • variations in the amount of oxygen supplied to the source region or the drain region within the substrate surface cause variations in the characteristics of the semiconductor device having transistors.
  • the channel formation region is a high-resistance region with a low carrier concentration because it has less oxygen vacancies or a lower impurity concentration than the source and drain regions. Therefore, the channel forming region can be said to be i-type (intrinsic) or substantially i-type.
  • the carrier concentration of the channel formation region is 1 ⁇ 10 18 cm ⁇ 3 or less, less than 1 ⁇ 10 17 cm ⁇ 3 , less than 1 ⁇ 10 16 cm ⁇ 3 , less than 1 ⁇ 10 15 cm ⁇ 3 , and 1 ⁇ 10 14 .
  • cm ⁇ 3 less than 1 ⁇ 10 13 cm ⁇ 3 , less than 1 ⁇ 10 12 cm ⁇ 3 , less than 1 ⁇ 10 11 cm ⁇ 3 , or less than 1 ⁇ 10 10 cm ⁇ 3 .
  • the lower limit of the carrier concentration in the channel forming region is not particularly limited, but can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the impurity concentration in the metal oxide 230 is lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor (or metal oxide) with a low carrier concentration is sometimes referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor (or metal oxide).
  • the impurities in the metal oxide 230 refer to, for example, substances other than the main components that constitute the metal oxide 230.
  • an element with a concentration of less than 0.1 atomic percent can be considered an impurity.
  • impurities in the metal oxide 230 include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the source region and the drain region are low-resistance regions with high carrier concentration because they have many oxygen vacancies or have a high impurity concentration. That is, the source region and the drain region are n-type regions (low resistance regions) having a higher carrier concentration than the channel forming region.
  • the concentrations of the metal element and the impurity element detected in each region are not limited to stepwise changes for each region, and may change continuously within each region. That is, the concentration of the impurity element may be decreased in a region closer to the channel formation region.
  • Reducing the impurity concentration in the metal oxide 230 is effective in stabilizing the electrical characteristics of the transistor. Moreover, in order to reduce the impurity concentration of the metal oxide 230, it is preferable to reduce the impurity concentration in adjacent films as well.
  • An opening reaching the conductor 241 is provided in the insulator 272 , the conductor 242 , and the insulator 270 .
  • the opening has a region overlapping with the conductor 241 in top view.
  • at least part of each of the metal oxide 230, the insulator 250, and the conductor 260 is disposed in the opening.
  • the opening can be said to include the opening of the insulator 272 , the opening of the conductor 242 , and the opening of the insulator 270 .
  • the conductor 242 has an opening that overlaps with the conductor 241 when viewed from above.
  • the metal oxide 230 is provided in contact with the insulator 272 , the conductor 242 , and the side and bottom surfaces of the opening provided in the insulator 270 .
  • the metal oxide 230 has regions in contact with the side surfaces of the opening of the conductor 242 and the top surface of the conductor 241 .
  • the metal oxide 230 has a region in contact with the top surface of the insulator 272 .
  • the metal oxide 230 has recesses. The recess has a region that overlaps with the opening of the conductor 242 when viewed from above.
  • At least part of the insulator 250 is provided in the recess of the metal oxide 230 .
  • Insulator 250 also has a region in contact with the top surface of metal oxide 230 .
  • Insulator 250 also has a recess. The recess is located inside the recess of the metal oxide 230 .
  • the conductor 260 is provided so as to fill the recess of the insulator 250 . Also, the conductor 260 has a region in contact with the top surface of the insulator 250 . In addition, the conductor 260 has a region overlapping with the metal oxide 230 with the insulator 250 interposed therebetween in a region between the conductor 241 and the conductor 242 in a cross-sectional view. In other words, the conductor 260 has a region facing the metal oxide 230 with the insulator 250 interposed therebetween in a region between the conductors 241 and 242 in a cross-sectional view.
  • the channel length of the transistor 31 is the shortest distance (L1 in FIG. 3B) from the top surface of the conductor 241 to the bottom surface of the conductor 242 in a cross-sectional view. is also the film thickness of In other words, the channel length of the transistor 31 can be adjusted by the thickness of the insulator 270 in the region overlapping with the conductor 241 . For example, by reducing the thickness of the insulator 270, the transistor 31 with a short channel length can be manufactured.
  • the channel width of the transistor 31 is the length of the region where the insulator 270 and the metal oxide 230 are in contact with each other when viewed from the top, and the length of the outline (periphery) of the metal oxide 230 when viewed from the top. be.
  • the channel width of the transistor 31 can be adjusted by the diameter of the opening provided in the insulator 270 .
  • the opening can be referred to as an opening in which some of the components of the transistor 31 (here, the metal oxide 230, the insulator 250, and the conductor 260) are provided.
  • the transistor 31 has a structure in which a channel forming region surrounds a gate electrode. Therefore, the transistor 31 can be said to have a CAA (Channel-All-Around) structure.
  • FIG. 3D shows a configuration in which the top surface shape of the opening of the conductor 242 has a circular shape
  • the present invention is not limited to this.
  • the top surface shape of the opening of the conductor 242 may be elliptical, polygonal, or polygonal with rounded corners.
  • polygonal shapes refer to triangles, quadrilaterals, pentagons, hexagons, and the like.
  • An insulator 274 is provided over the insulator 272 , and a conductor 262 is provided over the insulator 274 and the conductor 260 .
  • a crystalline oxide semiconductor is preferably used for the metal oxide 230 .
  • crystalline oxide semiconductors include a CAAC-OS (c-axis aligned crystalline oxide semiconductor), an nc-OS (nanocrystalline oxide semiconductor), a polycrystalline oxide semiconductor, a single-crystalline oxide semiconductor, and the like.
  • CAAC-OS or nc-OS is preferably used as the metal oxide 230, and CAAC-OS is particularly preferably used.
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (for example, oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • the metal oxide 230 by using a crystalline oxide such as CAAC-OS as the metal oxide 230 , extraction of oxygen from the metal oxide 230 by the conductors 241 and 242 can be suppressed. As a result, oxygen can be suppressed from being extracted from the metal oxide 230 even when heat treatment is performed, so the transistor is stable against high temperatures (so-called thermal budget) in the manufacturing process. Further, a decrease in the conductivity of the conductors 241 and 242 can be suppressed.
  • a crystalline oxide such as CAAC-OS
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • the nc-OS has minute crystals (also referred to as nanocrystals).
  • the nc-OS since there is no regularity in crystal orientation between different nanocrystals, no orientation is observed in the entire film. That is, when the nc-OS is used as the metal oxide 230, the film characteristics of the metal oxide 230 are constant regardless of the direction of carriers flowing through the metal oxide 230, and thus the electrical characteristics of the transistor are stable.
  • the metal oxide 230 is CAAC-OS, nc-OS, pseudo-amorphous oxide semiconductor (a-like OS), amorphous oxide semiconductor, polycrystalline oxide semiconductor, CAC-OS (cloud-aligned composite oxide semiconductor) may have two or more kinds.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements forming the CAAC-OS.
  • a plurality of bright points (spots) are observed in the electron beam diffraction pattern of the CAAC-OS film. A certain spot and another spot are observed at point-symmetrical positions with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • an electron beam diffraction pattern is obtained in which a plurality of spots are observed within a ring-shaped area centered on the spot.
  • the metal oxide 230 can be rephrased as a semiconductor layer including the channel formation region of the transistor 31 .
  • a material that can be used for the semiconductor layer is not limited to a metal oxide that functions as a semiconductor (an oxide semiconductor).
  • a semiconductor such as single crystal silicon, polycrystalline silicon, or amorphous silicon may be used as the semiconductor layer, and for example, low temperature poly silicon (LTPS) may be used.
  • LTPS low temperature poly silicon
  • a transition metal chalcogenide that functions as a semiconductor may be used as the semiconductor layer.
  • MoTe 2 tungsten sulfide
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically HfSe 2
  • zirconium sulfide typically ZrS 2
  • zirconium selenide typically ZrSe 2
  • ZrSe 2 zirconium selenide
  • the insulator 250 may have a single-layer structure or a laminated structure.
  • the insulator 250 for example, silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having vacancies, or the like can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 contains at least oxygen and silicon.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is preferably reduced.
  • an insulator having a barrier property against oxygen may be provided between the insulator 250 and the metal oxide 230 .
  • the insulator is provided in contact with the lower surface of the insulator 250 and the concave portion of the metal oxide 230 . Since the insulator has a barrier property against oxygen, oxygen contained in the insulator 250 can be supplied to the channel formation region, and excessive supply of oxygen contained in the insulator 250 to the channel formation region can be suppressed. Therefore, when heat treatment or the like is performed, desorption of oxygen from the metal oxide 230 can be suppressed, and formation of oxygen vacancies in the metal oxide 230 can be suppressed. Therefore, the electrical characteristics of the transistor 31 can be improved, and the reliability can be improved.
  • An insulator containing oxides of one or both of aluminum and hafnium is preferably used as the insulator.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used. It is more preferable to use aluminum oxide as the insulator.
  • the insulator contains at least oxygen and aluminum. Note that the insulator should be less permeable to oxygen than the insulator 250, for example.
  • a material that is less permeable to oxygen than the insulator 250 may be used, for example.
  • magnesium oxide, gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like may be used as the insulator.
  • FIG. 3B shows a configuration in which the conductor 260 is a single layer.
  • the conductor 260 may have a laminated structure.
  • conductor 260 preferably has a first conductor and a second conductor over the first conductor.
  • the first conductor of conductor 260 is preferably arranged to wrap the bottom and side surfaces of the second conductor of conductor 260 .
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, or copper atoms is used.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, or copper atoms is preferred.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules
  • the second conductor of the conductor 260 is oxidized by oxygen contained in the insulator 250, for example, and the conductivity is lowered. can be suppressed.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example.
  • the conductor 260 use a conductor with high conductivity.
  • the second conductor of conductor 260 can use a conductive material whose main component is tungsten, copper, or aluminum.
  • the second conductor of the conductor 260 may have a layered structure, for example, a layered structure of titanium or titanium nitride and any of the above conductive materials.
  • an insulator having a barrier property against hydrogen may be provided between the insulator 250 and the conductor 260 .
  • impurities such as hydrogen contained in the conductor 260 can be prevented from diffusing into the insulator 250 and the metal oxide 230 .
  • Silicon nitride for example, may be used as the insulator.
  • the insulator contains at least nitrogen and silicon.
  • aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride oxide, or the like may be used.
  • the insulator may be less permeable to hydrogen than the insulator 250, for example.
  • a material that is less permeable to hydrogen than the insulator 250 may be used, for example.
  • An insulator having a barrier property against oxygen may be provided between the insulator 250 and the conductor 260 .
  • diffusion of oxygen contained in the insulator 250 to the conductor 260 can be suppressed.
  • reduction in the amount of oxygen supplied to the metal oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen contained in the insulator 250 can be suppressed.
  • An insulator containing oxides of one or both of aluminum and hafnium is preferably used as the insulator.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used.
  • Hafnium oxide is more preferably used as the insulator.
  • the insulator contains at least oxygen and hafnium.
  • Hafnium oxide is suitable because it has a barrier property against hydrogen.
  • Metal oxide 230, insulator 250, and conductor 260 are formed in insulator 272, conductor 242, and openings provided in insulator 270 by atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the ALD method includes a thermal ALD (thermal ALD) method in which reaction of a precursor and a reactant is performed only with thermal energy, a PEALD (plasma enhanced ALD) method using a plasma-excited reactant, and the like.
  • PEALD plasma enhanced ALD
  • film formation can be performed at a lower temperature by using plasma, which is preferable in some cases.
  • the ALD method can deposit atoms one layer at a time, it is possible to deposit ultra-thin films, to form films with high aspect ratio structures, to form films with few defects such as pinholes, and to improve coverage. It has effects such as enabling excellent film formation and enabling film formation at a low temperature. Therefore, the metal oxide 230, the insulator 250, and the conductor 260 can be deposited on the side surfaces of the openings provided in the insulator 272, the conductor 242, and the insulator 270 with good coverage.
  • a film formed by the ALD method may contain more impurities such as carbon than films formed by other film forming methods.
  • quantification of impurities can be performed using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry), X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy), or Auger electron spectroscopy (AES: Auger Electron Spectroscopy) can be performed using
  • microwave treatment after forming a metal oxide film using the ALD method, and it is more preferable to perform microwave treatment in an atmosphere containing oxygen.
  • oxygen gas By performing microwave treatment in an oxygen-containing atmosphere, oxygen gas can be plasmatized using high frequencies such as microwaves and RF, and the oxygen plasma can act on metal oxides. At this time, it is also possible to irradiate the metal oxide with high frequency waves such as microwaves and RF. That is, the metal oxide can be acted on by microwaves, high frequencies such as RF, oxygen plasma, and the like.
  • the impurity concentration of the metal oxide can be reduced by the action of high frequency, oxygen plasma, or the like.
  • hydrogen in the metal oxide can be released as water molecules.
  • carbon in the metal oxide can be desorbed as oxocarbon (CO and/or CO 2 ).
  • oxygen vacancies, VOH , and the like in the metal oxide can be reduced by supplying oxygen radicals generated by oxygen plasma to the metal oxide.
  • the atoms in the metal oxide are given energy higher than the processing temperature of the microwave treatment. Therefore, the rearrangement of the metal atoms and oxygen atoms in the metal oxide is promoted, and the crystallinity of the metal oxide can be improved. Note that the crystallinity of the metal oxide tends to improve as the impurity concentration and the amount of defects (oxygen vacancies, VOH , etc.) in the metal oxide are reduced. In other words, microwave treatment in an oxygen-containing atmosphere reduces the impurity concentration and the amount of defects in the metal oxide and improves the crystallinity of the metal oxide.
  • the insulator 270 is, for example, an oxide containing silicon such as silicon oxide, silicon oxynitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon- and nitrogen-added silicon oxide, or silicon oxide having vacancies. is preferably used.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing excess oxygen can be easily formed.
  • the metal oxide 230 in the region in contact with the insulator 270 functions as a channel formation region; or substantially i-type.
  • insulator 270 preferably comprises silicon oxide or an oxide containing silicon, such as silicon oxynitride.
  • the conductors 241 and 242 it is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. By using the conductive material, a decrease in the conductivity of the conductors 241 and 242 can be suppressed.
  • each of the conductors 241 and 242 contains at least metal and nitrogen.
  • nitrides containing tantalum for example, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing tantalum and aluminum, titanium, and aluminum are used, respectively. It is preferable to use a nitride or the like containing In one aspect of the present invention, nitrides containing tantalum are particularly preferred.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • FIG. 3B shows a configuration in which the conductors 241 and 242 are single layers.
  • each of the conductors 241 and 242 may have a laminated structure.
  • each of the conductors 241 and 242 may have a two-layer structure of a first conductor and a second conductor.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing diffusion of oxygen is preferably used as the first conductor in contact with the insulator 270. Accordingly, a decrease in the conductivity of the conductors 241 and 242 can be suppressed.
  • the second conductors of the conductors 241 and 242 preferably have higher conductivity than the first conductors of the conductors 241 and 242 . Further, it is preferable that the thickness of the second conductors of the conductors 241 and 242 be larger than the thickness of the first conductors of the conductors 241 and 242 .
  • tantalum nitride or titanium nitride can be used as the first conductors of the conductors 241 and 242, and tungsten can be used as the second conductors of the conductors 241 and 242.
  • an insulator having a barrier property against oxygen is preferably provided between the conductor 241 and the insulator 270 in order to suppress oxidation of the conductor 241 by oxygen contained in the insulator 270 .
  • an insulator having a barrier property against oxygen is preferably provided between the conductor 242 and the insulator 270 in order to suppress oxidation of the conductor 242 due to oxygen contained in the insulator 270 .
  • An insulator containing an oxide of one or both of aluminum and hafnium is preferably used as the insulator.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used.
  • the ends of the conductor 260 coincide with the respective ends of the metal oxide 230 and the insulator 250, as shown in FIG. 3B.
  • the edges of the conductor 260 may not be aligned with the edges of the metal oxide 230 and the insulator 250 .
  • a portion of conductor 260 is removed.
  • the end of conductor 260 coincides with the end of conductor 262 .
  • FIG. 3B shows a configuration in which the conductor 241 does not have a recess in the region overlapping the opening of the insulator 270 .
  • the conductor 241 may have recesses in regions overlapping the openings. In other words, a portion of the upper surface of the conductor 241 overlapping the opening may be removed. Since the conductor 241 has a recess in a region overlapping with the opening, the end of the region (the facing region) where the metal oxide 230 and the conductor 260 overlap with the insulator 250 interposed therebetween can be brought closer to the conductor 241. can be done.
  • the conductor 260 can have a region that overlaps (faces with) the conductor 241 with the metal oxide 230 and the insulator 250 interposed therebetween.
  • a region where the metal oxide 230 and the conductor 260 do not overlap with each other with the insulator 250 interposed therebetween (region where they do not face each other), that is, a so-called Loff region is narrowed or provided. can be configured without Therefore, the frequency characteristic of transistor 31 can be improved.
  • the write speed and read speed of the memory cell 20 can be improved, and the operating speed of the semiconductor device 10 can be improved. Therefore, a semiconductor device with high operating speed can be provided.
  • the conductor 241 may have an opening that overlaps with the opening of the insulator 270 and reaches the insulator 210 .
  • a region of the conductor 241 that overlaps the opening of the insulator 270 may be removed. Since the conductor 241 has an opening that reaches the insulator 210 , an end portion of a region where the metal oxide 230 and the conductor 260 overlap (face each other) with the insulator 250 interposed therebetween can be brought closer to the conductor 241 . can.
  • the conductor 260 can have a region that overlaps (faces with) the conductor 241 with the metal oxide 230 and the insulator 250 interposed therebetween. Therefore, the frequency characteristic of transistor 31 can be improved.
  • FIG. 3B shows a configuration in which the metal oxide 230 has a region in contact with the top surface of the insulator 272 .
  • the present invention is not limited to this.
  • insulator 272 may not be provided, as shown in FIG. 4D.
  • the metal oxide 230 has regions in contact with part of the top surface of the conductor 242 and the side surfaces of the opening of the conductor 242 .
  • the contact area between the metal oxide 230 and the conductor 242 can be increased, and the on-state current of the transistor 31 can be increased. Therefore, a semiconductor device with large on-current can be provided.
  • FIGS. 5A-5E show a transistor having a different configuration than the transistor 31 shown in FIGS. 3A-3D.
  • FIGS. 5A to 5E are top views and cross-sectional views showing another configuration example of the transistor 31.
  • FIG. 5A, 5D, and 5E are top views of transistor 31.
  • FIG. 5B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 5A
  • FIG. 5C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG. 5A
  • 5D is a top view of the portion indicated by the dashed-dotted line B1-B2 in FIG. 5B
  • FIG. 5E is a top view of the portion indicated by the dashed-dotted line B3-B4 in FIG. 5B.
  • some elements are omitted for clarity of illustration.
  • a transistor 31 shown in FIGS. 5A to 5E is a modification of the transistor 31 shown in FIGS. 3A to 3D.
  • the transistor 31 shown in FIGS. 5A-5E differs from the transistor 31 shown in FIGS. 3A-3D in the shape of the metal oxide 230, the insulator 250, and the conductor 260.
  • FIG. hereinafter, portions different from the transistor 31 shown in FIGS. 3A to 3D will mainly be described, and descriptions of overlapping portions will be omitted.
  • the diameters of the openings of the insulator 272 and the conductor 242 are smaller than the diameter of the opening of the insulator 270 .
  • the metal oxide 230 is provided in contact with the side and bottom surfaces of the opening of the insulator 270 . At this time, the top surface of the metal oxide 230 has a region that matches the top surface of the insulator 270 and contacts the bottom surface of the conductor 242 .
  • the insulator 250 is provided in openings of the insulator 272 and the conductor 242 and in recesses of the metal oxide 230 .
  • the insulator 250 has regions in contact with the side surfaces of the opening of the insulator 272 and the side surfaces of the opening of the conductor 242 .
  • the top surface of insulator 250 coincides with the respective top surfaces of conductor 260 and insulator 272 .
  • the conductor 260 is provided so as to fill the recess of the insulator 250 .
  • Conductor 260 has a region that contacts the lower surface of conductor 262 .
  • the structure shown in FIGS. 5A to 5E forms the metal oxide 230 in the opening of the insulator 270, and the insulating material is formed in the opening of the insulator 272, the opening of the conductor 242, and the recess of the metal oxide 230.
  • An insulating film to be the body 250 and a conductive film to be the conductor 260 are formed, and planarization is performed until the top surface of the insulator 272 is exposed.
  • CMP chemical mechanical polishing
  • the metal oxide 230 is provided below the insulator 272 and therefore does not come into contact with the conductor 262 on the insulator 272 . Therefore, the metal oxide 230 can function as a channel formation region of the transistor 31 . Further, compared with the transistor 31 shown in FIGS. 3A to 3D, the transistor 31 shown in FIGS. 5A to 5E can form the insulator 250 and the conductor 260 without using a photolithography method. Therefore, it is possible to achieve a reduction in size or a high degree of integration. In addition, since the insulator 274 is not required, the number of steps in manufacturing the semiconductor device can be reduced.
  • FIG. 5B shows a configuration in which the conductor 241 does not have a recess in the region overlapping the opening of the insulator 270 .
  • the present invention is not limited to this.
  • the conductor 241 may have recesses in regions overlapping the openings. In other words, a portion of the upper surface of the conductor 241 overlapping the opening may be removed.
  • conductor 241 may have an opening that overlaps the opening and reaches insulator 210 . In other words, a region of the conductor 241 that overlaps the opening of the insulator 270 may be removed.
  • the conductor 241 has a recessed portion or an opening in a region overlapping with the opening of the insulator 270, so that the end portion of the region (the facing region) where the metal oxide 230 and the conductor 260 overlap with the insulator 250 interposed therebetween. , can be brought closer to the conductor 241 . Therefore, the frequency characteristic of transistor 31 can be improved.
  • FIG. 5B shows a configuration in which the metal oxide 230 has recesses.
  • metal oxide 230 may have openings down to conductors 241, as shown in FIG. 6C.
  • the metal oxide 230 may have a hollow cylindrical shape.
  • the conductor 241 has a recessed portion or an opening in a region overlapping with the opening of the insulator 270, as in FIGS. 6A and 6B. good too.
  • the contact area between the conductor 241 and the metal oxide 230 can be increased, and the on-state current of the transistor 31 can be increased.
  • FIG. 7A and 7B are a top view and a cross-sectional view showing a configuration example of the capacitor 41 of the memory cell 20.
  • FIG. 7A is a top view of the capacitor 41.
  • FIG. 7B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 7A. Note that some elements are omitted in the top view of FIG. 7A for clarity of illustration.
  • the capacitor 41 has a conductor 262B, an insulator 263 on the conductor 262B, and a conductor 264 on the insulator 263.
  • the conductor 262 B has a region that functions as one electrode of the capacitor 41
  • the conductor 264 has a region that functions as the other electrode of the capacitor 41
  • the insulator 263 has a region that functions as a dielectric of the capacitor 41 .
  • the capacitor 41 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • the conductor 264 is provided extending outside the end of the conductor 262B in the X direction. 7A and 7B, the Y-direction end of the conductor 262B coincides with the Y-direction end of the insulator 263 and the conductor 264, respectively.
  • the conductor 262B and the conductor 264 may each have a single-layer structure or a laminated structure.
  • Each of conductor 262B and conductor 264 may have a first conductor and a second conductor on the first conductor. Note that one or both of the conductor 262B and the conductor 264 may be stacked in the opposite order.
  • a conductor that can be used as the first conductors of the conductors 241 and 242 may be used as the first conductors of the conductors 262B and 264 .
  • a conductor that can be used as the second conductors of the conductors 241 and 242 may be used.
  • titanium nitride can be used as the first conductor of the conductor 262B and the conductor 264
  • tungsten can be used as the second conductor of the conductor 262B and the conductor 264.
  • a high dielectric constant (high-k) material (high dielectric constant material) is preferably used for the insulator 263 .
  • the insulator 263 is preferably formed by a film formation method with good coverage, such as an ALD method or a CVD method.
  • high dielectric constant (high-k) materials examples include oxides, oxynitrides, nitride oxides, and nitrides containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, and the like. be done.
  • silicon may be contained in the above oxide, oxynitride, nitride oxide, or nitride. Insulators made of the above materials can also be laminated and used.
  • high dielectric constant (high-k) materials include aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, Oxynitrides with silicon and hafnium, oxides with silicon and zirconium, oxynitrides with silicon and zirconium, oxides with hafnium and zirconium, and oxynitrides with hafnium and zirconium.
  • the insulator 263 can be thick enough to suppress leakage current and the capacitance of the capacitor 41 can be sufficiently secured.
  • a laminated insulator composed of the above materials, and a laminated structure of a high dielectric constant (high-k) material and a material having a higher dielectric strength than the high dielectric constant (high-k) material is used.
  • high-k high dielectric constant
  • high-k high dielectric constant
  • an insulator in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used as the insulator 263 .
  • an insulator in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitor 41 can be suppressed.
  • 7A and 7B show a configuration in which the Y-direction end of the conductor 262B matches the Y-direction end of the insulator 263 and the conductor 264, respectively.
  • the present invention is not limited to this.
  • FIGS. 7C and 7D are a top view and a cross-sectional view showing another configuration example of the capacitor 41.
  • FIG. 7C is a top view of capacitor 41.
  • FIG. FIG. 7D is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 7C.
  • the Y-direction end of the conductor 262B may be located outside the Y-direction ends of the conductor 264 and the insulator 263, respectively.
  • FIG. 7D shows a configuration in which the end of the conductor 264 in the Y direction coincides with the end of the insulator 263 in the Y direction, but the present invention is not limited to this.
  • the Y-direction end of the conductor 264 may be located inside the Y-direction end of the insulator 263 .
  • FIG. 7E and 7F are a top view and a cross-sectional view showing another configuration example of the capacitor 41.
  • FIG. 7E is a top view of capacitor 41.
  • FIG. FIG. 7F is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 7E.
  • the insulator 263 may be provided to cover the top and side surfaces of the conductor 262B.
  • FIG. 7F shows a configuration in which the insulator 263 is in contact with the side and top surfaces of the conductor 262B. With this structure, the insulator 263 can sufficiently separate the conductor 264 and the conductor 262B.
  • FIG. 7F shows a configuration in which the Y-direction end of the conductor 264 coincides with the Y-direction end of the conductor 262B.
  • the present invention is not limited to this.
  • FIG. 7G and 7H are a top view and a cross-sectional view showing another configuration example of the capacitor 41.
  • FIG. 7G is a top view of capacitor 41.
  • FIG. FIG. 7H is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 7G.
  • the Y-direction end of the conductor 264 may be located outside the Y-direction end of the conductor 262B.
  • the outer circumference of the conductor 262B is located inside the outer circumference of the conductor 264 in top view.
  • the Y-direction end of the conductor 264 may be located inside the Y-direction end of the conductor 262B.
  • FIG. 1B shows a configuration in which the capacitor 41 has a planar shape. In other words, a configuration in which the capacitor 41 is provided on the insulator 274 is shown.
  • the present invention is not limited to this.
  • FIG. 8 shows a cross-sectional view of a semiconductor device different from the semiconductor device 10 shown in FIG. 1B. Note that FIG. 1A can be referred to for the top view of the semiconductor device illustrated in FIG.
  • the semiconductor device shown in FIG. 8 differs from the semiconductor device 10 shown in FIG. 1B in the configuration and shape of the capacitor 41 .
  • the semiconductor device shown in FIG. 8 also differs from the semiconductor device 10 shown in FIG. 1B in that it does not have the conductor 262B.
  • a portion of the capacitor 41 may be positioned within openings provided in the insulators 274, 272, and 270.
  • the capacitor 41 has a conductor 261 , an insulator 263 over the conductor 261 , and a conductor 264 over the insulator 263 .
  • the conductor 261 has a region in contact with the side and bottom surfaces of the opening, a region in contact with the top surface of the conductor 260B, and a region in contact with part of the top surface of the insulator 274 .
  • the conductor 264 has a region embedded in the opening with the conductor 261 and the insulator 263 interposed therebetween. With this structure, the capacitance per unit area of the capacitor 41 can be increased.
  • the semiconductor device 10 can be used as a memory device having the memory cells 20.
  • a memory cell array can be configured by arranging the memory cells 20 in a matrix.
  • FIG. 9A shows a memory cell array in which a plurality of memory cells 20 are arranged in the X direction.
  • FIG. 9A is a top view of a memory cell array.
  • the memory cell array shown in FIG. 9A has a plurality of memory cells 20 arranged in the X direction. Note that FIG. 9A shows a region including three memory cells 20 .
  • the conductor 241B, the conductor 262A, and the conductor 264 are provided extending in the X direction. At this time, each of the conductors 241 B, 262 A, and 264 is shared by the plurality of memory cells 20 . With such a structure, miniaturization or high integration of the semiconductor device can be achieved.
  • FIG. 9B is a top view of a memory cell array in which a plurality of memory cells 20 are arranged in each of the X direction and the Y direction. Note that FIG. 9B shows a region including six memory cells 20 .
  • ⁇ Modification 1 of semiconductor device> An example of a semiconductor device that is different from the semiconductor device shown in ⁇ Structure Example 1 of Semiconductor Device> is described below.
  • structures having the same functions as the structures constituting the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> are denoted by the same reference numerals.
  • portions different from those of the semiconductor device shown in ⁇ Structure Example 1 of Semiconductor Device> will be mainly described, and descriptions of overlapping portions will be omitted.
  • FIG. 10A and 10B are a top view and a cross-sectional view, respectively, showing a configuration example of the semiconductor device 10A.
  • FIG. 10A is a top view of the semiconductor device 10A.
  • FIG. 10B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 10A. Note that some elements are omitted in the top view of FIG. 10A for clarity of illustration.
  • the semiconductor device 10A has a memory cell 20a, a memory cell 20b, a conductor 262Aa, a conductor 262Ab, a conductor 290A, a conductor 290Ba, and a conductor 290Bb. Moreover, the memory cell 20a is provided in the same layer as the memory cell 20b.
  • the memory cell 20a has a transistor 31Aa, a transistor 31Ba, a capacitor 41a, and a conductor 261a.
  • the transistor 31Aa has a conductor 241Aa, a conductor 242A, and a conductor 260Aa.
  • the transistor 31Ba has a conductor 241Ba, a conductor 242Ba, and a conductor 260Ba.
  • the capacitor 41a has a conductor 262Ba, an insulator 263a, and a conductor 264a.
  • the memory cell 20b has a transistor 31Ab, a transistor 31Bb, a capacitor 41b, and a conductor 261b.
  • the transistor 31Ab has a conductor 241Ab, a conductor 242A, and a conductor 260Ab.
  • the transistor 31Bb includes a conductor 241Bb, a conductor 242Bb, and a conductor 260Bb.
  • the capacitor 41b has a conductor 262Bb, an insulator 263b, and a conductor 264b.
  • the conductor 290A is electrically connected to the conductor 242A.
  • the semiconductor device 10A has a symmetrical configuration with the one-dot chain line of C1-C2 as the axis of symmetry.
  • the memory cell 20b is arranged at a line-symmetrical position with respect to the memory cell 20a with the conductor 290A as the axis of symmetry. Therefore, the memory cell 20a and the memory cell 20b can be collectively called a pair of memory cells.
  • the conductor 242A has a region functioning as the other of the source and drain electrodes of the transistor 31Aa and a region functioning as the other of the source and drain electrodes of the transistor 31Ab.
  • the semiconductor device 10A can be used as a memory device.
  • FIG. 10C shows a circuit diagram when the semiconductor device 10A is used as a memory device.
  • the semiconductor device 10A can be rephrased as a memory device having memory cells 20a and 20b.
  • the memory cell 20a has a transistor 31Aa, a transistor 31Ba, and a capacitor 41a.
  • the memory cell 20b has a transistor 31Ab, a transistor 31Bb, and a capacitor 41b.
  • a gate electrode is electrically connected to the wiring WWLa
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41a
  • the other of the source electrode and the drain electrode is electrically connected to the wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 41a
  • one of the source and drain electrodes is electrically connected to the wiring SLa
  • the other of the source and drain electrodes is electrically connected to the wiring RBLa.
  • the other electrode of the capacitor 41a is connected to the wiring CLa.
  • a gate electrode is electrically connected to the wiring WWLb, one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41b, and the other of the source electrode and the drain electrode is electrically connected to the wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 41b, one of the source and drain electrodes is electrically connected to the wiring SLb, and the other of the source and drain electrodes is electrically connected to the wiring RBLb. connected to The other electrode of capacitor 41b is connected to line CLb.
  • the wiring WWLa corresponds to the conductor 262Aa
  • the wiring WBL corresponds to the conductor 290A
  • the wiring SLa corresponds to the conductor 241Ba
  • the wiring RBLa corresponds to the conductor 290Ba
  • the wiring CLa corresponds to the conductor 264a.
  • the wiring WWLb corresponds to the conductor 262Ab
  • the wiring SLb corresponds to the conductor 241Bb
  • the wiring RBLb corresponds to the conductor 290Bb
  • the wiring CLb corresponds to the conductor 264b.
  • the wiring WBL is shared by the memory cell 20a and the memory cell 20b. That is, the write bit line is shared by the memory cells 20a and 20b.
  • the conductor 290A functions as a write bit line for the memory cell 20a and as a write bit line for the memory cell 20b.
  • connection between the memory cell 20a, the memory cell 20b, and the wiring is configured as described above, so that a semiconductor device that can be miniaturized or highly integrated can be provided.
  • the semiconductor device 10A can be used as a storage device having a pair of memory cells.
  • a memory cell array can be configured by arranging a pair of memory cells in a matrix.
  • FIG. 11A shows an example of a memory cell array in which a plurality of pairs of memory cells are arranged in the X direction. Note that FIG. 11A shows a region including three pairs of memory cells.
  • FIG. 11A a pair of memory cells is configured by the memory cell 20a and the memory cell 20b included in the area surrounded by the two-dot chain line.
  • FIG. 11A shows a structure in which a conductor 290Ba, a conductor 290A, and a conductor 290Bb are arranged on the same straight line in a pair of memory cells.
  • a straight line connecting conductors 290Ba, 290A, and 290Bb is parallel to the Y direction. That is, in a pair of memory cells, a straight line connecting the conductors 290Ba, 290A, and 290Bb is perpendicular to the X direction.
  • the present invention is not limited to this.
  • FIG. 11B is a top view showing another example of a memory cell array. Note that FIG. 10B can be referred to for the cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 11B.
  • a pair of memory cells is configured by the memory cell 20a and the memory cell 20b included in the area surrounded by the two-dot chain line. Also, similar to the pair of memory cells shown in FIG. 11A, conductor 290A is shared between memory cell 20a and memory cell 20b.
  • a straight line connecting conductors 290A and 290Ba electrically connected to the memory cell 20a is inclined in the X direction. Note that the conductor 262Aa, the conductor 264a, and the conductor 241Ba are provided extending in the X direction. not orthogonal.
  • a straight line connecting conductors 290A and 290Bb electrically connected to the memory cell 20b is inclined in the X direction.
  • the conductor 262Ab, the conductor 264b, and the conductor 241Bb are provided extending in the X direction, so that the straight line corresponds to the direction in which the conductor 262Ab, the conductor 264b, and the conductor 241Bb extend. not orthogonal.
  • the memory density of the memory cell array may be increased.
  • the pair of memory cells has a symmetrical configuration with the dashed-dotted line A3-A4 as the axis of symmetry, but the present invention is not limited to this.
  • a pair of memory cells may have an asymmetric configuration.
  • FIG. 11C is a top view showing another example of a memory cell array. Note that FIG. 10B can be referred to for the cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 11C.
  • a pair of memory cells is configured by the memory cell 20a and the memory cell 20b included in the area surrounded by the two-dot chain line. Also, similar to the pair of memory cells shown in FIG. 11A, conductor 290A is shared between memory cell 20a and memory cell 20b.
  • the conductor 290A does not have to be positioned on the straight line connecting the conductor 290Ba and the conductor 290Bb.
  • the conductor 242Ba and the conductor 242Bb do not have to be positioned on the extension of the conductor 242A in the Y direction.
  • the area occupied by the conductor 262B can be increased and the capacitance of the capacitor 41 can be increased.
  • the degree of freedom in designing the memory cell array can be increased.
  • the conductors 242Ba and 242Bb may be provided extending in the Y direction without providing the conductors 290Ba and 290Bb.
  • the conductor 242Ba and the conductor 242Bb have regions functioning as the wiring RBLa and the wiring RBLb, respectively.
  • the direction in which the conductor 242Ba extends is orthogonal to the direction in which the conductor 241Ba extends
  • the direction in which the conductor 242Bb extends is orthogonal to the direction in which the conductor 241Bb extends.
  • a memory cell array in which memory cells are arranged in a matrix may be formed by arranging a plurality of memory cell arrays shown in any one of FIGS. 11A to 11C in the Y direction.
  • the conductor 242Ba of the memory cell 20a replaces the conductor 242Bb of the memory cell 20b adjacent to the A1 side of the memory cell 20a.
  • You can also serve as The conductor 290Ba electrically connected to the conductor 242Ba of the memory cell 20a may also serve as the conductor 290Bb electrically connected to the conductor 242Bb of the memory cell 20b adjacent to the A1 side of the memory cell 20a. good.
  • the read bit line is shared between the memory cells 20a and 20b adjacent in the Y direction. Therefore, a semiconductor device that can be miniaturized or highly integrated can be provided. Note that the read bit line may also be shared between the memory cell 20b and the memory cell 20a adjacent to the memory cell 20b on the A2 side.
  • FIG. 12A and 12B are a top view and a cross-sectional view, respectively, showing a configuration example of the semiconductor device 10B.
  • FIG. 12A is a top view of the semiconductor device 10B.
  • FIG. 12B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 12A. Note that some elements are omitted in the top view of FIG. 12A for clarity of illustration.
  • the semiconductor device 10B has a memory cell 20c, a memory cell 20d, a conductor 262Ac, a conductor 262Ad, a conductor 290Ac, a conductor 290Ad, and a conductor 290B. Also, the memory cell 20c is provided in the same layer as the memory cell 20d.
  • the memory cell 20c has a transistor 31Ac, a transistor 31Bc, a capacitor 41c, and a conductor 261c.
  • the transistor 31Ac has a conductor 241Ac, a conductor 242Ac, and a conductor 260Ac.
  • the transistor 31Bc has a conductor 241Bc, a conductor 242B, and a conductor 260Bc.
  • the capacitor 41c has a conductor 262Bc, an insulator 263c, and a conductor 264c.
  • the memory cell 20d has a transistor 31Ad, a transistor 31Bd, a capacitor 41d, and a conductor 261d.
  • the transistor 31Ad has a conductor 241Ad, a conductor 242Ad, and a conductor 260Ad.
  • the transistor 31Bd has a conductor 241Bd, a conductor 242B, and a conductor 260Bd.
  • the capacitor 41d has a conductor 262Bd, an insulator 263d, and a conductor 264d.
  • the conductor 290B is electrically connected to the conductor 242B.
  • the semiconductor device 10B has a symmetrical configuration with the one-dot chain line of C1-C2 as the axis of symmetry.
  • the memory cell 20d is arranged at a line-symmetrical position with respect to the memory cell 20c with the conductor 290B as the axis of symmetry. Therefore, the memory cell 20c and the memory cell 20d can collectively be called a pair of memory cells.
  • the conductor 242B has a region functioning as the other of the source and drain electrodes of the transistor 31Ac and a region functioning as the other of the source and drain electrodes of the transistor 31Ad.
  • the semiconductor device 10B can be used as a memory device.
  • FIG. 12C shows a circuit diagram when the semiconductor device 10B is used as a memory device.
  • the semiconductor device 10B can be rephrased as a memory device having memory cells 20c and 20d.
  • the memory cell 20c has a transistor 31Ac, a transistor 31Bc, and a capacitor 41c.
  • the memory cell 20d has a transistor 31Ad, a transistor 31Bd, and a capacitor 41d.
  • a gate electrode is electrically connected to the wiring WWLc
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41c
  • the other of the source electrode and the drain electrode is electrically connected to the wiring WBLc.
  • the gate electrode is electrically connected to one electrode of the capacitor 41c
  • one of the source and drain electrodes is electrically connected to the wiring SLc
  • the other of the source and drain electrodes is electrically connected to the wiring RBL.
  • the other electrode of capacitor 41c is connected to line CLc.
  • a gate electrode is electrically connected to the wiring WWLd
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41d
  • the other of the source electrode and the drain electrode is electrically connected to the wiring WBLd.
  • the gate electrode is electrically connected to one electrode of the capacitor 41d
  • one of the source and drain electrodes is electrically connected to the wiring SLd
  • the other of the source and drain electrodes is electrically connected to the wiring RBL.
  • the other electrode of the capacitor 41d is connected to the line CLd.
  • the wiring WWLc corresponds to the conductor 262Ac
  • the wiring WBLc corresponds to the conductor 290Ac
  • the wiring SLc corresponds to the conductor 241Bc
  • the wiring RBL corresponds to the conductor 290B
  • the wiring CLc corresponds to the conductor 264c.
  • the wiring WWLd corresponds to the conductor 262Ad
  • the wiring WBLd corresponds to the conductor 290Ad
  • the wiring SLd corresponds to the conductor 241Bd
  • the wiring CLd corresponds to the conductor 264d.
  • the wiring RBL is shared by the memory cell 20c and the memory cell 20d. That is, the read bit line is shared by the memory cell 20c and the memory cell 20d.
  • the conductor 290B functions as a read bit line for the memory cell 20c and as a read bit line for the memory cell 20d.
  • connection between the memory cell 20c, the memory cell 20d, and the wiring is configured as described above, so that a semiconductor device that can be miniaturized or highly integrated can be provided.
  • the semiconductor device 10B can be used as a memory device having a pair of memory cells.
  • a memory cell array can be configured by arranging a pair of memory cells in a matrix.
  • the conductor 242Ac of the memory cell 20c is connected to the conductor 242Ad of the memory cell 20d adjacent to the A1 side of the memory cell 20c.
  • the conductor 290Ac electrically connected to the conductor 242Ac of the memory cell 20c may also serve as the conductor 290Ad electrically connected to the conductor 242Ad of the memory cell 20d adjacent to the A1 side of the memory cell 20c. good.
  • the memory cell 20c and the memory cell 20d adjacent in the Y direction share the write bit line. Therefore, a semiconductor device that can be miniaturized or highly integrated can be provided. Note that the memory cell 20d and the memory cell 20c adjacent to the memory cell 20d on the A2 side may also share the write bit line.
  • FIG. 13A is a cross-sectional view of the semiconductor device 10C. Note that FIG. 1A can be referred to for a top view of the semiconductor device 10C.
  • the semiconductor device 10C has a memory cell 20e and a memory cell 20f on the memory cell 20e. That is, the semiconductor device 10C has a configuration in which two memory cells are arranged in the Z direction. In other words, the semiconductor device 10C has a structure in which two memory cells are stacked. Alternatively, the semiconductor device 10C has a structure in which two layers including memory cells (also referred to as memory layers) are stacked. The semiconductor device 10C also has a conductor 290A and a conductor 290B.
  • Each of the memory cells 20e and 20f has the same configuration as the memory cell 20 shown in FIGS. 1A and 1B. Therefore, for details of the configuration examples of the memory cells 20e and 20f, the description in ⁇ Structure Example 1 of Semiconductor Device> can be referred to.
  • the conductor 290A is electrically connected to each of the conductor 242A of the memory cell 20e and the conductor 242A of the memory cell 20f.
  • the conductor 290B is electrically connected to the conductor 242B of the memory cell 20e and the conductor 242B of the memory cell 20f.
  • the semiconductor device 10C can be used as a storage device.
  • FIG. 13B shows a circuit diagram when the semiconductor device 10C is used as a memory device.
  • the semiconductor device 10C can be rephrased as a memory device having memory cells 20e and 20f. Each of memory cell 20 e and memory cell 20 f has transistor 31 A, transistor 31 B, and capacitor 41 .
  • a gate electrode is electrically connected to the wiring WWLe
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41 included in the memory cell 20e
  • the source electrode and the drain electrode are electrically connected to one electrode of the capacitor 41 included in the memory cell 20e.
  • the other drain electrode is electrically connected to the wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 41 included in the memory cell 20e
  • one of the source electrode and the drain electrode is electrically connected to the wiring SLe
  • the source electrode and the drain electrode are electrically connected to the wiring SLe.
  • the other of the drain electrodes is electrically connected to the wiring RBL.
  • the other electrode of capacitor 41 of memory cell 20e is connected to line CLe.
  • a gate electrode is electrically connected to the wiring WWLf
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 41 included in the memory cell 20f
  • the source electrode and the drain electrode are electrically connected to one electrode of the capacitor 41 included in the memory cell 20f.
  • the other drain electrode is electrically connected to the wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 41 included in the memory cell 20f
  • one of the source electrode and the drain electrode is electrically connected to the wiring SLf
  • the source electrode and the drain electrode are electrically connected to the wiring SLf.
  • the other of the drain electrodes is electrically connected to the wiring RBL.
  • the other electrode of the capacitor 41 included in the memory cell 20f is connected to the wiring CLf.
  • the wiring WBL corresponds to the conductor 290A
  • the wiring RBL corresponds to the conductor 290B.
  • the wiring WBL is shared by the memory cells 20e and 20f. That is, the write bit line is shared by the memory cells 20e and 20f.
  • the conductor 290A functions as a write bit line for the memory cell 20e and as a write bit line for the memory cell 20f.
  • the wiring RBL is shared by the memory cell 20e and the memory cell 20f. That is, the read bit line is shared by the memory cells 20e and 20f.
  • the conductor 290B functions as a read bit line for the memory cell 20e and as a read bit line for the memory cell 20f.
  • the memory capacity of the memory device can be increased without increasing the area occupied by the memory cells. Therefore, the area occupied by 1 bit is reduced, and a small semiconductor device with a large storage capacity can be realized.
  • FIG. 13A shows a structure in which the conductor 290A is in contact with the upper surface of the conductor 242A of the memory cell 20e and the lower surface of the conductor 242A of the memory cell 20f. Also, a configuration is shown in which the conductor 290B is in contact with the upper surface of the conductor 242B of the memory cell 20e and the lower surface of the conductor 242B of the memory cell 20f.
  • the present invention is not limited to this.
  • the conductor 242A of the memory cell 20e and the conductor 242A of the memory cell 20f may be electrically connected by a structure composed of a plurality of conductors.
  • the conductor 242A of the memory cell 20e and the conductor 242A of the memory cell 20f are the conductor provided in the opening of the insulator 270 and the conductor 241A.
  • a conductor provided in the same layer as the conductor 241B, a conductor provided in openings of the insulators 210 and 276, a conductor provided in the same layer as the conductors 262A and 262B, and , the insulator 274 and the insulator 272 may be electrically connected through a structure made of a conductor provided in an opening of the insulator 274 and the insulator 272 .
  • the conductor 242A of the memory cell 20e and the conductor 242A of the memory cell 20f may be electrically connected by a conductor extending in the Z direction.
  • the conductor 242B of the memory cell 20e and the conductor 242B of the memory cell 20f may be electrically connected by a conductor extending in the Z direction.
  • the conductor 290A may extend in the Z direction and have a region in contact with the upper and side surfaces of the conductor 242A.
  • the conductor 290B may have a region extending in the Z direction and in contact with the top surface and the side surface of the conductor 242B.
  • connection electrode between the conductor 242A and the conductor 290A there is no need to separately provide a connection electrode between the conductor 242B and the conductor 290B.
  • a semiconductor device with a high degree of integration of memory cells can be provided.
  • the contact between the conductor 290A and the conductor 242A is sometimes called a topside contact.
  • the conductor 290A may contact a portion of the lower surface of the conductor 242A.
  • the area of the region where the conductor 290A and the conductor 242A are in contact can be further increased. The same applies to the contact between the conductor 290B and the conductor 242B.
  • FIG. 13A shows a configuration in which two layers of the memory cells 20 shown in FIG. 1B are stacked.
  • the memory cells to be stacked are not particularly limited as long as the memory cells positioned below and the memory cells positioned above share write bit lines and read bit lines.
  • a pair of memory cells included in the semiconductor device 10A may be stacked in two layers, or a pair of memory cells included in the semiconductor device 10B may be stacked in two layers.
  • two layers of memory cell arrays in which a plurality of memory cells are arranged in at least one of the X direction and the Y direction may be stacked.
  • the storage layer can be said to be a layer including a memory cell array.
  • FIG. 13A shows a configuration in which two storage layers are stacked
  • the present invention is not limited to this.
  • Three or more memory layers may be laminated.
  • ⁇ Structure Example 2 of Semiconductor Device> An example of a semiconductor device that is different from the semiconductor device shown in ⁇ Structure Example 1 of Semiconductor Device> is described below.
  • structures having the same functions as the structures constituting the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> are denoted by the same reference numerals.
  • portions different from those of the semiconductor device shown in ⁇ Structure Example 1 of Semiconductor Device> will be mainly described, and descriptions of overlapping portions will be omitted.
  • FIG. 15A and 15B are a top view and a cross-sectional view, respectively, of another structural example of the semiconductor device of one embodiment of the present invention.
  • FIG. 15A is a top view of the semiconductor device 10D.
  • FIG. 15B is a cross-sectional view of the semiconductor device 10D, and is also a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 15A. Note that some elements are omitted in the top view of FIG. 15A for clarity of illustration.
  • the semiconductor device 10D includes an insulator 210 on a substrate (not shown), a memory cell 21 on the insulator 210, a conductor 262A, a conductor 290A, a conductor 290B, and an insulator on the insulator 210. 212, insulator 263 on insulator 212, insulator 270 on insulator 263, insulator 272 on insulator 270, insulator 274 on insulator 272, insulator on insulator 274 276 and .
  • Memory cell 21 is electrically connected to each of conductor 262A, conductor 290A, and conductor 290B.
  • the memory cell 21 has a capacitor 42, a transistor 31A on the capacitor 42, a transistor 31B, a conductor 261, and a conductor 262B. Note that the transistor 31A is provided in the same layer as the transistor 31B. That is, it can be said that the memory cell 21 has a configuration in which the capacitor 41 is replaced with the capacitor 42 in the memory cell 20 shown in FIG. 1B.
  • the capacitor 42 has a conductor 264, an insulator 263 on the conductor 264, and a conductor 241A on the insulator 263.
  • the conductor 241A has a region that functions as one electrode of the capacitor 42
  • the conductor 264 has a region that functions as the other electrode of the capacitor 42
  • the insulator 263 has a region that functions as a dielectric of the capacitor 42. have.
  • the conductors 241B, 262A, and 264 are provided extending in the X direction, similarly to the configurations shown in FIGS. 1A and 1B (FIG. 15A). Also, the conductor 290A and the conductor 290B are provided extending in the Z direction (FIG. 15B). With this structure, the direction in which the conductor 262A extends is orthogonal to the direction in which the conductor 290A extends. Also, the direction in which the conductor 241B extends is orthogonal to the direction in which the conductor 290B extends.
  • the capacitor 42 has a planar shape, but the present invention is not limited to this.
  • the shape of volume 42 may be cylindrical.
  • FIG. 15B shows a configuration in which conductors 261 and 262B are provided.
  • the present invention is not limited to this.
  • a structure in which the conductor 261 is not provided and part of the conductor 262B is provided in the openings provided in the insulators 274, 272, and 270 may be employed.
  • the conductor 262B can have the function of the conductor 261 as well.
  • FIG. 15A can be referred to for the top view of the semiconductor device illustrated in FIG. 16A.
  • the configuration of the semiconductor device 10D shown in FIG. 15B is a configuration in which the conductor 262B of the semiconductor device 10D shown in FIG. I can say that there is.
  • FIG. 15B shows a configuration in which an insulator 212 is provided.
  • the present invention is not limited to this.
  • the insulator 212 may not be provided.
  • the insulator 263 has regions in contact with the top surface and side surfaces of the conductor 264 and the top surface of the insulator 210 . Since the insulator 212 is not provided in the structure shown in FIG. 16B, the number of steps in manufacturing the semiconductor device can be reduced.
  • FIG. 15A can be referred to for the top view of the semiconductor device illustrated in FIG. 16B.
  • the conductors 241A and 241B are provided on the insulator 263. That is, it can be said that the conductor 241B is provided in the same layer as the conductor 241A. At this time, the shortest distance from the top surface of the conductor 241B to the bottom surface of the conductor 242B is longer than the shortest distance from the top surface of the conductor 241A to the bottom surface of the conductor 242A. That is, the channel length of transistor 31B is longer than the channel length of transistor 31A.
  • the channel capacitance (the capacitance between the gate electrode and the channel formation region) of the transistor 31B functioning as a reading transistor is increased, and the capacitance of the capacitor 42 can be decreased in some cases. Therefore, the area occupied by the capacitor 42 can be reduced, and miniaturization or high integration of memory cells can be achieved.
  • the transistor 31A and the transistor 31B are vertically structured transistors, and it is relatively easy to shorten the channel length. By shortening the channel length of the transistor 31A functioning as a write transistor and lengthening the channel length of the transistor 31B functioning as a read transistor, a memory cell with high write speed and high read accuracy can be realized.
  • the channel length of the transistor 31B is longer than the channel length of the transistor 31A, so the channel widths of the transistors 31A and 31B are adjusted to manufacture the semiconductor device 10D.
  • the transistor 31B functioning as a reading transistor a memory cell with high reading accuracy and high reading speed is realized by increasing the diameter of the opening provided with the metal oxide 230, the insulator 250, and the conductor 260. can.
  • the channel width of the transistor 31B is larger than the channel width of the transistor 31A.
  • the diameter of the opening provided in the conductor 242B is larger than the diameter of the opening provided in the conductor 242A.
  • the semiconductor device 10D can be used as a storage device.
  • FIG. 15C shows a circuit diagram when the semiconductor device 10D is used as a memory device.
  • the semiconductor device 10D can be rephrased as a storage device having memory cells 21 .
  • the memory cell 21 has a transistor 31A, a transistor 31B, and a capacitor .
  • the gate electrode is electrically connected to the wiring WWL
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 42
  • the source electrode and the drain electrode are electrically connected.
  • the other is electrically connected to wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 42
  • one of the source electrode and the drain electrode is electrically connected to the wiring SL
  • the other of the source electrode and the drain electrode is electrically connected to the wiring RBL.
  • connected to The other electrode of capacitor 42 is electrically connected to line CL.
  • the transistor 31A and the transistor 31B are not subjected to thermal history when the capacitor 42 is manufactured. Therefore, it is possible to suppress variations in the threshold voltage of the transistors 31A and 31B, deterioration of the electrical characteristics of the transistors such as an increase in parasitic resistance, and an increase in variations in the electrical characteristics due to the deterioration of the electrical characteristics. Therefore, a semiconductor device having favorable electrical characteristics can be provided. In addition, a semiconductor device with little variation in electrical characteristics of transistors can be provided. In addition, a highly reliable semiconductor device can be provided.
  • the semiconductor device 10D can be used as a storage device having memory cells 21.
  • a memory cell array can be configured by arranging the memory cells 21 in a matrix. For example, as in the configuration shown in FIG. 9A, a memory cell array in which a plurality of memory cells 21 are arranged in the X direction may be configured, or as in the configuration shown in FIG. A plurality of memory cell arrays may be arranged in each direction. Also, a plurality of layers including memory cells 21 or memory cell arrays may be stacked.
  • two adjacent memory cells 21 may share the write bit line, or as described in [Modification 1-2] above.
  • two adjacent memory cells 21 may share a read bit line, or two stacked memory cells 21 may share a write bit line and a read bit line as described in [Modification 1-3] above. You can share lines.
  • FIG. 13A shows a structure in which memory cells having the same structure are stacked, the present invention is not limited to this. Memory cells with different configurations may be stacked as long as the configuration of the transistor included in the memory cell located above is the same as the configuration of the transistor included in the memory cell located below.
  • FIG. 17A is a cross-sectional view of the semiconductor device 10E.
  • the semiconductor device 10E has a memory cell 20, a memory cell 21 on the memory cell 20, a conductor 290A, and a conductor 290B.
  • the memory cell 20 has the same configuration as the memory cell 20 shown in FIGS. 1A and 1B. Therefore, for details of the configuration example of the memory cell 20, the description in ⁇ Structure Example 1 of Semiconductor Device> can be referred to. Also, the memory cell 21 has the same configuration as the memory cell 21 shown in FIGS. 15A and 15B. Therefore, for details of the structure example of the memory cell 21, the description in ⁇ Structure Example 2 of Semiconductor Device> can be referred to.
  • the semiconductor device 10E has a configuration in which memory cells with different configurations are arranged in the Z direction. In other words, the semiconductor device 10E has a configuration in which memory cells with different configurations are stacked.
  • the conductor 264 also functions as the other electrode of the capacitor 41 of the memory cell 20 and the other electrode of the capacitor 42 of the memory cell 21 . With this structure, the number of manufacturing steps of the memory device can be reduced, and productivity can be improved.
  • the semiconductor device 10E can be used as a memory device.
  • FIG. 17B shows a circuit diagram when the semiconductor device 10E is used as a memory device.
  • the semiconductor device 10E can be rephrased as a memory device having the memory cells 20 and 21.
  • FIG. 17B shows a circuit diagram when the semiconductor device 10E is used as a memory device.
  • the semiconductor device 10E can be rephrased as a memory device having the memory cells 20 and 21.
  • the wiring CL is shared by the memory cell 20 and the memory cell 21 . That is, the capacity line is shared by the memory cells 20 and 21 .
  • the conductor 264 has a function as a capacity line of the memory cell 20 and a function as a capacity line of the memory cell 21 .
  • each of the wiring WBL and the wiring RBL is shared by the memory cell 20 and the memory cell 21 . That is, the write bit line and the read bit line are shared by the memory cells 20 and 21, respectively.
  • the conductor 290A has a function as a write bit line for the memory cell 20 and a function as a write bit line for the memory cell 21 .
  • the conductor 290B also functions as a read bit line for the memory cell 20 and as a read bit line for the memory cell 21 .
  • the memory capacity of the memory device can be increased without increasing the area occupied by the memory cells. Therefore, the area occupied by 1 bit is reduced, and a small semiconductor device with a large storage capacity can be realized.
  • the semiconductor device 10E can be used as a memory device having a pair of memory cells sharing the wiring CL.
  • a memory cell array can be configured by arranging a plurality of pairs of memory cells in at least one of the X direction and the Y direction.
  • FIG. 18A and 18B are a top view and a cross-sectional view, respectively, of another structural example of the semiconductor device of one embodiment of the present invention.
  • FIG. 18A is a top view of the semiconductor device 10F.
  • FIG. 18B is a cross-sectional view of the semiconductor device 10F, and is also a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 18A. Note that some elements are omitted in the top view of FIG. 18A for clarity of illustration.
  • the semiconductor device 10F includes an insulator 210 on a substrate (not shown), a memory cell 22 on the insulator 210, a conductor 290A, a conductor 290B, an insulator 212 on the insulator 210, and an insulator It has an insulator 263 on 212 , an insulator 270 on insulator 263 , an insulator 272 on insulator 270 , and an insulator 276 on insulator 272 .
  • Memory cell 22 is electrically connected to each of conductor 290A and conductor 290B.
  • the memory cell 22 has a capacitor 42 , a transistor 32 A on the capacitor 42 , a transistor 32 B, and a conductor 261 .
  • the transistor 32A is provided in the same layer as the transistor 32B. That is, it can be said that the memory cell 22 has a configuration in which the transistors 31A and 31B in the memory cell 21 shown in FIG. 15B are replaced with the transistors 32A and 32B, respectively.
  • the transistor 32A has a conductor 241A, a conductor 262A over the conductor 241A, and a conductor 242A over the conductor 262A.
  • Conductor 241A has a region that functions as one of the source and drain electrodes of transistor 32A
  • conductor 242A has a region that functions as the other of the source and drain electrodes of transistor 32A
  • conductor 262A has a region that functions as the other of the source and drain electrodes of transistor 32A. has a region functioning as a gate electrode.
  • the transistor 32B has a conductor 241B, a conductor 262B over the conductor 241B, and a conductor 242B over the conductor 262B.
  • Conductor 241B has a region that functions as one of the source and drain electrodes of transistor 32B
  • conductor 242B has a region that functions as the other of the source and drain electrodes of transistor 32B
  • conductor 262B has a region that functions as the other of the source and drain electrodes of transistor 32B. has a region functioning as a gate electrode.
  • the transistor 32A is provided in the same layer as the transistor 32B. That is, the conductor 241A is provided in the same layer as the conductor 241B, the conductor 262A is provided in the same layer as the conductor 262B, and the conductor 242A is provided in the same layer as the conductor 242B. Specifically, the conductors 241A and 241B are provided over the insulator 263, the conductors 262A and 262B are provided over the insulator 270, and the conductors 242A and 242B are provided over the insulator 272. be provided.
  • the conductor 241A is electrically connected to the conductor 261, and the conductor 261 is electrically connected to the conductor 262B. That is, the conductor 261 has a function of electrically connecting the conductor 262B and the conductor 241A.
  • Conductor 290A is electrically connected to conductor 242A, and conductor 290B is electrically connected to conductor 242B.
  • conductors 241B, 262A, and 264 are provided extending in the X direction (FIG. 18A). Also, the conductor 290A and the conductor 290B are provided extending in the Z direction (FIG. 18B).
  • the direction in which the conductor 262A extends is orthogonal to the direction in which the conductor 290A extends.
  • the direction in which the conductor 241B extends is orthogonal to the direction in which the conductor 290B extends.
  • FIG. 18B shows a configuration in which conductors 261 and 262B are provided.
  • the present invention is not limited to this.
  • a structure in which the conductor 261 is not provided may be employed by providing part of the conductor 262B in an opening of the insulator 270 .
  • the conductor 262B can have the function of the conductor 261 as well. With such a structure, the number of steps in manufacturing a semiconductor device can be reduced.
  • the semiconductor device 10F can be used as a memory device.
  • FIG. 18C shows a circuit diagram when the semiconductor device 10F is used as a memory device.
  • the semiconductor device 10F can be rephrased as a storage device having the memory cells 22 .
  • the memory cell 22 has a transistor 32A, a transistor 32B, and a capacitor .
  • the gate electrode is electrically connected to the wiring WWL
  • one of the source electrode and the drain electrode is electrically connected to one electrode of the capacitor 42
  • the source electrode and the drain electrode are electrically connected to one electrode.
  • the other is electrically connected to wiring WBL.
  • the gate electrode is electrically connected to one electrode of the capacitor 42
  • one of the source and drain electrodes is electrically connected to the wiring SL
  • the other of the source and drain electrodes is electrically connected to the wiring RBL. connected to The other electrode of capacitor 42 is connected to line CL.
  • FIG. 20A to 20D are top views and cross-sectional views showing configuration examples of transistors included in the memory cell 22.
  • FIG. 20A is a top view of transistor 32.
  • FIG. 20B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 20A
  • FIG. 20C is a cross-sectional view of the portion indicated by the dashed line A3-A4 in FIG. 20A.
  • FIG. 20D is a top view of the portion indicated by the dashed-dotted line B1-B2 in FIG. 20B. Note that some elements are omitted from the top views of FIGS. 20A and 20D for clarity of illustration.
  • Transistor 32 has conductor 241 and insulator 270 on insulator 263 , insulator 250 and metal oxide 230 on conductor 241 , insulator 275 on metal oxide 230 , and conductor 270 on insulator 270 . It has a body 262 and an insulator 272 and a conductor 242 over insulator 272 , insulator 250 , metal oxide 230 , and insulator 275 .
  • the conductor 241 has a region that functions as one of the source and drain electrodes of the transistor 32
  • the conductor 242 has a region that functions as the other of the source and drain electrodes of the transistor 32
  • the conductor 262 has a region that functions as the other of the source and drain electrodes of the transistor 32 .
  • Metal oxide 230 has a region that functions as a channel forming region.
  • Insulator 250 has a region that functions as a gate insulator for transistor 32 .
  • An opening reaching the conductor 241 is provided in the insulator 272 , the conductor 262 , and the insulator 270 .
  • the opening has a region overlapping with the conductor 241 in top view.
  • an insulator 250, a metal oxide 230, and an insulator 275 are placed in the opening. Note that the opening can be said to include the opening of the insulator 272 , the opening of the conductor 262 , and the opening of the insulator 270 .
  • the conductor 262 has an opening that overlaps with the conductor 241 when viewed from above.
  • the insulator 250 is provided in contact with the insulator 272 , the conductor 262 , and part of the bottom surface and the side surface of the opening provided in the insulator 270 .
  • the insulator 250 has regions in contact with the side surfaces of the opening of the conductor 262 and part of the top surface of the conductor 241 .
  • the insulator 250 has a cylindrical shape with a hollow portion.
  • the metal oxide 230 is provided in the insulator 272 , the conductor 262 , and the opening provided in the insulator 270 with the insulator 250 interposed therebetween.
  • the metal oxide 230 has regions in contact with the conductors 241 and 242 and regions overlapping with the conductor 262 with the insulator 250 interposed therebetween.
  • the metal oxide 230 has a region in contact with the conductors 241 and 242 and a region facing the conductor 262 with the insulator 250 interposed therebetween.
  • the metal oxide 230 has recesses. Note that in the case where the diameters of the openings provided in the insulator 272, the conductor 262, and the insulator 270 are small, the metal oxide 230 may not have recesses. Alternatively, the metal oxide 230 may have recesses with small diameters.
  • the insulator 275 is provided so as to fill the concave portion of the metal oxide 230 .
  • the insulator 275 is not necessarily provided when the metal oxide 230 does not have a recess.
  • the metal oxide 230 may have a gap instead of the insulator 275 .
  • the gap is provided between the metal oxide 230 and the conductor 242 .
  • the void contains, for example, one or more selected from air, nitrogen, oxygen, carbon dioxide, and Group 18 elements.
  • the channel length of the transistor 32 is the height (depth) of openings provided in the insulator 272 , the conductor 262 , and the insulator 270 . Therefore, the channel length of the transistor 32 can be adjusted by the height (depth) of the opening. Note that when the conductor 241 does not have a recess in a region overlapping with the opening, the channel length of the transistor 32 can be regarded as the shortest distance from the top surface of the conductor 241 to the bottom surface of the conductor 242 in a cross-sectional view. .
  • the thickness of the insulator 270 in the region overlapping with the conductor 241, the thickness of the conductor 262, and the thickness of the insulator 272 in the region overlapping with the conductor 262 are adjusted. It is preferable to adjust the film thickness. For example, by thinning the insulators 270 and 272, the transistor 32 with a short channel length can be manufactured.
  • the channel width of the transistor 32 is the length of the region where the insulator 250 and the metal oxide 230 are in contact with each other when viewed from the top, and the length of the contour (periphery) of the metal oxide 230 when viewed from the top. be. That is, the channel width of the transistor 32 can be adjusted by the size (also referred to as diameter) of the opening provided in the insulator 270 when viewed from above. For example, by increasing the diameter of the opening, the transistor 32 with a large channel width can be manufactured.
  • the transistor 32 has a structure in which a channel forming region is surrounded by a gate electrode. Therefore, the transistor 32 can be said to be a transistor with a GAA (Gate-All-Around) structure.
  • GAA Gate-All-Around
  • FIG. 20D shows a configuration in which the top surface shape of the opening of the conductor 262 has a circular shape, but the present invention is not limited to this.
  • the top surface shape of the opening of the conductor 262 may be elliptical, polygonal, or polygonal with rounded corners.
  • the top surface of the metal oxide 230 coincides with the top surfaces of the insulators 272, 250, and 275, respectively.
  • the present invention is not limited to this.
  • the insulator 250 may be in contact with part of the top surface of the insulator 272 and the metal oxide 230 may be in contact with the top surface of the insulator 250 .
  • the insulator 250 does not contact the conductor 242 .
  • the contact area between the metal oxide 230 and the conductor 242 can be increased, and the on-state current of the transistor 32 can be increased.
  • the edge of the metal oxide 230 preferably coincides with the edge of the insulator 250 above the insulator 272 .
  • the conductor 242 has at least a region in contact with the metal oxide 230 .
  • conductor 242 has regions that contact top surfaces of insulator 272 , insulator 250 , metal oxide 230 , and insulator 275 .
  • the present invention is not limited to this.
  • the conductor 242 may have regions that contact the sides of the metal oxide 230 in regions that overlap the insulator 275 . With this structure, the contact area between the metal oxide 230 and the conductor 242 can be increased, and the on-state current of the transistor 31 can be increased.
  • FIG. 20B and 20C show a configuration in which the conductor 241 does not have a recess in the region overlapping the opening of the insulator 270.
  • FIG. Note that the shape of the conductor 241 is not particularly limited as long as the conductor 241 and the metal oxide 230 are in contact with each other in a region overlapping with the opening.
  • the conductor 241 may have a recess in the region overlapping the opening. In other words, a portion of the upper surface of the conductor 241 overlapping the opening may be removed.
  • the semiconductor device 10F may be configured without the insulator 212.
  • the insulator 263 has regions in contact with the top surface and side surfaces of the conductor 264 and the top surface of the insulator 210 . Therefore, the number of steps in manufacturing the semiconductor device can be reduced.
  • the conductors 241A and 241B are provided on the insulator 263. That is, it can be said that the conductor 241B is provided in the same layer as the conductor 241A.
  • the height (depth) of the openings provided in the insulator 272, the conductor 262B, and the insulator 270 is equal to the height (depth) of the openings provided in the insulator 272, the conductor 262A, and the insulator 270. ) becomes larger (deeper) than That is, the channel length of transistor 32B is longer than the channel length of transistor 32A. Therefore, the area occupied by the capacitor 42 can be reduced, and miniaturization or high integration of memory cells can be achieved. Also, a memory cell with high read accuracy can be realized. In addition, a memory cell with high writing speed and high reading accuracy can be realized.
  • the channel length of the transistor 32B is longer than the channel length of the transistor 32A, so the channel widths of the transistors 32A and 32B are preferably adjusted to manufacture the semiconductor device 10F.
  • the transistor 32B functioning as a reading transistor by increasing the diameter of the opening in which the metal oxide 230 and the insulator 250 are provided, a memory cell with high reading accuracy and high reading speed can be realized.
  • the channel width of the transistor 32B is larger than the channel width of the transistor 32A.
  • the diameter of the opening of the conductor 262B is larger than the diameter of the opening of the conductor 262A.
  • the semiconductor device 10F can be used as a memory device having memory cells 22.
  • a memory cell array can be configured by arranging the memory cells 22 in a matrix. For example, as in the configuration shown in FIG. 9A, a memory cell array in which a plurality of memory cells 22 are arranged in the X direction may be configured, or as in the configuration shown in FIG. A plurality of memory cell arrays may be arranged in each direction. Also, a plurality of layers including memory cells 22 or memory cell arrays may be stacked.
  • two adjacent memory cells 22 may share the write bit line, or as described in [Modification 1-2] above.
  • two adjacent memory cells 22 may share a read bit line, or two stacked memory cells 22 may share a write bit line and a read bit line as described in [Modification 1-3] above. You can share lines.
  • FIG. 22 is a cross-sectional view illustrating a structure example of a semiconductor device of one embodiment of the present invention.
  • the semiconductor device shown in FIG. 22 shows an example in which a layer having, for example, a transistor 300 is provided under the structure shown in FIG. 1B.
  • the transistor 300 can be provided in a memory cell driver circuit formed in a layer above the insulator 210, for example. Note that the configuration of layers above the insulator 210 in FIG. 22 is the same as that in FIG. 1B, and detailed description thereof will be omitted.
  • the transistor 300 is illustrated.
  • the transistor 300 is provided over a substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 including part of the substrate 311, and a source or drain region. and a low resistance region 314a and a low resistance region 314b.
  • Transistor 300 can be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a single crystal silicon substrate can be used.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover side surfaces and a top surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • SOI Silicon Insulator
  • transistor 300 illustrated in FIG. 22 is an example, and the structure thereof is not limited, and an appropriate transistor can be used depending on the circuit configuration or driving method.
  • a wiring layer provided with an interlayer film, a wiring, a plug, etc. may be provided between each structure.
  • the wiring layer can be provided in a plurality of layers depending on the design.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order over the transistor 300 as interlayer films.
  • a conductor 328 or the like is embedded in the insulator 320 and the insulator 322 .
  • a conductor 330 or the like is embedded in the insulators 324 and 326 . Note that the conductor 328 and the conductor 330 function as contact plugs or wirings.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape thereunder.
  • the top surface of the insulator 322 may be planarized by planarization using, for example, a CMP method to improve planarity.
  • FIG. 23A shows a schematic perspective view of a storage device of one embodiment of the present invention.
  • FIG. 23B shows a block diagram of a storage device of one embodiment of the present invention.
  • the memory device 500 shown in FIGS. 23A and 23B has a drive circuit layer 550 and n memory layers 511 (where n is an integer equal to or greater than 1).
  • the memory layers 511 each have a memory cell array 515 .
  • a memory cell array 515 has a plurality of memory cells 510 .
  • the n-layer memory layer 511 is provided on the drive circuit layer 550 .
  • the area occupied by the memory device 500 can be reduced. Also, the storage capacity per unit area can be increased.
  • the first memory layer 511 is indicated as a memory layer 511_1, the second memory layer 511 is indicated as a memory layer 511_2, and the third memory layer 511 is indicated as a memory layer 511_3.
  • the memory layer 511 of the k-th layer (k is an integer from 1 to n inclusive) is indicated as a memory layer 511_k
  • the memory layer 511 of the n-th layer is indicated as a memory layer 511_n. Note that in this embodiment and the like, when describing matters related to the entire n-layered memory layer 511, or when describing matters common to each layer of the n-layered memory layer 511, the term “storage layer 511” is simply used. sometimes.
  • the drive circuit layer 550 has a PSW 522 (power switch), a PSW 523 and a peripheral circuit 531 .
  • the peripheral circuit 531 has a peripheral circuit 541 , a control circuit 532 (control circuit), and a voltage generation circuit 533 .
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • Signal BW, signal CE, and signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • a signal PON1 and a signal PON2 are power gating control signals. The signal PON1 and the signal PON2 may be generated by the control circuit 532.
  • the control circuit 532 is a logic circuit having a function of controlling the overall operation of the storage device 500. For example, the control circuit logically operates the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation, read operation) of the memory device 500 . Alternatively, the control circuit 532 generates a control signal for the peripheral circuit 541 so that this operation mode is executed.
  • the voltage generation circuit 533 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 533 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 533, and voltage generation circuit 533 generates a negative voltage.
  • the peripheral circuit 541 is a circuit for writing data to and reading data from the memory cell 510 .
  • the peripheral circuit 541 includes a row decoder 542 (Row Decoder), a column decoder 544 (Column Decoder), a row driver 543 (Row Driver), a column driver 545 (Column Driver), an input circuit 547 (Input Cir.), an output circuit 548 ( Output Circuit) and a sense amplifier 546 (Sense Amplifier).
  • the row decoder 542 and column decoder 544 have the function of decoding the signal ADDR.
  • Row decoder 542 is a circuit for specifying a row to be accessed
  • column decoder 544 is a circuit for specifying a column to be accessed.
  • the row driver 543 has a function of selecting a wiring WWL (write word line) specified by the row decoder 542 .
  • the column driver 545 has a function of writing data to the memory cell 510, a function of reading data from the memory cell 510, a function of holding the read data, and the like.
  • the column driver 545 has a function of selecting the wiring WBL (write bit line) and the wiring RBL (read bit line) specified by the column decoder 544 .
  • the input circuit 547 has a function of holding the signal WDA. Data held by the input circuit 547 is output to the column driver 545 . Output data from the input circuit 547 is data (Din) to be written to the memory cell 510 . Data (Dout) read from the memory cells 510 by the column driver 545 is output to the output circuit 548 .
  • the output circuit 548 has a function of holding Dout. Also, the output circuit 548 has a function of outputting Dout to the outside of the storage device 500 . Data output from output circuit 548 is signal RDA.
  • the PSW 522 has the function of controlling the supply of VDD to the peripheral circuit 531.
  • PSW 523 has the function of controlling the supply of VHM to row driver 543 .
  • the high power supply voltage of the memory device 500 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • On/off of the PSW 522 is controlled by the signal PON1, and on/off of the PSW 523 is controlled by the signal PON2.
  • the number of power supply domains to which VDD is supplied is set to one, but it can be set to a plurality. In this case, a power switch may be provided for each power domain.
  • Each of the n memory layers 511 has a memory cell array 515 .
  • the memory cell array 515 has a plurality of memory cells 510 .
  • 23A and 23B show an example in which a memory cell array 515 has a plurality of memory cells 510 arranged in a matrix of p rows and q columns (p and q are each independently an integer of 2 or more).
  • rows and columns extend in directions orthogonal to each other.
  • the X direction is the “row” and the Y direction is the “column”, but the X direction may be the “column” and the Y direction the "row”.
  • the memory cell 510 provided in row 1, column 1 is denoted as memory cell 510[1,1], and the memory cell 510 provided in row p, column q is denoted as memory cell 510[p,q]. showing.
  • the memory cell 510 provided in the i-th row and the j-th column (i is an integer of 1 to p and j is an integer of 1 to q) is denoted as memory cell 510[i,j]. .
  • FIG. Embodiment 1 A circuit configuration example of a memory cell is shown in FIG. Embodiment 1 can be referred to for a cross-sectional structure example of the memory cell 510 corresponding to the circuit structure.
  • the memory cell 510 has a transistor M1, a transistor M2, and a capacitor C.
  • a memory cell including two transistors and one capacitor is also called a 2Tr1C memory cell. Therefore, the memory cell 510 described in this embodiment is a 2Tr1C memory cell.
  • the transistor M1 corresponds to the transistor 31A or the transistor 32A shown in the first embodiment.
  • the transistor M2 corresponds to the transistor 31B or the transistor 32B described in Embodiment 1.
  • Capacitor C corresponds to capacitor 41 or capacitor 42 described in the first embodiment.
  • Wiring WBL corresponds to conductor 290A described in the first embodiment.
  • the wiring RBL corresponds to the conductor 290B described in Embodiment 1.
  • the wiring WWL corresponds to the conductor 262A described in the first embodiment.
  • the wiring CL corresponds to the conductor 264 described in the first embodiment.
  • the wiring SL corresponds to the conductor 241B described in the first embodiment.
  • FIG. 24 illustrates a configuration example in which part of the wiring WWL[j] functions as the gate of the transistor M1.
  • the other electrode of capacitor C is electrically connected to line CL[j].
  • FIG. 24 shows a configuration example in which part of the wiring CL[j] functions as the other electrode of the capacitor C.
  • a gate of the transistor M2 is electrically connected to one electrode of the capacitor C, one of the source and the drain of the transistor M2 is electrically connected to the wiring SL[j], and the other of the source and the drain of the transistor M2 is connected to the wiring RBL. [i, s] are electrically connected.
  • a “node FN” is a region where one electrode of the capacitor C, one of the source and drain of the transistor M1, and the gate of the transistor M2 are electrically connected and always have the same potential. call.
  • FIG. 24 illustrates a configuration example in which part of the wiring WWL[j+1] functions as the gate of the transistor M1.
  • the other electrode of capacitor C is electrically connected to line CL[j+1].
  • FIG. 24 shows a configuration example in which part of the wiring CL[j+1] functions as the other electrode of the capacitor C.
  • a gate of the transistor M2 is electrically connected to one electrode of the capacitor C, one of the source and the drain of the transistor M2 is electrically connected to the wiring SL[j+1], and the other of the source and the drain of the transistor M2 is connected to the wiring RBL. [i, s] are electrically connected.
  • a “node FN” is a region where one electrode of the capacitor C, one of the source or drain of the transistor M1, and the gate of the transistor M2 are electrically connected and always have the same potential. call.
  • the wiring RBL[i,s] corresponds to the other of the source or drain of the transistor M2 included in the memory cell 510[i,j] and the other of the source or drain of the transistor M2 included in the memory cell 510[i,j+1]. is electrically connected to Therefore, the wiring RBL[i,s] is shared by the memory cell 510[i,j] and the memory cell 510[i,j+1]. Also, the wiring WBL[i,s] is shared by the memory cell 510[i,j ⁇ 1] (not shown) and the memory cell 510[i,j].
  • the wiring WBL[i,s] is the other of the source and the drain of the transistor M1 included in the memory cell 510[i,j ⁇ 1] and the source of the transistor M1 included in the memory cell 510[i,j]. or electrically connected to the other of the drains.
  • j and s which indicate column positions, have the following relationship. If j is an even number, s is j/2 and is an integer greater than or equal to 1 and less than or equal to q/2. If j is an odd number, s is (j+1)/2 and is an integer greater than or equal to 1 and less than or equal to (q+1)/2.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • silicon, germanium, or the like can be used as the semiconductor material.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor may be used.
  • a transistor also referred to as an "OS transistor" in which an oxide semiconductor, which is a kind of metal oxide, is used in a semiconductor layer in which channels of the transistor M1 and the transistor M2 are formed is preferable. Since an oxide semiconductor has a bandgap of 2 eV or more, its off-state current is extremely small. Therefore, power consumption of the memory cell 510 can be reduced. Therefore, power consumption of the memory device 500 including the memory cell 510 can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the memory device 500 including the memory cell can also be called an "OS memory”.
  • the OS transistor operates stably even in a high-temperature environment and has little variation in electrical characteristics.
  • the off current hardly increases even in a high temperature environment.
  • the off current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-current is less likely to decrease even in a high-temperature environment. Therefore, the OS memory can operate stably even in a high-temperature environment and obtain high reliability.
  • FIG. 25 is a timing chart for explaining an operation example of the memory cell 510.
  • FIG. 26A to 27B are circuit diagrams for explaining an operation example of the memory cell 510.
  • H or H indicating potential H or “L” indicating potential L may be added adjacent to the wiring and electrode to indicate the potential of the wiring and electrode.
  • H or L may be appended to the wiring and electrode in which the potential change occurs.
  • an “x” symbol may be added over the transistor.
  • the potential H when the potential H is supplied to the gate of the n-channel transistor, the transistor is turned on. Further, when the potential L is supplied to the gate of an n-channel transistor, the transistor is turned off. Therefore, the potential H is a potential higher than the potential L.
  • the potential H may be the same potential as the high power supply potential VDD. Further, the potential L is a potential lower than the potential H. Potential L may be the same potential as ground potential GND.
  • the potentials of the wiring WWL, the wiring WBL, and the node FN are assumed to be L, and the potentials of the wiring SL and the wiring RBL are assumed to be H (FIG. 25).
  • the transistor M2 Since the gate, source, and drain of the transistor M2 are all at potential H, the transistor M2 is off.
  • the OS transistor has an extremely small off-state current.
  • data written to the node FN can be held for a long time. Therefore, there is no need to refresh the potential of the node FN, and power consumption of the memory cell 510 can be reduced. Therefore, power consumption of the storage device 500 can be reduced.
  • OS transistors have a higher withstand voltage between the source and drain than transistors that use silicon in the semiconductor layer in which the channel is formed (also called Si transistors).
  • Si transistors also called Si transistors.
  • the potential H is precharged (Pre) to the wiring RBL. That is, after the potential of the wiring RBL is set to the potential H, the wiring RBL is brought into a floating state (FIGS. 25 and 27A).
  • the potential L is supplied to the wiring SL.
  • the transistor M2 is on, so that the wiring RBL and the wiring SL are brought into electrical continuity through the transistor M2.
  • the potential of the wiring RBL which is in a floating state changes from the potential H to the potential L (FIGS. 25 and 27B).
  • data written to the memory cell 510 can be read by detecting a change in the potential of the wiring RBL when the potential L is supplied to the wiring SL.
  • the charge is written to the node FN via the OS transistor, so the high voltage required in the conventional flash memory is not required, and a high-speed write operation can be realized.
  • no charge is injected into or extracted from the floating gate or charge trapping layer, so the memory cell 510 using the OS transistor can write and read data virtually unlimited times.
  • the memory cell 510 using an OS transistor does not exhibit instability due to an increase in electron trapping centers even after repeated rewrite operations.
  • the memory cell 510 using an OS transistor has less deterioration and higher reliability than a conventional flash memory.
  • a memory cell 510 using an OS transistor does not involve a structural change at the atomic level, unlike a magnetic memory, a resistance change memory, or the like. Therefore, the memory cell 510 using the OS transistor has better rewrite endurance than the magnetic memory and the resistance change memory.
  • Sense Amplifier 546 a configuration example of the sense amplifier 546 will be described. Specifically, a configuration example of a write/read circuit for writing or reading a data signal, including the sense amplifier 546, will be described.
  • FIG. 28 is a circuit diagram showing a configuration example of a circuit 600 for writing and reading data signals, including the sense amplifier 546. As shown in FIG. The circuit 600 is provided for each wiring WBL and each wiring RBL.
  • the circuit 600 includes transistors 661 to 666, a sense amplifier 546, an AND circuit 652, an analog switch 653, and an analog switch 654.
  • the circuit 600 operates according to the signal SEN, signal SEP, signal BPR, signal RSEL, signal WSEL, signal GRSEL, and signal GWSEL.
  • Data DIN input to the circuit 600 is written to the memory cell 510 via the wiring WBL electrically connected to the node NS via the AND circuit 652 .
  • the data DOUT written in the memory cell 510 is transmitted to the wiring RBL electrically connected to the node NSB through the analog switch 653, and is output from the circuit 600 as the data DOUT.
  • Data DIN and data DOUT are internal signals and correspond to signal WDA and signal RDA, respectively.
  • a transistor 661 is included in the precharge circuit.
  • the wiring RBL is precharged to the precharge potential Vpre by the transistor 661 .
  • the potential Vdd (high level) is used as the precharge potential Vpre (indicated as Vdd (Vpre) in FIG. 28) is described.
  • Signal BPR is a precharge signal and controls the conduction state of transistor 661 .
  • the sense amplifier 546 determines the high level or low level of data input to the wiring RBL during a read operation. Also, the sense amplifier 546 functions as a latch circuit that temporarily holds the data DIN input to the circuit 600 during the write operation.
  • a sense amplifier 546 shown in FIG. 28 is a latch-type sense amplifier.
  • Sense amplifier 546 has two inverter circuits, and the input node of one inverter circuit is connected to the output node of the other inverter circuit. Assuming that the input node of one inverter circuit is node NS and the output node is node NSB, complementary data are held at node NS and node NSB.
  • a signal SEN and a signal SEP are sense amplifier enable signals for activating the sense amplifier 546, and a reference potential Vref is a read determination potential.
  • Sense amplifier 546 determines whether the potential of node NSB at the time of activation is at high level or low level, based on reference potential Vref.
  • the AND circuit 652 controls the conduction state between the node NS and the wiring WBL.
  • the analog switch 653 controls conduction between the node NSB and the wiring RBL.
  • analog switch 654 controls the conduction state between node NS and the wiring supplying reference potential Vref.
  • the potential of the wiring RBL is transmitted to the node NSB by the analog switch 653 .
  • the sense amplifier 546 determines that the wiring RBL is at low level. Further, when the potential of the wiring RBL does not become lower than the reference potential Vref, the sense amplifier 546 determines that the wiring RBL is at high level.
  • a signal WSEL is a write selection signal and controls the AND circuit 652 .
  • a signal RSEL is a read selection signal and controls the analog switches 653 and 654 .
  • the transistors 662 and 663 are included in the output MUX (multiplexer) circuit.
  • Signal GRSEL is the global read select signal and controls the output MUX circuit.
  • the output MUX circuit has a function of selecting the wiring RBL from which data is read.
  • the output MUX circuit has a function of outputting data DOUT read from the sense amplifier 546 .
  • the transistors 664 to 666 are included in the write driver circuit.
  • Signal GWSEL is the global write select signal and controls the write driver circuitry.
  • the write driver circuit has the function of writing data DIN to sense amplifier 546 .
  • the write driver circuit has a function of selecting a column to write data DIN.
  • the write driver circuit writes data in byte units, halfword units, or word units according to the signal GWSEL.
  • a gain cell type memory cell requires at least two transistors per memory cell, and it is difficult to increase the number of memory cells that can be arranged per unit area.
  • an OS transistor as a transistor included in the memory cell 510, a plurality of memory cell arrays 515 can be stacked. That is, the amount of data that can be stored per unit area can be increased.
  • an OS transistor with extremely low off-state current as a transistor included in the memory cell 510, the capacitance of the capacitor can be reduced.
  • one or both of the gate capacitance of the transistor and the parasitic capacitance of the wiring can be used as the capacitor, and the capacitor can be omitted. That is, the area of the memory cell 510 can be reduced.
  • SoC System on Chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog computation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) to connect with the first surface of the package substrate 1201 as shown in FIG. 29B.
  • a plurality of bumps 1202 are provided on the rear surface of the first surface of the package substrate 1201 and connected to the motherboard 1203 .
  • the mother board 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222 .
  • storage devices such as a DRAM 1221 and a flash memory 1222 .
  • the NOSRAM shown in the previous embodiment can be used for the DRAM 1221 .
  • the DRAM 1221 can be reduced in power consumption, increased in speed, and increased in capacity.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200 .
  • the above-described NOSRAM can be used for the memory.
  • the GPU 1212 is suitable for parallel computation of a large amount of data, and can be used for image processing or sum-of-products operations. By providing an image processing circuit using an OS transistor or a product-sum operation circuit in the GPU 1212, image processing or product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. , and after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog computing unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation unit 1213 may be provided with the sum-of-products calculation circuit.
  • the memory controller 1214 has a circuit functioning as a controller for the DRAM 1221 and a circuit functioning as an interface for the flash memory 1222 .
  • the interface 1215 has interface circuits with externally connected devices such as display devices, speakers, microphones, cameras, and controllers. Controllers include mice, keyboards, game controllers, and the like. As such an interface, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or the like can be used.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212 , a motherboard 1203 provided with a DRAM 1221 and a flash memory 1222 can be called a GPU module 1204 .
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Moreover, since it excels in image processing, it is suitable for use in portable electronic devices such as smart phones, tablet terminals, laptop PCs, or portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 enables a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • FIG. 30A shows a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • An electronic component 700 illustrated in FIG. 30A includes a memory device 500 which is one embodiment of the present invention in a mold 711 .
  • FIG. 30A omits part of the description to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to storage device 500 via wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • the memory device 500 has the driver circuit layer 550 and the memory layer 511 (including the memory cell array 515).
  • FIG. 30B A perspective view of the electronic component 730 is shown in FIG. 30B.
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 500 provided on the interposer 731 .
  • the electronic component 730 shows an example of using the storage device 500 as a high bandwidth memory (HBM).
  • the semiconductor device 735 can be an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA (Field Programmable Gate Array).
  • the package substrate 732 for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used.
  • the interposer 731 can use, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board” or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes. Also, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • the reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • the memory device 500 and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 30B shows an example of forming the electrodes 733 with solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package). receipt) is mentioned.
  • the storage device of one embodiment of the present invention is a storage device of various electronic devices (for example, information terminals, computers, smartphones, e-book terminals, digital still cameras, video cameras, recording/playback devices, navigation systems, and game machines). Applicable. It can also be used for image sensors, IoT (Internet of Things), healthcare-related equipment, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • 31A to 31J and 32A to 32E show how each electronic device includes the electronic component 700 or the electronic component 730 having the storage device described in the previous embodiment. showing.
  • An information terminal 5500 shown in FIG. 31A is a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • the display portion 5511 is provided with a touch panel, and the housing 5510 is provided with buttons.
  • the information terminal 5500 can hold temporary files generated when an application is executed (for example, cache when using a web browser).
  • FIG. 31B shows an information terminal 5900 that is an example of a wearable terminal.
  • An information terminal 5900 includes a housing 5901, a display portion 5902, operation switches 5903 and 5904, a band 5905, and the like.
  • a wearable terminal can hold temporary files generated when an application is executed by applying the storage device of one embodiment of the present invention, similarly to the information terminal 5500 described above.
  • a desktop information terminal 5300 is shown in FIG. 31C.
  • a desktop information terminal 5300 includes an information terminal main body 5301 , a display section 5302 , and a keyboard 5303 .
  • the desktop information terminal 5300 can hold temporary files generated when an application is executed by applying the storage device of one embodiment of the present invention.
  • smartphones, wearable terminals, and desktop information terminals have been described as electronic devices, but other information terminals include, for example, PDA (Personal Digital Assistant), notebook information terminals, and workstations.
  • PDA Personal Digital Assistant
  • notebook information terminals notebook information terminals
  • workstations workstations
  • FIG. 31D shows an electric refrigerator-freezer 5800 as an example of an appliance.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric freezer-refrigerator 5800 is an electric freezer-refrigerator compatible with IoT (Internet of Things).
  • the storage device of one embodiment of the present invention can be applied to the electric refrigerator-freezer 5800.
  • the electric freezer-refrigerator 5800 can transmit and receive information such as food items stored in the electric freezer-refrigerator 5800 and the expiration date of the food items to and from an information terminal via the Internet, for example.
  • Electric refrigerator-freezer 5800 can hold a temporary file generated when transmitting the information in the storage device of one embodiment of the present invention.
  • an electric refrigerator-freezer was described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washers, dryers, and audiovisual equipment.
  • FIG. 31E shows a portable game machine 5200, which is an example of a game machine.
  • a portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 31F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 can be said to be a household stationary game machine in particular.
  • a stationary game machine 7500 has a main body 7520 and a controller 7522 .
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying game images, a touch panel, a stick, a rotary knob, a slide knob, or the like that serves as an input interface other than buttons.
  • the shape of the controller 7522 is not limited to that shown in FIG.
  • the shape of the controller 7522 may be changed variously according to the genre of the game.
  • a button can be used as a trigger and a controller shaped like a gun can be used.
  • a controller shaped like a musical instrument or musical equipment can be used.
  • the stationary game machine may not use a controller, but may instead include one or more of a camera, a depth sensor, and a microphone, and be operated by the game player's gestures or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the storage device of one embodiment of the present invention By applying the storage device of one embodiment of the present invention to the portable game machine 5200 or the stationary game machine 7500, power consumption can be reduced. In addition, due to the low power consumption, heat generation from the circuit can be reduced, and the influence of the heat generation on the circuit itself, the peripheral circuits, and the module can be reduced.
  • portable game machines and stationary home game machines are described as examples of game machines, but other game machines are installed in entertainment facilities (game centers, amusement parks, etc.), for example. and arcade game machines installed in sports facilities, and pitching machines for batting practice installed in sports facilities.
  • the storage device of one embodiment of the present invention can be applied to automobiles, which are mobile objects, and to the vicinity of the driver's seat of automobiles.
  • FIG. 31G An automobile 5700, which is an example of a mobile object, is illustrated in FIG. 31G.
  • a display device for displaying such information may be provided around the driver's seat.
  • the storage device of one embodiment of the present invention can temporarily hold information, for example, the storage device can be used for necessary temporary storage in a system that performs automatic driving of the automobile 5700, road guidance, danger prediction, or the like. It can be used to hold general information. Further, the storage device of one embodiment of the present invention may be configured to hold images recorded by a driving recorder installed in automobile 5700 .
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drone), airplanes, and rockets).
  • a storage device of one embodiment of the present invention can be applied to a camera.
  • FIG. 31H shows a digital camera 6240 as an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated.
  • the digital camera 6240 may have a configuration in which a strobe device, a viewfinder, or the like can be attached separately.
  • the storage device of one embodiment of the present invention By applying the storage device of one embodiment of the present invention to the digital camera 6240, power consumption can be reduced. In addition, due to the low power consumption, heat generation from the circuit can be reduced, and the influence of the heat generation on the circuit itself, the peripheral circuits, and the module can be reduced.
  • a storage device of one embodiment of the present invention can be applied to a video camera.
  • FIG. 31I shows a video camera 6300 as an example of an imaging device.
  • a video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation switches 6304, a lens 6305, a connection portion 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided on the first housing 6301 and the display section 6303 is provided on the second housing 6302 .
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306 .
  • the video camera 6300 can temporarily hold files generated during encoding.
  • a storage device of one aspect of the present invention can be applied to an implantable cardioverter-defibrillator (ICD).
  • ICD implantable cardioverter-defibrillator
  • FIG. 31J is a cross-sectional schematic diagram showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body with one wire tip placed in the right ventricle and the other wire tip placed in the right atrium. be done.
  • the ICD main body 5400 has a function as a pacemaker, and paces the heart when the heart rate deviates from the specified range. Also, if the heart rate is not improved by pacing (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shocks is performed.
  • pacing fast ventricular tachycardia, ventricular fibrillation, etc.
  • the ICD main body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shocks. Therefore, the ICD main body 5400 has a sensor for detecting heart rate. In addition, the ICD main body 5400 can store, in the electronic component 700, for example, heart rate data acquired by the sensor, the number of times of pacing therapy, time, or the like.
  • the ICD main body 5400 has a plurality of batteries, so that safety can be enhanced. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the rest of the batteries can still function, so the ICD also functions as an auxiliary power source.
  • an antenna capable of transmitting physiological signals may be provided.
  • physiological signals such as pulse, respiration rate, heart rate, and body temperature can be checked with an external monitor device.
  • a system for monitoring cardiac activity may be constructed.
  • a storage device of one embodiment of the present invention can be applied to computers such as PCs (Personal Computers) and expansion devices for information terminals.
  • FIG. 32A shows an expansion device 6100 externally attached to a PC, mounted with a portable chip capable of storing information, as an example of the expansion device.
  • the expansion device 6100 can store information by the chip by connecting it to a PC via USB, for example.
  • FIG. 32A illustrates the expansion device 6100 in a portable form, the expansion device of one aspect of the present invention is not limited to this. It may be an expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103 and a substrate 6104.
  • a substrate 6104 is housed in a housing 6101 .
  • the substrate 6104 is provided with, for example, a circuit that drives the memory device of one embodiment of the present invention.
  • substrate 6104 has electronic component 700 and controller chip 6106 mounted thereon.
  • a USB connector 6103 functions as an interface for connecting with an external device.
  • SD card A storage device of one embodiment of the present invention can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 32B is a schematic diagram of the appearance of the SD card
  • FIG. 32C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111 , a connector 5112 and a substrate 5113 .
  • a connector 5112 functions as an interface for connecting with an external device.
  • a substrate 5113 is housed in a housing 5111 .
  • a substrate 5113 is provided with a memory device and a circuit for driving the memory device.
  • the electronic component 700 and the controller chip 5115 are attached to the substrate 5113 .
  • the circuit configurations of the electronic component 700 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances. For example, a write circuit, a row driver, a read circuit, or the like included in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 700 .
  • the capacity of the SD card 5110 can be increased by providing the electronic component 700 on the back side of the substrate 5113 as well.
  • a wireless chip having a wireless communication function may be provided over the substrate 5113 .
  • wireless communication can be performed between the external device and the SD card 5110, and data can be read from and written to the electronic component 700.
  • SSD Solid State Drive
  • electronic device such as an information terminal
  • FIG. 32D is a schematic diagram of the appearance of the SSD
  • FIG. 32E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151 , a connector 5152 and a substrate 5153 .
  • a connector 5152 functions as an interface for connecting with an external device.
  • a substrate 5153 is housed in a housing 5151 .
  • a substrate 5153 is provided with a memory device and a circuit for driving the memory device.
  • substrate 5153 has electronic component 700 , memory chip 5155 and controller chip 5156 mounted thereon. By providing the electronic component 700 also on the back side of the substrate 5153, the capacity of the SSD 5150 can be increased.
  • the memory chip 5155 incorporates a work memory.
  • the memory chip 5155 may be a DRAM chip.
  • the controller chip 5156 incorporates a processor, an ECC (Error-Correcting Code) circuit, and the like. Note that the circuit configurations of the electronic component 700, the memory chip 5155, and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances. For example, the controller chip 5156 may also be provided with a memory functioning as a work memory.
  • ECC Error-Correcting Code
  • a computer 5600 shown in FIG. 33A is an example of a large computer.
  • a rack 5610 stores a plurality of rack-mounted computers 5620 .
  • the computer 5620 can have, for example, the configuration of the perspective view shown in FIG. 33B.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631 .
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, which are connected to the mother board 5630 respectively.
  • a PC card 5621 shown in FIG. 33C is an example of a processing board including a CPU, a GPU, a storage device, and the like.
  • the PC card 5621 has a board 5622 .
  • the board 5622 has a connection terminal 5623 , a connection terminal 5624 , a connection terminal 5625 , a semiconductor device 5626 , a semiconductor device 5627 , a semiconductor device 5628 , and a connection terminal 5629 .
  • FIG. 33C illustrates semiconductor devices other than the semiconductor devices 5626, 5627, and 5628; The description of the semiconductor device 5628 may be referred to.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of standards for the connection terminal 5629 include PCIe.
  • connection terminals 5623, 5624, and 5625 can be interfaces for supplying power to the PC card 5621 or inputting signals, for example. Also, for example, it can be an interface for outputting a signal calculated by the PC card 5621 .
  • Standards for the connection terminals 5623, 5624, and 5625 include, for example, USB, SATA (Serial ATA), and SCSI (Small Computer System Interface). Also, when video signals are output from the connection terminals 5623, 5624, and 5625, HDMI (registered trademark), for example, can be used as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for signal input/output, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. can be connected to
  • the semiconductor device 5627 has a plurality of terminals, and the terminals are electrically connected to the wiring of the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5627 include FPGA, GPU, and CPU.
  • the electronic component 730 can be used, for example.
  • the semiconductor device 5628 has a plurality of terminals, and the terminals are electrically connected to the wiring of the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5628 include a memory device.
  • the semiconductor device 5628 the electronic component 700 can be used, for example.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for artificial intelligence learning and inference.
  • the electronic devices can be made smaller and consume less power. Further, since the memory device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, adverse effects on the circuit itself, peripheral circuits, and modules due to the heat generation can be reduced. Further, by using the memory device of one embodiment of the present invention, an electronic device that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of electronic equipment can be improved.
  • a semiconductor device of one embodiment of the present invention includes an OS transistor.
  • An OS transistor has little change in electrical characteristics due to irradiation with radiation. In other words, since it has high resistance to radiation, it can be suitably used in an environment where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 34 shows an artificial satellite 6800 as an example of space equipment.
  • Artificial satellite 6800 has fuselage 6801 , solar panel 6802 , antenna 6803 , secondary battery 6805 , and controller 6807 .
  • FIG. 34 illustrates a planet 6804 in outer space.
  • Outer space refers to, for example, an altitude of 100 km or more, but the outer space described in this specification may include one or more of the thermosphere, the mesosphere, and the stratosphere.
  • outer space is an environment with a high radiation dose, more than 100 times higher than on the ground.
  • radiation include electromagnetic radiation (electromagnetic radiation) typified by X-rays and gamma rays, and particle radiation typified by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays. be done.
  • the power required for the satellite 6800 to operate is generated. However, less power is generated, for example, in situations where the solar panel is not illuminated by sunlight, or where the amount of sunlight illuminated by the solar panel is low. Thus, the power required for satellite 6800 to operate may not be generated.
  • a secondary battery 6805 may be provided in the satellite 6800 so that the satellite 6800 can operate even when the generated power is low. Note that the solar panel is sometimes called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a receiver located on the ground or other satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined.
  • artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor that is one embodiment of the present invention is preferably used for the control device 6807 .
  • An OS transistor has less variation in electrical characteristics due to radiation irradiation than a Si transistor. In other words, it has high reliability and can be suitably used even in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to have a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight that hits an object on the ground and is reflected.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface by adopting a configuration having a thermal infrared sensor.
  • the artificial satellite 6800 can function as an earth observation satellite, for example.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as spacecraft, space capsules, and space probes.

Abstract

微細化又は高集積化が可能な半導体装置を提供する。 半導体装置は、第１及び第２のトランジスタと、容量と、を有する。第１のトランジスタは第２のトランジスタと同一層に設けられ、第１及び第２のトランジスタのそれぞれは、第２乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、第３の導電体は第２の導電体上に設けられ、第３の導電体は第２の導電体と重なる開口を有し、金属酸化物は開口の側面及び第２の導電体の上面と接する領域を有し、第１の絶縁体は金属酸化物の凹部に設けられ、第４の導電体は、第１の絶縁体の凹部に設けられ、第１の絶縁体を介して金属酸化物と重なる領域を有し、容量は、第５の導電体と、第５の導電体上の第２の絶縁体と、第２の絶縁体上の第６の導電体と、を有し、第５の導電体は、第１のトランジスタが有する第２の導電体及び第２のトランジスタが有する第４の導電体と電気的に接続される。

Description

半導体装置
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器等は、半導体装置を有するといえる場合がある。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）等の半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末等様々な電子機器に使用されている。また、演算処理実行時の一時記憶、データの長期記憶等、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及びフラッシュメモリが挙げられる。
　また、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。特許文献１及び非特許文献１では、トランジスタを積層して形成したメモリセルが開示されている。
　また、半導体装置の記憶容量を大きくするために、半導体装置に含まれるトランジスタの微細化が進められている。トランジスタの微細化を図るために、縦型構造のトランジスタの研究が盛んに行われている。例えば、非特許文献２及び非特許文献３には、チャネルが形成される領域（チャネル形成領域ともいう）に金属酸化物を有する、縦型構造のトランジスタが開示されている。
国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３ Ｘ．Ｄｕａｎ　ｅｔ　ａｌ，"Ｎｏｖｅｌ　Ｖｅｒｔｉｃａｌ　Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ（ＣＡＡ）　ＩＧＺＯ　ＦＥＴｓ　ｆｏｒ　２Ｔ０Ｃ　ＤＲＡＭ　ｗｉｔｈ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　ｂｅｙｏｎｄ　４Ｆ▲２▼　ｂｙ　Ｍｏｎｏｌｉｔｈｉｃ　Ｓｔａｃｋｉｎｇ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０２１，ｐｐ．２２２−２２５ Ｈ．Ｆｕｊｉｗａｒａ　ｅｔ　ａｌ，"Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｖｅｒｔｉｃａｌ−Ｃｈａｎｎｅｌ　ＦＥＴ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　４０　ｎｍ　Ｕｓｉｎｇ　ＢＥＯＬ　Ｃｏｍｐａｔｉｂｌｅ　Ｈｉｇｈ−Ｔｈｅｒｍａｌ−Ｔｏｌｅｒａｎｃｅ　Ｉｎ−Ａｌ−Ｚｎ　Ｏｘｉｄｅ　Ｃｈａｎｎｅｌ"，２０２０　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ，ＴＨ２．２
　本発明の一態様は、微細化又は高集積化が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一とする。本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。本発明の一態様は、新規の半導体装置を提供することを課題の一とする。
　本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、新規な記憶装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有する半導体装置である。第１のトランジスタは、第２のトランジスタと同一層に設けられ、第１のトランジスタ及び第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、第３の導電体は、第２の導電体上に設けられ、第３の導電体は、上面視において第２の導電体と重なる開口を有し、金属酸化物は、開口の側面及び第２の導電体の上面のそれぞれと接する領域を有し、第１の絶縁体は、金属酸化物の凹部に設けられ、第４の導電体は、第１の絶縁体の凹部に設けられ、第４の導電体は、断面視における第２の導電体と第３の導電体の間の領域において、第１の絶縁体を介して金属酸化物と重なる領域を有し、容量は、第２のトランジスタ上に設けられ、容量は、第５の導電体と、第５の導電体上の第２の絶縁体と、第２の絶縁体上の第６の導電体と、を有し、第５の導電体は、第１の導電体を介して、第１のトランジスタが有する第２の導電体と電気的に接続され、第５の導電体は、第２のトランジスタが有する第４の導電体と電気的に接続される。
　上記半導体装置において、第７の導電体をさらに有し、第７の導電体は、第１のトランジスタが有する第４の導電体と電気的に接続し、第７の導電体は、第５の導電体と同一層に設けられ、第７の導電体が延在する方向は、第６の導電体が延在する方向と同じである、ことが好ましい。
　本発明の別の一態様は、第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有する半導体装置である。第１のトランジスタは、第２のトランジスタと同一層に設けられ、第１のトランジスタ及び第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、第３の導電体は、第２の導電体上に設けられ、第３の導電体は、上面視において第２の導電体と重なる開口を有し、金属酸化物は、開口の側面及び第２の導電体の上面のそれぞれと接する領域を有し、第１の絶縁体は、金属酸化物の凹部に設けられ、第４の導電体は、第１の絶縁体の凹部に設けられ、第４の導電体は、断面視における第２の導電体と第３の導電体の間の領域において、第１の絶縁体を介して金属酸化物と重なる領域を有し、容量は、第１のトランジスタが有する第２の導電体と、第２の絶縁体と、第５の導電体と、を有し、第２の絶縁体は、第１のトランジスタが有する第２の導電体の下方に設けられ、第５の導電体は、第２の絶縁体の下方に設けられ、第１のトランジスタが有する第２の導電体は、第１の導電体を介して、第２のトランジスタが有する第４の導電体と電気的に接続される。
　上記半導体装置において、第６の導電体をさらに有し、第６の導電体は、第１のトランジスタが有する第４の導電体と電気的に接続し、第６の導電体が延在する方向は、第５の導電体が延在する方向と同じである、ことが好ましい。
　また、上記半導体装置において、第２のトランジスタのチャネル長は、第１のトランジスタのチャネル長よりも長いことが好ましい。又は、上記半導体装置において、第２のトランジスタにおける第２の導電体の上面から第３の導電体の下面までの最短距離は、第１のトランジスタにおける第２の導電体の上面から第３の導電体の下面までの最短距離よりも大きいことが好ましい。
　また、上記半導体装置において、第２のトランジスタのチャネル幅は、第１のトランジスタのチャネル幅よりも大きいことが好ましい。又は、上記半導体装置において、第２のトランジスタが有する第３の導電体に設けられる開口の径は、第１のトランジスタが有する第３の導電体に設けられる開口の径よりも大きいことが好ましい。
　本発明の別の一態様は、第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有する半導体装置である。第１のトランジスタは、第２のトランジスタと同一層に設けられ、第１のトランジスタ及び第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、第４の導電体は、第２の導電体上に設けられ、第４の導電体は、上面視において第２の導電体と重なる開口を有し、第３の導電体は、第４の導電体上に設けられ、第３の導電体は、開口と重なる領域を有し、第１の絶縁体は、開口の側面と接する領域を有し、金属酸化物は、第２の導電体の上面と接する領域と、第３の導電体の下面と接する領域と、第１の絶縁体を介して第４の導電体と重なる領域と、を有し、容量は、第１のトランジスタが有する第２の導電体と、第２の絶縁体と、第５の導電体と、を有し、第２の絶縁体は、第１のトランジスタが有する第２の導電体の下方に設けられ、第５の導電体は、第２の絶縁体の下方に設けられ、第１のトランジスタが有する第２の導電体は、第１の導電体を介して、第２のトランジスタが有する第４の導電体と電気的に接続される。
　上記半導体装置において、第２のトランジスタのチャネル長は、第１のトランジスタのチャネル長よりも長いことが好ましい。
　また、上記半導体装置において、第２のトランジスタのチャネル幅は、第１のトランジスタのチャネル幅よりも大きいことが好ましい。又は、上記半導体装置において、第２のトランジスタが有する第４の導電体に設けられる開口の径は、第１のトランジスタが有する第４の導電体に設けられる開口の径よりも大きいことが好ましい。
　また、上記半導体装置において、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有し、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種である、ことが好ましい。
　本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供できる。本発明の一態様により、動作速度が速い半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が高い半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、消費電力が少ない半導体装置を提供できる。本発明の一態様により、新規の半導体装置を提供できる。
　本発明の一態様により、記憶容量が大きい記憶装置を提供できる。本発明の一態様により、占有面積が小さい記憶装置を提供できる。本発明の一態様により、信頼性が高い記憶装置を提供できる。本発明の一態様により、消費電力が少ない記憶装置を提供できる。本発明の一態様により、新規な記憶装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を示す上面図である。図１Ｂは、半導体装置の構成例を示す断面図である。図１Ｃは、半導体装置の構成を説明するための回路図である。
図２は、半導体装置の構成例を示す上面図である。
図３Ａ及び図３Ｄは、トランジスタの構成例を示す上面図である。図３Ｂ及び図３Ｃは、トランジスタの構成例を示す断面図である。
図４Ａ乃至図４Ｄは、トランジスタの構成例を示す断面図である。
図５Ａ、図５Ｄ、及び図５Ｅは、トランジスタの構成例を示す上面図である。図５Ｂ及び図５Ｃは、トランジスタの構成例を示す断面図である。
図６Ａ乃至図６Ｃは、トランジスタの構成例を示す断面図である。
図７Ａ、図７Ｃ、図７Ｅ、及び図７Ｇは、容量の構成例を示す上面図である。図７Ｂ、図７Ｄ、図７Ｆ、及び図７Ｈは、容量の構成例を示す断面図である。
図８は、半導体装置の構成例を示す断面図である。
図９Ａ及び図９Ｂは、半導体装置の構成例を示す上面図である。
図１０Ａは、半導体装置の構成例を示す上面図である。図１０Ｂは、半導体装置の構成例を示す断面図である。図１０Ｃは、半導体装置の構成を説明するための回路図である。
図１１Ａ乃至図１１Ｃは、半導体装置の構成例を示す上面図である。
図１２Ａは、半導体装置の構成例を示す上面図である。図１２Ｂは、半導体装置の構成例を示す断面図である。図１２Ｃは、半導体装置の構成を説明するための回路図である。
図１３Ａは、半導体装置の構成例を示す断面図である。図１３Ｂは、半導体装置の構成を説明するための回路図である。
図１４Ａ及び図１４Ｂは、半導体装置の構成例を示す断面図である。
図１５Ａは、半導体装置の構成例を示す上面図である。図１５Ｂは、半導体装置の構成例を示す断面図である。図１５Ｃは、半導体装置の構成を説明するための回路図である。
図１６Ａ及び図１６Ｂは、半導体装置の構成例を示す断面図である。
図１７Ａは、半導体装置の構成例を示す断面図である。図１７Ｂは、半導体装置の構成を説明するための回路図である。
図１８Ａは、半導体装置の構成例を示す上面図である。図１８Ｂは、半導体装置の構成例を示す断面図である。図１８Ｃは、半導体装置の構成を説明するための回路図である。
図１９は、半導体装置の構成例を示す断面図である。
図２０Ａ及び図２０Ｄは、トランジスタの構成例を示す上面図である。図２０Ｂ及び図２０Ｃは、トランジスタの構成例を示す断面図である。
図２１は、トランジスタの構成例を示す断面図である。
図２２は、半導体装置の構成例を示す断面図である。
図２３Ａ及び図２３Ｂは、記憶装置の一例を示す図である。
図２４は、記憶層の一例を示す回路図である。
図２５は、メモリセルの動作例を説明するためのタイミングチャートである。
図２６Ａ及び図２６Ｂは、メモリセルの動作例を説明するための回路図である。
図２７Ａ及び図２７Ｂは、メモリセルの動作例を説明するための回路図である。
図２８は、半導体装置の構成例を説明するための回路図である。
図２９Ａ及び図２９Ｂは半導体装置の一例を示す図である。
図３０Ａ及び図３０Ｂは電子部品の一例を示す図である。
図３１Ａ乃至図３１Ｊは、電子機器の一例を示す図である。
図３２Ａ乃至図３２Ｅは、電子機器の一例を示す図である。
図３３Ａ乃至図３３Ｃは、電子機器の一例を示す図である。
図３４は、宇宙用機器の一例を示す図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、図面において示す各構成の、位置、大きさ、及び範囲等は、理解の簡単のため、実際の位置、大きさ、及び範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び範囲等に限定されない。
　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は、構成要素の順序（例えば、工程順、又は積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　本明細書等において、「上に」、「下に」、「上方に」、又は「下方に」等の配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、本明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下に位置する絶縁体」と言い換えることができる。
　本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面等の平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層又は複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、又は被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が２０ｎｍ以下である場合も、「高さが一致」という。
　本明細書等において、「端部が一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、又は、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。
　なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
　本発明の一態様は、基板上に設けられる半導体装置に関する。半導体装置は、第１のトランジスタと、第２のトランジスタと、容量と、を有し、これらによりメモリセルを構成することができる。本発明の一態様の半導体装置は、メモリセルを有することから、データを記憶する機能を有する。よって、本発明の一態様の半導体装置は、記憶装置ということができる。
　本発明の一態様の半導体装置は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を有することが好ましい。ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置とすることができる半導体装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減できる。よって、消費電力が少ない半導体装置を提供できる。また、ＯＳトランジスタの周波数特性は高いため、半導体装置はデータの読み出し、及び書き込みを高速に行うことができる。よって、動作速度が速い半導体装置を提供できる。
　第１のトランジスタは、第２のトランジスタと同一層に設けられる。第１及び第２のトランジスタのそれぞれは、第１乃至第３の導電体と、金属酸化物と、絶縁体と、を有する。第２の導電体は、第１の導電体上に設けられ、第１の導電体と重なる領域を有する。また、第２の導電体は、上面視において第１の導電体と重なる開口を有する。上記金属酸化物は、第２の導電体が有する開口の側面及び第１の導電体の上面のそれぞれと接する領域を有する。上記絶縁体は、上記金属酸化物の凹部に設けられる。第３の導電体は、上記絶縁体の凹部に設けられる。第３の導電体は、断面視における第１の導電体と第２の導電体の間の領域において、上記絶縁体を介して上記金属酸化物と重なる領域を有する。別言すると、第３の導電体は、断面視における第１の導電体と第２の導電体の間の領域において、上記絶縁体を介して上記金属酸化物と対向する領域を有する。
　第１及び第２のトランジスタのそれぞれにおいて、上記金属酸化物は、トランジスタのチャネル形成領域として機能する領域を有する。第１の導電体は、トランジスタのソース電極及びドレイン電極の一方として機能する領域を有する。第２の導電体は、トランジスタのソース電極及びドレイン電極の他方として機能する領域を有する。第３の導電体は、トランジスタのゲート電極として機能する領域を有する領域を有する。上記絶縁体は、トランジスタのゲート絶縁体として機能する領域を有する。
　第１及び第２のトランジスタは、ソース電極及びドレイン電極の一方が下方に位置し、他方が上方に位置することから、電流が上下方向に流れる構成を有する。別言すると、第１及び第２のトランジスタのチャネル長方向は上下方向となる。つまり、第１及び第２のトランジスタは、縦型構造のトランジスタである。電流が横方向に流れる、所謂横型構造のトランジスタと比較して、縦型構造のトランジスタは、微細化を図ることができる。したがって、第１及び第２のトランジスタの構造を縦型構造とすることで、トランジスタを高密度に配置でき、半導体装置における高集積化を実現できる。また、横型構造のトランジスタと比較して、縦型構造のトランジスタはゲート電極の電界を半導体層のチャネル形成領域全体に作用させやすい。したがって、トランジスタに流れる電流密度が高くなり、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
　また、第１及び第２のトランジスタを用いてメモリセルを構成する場合、第１及び第２のトランジスタの一方は書き込み用トランジスタとして機能し、第１及び第２のトランジスタの他方は読み出し用トランジスタとして機能する。読み出し用トランジスタは、高いオン電流特性を有することが好ましい。また、書き込み用トランジスタは、低いオフ電流特性を有することが好ましい。つまり、性能の優れた記憶装置を作製するには、要求される特性を有するようにトランジスタを作り分けることが望まれる。縦型構造のトランジスタである第１及び第２のトランジスタは、トランジスタの構成要素の一部が設けられる開口の上面視における大きさ（径ともいう）によって、トランジスタのオン電流に関わるチャネル幅を調整できる。よって、第１のトランジスタの構成要素の一部が設けられる開口と、第２のトランジスタの構成要素の一部が設けられる開口と異ならせることで、性能の優れた記憶装置を作製できる。
＜半導体装置の構成例１＞
　以下では、本発明の一態様の半導体装置の構成例について説明する。
　図１Ａ及び図１Ｂはそれぞれ、本発明の一態様の半導体装置の構成例を示す上面図及び断面図である。図１Ａは半導体装置１０の上面図である。また、図１Ｂは半導体装置１０の断面図であり、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。なお、図１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　半導体装置１０は、基板（図示せず）上の絶縁体２１０と、絶縁体２１０上のメモリセル２０と、導電体２６２Ａと、導電体２９０Ａと、導電体２９０Ｂと、絶縁体２１０上の絶縁体２７０と、絶縁体２７０上の絶縁体２７２と、絶縁体２７２上の絶縁体２７４と、絶縁体２７４上の絶縁体２７６と、を有する。メモリセル２０は、導電体２６２Ａ、導電体２９０Ａ、及び導電体２９０Ｂのそれぞれと電気的に接続される。
　メモリセル２０は、トランジスタ３１Ａと、トランジスタ３１Ｂと、トランジスタ３１Ｂ上の容量４１と、導電体２６１と、を有する。なお、トランジスタ３１Ａは、トランジスタ３１Ｂと同一層に設けられる。なお、本実施の形態の半導体装置が有する構成要素は、それぞれ、単層構造であってもよく、積層構造であってもよい。
　以降において、アルファベットで区別する構成要素について、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。例えば、トランジスタ３１Ａとトランジスタ３１Ｂに共通する事項を説明する場合には、トランジスタ３１と記載する場合がある。
　本明細書等において、図示するトランジスタのチャネル長方向と平行な方向をＺ方向とし、Ｚ方向と垂直な方向をＸ方向とする。さらに、Ｘ方向及びＺ方向の両方と垂直な方向をＹ方向とする。Ｘ方向及びＹ方向は、例えば基板面に対して平行な方向とし、Ｚ方向は、基板面に対して垂直な方向とすることができる。
　トランジスタ３１Ａは、導電体２４１Ａと、導電体２４２Ａと、導電体２６０Ａと、を有する。導電体２４１Ａはトランジスタ３１Ａのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２Ａはトランジスタ３１Ａのソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６０Ａはトランジスタ３１Ａのゲート電極として機能する領域を有する。
　トランジスタ３１Ｂは、導電体２４１Ｂと、導電体２４２Ｂと、導電体２６０Ｂと、を有する。導電体２４１Ｂはトランジスタ３１Ｂのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２Ｂはトランジスタ３１Ｂのソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６０Ｂはトランジスタ３１Ｂのゲート電極として機能する領域を有する。
　容量４１は、導電体２６２Ｂと、絶縁体２６３と、導電体２６４と、を有する。導電体２６２Ｂは容量４１の一方の電極として機能する領域を有し、導電体２６４は容量４１の他方の電極として機能する領域を有し、絶縁体２６３は容量４１の誘電体として機能する領域を有する。
　導電体２６２Ｂは、導電体２６０Ｂ及び導電体２６１と電気的に接続し、導電体２４１Ａは、導電体２６１と電気的に接続している。つまり、導電体２６１は、導電体２６２Ｂと導電体２４１Ａとを電気的に接続する機能を有する。図１Ｂでは、導電体２６２Ｂは、導電体２６０Ｂ及び導電体２６１のそれぞれの上面と接する領域を有し、導電体２４１Ａは、導電体２６１の下面と接する領域を有する。
　導電体２６２Ａは導電体２６０Ａと電気的に接続し、導電体２９０Ａは導電体２４２Ａと電気的に接続し、導電体２９０Ｂは導電体２４２Ｂと電気的に接続している。図１Ｂでは、導電体２６２Ａは導電体２６０Ａの上面と接する領域を有し、導電体２９０Ａは導電体２４２Ａの上面と接する領域を有し、導電体２９０Ｂは導電体２４２Ｂの上面と接する領域を有する。
　上述したように、トランジスタ３１Ａは、トランジスタ３１Ｂと同一層に設けられる。つまり、導電体２４１Ａは導電体２４１Ｂと同一層に設けられ、導電体２４２Ａは導電体２４２Ｂと同一層に設けられる。具体的には、導電体２４１Ａ及び導電体２４１Ｂは絶縁体２１０上に設けられ、導電体２４２Ａ及び導電体２４２Ｂは絶縁体２７０上に設けられる。
　導電体２６２Ａは、導電体２６２Ｂと同じ材料及び同じ工程で形成することが好ましい。導電体２６２Ａを導電体２６２Ｂと同じ材料及び同じ工程で形成することで、半導体装置の作製工程において、工程数の低減を図ることができる。このとき、導電体２６２Ａは導電体２６２Ｂと同じ導電性材料を有する。また、導電体２６２Ａは、導電体２６２Ｂと同一層に設けられる。図１Ｂでは、導電体２６２Ａ及び導電体２６２Ｂは絶縁体２７４上に設けられる。
　図１Ａでは、導電体２４１Ａ、導電体２４２Ａ、導電体２４２Ｂ、及び導電体２６２ＢのそれぞれのＸ方向の長さが、それぞれ一致する構成を示している。なお、本発明はこれに限られない。例えば、導電体２６２ＢのＸ方向の長さは、導電体２４２ＢのＸ方向の長さよりも大きくてもよい。導電体２６２ＢのＸ方向の長さを大きくすることで、導電体２６２Ｂの占有面積が大きくなり、容量４１の容量を大きくすることができる。
　導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４は、配線として機能する領域を有する。また、導電体２９０Ａ及び導電体２９０Ｂはプラグ又は配線として機能する領域を有する。後述するように半導体装置１０を記憶装置として用いる場合、導電体２６２Ａが延在する方向と、導電体２９０Ａが延在する方向とは、異なることが好ましく、直交することがより好ましい。また、導電体２４１Ｂが延在する方向と、導電体２９０Ｂが延在する方向とは、異なることが好ましく、直交することがより好ましい。
　半導体装置１０では、図１Ａに示すように、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４はＸ方向に延在して設けられる。このとき、導電体２４１Ｂが延在する方向は、導電体２６２Ａが延在する方向と同じである。また、導電体２４１Ｂが延在する方向は、導電体２６４が延在する方向と同じである。また、導電体２６２Ａが延在する方向は、導電体２６４が延在する方向と同じである。また、図１Ｂに示すように、導電体２９０Ａ及び導電体２９０ＢはＺ方向に延在して設けられる。このとき、導電体２９０Ａが延在する方向は、導電体２９０Ｂが延在する方向と同じである。当該構成にすることで、導電体２６２Ａが延在する方向と、導電体２９０Ａが延在する方向とが直交する。また、導電体２４１Ｂが延在する方向と、導電体２９０Ｂが延在する方向とが直交する。なお、本明細書等において、第１の方向が第２の方向と同じであるとは、第１の方向が第２の方向と平行であると言い換えることができる。
　図１Ｂでは、導電体２９０Ａ及び導電体２９０Ｂを単層とする構成を示している。なお、導電体２９０Ａ及び導電体２９０Ｂのそれぞれは、積層構造であってもよい。例えば、導電体２９０Ａ及び導電体２９０Ｂのそれぞれを、第１の導電体と第２の導電体の積層構造とする場合、第１の導電体を絶縁体２７６、絶縁体２７４、及び絶縁体２７２に設けられる開口の内壁に接して設け、さらに内側に第２の導電体を設けるとよい。導電体２９０Ａの第１の導電体は、導電体２４２Ａの上面、絶縁体２７２の側面、絶縁体２７４の側面、及び絶縁体２７６の側面のそれぞれと接する領域を有する。導電体２９０Ｂの第１の導電体は、導電体２４２Ｂの上面、絶縁体２７２の側面、絶縁体２７４の側面、及び絶縁体２７６の側面のそれぞれと接する領域を有する。
　上記第１の導電体としては、水、及び水素等の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。上記第１の導電体は、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、及び酸化ルテニウムのうち一つ又は複数を用いた、単層構造又は積層構造とすることができる。これにより、水、及び水素等の不純物が、導電体２９０Ａ及び導電体２９０Ｂを通じて金属酸化物２３０に混入することを抑制できる。
　また、導電体２９０Ａ及び導電体２９０Ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、上記第２の導電体には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。
　例えば、上記第１の導電体として窒化チタンを用い、上記第２の導電体としてタングステンを用いることが好ましい。この場合、上記第１の導電体は、チタンと、窒素とを有し、上記第２の導電体は、タングステンを有する。
　絶縁体２１０は、水、及び水素等の不純物が、基板側からトランジスタに拡散することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
　絶縁体２１０は、水、及び水素等の不純物、並びに酸素の拡散を抑制する機能を有する絶縁体を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、又は窒化酸化シリコン等を用いることができる。例えば、絶縁体２１０として、より水素バリア性が高い、窒化シリコンを用いることが好ましい。また、例えば、絶縁体２１０は、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウム、又は酸化マグネシウム等を有することが好ましい。これにより、水、及び水素等の不純物が絶縁体２１０を介して、基板側からトランジスタに拡散することを抑制できる。又は、絶縁体２７０等に含まれる酸素が、基板側に拡散することを抑制できる。
　なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。又は、対応する物質を、捕獲及び固着する（ゲッタリングともいう）機能とする。
　絶縁体２７０、絶縁体２７２、絶縁体２７４、及び絶縁体２７６は、層間膜として機能する。絶縁体２７０、絶縁体２７２、絶縁体２７４、及び絶縁体２７６は、それぞれ、絶縁体２１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
　例えば、絶縁体２７０、絶縁体２７２、絶縁体２７４、及び絶縁体２７６は、それぞれ、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つ又は複数を有することが好ましい。
　特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁体２７０、絶縁体２７２、絶縁体２７４、及び絶縁体２７６の上面は、それぞれ、平坦化されていてもよい。
　半導体装置１０は記憶装置として用いることができる。半導体装置１０を記憶装置として用いる場合の回路図を図１Ｃに示す。半導体装置１０は、メモリセル２０を有する記憶装置と言い換えることができる。メモリセル２０は、トランジスタ３１Ａ、トランジスタ３１Ｂ、及び容量４１を有する。
　図１Ｃに示すように、トランジスタ３１Ａにおいて、ゲート電極は配線ＷＷＬと電気的に接続され、ソース電極及びドレイン電極の一方は容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。トランジスタ３１Ｂにおいて、ゲート電極は容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。容量４１の他方の電極は、配線ＣＬと電気的に接続される。
　配線ＷＷＬは書き込みワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＳＬは選択線として機能し、配線ＣＬは容量線として機能する。
　配線ＷＷＬは導電体２６２Ａと対応し、配線ＷＢＬは導電体２９０Ａと対応し、配線ＲＢＬは導電体２９０Ｂと対応し、配線ＳＬは導電体２４１Ｂと対応し、配線ＣＬは導電体２６４と対応する。つまり、導電体２６２Ａは書き込みワード線して機能する領域を有し、導電体２９０Ａは書き込みビット線として機能する領域を有し、導電体２９０Ｂは読み出しビット線として機能する領域を有し、導電体２４１Ｂは選択線として機能する領域を有し、導電体２６４は容量線として機能する領域を有する。
　メモリセルを有する記憶装置については、後の実施の形態で詳細に説明する。
　なお、図１Ａでは、導電体２９０Ａと導電体２９０Ｂを結ぶ直線がＸ方向と直交する構成を示している。別言すると、導電体２９０Ａと導電体２９０Ｂを結ぶ直線がＹ方向と平行である構成を示している。なお、本発明はこれに限られない。例えば図２に示すように、導電体２９０Ａと導電体２９０Ｂを結ぶ直線がＸ方向に傾く構成としてもよい。なお、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４はＸ方向に延在して設けられるため、導電体２９０Ａと導電体２９０Ｂを結ぶ直線は、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４のそれぞれが延在する方向と直交しなくてよい。当該構成とすることで、メモリセル２０のメモリ密度をより高めることができる。なお、図２にＡ１−Ａ２の一点鎖線で示す部位の断面図は、図１Ｂを参酌できる。
［トランジスタ３１］
　図３Ａ乃至図３Ｄは、メモリセル２０が有するトランジスタの構成例を示す上面図及び断面図である。図３Ａはトランジスタ３１の上面図である。図３Ｂは、図３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図３Ｃは、図３ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。図３Ｄは、図３ＢにＢ１−Ｂ２の一点鎖線で示す部位の上面図である。なお、図３Ａ及び図３Ｄの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ３１は、絶縁体２１０上の導電体２４１及び絶縁体２７０と、導電体２４１上の金属酸化物２３０と、金属酸化物２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、絶縁体２７０上の導電体２４２と、絶縁体２７０及び導電体２４２上の絶縁体２７２と、を有する。
　導電体２４１はトランジスタ３１のソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２はトランジスタ３１のソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６０はトランジスタ３１のゲート電極として機能する領域を有する。金属酸化物２３０は、チャネル形成領域として機能する領域を有する。
　金属酸化物２３０には、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。なお、半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　金属酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物等の金属酸化物を用いることが好ましい。また、金属酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。なお、インジウム、元素Ｍ及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　具体的には、金属酸化物２３０として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　金属酸化物２３０は、トランジスタ３１における、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、を有する。チャネル形成領域の少なくとも一部は、導電体２６０と重なる。別言すると、チャネル形成領域の少なくとも一部は、導電体２６０と対向する。ソース領域は、導電体２４１及び導電体２４２の一方と重なり、ドレイン領域は、導電体２４１及び導電体２４２の他方と重なる。なお、導電体２４２と重なる領域は、導電体２４２と対向する領域とも言える。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損及びＶＯＨを低減できる。ただし、ソース領域又はドレイン領域に過剰な量の酸素が供給されると、トランジスタのオン電流の低下、又は電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域又はドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極等の導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれること等により、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。したがって、ソース領域及びドレイン領域には過剰な量の酸素が供給されないようにすること、及びソース領域及びドレイン領域のＶＯＨの量が過剰に低減しないようにすることが好ましい。
　チャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、又は不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、チャネル形成領域は、ｉ型（真性）又は実質的にｉ型であるということができる。
　なお、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、１×１０１７ｃｍ−３未満、１×１０１６ｃｍ−３未満、１×１０１５ｃｍ−３未満、１×１０１４ｃｍ−３未満、１×１０１３ｃｍ−３未満、１×１０１２ｃｍ−３未満、１×１０１１ｃｍ−３未満、又は１×１０１０ｃｍ−３未満であることが好ましい。また、チャネル形成領域のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　なお、金属酸化物２３０のキャリア濃度を低くする場合においては、金属酸化物２３０中の不純物濃度を低くし、欠陥準位密度を低くする。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体（又は金属酸化物）を、高純度真性又は実質的に高純度真性な酸化物半導体（又は金属酸化物）と呼ぶ場合がある。
　なお、金属酸化物２３０中の不純物とは、例えば、金属酸化物２３０を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。金属酸化物２３０として酸化物半導体を用いる場合、金属酸化物２３０の不純物として、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、及びシリコン等が挙げられる。
　ソース領域及びドレイン領域は、酸素欠損が多い、又は不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
　なお、金属酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、及び不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、不純物元素の濃度が減少していてもよい。
　トランジスタの電気特性を安定にするためには、金属酸化物２３０中の不純物濃度を低減することが有効である。また、金属酸化物２３０の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
　絶縁体２７２、導電体２４２、及び絶縁体２７０には導電体２４１に達する開口が設けられる。また、当該開口は、上面視において導電体２４１と重なる領域を有する。また、当該開口内に、金属酸化物２３０、絶縁体２５０、及び導電体２６０のそれぞれの少なくとも一部が配置される。なお、当該開口は、絶縁体２７２が有する開口と、導電体２４２が有する開口と、絶縁体２７０が有する開口とを含むと言える。また、導電体２４２は、上面視において導電体２４１と重なる開口を有すると言える。
　金属酸化物２３０は、絶縁体２７２、導電体２４２、及び絶縁体２７０に設けられる開口の側面及び底面と接して設けられる。別言すると、金属酸化物２３０は、導電体２４２が有する開口の側面、及び導電体２４１の上面のそれぞれと接する領域を有する。また、金属酸化物２３０は、絶縁体２７２の上面と接する領域を有する。また、金属酸化物２３０は、凹部を有する。当該凹部は、上面視において導電体２４２が有する開口と重なる領域を有する。
　絶縁体２５０の少なくとも一部は、金属酸化物２３０の凹部に設けられる。また、絶縁体２５０は、金属酸化物２３０の上面と接する領域を有する。また、絶縁体２５０は、凹部を有する。当該凹部は、金属酸化物２３０が有する凹部の内側に位置する。
　導電体２６０は、絶縁体２５０の凹部を埋め込むように設けられる。また、導電体２６０は、絶縁体２５０の上面と接する領域を有する。また、導電体２６０は、断面視における導電体２４１と導電体２４２の間の領域において、絶縁体２５０を介して金属酸化物２３０と重なる領域を有する。別言すると、導電体２６０は、断面視における導電体２４１と導電体２４２の間の領域において、絶縁体２５０を介して金属酸化物２３０と対向する領域を有する。
　上記構成において、トランジスタ３１のチャネル長は、断面視における、導電体２４１の上面から導電体２４２の下面までの最短距離（図３Ｂに示すＬ１）であり、導電体２４１と重なる領域の絶縁体２７０の膜厚でもある。つまり、トランジスタ３１のチャネル長は、導電体２４１と重なる領域の絶縁体２７０の膜厚によって調整できる。例えば、絶縁体２７０の膜厚を薄くすることで、チャネル長の短いトランジスタ３１を作製できる。
　また、上記構成において、トランジスタ３１のチャネル幅は、上面視における、絶縁体２７０と金属酸化物２３０が接する領域の長さであり、上面視における金属酸化物２３０の輪郭（外周）の長さでもある。つまり、トランジスタ３１のチャネル幅は、絶縁体２７０に設ける開口の径によって調整できる。例えば、当該開口の径を大きくすることで、チャネル幅の大きいトランジスタ３１を作製できる。なお、当該開口は、トランジスタ３１の構成要素の一部（ここでは、金属酸化物２３０、絶縁体２５０、及び導電体２６０）が設けられる開口と言い換えることができる。
　トランジスタ３１は、チャネル形成領域がゲート電極を取り囲む構造を有する。したがって、トランジスタ３１は、ＣＡＡ（Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ）構造のトランジスタと言える。
　なお、図３Ｄでは、導電体２４２が有する開口の上面形状が、円形状を有する構成を示しているが、本発明はこれに限られない。例えば、導電体２４２が有する開口の上面形状は、楕円形状、多角形状、又は、角が丸みを帯びている多角形状であってもよい。ここで、多角形状とは、三角形、四角形、五角形、及び六角形等を指す。
　絶縁体２７２上に絶縁体２７４が設けられ、絶縁体２７４及び導電体２６０上に導電体２６２が設けられる。
　金属酸化物２３０は、結晶性を有する酸化物半導体を用いることが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。金属酸化物２３０として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減できる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、金属酸化物２３０としてＣＡＡＣ−ＯＳ等の結晶性を有する酸化物を用いることで、導電体２４１及び導電体２４２による、金属酸化物２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行っても、金属酸化物２３０から酸素が引き抜かれることを抑制できるため、トランジスタは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。また、導電体２４１及び導電体２４２の導電率が低下することを抑制できる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶（ナノ結晶ともいう）を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られないため、膜全体で配向性が見られない。すなわち、金属酸化物２３０としてｎｃ−ＯＳを用いる場合、金属酸化物２３０中を流れるキャリアの方向によらず金属酸化物２３０の膜特性が一定となるため、トランジスタの電気特性は安定する。
　なお、酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。金属酸化物２３０は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、多結晶酸化物半導体、ＣＡＣ−ＯＳ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のうち、二種以上を有してもよい。
　なお、ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　また、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと同等又はナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
　金属酸化物２３０は、トランジスタ３１のチャネル形成領域を含む半導体層と言い換えることができる。なお、当該半導体層に適用可能な材料は、半導体として機能する金属酸化物（酸化物半導体）に限られない。例えば、当該半導体層として、単結晶シリコン、多結晶シリコン、又は非晶質シリコン等の半導体を用いてもよく、例えば低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を用いてもよい。
　又は、当該半導体層として、半導体として機能する遷移金属カルコゲナイドを用いてもよく、例えば、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などを用いてもよい。
　絶縁体２５０は、単層構造であってもよく、積層構造であってもよい。
　絶縁体２５０として、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素と、シリコンと、を有する。
　絶縁体２５０中の水、及び水素等の不純物濃度は低減されていることが好ましい。
　なお、絶縁体２５０と金属酸化物２３０との間に、酸素に対するバリア性を有する絶縁体を設けてもよい。当該絶縁体は、絶縁体２５０の下面、及び金属酸化物２３０の凹部に接して設けられる。当該絶縁体が酸素に対するバリア性を有することで、絶縁体２５０に含まれる酸素をチャネル形成領域に供給し、絶縁体２５０に含まれる酸素がチャネル形成領域に過剰に供給されるのを抑制できる。よって、熱処理などを行った際に、金属酸化物２３０から酸素が脱離するのを抑制し、金属酸化物２３０における酸素欠損の形成を抑制できる。したがって、トランジスタ３１の電気特性を良好にし、信頼性を向上させることができる。
　上記絶縁体として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。上記絶縁体として、酸化アルミニウムを用いることがより好ましい。この場合、上記絶縁体は、少なくとも酸素と、アルミニウムと、を有する。なお、上記絶縁体は、例えば絶縁体２５０よりも酸素を透過しにくければよい。また、上記絶縁体として、例えば絶縁体２５０よりも酸素を透過しにくい材料を用いればよい。また、上記絶縁体として、例えば、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、又はインジウムガリウム亜鉛酸化物などを用いてもよい。
　図３Ｂでは、導電体２６０を単層とする構成を示している。なお、導電体２６０は、積層構造であってもよい。例えば、導電体２６０は、第１の導電体と、第１の導電体上の第２の導電体と、を有することが好ましい。具体的には、導電体２６０の第１の導電体は、導電体２６０の第２の導電体の底面及び側面を包むように配置されることが好ましい。
　導電体２６０の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、又は銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸化しにくい導電性材料を用いることが好ましい。
　導電体２６０の第１の導電体が酸素の拡散を抑制する機能を有することで、例えば絶縁体２５０に含まれる酸素により導電体２６０の第２の導電体が酸化して、導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。
　また、導電体２６０は、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０の第２の導電体は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０の第２の導電体は積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　なお、絶縁体２５０と導電体２６０との間に、水素に対するバリア性を有する絶縁体を設けてもよい。当該構成にすることで、導電体２６０に含まれる水素等の不純物が、絶縁体２５０及び金属酸化物２３０に拡散するのを抑制できる。上記絶縁体として、例えば、窒化シリコンを用いるとよい。この場合、上記絶縁体は、少なくとも窒素と、シリコンと、を有する。また、上記絶縁体として、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、又は窒化酸化シリコンなどを用いてもよい。なお、上記絶縁体は、例えば絶縁体２５０よりも水素を透過しにくければよい。また、上記絶縁体として、例えば絶縁体２５０よりも水素を透過しにくい材料を用いればよい。
　また、絶縁体２５０と導電体２６０との間に、酸素に対するバリア性を有する絶縁体を設けてもよい。当該構成にすることで、絶縁体２５０に含まれる酸素が、導電体２６０へ拡散するのを抑制できる。つまり、金属酸化物２３０へ供給する酸素量の減少を抑制できる。また、絶縁体２５０に含まれる酸素による導電体２６０の酸化を抑制できる。上記絶縁体は、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。上記絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。上記絶縁体として、酸化ハフニウムを用いることがより好ましい。この場合、上記絶縁体は、少なくとも酸素と、ハフニウムと、を有する。酸化ハフニウムは水素に対するバリア性を有するため、好適である。
　金属酸化物２３０、絶縁体２５０、及び導電体２６０を、絶縁体２７２、導電体２４２、及び絶縁体２７０に設けられた開口内に形成するには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法等がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホール等の欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、及び低温での成膜が可能等の効果がある。よって、金属酸化物２３０、絶縁体２５０、及び導電体２６０を、絶縁体２７２、導電体２４２、及び絶縁体２７０に設けられた開口部の側面に被覆性良く成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには例えば炭素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素等の不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、又はオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　なお、ＡＬＤ法を用いて金属酸化物を成膜した後、マイクロ波処理を行うことが好ましく、酸素を含む雰囲気でマイクロ波処理を行うことがより好ましい。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、ＲＦなどの高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを金属酸化物に作用させることができる。このとき、マイクロ波、ＲＦなどの高周波を金属酸化物に照射することもできる。つまり、金属酸化物に、マイクロ波、ＲＦなどの高周波、酸素プラズマなどを作用させることができる。
　高周波、酸素プラズマなどの作用により、金属酸化物の不純物濃度を低減できる。例えば、金属酸化物中の水素を水分子として脱離することができる。また、例えば、金属酸化物中の炭素をオキソカーボン（ＣＯおよび／またはＣＯ２）として脱離することができる。また、酸素プラズマで発生した酸素ラジカルを金属酸化物に供給することで、金属酸化物中の酸素欠損、ＶＯＨなどを低減できる。
　また、高周波、酸素プラズマなどの作用により、金属酸化物中の原子に、マイクロ波処理の処理温度以上のエネルギーが与えられる。よって、金属酸化物中の金属原子および酸素原子の再配列が促進され、金属酸化物の結晶性を向上させることができる。なお、金属酸化物の、不純物濃度および欠陥（酸素欠損、及びＶＯＨ等）の量を低減するほど、金属酸化物の結晶性は向上しやすい傾向がある。つまり、酸素を含む雰囲気でのマイクロ波処理は、金属酸化物中の不純物濃度及び欠陥量の低減、並びに金属酸化物の結晶性向上をもたらす。
　金属酸化物２３０と接する絶縁体２７０として、過剰酸素を含む絶縁体を用いることが好ましい。絶縁体２７０は、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどのシリコンを含む酸化物を用いることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、過剰酸素を含む領域を容易に形成できるため好ましい。金属酸化物２３０の近傍に過剰酸素を含む絶縁体を設けて熱処理を行うことで、当該絶縁体から金属酸化物２３０に酸素を供給し、酸素欠損及びＶＯＨを低減できる。特に、絶縁体２７０と接する領域の金属酸化物２３０はチャネル形成領域として機能するため、当該構成にすることで、チャネル形成領域中の酸素欠損及びＶＯＨを低減し、チャネル形成領域をｉ型又は実質的にｉ型とすることができる。
　また、絶縁体２７０中の水、及び水素等の不純物濃度は低減されていることが好ましい。例えば、絶縁体２７０は、酸化シリコン、又は酸化窒化シリコン等のシリコンを含む酸化物を有することが好ましい。
　導電体２４１及び導電体２４２として、それぞれ、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。当該導電性材料を用いることで、導電体２４１及び導電体２４２の導電率が低下することを抑制できる。導電体２４１及び導電体２４２として金属及び窒素を含む導電性材料を用いる場合、導電体２４１及び導電体２４２のそれぞれは、少なくとも金属と、窒素と、を有する。
　導電体２４１及び導電体２４２としては、それぞれ、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物等を用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　図３Ｂでは、導電体２４１及び導電体２４２を単層とする構成を示している。なお、導電体２４１及び導電体２４２のそれぞれは、積層構造であってもよい。例えば、導電体２４１及び導電体２４２のそれぞれは、第１の導電体と第２の導電体の２層構造を有してもよい。このとき、絶縁体２７０に接する第１の導電体として、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。これにより、導電体２４１及び導電体２４２の導電率が低下することを抑制できる。
　また、導電体２４１及び導電体２４２の第２の導電体は、導電体２４１及び導電体２４２の第１の導電体よりも導電性が高いことが好ましい。また、導電体２４１及び導電体２４２の第２の導電体の膜厚を、導電体２４１及び導電体２４２の第１の導電体の膜厚より大きくすることが好ましい。
　例えば、導電体２４１及び導電体２４２の第１の導電体として、窒化タンタル又は窒化チタンを用い、導電体２４１及び導電体２４２の第２の導電体として、タングステンを用いることができる。
　なお、絶縁体２７０に含まれる酸素による導電体２４１の酸化を抑制するために、導電体２４１と絶縁体２７０との間に、酸素に対するバリア性を有する絶縁体を設けることが好ましい。また、絶縁体２７０に含まれる酸素による導電体２４２の酸化を抑制するために、導電体２４２と絶縁体２７０との間に、酸素に対するバリア性を有する絶縁体を設けることが好ましい。当該構成にすることで、絶縁体２７０に含まれる酸素が、導電体２４１及び導電体２４２へ拡散するのを抑制できる。上記絶縁体として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。上記絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。
　図３Ｂに示すように、絶縁体２７２の上方において、導電体２６０の端部は、金属酸化物２３０及び絶縁体２５０のそれぞれの端部と一致する。なお、導電体２６０の端部は、金属酸化物２３０及び絶縁体２５０のそれぞれの端部と一致しないことがある。例えば、導電体２６２を形成する際、導電体２６０の一部が除去される場合である。このとき、図４Ａに示すように、導電体２６０の端部は、導電体２６２の端部と一致する。
　図３Ｂでは、導電体２４１が、絶縁体２７０が有する開口と重なる領域に凹部を有さない構成を示している。なお、本発明はこれに限られない。例えば、図４Ｂに示すように、導電体２４１は、上記開口と重なる領域に凹部を有してもよい。別言すると、導電体２４１は、上記開口と重なる領域の上面の一部が除去されてもよい。導電体２４１が上記開口と重なる領域に凹部を有することで、絶縁体２５０を介して金属酸化物２３０と導電体２６０とが重なる領域（対向する領域）の端部を、導電体２４１により近づけることができる。又は、導電体２６０が、金属酸化物２３０及び絶縁体２５０を介して導電体２４１と重なる領域（対向する領域）を有することができる。別言すると、導電体２４１と導電体２４２の間の領域において、絶縁体２５０を介して金属酸化物２３０と導電体２６０とが重ならない領域（対向しない領域）、所謂Ｌｏｆｆ領域を狭くする又は設けない構成とすることができる。したがって、トランジスタ３１の周波数特性を向上させることができる。これにより、メモリセル２０の書き込み速度及び読み出し速度の向上、半導体装置１０の動作速度の向上などを図ることができる。よって、動作速度が速い半導体装置を提供できる。
　又は、例えば、図４Ｃに示すように、導電体２４１は、絶縁体２７０が有する開口と重なり、絶縁体２１０に達する開口を有してもよい。別言すると、導電体２４１は、絶縁体２７０が有する開口と重なる領域が除去されてもよい。導電体２４１が絶縁体２１０に達する開口を有することで、絶縁体２５０を介して金属酸化物２３０と導電体２６０とが重なる領域（対向する領域）の端部を、導電体２４１により近づけることができる。又は、導電体２６０が、金属酸化物２３０及び絶縁体２５０を介して導電体２４１と重なる領域（対向する領域）を有することができる。したがって、トランジスタ３１の周波数特性を向上させることができる。
　図３Ｂでは、金属酸化物２３０が絶縁体２７２の上面と接する領域を有する構成を示している。なお、本発明はこれに限られない。例えば、図４Ｄに示すように、絶縁体２７２を設けなくてもよい。このとき、金属酸化物２３０は、導電体２４２の上面の一部、及び導電体２４２が有する開口の側面のそれぞれと接する領域を有する。当該構成にすることで、金属酸化物２３０と導電体２４２との接触面積を増大させ、トランジスタ３１のオン電流を増大させることができる。よって、オン電流が大きい半導体装置を提供できる。
　図３Ａ乃至図３Ｄに示すトランジスタ３１では、金属酸化物２３０の上面が、導電体２４２の上面よりも上方に位置している。なお、本発明はこれに限られない。図３Ａ乃至図３Ｄに示すトランジスタ３１とは異なる構成のトランジスタを図５Ａ乃至図５Ｅに示す。
　図５Ａ乃至図５Ｅは、トランジスタ３１の別の構成例を示す上面図及び断面図である。図５Ａ、図５Ｄ、及び図５Ｅはトランジスタ３１の上面図である。図５Ｂは、図５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図５Ｃは、図５ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。図５Ｄは、図５ＢにＢ１−Ｂ２の一点鎖線で示す部位の上面図であり、図５Ｅは、図５ＢにＢ３−Ｂ４の一点鎖線で示す部位の上面図である。なお、図５Ａ、図５Ｄ、及び図５Ｅの上面図では、図の明瞭化のために一部の要素を省いている。
　図５Ａ乃至図５Ｅに示すトランジスタ３１は、図３Ａ乃至図３Ｄに示すトランジスタ３１の変形例である。図５Ａ乃至図５Ｅに示すトランジスタ３１は、金属酸化物２３０、絶縁体２５０、及び導電体２６０の形状が、図３Ａ乃至図３Ｄに示すトランジスタ３１と異なる。以降では、図３Ａ乃至図３Ｄに示すトランジスタ３１と異なる部分について主に説明し、重複する部分については説明を省略する。
　図５Ａ乃至図５Ｅに示すように、絶縁体２７２及び導電体２４２のそれぞれが有する開口の径は、絶縁体２７０が有する開口の径よりも小さい。
　金属酸化物２３０は、絶縁体２７０が有する開口の側面及び底面と接して設けられる。このとき、金属酸化物２３０の上面は、絶縁体２７０の上面と一致し、導電体２４２の下面と接する領域を有する。
　絶縁体２５０は、絶縁体２７２及び導電体２４２のそれぞれが有する開口内、並びに金属酸化物２３０の凹部に設けられる。絶縁体２５０は、絶縁体２７２が有する開口の側面、及び導電体２４２が有する開口の側面のそれぞれに接する領域を有する。絶縁体２５０の上面は、導電体２６０及び絶縁体２７２のそれぞれの上面と一致する。
　導電体２６０は、絶縁体２５０の凹部を埋め込むように設けられる。導電体２６０は導電体２６２の下面と接する領域を有する。
　図５Ａ乃至図５Ｅに示す構造は、絶縁体２７０が有する開口に金属酸化物２３０を形成し、絶縁体２７２が有する開口、導電体２４２が有する開口、及び金属酸化物２３０が有する凹部に、絶縁体２５０となる絶縁膜、及び導電体２６０となる導電膜を形成し、絶縁体２７２の上面が露出するまで平坦化を行うことで、作製できる。例えば、平坦化処理には化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いることができる。
　図５Ａ乃至図５Ｅに示す構成では、金属酸化物２３０は、絶縁体２７２の下方に設けられるため、絶縁体２７２上の導電体２６２と接しない。よって、金属酸化物２３０をトランジスタ３１のチャネル形成領域として機能させることができる。また、図３Ａ乃至図３Ｄに示すトランジスタ３１と比較して、図５Ａ乃至図５Ｅに示すトランジスタ３１では、フォトリソグラフィ法を用いずに絶縁体２５０及び導電体２６０を形成できるため、半導体装置の微細化又は高集積化を図ることができる。また、絶縁体２７４を設けなくてもよいため、半導体装置の作製工程における工程数の低減を図ることができる。
　図５Ｂでは、導電体２４１が、絶縁体２７０が有する開口と重なる領域に凹部を有さない構成を示している。なお、本発明はこれに限られない。例えば、図６Ａに示すように、導電体２４１は、上記開口と重なる領域に凹部を有してもよい。別言すると、導電体２４１は、上記開口と重なる領域の上面の一部が除去されてもよい。又は、例えば、図６Ｂに示すように、導電体２４１は、上記開口と重なり、絶縁体２１０に達する開口を有してもよい。別言すると、導電体２４１は、絶縁体２７０が有する開口と重なる領域が除去されてもよい。導電体２４１が、絶縁体２７０が有する開口と重なる領域に凹部又は開口を有することで、絶縁体２５０を介して金属酸化物２３０と導電体２６０とが重なる領域（対向する領域）の端部を、導電体２４１により近づけることができる。したがって、トランジスタ３１の周波数特性を向上させることができる。
　図５Ｂでは、金属酸化物２３０が凹部を有する構成を示している。なお、本発明はこれに限られない。例えば、図６Ｃに示すように、金属酸化物２３０は、導電体２４１に達する開口を有してもよい。別言すると、金属酸化物２３０は、中空部が設けられた円筒形状を有してもよい。当該構成にすることで、絶縁体２５０を介して金属酸化物２３０と導電体２６０とが重なる領域（対向する領域）の端部を、導電体２４１により近づけることができる。
　なお、金属酸化物２３０が導電体２４１に達する開口を有する場合においても、図６Ａ及び図６Ｂと同様に、導電体２４１は、絶縁体２７０が有する開口と重なる領域に凹部又は開口を有してもよい。当該構成にすることで、導電体２４１と金属酸化物２３０との接触面積を増大させ、トランジスタ３１のオン電流を増大させることができる。
　以上が、トランジスタ３１についての説明である。
［容量４１］
　図７Ａ及び図７Ｂは、メモリセル２０が有する容量４１の構成例を示す上面図及び断面図である。図７Ａは容量４１の上面図である。図７Ｂは、図７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　容量４１は、導電体２６２Ｂと、導電体２６２Ｂ上の絶縁体２６３と、絶縁体２６３上の導電体２６４と、を有する。
　導電体２６２Ｂは容量４１の一方の電極として機能する領域を有し、導電体２６４は容量４１の他方の電極として機能する領域を有し、絶縁体２６３は容量４１の誘電体として機能する領域を有する。容量４１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　図７Ａに示すように、導電体２６４は、導電体２６２ＢのＸ方向の端部よりも外側の領域において延在して設けられる。また、図７Ａ及び図７Ｂに示すように、導電体２６２ＢのＹ方向の端部は、絶縁体２６３及び導電体２６４のそれぞれのＹ方向の端部と一致する。
　導電体２６２Ｂ及び導電体２６４は、それぞれ、単層構造であってもよく、積層構造であってもよい。
　導電体２６２Ｂ及び導電体２６４のそれぞれは、第１の導電体と、第１の導電体上の第２の導電体と、を有してもよい。なお、導電体２６２Ｂ及び導電体２６４の一方又は両方において、積層順はこの逆であってもよい。例えば、導電体２６２Ｂ及び導電体２６４の第１の導電体は、導電体２４１及び導電体２４２の第１の導電体に用いることができる導電体を用いればよい。また、導電体２６２Ｂ及び導電体２６４の第２の導電体は、導電体２４１及び導電体２４２の第２の導電体に用いることができる導電体を用いればよい。具体的には、導電体２６２Ｂ及び導電体２６４の第１の導電体として窒化チタンを用い、導電体２６２Ｂ及び導電体２６４の第２の導電体としてタングステンを用いることができる。
　絶縁体２６３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。絶縁体２６３は、ＡＬＤ法、又はＣＶＤ法等の被覆性の良好な成膜方法を用いて成膜することが好ましい。
　高誘電率（ｈｉｇｈ−ｋ）材料としては、例えば、アルミニウム、ハフニウム、ジルコニウム、及びガリウム等から選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、及び窒化物が挙げられる。また、上記の、酸化物、酸化窒化物、窒化酸化物、又は窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁体を積層して用いることもできる。
　高誘電率（ｈｉｇｈ−ｋ）材料として、具体的には、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びジルコニウムを有する酸化物、シリコン及びジルコニウムを有する酸化窒化物、ハフニウム及びジルコニウムを有する酸化物、並びに、ハフニウム及びジルコニウムを有する酸化窒化物が挙げられる。このようなｈｉｇｈ−ｋ材料からなる絶縁体を用いることで、リーク電流を抑制できる程度に絶縁体２６３を厚くし、且つ容量４１の静電容量を十分確保することができる。
　また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体２６３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁体を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁体を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量４１の静電破壊を抑制することができる。
　図７Ａ及び図７Ｂでは、導電体２６２ＢのＹ方向の端部が、絶縁体２６３及び導電体２６４のそれぞれのＹ方向の端部と一致する構成を示している。なお、本発明はこれに限られない。
　図７Ｃ及び図７Ｄは、容量４１の別の構成例を示す上面図及び断面図である。図７Ｃは容量４１の上面図である。図７Ｄは、図７ＣにＡ１−Ａ２の一点鎖線で示す部位の断面図である。図７Ｃ及び図７Ｄに示すように、導電体２６２ＢのＹ方向の端部は、導電体２６４及び絶縁体２６３のそれぞれのＹ方向の端部よりも外側に位置してもよい。なお、図７Ｄでは、導電体２６４のＹ方向の端部が絶縁体２６３のＹ方向の端部と一致する構成を示しているが、本発明はこれに限られない。導電体２６４のＹ方向の端部は、絶縁体２６３のＹ方向の端部よりも内側に位置してもよい。
　図７Ｅ及び図７Ｆは、容量４１の別の構成例を示す上面図及び断面図である。図７Ｅは容量４１の上面図である。図７Ｆは、図７ＥにＡ１−Ａ２の一点鎖線で示す部位の断面図である。図７Ｆに示すように、絶縁体２６３は、導電体２６２Ｂの上面及び側面を覆うように設けられてもよい。図７Ｆでは、絶縁体２６３が、導電体２６２Ｂの側面及び上面と接する構成を示している。当該構成にすることで、絶縁体２６３によって、導電体２６４と導電体２６２Ｂを十分に離隔することができる。
　なお、図７Ｆでは、導電体２６４のＹ方向の端部が、導電体２６２ＢのＹ方向の端部と一致する構成を示している。なお、本発明はこれに限られない。
　図７Ｇ及び図７Ｈは、容量４１の別の構成例を示す上面図及び断面図である。図７Ｇは容量４１の上面図である。図７Ｈは、図７ＧにＡ１−Ａ２の一点鎖線で示す部位の断面図である。図７Ｈに示すように、導電体２６４のＹ方向の端部は、導電体２６２ＢのＹ方向の端部よりも外側に位置してもよい。この場合、上面視において、導電体２６２Ｂの外周が、導電体２６４の外周より内側に位置する。
　又は、図７Ｄと同様に、導電体２６４のＹ方向の端部は、導電体２６２ＢのＹ方向の端部よりも内側に位置してもよい。
　図１Ｂでは、容量４１の形状がプレーナ型である構成を示している。別言すると、容量４１が絶縁体２７４上に設けられる構成を示している。なお、本発明はこれに限られない。
　図８に、図１Ｂに示す半導体装置１０とは異なる半導体装置の断面図を示す。なお、図８に示す半導体装置の上面図は、図１Ａを参酌できる。図８に示す半導体装置は、容量４１の構成及び形状が図１Ｂに示す半導体装置１０と異なる。また、図８に示す半導体装置は、導電体２６２Ｂを有さない点で、図１Ｂに示す半導体装置１０と異なる。
　例えば、図８に示すように、容量４１の一部が絶縁体２７４、絶縁体２７２、及び絶縁体２７０に設けられた開口内に位置してもよい。具体的には、容量４１は、導電体２６１と、導電体２６１上の絶縁体２６３と、絶縁体２６３上の導電体２６４とを有する。また、導電体２６１は、上記開口の側面及び底面と接する領域と、導電体２６０Ｂの上面と接する領域と、絶縁体２７４の上面の一部と接する領域と、を有する。また、導電体２６４は、導電体２６１及び絶縁体２６３を介して上記開口に埋め込まれる領域を有する。当該構成にすることで、容量４１の単位面積当たりの静電容量を大きくすることができる。
　以上が、容量４１についての説明である。
　上述したように、半導体装置１０はメモリセル２０を有する記憶装置として用いることができる。メモリセル２０をマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、複数のメモリセル２０がＸ方向に配置されたメモリセルアレイを図９Ａに示す。
　図９Ａは、メモリセルアレイの上面図である。図９Ａに示すメモリセルアレイは複数のメモリセル２０を有し、複数のメモリセル２０はＸ方向に配置される。なお、図９Ａには、３つのメモリセル２０を含む領域を示している。上述したように、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４は、Ｘ方向に延在して設けられる。このとき、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４のそれぞれは、複数のメモリセル２０により共有される。当該構成にすることで、半導体装置の微細化又は高集積化を図ることができる。
　さらに、図９Ａに示すメモリセルアレイをＹ方向に複数配置することで、メモリセル２０がマトリクス状に配置されたメモリセルアレイを構成することができる。図９Ｂは、メモリセル２０がＸ方向及びＹ方向のそれぞれに複数配置されたメモリセルアレイの上面図である。なお、図９Ｂには、６つのメモリセル２０を含む領域を示している。
＜半導体装置の変形例１＞
　以下では、先の＜半導体装置の構成例１＞で示したものとは異なる半導体装置の一例について説明する。なお、以下に示す半導体装置において、先の＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、先の＜半導体装置の構成例１＞に示した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。
［変形例１−１］
　以下では、２つのメモリセルを有する半導体装置の構成例について、図１０Ａ及び図１０Ｂを用いて説明する。
　図１０Ａ及び図１０Ｂはそれぞれ、半導体装置１０Ａの構成例を示す上面図及び断面図である。図１０Ａは、半導体装置１０Ａの上面図である。また、図１０Ｂは、図１０ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　半導体装置１０Ａは、メモリセル２０ａと、メモリセル２０ｂと、導電体２６２Ａａと、導電体２６２Ａｂと、導電体２９０Ａと、導電体２９０Ｂａと、導電体２９０Ｂｂと、を有する。また、メモリセル２０ａは、メモリセル２０ｂと同一層に設けられる。
　メモリセル２０ａは、トランジスタ３１Ａａと、トランジスタ３１Ｂａと、容量４１ａと、導電体２６１ａと、を有する。トランジスタ３１Ａａは、導電体２４１Ａａと、導電体２４２Ａと、導電体２６０Ａａと、を有する。トランジスタ３１Ｂａは、導電体２４１Ｂａと、導電体２４２Ｂａと、導電体２６０Ｂａと、を有する。容量４１ａは、導電体２６２Ｂａと、絶縁体２６３ａと、導電体２６４ａと、を有する。
　メモリセル２０ｂは、トランジスタ３１Ａｂと、トランジスタ３１Ｂｂと、容量４１ｂと、導電体２６１ｂと、を有する。トランジスタ３１Ａｂは、導電体２４１Ａｂと、導電体２４２Ａと、導電体２６０Ａｂと、を有する。トランジスタ３１Ｂｂは、導電体２４１Ｂｂと、導電体２４２Ｂｂと、導電体２６０Ｂｂと、を有する。容量４１ｂは、導電体２６２Ｂｂと、絶縁体２６３ｂと、導電体２６４ｂと、を有する。
　導電体２９０Ａは、導電体２４２Ａと電気的に接続される。
　半導体装置１０Ａは、図１０Ｂに示すように、Ｃ１−Ｃ２の一点鎖線を対称軸とした線対称の構成となっている。別言すると、メモリセル２０ｂは、導電体２９０Ａを対称軸として、メモリセル２０ａに対して線対称の位置に配置される、ということができる。よって、メモリセル２０ａ及びメモリセル２０ｂをまとめて、一対のメモリセルと呼ぶことができる。
　導電体２４２Ａは、トランジスタ３１Ａａのソース電極及びドレイン電極の他方として機能する領域と、トランジスタ３１Ａｂのソース電極及びドレイン電極の他方として機能する領域とを有する。
　トランジスタ３１Ａａ、トランジスタ３１Ｂａ、トランジスタ３１Ａｂ、及びトランジスタ３１Ｂｂのそれぞれの構成例の詳細については、先の［トランジスタ３１］の記載を参酌できる。また、容量４１ａ及び容量４１ｂのそれぞれの構成例の詳細については、先の［容量４１］の記載を参酌できる。
　半導体装置１０Ａは記憶装置として用いることができる。半導体装置１０Ａを記憶装置として用いる場合の回路図を図１０Ｃに示す。半導体装置１０Ａは、メモリセル２０ａ及びメモリセル２０ｂを有する記憶装置と言い換えることができる。メモリセル２０ａは、トランジスタ３１Ａａ、トランジスタ３１Ｂａ、及び容量４１ａを有する。メモリセル２０ｂは、トランジスタ３１Ａｂ、トランジスタ３１Ｂｂ、及び容量４１ｂを有する。
　トランジスタ３１Ａａにおいて、ゲート電極は配線ＷＷＬａと電気的に接続され、ソース電極及びドレイン電極の一方は容量４１ａの一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。トランジスタ３１Ｂａにおいて、ゲート電極は容量４１ａの一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬａと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬａと電気的に接続される。容量４１ａの他方の電極は、配線ＣＬａに接続される。
　トランジスタ３１Ａｂにおいて、ゲート電極は配線ＷＷＬｂと電気的に接続され、ソース電極及びドレイン電極の一方は容量４１ｂの一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。トランジスタ３１Ｂｂにおいて、ゲート電極は容量４１ｂの一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬｂと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬｂと電気的に接続される。容量４１ｂの他方の電極は、配線ＣＬｂに接続される。
　配線ＷＷＬａは導電体２６２Ａａと対応し、配線ＷＢＬは導電体２９０Ａと対応し、配線ＳＬａは導電体２４１Ｂａと対応し、配線ＲＢＬａは導電体２９０Ｂａと対応し、配線ＣＬａは導電体２６４ａと対応する。配線ＷＷＬｂは導電体２６２Ａｂと対応し、配線ＳＬｂは導電体２４１Ｂｂと対応し、配線ＲＢＬｂは導電体２９０Ｂｂと対応し、配線ＣＬｂは導電体２６４ｂと対応する。
　配線ＷＢＬは、メモリセル２０ａとメモリセル２０ｂにより共有される。つまり、書き込みビット線は、メモリセル２０ａとメモリセル２０ｂにより共有される。別言すると、導電体２９０Ａは、メモリセル２０ａの書き込みビット線としての機能と、メモリセル２０ｂの書き込みビット線としての機能とを有する。
　以上のように、メモリセル２０ａと、メモリセル２０ｂと、配線との接続を上述の構成とすることで、微細化又は高集積化が可能な半導体装置を提供できる。
　上述したように、半導体装置１０Ａは一対のメモリセルを有する記憶装置として用いることができる。一対のメモリセルをマトリクス状に配置することで、メモリセルアレイを構成することができる。図１１Ａに、一対のメモリセルをＸ方向に複数配置したメモリセルアレイの一例を示す。なお、図１１Ａには、一対のメモリセルを３つ含む領域を示している。
　図１１Ａにおいて、二点鎖線で囲む領域に含まれるメモリセル２０ａ及びメモリセル２０ｂで、一対のメモリセルが構成される。図１１Ａでは、一対のメモリセルにおいて、導電体２９０Ｂａ、導電体２９０Ａ、及び導電体２９０Ｂｂが、同一直線上に配列する構成を示している。具体的には、一対のメモリセルにおいて、導電体２９０Ｂａ、導電体２９０Ａ、及び導電体２９０Ｂｂを結ぶ直線が、Ｙ方向と平行である構成を示している。つまり、一対のメモリセルにおいて、導電体２９０Ｂａ、導電体２９０Ａ、及び導電体２９０Ｂｂを結ぶ直線が、Ｘ方向と直交する構成を示している。なお、本発明はこれに限られない。
　図１１Ｂは、メモリセルアレイの別の一例を示す上面図である。なお、図１１ＢにＡ１−Ａ２の一点鎖線で示す部位の断面図は、図１０Ｂを参酌できる。
　図１１Ｂにおいて、二点鎖線で囲む領域に含まれるメモリセル２０ａ及びメモリセル２０ｂで、一対のメモリセルが構成される。また、図１１Ａに示す一対のメモリセルと同様に、導電体２９０Ａは、メモリセル２０ａとメモリセル２０ｂとで共有される。
　図１１Ｂに示すように、メモリセル２０ａと電気的に接続される導電体２９０Ａ及び導電体２９０Ｂａを結ぶ直線はＸ方向に傾いている。なお、導電体２６２Ａａ、導電体２６４ａ、及び導電体２４１ＢａはＸ方向に延在して設けられるため、上記直線は、導電体２６２Ａａ、導電体２６４ａ、及び導電体２４１Ｂａのそれぞれが延在する方向と直交していない。
　同様に、メモリセル２０ｂと電気的に接続される導電体２９０Ａ及び導電体２９０Ｂｂを結ぶ直線はＸ方向に傾いている。なお、導電体２６２Ａｂ、導電体２６４ｂ、及び導電体２４１ＢｂはＸ方向に延在して設けられるため、上記直線は、導電体２６２Ａｂ、導電体２６４ｂ、及び導電体２４１Ｂｂのそれぞれが延在する方向と直交していない。
　上記構成にすることで、メモリセルアレイのメモリ密度をより高めることができる場合がある。
　なお、図１１Ｂでは、一対のメモリセルが、Ａ３−Ａ４の一点鎖線を対称軸とした線対称の構成となっているが、本発明はこれに限られない。一対のメモリセルが線対称でない構成となってもよい。
　図１１Ｃは、メモリセルアレイの別の一例を示す上面図である。なお、図１１ＣにＡ１−Ａ２の一点鎖線で示す部位の断面図は、図１０Ｂを参酌できる。
　図１１Ｃにおいて、二点鎖線で囲む領域に含まれるメモリセル２０ａ及びメモリセル２０ｂで、一対のメモリセルが構成される。また、図１１Ａに示す一対のメモリセルと同様に、導電体２９０Ａは、メモリセル２０ａとメモリセル２０ｂとで共有される。
　図１１Ｃに示すように、一対のメモリセルにおいて、導電体２９０Ａは、導電体２９０Ｂａ及び導電体２９０Ｂｂを結ぶ直線上に位置しなくてもよい。別言すると、導電体２４２ＡのＹ方向の延長線上に、導電体２４２Ｂａ及び導電体２４２Ｂｂが位置しなくてもよい。当該構成にすることで、導電体２６２Ｂの占有面積を大きくし、容量４１の容量を大きくすることができる。また、メモリセルアレイの設計自由度を高めることができる。
　なお、図１１Ｃに示す構成では、導電体２９０Ｂａ及び導電体２９０Ｂｂを設けずに、導電体２４２Ｂａ及び導電体２４２ＢｂをＹ方向に延在させて設けてもよい。このとき、導電体２４２Ｂａ及び導電体２４２Ｂｂはそれぞれ、配線ＲＢＬａ及び配線ＲＢＬｂとして機能する領域を有する。当該構成において、導電体２４２Ｂａが延在する方向と、導電体２４１Ｂａが延在する方向は直交し、導電体２４２Ｂｂが延在する方向と、導電体２４１Ｂｂが延在する方向は直交する。
　なお、図９Ｂと同様に、図１１Ａ乃至図１１Ｃのいずれか一に示すメモリセルアレイをＹ方向に複数配置することで、メモリセルがマトリクス状に配置されたメモリセルアレイを構成してもよい。
　なお、図９Ｂと同様に、一対のメモリセルをＹ方向に複数配置する場合、メモリセル２０ａが有する導電体２４２Ｂａは、当該メモリセル２０ａのＡ１側に隣接するメモリセル２０ｂが有する導電体２４２Ｂｂを兼ねてもよい。また、メモリセル２０ａの導電体２４２Ｂａと電気的に接続する導電体２９０Ｂａは、当該メモリセル２０ａのＡ１側に隣接するメモリセル２０ｂの導電体２４２Ｂｂと電気的に接続する導電体２９０Ｂｂを兼ねてもよい。当該構成にすることで、Ｙ方向に隣接するメモリセル２０ａ及びメモリセル２０ｂにおいて、読み出しビット線が共有される。したがって、微細化又は高集積化が可能な半導体装置を提供できる。なお、メモリセル２０ｂと当該メモリセル２０ｂのＡ２側に隣接するメモリセル２０ａにおいても、読み出しビット線が共有されてもよい。
［変形例１−２］
　以下では、２つのメモリセルを有する半導体装置の別の構成例について、図１２Ａ及び図１２Ｂを用いて説明する。
　図１２Ａ及び図１２Ｂはそれぞれ、半導体装置１０Ｂの構成例を示す上面図及び断面図である。図１２Ａは、半導体装置１０Ｂの上面図である。また、図１２Ｂは、図１２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１２Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　半導体装置１０Ｂは、メモリセル２０ｃと、メモリセル２０ｄと、導電体２６２Ａｃと、導電体２６２Ａｄと、導電体２９０Ａｃと、導電体２９０Ａｄと、導電体２９０Ｂと、を有する。また、メモリセル２０ｃは、メモリセル２０ｄと同一層に設けられる。
　メモリセル２０ｃは、トランジスタ３１Ａｃと、トランジスタ３１Ｂｃと、容量４１ｃと、導電体２６１ｃと、を有する。トランジスタ３１Ａｃは、導電体２４１Ａｃと、導電体２４２Ａｃと、導電体２６０Ａｃと、を有する。トランジスタ３１Ｂｃは、導電体２４１Ｂｃと、導電体２４２Ｂと、導電体２６０Ｂｃと、を有する。容量４１ｃは、導電体２６２Ｂｃと、絶縁体２６３ｃと、導電体２６４ｃと、を有する。
　メモリセル２０ｄは、トランジスタ３１Ａｄと、トランジスタ３１Ｂｄと、容量４１ｄと、導電体２６１ｄと、を有する。トランジスタ３１Ａｄは、導電体２４１Ａｄと、導電体２４２Ａｄと、導電体２６０Ａｄと、を有する。トランジスタ３１Ｂｄは、導電体２４１Ｂｄと、導電体２４２Ｂと、導電体２６０Ｂｄと、を有する。容量４１ｄは、導電体２６２Ｂｄと、絶縁体２６３ｄと、導電体２６４ｄと、を有する。
　導電体２９０Ｂは、導電体２４２Ｂと電気的に接続される。
　半導体装置１０Ｂは、図１２Ｂに示すように、Ｃ１−Ｃ２の一点鎖線を対称軸とした線対称の構成となっている。別言すると、メモリセル２０ｄは、導電体２９０Ｂを対称軸として、メモリセル２０ｃに対して線対称の位置に配置される、ということができる。よって、メモリセル２０ｃ及びメモリセル２０ｄをまとめて、一対のメモリセルと呼ぶことができる。
　導電体２４２Ｂは、トランジスタ３１Ａｃのソース電極及びドレイン電極の他方として機能する領域と、トランジスタ３１Ａｄのソース電極及びドレイン電極の他方として機能する領域とを有する。
　トランジスタ３１Ａｃ、トランジスタ３１Ｂｃ、トランジスタ３１Ａｄ、及びトランジスタ３１Ｂｄそれぞれの構成例の詳細については、先の［トランジスタ３１］の記載を参酌できる。また、容量４１ｃ及び容量４１ｄそれぞれの構成例の詳細については、先の［容量４１］の記載を参酌できる。
　半導体装置１０Ｂは記憶装置として用いることができる。半導体装置１０Ｂを記憶装置として用いる場合の回路図を図１２Ｃに示す。半導体装置１０Ｂは、メモリセル２０ｃ及びメモリセル２０ｄを有する記憶装置と言い換えることができる。メモリセル２０ｃは、トランジスタ３１Ａｃ、トランジスタ３１Ｂｃ、及び容量４１ｃを有する。メモリセル２０ｄは、トランジスタ３１Ａｄ、トランジスタ３１Ｂｄ、及び容量４１ｄを有する。
　トランジスタ３１Ａｃにおいて、ゲート電極は配線ＷＷＬｃと電気的に接続され、ソース電極及びドレイン電極の一方は容量４１ｃの一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬｃと電気的に接続される。トランジスタ３１Ｂｃにおいて、ゲート電極は容量４１ｃの一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬｃと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。容量４１ｃの他方の電極は、配線ＣＬｃに接続される。
　トランジスタ３１Ａｄにおいて、ゲート電極は配線ＷＷＬｄと電気的に接続され、ソース電極及びドレイン電極の一方は容量４１ｄの一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬｄと電気的に接続される。トランジスタ３１Ｂｄにおいて、ゲート電極は容量４１ｄの一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬｄと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。容量４１ｄの他方の電極は、配線ＣＬｄに接続される。
　配線ＷＷＬｃは導電体２６２Ａｃと対応し、配線ＷＢＬｃは導電体２９０Ａｃと対応し、配線ＳＬｃは導電体２４１Ｂｃと対応し、配線ＲＢＬは導電体２９０Ｂと対応し、配線ＣＬｃは導電体２６４ｃと対応する。配線ＷＷＬｄは導電体２６２Ａｄと対応し、配線ＷＢＬｄは導電体２９０Ａｄと対応し、配線ＳＬｄは導電体２４１Ｂｄと対応し、配線ＣＬｄは導電体２６４ｄと対応する。
　配線ＲＢＬは、メモリセル２０ｃとメモリセル２０ｄにより共有される。つまり、読み出しビット線は、メモリセル２０ｃとメモリセル２０ｄにより共有される。別言すると、導電体２９０Ｂは、メモリセル２０ｃの読み出しビット線としての機能と、メモリセル２０ｄの読み出しビット線としての機能とを有する。
　以上のように、メモリセル２０ｃと、メモリセル２０ｄと、配線との接続を上述の構成とすることで、微細化又は高集積化が可能な半導体装置を提供できる。
　上述したように、半導体装置１０Ｂは一対のメモリセルを有する記憶装置として用いることができる。一対のメモリセルをマトリクス状に配置することで、メモリセルアレイを構成することができる。
　なお、図９Ｂと同様に、一対のメモリセルをＹ方向に複数配置する場合、メモリセル２０ｃが有する導電体２４２Ａｃは、当該メモリセル２０ｃのＡ１側に隣接するメモリセル２０ｄが有する導電体２４２Ａｄを兼ねてもよい。また、メモリセル２０ｃの導電体２４２Ａｃと電気的に接続する導電体２９０Ａｃは、当該メモリセル２０ｃのＡ１側に隣接するメモリセル２０ｄの導電体２４２Ａｄと電気的に接続する導電体２９０Ａｄを兼ねてもよい。当該構成にすることで、Ｙ方向に隣接するメモリセル２０ｃ及びメモリセル２０ｄにおいて、書き込みビット線が共有される。したがって、微細化又は高集積化が可能な半導体装置を提供できる。なお、メモリセル２０ｄと当該メモリセル２０ｄのＡ２側に隣接するメモリセル２０ｃにおいても、書き込みビット線が共有されてもよい。
［変形例１−３］
　以下では、２つのメモリセルを有する半導体装置の別の構成例について、図１３Ａを用いて説明する。
　図１３Ａは、半導体装置１０Ｃの断面図である。なお、半導体装置１０Ｃの上面図は、図１Ａを参酌できる。
　半導体装置１０Ｃは、メモリセル２０ｅと、メモリセル２０ｅ上のメモリセル２０ｆと、を有する。つまり、半導体装置１０Ｃは、２つのメモリセルがＺ方向に配置された構成を有する。別言すると、半導体装置１０Ｃは、２つのメモリセルが積層された構成を有する。又は、半導体装置１０Ｃは、メモリセルを含む層（記憶層ともいう）が２層積層された構成を有する。また、半導体装置１０Ｃは、導電体２９０Ａと、導電体２９０Ｂと、を有する。
　メモリセル２０ｅ及びメモリセル２０ｆのそれぞれは、図１Ａ及び図１Ｂに示すメモリセル２０と同じ構成を有する。よって、メモリセル２０ｅ及びメモリセル２０ｆのそれぞれの構成例の詳細については、先の＜半導体装置の構成例１＞の記載を参酌できる。
　導電体２９０Ａは、メモリセル２０ｅが有する導電体２４２Ａ、及びメモリセル２０ｆが有する導電体２４２Ａのそれぞれと電気的に接続される。同様に、導電体２９０Ｂは、メモリセル２０ｅが有する導電体２４２Ｂ、及びメモリセル２０ｆが有する導電体２４２Ｂのそれぞれと電気的に接続される。
　半導体装置１０Ｃは記憶装置として用いることができる。半導体装置１０Ｃを記憶装置として用いる場合の回路図を図１３Ｂに示す。半導体装置１０Ｃは、メモリセル２０ｅ及びメモリセル２０ｆを有する記憶装置と言い換えることができる。メモリセル２０ｅ及びメモリセル２０ｆのそれぞれは、トランジスタ３１Ａ、トランジスタ３１Ｂ、及び容量４１を有する。
　メモリセル２０ｅが有するトランジスタ３１Ａにおいて、ゲート電極は配線ＷＷＬｅと電気的に接続され、ソース電極及びドレイン電極の一方はメモリセル２０ｅが有する容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。メモリセル２０ｅが有するトランジスタ３１Ｂにおいて、ゲート電極はメモリセル２０ｅが有する容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬｅと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。メモリセル２０ｅが有する容量４１の他方の電極は、配線ＣＬｅに接続される。
　メモリセル２０ｆが有するトランジスタ３１Ａにおいて、ゲート電極は配線ＷＷＬｆと電気的に接続され、ソース電極及びドレイン電極の一方はメモリセル２０ｆが有する容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。メモリセル２０ｆが有するトランジスタ３１Ｂにおいて、ゲート電極はメモリセル２０ｆが有する容量４１の一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬｆと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。メモリセル２０ｆが有する容量４１の他方の電極は、配線ＣＬｆに接続される。
　配線ＷＢＬは導電体２９０Ａと対応し、配線ＲＢＬは導電体２９０Ｂと対応する。
　配線ＷＢＬは、メモリセル２０ｅとメモリセル２０ｆにより共有される。つまり、書き込みビット線は、メモリセル２０ｅとメモリセル２０ｆにより共有される。別言すると、導電体２９０Ａは、メモリセル２０ｅの書き込みビット線としての機能と、メモリセル２０ｆの書き込みビット線としての機能とを有する。
　配線ＲＢＬは、メモリセル２０ｅとメモリセル２０ｆにより共有される。つまり、読み出しビット線は、メモリセル２０ｅとメモリセル２０ｆにより共有される。別言すると、導電体２９０Ｂは、メモリセル２０ｅの読み出しビット線としての機能と、メモリセル２０ｆの読み出しビット線としての機能とを有する。
　上記構成にすることで、メモリセルの占有面積を増やさずに、記憶装置の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな半導体装置を実現できる。
　なお、図１３Ａでは、導電体２９０Ａが、メモリセル２０ｅの有する導電体２４２Ａの上面及びメモリセル２０ｆの有する導電体２４２Ａの下面のそれぞれと接する構成を示している。また、導電体２９０Ｂが、メモリセル２０ｅの有する導電体２４２Ｂの上面及びメモリセル２０ｆの有する導電体２４２Ｂの下面のそれぞれと接する構成を示している。なお、本発明はこれに限られない。
　例えば、メモリセル２０ｅの有する導電体２４２Ａと、メモリセル２０ｆの有する導電体２４２Ａとは、複数の導電体からなる構造体によって電気的に接続されてもよい。具体的には、図１４Ａに示すように、メモリセル２０ｅの有する導電体２４２Ａと、メモリセル２０ｆの有する導電体２４２Ａとは、絶縁体２７０が有する開口内に設けられた導電体、導電体２４１Ａ及び導電体２４１Ｂと同一層に設けられた導電体、絶縁体２１０及び絶縁体２７６が有する開口内に設けられた導電体、導電体２６２Ａ及び導電体２６２Ｂと同一層に設けられた導電体、並びに、絶縁体２７４及び絶縁体２７２が有する開口内に設けられた導電体からなる構造体を介して電気的に接続されてもよい。メモリセル２０ｅの有する導電体２４２Ｂと、メモリセル２０ｆの有する導電体２４２Ｂとの電気的な接続についても同様である。
　又は、例えば、メモリセル２０ｅの有する導電体２４２Ａと、メモリセル２０ｆの有する導電体２４２Ａとは、Ｚ方向に延在して設けられる導電体によって電気的に接続されてもよい。同様に、メモリセル２０ｅの有する導電体２４２Ｂと、メモリセル２０ｆの有する導電体２４２Ｂとは、Ｚ方向に延在して設けられる導電体によって電気的に接続されてもよい。具体的には、図１４Ｂに示すように、導電体２９０Ａは、Ｚ方向に延在して設けられ、導電体２４２Ａの上面及び側面と接する領域を有してもよい。また、導電体２９０Ｂは、Ｚ方向に延在して設けられ、導電体２４２Ｂの上面及び側面と接する領域を有してもよい。当該構成とすることで、導電体２４２Ａと導電体２９０Ａの間に、接続用の電極を別途設ける必要が無くなる。また、導電体２４２Ｂと導電体２９０Ｂの間に、接続用の電極を別途設ける必要が無くなる。以上により、メモリセルの集積度が高い半導体装置を提供できる。
　なお、本明細書等では、導電体２９０Ａと導電体２４２Ａとのコンタクトを、トップサイドコンタクトと呼ぶことがある。また、導電体２９０Ａは、導電体２４２Ａの下面の一部と接してもよい。当該構成にすることで、導電体２９０Ａと導電体２４２Ａが接する領域の面積をさらに大きくすることができる。なお、導電体２９０Ｂと導電体２４２Ｂとのコンタクトについても同様である。
　また、図１３Ａでは、図１Ｂに示すメモリセル２０を２層積層する構成を示している。なお、下方に位置するメモリセルと上方に位置するメモリセルとで書き込みビット線及び読み出しビット線を共有する構成であれば、積層するメモリセルは特に限定されない。例えば、半導体装置１０Ａが有する一対のメモリセルを２層積層してもよいし、半導体装置１０Ｂが有する一対のメモリセルを２層積層してもよい。又は、複数のメモリセルがＸ方向及びＹ方向の少なくとも一方に配置されたメモリセルアレイを２層積層してもよい。このとき、記憶層はメモリセルアレイを含む層と言える。
　また、図１３Ａでは、記憶層を２層積層する構成を示しているが、本発明はこれに限られない。記憶層を３層以上積層してもよい。記憶層の積層数を増やすことで、メモリセルの占有面積を増やさずに、記憶装置の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな半導体装置を実現できる。
＜半導体装置の構成例２＞
　以下では、先の＜半導体装置の構成例１＞で示したものとは異なる半導体装置の一例について説明する。なお、以下に示す半導体装置において、先の＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、先の＜半導体装置の構成例１＞に示した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。
　図１５Ａ及び図１５Ｂはそれぞれ、本発明の一態様の半導体装置の別の構成例を示す上面図及び断面図である。図１５Ａは半導体装置１０Ｄの上面図である。また、図１５Ｂは半導体装置１０Ｄの断面図であり、図１５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。なお、図１５Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　半導体装置１０Ｄは、基板（図示せず）上の絶縁体２１０と、絶縁体２１０上のメモリセル２１と、導電体２６２Ａと、導電体２９０Ａと、導電体２９０Ｂと、絶縁体２１０上の絶縁体２１２と、絶縁体２１２上の絶縁体２６３と、絶縁体２６３上の絶縁体２７０と、絶縁体２７０上の絶縁体２７２と、絶縁体２７２上の絶縁体２７４と、絶縁体２７４上の絶縁体２７６と、を有する。メモリセル２１は、導電体２６２Ａ、導電体２９０Ａ、及び導電体２９０Ｂのそれぞれと電気的に接続される。
　メモリセル２１は、容量４２と、容量４２上のトランジスタ３１Ａと、トランジスタ３１Ｂと、導電体２６１と、導電体２６２Ｂと、を有する。なお、トランジスタ３１Ａは、トランジスタ３１Ｂと同一層に設けられる。つまり、メモリセル２１は、図１Ｂに示すメモリセル２０において、容量４１が容量４２に置き換えられた構成を有すると言える。
　トランジスタ３１Ａ及びトランジスタ３１Ｂのそれぞれの構成例の詳細については、先の［トランジスタ３１］の記載を参酌できる。
　容量４２は、導電体２６４と、導電体２６４上の絶縁体２６３と、絶縁体２６３上の導電体２４１Ａと、を有する。導電体２４１Ａは容量４２の一方の電極として機能する領域を有し、導電体２６４は容量４２の他方の電極として機能する領域を有し、絶縁体２６３は容量４２の誘電体として機能する領域を有する。
　図１Ａ及び図１Ｂに示す構成と同様に、半導体装置１０Ｄでは、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４はＸ方向に延在して設けられる（図１５Ａ）。また、導電体２９０Ａ及び導電体２９０ＢはＺ方向に延在して設けられる（図１５Ｂ）。当該構成にすることで、導電体２６２Ａが延在する方向と、導電体２９０Ａが延在する方向とが直交する。また、導電体２４１Ｂが延在する方向と、導電体２９０Ｂが延在する方向とが直交する。
　図１５Ｂに示す半導体装置１０Ｄでは、容量４２の形状をプレーナ型としたが、本発明はこれに限られない。例えば、容量４２の形状はシリンダ型であってもよい。
　図１５Ｂでは、導電体２６１及び導電体２６２Ｂを設ける構成を示している。なお、本発明はこれに限られない。例えば、図１６Ａに示すように、導電体２６１を設けずに、絶縁体２７４、絶縁体２７２、及び絶縁体２７０に設けられた開口内に導電体２６２Ｂの一部を設ける構成としてもよい。このとき、導電体２６２Ｂは導電体２６１が有する機能を兼ねることができる。当該構成にすることで、半導体装置の作製工程における工程数の低減を図ることができる。なお、図１６Ａに示す半導体装置の上面図は、図１５Ａを参酌できる。また、図１５Ｂに示す半導体装置１０Ｄの構成は、図１６Ｂに示す半導体装置１０Ｄが有する導電体２６２Ｂを、導電体２６１と、導電体２６１上の導電体２６２Ｂとからなる構造体に置き換えた構成であると言える。
　図１５Ｂでは、絶縁体２１２を設ける構成を示している。なお、本発明はこれに限られない。例えば、図１６Ｂに示すように、絶縁体２１２を設けない構成としてもよい。このとき、絶縁体２６３は、導電体２６４の上面及び側面、並びに、絶縁体２１０の上面と接する領域を有する。図１６Ｂに示す構成では絶縁体２１２を設けないため、半導体装置の作製工程における工程数の低減を図ることができる。なお、図１６Ｂに示す半導体装置の上面図は、図１５Ａを参酌できる。
　また、図１６Ｂに示す構成では、導電体２４１Ａ及び導電体２４１Ｂが絶縁体２６３上に設けられる。つまり、導電体２４１Ｂは、導電体２４１Ａと同一層に設けられると言える。この時、導電体２４１Ｂの上面から導電体２４２Ｂの下面までの最短距離は、導電体２４１Ａの上面から導電体２４２Ａの下面までの最短距離より大きくなる。つまり、トランジスタ３１Ｂのチャネル長は、トランジスタ３１Ａのチャネル長よりも長くなる。これにより、読み出し用トランジスタとして機能するトランジスタ３１Ｂのチャネル容量（ゲート電極とチャネル形成領域との間の容量）が大きくなり、容量４２の容量を小さくすることができることがある。よって、容量４２の占有面積を小さくし、メモリセルの微細化又は高集積化を図ることができる。
　また、チャネル長を長くすることでトランジスタのＶｔｈのばらつきを低減できる。よって、読み出し用トランジスタとして機能するトランジスタ３１Ｂのチャネル長が長くなることで、読み出し精度が高いメモリセルを実現できる。なお、トランジスタ３１Ａ及びトランジスタ３１Ｂは縦型構造のトランジスタであり、チャネル長の短縮が比較的容易である。書き込み用トランジスタとして機能するトランジスタ３１Ａのチャネル長を短くし、読み出し用トランジスタとして機能するトランジスタ３１Ｂのチャネル長を長くすることで、書き込み速度が速く、読み出し精度が高いメモリセルを実現できる。
　なお、図１６Ｂに示す構成では、トランジスタ３１Ｂのチャネル長はトランジスタ３１Ａのチャネル長より長いため、トランジスタ３１Ａ及びトランジスタ３１Ｂのそれぞれのチャネル幅を調整して半導体装置１０Ｄを作製するとよい。例えば、読み出し用トランジスタとして機能するトランジスタ３１Ｂにおいて、金属酸化物２３０、絶縁体２５０、及び導電体２６０が設けられる開口の径を大きくすることで、読み出し精度が高く、読み出し速度が速いメモリセルを実現できる。この時、トランジスタ３１Ｂのチャネル幅は、トランジスタ３１Ａのチャネル幅より大きい構成となる。別言すると、導電体２４２Ｂに設けられる開口の径は、導電体２４２Ａに設けられる開口の径より大きい構成となる。
　半導体装置１０Ｄは記憶装置として用いることができる。半導体装置１０Ｄを記憶装置として用いる場合の回路図を図１５Ｃに示す。半導体装置１０Ｄは、メモリセル２１を有する記憶装置と言い換えることができる。メモリセル２１は、トランジスタ３１Ａ、トランジスタ３１Ｂ、及び容量４２を有する。
　図１５Ｃに示すように、トランジスタ３１Ａにおいて、ゲート電極は配線ＷＷＬと電気的に接続され、ソース電極及びドレイン電極の一方は容量４２の一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。トランジスタ３１Ｂにおいて、ゲート電極は容量４２の一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。容量４２の他方の電極は、配線ＣＬと電気的に接続される。
　また、トランジスタ３１Ａ及びトランジスタ３１Ｂを容量４２の上方に設けることで、トランジスタ３１Ａ及びトランジスタ３１Ｂは、容量４２の作製時の熱履歴を受けない。したがって、トランジスタ３１Ａ及びトランジスタ３１Ｂの、しきい値電圧の変動、及び寄生抵抗の増大などのトランジスタの電気特性の劣化、並びに当該電気特性の劣化に伴う電気特性のばらつきの増大などを抑制できる。よって、良好な電気特性を有する半導体装置を提供できる。また、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。また、信頼性が高い半導体装置を提供できる。
　上述したように、半導体装置１０Ｄはメモリセル２１を有する記憶装置として用いることができる。メモリセル２１をマトリクス状に配置することで、メモリセルアレイを構成することができる。例えば、図９Ａに示す構成と同様に、複数のメモリセル２１がＸ方向に配置されたメモリセルアレイを構成してもよいし、図９Ｂに示す構成と同様に、メモリセル２１がＸ方向及びＹ方向のそれぞれに複数配置されたメモリセルアレイを構成してもよい。また、メモリセル２１又はメモリセルアレイを含む層が複数積層されてもよい。
　また、先の［変形例１−１］で説明したように、隣接する２つのメモリセル２１が書き込みビット線を共有してもよいし、先の［変形例１−２］で説明したように、隣接する２つのメモリセル２１が読み出しビット線を共有してもよいし、先の［変形例１−３］で説明したように、積層された２つのメモリセル２１が書き込みビット線及び読み出しビット線を共有してもよい。
＜半導体装置の構成例３＞
　図１３Ａでは、同じ構成を有するメモリセルを積層する構成を示しているが、本発明はこれに限られない。上方に位置するメモリセルが有するトランジスタの構成が、下方に位置するメモリセルが有するトランジスタの構成と同じであれば、異なる構成のメモリセルを積層してもよい。
　図１７Ａは、半導体装置１０Ｅの断面図である。
　半導体装置１０Ｅは、メモリセル２０と、メモリセル２０上のメモリセル２１と、導電体２９０Ａと、導電体２９０Ｂと、を有する。
　メモリセル２０は、図１Ａ及び図１Ｂに示すメモリセル２０と同じ構成を有する。よって、メモリセル２０の構成例の詳細については、先の＜半導体装置の構成例１＞の記載を参酌できる。また、メモリセル２１は、図１５Ａ及び図１５Ｂに示すメモリセル２１と同じ構成を有する。よって、メモリセル２１の構成例の詳細については、先の＜半導体装置の構成例２＞の記載を参酌できる。
　つまり、半導体装置１０Ｅは、異なる構成のメモリセルがＺ方向に配置された構成を有する。別言すると、半導体装置１０Ｅは、異なる構成のメモリセルが積層された構成を有する。
　さらに、導電体２６４は、メモリセル２０が有する容量４１の他方の電極と、メモリセル２１が有する容量４２の他方の電極と、の機能を兼ねる。当該構成にすることで、記憶装置の作製工程を削減し、生産性の向上を図ることができる。
　半導体装置１０Ｅは記憶装置として用いることができる。半導体装置１０Ｅを記憶装置として用いる場合の回路図を図１７Ｂに示す。半導体装置１０Ｅは、メモリセル２０及びメモリセル２１を有する記憶装置と言い換えることができる。
　図１７Ｂに示すように、配線ＣＬは、メモリセル２０とメモリセル２１により共有される。つまり、容量線は、メモリセル２０とメモリセル２１により共有される。別言すると、導電体２６４は、メモリセル２０の容量線としての機能と、メモリセル２１の容量線としての機能とを有する。
　さらに、配線ＷＢＬ及び配線ＲＢＬのそれぞれは、メモリセル２０とメモリセル２１により共有される。つまり、書き込みビット線及び読み出しビット線のそれぞれは、メモリセル２０とメモリセル２１により共有される。別言すると、導電体２９０Ａは、メモリセル２０の書き込みビット線としての機能と、メモリセル２１の書き込みビット線としての機能とを有する。また、導電体２９０Ｂは、メモリセル２０の読み出しビット線としての機能と、メモリセル２１の読み出しビット線としての機能とを有する。
　上記構成にすることで、メモリセルの占有面積を増やさずに、記憶装置の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな半導体装置を実現できる。
　上述したように、半導体装置１０Ｅは配線ＣＬが共有された一対のメモリセルを有する記憶装置として用いることができる。当該一対のメモリセルをＸ方向及びＹ方向の少なくとも一方に複数配置することで、メモリセルアレイを構成することができる。
＜半導体装置の構成例４＞
　以下では、上述した半導体装置とは異なる半導体装置の一例について説明する。なお、以下に示す半導体装置において、上述した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、上述した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。
　図１８Ａ及び図１８Ｂはそれぞれ、本発明の一態様の半導体装置の別の構成例を示す上面図及び断面図である。図１８Ａは半導体装置１０Ｆの上面図である。また、図１８Ｂは半導体装置１０Ｆの断面図であり、図１８ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。なお、図１８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　半導体装置１０Ｆは、基板（図示せず）上の絶縁体２１０と、絶縁体２１０上のメモリセル２２と、導電体２９０Ａと、導電体２９０Ｂと、絶縁体２１０上の絶縁体２１２と、絶縁体２１２上の絶縁体２６３と、絶縁体２６３上の絶縁体２７０と、絶縁体２７０上の絶縁体２７２と、絶縁体２７２上の絶縁体２７６と、を有する。メモリセル２２は、導電体２９０Ａ及び導電体２９０Ｂのそれぞれと電気的に接続される。
　メモリセル２２は、容量４２と、容量４２上のトランジスタ３２Ａと、トランジスタ３２Ｂと、導電体２６１と、を有する。なお、トランジスタ３２Ａは、トランジスタ３２Ｂと同一層に設けられる。つまり、メモリセル２２は、図１５Ｂに示すメモリセル２１において、トランジスタ３１Ａ及びトランジスタ３１Ｂがそれぞれトランジスタ３２Ａ及びトランジスタ３２Ｂに置き換えられた構成を有すると言える。
　トランジスタ３２Ａは、導電体２４１Ａと、導電体２４１Ａ上の導電体２６２Ａと、導電体２６２Ａ上の導電体２４２Ａと、を有する。導電体２４１Ａはトランジスタ３２Ａのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２Ａはトランジスタ３２Ａのソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６２Ａはトランジスタ３２Ａのゲート電極として機能する領域を有する。
　トランジスタ３２Ｂは、導電体２４１Ｂと、導電体２４１Ｂ上の導電体２６２Ｂと、導電体２６２Ｂ上の導電体２４２Ｂと、を有する。導電体２４１Ｂはトランジスタ３２Ｂのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２Ｂはトランジスタ３２Ｂのソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６２Ｂはトランジスタ３２Ｂのゲート電極として機能する領域を有する。
　上述したように、トランジスタ３２Ａは、トランジスタ３２Ｂと同一層に設けられる。つまり、導電体２４１Ａは導電体２４１Ｂと同一層に設けられ、導電体２６２Ａは導電体２６２Ｂと同一層に設けられ、導電体２４２Ａは導電体２４２Ｂと同一層に設けられる。具体的には、導電体２４１Ａ及び導電体２４１Ｂは絶縁体２６３上に設けられ、導電体２６２Ａ及び導電体２６２Ｂは絶縁体２７０上に設けられ、導電体２４２Ａ及び導電体２４２Ｂは絶縁体２７２上に設けられる。
　容量４２の構成例の詳細については、先の＜半導体装置の構成例２＞の記載を参酌できる。
　導電体２４１Ａは、導電体２６１と電気的に接続し、導電体２６１は導電体２６２Ｂと電気的に接続している。つまり、導電体２６１は、導電体２６２Ｂと導電体２４１Ａとを電気的に接続する機能を有する。また、導電体２９０Ａは導電体２４２Ａと電気的に接続し、導電体２９０Ｂは導電体２４２Ｂと電気的に接続している。
　図１Ａ及び図１Ｂに示す構成と同様に、半導体装置１０Ｆでは、導電体２４１Ｂ、導電体２６２Ａ、及び導電体２６４はＸ方向に延在して設けられる（図１８Ａ）。また、導電体２９０Ａ及び導電体２９０ＢはＺ方向に延在して設けられる（図１８Ｂ）。当該構成にすることで、導電体２６２Ａが延在する方向と、導電体２９０Ａが延在する方向とが直交する。また、導電体２４１Ｂが延在する方向と、導電体２９０Ｂが延在する方向とが直交する。
　図１８Ｂでは、導電体２６１及び導電体２６２Ｂを設ける構成を示している。なお、本発明はこれに限られない。例えば、図１９に示すように、導電体２６２Ｂの一部を絶縁体２７０が有する開口内に設けることで、導電体２６１を設けない構成としてもよい。このとき、導電体２６２Ｂは導電体２６１が有する機能を兼ねることができる。当該構成にすることで、半導体装置の作製工程における工程数の低減を図ることができる。
　半導体装置１０Ｆは記憶装置として用いることができる。半導体装置１０Ｆを記憶装置として用いる場合の回路図を図１８Ｃに示す。半導体装置１０Ｆは、メモリセル２２を有する記憶装置と言い換えることができる。メモリセル２２は、トランジスタ３２Ａ、トランジスタ３２Ｂ、及び容量４２を有する。
　図１８Ｃに示すように、トランジスタ３２Ａにおいて、ゲート電極は配線ＷＷＬと電気的に接続され、ソース電極及びドレイン電極の一方は容量４２の一方の電極と電気的に接続され、ソース電極及びドレイン電極の他方は配線ＷＢＬと電気的に接続される。トランジスタ３２Ｂにおいて、ゲート電極は容量４２の一方の電極と電気的に接続され、ソース電極及びドレイン電極の一方は配線ＳＬと電気的に接続され、ソース電極及びドレイン電極の他方は配線ＲＢＬと電気的に接続される。容量４２の他方の電極は、配線ＣＬに接続される。
［トランジスタ３２］
　図２０Ａ乃至図２０Ｄは、メモリセル２２が有するトランジスタの構成例を示す上面図及び断面図である。図２０Ａはトランジスタ３２の上面図である。図２０Ｂは、図２０ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図２０Ｃは、図２０ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。図２０Ｄは、図２０ＢにＢ１−Ｂ２の一点鎖線で示す部位の上面図である。なお、図２０Ａ及び図２０Ｄの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ３２は、絶縁体２６３上の導電体２４１及び絶縁体２７０と、導電体２４１上の絶縁体２５０及び金属酸化物２３０と、金属酸化物２３０上の絶縁体２７５と、絶縁体２７０上の導電体２６２及び絶縁体２７２と、絶縁体２７２、絶縁体２５０、金属酸化物２３０、及び絶縁体２７５上の導電体２４２と、を有する。
　導電体２４１はトランジスタ３２のソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２はトランジスタ３２のソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６２はトランジスタ３２のゲート電極として機能する領域を有する。金属酸化物２３０は、チャネル形成領域として機能する領域を有する。絶縁体２５０は、トランジスタ３２のゲート絶縁体として機能する領域を有する。
　絶縁体２７２、導電体２６２、及び絶縁体２７０には導電体２４１に達する開口が設けられる。また、当該開口は、上面視において導電体２４１と重なる領域を有する。また、当該開口内に、絶縁体２５０、金属酸化物２３０、及び絶縁体２７５が配置される。なお、当該開口は、絶縁体２７２が有する開口と、導電体２６２が有する開口と、絶縁体２７０が有する開口とを含むと言える。また、導電体２６２は、上面視において導電体２４１と重なる開口を有すると言える。
　絶縁体２５０は、絶縁体２７２、導電体２６２、及び絶縁体２７０に設けられる開口の底面の一部及び側面に接して設けられる。別言すると、絶縁体２５０は、導電体２６２が有する開口の側面及び導電体２４１の上面の一部のそれぞれと接する領域を有する。また、絶縁体２５０は、中空部が設けられた円筒形状を有すると言える。
　金属酸化物２３０は、絶縁体２５０を介して、絶縁体２７２、導電体２６２、及び絶縁体２７０に設けられる開口内に設けられる。金属酸化物２３０は、導電体２４１及び導電体２４２と接する領域と、絶縁体２５０を介して導電体２６２と重なる領域と、を有する。別言すると、金属酸化物２３０は、導電体２４１及び導電体２４２と接する領域と、絶縁体２５０を介して導電体２６２と対向する領域と、を有する。また、金属酸化物２３０は、凹部を有する。なお、絶縁体２７２、導電体２６２、及び絶縁体２７０に設けられる開口の径が小さい場合、金属酸化物２３０は凹部を有さない場合がある。又は、金属酸化物２３０は、径が小さい凹部を有する場合がある。
　絶縁体２７５は、金属酸化物２３０の凹部を埋め込むように設けられる。なお、金属酸化物２３０が凹部を有さない場合、絶縁体２７５を設けなくてもよい。また、金属酸化物２３０が径の小さい凹部を有する場合、絶縁体２７５に代えて空隙を有してもよい。このとき、当該空隙は、金属酸化物２３０と導電体２４２との間に設けられる。当該空隙は、例えば空気、窒素、酸素、二酸化炭素、及び第１８族元素の中から選ばれるいずれか一または複数を有する。
　上記構成において、トランジスタ３２のチャネル長は、絶縁体２７２、導電体２６２、及び絶縁体２７０に設けられる開口の高さ（深さ）となる。したがって、トランジスタ３２のチャネル長は、当該開口の高さ（深さ）によって調整できる。なお、導電体２４１が当該開口と重なる領域に凹部を有さない場合、トランジスタ３２のチャネル長は、断面視における、導電体２４１の上面から導電体２４２の下面までの最短距離とみなすことができる。つまり、当該開口の高さ（深さ）を調整するには、導電体２４１と重なる領域の絶縁体２７０の膜厚、導電体２６２の膜厚、及び導電体２６２と重なる領域の絶縁体２７２の膜厚を調整するとよい。例えば、絶縁体２７０及び絶縁体２７２の膜厚を薄くすることで、チャネル長の短いトランジスタ３２を作製できる。
　また、上記構成において、トランジスタ３２のチャネル幅は、上面視における、絶縁体２５０と金属酸化物２３０が接する領域の長さであり、上面視における金属酸化物２３０の輪郭（外周）の長さでもある。つまり、トランジスタ３２のチャネル幅は、絶縁体２７０に設ける開口の上面視における大きさ（径ともいう）によって調整できる。例えば、当該開口の径を大きくすることで、チャネル幅の大きいトランジスタ３２を作製できる。
　トランジスタ３２は、チャネル形成領域をゲート電極で取り囲む構造を有する。したがって、トランジスタ３２は、ＧＡＡ（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）構造のトランジスタと言える。
　なお、図２０Ｄでは、導電体２６２が有する開口の上面形状が、円形状を有する構成を示しているが、本発明はこれに限られない。例えば、導電体２６２が有する開口の上面形状は、楕円形状、多角形状、又は、角が丸みを帯びている多角形状であってもよい。
　図２０Ｂ及び図２０Ｃに示すように、金属酸化物２３０の上面は、絶縁体２７２、絶縁体２５０、及び絶縁体２７５のそれぞれの上面と一致する。なお、本発明はこれに限られない。例えば、図２１に示すように、絶縁体２５０が絶縁体２７２の上面の一部と接し、金属酸化物２３０が絶縁体２５０の上面と接する構成としてもよい。このとき、絶縁体２５０は、導電体２４２と接しない。当該構成にすることで、金属酸化物２３０と導電体２４２との接触面積を増大させ、トランジスタ３２のオン電流を増大させることができる。なお、絶縁体２７２の上方において、金属酸化物２３０の端部は、絶縁体２５０の端部と一致することが好ましい。
　導電体２４２は、少なくとも金属酸化物２３０と接する領域を有する。図２０Ｂ及び図２０Ｃでは、導電体２４２は、絶縁体２７２、絶縁体２５０、金属酸化物２３０、及び絶縁体２７５のそれぞれの上面と接する領域を有する。なお、本発明はこれに限られない。例えば、図２１に示すように、導電体２４２は、絶縁体２７５と重なる領域において、金属酸化物２３０の側面と接する領域を有してもよい。当該構成にすることで、金属酸化物２３０と導電体２４２との接触面積を増大させ、トランジスタ３１のオン電流を増大させることができる。
　図２０Ｂ及び図２０Ｃでは、導電体２４１が、絶縁体２７０が有する開口と重なる領域に凹部を有さない構成を示している。なお、当該開口と重なる領域において、導電体２４１と金属酸化物２３０とが接する構成を有するのであれば、導電体２４１の形状は特に限定されない。例えば、図６Ａと同様に、導電体２４１は、上記開口と重なる領域に凹部を有してもよい。別言すると、導電体２４１は、上記開口と重なる領域の上面の一部が除去されてもよい。
　以上が、トランジスタ３２についての説明である。
　図１６Ｂに示す構成と同様に、半導体装置１０Ｆは、絶縁体２１２を設けない構成としてもよい。このとき、絶縁体２６３は、導電体２６４の上面及び側面、並びに、絶縁体２１０の上面と接する領域を有する。したがって、半導体装置の作製工程における工程数の低減を図ることができる。
　絶縁体２１２を設けない構成では、導電体２４１Ａ及び導電体２４１Ｂが絶縁体２６３上に設けられる。つまり、導電体２４１Ｂは、導電体２４１Ａと同一層に設けられると言える。この時、絶縁体２７２、導電体２６２Ｂ、及び絶縁体２７０に設けられる開口の高さ（深さ）は、絶縁体２７２、導電体２６２Ａ、及び絶縁体２７０に設けられる開口の高さ（深さ）よりも大きく（深く）なる。つまり、トランジスタ３２Ｂのチャネル長はトランジスタ３２Ａのチャネル長よりも長くなる。したがって、容量４２の占有面積を小さくし、メモリセルの微細化又は高集積化を図ることができる。また、読み出し精度が高いメモリセルを実現できる。また、書き込み速度が速く、読み出し精度が高いメモリセルを実現できる。
　なお、絶縁体２１２を設けない構成では、トランジスタ３２Ｂのチャネル長はトランジスタ３２Ａのチャネル長より長いため、トランジスタ３２Ａ及びトランジスタ３２Ｂのそれぞれのチャネル幅を調整して半導体装置１０Ｆを作製するとよい。例えば、読み出し用トランジスタとして機能するトランジスタ３２Ｂにおいて、金属酸化物２３０、及び絶縁体２５０が設けられる開口の径を大きくすることで、読み出し精度が高く、読み出し速度が速いメモリセルを実現できる。この時、トランジスタ３２Ｂのチャネル幅は、トランジスタ３２Ａのチャネル幅より大きい構成となる。別言すると、導電体２６２Ｂが有する開口の径は、導電体２６２Ａが有する開口の径より大きい構成となる。
　上述したように、半導体装置１０Ｆはメモリセル２２を有する記憶装置として用いることができる。メモリセル２２をマトリクス状に配置することで、メモリセルアレイを構成することができる。例えば、図９Ａに示す構成と同様に、複数のメモリセル２２がＸ方向に配置されたメモリセルアレイを構成してもよいし、図９Ｂに示す構成と同様に、メモリセル２２がＸ方向及びＹ方向のそれぞれに複数配置されたメモリセルアレイを構成してもよい。また、メモリセル２２又はメモリセルアレイを含む層が複数積層されてもよい。
　また、先の［変形例１−１］で説明したように、隣接する２つのメモリセル２２が書き込みビット線を共有してもよいし、先の［変形例１−２］で説明したように、隣接する２つのメモリセル２２が読み出しビット線を共有してもよいし、先の［変形例１−３］で説明したように、積層された２つのメモリセル２２が書き込みビット線及び読み出しビット線を共有してもよい。
＜半導体装置の構成例５＞
　以下では、上述した半導体装置とは異なる半導体装置の一例について説明する。なお、以下に示す半導体装置において、上述した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、上述した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。
　図２２は、本発明の一態様の半導体装置の構成例を示す断面図である。図２２に示す半導体装置は、図１Ｂに示す構成の下に、例えばトランジスタ３００を有する層が設けられる例を示している。トランジスタ３００は、例えば絶縁体２１０よりも上層に形成されたメモリセルの駆動回路に設けることができる。なお、図２２における絶縁体２１０よりも上層の構成は、図１Ｂと同様のため、詳細な説明は省略する。
　図２２では、トランジスタ３００を例示している。トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部を含む半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型のトランジスタ又はｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
　ここで、図２２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いることができる。
　各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には導電体３２８等が埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０等が埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために例えばＣＭＰ法を用いた平坦化処理により平坦化されていてもよい。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の記憶装置について図面を用いて説明する。
　図２３Ａに、本発明の一態様の記憶装置の斜視概略図を示す。図２３Ｂに、本発明の一態様の記憶装置のブロック図を示す。
　図２３Ａ及び図２３Ｂに示す記憶装置５００は、駆動回路層５５０と、ｎ層（ｎは１以上の整数である）の記憶層５１１と、を有する。記憶層５１１は、それぞれ、メモリセルアレイ５１５を有する。メモリセルアレイ５１５は、複数のメモリセル５１０を有する。
　ｎ層の記憶層５１１は駆動回路層５５０上に設けられる。ｎ層の記憶層５１１を駆動回路層５５０上に設けることで、記憶装置５００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態では、１層目の記憶層５１１を記憶層５１１＿１と示し、２層目の記憶層５１１を記憶層５１１＿２と示し、３層目の記憶層５１１を記憶層５１１＿３と示す。また、ｋ層目（ｋは１以上ｎ以下の整数である）の記憶層５１１を記憶層５１１＿ｋと示し、ｎ層目の記憶層５１１を記憶層５１１＿ｎと示す。なお、本実施の形態等において、ｎ層の記憶層５１１全体に係る事柄を説明する場合、又はｎ層ある記憶層５１１の各層に共通の事柄を示す場合に、単に「記憶層５１１」と表記する場合がある。
＜駆動回路層５５０の構成例＞
　駆動回路層５５０は、ＰＳＷ５２２（パワースイッチ）、ＰＳＷ５２３、及び周辺回路５３１を有する。周辺回路５３１は、周辺回路５４１、コントロール回路５３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路５３３を有する。
　記憶装置５００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。或いは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。
　信号ＣＬＫはクロック信号である。信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路５３２で生成してもよい。
　コントロール回路５３２は、記憶装置５００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置５００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路５３２は、この動作モードが実行されるように、周辺回路５４１の制御信号を生成する。
　電圧生成回路５３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路５３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路５３３へ入力され、電圧生成回路５３３は負電圧を生成する。
　周辺回路５４１は、メモリセル５１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路５４１は、行デコーダ５４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ５４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ５４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ５４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路５４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路５４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ５４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ５４２及び列デコーダ５４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ５４２は、アクセスする行を指定するための回路であり、列デコーダ５４４は、アクセスする列を指定するための回路である。行ドライバ５４３は、行デコーダ５４２が指定する配線ＷＷＬ（書き込みワード線）を選択する機能を有する。列ドライバ５４５は、データをメモリセル５１０に書き込む機能、メモリセル５１０からデータを読み出す機能、及び読み出したデータを保持する機能等を有する。列ドライバ５４５は、列デコーダ５４４が指定する配線ＷＢＬ（書き込みビット線）、及び配線ＲＢＬ（読み出しビット線）を選択する機能を有する。
　入力回路５４７は、信号ＷＤＡを保持する機能を有する。入力回路５４７が保持するデータは、列ドライバ５４５に出力される。入力回路５４７の出力データが、メモリセル５１０に書き込むデータ（Ｄｉｎ）である。列ドライバ５４５がメモリセル５１０から読み出したデータ（Ｄｏｕｔ）は、出力回路５４８に出力される。出力回路５４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路５４８は、Ｄｏｕｔを記憶装置５００の外部に出力する機能を有する。出力回路５４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ５２２は周辺回路５３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ５２３は、行ドライバ５４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置５００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ５２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ５２３のオン・オフが制御される。図２３Ｂでは、周辺回路５３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
＜記憶層５１１の構成例＞
　ｎ層ある記憶層５１１の構成例について説明する。ｎ層ある記憶層５１１は、それぞれがメモリセルアレイ５１５を有する。また、メモリセルアレイ５１５は、複数のメモリセル５１０を有する。図２３Ａ及び図２３Ｂでは、メモリセルアレイ５１５がｐ行ｑ列（ｐ及びｑは各々独立に２以上の整数である）のマトリクス状に配置された複数のメモリセル５１０を有する例を示している。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図２３Ｂでは、１行１列目に設けられたメモリセル５１０をメモリセル５１０［１，１］と示し、ｐ行ｑ列目に設けられたメモリセル５１０をメモリセル５１０［ｐ，ｑ］と示している。また、ｉ行ｊ列目（ｉは１以上ｐ以下の整数であり、ｊは１以上ｑ以下の整数である）に設けられたメモリセル５１０をメモリセル５１０［ｉ，ｊ］と示している。
　メモリセルの回路構成例を図２４に示す。当該回路構成に対応するメモリセル５１０の断面構成例は、実施の形態１を参照できる。
　メモリセル５１０は、トランジスタＭ１、トランジスタＭ２、及び容量Ｃを有する。２つのトランジスタと１つの容量で構成されるメモリセルを、２Ｔｒ１Ｃ型のメモリセルともいう。よって、本実施の形態に示すメモリセル５１０は、２Ｔｒ１Ｃ型のメモリセルである。
　トランジスタＭ１は、実施の形態１で示したトランジスタ３１Ａ又はトランジスタ３２Ａと対応する。トランジスタＭ２は、実施の形態１で示したトランジスタ３１Ｂ又はトランジスタ３２Ｂと対応する。容量Ｃは、実施の形態１で示した容量４１又は容量４２と対応する。配線ＷＢＬは、実施の形態１で示した導電体２９０Ａと対応する。配線ＲＢＬは、実施の形態１で示した導電体２９０Ｂと対応する。配線ＷＷＬは、実施の形態１で示した導電体２６２Ａと対応する。配線ＣＬは、実施の形態１で示した導電体２６４と対応する。配線ＳＬは、実施の形態１で示した導電体２４１Ｂと対応する。
　メモリセル５１０［ｉ，ｊ］において、トランジスタＭ１のゲートは配線ＷＷＬ［ｊ］と電気的に接続され、トランジスタＭ１のソース又はドレインの一方は容量Ｃの一方の電極と電気的に接続され、トランジスタＭ１のソース又はドレインの他方は配線ＷＢＬ［ｉ，ｓ］と電気的に接続される。なお、図２４では、配線ＷＷＬ［ｊ］の一部がトランジスタＭ１のゲートとして機能する場合の構成例を示している。容量Ｃの他方の電極は配線ＣＬ［ｊ］と電気的に接続される。なお、例えば図２４では、配線ＣＬ［ｊ］の一部が容量Ｃの他方の電極として機能する場合の構成例を示している。トランジスタＭ２のゲートは容量Ｃの一方の電極と電気的に接続され、トランジスタＭ２のソース又はドレインの一方は配線ＳＬ［ｊ］と電気的に接続され、トランジスタＭ２のソース又はドレインの他方は配線ＲＢＬ［ｉ，ｓ］と電気的に接続される。
　メモリセル５１０［ｉ，ｊ］において、容量Ｃの一方の電極、トランジスタＭ１のソース又はドレインの一方、及びトランジスタＭ２のゲートが電気的に接続し、常に同電位となる領域を「ノードＦＮ」と呼ぶ。
　メモリセル５１０［ｉ，ｊ＋１］において、トランジスタＭ１のゲートは配線ＷＷＬ［ｊ＋１］と電気的に接続され、トランジスタＭ１のソース又はドレインの一方は容量Ｃの一方の電極と電気的に接続され、トランジスタＭ１のソース又はドレインの他方は配線ＷＢＬ［ｉ，ｓ＋１］と電気的に接続される。なお、図２４では、配線ＷＷＬ［ｊ＋１］の一部がトランジスタＭ１のゲートとして機能する場合の構成例を示している。容量Ｃの他方の電極は配線ＣＬ［ｊ＋１］と電気的に接続される。なお、例えば図２４では、配線ＣＬ［ｊ＋１］の一部が容量Ｃの他方の電極として機能する場合の構成例を示している。トランジスタＭ２のゲートは容量Ｃの一方の電極と電気的に接続され、トランジスタＭ２のソース又はドレインの一方は配線ＳＬ［ｊ＋１］と電気的に接続され、トランジスタＭ２のソース又はドレインの他方は配線ＲＢＬ［ｉ，ｓ］と電気的に接続される。
　メモリセル５１０［ｉ，ｊ＋１］において、容量Ｃの一方の電極、トランジスタＭ１のソース又はドレインの一方、及びトランジスタＭ２のゲートが電気的に接続し、常に同電位となる領域を「ノードＦＮ」と呼ぶ。
　以上より、配線ＲＢＬ［ｉ，ｓ］は、メモリセル５１０［ｉ，ｊ］が有するトランジスタＭ２のソース又はドレインの他方、及びメモリセル５１０［ｉ，ｊ＋１］が有するトランジスタＭ２のソース又はドレインの他方と電気的に接続される。よって、配線ＲＢＬ［ｉ，ｓ］は、メモリセル５１０［ｉ，ｊ］とメモリセル５１０［ｉ，ｊ＋１］により共有される。また、配線ＷＢＬ［ｉ，ｓ］は、メモリセル５１０［ｉ，ｊ−１］（図示せず）とメモリセル５１０［ｉ，ｊ］により共有される。具体的には、配線ＷＢＬ［ｉ，ｓ］は、メモリセル５１０［ｉ，ｊ−１］が有するトランジスタＭ１のソース又はドレインの他方、及びメモリセル５１０［ｉ，ｊ］が有するトランジスタＭ１のソース又はドレインの他方と電気的に接続される。
　上記から、列の位置を示すｊとｓには次のような関係がある。ｊが偶数である場合、ｓはｊ／２であって、１以上ｑ／２以下の整数である。ｊが奇数である場合、ｓは（ｊ＋１）／２であって、１以上（ｑ＋１）／２以下の整数である。
　トランジスタＭ１及びトランジスタＭ２のチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体等を、単体で又は組み合わせて用いることができる。半導体材料としては、例えば、シリコン、又はゲルマニウム等を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、又は窒化物半導体等の化合物半導体を用いてもよい。
　なお、トランジスタＭ１及びトランジスタＭ２のチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく小さい。よって、メモリセル５１０の消費電力を低減できる。よって、メモリセル５１０を含む記憶装置５００の消費電力を低減できる。
　また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む記憶装置５００も「ＯＳメモリ」と呼ぶことができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、電気特性の変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
＜メモリセル５１０の動作例＞
　メモリセル５１０のデータ書き込み動作例と読み出し動作例について説明する。本実施の形態では、トランジスタＭ１及びトランジスタＭ２にｎチャネル型のトランジスタを用いるものとする。図２５はメモリセル５１０の動作例を説明するためのタイミングチャートである。図２６Ａ乃至図２７Ｂは、メモリセル５１０の動作例を説明するための回路図である。
　以下の図面等において、配線及び電極の電位を示すため、配線及び電極に隣接して電位Ｈを示す“Ｈ”、又は電位Ｌを示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線及び電極には、“Ｈ”又は“Ｌ”を囲み文字で付記する場合がある。さらに、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
　また、電位Ｈがｎチャネル型のトランジスタのゲートに供給されると、当該トランジスタがオン状態になるものとする。また、電位Ｌがｎチャネル型のトランジスタのゲートに供給されると、当該トランジスタがオフ状態になるものとする。よって、電位Ｈは電位Ｌよりも高い電位である。電位Ｈは高電源電位ＶＤＤと同電位であってもよい。また、電位Ｌは電位Ｈより低い電位である。電位Ｌは接地電位ＧＮＤと同電位であってもよい。
　はじめに、期間Ｔ０において、配線ＷＷＬ、配線ＷＢＬ、及びノードＦＮの電位が電位Ｌであり、配線ＳＬ及び配線ＲＢＬが電位Ｈであるものとする（図２５）。
〔データ書き込み動作〕
　期間Ｔ１において、配線ＷＷＬ及び配線ＷＢＬに電位Ｈを供給する。すると、トランジスタＭ１がオン状態になり、ノードＦＮに“１”を示すデータとして、電位Ｈが書き込まれる。より正確には、ノードＦＮに、ノードＦＮの電位が電位Ｈになる量の電荷が供給される（図２５及び図２６Ａ）。
　トランジスタＭ２のゲート、ソース、及びドレインは全て電位Ｈであるため、トランジスタＭ２はオフ状態である。
〔保持動作〕
　期間Ｔ２において、配線ＷＷＬに電位Ｌを供給する。すると、トランジスタＭ１がオフ状態になり、ノードＦＮがフローティング状態になる。よって、ノードＦＮに書き込まれたデータ（電位Ｈ）が保持される（図２５及び図２６Ｂ）。
　前述したとおり、ＯＳトランジスタはオフ電流が極めて小さいトランジスタである。トランジスタＭ１にＯＳトランジスタを用いることで、ノードＦＮに書き込まれたデータを長期間保持できる。そのため、ノードＦＮの電位をリフレッシュする必要がなくなり、メモリセル５１０の消費電力を低減できる。よって、記憶装置５００の消費電力を低減できる。
　加えて、ＯＳトランジスタは、チャネルが形成される半導体層にシリコンを用いるトランジスタ（Ｓｉトランジスタともいう）と比べてソースとドレインの間の絶縁耐圧が高い。トランジスタＭ１にＯＳトランジスタを用いることにより、ノードＦＮにより高い電位を供給できる。よって、ノードＦＮに保持する電位範囲を大きくすることができる。ノードＦＮに保持する電位範囲を大きくすることによって、多値データ保持又はアナログデータ保持の実現が容易になる。
〔読み出し動作〕
　期間Ｔ３において、配線ＲＢＬに電位Ｈをプリチャージ（Ｐｒｅ）する。すなわち、配線ＲＢＬの電位を電位Ｈにした後、配線ＲＢＬをフローティング状態にする（図２５及び図２７Ａ）。
　次に、期間Ｔ４において、配線ＳＬに電位Ｌを供給する。この時、ノードＦＮの電位が電位Ｈである場合は、トランジスタＭ２がオン状態であるため、トランジスタＭ２を介して配線ＲＢＬと配線ＳＬが導通状態になる。配線ＲＢＬと配線ＳＬが導通状態になると、フローティング状態である配線ＲＢＬの電位が電位Ｈから電位Ｌに変化する（図２５及び図２７Ｂ）。
　なお、ノードＦＮに“０”を示すデータとして電位Ｌが書き込まれている場合は、トランジスタＭ２はオフ状態である。
　このように、配線ＳＬに電位Ｌを供給した時の配線ＲＢＬの電位変化を検出することで、メモリセル５１０に書き込まれたデータを読み出すことができる。
　ＯＳトランジスタを用いたメモリセル５１０では、ＯＳトランジスタを介してノードＦＮに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリと異なり、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳトランジスタを用いたメモリセル５１０は実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル５１０は、フラッシュメモリと異なり繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。ＯＳトランジスタを用いたメモリセル５１０は、従来のフラッシュメモリと比較して劣化が少なく高い信頼性が得られる。
　ＯＳトランジスタを用いたメモリセル５１０は、磁気メモリ又は抵抗変化型メモリ等と異なり原子レベルでの構造変化を伴わない。よって、ＯＳトランジスタを用いたメモリセル５１０は、磁気メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
＜センスアンプ５４６の構成例＞
　次いでセンスアンプ５４６の構成例について説明する。具体的にはセンスアンプ５４６を含む、データ信号の書き込み又は読み出しを行う書き込み読み出し回路の構成例について説明する。
　図２８は、センスアンプ５４６を含む、データ信号の書き込み読み出しを行う回路６００の構成例を示す回路図である。回路６００は、配線ＷＢＬ毎、及び配線ＲＢＬ毎に設けられる。
　回路６００は、トランジスタ６６１乃至トランジスタ６６６、センスアンプ５４６、ＡＮＤ回路６５２、アナログスイッチ６５３、及び、アナログスイッチ６５４を有する。
　回路６００は、信号ＳＥＮ、信号ＳＥＰ、信号ＢＰＲ、信号ＲＳＥＬ、信号ＷＳＥＬ、信号ＧＲＳＥＬ、及び信号ＧＷＳＥＬに従い、動作する。
　回路６００に入力されるデータＤＩＮは、ノードＮＳとＡＮＤ回路６５２を介して電気的に接続された配線ＷＢＬを介してメモリセル５１０に書き込まれる。メモリセル５１０に書き込まれたデータＤＯＵＴは、ノードＮＳＢとアナログスイッチ６５３を介して電気的に接続された配線ＲＢＬに伝えられることで、回路６００よりデータＤＯＵＴとして出力される。
　なお、データＤＩＮ及びデータＤＯＵＴは内部信号であり、それぞれ、信号ＷＤＡ及び信号ＲＤＡに対応する。
　トランジスタ６６１は、プリチャージ回路に含まれる。トランジスタ６６１によって、配線ＲＢＬは、プリチャージ電位Ｖｐｒｅにプリチャージされる。なお、本実施の形態では、プリチャージ電位Ｖｐｒｅとして、電位Ｖｄｄ（ハイレベル）を用いた場合を説明する（図２８では、Ｖｄｄ（Ｖｐｒｅ）と表記する）。信号ＢＰＲはプリチャージ信号であり、信号ＢＰＲによって、トランジスタ６６１の導通状態が制御される。
　センスアンプ５４６は、読み出し動作時には、配線ＲＢＬに入力されたデータのハイレベル又はローレベルを判定する。また、センスアンプ５４６は、書き込み動作時には、回路６００に入力されたデータＤＩＮを一時的に保持するラッチ回路として機能する。
　図２８に示すセンスアンプ５４６は、ラッチ型センスアンプである。センスアンプ５４６は、２個のインバータ回路を有し、一方のインバータ回路の入力ノードが他方のインバータ回路の出力ノードと接続される。一方のインバータ回路の入力ノードをノードＮＳ、出力ノードをノードＮＳＢとすると、ノードＮＳ及びノードＮＳＢにおいて相補データが保持される。
　信号ＳＥＮ及び信号ＳＥＰは、センスアンプ５４６を活性化するためのセンスアンプイネーブル信号であり、レファレンス電位Ｖｒｅｆは、読み出し判定電位である。センスアンプ５４６は、レファレンス電位Ｖｒｅｆを基準に、活性化された時点のノードＮＳＢの電位が、ハイレベルであるか、ローレベルであるかを判定する。
　ＡＮＤ回路６５２は、ノードＮＳと、配線ＷＢＬとの導通状態を制御する。また、アナログスイッチ６５３は、ノードＮＳＢと、配線ＲＢＬとの導通状態を制御する。さらに、アナログスイッチ６５４は、ノードＮＳと、レファレンス電位Ｖｒｅｆを供給する配線との導通状態を制御する。
　データ読み出し時においては、配線ＲＢＬの電位はアナログスイッチ６５３によってノードＮＳＢに伝えられる。配線ＲＢＬの電位がレファレンス電位Ｖｒｅｆより低くなると、センスアンプ５４６は、配線ＲＢＬはローレベルであると判定する。また、配線ＲＢＬの電位がレファレンス電位Ｖｒｅｆより低くならない場合、センスアンプ５４６は、配線ＲＢＬはハイレベルであると判定する。
　信号ＷＳＥＬは、書き込み選択信号であり、ＡＮＤ回路６５２を制御する。信号ＲＳＥＬは、読み出し選択信号であり、アナログスイッチ６５３及びアナログスイッチ６５４を制御する。
　トランジスタ６６２及びトランジスタ６６３は、出力ＭＵＸ（マルチプレクサ）回路に含まれる。信号ＧＲＳＥＬは、グローバル読み出し選択信号であり、出力ＭＵＸ回路を制御する。出力ＭＵＸ回路は、データを読み出す配線ＲＢＬを選択する機能を有する。
　出力ＭＵＸ回路は、センスアンプ５４６から読み出したデータＤＯＵＴを出力する機能を有する。
　トランジスタ６６４乃至トランジスタ６６６は、書き込みドライバ回路に含まれる。信号ＧＷＳＥＬは、グローバル書き込み選択信号であり、書き込みドライバ回路を制御する。書き込みドライバ回路は、データＤＩＮをセンスアンプ５４６に書き込む機能を有する。
　書き込みドライバ回路は、データＤＩＮを書き込む列を選択する機能を有する。書き込みドライバ回路は、信号ＧＷＳＥＬに従い、バイト単位、ハーフワード単位、又は、１ワード単位のデータ書き込みを行う。
　ゲインセル型のメモリセルは、１メモリセルあたり少なくとも２つのトランジスタが必要であり、単位面積あたりに配置できるメモリセルの数を増やすことが難しい。一方、メモリセル５１０に含まれるトランジスタにＯＳトランジスタを用いることで、メモリセルアレイ５１５を複数積層して設けることができる。すなわち、単位面積あたりに記憶できるデータ量を増やすことができる。また、ゲインセル型のメモリセルは、電荷を蓄積する容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。さらに、オフ電流が非常に小さいＯＳトランジスタを、メモリセル５１０に含まれるトランジスタに用いることで、キャパシタの容量を小さくできる。又は、キャパシタとして、トランジスタのゲート容量及び配線の寄生容量の一方又は双方を利用することができ、キャパシタを省略することができる。すなわち、メモリセル５１０の面積を小さくできる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の記憶装置が実装されたチップの一例について図面を用いて説明する。
　図２９Ａ及び図２９Ｂに示すチップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２９Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一又は複数のアナログ演算部１２１３、一又は複数のメモリコントローラ１２１４、一又は複数のインターフェース１２１５、一又は複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２９Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、及びフラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、及び大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、及びＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。又は、ＣＰＵ１２１１、及びＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。当該メモリには、前述したＮＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理又は積和演算に用いることができる。ＧＰＵ１２１２に、ＯＳトランジスタを用いた画像処理回路、又は、積和演算回路を設けることで、画像処理、又は積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、及びＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１とＧＰＵ１２１２の間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、及びＧＰＵ１２１２が有するメモリ間のデータ転送、及びＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、及びＤ／Ａ（デジタル／アナログ）変換回路の一、又は両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、及びフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、及びコントローラ等の外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、及びゲーム用コントローラ等を含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、又はＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）等を用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、及びフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、又は携帯型（持ち出し可能な）ゲーム機等の携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）等の手法を実行できるため、チップ１２００をＡＩチップ、又はＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の記憶装置が組み込まれた電子部品の一例を示す。
［電子部品］
　図３０Ａに電子部品７００及び電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３０Ａに示す電子部品７００は、モールド７１１内に本発明の一態様の記憶装置である記憶装置５００を有している。図３０Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置５００とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　上記実施の形態で示した通り、記憶装置５００は、駆動回路層５５０と、記憶層５１１（メモリセルアレイ５１５を含む）と、を有する。
　図３０Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置５００が設けられている。
　電子部品７３０では、記憶装置５００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置５００と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様の記憶装置の応用例について説明する。
　本発明の一態様の記憶装置は、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、及び、ゲーム機）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、又はヘルスケア関連機器等に用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及び、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様の記憶装置を有する電子機器の一例について説明する。なお、図３１Ａ乃至図３１Ｊ、及び図３２Ａ乃至図３２Ｅには、先の実施の形態で説明した、当該記憶装置を有する電子部品７００又は電子部品７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３１Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュ）を保持することができる。
［ウェアラブル端末］
　図３１Ｂに、ウェアラブル端末の一例である情報端末５９００を示す。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、及びバンド５９０５等を有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　図３１Ｃに、デスクトップ型情報端末５３００を示す。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　図３１Ａ乃至図３１Ｃでは、電子機器として、スマートフォン、ウェアラブル端末、及び、デスクトップ用情報端末について説明したが、他の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、及び、ワークステーションが挙げられる。
［電化製品］
　図３１Ｄに、電化製品の一例として電気冷凍冷蔵庫５８００を示す。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、及び冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様の記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、及びその食材の消費期限等の情報を、例えばインターネットを通じて情報端末に送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、本発明の一態様の記憶装置に保持することができる。
　図３１Ｄでは、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、及び、オーディオビジュアル機器が挙げられる。
［ゲーム機］
　図３１Ｅには、ゲーム機の一例である携帯ゲーム機５２００を示す。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、及びボタン５２０３等を有する。
　また、図３１Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００を示す。据え置き型ゲーム機７５００は、特に、家庭用の据え置き型ゲーム機ということができる。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図３１Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、又はスライド式つまみ等を備えることができる。また、コントローラ７５２２は、図３１Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）等のシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームでは、楽器、又は音楽機器等を模した形状のコントローラを用いることができる。さらに、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、及び、マイクロフォンの一つ又は複数を備えて、ゲームプレイヤーのジェスチャー、又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、又はヘッドマウントディスプレイ等の表示装置によって出力することができる。
　携帯ゲーム機５２００又は据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、消費電力を低減できる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　さらに、携帯ゲーム機５２００又は据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイル等の保持を行うことができる。
　図３１Ｅ及び図３１Ｆでは、ゲーム機の一例として、携帯ゲーム機及び家庭用の据え置き型ゲーム機について説明したが、その他のゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地等）に設置されるアーケードゲーム機、及び、スポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［移動体］
　本発明の一態様の記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３１Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、又はエアコンの設定等を表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、例えばピラーで遮られた視界、又は運転席の死角等を補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　本発明の一態様の記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を、自動車５７００の自動運転、道路案内、又は危険予測等を行うシステムにおける、必要な一時的な情報の保持に用いることができる。また、本発明の一態様の記憶装置は、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、及び、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）も挙げることができる。
［カメラ］
　本発明の一態様の記憶装置は、カメラに適用することができる。
　図３１Ｈに、撮像装置の一例であるデジタルカメラ６２４０を示す。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、及びシャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に本発明の一態様の記憶装置を適用することによって、消費電力を低減することができる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　本発明の一態様の記憶装置は、ビデオカメラに適用することができる。
　図３１Ｉに、撮像装置の一例であるビデオカメラ６３００を示す。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、及び接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。本発明の一態様の記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　本発明の一態様の記憶装置は、植え込み型除細動器（ＩＣＤ）に適用できる。
　図３１Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２と、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、又は心室細動等）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、例えば当該センサによって取得した心拍数のデータ、ペーシングによる治療を行った回数、又は時間等を電子部品７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、及び体温等の生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　本発明の一態様の記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）等の計算機、及び情報端末用の拡張デバイスに適用することができる。
　図３２Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えばＵＳＢでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様の拡張デバイスは、これに限定されず、例えば冷却用ファンを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、例えば本発明の一態様の記憶装置を駆動する回路が設けられている。例えば、基板６１０４には、電子部品７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　本発明の一態様の記憶装置は、情報端末、又はデジタルカメラ等の電子機器に取り付けが可能なＳＤカードに適用することができる。
　図３２ＢはＳＤカードの外観の模式図であり、図３２Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品７００、コントローラチップ５１１５が取り付けられている。なお、電子部品７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、又は読み出し回路等は、電子部品７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品７００のデータの読み出し及び書き込みが可能となる。
［ＳＳＤ］
　本発明の一態様の記憶装置は、情報端末等の電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図３２ＤはＳＳＤの外観の模式図であり、図３２Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、及びＥＣＣ（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ）回路等が組み込まれている。なお、電子部品７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図３３Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図３３Ｂに示す斜視図の構成とすることができる。図３３Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図３３Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、及び記憶装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３３Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えばＰＣＩｅが挙げられる。
　接続端子５６２３、接続端子５６２４、及び接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、又は信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、及び、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）が挙げられる。また、接続端子５６２３、接続端子５６２４、及び接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、例えばＨＤＭＩ（登録商標）が挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、及びＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置が挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器等に、本発明の一態様の記憶装置を用いることにより、電子機器の小型化、及び低消費電力化を図ることができる。また、本発明の一態様の記憶装置は消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図３４を用いて説明する。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図３４には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３４においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つ又は複数を含んでもよい。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、及び宇宙探査機等の宇宙用機器に好適に用いることができる。
１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１０：半導体装置、２０ａ：メモリセル、２０ｂ：メモリセル、２０ｃ：メモリセル、２０ｄ：メモリセル、２０ｅ：メモリセル、２０ｆ：メモリセル、２０：メモリセル、２１：メモリセル、２２：メモリセル、３１Ａ：トランジスタ、３１Ａａ：トランジスタ、３１Ａｂ：トランジスタ、３１Ａｃ：トランジスタ、３１Ａｄ：トランジスタ、３１Ｂ：トランジスタ、３１Ｂａ：トランジスタ、３１Ｂｂ：トランジスタ、３１Ｂｃ：トランジスタ、３１Ｂｄ：トランジスタ、３１：トランジスタ、３２Ａ：トランジスタ、３２Ｂ：トランジスタ、３２：トランジスタ、４１ａ：容量、４１ｂ：容量、４１ｃ：容量、４１ｄ：容量、４１：容量、４２：容量、２１０：絶縁体、２１２：絶縁体、２３０：金属酸化物、２４１Ａ：導電体、２４１Ａａ：導電体、２４１Ａｂ：導電体、２４１Ａｃ：導電体、２４１Ａｄ：導電体、２４１Ｂ：導電体、２４１Ｂａ：導電体、２４１Ｂｂ：導電体、２４１Ｂｃ：導電体、２４１Ｂｄ：導電体、２４１：導電体、２４２Ａ：導電体、２４２Ａｃ：導電体、２４２Ａｄ：導電体、２４２Ｂ：導電体、２４２Ｂａ：導電体、２４２Ｂｂ：導電体、２４２：導電体、２５０：絶縁体、２６０Ａ：導電体、２６０Ａａ：導電体、２６０Ａｂ：導電体、２６０Ａｃ：導電体、２６０Ａｄ：導電体、２６０Ｂ：導電体、２６０Ｂａ：導電体、２６０Ｂｂ：導電体、２６０Ｂｃ：導電体、２６０Ｂｄ：導電体、２６０：導電体、２６１ａ：導電体、２６１ｂ：導電体、２６１ｃ：導電体、２６１ｄ：導電体、２６１：導電体、２６２Ａ：導電体、２６２Ａａ：導電体、２６２Ａｂ：導電体、２６２Ａｃ：導電体、２６２Ａｄ：導電体、２６２Ｂ：導電体、２６２Ｂａ：導電体、２６２Ｂｂ：導電体、２６２Ｂｃ：導電体、２６２Ｂｄ：導電体、２６２：導電体、２６３ａ：絶縁体、２６３ｂ：絶縁体、２６３ｃ：絶縁体、２６３ｄ：絶縁体、２６３：絶縁体、２６４ａ：導電体、２６４ｂ：導電体、２６４ｃ：導電体、２６４ｄ：導電体、２６４：導電体、２７０：絶縁体、２７２：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：絶縁体、２９０Ａ：導電体、２９０Ａｃ：導電体、２９０Ａｄ：導電体、２９０Ｂ：導電体、２９０Ｂａ：導電体、２９０Ｂｂ：導電体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、５００：記憶装置、５１０：メモリセル、５１１：記憶層、５１５：メモリセルアレイ、５２２：ＰＳＷ、５２３：ＰＳＷ、５３１：周辺回路、５３２：コントロール回路、５３３：電圧生成回路、５４１：周辺回路、５４２：行デコーダ、５４３：行ドライバ、５４４：列デコーダ、５４５：列ドライバ、５４６：センスアンプ、５４７：入力回路、５４８：出力回路、５５０：駆動回路層、６００：回路、６５２：ＡＮＤ回路、６５３：アナログスイッチ、６５４：アナログスイッチ、６６１：トランジスタ、６６２：トランジスタ、６６３：トランジスタ、６６４：トランジスタ、６６６：トランジスタ、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (8)

  1. 　第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有し、
    　前記第１のトランジスタは、前記第２のトランジスタと同一層に設けられ、
    　前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、
    　前記第３の導電体は、前記第２の導電体上に設けられ、
    　前記第３の導電体は、上面視において前記第２の導電体と重なる開口を有し、
    　前記金属酸化物は、前記開口の側面及び前記第２の導電体の上面のそれぞれと接する領域を有し、
    　前記第１の絶縁体は、前記金属酸化物の凹部に設けられ、
    　前記第４の導電体は、前記第１の絶縁体の凹部に設けられ、
    　前記第４の導電体は、断面視における前記第２の導電体と前記第３の導電体の間の領域において、前記第１の絶縁体を介して前記金属酸化物と重なる領域を有し、
    　前記容量は、前記第２のトランジスタ上に設けられ、
    　前記容量は、第５の導電体と、前記第５の導電体上の第２の絶縁体と、前記第２の絶縁体上の第６の導電体と、を有し、
    　前記第５の導電体は、前記第１の導電体を介して、前記第１のトランジスタが有する前記第２の導電体と電気的に接続され、
    　前記第５の導電体は、前記第２のトランジスタが有する前記第４の導電体と電気的に接続される、半導体装置。
  2. 　請求項１において、
    　第７の導電体をさらに有し、
    　前記第７の導電体は、前記第１のトランジスタが有する前記第４の導電体と電気的に接続し、
    　前記第７の導電体は、前記第５の導電体と同一層に設けられ、
    　前記第７の導電体が延在する方向は、前記第６の導電体が延在する方向と同じである、半導体装置。
  3. 　第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有し、
    　前記第１のトランジスタは、前記第２のトランジスタと同一層に設けられ、
    　前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、
    　前記第３の導電体は、前記第２の導電体上に設けられ、
    　前記第３の導電体は、上面視において前記第２の導電体と重なる開口を有し、
    　前記金属酸化物は、前記開口の側面及び前記第２の導電体の上面のそれぞれと接する領域を有し、
    　前記第１の絶縁体は、前記金属酸化物の凹部に設けられ、
    　前記第４の導電体は、前記第１の絶縁体の凹部に設けられ、
    　前記第４の導電体は、断面視における前記第２の導電体と前記第３の導電体の間の領域において、前記第１の絶縁体を介して前記金属酸化物と重なる領域を有し、
    　前記容量は、前記第１のトランジスタが有する前記第２の導電体と、第２の絶縁体と、第５の導電体と、を有し、
    　前記第２の絶縁体は、前記第１のトランジスタが有する前記第２の導電体の下方に設けられ、
    　前記第５の導電体は、前記第２の絶縁体の下方に設けられ、
    　前記第１のトランジスタが有する前記第２の導電体は、前記第１の導電体を介して、前記第２のトランジスタが有する前記第４の導電体と電気的に接続される、半導体装置。
  4. 　請求項３において、
    　第６の導電体をさらに有し、
    　前記第６の導電体は、前記第１のトランジスタが有する前記第４の導電体と電気的に接続し、
    　前記第６の導電体が延在する方向は、前記第５の導電体が延在する方向と同じである、半導体装置。
  5. 　請求項３において、
    　前記第２のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長よりも長い、半導体装置。
  6. 　第１のトランジスタと、第２のトランジスタと、容量と、第１の導電体と、を有し、
    　前記第１のトランジスタは、前記第２のトランジスタと同一層に設けられ、
    　前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、第２の導電体乃至第４の導電体と、金属酸化物と、第１の絶縁体と、を有し、
    　前記第４の導電体は、前記第２の導電体上に設けられ、
    　前記第４の導電体は、上面視において前記第２の導電体と重なる開口を有し、
    　前記第３の導電体は、前記第４の導電体上に設けられ、
    　前記第３の導電体は、前記開口と重なる領域を有し、
    　前記第１の絶縁体は、前記開口の側面と接する領域を有し、
    　前記金属酸化物は、前記第２の導電体の上面と接する領域と、前記第３の導電体の下面と接する領域と、前記第１の絶縁体を介して前記第４の導電体と重なる領域と、を有し、
    　前記容量は、前記第１のトランジスタが有する前記第２の導電体と、第２の絶縁体と、第５の導電体と、を有し、
    　前記第２の絶縁体は、前記第１のトランジスタが有する前記第２の導電体の下方に設けられ、
    　前記第５の導電体は、前記第２の絶縁体の下方に設けられ、
    　前記第１のトランジスタが有する前記第２の導電体は、前記第１の導電体を介して、前記第２のトランジスタが有する前記第４の導電体と電気的に接続される、半導体装置。
  7. 　請求項６において、
    　前記第２のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長よりも長い、半導体装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種である、半導体装置。
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