WO2023161754A1 - 半導体装置、記憶装置、及び電子機器 - Google Patents

半導体装置、記憶装置、及び電子機器 Download PDF

Info

Publication number
WO2023161754A1
WO2023161754A1 PCT/IB2023/051188 IB2023051188W WO2023161754A1 WO 2023161754 A1 WO2023161754 A1 WO 2023161754A1 IB 2023051188 W IB2023051188 W IB 2023051188W WO 2023161754 A1 WO2023161754 A1 WO 2023161754A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulator
conductor
oxide
transistor
semiconductor device
Prior art date
Application number
PCT/IB2023/051188
Other languages
English (en)
French (fr)
Inventor
木村肇
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Publication of WO2023161754A1 publication Critical patent/WO2023161754A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One embodiment of the present invention relates to semiconductor devices, memory devices, and electronic devices.
  • one aspect of the present invention is not limited to the above technical field.
  • TECHNICAL FIELD The technical field of the inventions disclosed in this specification and the like relates to products, methods of operation, or methods of manufacture. Alternatively, one aspect of the invention relates to a process, machine, manufacture, or composition of matter. Therefore, the technical fields of one embodiment of the present invention disclosed in this specification more specifically include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and sensors. , processors, electronic devices, systems, methods for driving them, methods for manufacturing them, or methods for testing them.
  • An object of one embodiment of the present invention is to provide a semiconductor device with a large memory capacity. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with high storage density. Alternatively, an object of one embodiment of the present invention is to provide a novel semiconductor device or the like. Alternatively, an object of one embodiment of the present invention is to provide a memory device including the above semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide an electronic device including the memory device. Alternatively, an object of one embodiment of the present invention is to provide a novel storage device or a novel electronic device.
  • the problem of one embodiment of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Still other issues are issues not mentioned in this section, which will be described in the following description.
  • Problems not mentioned in this section can be derived from the descriptions in the specification, drawings, or the like by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the problems listed above and other problems. Note that one embodiment of the present invention does not necessarily solve all of the problems listed above and other problems.
  • One embodiment of the present invention is a semiconductor device including a first memory layer and a second memory layer.
  • a second memory layer is located on the first memory layer.
  • each of the first memory layer and the second memory layer includes a first insulator, a second insulator, a third insulator, a fourth insulator, a fifth insulator, and a sixth insulator.
  • the oxide contains one or more selected from indium, zinc, and the element M.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the second insulator is located on the first insulator, and the oxide is located on the second insulator.
  • the first conductor is positioned over the first insulator, the second insulator, and the oxide
  • the second conductor is positioned over the first insulator and the second insulator.
  • the third insulator is positioned on the first conductor, the second conductor, and the first insulator
  • the fourth insulator is positioned on the third insulator.
  • the fourth insulator has a first opening reaching the oxide in a region that does not overlap the first conductor, the second conductor and the third insulator.
  • a fifth insulator is located on the oxide and on the side of the fourth insulator in the first opening, and a third conductor is located on the fifth insulator. Also, the fourth insulator has a second opening reaching the second conductor in a region where the second insulator and the oxide do not overlap.
  • a sixth insulator is positioned on the second conductor and on the side surface of the fourth insulator in the second opening, and the fourth conductor is positioned on the sixth insulator.
  • the fourth conductor of the first memory layer overlaps the second insulator of the second memory layer and the oxide of the second memory layer.
  • the fifth insulator and the sixth insulator each include the same insulating material, and the third conductor and the fourth conductor
  • Each of the bodies may be constructed of the same electrically conductive material as each other.
  • one embodiment of the present invention is a semiconductor device that includes a first memory layer and a second memory layer and has a structure different from that of (1) above.
  • the second memory layer is located on the first memory layer.
  • each of the first memory layer and the second memory layer includes a first insulator, a second insulator, a third insulator, a fourth insulator, a fifth insulator, and a sixth insulator.
  • the oxide contains one or more selected from indium, zinc, and the element M.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the second insulator is located on the first insulator, and the oxide is located on the second insulator.
  • a first conductor overlies the oxide and a second conductor overlies the oxide.
  • the third insulator is positioned on the first conductor, the second conductor, and the first insulator, and the fourth insulator is positioned on the third insulator.
  • the fourth insulator has a first opening reaching the oxide in a region that does not overlap the first conductor, the second conductor, and the third insulator.
  • a fifth insulator is located on the oxide and on the side of the fourth insulator in the first opening, and a third conductor is located on the fifth insulator.
  • the fourth insulator has a second opening reaching the second conductor in a region overlapping the second insulator and the oxide.
  • a sixth insulator is positioned on the second conductor and on the side surface of the fourth insulator in the second opening, and the fourth conductor is positioned on the sixth insulator.
  • the fourth conductor of the first memory layer overlaps the second insulator of the second memory layer and the oxide of the second memory layer.
  • the fifth insulator and the sixth insulator each include the same insulating material, and the third conductor and the fourth conductor
  • Each of the bodies may be constructed of the same electrically conductive material as each other.
  • one embodiment of the present invention is a memory device including the semiconductor device described in any one of (1) to (4) above and a driver circuit.
  • one embodiment of the present invention is an electronic device including the storage device of (5) and a housing.
  • a semiconductor device with large memory capacity can be provided.
  • a semiconductor device with high storage density can be provided.
  • a novel semiconductor device or the like can be provided.
  • a memory device including the above semiconductor device can be provided.
  • an electronic device including the above memory device can be provided.
  • a new storage device or a new electronic device can be provided.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 3 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 4 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 5 is a layout diagram showing a configuration example of a semiconductor device.
  • FIG. 6A is a schematic plan view showing a configuration example of a semiconductor device, and FIGS. 6B to 6D are schematic cross-sectional views showing configuration examples of the semiconductor device.
  • FIG. 7A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIGS. 7B to 7D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 8A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 8B to 8D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 9A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 9B to 9D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 10A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 10B to 10D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIGS. 11A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 11B to 11D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 12A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 12B to 12D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 13A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 13B to 13D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 14A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIGS. 14B to 14D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 15A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 15B to 15D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 16A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 16B to 16D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 17A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 17B to 17D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIGS. 18A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 18B to 18D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 19A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 19B to 19D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 20A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 20B to 20D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 21A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 21A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 21A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 21A is a schematic plan view showing
  • FIGS. 25A and 25A are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIGS. 25B to 25D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 26B to 26D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 27A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 27B to 27D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 28A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 28B to 28D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 29A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 29B to 29D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 30A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 30B to 30D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 31A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 31B to 31D are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 32A is a schematic perspective view illustrating a configuration example of a memory device
  • FIG. 32B is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 33 is a block diagram illustrating a configuration example of a storage device;
  • FIG. 33 is a block diagram illustrating a configuration example of a storage device
  • FIG. 34 is a schematic cross-sectional view illustrating a configuration example of a storage device.
  • 35A is a schematic perspective view showing an example of a semiconductor wafer
  • FIG. 35B is a schematic perspective view showing an example of a chip
  • FIGS. 35C and 35D are schematic perspective views showing an example of an electronic component.
  • FIG. 36 is a block diagram explaining a CPU.
  • 37A to 37J are perspective views illustrating examples of electronic devices.
  • 38A, 38B, and 38D are perspective views showing configuration examples of electronic equipment
  • FIG. 38C is a diagram showing an example of part of the electronic equipment.
  • 39A to 39E are schematic perspective views illustrating an example of electronic equipment.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes semiconductor elements (eg, transistors, diodes, and photodiodes), and a device that has the same circuit.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, and an electronic component containing the chip in a package are examples of semiconductor devices.
  • storage devices, display devices, light-emitting devices, lighting devices, and electronic devices themselves may be semiconductor devices or may include semiconductor devices.
  • connection relationships other than the connection relationships shown in the drawings or the text are not limited to the predetermined connection relationships, for example, the connection relationships shown in the drawings or the text.
  • X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, switch, transistor, capacitive element, inductor, resistive element, diode, display devices, light emitting devices, and loads) can be connected between X and Y one or more times.
  • the switch has a function of being controlled to be turned on and off. In other words, the switch has the function of being in a conducting state (on state) or a non-conducting state (off state) and controlling whether or not to allow current to flow.
  • both an element and a power supply line for example, VDD (high power supply potential), VSS (low power supply potential), GND (ground potential), or a wiring that gives a desired potential
  • VDD high power supply potential
  • VSS low power supply potential
  • GND ground potential
  • X and Y are electrically connected when they are connected. Note that when only a power supply line is arranged between X and Y, there is no other element between X and Y, so X and Y are directly connected. Become.
  • X and Y are electrically connected when the drain and source of the transistor are interposed between X and Y.
  • a capacitive element when a capacitive element is arranged between X and Y, it may or may not be defined that X and Y are electrically connected.
  • a capacitive element in the configuration of a digital circuit or logic circuit, if a capacitive element is arranged between X and Y, it may not be defined that X and Y are electrically connected.
  • X and Y may be defined as being electrically connected.
  • X and Y are functionally connected is a circuit that enables functional connection between X and Y (e.g., logic circuit (e.g., inverter, NAND circuit, and NOR circuit), Signal conversion circuits (e.g., digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (e.g., power supply circuits such as step-up circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage source, current source, switching circuit, amplifier circuit (for example, a circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, and buffer circuit), signal generation circuit, memory circuit, and control circuit ) can be connected between X and Y one or more times. As an example, even if another circuit is interposed between X and Y, when a signal output from X is transmitted to Y, X and Y are considered to be functionally
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element or connected via another circuit) and when X and Y are directly connected (that is, connected without another element or another circuit between X and Y). (if any) and
  • X and Y, and the source (which may be referred to as one of the first terminal or the second terminal) and the drain (which may be referred to as the other of the first terminal or the second terminal) of the transistor are , are electrically connected to each other, and are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.”
  • the source of the transistor is electrically connected to X
  • the drain of the transistor is electrically connected to Y
  • X, the source of the transistor, the drain of the transistor, Y are electrically connected in that order.
  • X is electrically connected to Y through the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.”
  • X and Y are objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, or layers).
  • circuit diagram shows independent components electrically connected to each other, if one component has the functions of multiple components.
  • one component has the functions of multiple components.
  • one conductive film has both the function of the wiring and the function of the electrode. Therefore, the term "electrically connected" in this specification includes cases where one conductive film functions as a plurality of constituent elements.
  • a “resistive element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistive element” includes a wiring having a resistance value, a transistor, a diode, or a coil through which a current flows between a source and a drain.
  • resistive element may be interchanged with the terms “resistance,””load,” or “region having a resistance value.”
  • the terms “resistor,””load,” or “region having a resistance value” may be interchanged with the term “resistive element.”
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, still more preferably 10 m ⁇ or more and 1 ⁇ or less. Also, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • capacitor element refers to, for example, a circuit element having a capacitance value higher than 0 F, a wiring region having a capacitance value higher than 0 F, a parasitic capacitance, or It can be the gate capacitance of a transistor. Also, the terms “capacitance element”, “parasitic capacitance”, or “gate capacitance” may be interchanged with the term “capacitance”.
  • capacitor may be interchanged with the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacity” (including a “capacity” with three or more terminals) includes an insulator and a pair of conductors sandwiching the insulator. Therefore, the term “pair of conductors” in “capacitance” can be replaced with “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.” Also, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Also, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • a gate is a control terminal that controls the conduction state of a transistor.
  • the two terminals functioning as source or drain are the input and output terminals of the transistor.
  • One of the two input/output terminals functions as a source and the other as a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of potentials applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • a transistor may have a back gate in addition to the three terminals described above, depending on the structure of the transistor.
  • one of the gate and back gate of the transistor may be referred to as a first gate
  • the other of the gate and back gate of the transistor may be referred to as a second gate.
  • the terms "gate” and “backgate” may be used interchangeably for the same transistor.
  • the respective gates may be referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a multi-gate transistor having two or more gate electrodes can be used as an example of a transistor.
  • the multi-gate structure since the channel formation regions are connected in series, a structure in which a plurality of transistors are connected in series is obtained. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (reliability) of the transistor.
  • the multi-gate structure even if the voltage between the drain and source changes when operating in the saturation region, the current between the drain and source does not change much and the slope is flat. properties can be obtained.
  • the flat-slope voltage-current characteristic an ideal current source circuit or an active load with a very high resistance value can be realized. As a result, a differential circuit or current mirror circuit with good characteristics can be realized.
  • circuit elements such as “light-emitting device” and “light-receiving device” may have polarities called “anode” and “cathode”.
  • anode In the case of a “light emitting device”, it may be possible to cause the “light emitting device” to emit light by applying a forward bias (applying a positive potential to the "anode” with respect to the "cathode”).
  • the “anode” and “cathode” are sometimes treated as input/output terminals in circuit elements such as “light-emitting device” and “light-receiving device”.
  • the “anode” and “cathode” of circuit elements such as “light-emitting device” and “light-receiving device” are sometimes referred to as terminals (first terminal, second terminal, etc.).
  • terminals first terminal, second terminal, etc.
  • one of the “anode” and the “cathode” may be referred to as the first terminal, and the other of the “anode” and the “cathode” may be referred to as the second terminal.
  • the circuit element may have a plurality of circuit elements.
  • the circuit element when one resistor is described on the circuit diagram, it includes the case where two or more resistors are electrically connected in series.
  • the case where one capacitor is described on the circuit diagram includes the case where two or more capacitors are electrically connected in parallel.
  • the switch when one transistor is illustrated in a circuit diagram, two or more transistors are electrically connected in series and the gates of the transistors are electrically connected to each other. shall include Similarly, for example, when one switch is described on the circuit diagram, the switch has two or more transistors, and the two or more transistors are electrically connected in series or in parallel. and the gates of the respective transistors are electrically connected to each other.
  • a node can be called a terminal, a wiring, an electrode, a conductive layer, a conductor, or an impurity region depending on the circuit configuration and device structure. Terminals, wirings, and the like can also be called nodes.
  • Voltage is a potential difference from a reference potential.
  • the reference potential is ground potential
  • “voltage” can be replaced with “potential”. Note that the ground potential does not necessarily mean 0V.
  • the potential is relative, and when the reference potential changes, the potential applied to the wiring, the potential applied to the circuit, etc., and the potential output from the circuit etc. also change.
  • high-level potential and low-level potential do not mean specific potentials.
  • the high-level potentials supplied by both wirings do not have to be equal to each other.
  • the low-level potentials applied by both wirings need not be equal to each other.
  • electrical current refers to the movement phenomenon of charge (electrical conduction).
  • electrical conduction occurs in a positive In other words, “electrical conduction is occurring”. Therefore, in this specification and the like, unless otherwise specified, the term “electric current” refers to a charge transfer phenomenon (electrical conduction) associated with the movement of carriers.
  • carriers here include electrons, holes, anions, cations, and complex ions, and the carriers differ depending on the current flow system (eg, semiconductor, metal, electrolyte, and in vacuum).
  • the "direction of current” in wiring or the like is the direction in which carriers that become positive charges move, and is described as a positive amount of current.
  • the direction in which the carriers that become negative charges move is the direction opposite to the direction of the current, and is represented by the amount of negative current. Therefore, in this specification and the like, when there is no notice about the positive or negative of the current (or the direction of the current), the description of "current flows from the element A to the element B" should be rephrased as “current flows from the element B to the element A.” It shall be possible. Also, the description of "a current is input to the element A" can be rephrased as "a current is output from the element A”.
  • ordinal numbers such as “first”, “second”, and “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Also, the order of the components is not limited. For example, the component referred to as “first” in one of the embodiments such as this specification may be the component referred to as “second” in another embodiment or the scope of claims. can also be Further, for example, the component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or the scope of claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to being directly above or below and in direct contact with each other.
  • the expression “electrode B on insulating layer A” does not require that electrode B be formed on insulating layer A in direct contact with another configuration between insulating layer A and electrode B. Do not exclude those containing elements.
  • the expression “electrode B above the insulating layer A” it is not necessary that the electrode B is formed on the insulating layer A in direct contact with the insulating layer A and the electrode B.
  • electrode B under the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude other components between
  • the terms “row” and “column” may be used to describe components arranged in a matrix and their positional relationships.
  • the positional relationship between the configurations changes appropriately according to the direction in which each configuration is drawn. Therefore, it is not limited to the words and phrases explained in the specification, etc., and can be appropriately rephrased according to the situation.
  • the expression “row-wise” may be rephrased as “column-wise” by rotating the orientation of the drawing shown by 90 degrees.
  • the terms “film” and “layer” can be interchanged depending on the situation. For example, it may be possible to change the term “conductive layer” to the term “conductive film.” Or, for example, it may be possible to change the term “insulating film” to the term “insulating layer”. Alternatively, the terms “film” and “layer” may be omitted and replaced with other terms as the case may or may be. For example, it may be possible to change the term “conductive layer” or “conductive film” to the term “conductor.” Also, for example, it may be possible to change the term “insulating layer” or “insulating film” to the term “insulator”.
  • electrode in this specification do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or an “electrode”, and vice versa.
  • terminal includes the case where two or more selected from “electrode”, “wiring”, and “terminal” are integrally formed.
  • an “electrode” can be part of a “wiring” or a “terminal”, and a “terminal” can be part of a “wiring” or an “electrode”, for example.
  • the terms “electrode”, “wiring”, or “terminal” may be replaced with the term “region” in some cases.
  • the terms “wiring”, “signal line”, and “power line” can be interchanged depending on the case or situation. For example, it may be possible to change the term “wiring” to the term “signal line”. Also, for example, it may be possible to change the term “wiring” to a term such as "power supply line”. Also, vice versa, it may be possible to change the term “signal line” or “power line” to the term “wiring”. It may be possible to change the term "power line” to the term “signal line”. Also, vice versa, the term “signal line” may be changed to the term "power line”. Also, the term “potential” applied to the wiring can be changed to the term “signal” in some cases or depending on the situation. And vice versa, the term “signal” may be changed to the term “potential”.
  • timing charts are sometimes used to describe the operation method of the semiconductor device.
  • the timing charts used in this specification and the like show ideal operation examples. is not limited unless otherwise specified.
  • the magnitude and timing of signals (for example, potential or current) input to each wiring (including nodes) in the timing chart may be changed depending on the situation. It can be performed. For example, even if the timing chart shows two periods at equal intervals, the lengths of the two periods may differ from each other. Also, for example, in two periods, even if one period is long and the other period is described as short, the length of both periods may be equal, or one period may be short And the other period may be longer in some cases.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OSs), and the like. For example, when a channel formation region of a transistor contains a metal oxide, the metal oxide is sometimes referred to as an oxide semiconductor. In other words, when a metal oxide can constitute a channel-forming region of a transistor having at least one of an amplifying action, a rectifying action, and a switching action, the metal oxide is called a metal oxide semiconductor. can do. In the case of describing an OS transistor, it can also be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main component that constitutes the semiconductor layer.
  • impurities may cause one or more of, for example, an increase in defect level density, a decrease in carrier mobility, and a decrease in crystallinity in a semiconductor.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, and Group 15 elements.
  • transition metals other than the main constituents among others, for example, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, and Group 15 elements (including oxygen and hydrogen). not).
  • a switch is one that has the function of being in a conducting state (on state) or a non-conducting state (off state) and controlling whether or not to pass current.
  • a switch has a function of selecting and switching a path through which current flows. Therefore, the switch may have two or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, or the like can be used. In other words, the switch is not limited to a specific one as long as it can control current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes , and diode-connected transistors), or a logic circuit combining these.
  • transistors eg, bipolar transistors, MOS transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes , and diode-connected transistors
  • the “conducting state” of the transistor means, for example, a state in which the source electrode and the drain electrode of the transistor can be considered to be electrically short-circuited, or a state in which a current flows between the source electrode and the drain electrode.
  • a “non-conducting state” of a transistor means a state in which a source electrode and a drain electrode of the transistor can be considered to be electrically cut off. Note that the polarity (conductivity type) of the transistor is not particularly limited when the transistor is operated as a simple switch.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case of ⁇ 5° or more and 5° or less is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • Perfect means that two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • the content (or part of the content) described in one embodiment may be combined with another content (or part of the content) described in that embodiment, or one or a plurality of other implementations. can be applied, combined, or replaced with at least one of the contents described in the form of (may be part of the contents).
  • figure (may be part of) described in one embodiment refers to another part of that figure, another figure (may be part) described in that embodiment, and one or more other More drawings can be formed by combining at least one of the drawings (or part of them) described in the embodiments.
  • plan views may be used to describe the configuration according to each embodiment.
  • a plan view is, for example, a diagram showing a surface of the structure viewed from the vertical direction, or a diagram showing a surface (cut) obtained by cutting the structure in the horizontal direction.
  • Hidden lines for example, dashed lines
  • the term "plan view” can be replaced with the term "plan view”, “projection view”, "top view”, or "bottom view”.
  • a plane (cut) obtained by cutting the configuration in a direction different from the horizontal direction may be called a plan view instead of a plane (cut) obtained by cutting the configuration in the horizontal direction.
  • cross-sectional views may be used to describe the configuration according to each embodiment.
  • a cross-sectional view is, for example, a diagram showing a plane of the structure viewed from the horizontal direction, or a diagram showing a plane (cut) obtained by cutting the structure in the vertical direction.
  • the term "cross-sectional view” can be replaced with the terms "cross-sectional schematic view", “front view”, or "side view”.
  • a plane (cut) obtained by cutting the configuration in a direction different from the vertical direction may be referred to as a cross-sectional view instead of a plane (cut) obtained by cutting the configuration in the vertical direction.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device DEV which is one embodiment of the present invention.
  • the semiconductor device DEV has, for example, a memory layer ALYa and a memory layer ALYb. Note that in FIG. 1, the memory layer ALYb is located above the memory layer ALYa.
  • Each of the memory layer ALYa and the memory layer ALYb has a plurality of memory cells.
  • a plurality of memory cells are arranged in an array in each of the memory layers ALYa and ALYb.
  • memory cells are arranged in a matrix of m rows and n columns (where m is an integer of 1 or more and n is an integer of 1 or more) in each of the memory layers ALYa and ALYb. ing.
  • the memory cell MC located in the first row and first column of the matrix of the memory layer ALYa is described as memory cell MCa[1,1].
  • the memory cell positioned at the m-th row and the n-th column of the matrix of the memory layer ALYb is referred to as memory cell MCb[m,n].
  • the number of rows and columns of the matrix of the memory layer ALYa is the same as the number of rows and columns of the matrix of the memory layer ALYb.
  • the number of rows and the number of columns of may not necessarily match.
  • the memory cell MC shown in FIG. 1 is an example of a memory cell called a DRAM (Dynamic Random Access Memory), and has a transistor M1 and a capacitor C1.
  • a DRAM using an OS transistor as the transistor M1 may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) (registered trademark).
  • an OS transistor is preferably applied to the transistor M1.
  • metal oxides included in the channel formation region of the OS transistor include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains one or more selected from indium, the element M, and zinc.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide containing indium, tin, and zinc also referred to as ITZO (registered trademark)
  • ITZO registered trademark
  • oxides containing indium, gallium, tin, and zinc are preferably used.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) is preferably used.
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) (also referred to as IAGZO) is preferably used.
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • a transistor other than the OS transistor may be applied to the transistor M1.
  • a transistor including silicon in a channel formation region (hereinafter referred to as a Si transistor) can be applied to the transistor M1.
  • silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, or polycrystalline silicon (including low-temperature polycrystalline silicon) can be used.
  • the transistor M1 includes, for example, a transistor whose channel formation region contains germanium, zinc selenide, cadmium sulfide, gallium arsenide, indium phosphide, gallium nitride, or silicon germanium.
  • a transistor whose channel formation region includes a compound semiconductor, a transistor whose channel formation region includes a carbon nanotube, or a transistor whose channel formation region includes an organic semiconductor can be used.
  • the transistor M1 illustrated in FIG. 1 is an n-channel transistor, it may be a p-channel transistor depending on the situation or circumstances. Also, when the n-channel transistor is replaced with the p-channel transistor, it is necessary to appropriately change the potential input to the memory cell MC so that the memory cell MC operates normally. Note that this applies not only to the transistors described in FIG. 1 but also to the transistors described in other parts of the specification or illustrated in other drawings. Also, in this embodiment, the configuration of the memory cell MC will be described with the transistor M1 as an n-channel transistor.
  • transistor M1 when the transistor M1 is on, it is preferable to operate in the saturation region. Also, in some situations, transistor M1 may operate in its linear region when it is on. Also, the transistor M1 may operate in the sub-threshold region.
  • the transistor M1 is, for example, a transistor with a structure having gates above and below a channel, and the transistor M1 has a first gate and a second gate.
  • the first gate is described as a gate (sometimes referred to as a front gate) and the second gate is described as a back gate, but the first gate and the second gate can be exchanged with each other. can be done. Therefore, in this specification and the like, the term “gate” can be replaced with the term “back gate”.
  • backgate can be interchanged with the term “gate.”
  • a connection configuration in which "the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring” is replaced by “the back gate is electrically connected to the first wiring.” and the gate is electrically connected to the second wiring”.
  • the first terminal of the transistor M1 is connected to the capacitor C1. is electrically connected to the first terminal of the
  • the second terminal of the transistor M1 is electrically connected to the wiring BLa[1]. It is connected.
  • the second terminal of the transistor M1 is electrically connected to the wiring BLa[n]. properly connected.
  • the second terminal of the transistor M1 is electrically connected to the wiring BLb[1]. properly connected.
  • the second terminal of the transistor M1 is electrically connected to the wiring BLb[n]. properly connected.
  • the gates of the transistors M1 are electrically connected to the wiring WLa[1].
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLa[1].
  • the gate of the transistor M1 is electrically connected to the wiring WLa[m].
  • a second terminal of the capacitor C1 is electrically connected to the wiring CLa[m].
  • the gate of the transistor M1 is electrically connected to the wiring WLb[1].
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLb[1].
  • the gate of the transistor M1 is electrically connected to the wiring WLb[m].
  • a second terminal of the capacitor C1 is electrically connected to the wiring CLb[m].
  • the back gates of the transistors M1 are extended to the memory layer ALYa. is electrically connected to the wiring CLa[1].
  • the back gates of the transistors M1 are extended to the memory layer ALYa. is electrically connected to the wiring CLa[m].
  • the back gates of the transistors M1 included in each of the memory cells MCa[1,1] to MCa[m,n] arranged in the memory layer ALYa extend below the memory layer ALYa, for example. It may be electrically connected to the wiring provided (not shown). Further, the wirings CLa[1] to CLa[m] extending in the memory layer ALYb may be electrically connected to the back gates of the transistors arranged above the memory layer ALYb, for example. (not shown).
  • the wirings WLa[1] to WLa[m] function as word lines for the memory cells MCa[1,1] to MCa[m,n] included in the memory layer ALYa.
  • the wirings WLb[1] to WLb[m] function as word lines for the memory cells MCb[1,1] to MCb[m,n] included in the memory layer ALYb. That is, the wirings WLa[1] to WLa[m] and the wirings WLb[1] to WLb[m] are used as selection signals (current, variable potential) for selecting the memory cells MC to be written or read. , or pulse voltage). Note that the wirings WLa[1] to WLa[m] and the wirings WLb[1] to WLb[m] may function as wirings that supply a constant potential depending on the situation.
  • the wirings BLa[1] to BLa[n] function as bit lines for the memory cells MCa[1,1] to MCa[m,n] included in the memory layer ALYa.
  • the wirings BLb[1] to BLb[n] function as bit lines for the memory cells MCb[1,1] to MCb[m,n] included in the memory layer ALYb. That is, the wirings BLa[1] to BLa[n] and the wirings BLb[1] to BLb[n] are wirings for transmitting write data to the selected memory cell MC, and the wirings for transmitting write data to the selected memory cell. It functions as a wiring for transmitting read data from the MC. Note that the wirings BLa[1] to BLa[n] and the wirings BLb[1] to BLb[n] may function as wirings for applying a constant potential depending on the situation.
  • the wirings CLa[1] to CLa[m] and the wirings CLb[1] to CLb[m] function as wirings that apply a constant potential.
  • the constant potential can be, for example, a high level potential, a low level potential, a positive potential, a ground potential, or a negative potential.
  • the wirings CLa[1] to CLa[m] and the wirings CLb[1] to CLb[m] function as wirings for applying a variable potential (for example, a pulse voltage) instead of a constant potential depending on the situation. You may
  • FIG. 2 is a schematic cross-sectional view showing a configuration example of a semiconductor device DEV that is one embodiment of the present invention.
  • the semiconductor device DEV has a configuration in which not only the memory layers ALYa and ALYb but also memory layers are provided below the memory layer ALYa and above the memory layer ALYb.
  • FIG. 3 is a schematic perspective view showing a configuration example of the semiconductor device DEV in FIG.
  • the hatching of insulators 222_1 and 222_2, which will be described later, is intentionally omitted, and the insulator 275 is not shown.
  • the X direction shown in FIG. 2 is parallel to the channel length direction of the transistor M1
  • the Y direction is perpendicular to the X direction
  • the Z direction is perpendicular to the X and Y directions.
  • the X direction, Y direction, and Z direction shown in FIG. 2 are right-handed. Note that the X direction, Y direction, and Z direction shown in FIG. 2 are also shown in FIG. 3 and each drawing described later.
  • the memory layer ALYa includes an insulator 222_1, an insulator 224, an insulator 253, an insulator 254, an insulator 275, an insulator 153_2, an insulator 154_2, an insulator 280_2, and a conductor 242 a , a conductor 242 b , a conductor 160_2 , a conductor 260 , and an oxide 230 .
  • the memory layer located below the memory layer ALYa has, for example, an insulator 153_1, an insulator 154_2, an insulator 280_1, and a conductor 160_1.
  • the memory cell MCa has a transistor M1 and a capacitor C1.
  • the transistor M1 is an OS transistor as an example. That is, the semiconductor layer of the transistor M1 contains metal oxide.
  • the transistor M1 includes an insulator 224, an insulator 253, an insulator 254, a conductor 242a, a conductor 242b, a conductor 260, a conductor 160_1, and an oxide 230.
  • the capacitor C1 includes an insulator 153_2, an insulator 154_2, a conductor 242b, and a conductor 160_2.
  • the conductor 260 is provided so as to overlap with the region including the oxide 230, for example.
  • Conductor 260 functions as the gate (sometimes referred to as the first gate) of transistor M1.
  • the conductor 260 functions as one of the wirings WLa[1] to WLa[m] in FIG.
  • the insulator 253 and the insulator 254 function as a first gate insulating film.
  • the oxide 230 is provided so as to overlap with a region including the conductor 160_1 with the insulator 222_1 interposed therebetween.
  • the oxide 230 functions as a semiconductor included in the channel formation region of the transistor M1.
  • the conductor 160_1 functions as a back gate (sometimes referred to as a second gate) in the transistor M1.
  • the conductor 160_1 also functions as one of a pair of electrodes of the capacitor included in the memory cell of the memory layer located below the memory layer ALYa.
  • the conductor 160_1 is provided so as to fill the opening formed in the insulator 280_1. Note that an insulator 153_1, an insulator 154_1, and a conductor 160_1 are formed in this order in the opening.
  • the insulator 222_1 and the insulator 224 function as a second gate insulating film in the transistor M1.
  • the conductor 242a is provided over part of the oxide 230 and part of the insulator 222_1.
  • the conductor 242b is provided over part of the oxide 230 and over part of the insulator 222_1, for example.
  • conductor 242 a and conductor 242 b are physically separated from each other by conductor 260 .
  • Conductor 242a functions as one of the source and drain of transistor M1
  • conductor 242b functions as the other of the source and drain of transistor M1.
  • the conductor 242a functions as one of the wirings BLa[1] to BLa[n] in FIG. 1 or a conductor electrically connected to the wiring.
  • an insulator 275 is provided over the conductors 242a and 242b to prevent diffusion of oxygen to the conductors 242a and 242b.
  • the conductor 160_2 is provided over the conductor 242b in a region that does not overlap with the oxide 230 with insulators 153_1 and 153_2 functioning as dielectrics interposed therebetween.
  • the insulator functioning as a dielectric is provided over the conductor 160_2, and the conductor 160_2 is provided over the insulator.
  • the dielectric functions as an insulator sandwiched between a pair of electrodes in the capacitor C1 in FIG. 1, and the conductor 160_2 corresponds to the second terminal of the capacitor C1 in FIG.
  • the conductor 160_2 functions as one of the wirings CLa[1] to CLa[m] in FIG. Furthermore, the conductor 160_2 also functions as a back gate of the transistor M1 included in the memory cell MCb of the memory layer ALYb in FIG.
  • the memory layer ALYb has an insulator 222_2 as an example.
  • An insulator 222_2 is provided above the conductor 260 and the conductor 160_2.
  • part of the memory cell MCb is provided on the insulator 222_2.
  • the transistor M1 of the memory cell MCb is included in the channel formation region of the transistor M1 of the memory cell MCb in the region including the conductor 160_2 functioning as the second terminal of the capacitor C1, similarly to the transistor M1 of the memory cell MCa.
  • the semiconductors are arranged so that they overlap.
  • the conductor 160_2 included in the capacitor C1 of the memory cell MCb also functions as the back gate of the transistor M1 included in the memory cell of the memory layer arranged above the memory layer ALYb.
  • a conductor corresponding to the second terminal of the capacitor C1 of the memory cell in the lower memory layer and a back gate of the transistor M1 of the memory cell in the upper memory layer. can also serve as conductors.
  • a conductor corresponding to the gate of the transistor M1 included in the memory cell and a conductor corresponding to the second terminal of the capacitor C1 can be formed at the same time. That is, with the configuration shown in FIG. 2, the effects of reducing the number of photomasks for manufacturing the semiconductor device DEV and shortening the manufacturing process of the semiconductor device DEV are obtained.
  • the configuration of the semiconductor device DEV in FIG. 2 may be changed depending on the situation.
  • the semiconductor device DEV in FIG. 2 may be modified to have the configuration of the semiconductor device DEV shown in FIG.
  • a conductor 270 functioning as a plug or a wiring is provided over the conductor 242a that does not overlap with the oxide 230
  • a conductor 242c is provided over the conductor 270 and the insulator 222_2.
  • the conductor 242c can be formed simultaneously with the conductors 242a and 242b included in the memory cell MCb of the memory layer ALYb.
  • the same material as the conductors 242a and 242b can be used for the conductor 242c.
  • the conductor 242c functions as one of the wirings BLa[1] to BLa[n] in the memory layer ALYa.
  • FIG. 5 is a layout diagram (plan view) showing the circuit configuration of the memory layer ALYa of the semiconductor device DEV shown in FIG. Note that in FIG. 5, for convenience, the wiring extending below the memory layer ALYa and electrically connected to the back gate of the transistor M1 included in the memory cell MCa is designated as the wiring CLz[1] to the wiring CLz[1]. It is illustrated as CLz[m]. Also, FIG. 5 does not show an insulator included in the semiconductor device DEV.
  • a conductor 160_1 is provided below the memory layer ALYa, similar to the description of the semiconductor device DEV in FIG. Also, an oxide 230 is provided above the conductor 160_1. A conductor 242 a and a conductor 242 b are provided to cover part of the oxide 230 . A conductor 260 is provided over the oxide 230, the conductor 242a, and the conductor 242b. A conductor 160_2 is provided above the conductors 242a and 242b.
  • the conductors 242a function as wirings BLa[1] to BLa[n] extending in the column direction, as shown in FIG.
  • the conductor 160_1 functions as the wiring CLz[1] to the wiring CLz[m] extending in the row direction. Note that when the memory layer ALYa illustrated in FIG. 5 is replaced with the memory layer ALYb, the conductor 160_1 can be regarded as the wirings CLa[1] to CLa[m] extending in the row direction.
  • the conductor 160_2 functions as wirings CLa[1] to CLa[m] extending in the row direction. Note that when the memory layer ALYa illustrated in FIG. 5 is replaced with the memory layer ALYb, the conductor 160_2 can be regarded as the wiring CLb[1] to the wiring CLb[m] extending in the row direction.
  • the transistor M1 is formed by the oxide 230, a partial conductor 242a, a partial conductor 242b, a partial conductor 260, a partial conductor 160_1, a gate insulating film (not shown), and the like. formed.
  • a capacitor C1 is formed by a part of the conductor 242b, a part of the conductor 160_2, an insulator (not shown) functioning as a dielectric, and the like.
  • Each of the oxide 230, the conductor 242a, the conductor 242b, the conductor 260, the conductor 160_1, and the conductor 160_2 can be formed using a lithography method, for example.
  • a conductive material to be the conductor 242a is formed using one or more methods selected from a sputtering method, a CVD method, a PLD method, and an ALD method. , and then a desired pattern may be formed by lithography.
  • the oxide 230, the conductor 242b, the conductor 260, the conductor 160_1, and the conductor 160_2 can also be formed by a method similar to the above.
  • an insulator may be provided between the oxide 230 and the conductor 260, between the oxide 230 and the conductor 160_1, and between the conductor 242b and the conductor 160_2.
  • an insulator provided between the oxide 230 and the conductor 260 may function as a first gate insulating film (also referred to as a gate insulating film or a front gate insulating film).
  • planarization using a chemical mechanical polishing method or the like is performed in order to align the height of the film surface on which one or more selected from insulators, conductors, and semiconductors are formed. It may be planarized by processing.
  • FIG. 6A to 6D are a schematic plan view and a schematic cross-sectional view of a memory cell MC having a transistor M1 and a capacitor C1 in the semiconductor device DEV of FIG. 2.
  • FIG. FIG. 6A is a schematic plan view of the memory cell MC.
  • 6B to 6D are schematic cross-sectional views of the memory cell MC.
  • FIG. 6B is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 6A, and is also a cross-sectional view in the channel length direction of the transistor M1.
  • FIG. 6C is a schematic cross-sectional view of the portion of the dashed-dotted line A3-A4 shown in FIG.
  • FIG. 6A is also a schematic cross-sectional view of the transistor M1 in the channel width direction.
  • FIG. 6D is a cross-sectional view taken along the dashed-dotted line A5-A6 shown in FIG. 6A, and is also a schematic cross-sectional view of the capacitor C1. Note that some elements are omitted in the top view of FIG. 6A for clarity of illustration.
  • the memory cell MC has an insulator 280_1, an insulator 153_1, an insulator 154_1, and a conductor 160_1 (a conductor 160a_1 and a conductor 160b_1) over a substrate (not shown).
  • the memory cell MC also has an insulator 222_1 over the insulator 280_1, the insulator 153_1, the insulator 154_1, and the conductor 160_1.
  • the memory cell MC includes an insulator 224, an oxide 230a over the insulator 224, and an oxide 230b over the oxide 230a in a region over the insulator 222_1 that overlaps with the conductor 160_1. .
  • the memory cell MC has conductors 242a (a conductor 242a1 and a conductor 242a2) over the insulator 222_1, the side surface of the insulator 224, the side surface of the oxide 230a, and the oxide 230b, and the conductor 242b ( a conductor 242b1 and a conductor 242b2).
  • the memory cell MC also includes an insulator 275 over the insulator 222_1, the conductor 242a, and the conductor 242b, and an insulator 280_2 over the insulator 275.
  • the memory cell MC also includes an insulator 253 over the oxide 230b, an insulator 254 over the insulator 253, and a conductor 260 (a conductor 260a and a conductor 260b) over the insulator 254.
  • the memory cell MC includes an insulator 153_2 which is located over the conductor 242b and does not overlap with the oxides 230a and 230b, an insulator 154_2 over the insulator 153_2, and a conductor 160_2 over the insulator 154_2. (Conductor 160a_2 and Conductor 160b_2).
  • the memory cell MC also has an insulator 222_2 over the insulator 280_2, the insulator 253, the insulator 254, the conductor 260, the insulator 153_2, the insulator 154_2, and the conductor 160_2.
  • transistor M1 and capacitor C1 are disposed embedded in insulator 280_2.
  • the oxide 230a and the oxide 230b are collectively referred to as the oxide 230 in some cases.
  • the insulator 280_2 and the insulator 275 are provided with openings 258 reaching the oxide 230b.
  • the opening 258 has a region that overlaps with the oxide 230b.
  • the insulator 275 has an opening that overlaps with the opening of the insulator 280_2. That is, the opening 258 includes the opening of the insulator 280_2 and the opening of the insulator 275 .
  • an insulator 253 , an insulator 254 , and a conductor 260 are arranged in the opening 258 . That is, the conductor 260 has a region overlapping with the oxide 230b with the insulators 253 and 254 interposed therebetween.
  • a conductor 260, an insulator 253, and an insulator 254 are provided between the conductor 242a and the conductor 242b in the channel length direction of the transistor M1.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260 . Note that the top surface of the insulator 222_1 is exposed in a region of the opening 258 that does not overlap with the oxide 230, as shown in FIG. 6C.
  • the oxide 230 preferably has an oxide 230a overlying the insulator 224 and an oxide 230b overlying the oxide 230a.
  • the transistor M1 shows a structure in which the oxide 230 has two layers of the oxide 230a and the oxide 230b stacked, the present invention is not limited to this.
  • a single layer of the oxide 230b or a layered structure of three or more layers may be provided, or each of the oxides 230a and 230b may have a layered structure.
  • transistor M1 comprises an oxide 230 that functions as a semiconductor layer, a conductor 260 that functions as a first gate (also called gate, top gate, or front gate) electrode, and a second gate (back gate) electrode.
  • It also has an insulator 253 and an insulator 254 that function as a first gate insulator.
  • It also has an insulator 222_1 and an insulator 224 that act as a second gate insulator.
  • the gate insulator is sometimes called a gate insulating layer or a gate insulating film. At least part of the region of the oxide 230 overlapping with the conductor 260 functions as a channel formation region.
  • the first gate electrode and the first gate insulating film are arranged in the insulator 280_2 and the opening 258 formed in the insulator 275 . That is, conductor 260 , insulator 254 , and insulator 253 are positioned within opening 258 .
  • the capacitor C1 has a conductor 242b functioning as a lower electrode, insulators 153_2 and 154_2 functioning as dielectrics, and a conductor 160_2 functioning as an upper electrode. That is, the capacitance C1 constitutes an MIM (Metal-Insulator-Metal) capacitance.
  • MIM Metal-Insulator-Metal
  • the upper electrode of the capacitor C1 and the dielectric are arranged in the openings 158 formed in the insulator 280_2 and the insulator 275, respectively. That is, the conductor 160_2, the insulator 153_2, and the insulator 154_2 are arranged within the opening 158.
  • FIG. 1 The conductor 160_2, the insulator 153_2, and the insulator 154_2 are arranged within the opening 158.
  • the memory cell MC including the transistor M1 and the capacitor C1 described in this embodiment can be used as a memory cell of a memory device.
  • the conductor 242a may be electrically connected to the sense amplifier, and the conductor 242a functions as a bit line.
  • the capacitor C1 is provided so as to overlap with the conductor 242b of the transistor M1. Therefore, in a plan view, the capacitor C1 can be provided without greatly increasing the occupied area, so that the semiconductor device according to the present embodiment can be miniaturized or highly integrated.
  • each A indicates a schematic plan view.
  • B in each figure is a schematic cross-sectional view corresponding to the portion of the dashed-dotted line A1-A2 shown in each A, and is also a schematic cross-sectional view in the channel length direction of the transistor M1.
  • C in each figure is a schematic cross-sectional view corresponding to the portion of the dashed-dotted line A3-A4 shown in each A, and is also a schematic cross-sectional view in the channel width direction of the transistor M1.
  • D in each figure is a schematic cross-sectional view of the portion of the dashed-dotted line A5-A6 shown in each A. As shown in FIG. In the schematic plan view of A in each figure, some elements are omitted for clarity of the drawing.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is a sputtering method, a CVD (Chemical Vapor Deposition) method, an MBE (Molecular A film can be formed by appropriately using a film formation method such as a beam epitaxy) method, a PLD (Pulsed Laser Deposition) method, or an ALD (Atomic Layer Deposition) method.
  • a substrate (not shown) is prepared, and an insulator 280_1, an insulator 153_1, an insulator 154_1, and a conductor 160_1 are formed over the substrate (see FIGS. 7A to 7D).
  • an insulator 280_1 is formed over the substrate, and then openings are formed in the insulator 280_1 in regions where the insulator 153_1, the insulator 154_1, and the conductor 160_1 are to be formed. After the opening is formed, an insulator 153_1, an insulator 154_1, and a conductor 160_1 are sequentially formed in the opening, and then a planarization process such as a chemical mechanical polishing (CMP) method is performed. Then, the insulator 153_1, the insulator 154_1, and the conductor 160_1 are partially removed to expose the insulator 280_1.
  • CMP chemical mechanical polishing
  • the insulator 153_1, the insulator 154_1, and the conductor 160_1 can be formed only in the opening formed in the conductor 160_1.
  • a method for forming the insulator 153_2, the insulator 154_2, and the conductor 160_2, which will be described later, can be referred to (see FIGS. 12A to 16D). .
  • an insulator 222_1 is formed over the insulator 280_1, the insulator 153_1, the insulator 154_1, and the conductor 160_1 (see FIGS. 7A to 7D).
  • an insulator containing an oxide of one or both of aluminum and hafnium is preferably deposited.
  • the insulator containing oxides of one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • hafnium-zirconium oxide is preferably used.
  • An insulator containing oxides of one or both of aluminum and hafnium has barrier properties against oxygen, hydrogen, and water. Since the insulator 222_1 has barrier properties against hydrogen and water, diffusion of hydrogen and water contained in a structure provided around the transistor M1 into the transistor M1 through the insulator 222_1 is suppressed. , the generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222_1 can be deposited using a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • hafnium oxide is deposited as the insulator 222_1 by an ALD method.
  • a high-k material with a high dielectric constant may be used as the insulating material used for the insulator 222_1.
  • the high-k material having a high dielectric constant include, in addition to the hafnium oxide described above, one or two selected from aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, and magnesium. Metal oxides containing more than one species are included.
  • the insulator 222_1 may be aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing oxides of one or both of aluminum and hafnium. .
  • the insulator 222_1 may have a layered structure including two or more materials selected from the above materials.
  • the heat treatment may be performed at 250° C. or higher and 650° C. or lower, preferably 300° C. or higher and 500° C. or lower, more preferably 320° C. or higher and 450° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas may be about 20%.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, more preferably 0.05 ppb or less.
  • the heat treatment after the insulator 222_1 is formed, treatment is performed at a temperature of 400° C. for 1 hour at a flow ratio of nitrogen gas to oxygen gas of 4:1.
  • impurities such as water or hydrogen contained in the insulator 222_1 can be removed.
  • part of the insulator 222_1 might be crystallized by the heat treatment.
  • the heat treatment can be performed at a timing such as after the insulator 224 is formed.
  • an insulating film 224Af is formed over the insulator 222_1 (see FIGS. 8A to 8D).
  • the insulating film 224Af can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a silicon oxide film is formed as the insulating film 224Af by a sputtering method.
  • the hydrogen concentration in the insulating film 224Af can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas. Since the insulating film 224Af will be in contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration is reduced in this manner.
  • an insulating material such as silicon oxynitride may be used.
  • an oxide film 230Af and an oxide film 230Bf are formed in this order on the insulating film 224Af (see FIGS. 8A to 8D).
  • the oxide film 230Af and the oxide film 230Bf are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposure to the atmospheric environment, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230Af and the oxide film 230Bf. can be kept clean.
  • the oxide film 230Af and the oxide film 230Bf can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the sputtering method is used to form the oxide films 230Af and 230Bf.
  • the oxide film 230Af and the oxide film 230Bf are formed by sputtering
  • oxygen or a mixed gas of oxygen and noble gas is used as the sputtering gas.
  • the sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the formed oxide film can be increased.
  • the above oxide film is formed by a sputtering method, the above In-M-Zn oxide target or the like can be used.
  • part of the oxygen contained in the sputtering gas may be supplied to the insulator 224 when forming the oxide film 230Af. Therefore, the percentage of oxygen contained in the sputtering gas should be 70% or more, preferably 80% or more, and more preferably 100%.
  • the oxide film 230Bf is formed by a sputtering method, if the ratio of oxygen contained in the sputtering gas is set to more than 30% and 100% or less, preferably 70% or more and 100% or less, the oxide film 230Bf is oxygen-excessive oxidation. A material semiconductor is formed. A transistor in which an oxygen-excess oxide semiconductor is used for a channel formation region has relatively high reliability. However, one embodiment of the present invention is not limited to this.
  • an oxygen-deficient oxide semiconductor is formed by setting the oxygen content in the sputtering gas to 1% or more and 30% or less, preferably 5% or more and 20% or less. be.
  • a transistor in which an oxygen-deficient oxide semiconductor is used for a channel formation region has relatively high field-effect mobility. In addition, the crystallinity of the oxide film can be improved by forming the film while heating the substrate.
  • the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf are preferably formed by a sputtering method without being exposed to the air.
  • a multi-chamber film deposition apparatus may be used.
  • the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf can be prevented from being mixed with hydrogen between the film formation steps.
  • the ALD method may be used to form the oxide films 230Af and 230Bf.
  • films having a uniform thickness can be formed even in trenches or openings with a large aspect ratio.
  • the oxide films 230Af and 230Bf can be formed at a lower temperature than the thermal ALD method.
  • the heat treatment may be performed within a temperature range in which the oxide film 230Af and the oxide film 230Bf are not polycrystallized, and may be performed at 250° C. or higher and 650° C. or lower, preferably 400° C. or higher and 600° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas may be about 20%.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, more preferably 0.05 ppb or less.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas of 4:1.
  • Such heat treatment including oxygen gas can reduce impurities such as carbon, water, or hydrogen in the oxide films 230Af and 230Bf.
  • the crystallinity of the oxide film 230Bf can be improved, and the structure can be made denser with higher density.
  • the crystal regions in the oxide films 230Af and 230Bf can be increased, and the in-plane variation of the crystal regions in the oxide films 230Af and 230Bf can be reduced. Therefore, in-plane variations in electrical characteristics of the transistor M1 can be reduced.
  • hydrogen in the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf moves to the insulator 222_1 and is absorbed into the insulator 222_1.
  • hydrogen in the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf diffuses into the insulator 222_1. Therefore, the hydrogen concentration in the insulator 222_1 increases, but the hydrogen concentrations in the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf decrease.
  • the insulating film 224Af functions as a gate insulator of the transistor M1
  • the oxide films 230Af and 230Bf function as channel formation regions of the transistor M1. Therefore, the transistor M1 including the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf with reduced hydrogen concentration is preferable because it has high reliability.
  • the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf are processed into strips by lithography to form the insulating layer 224A, the oxide layer 230A, and the oxide layer 230B (FIGS. 9A to 9D). 9D).
  • the insulating layer 224A, the oxide layer 230A, and the oxide layer 230B extend in a direction parallel to the dashed-dotted line A3-A4 (the channel width direction of the transistor M1 or the Y direction shown in FIG. 6A). Form. At least part of the insulating layer 224A, the oxide layer 230A, and the oxide layer 230B overlaps with the conductor 160_1.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing. Also, the insulating film 224Af, the oxide film 230Af, and the oxide film 230Bf may be processed under different conditions.
  • the resist is first exposed through a mask.
  • the exposed regions are removed or left using a developer to form a resist mask.
  • a conductor, a semiconductor, or an insulator can be processed into a desired shape by etching treatment through the resist mask.
  • a resist mask may be formed by exposing a resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, dry etching treatment followed by wet etching treatment, or wet etching treatment followed by dry etching treatment.
  • a hard mask made of an insulator or conductor may be used under the resist mask.
  • an insulating film or a conductive film as a hard mask material is formed on the oxide film 230Bf, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the oxide film 230Bf or the like may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the oxide film 230Bf.
  • the hard mask material does not affect the post-process, or if it can be used in the post-process, it is not always necessary to remove the hard mask.
  • a conductive film 242Af and a conductive film 242Bf are formed in this order over the insulator 222_1 and the oxide layer 230B (see FIGS. 10A to 10D).
  • the conductive films 242Af and 242Bf can be formed by a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • tantalum nitride may be deposited by a sputtering method as the conductive film 242Af
  • tungsten may be deposited as the conductive film 242Bf. Note that heat treatment may be performed before the conductive film 242Af is formed.
  • the heat treatment may be performed under reduced pressure to continuously form the conductive film 242Af without exposure to the air. By performing such treatment, moisture and hydrogen adsorbed on the surface of the oxide layer 230B can be removed, and the moisture concentration and hydrogen concentration in the oxide layers 230A and 230B can be reduced. .
  • the temperature of the heat treatment is preferably 100° C. or higher and 400° C. or lower. In this embodiment mode, the temperature of the heat treatment is set to 200.degree.
  • the conductive film 242Af includes, for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and a nitride containing titanium.
  • Conductive materials such as nitrides containing aluminum may also be used.
  • a conductive material such as, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • the conductive film 242Bf includes, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, A conductive material such as a metal element selected from indium, ruthenium, iridium, strontium, and lanthanum, an alloy containing the metal elements described above, or an alloy combining the metal elements described above may be used.
  • conductive materials such as titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel do not oxidize. It is preferable because it is a conductive material that is difficult to resist or a material that maintains conductivity even if it absorbs oxygen.
  • the conductive film 242Af and the conductive film 242Bf may be used for the conductive film 242Af and the conductive film 242Bf.
  • the conductive film 242Af and the conductive film 242Bf may be made of the same material. That is, in the memory cell MC, the conductor 242a1 and the conductor 242a2 may be one conductor. Similarly, conductor 242b1 and conductor 242b2 may be one conductor.
  • the insulating layer 224A, the oxide layer 230A, the oxide layer 230B, the conductive film 242Af, and the conductive film 242Bf are processed by a lithography method to form an island-shaped insulator 224, an oxide layer 230a, and an oxide layer 230B.
  • An object 230b and island-shaped conductive layers 242A and 242B having openings are formed (see FIGS. 11A to 11D).
  • the insulating layer 224A, the oxide layer 230A, the oxide layer 230B, the conductive film 242Af, and the conductive film 242Bf are processed to form island-shaped insulators 224, oxides 230a, and 230b, and the dashed-dotted line A1.
  • the conductive layers 242A and 242B are formed.
  • an island-shaped conductive layer 242A and a conductive layer 242B having openings are formed.
  • the insulating layer 224A, the oxide layer 230A, the oxide layer 230B, the conductive film 242Af, and the conductive film 242Bf are processed into an island shape to form the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, After the conductive layers 242A and 242B are formed, openings may be formed in the conductive layers 242A and 242B.
  • the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B are formed so that at least part of them overlaps with the conductor 160_1.
  • the openings in the conductive layers 242A and 242B are formed so as not to overlap with the oxide 230b.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • the insulating layer 224A, the oxide layer 230A, the oxide layer 230B, the conductive film 242Af, and the conductive film 242Bf may be processed under different conditions.
  • side surfaces of the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B may be tapered.
  • the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B may have a taper angle of, for example, 60° or more and less than 90°.
  • the structure is not limited to the above, and side surfaces of the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B may be substantially perpendicular to the top surface of the insulator 222_1. With such a configuration, it is possible to reduce the area and increase the density when providing a plurality of transistors M1.
  • by-products generated in the above etching step are formed in layers on side surfaces of the insulator 224, the oxides 230a and 230b, the conductive layers 242A, and the conductive layers 242B in some cases.
  • the layered byproduct is formed between the insulator 224 , the oxide 230 a , the oxide 230 b , the conductive layers 242 A and 242 B, and the insulator 275 . Therefore, the layered byproduct formed in contact with the top surface of the insulator 222_1 is preferably removed.
  • an insulator 275 is formed to cover the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B (see FIGS. 12A to 12D).
  • the insulator 275 is preferably in contact with the top surface of the insulator 222_1 and the side surface of the insulator 224 .
  • the insulator 275 can be deposited by a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • An insulating film having a function of suppressing permeation of oxygen is preferably used as the insulator 275 .
  • silicon nitride may be deposited by ALD.
  • aluminum oxide is deposited by a sputtering method, and silicon nitride is deposited thereon by a PEALD method.
  • the function of suppressing diffusion of impurities such as water or hydrogen and oxygen may be improved.
  • the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B can be covered with the insulator 275, which has a function of suppressing diffusion of oxygen. Accordingly, direct diffusion of oxygen from the insulator 280_2 to be formed later into the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B in a later step can be reduced.
  • an insulating film to be the insulator 280_2 is formed over the insulator 275 .
  • the insulating film can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 280_2 containing excess oxygen can be formed.
  • the hydrogen concentration in the insulator 280_2 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • heat treatment may be performed before the insulating film is formed.
  • the heat treatment may be performed under reduced pressure, and the insulating film may be formed continuously without exposure to the air.
  • moisture and hydrogen adsorbed to the surface of the insulator 275 or the like can be removed, and the moisture and hydrogen concentrations in the oxides 230a and 230b, and the insulator 224 can be reduced.
  • the heat treatment conditions described above can be used for the heat treatment.
  • a material with a low dielectric constant is preferably used for the insulating film that serves as the insulator 280_2.
  • materials with a low dielectric constant include, for example, silicon oxide and silicon oxynitride.
  • silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having vacancies can be given.
  • silicon nitride oxide or silicon nitride may be used for the insulating film to be the insulator 280_2.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen. point to the material.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. indicates
  • planarization treatment such as CMP is performed on the insulating film to be the insulator 280_2 to form the insulator 280_2 with a flat upper surface (see FIGS. 12A to 12D).
  • a silicon nitride film may be formed over the insulator 280_2 by a sputtering method, for example, and CMP treatment may be performed until the silicon nitride reaches the insulator 280_2.
  • part of the insulator 280_2 part of the insulator 275, part of the conductive layer 242A, and part of the conductive layer 242B are processed and oxidized.
  • An opening 258 is formed that reaches object 230b. The formation of openings 258 allows conductors 242a1 and 242b1 to be formed from conductive layer 242A and conductors 242a2 and 242b2 to be formed from conductive layer 242B (see FIGS. 13A-13D).
  • a dry etching method or a wet etching method can be used for processing part of the insulator 280_2, part of the insulator 275, and part of the conductive layer 242B. Processing by the dry etching method is suitable for fine processing. Further, the processing may be performed under different conditions. For example, part of the insulator 280_2 may be processed by a dry etching method, part of the insulator 275 may be processed by a wet etching method, and part of the conductive layer 242B may be processed by a dry etching method.
  • the opening 258 is formed extending in a direction parallel to the dashed-dotted line A3-A4 (the channel width direction of the transistor or the Y direction shown in FIGS. 6A and 6C). It is preferable to By forming the opening 258 in this manner, the conductor 260 which is formed later can be extended in the above direction, and the conductor 260 can function as a wiring. Further, the opening 258 is preferably formed so as to overlap with the conductor 160_1.
  • the width of the opening 258 is preferably fine because it is reflected in the channel length of the transistor M1.
  • the width of the opening 258 is preferably 1 nm or more, or 5 nm or more, and 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less.
  • part of the insulator 280_2 part of the insulator 275, part of the conductive layer 242B, and part of the conductive layer 242A are processed by anisotropic etching. is preferred. In particular, processing by dry etching is preferable because it is suitable for fine processing. Further, the processing may be performed under different conditions.
  • the side surfaces of the conductor 242a and the conductor 242b facing each other correspond to the top surface of the oxide 230b.
  • the side surfaces of the conductor 242a and the conductor 242b facing each other correspond to the top surface of the oxide 230b.
  • the side surfaces of the insulator 280_2, the insulator 275, and the conductor 242 may be tapered without being limited to the above.
  • the taper angle of the insulator 280_2 may be larger than the taper angle of the conductor 242 .
  • the top of oxide 230b may be removed.
  • the impurity may adhere to or diffuse into the side surface of the oxide 230a, the top surface and side surface of the oxide 230b, the side surface of the conductor 242, the side surface of the insulator 280_2, or the like. be.
  • a step of removing such impurities may be performed.
  • the dry etching may form a damaged region on the surface of the oxide 230b. Such damaged areas may be removed.
  • the impurities include components contained in the insulator 280_2, the insulator 275, the conductive layer 242B, and the conductive layer 242A, components contained in members used in an apparatus used for forming the opening, and substances used for etching. caused by the components contained in the gas or liquid to be discharged.
  • Such impurities include hafnium, aluminum, silicon, tantalum, fluorine, or chlorine, for example.
  • impurities such as aluminum and silicon may reduce the crystallinity of the oxide 230b. Therefore, impurities such as aluminum and silicon are preferably removed from the surface of the oxide 230b and its vicinity. Further, it is preferable that the concentration of the impurity is reduced.
  • the concentration of aluminum atoms on the surface of the oxide 230b and its vicinity may be 5.0 atomic % or less, preferably 2.0 atomic % or less, more preferably 1.5 atomic % or less, and 1.0 atomic % or less. Atom % or less is more preferable, and less than 0.3 atomic % is even more preferable.
  • VOH oxygen deficiency
  • VOH is VOH
  • a defect in which hydrogen enters is formed in large amounts, and the transistor tends to be normally on (a state in which a channel exists when a voltage of 0 V is applied between the gate and the source, and a current flows through the transistor). Therefore, the regions with low crystallinity of the oxide 230b are preferably reduced or removed.
  • the oxide 230b have a layered CAAC structure.
  • the CAAC structure up to the lower end of the drain of the oxide 230b.
  • the conductor 242a or the conductor 242b and its vicinity function as a drain. That is, it is preferable that the oxide 230b near the lower end of the conductor 242a (conductor 242b) has a CAAC structure. In this way, even at the drain edge, which significantly affects the drain breakdown voltage, the low-crystallinity region of the oxide 230b is removed, and the CAAC structure further suppresses variations in the electrical characteristics of the transistor M1. can. Also, the reliability of the transistor M1 can be improved.
  • a cleaning process is performed to remove impurities adhered to the surface of the oxide 230b in the etching process.
  • a cleaning method there are wet cleaning using a cleaning solution (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate. Note that the cleaning process may deepen the groove.
  • an aqueous solution obtained by diluting one or more selected from ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with carbonated water or pure water can be used.
  • pure water or carbonated water may be used for wet cleaning.
  • ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water. Alternatively, these washings may be appropriately combined.
  • an aqueous solution obtained by diluting hydrofluoric acid with pure water is sometimes referred to as diluted hydrofluoric acid
  • an aqueous solution obtained by diluting ammonia water with pure water is sometimes referred to as diluted ammonia water.
  • concentration, temperature, and the like of the aqueous solution may be adjusted as appropriate depending on impurities to be removed, the configuration of the semiconductor device to be cleaned, and the like.
  • the ammonia concentration of the diluted ammonia water should be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the concentration of hydrogen fluoride in the diluted hydrofluoric acid should be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or higher is preferably used for ultrasonic cleaning, and a frequency of 900 kHz or higher is more preferably used. By using the frequency, damage to the oxide 230b and the like can be reduced.
  • the above cleaning treatment may be performed multiple times, and the cleaning liquid may be changed for each cleaning treatment.
  • a treatment using diluted hydrofluoric acid or diluted ammonia water may be performed as the first cleaning treatment
  • a treatment using pure water or carbonated water may be performed as the second cleaning treatment.
  • wet cleaning is performed using diluted ammonia water.
  • impurities attached to the surfaces of the oxides 230a and 230b or diffused inside can be removed. Furthermore, the crystallinity of the oxide 230b can be improved.
  • Heat treatment may be performed after the above etching or after the above cleaning.
  • the heat treatment may be performed at 100° C. or higher and 450° C. or lower, preferably 350° C. or higher and 400° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxides 230a and 230b, and oxygen vacancies can be reduced. Further, by performing such heat treatment, the crystallinity of the oxide 230b can be improved.
  • after heat treatment in an oxygen atmosphere heat treatment may be continuously performed in a nitrogen atmosphere without exposure to the air.
  • part of the insulator 280_2 and part of the insulator 275 are processed. , forming an opening 158 reaching the conductive layer 242B (conductor 242b2) (see FIGS. 13A-13D).
  • a dry etching method or a wet etching method can be used to form the opening 158, similarly to the formation of the opening 258.
  • part of the insulator 280_2 may be processed by a dry etching method and part of the insulator 275 may be processed by a wet etching method.
  • the opening 158 is formed extending in a direction parallel to the dashed-dotted line A5-A6 (the channel width direction of the transistor or the Y direction shown in FIGS. 6A and 13D). It is preferable to By forming the opening 158 in this manner, the conductor 160_2, which is formed later, can be extended in the above direction, and the conductor 160_2 can function as a wiring.
  • openings 158 and 258 may be formed together, or one of the openings 158 and 258 may be formed first and then the other. It should be noted that opening 258 is preferably formed to expose oxide 230b at the bottom of opening 258, and opening 158 is preferably formed to expose conductor 242b2 at the bottom of opening 158. FIG. For this reason, it is preferable to use processing methods with mutually different conditions for forming the openings 158 and 258 .
  • the insulating film 253A is an insulating film that becomes the insulator 253 and the insulator 153_2 in a later step.
  • the insulating film 253A can be deposited using a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film 253A is preferably formed using the ALD method.
  • the insulating film 253A is preferably formed with a thin film thickness, and it is necessary to reduce variations in film thickness.
  • the ALD method is a method of forming a film by alternately introducing a precursor and a reactant (for example, an oxidizing agent). Film thickness can be adjusted.
  • the insulating film 253A needs to be deposited on the bottom and side surfaces of the opening 258 and the opening 158 with good coverage.
  • the top and side surfaces of the oxide 230 are preferably deposited with good coverage.
  • the upper surface and the side surface of the conductor 242b be coated with a film with good filming properties.
  • atomic layers can be deposited one by one on the bottom and side surfaces of the opening 258 and the opening 158, so that the insulating film 253A can be formed with good coverage over the respective openings. can.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like that does not contain hydrogen can be used as an oxidizing agent.
  • hafnium oxide is deposited by thermal ALD as the insulating film 253A.
  • a high-k material with a high dielectric constant may be used as the insulating material used for the insulating film 253A.
  • the high-k material having a high dielectric constant include, in addition to the hafnium oxide described above, one or two selected from aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, and magnesium. Metal oxides containing more than one species are included.
  • aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing oxides of one or both of aluminum and hafnium may be used.
  • an insulating material such as silicon oxide, silicon oxynitride, or silicon nitride oxide can be used for the insulating film 253A.
  • an insulating material such as silicon oxide to which fluorine is added or silicon oxide to which carbon is added can be used for the insulating film 253A.
  • silicon oxide to which carbon and nitrogen are added can be used for the insulating film 253A.
  • silicon oxide having holes can be used for the insulating film 253A.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulating film 253A may have a layered structure including two or more materials selected from the above materials.
  • the microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • microwave treatment may be performed at the stage when part of the insulating film 253A is formed.
  • the microwave treatment may be performed after the silicon oxide film or the silicon oxynitride film is formed.
  • Dotted arrows shown in FIGS. 14B to 14D indicate high frequencies such as microwaves or RF, oxygen plasma, oxygen radicals, and the like.
  • a microwave treatment apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • High-density oxygen radicals can be generated by using high-density plasma.
  • the power of the power source for applying microwaves in the microwave processing apparatus may be 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing apparatus may have a power supply for applying RF to the substrate side. Further, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently guided into the oxide 230b.
  • V OH contained in regions of the oxide 230 that do not overlap with the conductors 242a and 242b can be disrupted and hydrogen can be removed from the regions. That is, VOH contained in the region can be reduced. Accordingly, oxygen vacancies and VOH in the region can be reduced, and the carrier concentration can be lowered. Further, by supplying oxygen radicals generated by the oxygen plasma to the oxygen vacancies formed in the region, the oxygen vacancies in the region can be further reduced and the carrier concentration can be lowered.
  • the conductors 242a and 242b block the action of high frequencies such as microwaves or RF, oxygen plasma, and the like. It does not extend into the region of overlying oxide 230b. Accordingly, the microwave treatment does not reduce V OH and supply an excessive amount of oxygen in the region, so that the carrier concentration can be prevented from decreasing.
  • An insulator 253 having a barrier property against oxygen is provided in contact with side surfaces of the conductors 242a and 242b. Accordingly, formation of an oxide film on the side surfaces of the conductors 242a and 242b due to microwave treatment can be suppressed.
  • the film quality of the insulator 253 can be improved, the reliability of the transistor M1 is improved.
  • oxygen vacancies and VOH are selectively removed from regions of the oxide 230 that do not overlap with the conductors 242a and 242b to make the regions i-type or substantially i-type. can be done.
  • excessive supply of oxygen to regions of the oxide 230 overlapping with the conductors 242a and 242b, which function as source and drain regions, can be suppressed, and conductivity can be maintained.
  • fluctuations in the electrical characteristics of the transistor M1 can be suppressed, and variation in the electrical characteristics of the transistor M1 within the substrate plane can be suppressed.
  • heat energy may be directly transmitted to the oxide 230b due to the electromagnetic interaction between the microwave and the molecules in the oxide 230b. This thermal energy may heat the oxide 230b.
  • Such heat treatment is sometimes called microwave annealing. By performing the microwave treatment in an atmosphere containing oxygen, an effect equivalent to that of oxygen annealing may be obtained. Further, when hydrogen is contained in the oxide 230b, this thermal energy may be transmitted to hydrogen in the oxide 230b, and thus activated hydrogen may be released from the oxide 230b.
  • the microwave treatment may be performed before the insulating film 253A is formed without performing the microwave treatment after the insulating film 253A is formed.
  • the heat treatment may be performed while the reduced pressure state is maintained.
  • hydrogen in the insulating film 253A, the oxide 230b, and the oxide 230a can be removed efficiently.
  • part of the hydrogen might be gettered by the conductors 242 (the conductors 242a and 242b).
  • the step of performing the heat treatment may be repeated a plurality of times while the reduced pressure state is maintained. By repeating the heat treatment, hydrogen in the insulating film 253A, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably 300° C. or higher and 500° C. or lower.
  • the above-described microwave treatment that is, microwave annealing may serve as the heat treatment. When the oxide 230b and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
  • an insulating film 254A to be the insulator 254 and the insulator 154_2 is formed (see FIGS. 15A to 15D).
  • a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method can be used to deposit the insulating film 254A.
  • the insulating film 254A is preferably formed using the ALD method similarly to the insulating film 253A.
  • the insulating film 254A can be formed with a thin film thickness and good coverage.
  • silicon nitride is deposited by the PEALD method as the insulating film 254A.
  • an insulating material that can be applied to the insulating film 253A may be used for the insulating film 254A.
  • the insulating film 254A may be made of the same material as the insulating film 253A. That is, in the memory cell MC, the insulator 253 and the insulator 254 may be one insulator. Similarly, the insulator 153_1 and the insulator 154_1 may be one insulator, and the insulator 153_2 and the insulator 154_2 may be one insulator.
  • a conductive film 260A to be the conductors 260a and 160a_2 and a conductive film 260B to be the conductors 260b and 160b_2 are formed in this order (see FIGS. 15A to 15D).
  • the conductive film to be the conductor 260a and the conductive film to be the conductor 260b can be formed by a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a titanium nitride film is formed as the conductive film 260A to be the conductor 260a by an ALD method, and tungsten is formed by a CVD method as the conductive film 260B to be the conductor 260b.
  • a conductive material such as tantalum, tantalum nitride, titanium, ruthenium, or ruthenium oxide may be used for the conductive film 260A.
  • the conductive film 260A may have a stacked structure including two or more materials selected from the above materials.
  • the conductive film 260B may be made of a conductive material other than tungsten, such as copper or aluminum.
  • the conductive film 260B may have a stacked-layer structure including two or more materials selected from the above materials.
  • the insulating film 253A, the insulating film 254A, the conductor 260a, and the conductor 260b are polished by planarization treatment such as CMP until the insulator 280_2 is exposed. That is, portions of the insulating film 253A, the insulating film 254A, the conductors 260a, and the conductors 260b exposed from the openings 258 and 158 are removed.
  • a body 160_2 (a conductor 160a_2 and a conductor 160b_2) is formed (see FIGS. 16A to 16D).
  • the insulator 253 is provided in contact with the inner walls and side surfaces of the opening 258 overlapping the oxide 230b.
  • the conductor 260 is arranged to fill the opening 258 with the insulators 253 and 254 interposed therebetween.
  • transistor M1 is formed.
  • the insulator 153_2 is provided in contact with the inner wall and side surfaces of the opening 158 overlapping the conductor 242b.
  • the conductor 160_2 is arranged to fill the opening 158 with the insulator 153_2 and the insulator 154_2 interposed therebetween. Capacitor C1 is thus formed.
  • heat treatment may be performed under the same conditions as the above heat treatment.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • the concentration of moisture and the concentration of hydrogen in the insulator 280_2 can be reduced.
  • the insulator 222_2 may be formed continuously without exposure to the air.
  • an insulator 222_2 is formed over the insulator 253, the insulator 254, the conductor 260, the insulator 153_2, the insulator 154_2, the conductor 160_2, and the insulator 280_2 (FIGS. 6A to 6D). See Figure 6D).
  • the insulator 222_2 can be deposited by a deposition method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulator 222_2 is preferably formed, for example, by ALD using hafnium oxide with a reduced hydrogen concentration, similarly to the insulator 222_1.
  • a semiconductor device having the memory cell MCa or the memory cell MCb shown in FIG. 2 can be manufactured.
  • the capacitor C1 and the transistor M1 can be manufactured in the same step. Accordingly, the manufacturing steps of the semiconductor device having the capacitor C1 and the transistor M1 can be reduced.
  • the area occupied by the memory cells can be reduced. That is, the recording density of the semiconductor device can be increased.
  • the method for manufacturing a semiconductor device is not limited to the methods illustrated in FIGS. 6A to 16D.
  • materials and steps may be changed according to circumstances.
  • a semiconductor device may be manufactured through the manufacturing steps illustrated in FIGS. 17A to 21D.
  • opening 258 down to oxide 230b.
  • the formation of openings 258 allows conductors 242a1 and 242b1 to be formed from conductive layer 242A and conductors 242a2 and 242b2 to be formed from conductive layer 242B (see FIGS. 17A-17D). Note that the description of FIGS. 13A to 13D can be referred to for specific steps.
  • an insulating film 253A, an insulating film 254A, a conductive film 260A, and a conductive film 260B are formed in this order over the insulator 280_2 and the oxide 230 (see FIGS. 18A to 18D). Note that the description of FIGS. 15A to 15D can be referred to for specific steps.
  • the insulating film 253A, the insulating film 254A, the conductors 260a, and the conductors 260b are polished by planarization treatment such as the CMP method until the insulator 280_2 is exposed.
  • planarization treatment such as the CMP method
  • insulators 253, 254, and conductors 260 are formed in the openings 258 (see FIGS. 19A to 19D). Note that the description of FIGS. 16A to 16D can be referred to for specific steps. This corresponds to the gate of the transistor M1.
  • the insulating film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are formed in this order over the insulator 280_2 and over the conductor 242b (over the conductor 242b2) (see FIGS. 21A to 21D). ).
  • a material applicable to the insulating film 253A can be used.
  • a material that can be applied to the insulating film 254A can be used.
  • the conductive film 160A for example, a material that can be applied to the conductive film 260A can be used.
  • the conductive film 160B for example, a material that can be applied to the conductive film 260B can be used. Note that the description of FIGS. 15A to 15D can be referred to for specific steps.
  • the insulating film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are polished by a planarization process such as the CMP method until the insulator 280_2 is exposed.
  • a planarization process such as the CMP method
  • an insulator 153_2, an insulator 154_2, and a conductor 160_2 are formed in the opening 158.
  • FIG. 21D the semiconductor device shown in FIGS. 21A to 21D has substantially the same structure as that shown in FIGS. 16A to 16D by planarization treatment. Note that the description of FIGS. 16A to 16D can be referred to for specific steps of the planarization treatment.
  • the semiconductor device of one embodiment of the present invention can be manufactured by performing the manufacturing steps illustrated in FIGS. 17A to 21D after the insulator 280_2 is formed in FIGS. 12A to 12D.
  • the opening 158 is formed first, and the insulator 153_2, the insulator 154_2, and the conductor 160_2 (the conductor 160a_2 and the conductor 160b_2 are formed in the opening 158). ), followed by the formation of openings 258 and the formation of insulators 253, 254, and conductors 260 (conductors 260a and 260b) in openings 258 (as shown in the figure). do not).
  • the schematic cross-sectional view of FIG. 22 is a modification of the semiconductor device DEV shown in FIG. Specifically, the semiconductor device DEV shown in FIG. 22 is different from the semiconductor device DEV shown in FIG. 2 in that the conductor 242b and oxide 230 and the capacitor C1 overlap each other.
  • FIG. 23 is a schematic perspective view showing a configuration example of the semiconductor device DEV of FIG.
  • the hatching of insulators 222_1 and 222_2, which will be described later, is intentionally omitted, and the insulator 275 is not shown.
  • the semiconductor device DEV in FIG. 22 may have a structure in which a conductor functioning as a plug or wiring is provided over the conductor 242a, and a wiring is provided over the conductor.
  • the semiconductor device DEV shown in FIG. 24 is a modification of the semiconductor device DEV shown in FIG. A conductor 242c functioning as a wiring is provided over the body 222_2.
  • the conductor 242c can be formed at the same time as the conductor 242a and the conductor 242b included in the memory cell MCb of the memory layer ALYb.
  • the same material as the conductors 242a and 242b can be used for the conductor 242c.
  • the conductor 242c functions as one of the wirings BLa[1] to BLa[n] in the memory layer ALYa.
  • FIG. 25A to 25D are a schematic plan view and a schematic cross-sectional view of a memory cell MC having a transistor M1 and a capacitor C1 in the semiconductor device DEV of FIG. 22.
  • FIG. FIG. 25A is a schematic plan view of the memory cell MC.
  • 25B to 25D are schematic cross-sectional views of the memory cell MC.
  • FIG. 25B is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 25A, and is also a cross-sectional view in the channel length direction of the transistor M1.
  • FIG. 25C is a schematic cross-sectional view of the portion of the dashed-dotted line A3-A4 shown in FIG.
  • FIG. 25A is also a schematic cross-sectional view of the transistor M1 in the channel width direction.
  • FIG. 25D is a cross-sectional view taken along dashed-dotted line A5-A6 shown in FIG. 25A, and is also a schematic cross-sectional view of the capacitor C1. Note that some elements are omitted in the top view of FIG. 25A for clarity of illustration.
  • the memory cell MC has an insulator 280_1, an insulator 153_1, an insulator 154_1, and a conductor 160_1 (a conductor 160a_1 and a conductor 160b_1) over a substrate (not shown).
  • the memory cell MC also has an insulator 222_1 over the insulator 280_1, the insulator 153_1, the insulator 154_1, and the conductor 160_1.
  • the memory cell MC includes an insulator 224, an oxide 230a over the insulator 224, and an oxide 230b over the oxide 230a in a region over the insulator 222_1 that overlaps with the conductor 160_1. .
  • the memory cell MC also includes a conductor 242a (a conductor 242a1 and a conductor 242a2) and a conductor 242b (a conductor 242b1 and a conductor 242b2) over the oxide 230b.
  • a conductor 242a a conductor 242a1 and a conductor 242a2
  • a conductor 242b a conductor 242b1 and a conductor 242b2
  • an insulator 275 over the insulator 222_1, the side surface of the insulator 224, the side surface of the oxide 230, the side surface of the conductor 242a, and the conductor 242b, and the insulator 275 and a body 280_2.
  • the memory cell MC includes the insulator 253 located over the oxide 230b in a region overlapping with the conductor 160_1, the insulator 254 over the insulator 253, and the conductor 260 over the insulator 254 (the conductors 260a and 260a). It has a conductor 260b).
  • the memory cell MC includes an insulator 153_2 located in a region on the conductor 242b that does not overlap with the conductor 160_1, an insulator 154_2 on the insulator 153_2, and a conductor 160_2 on the insulator 154_2 (conductor 160a_2). and a conductor 160b_2).
  • the memory cell MC also has an insulator 222_2 over the insulator 280_2, the insulator 253, the insulator 254, the conductor 260, the insulator 153_2, the insulator 154_2, and the conductor 160_2.
  • transistor M1 and capacitor C1 are disposed embedded in insulator 280_2.
  • the conductors 242a and 242b are also provided over the side surfaces of the insulator 224, the oxide 230a, and the oxide 230. may Similarly, the conductor 242a and the conductor 242b may be provided over the insulator 222_1.
  • the sides of the oxide 230a, the sides of the oxide 230, and the insulator 222_1 are provided.
  • the conductors 242a and 242b provided over the side surface, the side surface of the oxide 230, and the insulator 222_1 are wirings electrically connected to one of the source electrode and the drain electrode of the transistor M1. can be done. Further, in this case, the wiring functions as a bit line.
  • each A indicates a schematic plan view.
  • B in each figure is a schematic cross-sectional view corresponding to the portion of the dashed-dotted line A1-A2 shown in each A, and is also a schematic cross-sectional view in the channel length direction of the transistor M1.
  • C in each figure is a schematic cross-sectional view corresponding to the portion of the dashed-dotted line A3-A4 shown in each A, and is also a schematic cross-sectional view in the channel width direction of the transistor M1.
  • D in each figure is a schematic cross-sectional view of the portion of the dashed-dotted line A5-A6 shown in each A. As shown in FIG. In the schematic plan view of A in each figure, some elements are omitted for clarity of the drawing.
  • the description may be omitted with respect to the part that overlaps with the manufacturing method of the memory cell of the semiconductor device DEV in FIG.
  • the method for manufacturing the memory cell of the semiconductor device DEV in FIG. 22 can use the method for manufacturing the memory cell in the semiconductor device DEV in FIG.
  • a substrate (not shown) is prepared, and an insulator 280_1, an insulator 153_1, an insulator 154_1, and a conductor 160_1 are formed over the substrate (see FIGS. 26A to 26D).
  • 7A to 7D can be referred to for the method for forming the insulator 280_1, the insulator 153_1, the insulator 154_1, and the conductor 160_1.
  • an insulator 222_1 is formed over the insulator 280_1, the insulator 153_1, the insulator 154_1, and the conductor 160_1 (see FIGS. 26A to 26D). Note that the description of FIGS. 7A to 7D can be referred to for the method for forming the insulator 222_1.
  • an insulating layer 224A, an oxide layer 230A, and an oxide layer 230B are formed over the insulator 222_1 (see FIGS. 26A to 26D). Specifically, as described with reference to FIGS. 8A to 8D, an insulating film to be the insulating layer 224A, an oxide film to be the oxide layer 230A, and an oxide film to be the oxide layer 230B are formed in this order. As described with reference to 9A to 9D, the insulating film to be the insulating layer 224A, the oxide film to be the oxide layer 230A, and the oxide layer 230B may be processed by lithography or the like.
  • the insulating layer 224A, the oxide layer 230A, and the oxide layer 230B are also formed in a region where the capacitor C1 is formed later, for example, a region that does not overlap with the conductor 160_1.
  • 9A to 9D in that the formation method is different from that shown in FIGS.
  • a conductive film 242Af and a conductive film 242Bf are formed in this order over the insulator 222_1 and the oxide layer 230B (see FIGS. 27A to 27D). Note that the description in FIGS. 10A to 10D can be referred to for the method for forming the conductive films 242Af and 242Bf.
  • the insulating layer 224A, the oxide layer 230A, the oxide layer 230B, the conductive film 242Af, and the conductive film 242Bf are processed by a lithography method to form an island-shaped insulator 224, an oxide layer 230a, and an oxide layer 230B.
  • 230b, conductive layer 242A, and conductive layer 242B are formed (see FIGS. 28A-28D).
  • the description in FIGS. 11A to 11D can be referred to.
  • conductive layers 242A and 242B are formed over the insulator 222_1, the side surface of the insulator 224, the side surface of the oxide 230a, and the side surface of the oxide 230b. Processing may be performed so as to form The conductive layers 242A and 242B formed over the insulator 222_1, the side surface of the insulator 224, the side surface of the oxide 230a, and the side surface of the oxide 230b function as wirings, for example.
  • the insulator 275 is formed to cover the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242A, and the conductive layer 242B, and an insulating film to be the insulator 280_2 is formed over the insulator 275. form a film.
  • planarization treatment such as CMP is performed on the insulating film to be the insulator 280_2 to form the insulator 280_2 with a flat top surface (see FIGS. 29A to 29D). Note that the description of FIGS. 12A to 12D can be referred to for the method for forming the insulator 275 and the insulator 280_2.
  • opening 258 is formed that reaches object 230b.
  • the formation of openings 258 allows conductors 242a1 and 242b1 to be formed from conductive layer 242A and conductors 242a2 and 242b2 to be formed from conductive layer 242B (see FIGS. 30A-30D). Note that the method for forming the opening 258 can be referred to the description in FIGS. 13A to 13D.
  • part of the insulator 280_2 and part of the insulator 275 are processed in a region where the conductive layer 242A, the conductive layer 242B, and the insulator 222_1 overlap and the conductor 160_1 and the oxide 230 do not overlap.
  • An opening 158 is formed that reaches the conductive layer 242B (conductor 242b2) (see FIGS. 30A to 30D). Note that the method for forming the opening 158 can refer to the description in FIGS. 13A to 13D.
  • openings 158 and 258 may be formed together, or one of the openings 158 and 258 may be formed first and then the other. It should be noted that opening 258 is preferably formed to expose oxide 230b at the bottom of opening 258, and opening 158 is preferably formed to expose conductor 242b2 at the bottom of opening 158. FIG. For this reason, it is preferable to use processing methods with mutually different conditions for forming the openings 158 and 258 .
  • an insulating film to be the insulator 253 is formed over the insulator 280_2, the bottom surface and side surfaces of the opening 258, and the bottom surface and side surfaces of the opening 158. Further, microwave treatment may be performed after the insulating film to be the insulator 253 is formed. After that, an insulating film to be the insulator 254 and conductive films to be the conductors 260 and 160_2 are formed in this order over the insulating film to be the insulator 253 .
  • planarization treatment such as CMP is performed to planarize the insulating film to be the insulator 253, the insulating film to be the insulator 254, the conductors 260 and 160_2. Polishing is performed until the conductive film to be 160_2 is exposed. That is, portions of the insulating film to be the insulator 253, the insulating film to be the insulator 254, and the conductive films to be the conductors 260 and 160_2 exposed from the openings 258 and 158 are removed.
  • a body 160_2 (a conductor 160a_2 and a conductor 160b_2) is formed (see FIGS. 31A to 31D).
  • the conductor 260, the insulator 153_2, the insulator 154_2, and the conductor 160_2 the description with reference to FIGS. 14A to 16D can be referred to.
  • an insulator 222_2 is formed over the insulator 253, the insulator 254, the conductor 260, the insulator 153_2, the insulator 154_2, the conductor 160_2, and the insulator 280_2 (see FIGS. 25A to 25C). See Figure 25D). Note that for the method for forming the insulator 222_2, the description of the method for forming the insulator 222_2, which is given after FIGS. 16A to 16D, can be referred to.
  • a semiconductor device having the memory cell MCa or the memory cell MCb shown in FIG. 22 can be manufactured.
  • the capacitor C1 and the transistor M1 can be manufactured in the same step. Accordingly, the manufacturing steps of the semiconductor device having the capacitor C1 and the transistor M1 can be reduced.
  • the semiconductor device having the memory cell MCa or the memory cell MCb illustrated in FIG. 22 can reduce the area occupied by the memory cells. That is, the recording density of the semiconductor device can be increased.
  • the method for manufacturing a semiconductor device according to one embodiment of the present invention is not limited to the methods illustrated in FIGS. 26A to 31D. In the method for manufacturing a semiconductor device, materials and steps may be changed according to circumstances.
  • an opening 258 is first formed, similarly to FIGS.
  • An insulator 253, an insulator 254, and a conductor 260 (a conductor 260a and a conductor 260b) are formed in the opening 258, and then the opening 158 is formed, and the insulator 153_2 and the insulator 153_2 are formed in the opening 158.
  • 154_2, and a conductor 160_2 (a conductor 160a_2 and a conductor 160b_2) may be formed.
  • the opening 258 is formed, and the insulator 253 , the insulator 254 , and the conductor 260 (the conductor 260 a and the conductor 260 b ) are formed in the opening 258 .
  • FIG. 32A shows a schematic perspective view showing a configuration example of the storage device 100.
  • FIG. FIG. 32B shows a block diagram showing a configuration example of the storage device 100.
  • the memory device 100 has a drive circuit layer 50 and memory layers 60 of N layers (N is an integer equal to or greater than 1).
  • One memory layer 60 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns. Note that in FIG. 32B, memory cell 10[1,1], memory cell 10[m,1] (here, m is an integer equal to or greater than 1), and memory cell 10[1,n] are shown in memory layer 60_k.
  • memory cell 10 [m, n] memory cell 10 [i, j] (where i is an integer of 1 or more and m or less, and j is An integer of 1 or more and n or less) is arranged.
  • the memory layer 60 corresponds to the memory layer ALYa or the memory layer ALYb described in the first embodiment. Also, the memory cell 10 corresponds to the memory cell MCa or the memory cell MCb described in the first embodiment.
  • the N memory layers 60 are provided on the drive circuit layer 50 .
  • the area occupied by the memory device 100 can be reduced. Also, the storage capacity per unit area can be increased.
  • the first memory layer 60 is indicated as a memory layer 60_1, the second memory layer 60 is indicated as a memory layer 60_2, and the third memory layer 60 is indicated as a memory layer 60_3.
  • the k-th (k is an integer of 1 or more and N or less) memory layer 60 is indicated as memory layer 60_k
  • the N-th memory layer 60 is indicated as memory layer 60_N.
  • the term "storage layer 60" is simply used. sometimes.
  • the drive circuit layer 50 has a PSW 22 (power switch), a PSW 23 and a peripheral circuit 31 .
  • the peripheral circuit 31 has a peripheral circuit 41 , a control circuit 32 and a voltage generation circuit 33 .
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the storage device 100 .
  • the control circuit logically operates the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation and read operation) of the storage device 100 .
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 33, and voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing data to and reading data from the memory cell 10 .
  • the peripheral circuit 41 has a row decoder 42 , a column decoder 44 , a row driver 43 , a column driver 45 , an input circuit 47 , an output circuit 48 and a sense amplifier 46 .
  • Row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • Row decoder 42 is a circuit for specifying a row to be accessed
  • column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the wiring WL (write and read word lines) specified by the row decoder 42 .
  • the column driver 45 has a function of writing data to the memory cells 10, a function of reading data from the memory cells 10, and a function of holding the read data.
  • the column driver 45 has a function of selecting the wiring BL (write and read bit lines) specified by the column decoder 44 .
  • the input circuit 47 has a function of holding the signal WDA.
  • Data held by the input circuit 47 (referred to as first data in the above embodiment) is output to the column driver 45 .
  • Output data of the input circuit 47 is data (Din) to be written to the memory cell 10 .
  • Data (Dout) read from the memory cells 10 by the column driver 45 is output to the output circuit 48 .
  • the read data (Dout) is treated as the data of the calculation result.
  • the output circuit 48 has a function of holding Dout. Also, the output circuit 48 has a function of outputting Dout to the outside of the storage device 100 . Data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has the function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW 23 has the function of controlling the supply of VHM to row driver 43 .
  • the high power supply voltage of the memory device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • the signal PON1 switches the PSW 22 between the ON state and the OFF state
  • the signal PON2 switches the PSW 23 between the ON state and the OFF state.
  • the number of power supply domains to which VDD is supplied is set to one, but it can be set to a plurality. In this case, a power switch may be provided for each power domain.
  • FIG. 33 is a block diagram showing a configuration example of the peripheral circuit 41 and the memory layer 60_k.
  • the row decoder 42 and the row driver 43 are electrically connected to the wirings WL[1] to WL[m], respectively, and the column decoder 44, the column driver 45, and the sense amplifier 46 are connected to the wirings BL[1]. 1] to the wiring BL[n].
  • the wirings WL[1] to WL[m] correspond to the wirings WLa[1] to WLa[m] or the wirings WLb[1] to WLb[m] described in Embodiment 1. is. In other words, the wirings WL[1] to WL[m] function as word lines.
  • the wirings BL[1] to BL[n] correspond to the wirings BLa[1] to BLa[n] or the wirings BLb[1] to BLb[n] described in Embodiment 1. is. In other words, the wirings BL[1] to BL[n] function as bit lines.
  • the memory cell 10[i,j] arranged in the i-th row and the j-th column is electrically connected to the wiring WL[i] and the wiring BL[j].
  • FIG. 34 shows a cross-sectional configuration example of the storage device 100 according to one embodiment of the present invention.
  • the memory device 100 shown in FIG. 34 has a plurality of memory layers 60 (memory layers ALYa or memory layers ALYb) above the drive circuit layer 50 .
  • memory layers ALYa or memory layers ALYb memory layers ALYa or memory layers ALYb
  • the description of the memory layer 60 in this embodiment is omitted.
  • FIG. 34 illustrates the transistor 400 included in the driver circuit layer 50 .
  • the transistor 400 is provided over a substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 including part of the substrate 311, and one of a source region and a drain region. and a low resistance region 314b functioning as the other of the source and drain regions.
  • Transistor 400 can be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a single crystal silicon substrate can be used.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover side surfaces and a top surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • a semiconductor film having a convex shape may be formed by processing an SOI (Silicon On Insulator) substrate.
  • transistor 400 illustrated in FIG. 34 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer provided with an interlayer film, a wiring, and a plug may be provided between each structure.
  • the wiring layer can be provided in a plurality of layers depending on the design.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order as interlayer films.
  • a conductor 328 or the like is embedded in the insulators 320 and 322 .
  • a conductor 330 or the like is embedded in the insulators 324 and 326 . Note that the conductor 328 and the conductor 330 function as contact plugs or wirings.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape thereunder.
  • the top surface of the insulator 322 may be planarized by a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330 .
  • an insulator 350 , an insulator 357 , and an insulator 352 are stacked in this order over the insulator 326 and the conductor 330 .
  • a conductor 356 is formed over the insulators 350 , 357 , and 352 .
  • Conductors 356 function as contact plugs or interconnects.
  • Transistor 400 is electrically connected through conductor 356, conductor 330, and the like.
  • This embodiment mode shows an example of a semiconductor wafer on which the memory device and the like described in the above embodiment are formed, and an electronic component in which the memory device is incorporated.
  • a semiconductor wafer 4800 shown in FIG. 35A has a wafer 4801 and a plurality of circuit sections 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is the area for dicing.
  • a semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of a wafer 4801 through a pre-process. After that, the wafer 4801 may be thinned by grinding the opposite surface of the wafer 4801 on which the plurality of circuit portions 4802 are formed. By this process, warping of the wafer 4801 can be reduced, and miniaturization as a component can be achieved.
  • the next step is the dicing process. Dicing is performed along a scribe line SCL1 and a scribe line SCL2 (sometimes referred to as dicing lines or cutting lines) indicated by dashed lines.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel, and a plurality of scribe lines SCL2 are provided so that the scribe lines SCL1 and SCL2 are parallel. It is preferable to provide it vertically.
  • a chip 4800a as shown in FIG. 35B can be cut out from the semiconductor wafer 4800 by performing the dicing process.
  • the chip 4800a has a wafer 4801a, a circuit portion 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, it is sufficient that the width of the spacing 4803 between the adjacent circuit portions 4802 is substantially equal to the width of the scribe line SCL1 or the width of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 35A.
  • the shape of the element substrate can be appropriately changed according to the manufacturing process of the element and the device for manufacturing the element.
  • FIG. 35C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • Electronic component 4700 shown in FIG. 35C has chip 4800 a in mold 4711 .
  • the chip 4800a shown in FIG. 35C has a structure in which the circuit section 4802 is stacked. That is, the memory device described in the above embodiment can be applied to the circuit portion 4802 .
  • FIG. 35C is partially omitted to show the inside of electronic component 4700 .
  • Electronic component 4700 has lands 4712 outside mold 4711 . Land 4712 is electrically connected to electrode pad 4713 , and electrode pad 4713 is electrically connected to chip 4800 a by wire 4714 .
  • Electronic component 4700 is mounted on printed circuit board 4702, for example.
  • a mounting board 4704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 4702 .
  • FIG. 35D A perspective view of the electronic component 4730 is shown in FIG. 35D.
  • Electronic component 4730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • An electronic component 4730 includes an interposer 4731 provided over a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 provided over the interposer 4731 .
  • the electronic component 4730 has a semiconductor device 4710 .
  • the semiconductor device 4710 can be, for example, the memory device described in any of the above embodiments, a high bandwidth memory (HBM), or the like.
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or memory device can be used, for example.
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used for the package substrate 4732 .
  • a silicon interposer or a resin interposer can be used for the interposer 4731 .
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers. In addition, the interposer 4731 has a function of electrically connecting the integrated circuit provided over the interposer 4731 to electrodes provided over the package substrate 4732 . For these reasons, the interposer is sometimes called a "rewiring board” or an "intermediate board". In some cases, through electrodes are provided in the interposer 4731 and the integrated circuit and the package substrate 4732 are electrically connected using the through electrodes. Also, in a silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • a silicon interposer is preferably used as the interposer 4731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • SiPs or MCMs using a silicon interposer are unlikely to suffer a decrease in reliability due to the difference in coefficient of expansion between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping with the electronic component 4730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • Electrodes 4733 may be provided on the bottom of the package substrate 4732 in order to mount the electronic component 4730 on another substrate.
  • FIG. 35D shows an example of forming the electrodes 4733 with solder balls.
  • BGA All Grid Array
  • the electrodes 4733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • FIG. 36 is a block diagram showing an example configuration of a CPU partially using the storage device described in the above embodiments.
  • the CPU shown in FIG. (Bus I/F), rewritable ROM 1199, and ROM interface 1189 (ROM I/F).
  • a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used as the substrate 1190 .
  • the ROM 1199 and ROM interface 1189 may be provided on separate chips.
  • the CPU shown in FIG. 36 is merely an example of a simplified configuration, and actual CPUs have a wide variety of configurations depending on their uses.
  • a configuration including a CPU or an arithmetic circuit shown in FIG. 36 may be used as one core, a plurality of such cores may be included, and the cores may operate in parallel, that is, a configuration like a GPU.
  • the number of bits that the CPU can handle in its internal arithmetic circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, or 64 bits or more.
  • Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on decoded instructions. Specifically, ALU controller 1192 generates signals for controlling the operation of ALU 1191 . In addition, the interrupt controller 1194 judges and processes an interrupt request from an external input/output device or a peripheral circuit from its priority or mask state while the CPU is executing a program. A register controller 1197 generates an address for the register 1196 and reads or writes the register 1196 according to the state of the CPU.
  • the timing controller 1195 generates signals for controlling the timing of the operations of the ALU 1191 , ALU controller 1192 , instruction decoder 1193 , interrupt controller 1194 and register controller 1197 .
  • the timing controller 1195 has an internal clock generator that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the various circuits described above.
  • the register 1196 is provided with memory cells.
  • the register 1196 may have, for example, the storage devices described in the previous embodiments.
  • the register controller 1197 selects the holding operation in the register 1196 according to instructions from the ALU 1191 . That is, in the memory cells included in the register 1196, it is selected whether data is held by a flip-flop or a capacitor. When data holding by the flip-flop is selected, power supply voltage is supplied to the memory cells in the register 1196 . When data retention in the capacitor is selected, data is rewritten in the capacitor, and supply of power supply voltage to the memory cells in the register 1196 can be stopped.
  • An information terminal 5500 shown in FIG. 37A is a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • the display portion 5511 is provided with a touch panel, and the housing 5510 is provided with buttons.
  • the information terminal 5500 can hold temporary files generated when an application is executed (for example, a cache when using a web browser).
  • FIG. 37B illustrates an information terminal 5900 that is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, operation buttons 5903, a crown 5904, and a band 5905, for example.
  • the wearable terminal like the information terminal 5500 described above, can hold temporary files generated when an application is executed by applying the storage device described in the above embodiment.
  • a desktop information terminal 5300 is also illustrated in FIG. 37C.
  • the desktop information terminal 5300 has an information terminal main body 5301 , a display 5302 and a keyboard 5303 .
  • the desktop information terminal 5300 can hold temporary files generated when an application is executed by applying the storage device described in the above embodiment.
  • smartphones, wearable terminals, and desktop information terminals are illustrated as examples of electronic devices in FIGS. 37A to 37C, respectively. can.
  • Examples of information terminals other than smart phones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), laptop information terminals, and workstations.
  • FIG. 37D also illustrates an electric refrigerator-freezer 5800 as an example of an electrical appliance.
  • the electric refrigerator-freezer 5800 has, for example, a housing 5801 , a refrigerator compartment door 5802 and a freezer compartment door 5803 .
  • the electric refrigerator-freezer 5800 can be used as, for example, IoT (Internet of Things).
  • IoT Internet of Things
  • the electric freezer-refrigerator 5800 can transmit and receive information such as the foodstuffs stored in the electric freezer-refrigerator 5800 and the expiration date of the foodstuffs to and from the above-described information terminal or the like via the Internet or the like. can.
  • the electric refrigerator-freezer 5800 can hold the information as a temporary file in the storage device.
  • an electric refrigerator/freezer was explained as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 37E also shows a portable game machine 5200, which is an example of a game machine.
  • a portable game machine 5200 includes a housing 5201, a display portion 5202, and buttons 5203, for example.
  • FIG. 37F illustrates a stationary game machine 7500, which is an example of a game machine.
  • a stationary game machine 7500 has a main body 7520 and a controller 7522 .
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 includes one or more selected from a display unit for displaying game images, a touch panel serving as an input interface other than buttons, a stick, a rotary knob, and a sliding knob. can be provided.
  • the shape of the controller 7522 is not limited to that shown in FIG. 37F, and the shape of the controller 7522 may be changed variously according to the genre of the game.
  • a button can be used as a trigger and a controller shaped like a gun can be used.
  • a controller shaped like a musical instrument, music equipment, or the like can be used.
  • the stationary game machine may not use a controller, but may instead include a camera, depth sensor, microphone, etc., and may be operated by the game player's gestures and/or voice.
  • the video of the game machine described above can be output by a display device provided in a television device, a personal computer display, a game display, or a head-mounted display.
  • the portable game machine 5200 with low power consumption can be realized.
  • the low power consumption can reduce the heat generated from the circuit, so that the influence of the heat on the circuit itself, the peripheral circuits, and the module can be reduced.
  • FIGS. 37E and 37F illustrate a portable game machine and a stationary game machine as examples of game machines
  • the electronic device of one embodiment of the present invention is not limited to these.
  • Examples of electronic devices of one embodiment of the present invention include arcade game machines installed in amusement facilities (for example, game centers and amusement parks) and pitching machines for batting practice installed in sports facilities.
  • the storage devices described in the above embodiments can be applied to automobiles, which are moving bodies, and to the vicinity of the driver's seat of automobiles.
  • FIG. 37G An automobile 5700, which is an example of a mobile object, is illustrated in FIG. 37G.
  • an instrument panel that displays various information such as speedometer, tachometer, mileage, fuel gauge, gear status, and air conditioner settings. Further, a display device for displaying such information may be provided around the driver's seat.
  • the display device can compensate for the blind spots in the driver's seat and the visibility blocked by pillars, etc., and enhance safety. be able to.
  • the storage device described in the above embodiment can temporarily hold information
  • the storage device can be used for an automatic driving system of the automobile 5700, and the storage device can be used for road guidance, danger prediction, etc. can be used to hold necessary temporary information in
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Also, a configuration may be adopted in which the image of the driving recorder installed in the automobile 5700 is held.
  • moving objects may include trains, monorails, ships, flying objects (eg, helicopters, unmanned aerial vehicles (drone), airplanes, or rockets), and the like.
  • FIG. 37H illustrates a digital camera 6240 as an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, and a shutter button 6244, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated.
  • the digital camera 6240 may have a configuration in which a strobe device or a viewfinder can be attached separately.
  • the digital camera 6240 with low power consumption can be realized.
  • the low power consumption can reduce the heat generated from the circuit, so that the influence of the heat on the circuit itself, the peripheral circuits, and the module can be reduced.
  • Video camera The storage devices described in the above embodiments can be applied to video cameras.
  • FIG. 37I illustrates a video camera 6300 as an example of an imaging device.
  • a video camera 6300 has a first housing 6301 , a second housing 6302 , a display portion 6303 , operation keys 6304 , a lens 6305 , and a connection portion 6306 .
  • the operation keys 6304 and the lens 6305 are provided on the first housing 6301, and the display portion 6303 is provided on the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306 .
  • the video camera 6300 can hold temporary files generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 37J is a cross-sectional schematic diagram showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body so that one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. make it
  • the ICD main body 5400 has a function as a pacemaker, and paces the heart when the heart rate deviates from the specified range. Also, if pacing does not improve heart rate (eg, rapid ventricular tachycardia or ventricular fibrillation), treatment with electric shocks is given.
  • heart rate eg, rapid ventricular tachycardia or ventricular fibrillation
  • the ICD main body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shocks. Therefore, the ICD main body 5400 has a sensor for detecting heart rate. In addition, the ICD main body 5400 can store heart rate data acquired by the sensor or the like, the number of pacing treatments, time, and the like in the electronic component 4700 .
  • the ICD main body 5400 having a plurality of batteries can enhance safety. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the rest of the batteries can still function, so the ICD also functions as an auxiliary power source.
  • an antenna capable of transmitting physiological signals may be provided.
  • a system may be configured to monitor various cardiac activity.
  • the storage devices described in the above embodiments can be applied to electronic devices for XR (Extended Reality or Cross Reality) such as AR (Augmented Reality) and VR (Virtual Reality).
  • XR Extended Reality or Cross Reality
  • AR Augmented Reality
  • VR Virtual Reality
  • FIGS. 38A to 38C are diagrams showing the appearance of an electronic device 8300 that is a head mounted display.
  • An electronic device 8300 illustrated in FIGS. 38A to 38C includes a housing 8301, a display portion 8302, a band-like fixture 8304, a fixture 8304a attached to the head, and a pair of lenses 8305.
  • FIG. Note that the electronic device 8300 may be provided with operation buttons.
  • the user can visually recognize the display on the display unit 8302 through the lens 8305 .
  • the display portion 8302 it is preferable to arrange the display portion 8302 in a curved manner because the user can feel a high presence.
  • three-dimensional display or the like using parallax can be performed.
  • the configuration is not limited to the configuration in which one display portion 8302 is provided, and two display portions 8302 may be provided and one display portion may be arranged for one eye of the user.
  • the display unit 8302 for example, it is preferable to use a display device with extremely high definition. By using a high-definition display device for the display portion 8302, even if the image is enlarged using the lens 8305 as shown in FIG. be able to.
  • the head-mounted display which is an electronic device of one embodiment of the present invention, may have the structure of an electronic device 8200 that is a glass-type head-mounted display illustrated in FIG. 38D.
  • the electronic device 8200 has a mounting section 8201, a lens 8202, a main body 8203, a display section 8204, and a cable 8205.
  • a battery 8206 is built in the mounting portion 8201 .
  • a cable 8205 supplies power from a battery 8206 to the main body 8203 .
  • a main body 8203 includes a wireless receiver or the like, and can display received video information on a display portion 8204 .
  • the main body 8203 is equipped with a camera, and information on the movement of the user's eyeballs or eyelids can be used as input means.
  • the mounting section 8201 may be provided with a plurality of electrodes capable of detecting a current flowing along with the movement of the user's eyeballs at a position where it touches the user, and may have a function of recognizing the line of sight. Moreover, it may have a function of monitoring the user's pulse based on the current flowing through the electrode.
  • the mounting unit 8201 may have various sensors such as a temperature sensor, a pressure sensor, or an acceleration sensor.
  • a function of changing an image displayed on the display portion 8204 may be provided.
  • Extension device for PC The storage devices described in the above embodiments can be applied to computers such as PCs (Personal Computers) and expansion devices for information terminals.
  • FIG. 39A shows an expansion device 6100 externally attached to a PC, mounted with a portable chip capable of storing information, as an example of the expansion device.
  • the expansion device 6100 can store information by the chip, for example, by connecting to a PC via a USB (Universal Serial Bus) or the like.
  • FIG. 39A illustrates the expansion device 6100 in a portable form, the expansion device according to one aspect of the present invention is not limited to this. It may also be an expansion device in a larger form.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • a substrate 6104 is housed in a housing 6101 .
  • a substrate 6104 is provided with a circuit for driving the memory device or the like described in the above embodiment mode.
  • substrate 6104 has electronic components 4700 and controller chip 6106 mounted thereon.
  • a USB connector 6103 functions as an interface for connecting with an external device.
  • SD card The storage devices described in the above embodiments can be applied to SD cards that can be attached to electronic devices such as information terminals and digital cameras.
  • FIG. 39B is a schematic diagram of the appearance of the SD card
  • FIG. 39C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111 , a connector 5112 and a substrate 5113 .
  • a connector 5112 functions as an interface for connecting with an external device.
  • a substrate 5113 is housed in a housing 5111 .
  • a substrate 5113 is provided with a memory device and a circuit for driving the memory device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113 .
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation.
  • a write circuit, a row driver, a read circuit, and the like included in electronic components may be incorporated in the controller chip 5115 instead of the electronic component 4700 .
  • the capacity of the SD card 5110 can be increased by providing the electronic component 4700 also on the back side of the substrate 5113 (the side opposite to the side on which the storage device and the circuit for driving the storage device are provided).
  • a wireless chip having a wireless communication function may be provided over the substrate 5113 .
  • wireless communication can be performed between the external device and the SD card 5110, and data can be read from and written to the electronic component 4700.
  • SSD Solid State Drives
  • electronic devices such as information terminals.
  • FIG. 39D is a schematic diagram of the appearance of the SSD
  • FIG. 39E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151 , a connector 5152 and a substrate 5153 .
  • a connector 5152 functions as an interface for connecting with an external device.
  • a substrate 5153 is housed in a housing 5151 .
  • a substrate 5153 is provided with a memory device and a circuit for driving the memory device.
  • substrate 5153 has electronic component 4700, memory chip 5155, and controller chip 5156 mounted thereon.
  • the capacity of the SSD 5150 can be increased by providing the electronic component 4700 also on the back side of the substrate 5153 (the side opposite to the side on which the memory device and the circuit for driving the memory device are provided).
  • the memory chip 5155 incorporates a work memory.
  • the memory chip 5155 may be a DRAM chip.
  • the controller chip 5156 incorporates a processor, an ECC circuit, and the like. Note that the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5156 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances.
  • the controller chip 5156 may also be provided with a memory functioning as a work memory.
  • a novel electronic device can be provided by applying the storage device of the above-described embodiment to the storage device included in the above-described electronic device.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

記憶密度が高い半導体装置を適用する。 第１記憶層及び第２記憶層が順に積層されている半導体装置である。第１、及び第２記憶層のそれ ぞれは、第２乃至第６絶縁体、酸化物、及び第１乃至第４導電体を有する。第１、及び第２記憶層 のそれぞれにおいて、第１絶縁体上には、第２絶縁体、及び酸化物が順に積層されている。第１、 及び第２導電体は、互いに異なる領域に、第１、及び第２絶縁体上及び酸化物上に位置する。第３ 絶縁体は、第１、及び第２導電体上、及び第１絶縁体上に位置し、第４絶縁体は、第３絶縁体上に 位置する。第５絶縁体は、酸化物上、及び第４絶縁体の側面上に位置し、第３導電体は、第５絶縁 体上に位置する。第６絶縁体は、第２導電体上、及び第４絶縁体の側面上に位置し、第４導電体は、 第６絶縁体上に位置する。また、第１記憶層の第４導電体は、第２記憶層の第２絶縁体及び酸化物 に重なっている。

Description

半導体装置、記憶装置、及び電子機器
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ　ＮＡＮＤ型の記憶装置などのように、メモリセルを積層して形成することが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
　本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、記憶密度が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、上記記憶装置を有する電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置又は新規な電子機器を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１記憶層と、第２記憶層と、を有する半導体装置である。第２記憶層は、前記第１記憶層上に位置する。また、第１記憶層及び第２記憶層のそれぞれは、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第６絶縁体と、酸化物と、第１導電体と、第２導電体と、第３導電体と、第４導電体と、を有する。また、酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は二以上を有する。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種である。
　また、第１記憶層及び第２記憶層のそれぞれにおいて、第２絶縁体は、第１絶縁体上に位置し、酸化物は、第２絶縁体上に位置する。また、第１導電体は、第１絶縁体上と、第２絶縁体上と、酸化物上と、に位置し、第２導電体は、第１絶縁体上と、第２絶縁体上と、酸化物上と、に位置する。また、第３絶縁体は、第１導電体上と、第２導電体上と、第１絶縁体上と、に位置し、第４絶縁体は、第３絶縁体上に位置する。第４絶縁体は、第１導電体と第２導電体と第３絶縁体とに重ならない領域に、酸化物に達する第１開口を有する。第５絶縁体は、第１開口において、酸化物上と、第４絶縁体の側面上と、に位置し、第３導電体は、第５絶縁体上に位置する。また、第４絶縁体は、第２絶縁体と酸化物とに重ならない領域に、第２導電体に達する第２開口を有する。第６絶縁体は、第２開口において、第２導電体上と、第４絶縁体の側面上と、に位置し、第４導電体は、第６絶縁体上に位置する。
　また、第１記憶層の第４導電体は、第２記憶層の第２絶縁体と、第２記憶層の酸化物と、に重なっている。
（２）
　又は、本発明の一態様は、上記（１）において、第５絶縁体と、第６絶縁体と、のそれぞれは、互いに同一の絶縁性材料を有し、第３導電体と、第４導電体と、のそれぞれは、互いに同一の導電性材料を有する、構成としてもよい。
（３）
　又は、本発明の一態様は、第１記憶層と、第２記憶層と、を有し、かつ上記（１）と構成が異なる半導体装置である。第２記憶層は、第１記憶層上に位置する。また、第１記憶層及び第２記憶層のそれぞれは、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第６絶縁体と、酸化物と、第１導電体と、第２導電体と、第３導電体と、第４導電体と、を有する。また、酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は二以上を有する。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種である。
　また、第１記憶層及び第２記憶層のそれぞれにおいて、第２絶縁体は、第１絶縁体上に位置し、酸化物は、第２絶縁体上に位置する。第１導電体は、酸化物上に位置し、第２導電体は、酸化物上に位置する。また、第３絶縁体は、第１導電体上と、第２導電体上と、第１絶縁体上と、に位置し、第４絶縁体は、第３絶縁体上に位置する。また、第４絶縁体は、第１導電体と第２導電体と第３絶縁体とに重ならない領域に、酸化物に達する第１開口を有する。第５絶縁体は、第１開口において、酸化物上と、第４絶縁体の側面上と、に位置し、第３導電体は、第５絶縁体上に位置する。また、第４絶縁体は、第２絶縁体と酸化物とに重なる領域に、第２導電体に達する第２開口を有する。第６絶縁体は、第２開口において、第２導電体上と、第４絶縁体の側面上と、に位置し、第４導電体は、第６絶縁体上に位置する。
　また、第１記憶層の第４導電体は、第２記憶層の第２絶縁体と、第２記憶層の酸化物と、に重なっている。
（４）
　又は、本発明の一態様は、上記（３）において、第５絶縁体と、第６絶縁体と、のそれぞれは、互いに同一の絶縁性材料を有し、第３導電体と、第４導電体と、のそれぞれは、互いに同一の導電性材料を有する、構成としてもよい。
（５）
　又は、本発明の一態様は、上記（１）乃至（４）のいずれか一に記載の半導体装置と、駆動回路と、を有する記憶装置である。
（６）
　又は、本発明の一態様は、上記（５）の記憶装置と、筐体と、を有する電子機器である。
　本発明の一態様によって、記憶容量が大きい半導体装置を提供することができる。又は、本発明の一態様によって、記憶密度が高い半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、上記記憶装置を有する電子機器を提供することができる。又は、本発明の一態様によって、新規な記憶装置又は新規な電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示した回路図である。
図２は、半導体装置の構成例を示した断面模式図である。
図３は、半導体装置の構成例を示した斜視模式図である。
図４は、半導体装置の構成例を示した断面模式図である。
図５は、半導体装置の構成例を示したレイアウト図である。
図６Ａは、半導体装置の構成例を示した平面模式図であり、図６Ｂ乃至図６Ｄは、半導体装置の構成例を示した断面模式図である。
図７Ａは、半導体装置の作製方法の例を示した平面模式図であり、図７Ｂ乃至図７Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図８Ａは、半導体装置の作製方法の例を示した平面模式図であり、図８Ｂ乃至図８Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図９Ａは、半導体装置の作製方法の例を示した平面模式図であり、図９Ｂ乃至図９Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１０Ｂ乃至図１０Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１１Ｂ乃至図１１Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１２Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１２Ｂ乃至図１２Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１３Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１３Ｂ乃至図１３Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１４Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１４Ｂ乃至図１４Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１５Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１５Ｂ乃至図１５Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１６Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１６Ｂ乃至図１６Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１７Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１７Ｂ乃至図１７Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１８Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１８Ｂ乃至図１８Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図１９Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１９Ｂ乃至図１９Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２０Ｂ乃至図２０Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２１Ｂ乃至図２１Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２２は、半導体装置の構成例を示した断面模式図である。
図２３は、半導体装置の構成例を示した斜視模式図である。
図２４は、半導体装置の構成例を示した断面模式図である。
図２５Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２５Ｂ乃至図２５Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２６Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２６Ｂ乃至図２６Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２７Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２７Ｂ乃至図２７Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２８Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２８Ｂ乃至図２８Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図２９Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２９Ｂ乃至図２９Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図３０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図３０Ｂ乃至図３０Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図３１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図３１Ｂ乃至図３１Ｄは、半導体装置の作製方法の例を示した断面模式図である。
図３２Ａは、記憶装置の構成例を説明する斜視模式図であり、図３２Ｂは、半導体装置の構成例を説明するブロック図である。
図３３は、記憶装置の構成例を説明するブロック図である。
図３４は、記憶装置の構成例を説明する断面模式図である。
図３５Ａは半導体ウェハの一例を示す斜視模式図であり、図３５Ｂはチップの一例を示す斜視模式図であり、図３５Ｃ及び図３５Ｄは電子部品の一例を示す斜視模式図である。
図３６は、ＣＰＵを説明するブロック図である。
図３７Ａ乃至図３７Ｊは、電子機器の一例を説明する斜視図である。
図３８Ａ、図３８Ｂ、及び図３８Ｄは、電子機器の構成例を示す斜視図であり、図３８Ｃは、電子機器の一部の例を示す図である。
図３９Ａ乃至図３９Ｅは、電子機器の一例を説明する斜視模式図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード、及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品のそれぞれは半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）、又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、及びバッファ回路）、信号生成回路、記憶回路、及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と、を含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子、又は第２端子の一方に言い換える場合がある）とドレイン（第１端子、又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子、及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。又は、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、本明細書等において、「発光デバイス」及び「受光デバイス」といった回路素子は、「アノード」、及び「カソード」と呼ばれる極性を有する場合がある。「発光デバイス」の場合、順バイアスをかける（「カソード」に対する正電位を「アノード」に印加する）ことにより、「発光デバイス」を発光させることができる場合がある。また、「受光デバイス」の場合、ゼロバイアス、又は逆バイアスをかけて（「カソード」に対する負電位を「アノード」に印加して）、かつ光を「受光デバイス」に照射することにより、「アノード」−「カソード」間に電流が発生することがある。上述したとおり、「アノード」及び「カソード」は、「発光デバイス」、「受光デバイス」などの回路素子における入出力端子として扱われることがある。本明細書等では、「発光デバイス」、「受光デバイス」などの回路素子における、「アノード」及び「カソード」のそれぞれを端子（第１端子、第２端子など）と呼称する場合がある。例えば、「アノード」又は「カソード」の一方を第１端子と呼称し、「アノード」又は「カソード」の他方を第２端子と呼称する場合がある。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。また、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」といった用語は、複数の「電極」、又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」、及び「端子」から選ばれた二以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、のうちの一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、及び第１５族元素（但し、酸素及び水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　また、本明細書の図面において、各実施の形態に係る構成を説明するため、平面図を用いる場合がある。平面図とは、一例として、構成を鉛直方向から見た面を示す図、又は構成を水平方向に切断した面（切り口）を示す図である。また、平面図にかくれ線（例えば破線）が記載されていることで、構成に含まれている複数の要素の位置関係、又は当該複数の要素の重なりの関係を示すことができる。なお、本明細書等において、「平面図」という用語は、「平面模式図」、「投影図」、「上面図」、又は「下面図」という用語に置き換えることができるものとする。また、状況によっては、構成を水平方向に切断した面（切り口）でなく、水平方向とは異なる方向に切断した面（切り口）を平面図と呼ぶ場合がある。
　また、本明細書の図面において、各実施の形態に係る構成を説明するため、断面図を用いる場合がある。断面図とは、一例として、構成を水平方向から見た面を示す図、又は構成を鉛直方向に切断した面（切り口）を示す図である。なお、本明細書等において、「断面図」という用語は、「断面模式図」、「正面図」、又は「側面図」という用語に置き換えることができるものとする。また、状況によっては、構成を鉛直方向に切断した面（切り口）でなく、鉛直方向とは異なる方向に切断した面（切り口）を断面図と呼ぶ場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について説明する。
＜半導体装置の回路構成例＞
　図１は、本発明の一態様である半導体装置ＤＥＶの構成例を示した回路図である。半導体装置ＤＥＶは、一例として、記憶層ＡＬＹａと、記憶層ＡＬＹｂと、を有する。なお、図１では、記憶層ＡＬＹｂは、記憶層ＡＬＹａの上方に位置している。
　記憶層ＡＬＹａと、記憶層ＡＬＹｂと、のそれぞれは、複数のメモリセルを有する。特に、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれには、複数のメモリセルがアレイ状に配置されている。図１では、一例として、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれには、メモリセルがｍ行ｎ列（ｍは１以上の整数とし、ｎは１以上の整数とする）のマトリクス状に配置されている。
　なお、本明細書及び図面では、例えば、記憶層ＡＬＹａのマトリクスの１行目１列目に位置しているメモリセルＭＣを、メモリセルＭＣａ［１，１］と記載するものとし、また、例えば、記憶層ＡＬＹｂのマトリクスのｍ行目ｎ列目に位置しているメモリセルを、メモリセルＭＣｂ［ｍ，ｎ］と記載するものとする。
　なお、図１では、記憶層ＡＬＹａのマトリクスの行数及び列数と、記憶層ＡＬＹｂのマトリクスの行数と列数と、が一致しているが、記憶層ＡＬＹａと記憶層ＡＬＹｂのそれぞれのマトリクスの行数と列数は、必ずしも一致していなくてもよい。
　なお、図１に示すメモリセルＭＣは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれるメモリセルの一例であり、トランジスタＭ１と、容量Ｃ１と、を有する。特に、本明細書等において、トランジスタＭ１にＯＳトランジスタを用いたＤＲＡＭをＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）と呼ぶ場合がある。
　トランジスタＭ１には、一例として、ＯＳトランジスタを適用することが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一又は二以上を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
　特に、半導体層に用いる金属酸化物には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。又は、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。なお、ＯＳトランジスタについては、半導体装置の断面構成例の説明の際に詳述する。
　また、トランジスタＭ１には、ＯＳトランジスタ以外のトランジスタを適用してもよい。例えば、トランジスタＭ１には、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）を適用することができる。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、又は多結晶シリコン（低温多結晶シリコンを含む）を用いることができる。
　また、トランジスタＭ１には、ＯＳトランジスタ、Ｓｉトランジスタ以外では、例えば、ゲルマニウムがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛、硫化カドミウム、ヒ化ガリウム、リン化インジウム、窒化ガリウム、若しくはシリコンゲルマニウムといった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　なお、図１に図示しているトランジスタＭ１は、ｎチャネル型トランジスタとしているが、状況に応じて、又は、場合によって、ｐチャネル型トランジスタとしてもよい。また、ｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えた場合、メモリセルＭＣが正常に動作するように、メモリセルＭＣに入力される電位を適切に変更する必要がある。なお、これについては、図１だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。また、本実施の形態では、トランジスタＭ１をｎチャネル型トランジスタとして、メモリセルＭＣの構成を説明する。
　また、トランジスタＭ１はオン状態のときは、飽和領域で動作することが好ましい。また、状況によっては、トランジスタＭ１はオン状態のときは、線形領域で動作してもよい。また、トランジスタＭ１は、サブスレッショルド領域で動作してもよい。
　トランジスタＭ１は、一例としては、チャネルの上下にゲートを有する構造のトランジスタとしており、トランジスタＭ１は、第１ゲートと第２ゲートとを有する。便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　なお、上述したトランジスタの説明は、トランジスタＭ１だけでなく、他の明細書の個所に記載されているトランジスタ、及び図面で記載しているトランジスタについても同様に適用できるものとする。
　メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］、及びメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］のそれぞれにおいて、トランジスタＭ１の第１端子は、容量Ｃ１の第１端子に電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１列目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，１］において、トランジスタＭ１の第２端子は、配線ＢＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｎ列目に配置されているメモリセルＭＣａ［１，ｎ］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ１の第２端子は、配線ＢＬａ［ｎ］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスの１列目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，１］において、トランジスタＭ１の第２端子は、配線ＢＬｂ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｎ列目に配置されているメモリセルＭＣｂ［１，ｎ］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ１の第２端子は、配線ＢＬｂ［ｎ］に電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ１のゲートは、配線ＷＬａ［１］に電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ１のゲートは、配線ＷＬａ［ｍ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬａ［ｍ］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ１のゲートは、配線ＷＬｂ［１］に電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬｂ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ１のゲートは、配線ＷＬｂ［ｍ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬｂ［ｍ］に電気的に接続されている。
　また、記憶層ＡＬＹｂのマトリクスの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ１のバックゲートは、記憶層ＡＬＹａに延設されている配線ＣＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ１のバックゲートは、記憶層ＡＬＹａに延設されている配線ＣＬａ［ｍ］に電気的に接続されている。
　なお、記憶層ＡＬＹａに配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１のバックゲートは、例えば、記憶層ＡＬＹａの下方に延設されている配線に電気的に接続されていてもよい（図示しない）。また、記憶層ＡＬＹｂに延設されている配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］は、例えば、記憶層ＡＬＹｂの上方に配置されているトランジスタのバックゲートに電気的に接続されていてもよい（図示しない）。
　配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］は、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対するワード線として機能する。同様に、配線ＷＬｂ［１］乃至配線ＷＬｂ［ｍ］は、記憶層ＡＬＹｂに含まれているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］に対するワード線として機能する。つまり、配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］、及び配線ＷＬｂ［１］乃至配線ＷＬｂ［ｍ］は、書き込み又は読み出しの対象となるメモリセルＭＣを選択するための選択信号（電流、可変電位、又はパルス電圧とする場合がある）を送信する配線として機能する。なお、配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］、及び配線ＷＬｂ［１］乃至配線ＷＬｂ［ｍ］は、状況によっては、定電位を与える配線として機能してもよい。
　配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］は、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対するビット線として機能する。同様に、配線ＢＬｂ［１］乃至配線ＢＬｂ［ｎ］は、記憶層ＡＬＹｂに含まれているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］に対するビット線として機能する。つまり、配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］、及び配線ＢＬｂ［１］乃至配線ＢＬｂ［ｎ］は、選択されたメモリセルＭＣに対して書き込みデータを送信する配線、及び選択されたメモリセルＭＣからの読み出しデータを送信する配線として機能する。なお、配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］、及び配線ＢＬｂ［１］乃至配線ＢＬｂ［ｎ］は、状況によっては、定電位を与える配線として機能してもよい。
　配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］、及び配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］は、一例として、定電位を与える配線として機能する。当該定電位は、例えば、高レベル電位、低レベル電位、正電位、接地電位、又は負電位とすることができる。なお、配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］、及び配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］は、状況によっては、定電位ではなく、可変電位（例えば、パルス電圧）を与える配線として機能してもよい。
＜半導体装置の断面構成例＞
　次に、半導体装置ＤＥＶの構成例について説明する。
　図２は、本発明の一態様である半導体装置ＤＥＶの構成例を示した断面模式図である。図２において、半導体装置ＤＥＶは、記憶層ＡＬＹａ及び記憶層ＡＬＹｂだけでなく、記憶層ＡＬＹａの下方、及び記憶層ＡＬＹｂの上方にも記憶層が設けられている構成となっている。
　また、図３は、図２の半導体装置ＤＥＶの構成例を示した斜視模式図である。なお、図３では、記憶層ＡＬＹａと記憶層ＡＬＹｂとの積層構造を見易くするため、後述する絶縁体２２２＿１及び絶縁体２２２＿２のハッチングを意図的に無くし、かつ絶縁体２７５を図示していない。
　また、図２に示すＸ方向は、トランジスタＭ１のチャネル長方向と平行であり、Ｙ方向はＸ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。また、図２に示すＸ方向、Ｙ方向、Ｚ方向は、右手系としている。なお、図２に示すＸ方向、Ｙ方向、及びＺ方向を、図３、後述する各図面にも図示している。
　半導体装置ＤＥＶの構成例を簡易的に説明するため、初めに、図２の記憶層ＡＬＹａに着目する。
　記憶層ＡＬＹａは、一例として、絶縁体２２２＿１と、絶縁体２２４と、絶縁体２５３と、絶縁体２５４と、絶縁体２７５と、絶縁体１５３＿２と、絶縁体１５４＿２と、絶縁体２８０＿２と、導電体２４２ａと、導電体２４２ｂと、導電体１６０＿２と、導電体２６０と、酸化物２３０と、を有する。
　なお、記憶層ＡＬＹａの下方に位置する記憶層は、一例として、絶縁体１５３＿１と、絶縁体１５４＿２と、絶縁体２８０＿１と、導電体１６０＿１と、を有する。
　なお、記憶層ＡＬＹａにおいて、メモリセルＭＣａの一部は、絶縁体２２２＿１上に設けられている。
　回路構成例においても説明したとおり、メモリセルＭＣａは、トランジスタＭ１と、容量Ｃ１と、を有する。なお、図２では、トランジスタＭ１は、一例として、ＯＳトランジスタとしている。すなわち、トランジスタＭ１の半導体層には、金属酸化物が含まれている。
　トランジスタＭ１は、絶縁体２２４と、絶縁体２５３と、絶縁体２５４と、導電体２４２ａと、導電体２４２ｂと、導電体２６０と、導電体１６０＿１と、酸化物２３０と、を有する。また、図２において、容量Ｃ１は、絶縁体１５３＿２と、絶縁体１５４＿２と、導電体２４２ｂと、導電体１６０＿２と、を有する。
　導電体２６０は、一例として、酸化物２３０を含む領域と重なるように設けられている。導電体２６０は、トランジスタＭ１のゲート（第１のゲートと呼称する場合がある）として機能する。また、導電体２６０は、図１における配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］のいずれか一の配線として機能する。
　絶縁体２５３及び絶縁体２５４は、第１のゲート絶縁膜として機能する。
　酸化物２３０は、一例として、絶縁体２２２＿１を介して、導電体１６０＿１を含む領域と重なるように設けられている。酸化物２３０は、トランジスタＭ１のチャネル形成領域に含まれる半導体として機能する。
　導電体１６０＿１は、トランジスタＭ１におけるバックゲート（第２のゲートと呼称する場合がある）として機能する。また、導電体１６０＿１は、記憶層ＡＬＹａよりも下方に位置する記憶層のメモリセルに含まれている容量の一対の電極の一方としても機能する。
　また、導電体１６０＿１は、絶縁体２８０＿１に形成されている開口を埋めるように設けられている。なお、当該開口には、絶縁体１５３＿１と、絶縁体１５４＿１と、導電体１６０＿１と、がこの順に形成されている。
　絶縁体２２２＿１及び絶縁体２２４は、トランジスタＭ１における第２のゲート絶縁膜として機能する。
　導電体２４２ａは、一例として、酸化物２３０上の一部と、絶縁体２２２＿１上の一部と、に設けられている。同様に、導電体２４２ｂは、一例として、酸化物２３０上の一部と、絶縁体２２２＿１上の一部と、に設けられている。特に、導電体２４２ａ及び導電体２４２ｂは、導電体２６０によって互いに物理的に分離されている。導電体２４２ａは、トランジスタＭ１におけるソース又はドレインの一方として機能し、導電体２４２ｂは、トランジスタＭ１におけるソース又はドレインの他方として機能する。また、導電体２４２ａは、図１における配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］のいずれか一の配線、又は当該配線に電気的に接続されている導電体として機能する。なお、導電体２４２ａ上及び導電体２４２ｂ上には、導電体２４２ａ及び導電体２４２ｂへの酸素の拡散を防ぐための絶縁体２７５が設けられている。
　導電体１６０＿２は、一例として、導電体２４２ｂ上のうち、酸化物２３０と重畳しない領域に、誘電体として機能する絶縁体１５３＿１、及び絶縁体１５３＿２を介して設けられている。換言すると、絶縁体２２２＿１と導電体１６０＿２とがこの順に形成されている領域において、導電体１６０＿２上に誘電体として機能する絶縁体が設けられ、かつ当該絶縁体上に導電体１６０＿２が設けられている。当該誘電体は、図１の容量Ｃ１における一対の電極に挟持されている絶縁体として機能し、導電体１６０＿２は、図１の容量Ｃ１の第２端子に相当する。また、導電体１６０＿２は、図１における配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］のいずれか一の配線として機能する。更に、導電体１６０＿２は、図１における記憶層ＡＬＹｂのメモリセルＭＣｂに含まれているトランジスタＭ１のバックゲートとしても機能する。
　記憶層ＡＬＹｂは、一例として、絶縁体２２２＿２を有する。
　導電体２６０及び導電体１６０＿２の上方には、絶縁体２２２＿２が設けられている。
　記憶層ＡＬＹｂにおいて、メモリセルＭＣｂの一部は、絶縁体２２２＿２上に設けられている。特に、メモリセルＭＣｂのトランジスタＭ１は、メモリセルＭＣａのトランジスタＭ１と同様に、容量Ｃ１の第２端子として機能する導電体１６０＿２を含む領域に、メモリセルＭＣｂのトランジスタＭ１のチャネル形成領域に含まれる半導体が重なるように配置されている。
　なお、メモリセルＭＣｂに含まれているトランジスタＭ１及び容量Ｃ１の構成については、上述したメモリセルＭＣａのトランジスタＭ１及び容量Ｃ１の構成の説明を援用する。
　また、メモリセルＭＣｂの容量Ｃ１に含まれている導電体１６０＿２は、記憶層ＡＬＹｂの上方に配置されている、記憶層のメモリセルに含まれているトランジスタＭ１のバックゲートとしても機能する。
　図２のとおり、半導体装置ＤＥＶを構成することによって、下方の記憶層のメモリセルの容量Ｃ１の第２端子に相当する導電体と、上方の記憶層のメモリセルのトランジスタＭ１のバックゲートに相当する導電体と、を互いに兼ねることができる。また、１つの記憶層を形成する際、メモリセルに含まれているトランジスタＭ１のゲートに相当する導電体と、容量Ｃ１の第２端子に相当する導電体を同時に形成することができる。つまり、図２に示す構成によって、半導体装置ＤＥＶを作製するためのフォトマスクの数を従来よりも少なくすること、及び半導体装置ＤＥＶの作成工程を短縮することといった効果が得られる。
　また、図２の半導体装置ＤＥＶの構成は、状況によって、変更がなされていてもよい。例えば、図２の半導体装置ＤＥＶは、図４に示す半導体装置ＤＥＶの構成に変更してもよい。図４の半導体装置ＤＥＶでは、酸化物２３０と重ならない導電体２４２ａ上に、プラグ又は配線として機能する導電体２７０が設けられ、導電体２７０上及び絶縁体２２２＿２上に導電体２４２ｃが設けられている。この場合、導電体２４２ｃは、記憶層ＡＬＹｂのメモリセルＭＣｂに含まれている導電体２４２ａ及び導電体２４２ｂと同時に形成することができる。また、導電体２４２ｃは、導電体２４２ａ及び導電体２４２ｂと同じ材料を用いることができる。また、導電体２４２ｃは、記憶層ＡＬＹａにおける配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］のいずれか一の配線として機能する。
＜半導体装置のレイアウト例＞
　次に、半導体装置ＤＥＶに含まれている記憶層のレイアウトについて説明する。
　図５は、図２に示す半導体装置ＤＥＶの記憶層ＡＬＹａの回路構成を示したレイアウト図（平面図）である。なお、図５では、便宜上、記憶層ＡＬＹａの下方に延設され、かつメモリセルＭＣａに含まれているトランジスタＭ１のバックゲートに電気的に接続されている配線を、配線ＣＬｚ［１］乃至配線ＣＬｚ［ｍ］と図示している。また、図５には、半導体装置ＤＥＶに含まれている絶縁体を図示していない。
　図５において、図２の半導体装置ＤＥＶの説明と同様に、記憶層ＡＬＹａの下方に導電体１６０＿１が設けられている。また、導電体１６０＿１の上方に酸化物２３０が設けられている。また、酸化物２３０の一部を覆うように導電体２４２ａ及び導電体２４２ｂが設けられている。また、酸化物２３０、導電体２４２ａ、及び導電体２４２ｂの上方に導電体２６０が設けられている。また、導電体２４２ａ及び導電体２４２ｂの上方に導電体１６０＿２が設けられている。
　導電体２４２ａは、図５に示すとおり、列方向に延設する配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］として機能する。
　また、導電体１６０＿１は、図５に示すとおり、行方向に延設する配線ＣＬｚ［１］乃至配線ＣＬｚ［ｍ］として機能する。なお、図５に示す記憶層ＡＬＹａを、記憶層ＡＬＹｂに置き換えた場合、導電体１６０＿１は、行方向に延設する配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］とみなすことができる。
　また、導電体１６０＿２は、図５に示すとおり、行方向に延設する配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］として機能する。なお、図５に示す記憶層ＡＬＹａを、記憶層ＡＬＹｂに置き換えた場合、導電体１６０＿２は、行方向に延設する配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］とみなすことができる。
　また、図５において、酸化物２３０、一部の導電体２４２ａ、一部の導電体２４２ｂ、一部の導電体２６０、一部の導電体１６０＿１、ゲート絶縁膜（図示しない）などによってトランジスタＭ１が形成されている。また、一部の導電体２４２ｂ、一部の導電体１６０＿２、誘電体として機能する絶縁体（図示しない）などによって、容量Ｃ１が形成されている。
　酸化物２３０、導電体２４２ａ、導電体２４２ｂ、導電体２６０、導電体１６０＿１、及び導電体１６０＿２のそれぞれは、例えば、リソグラフィ法を用いて形成することができる。具体的には、例えば、導電体２４２ａを形成する場合には、導電体２４２ａとなる導電材料をスパッタリング法、ＣＶＤ法、ＰＬＤ法、及びＡＬＤ法から選ばれた一以上の方法を用いて形成し、その後に、リソグラフィ法によって所望のパターンを形成すればよい。また、酸化物２３０、導電体２４２ｂ、導電体２６０、導電体１６０＿１、及び導電体１６０＿２についても、上記と同様の方法により形成を行うことができる。
　また、例えば、酸化物２３０と導電体２６０との間、酸化物２３０と導電体１６０＿１の間、及び導電体２４２ｂと導電体１６０＿２の間には、絶縁体が設けられていてもよい。特に、酸化物２３０と導電体２６０との間に設けられる絶縁体は、第１のゲート絶縁膜（ゲート絶縁膜、フロントゲート絶縁膜と呼称する場合がある）として機能する場合がある。
　また、記憶層ＡＬＹａを形成する工程において、絶縁体、導電体、及び半導体から選ばれた一以上が形成されている膜面の高さを揃えるために、化学機械研磨法などを用いた平坦化処理によって平坦化がなされていてもよい。
＜＜メモリセルの構成例＞＞
　次に、図２に示す半導体装置ＤＥＶのメモリセルの構成例について説明する。
　図６Ａ乃至図６Ｄは、図２の半導体装置ＤＥＶにおける、トランジスタＭ１、容量Ｃ１を有するメモリセルＭＣの平面模式図及び断面模式図である。図６Ａは、メモリセルＭＣの平面模式図である。また、図６Ｂ乃至図６Ｄは、メモリセルＭＣの断面模式図である。ここで、図６Ｂは、図６Ａに示す一点鎖線Ａ１−Ａ２の部位の断面図であり、トランジスタＭ１のチャネル長方向の断面図でもある。また、図６Ｃは、図６Ａに示す一点鎖線Ａ３−Ａ４の部位の断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。また、図６Ｄは、図６Ａに示す一点鎖線Ａ５−Ａ６の部位の断面図であり、容量Ｃ１の断面模式図でもある。なお、図６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセルＭＣは、基板（図示せず）上の絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１（導電体１６０ａ＿１及び導電体１６０ｂ＿１）を有する。また、メモリセルＭＣは、絶縁体２８０＿１上、絶縁体１５３＿１上、絶縁体１５４＿１上、及び導電体１６０＿１上の絶縁体２２２＿１を有する。また、メモリセルＭＣは、絶縁体２２２＿１上のうち導電体１６０＿１と重なる範囲を含む領域に絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有する。また、メモリセルＭＣは、絶縁体２２２＿１上、絶縁体２２４の側面上、酸化物２３０ａの側面上、及び酸化物２３０ｂ上の導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）と、導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、を有する。また、メモリセルＭＣは、絶縁体２２２＿１上、導電体２４２ａ上、及び導電体２４２ｂ上の絶縁体２７５と、絶縁体２７５上の絶縁体２８０＿２と、を有する。また、メモリセルＭＣは、酸化物２３０ｂ上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を有する。また、メモリセルＭＣは、導電体２４２ｂ上のうち酸化物２３０ａ及び酸化物２３０ｂに重畳しない領域に位置する絶縁体１５３＿２と、絶縁体１５３＿２上の絶縁体１５４＿２と、絶縁体１５４＿２上の導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）と、を有する。また、メモリセルＭＣは、絶縁体２８０＿２上、絶縁体２５３上、絶縁体２５４上、導電体２６０上、絶縁体１５３＿２上、絶縁体１５４＿２上、及び導電体１６０＿２上の絶縁体２２２＿２を有する。特に、トランジスタＭ１、及び容量Ｃ１の一方又は双方は、絶縁体２８０＿２に埋め込まれて配置されている。
　なお、本明細書等において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。
　絶縁体２８０＿２及び絶縁体２７５には、酸化物２３０ｂに達する開口２５８が設けられる。つまり、開口２５８は、酸化物２３０ｂと重なる領域を有するといえる。また、絶縁体２７５は、絶縁体２８０＿２が有する開口と、重畳する開口を有するといえる。つまり、開口２５８は、絶縁体２８０＿２が有する開口と、絶縁体２７５が有する開口とを含む。また、開口２５８内に、絶縁体２５３、絶縁体２５４、及び導電体２６０が配置されている。つまり、導電体２６０は、絶縁体２５３及び絶縁体２５４を介して、酸化物２３０ｂと重畳する領域を有する。また、トランジスタＭ１のチャネル長方向において、導電体２４２ａと導電体２４２ｂの間に導電体２６０、絶縁体２５３、及び絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。なお、図６Ｃに示すように、開口２５８の、酸化物２３０と重畳しない領域では、絶縁体２２２＿１の上面が露出している。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタＭ１では、酸化物２３０が、酸化物２３０ａ、及び酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、又は３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
　図６Ａ乃至図６Ｄにおいて、トランジスタＭ１は、半導体層として機能する酸化物２３０と、第１ゲート（ゲート、トップゲート、又はフロントゲートともいう）電極として機能する導電体２６０と、第２ゲート（バックゲートともいう）電極として機能する導電体１６０＿１と、ソース電極又はドレイン電極の一方として機能する導電体２４２ａと、ソース電極又はドレイン電極の他方として機能する導電体２４２ｂと、を有する。また、第１ゲート絶縁体として機能する、絶縁体２５３及び絶縁体２５４を有する。また、第２ゲート絶縁体として機能する、絶縁体２２２＿１及び絶縁体２２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、又はゲート絶縁膜と呼ぶ場合もある。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　第１ゲート電極及び第１ゲート絶縁膜は、絶縁体２８０＿２、及び絶縁体２７５に形成された開口２５８内に配置される。すなわち、導電体２６０、絶縁体２５４、及び絶縁体２５３は、開口２５８内に配置される。
　容量Ｃ１は、下部電極として機能する導電体２４２ｂと、誘電体として機能する絶縁体１５３＿２及び絶縁体１５４＿２と、上部電極として機能する導電体１６０＿２と、を有する。すなわち、容量Ｃ１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　容量Ｃ１の上部電極、及び誘電体は、絶縁体２８０＿２、及び絶縁体２７５に形成された開口１５８内に配置される。すなわち、導電体１６０＿２、絶縁体１５３＿２、及び絶縁体１５４＿２は、開口１５８内に配置される。
　本実施の形態に示す、トランジスタＭ１及び容量Ｃ１を有するメモリセルＭＣは、記憶装置のメモリセルとして用いることができる。このとき、導電体２４２ａはセンスアンプに電気的に接続される場合があり、導電体２４２ａはビット線として機能する。ここで、図６Ａに示すように、容量Ｃ１は、少なくともその一部が、トランジスタＭ１が有する導電体２４２ｂと重なるように設けられる。よって、平面図において、占有面積を大きく増加させることなく容量Ｃ１を設けることができるため、本実施の形態に係る半導体装置を微細化又は高集積化させることができる。
＜＜半導体装置の作製方法例＞＞
　次に、図６Ａ乃至図６Ｄに示す、半導体装置ＤＥＶの記憶層ＡＬＹａの作製方法の例について説明する。なお、作製方法の例の説明では、図７Ａ乃至図１６Ｄを用いる。
　図７Ａ乃至図１６Ｄにおいて、それぞれのＡは平面模式図を示す。また、各図のＢは、それぞれのＡに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、トランジスタＭ１のチャネル長方向の断面模式図でもある。また、各図のＣは、それぞれのＡに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。また、各図のＤは、それぞれのＡに示す一点鎖線Ａ５−Ａ６の部位の断面模式図である。なお、各図のＡの平面模式図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又はＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法といった成膜方法を適宜用いて成膜することができる。
　まず、基板（図示しない）を準備し、当該基板の上方に絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１を形成する（図７Ａ乃至図７Ｄ参照）。
　例えば、当該基板上に絶縁体２８０＿１を成膜し、その後、絶縁体２８０＿１に対して、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１を形成する領域に開口を形成する。そして、開口を形成した後に、当該開口に絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１を順次成膜を行い、次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などの平坦化処理を行って、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１のそれぞれの一部を除去して、絶縁体２８０＿１を露出させればよい。これにより、導電体１６０＿１に形成した開口にのみ絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１を形成することができる。なお、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１の形成については、後述する絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２の形成方法を参照することができる（図１２Ａ乃至図１６Ｄ参照）。
　次に、絶縁体２８０＿１上、絶縁体１５３＿１上、絶縁体１５４＿１上、及び導電体１６０＿１上に絶縁体２２２＿１を成膜する（図７Ａ乃至図７Ｄ参照）。絶縁体２２２＿１として、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。又は、ハフニウムジルコニウム酸化物を用いることが好ましい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体は、酸素、水素、及び水に対するバリア性を有する。絶縁体２２２＿１が、水素及び水に対するバリア性を有することで、トランジスタＭ１の周辺に設けられた構造体に含まれる水素、及び水が、絶縁体２２２＿１を通じてトランジスタＭ１の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制できる。
　絶縁体２２２＿１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、絶縁体２２２＿１として、ＡＬＤ法を用いて、酸化ハフニウムを成膜する。特に、水素濃度の低減された酸化ハフニウムの形成方法を用いることが好ましい。
　なお、絶縁体２２２＿１に用いられる絶縁性材料には、比誘電率が高いｈｉｇｈ−ｋ材料を用いてもよい。比誘電率が高いｈｉｇｈ−ｋ材料としては、例えば、上述した酸化ハフニウムに加えて、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、及びマグネシウムから選ばれた一種、又は二種以上が含まれた金属酸化物が挙げられる。又は、絶縁体２２２＿１には、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、又はアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いてもよい。又は、絶縁体２２２＿１には、後述する絶縁体２５３、又は絶縁体２５４に適用できる材料を用いてもよい。また、絶縁体２２２＿１は、上述した材料から選ばれた２以上を有する積層構造としてもよい。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２２２＿１などに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、絶縁体２２２＿１の成膜後に、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２＿１に含まれる水、又は水素といった不純物を除去することなどができる。また、絶縁体２２２＿１として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体２２２＿１の一部が結晶化する場合がある。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２＿１上に絶縁膜２２４Ａｆを成膜する（図８Ａ乃至図８Ｄ参照）。絶縁膜２２４Ａｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、絶縁膜２２４Ａｆとして、スパッタリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２２４Ａｆ中の水素濃度を低減できる。絶縁膜２２４Ａｆは、後の工程で酸化物２３０ａと接するため、このように水素濃度が低減されていることが好適である。
　なお、絶縁膜２２４Ａｆには、酸化シリコン以外では、例えば、酸化窒化シリコンといった絶縁性材料を用いてもよい。
　次に、絶縁膜２２４Ａｆ上に、酸化膜２３０Ａｆと酸化膜２３０Ｂｆとをこの順に成膜する（図８Ａ乃至図８Ｄ参照）。なお、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆは、大気環境にさらさずに連続して成膜することが好ましい。大気環境にさらさずに成膜することで、酸化膜２３０Ａｆ上及び酸化膜２３０Ｂｆ上に大気環境からの不純物又は水分が付着することを防ぐことができ、酸化膜２３０Ａｆと酸化膜２３０Ｂｆとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆの成膜はスパッタリング法を用いる。
　例えば、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａｆの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、及び原子数比を適宜選択することで、酸化物２３０ａ、及び酸化物２３０ｂに求める特性に合わせて形成するとよい。
　なお、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆについて、各成膜工程の合間に膜中に水素が混入することを低減できる。
　なお、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆの成膜に、ＡＬＤ法を用いてもよい。酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆの成膜にＡＬＤ法を用いることで、アスペクト比の大きい溝又は開口に対しても、厚さの均一な膜を形成できる。また、ＰＥＡＬＤ法を用いることで、熱ＡＬＤ法に比べて低温で酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆを形成できる。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆ中の炭素、水、又は水素といった不純物を低減できる。このように膜中の不純物を低減することで、酸化膜２３０Ｂｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆ中の結晶領域を増大させ、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタＭ１の電気特性の面内ばらつきを低減できる。
　また、加熱処理を行うことで、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆ中の水素が絶縁体２２２＿１に移動し、絶縁体２２２＿１内に吸い取られる。別言すると、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆ中の水素が絶縁体２２２＿１に拡散する。従って、絶縁体２２２＿１の水素濃度は高くなるが、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆ中のそれぞれの水素濃度は低下する。
　特に、絶縁膜２２４Ａｆは、トランジスタＭ１のゲート絶縁体として機能し、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆは、トランジスタＭ１のチャネル形成領域として機能する。そのため、水素濃度が低減された絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ及び酸化膜２３０Ｂｆを有するトランジスタＭ１は、良好な信頼性を有するため好ましい。
　次に、リソグラフィ法を用いて、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆを帯状に加工して、絶縁層２２４Ａ、酸化物層２３０Ａ、及び酸化物層２３０Ｂを形成する（図９Ａ乃至図９Ｄ参照）。ここで、絶縁層２２４Ａ、酸化物層２３０Ａ、及び酸化物層２３０Ｂは、一点鎖線Ａ３−Ａ４に平行な方向（トランジスタＭ１のチャネル幅方向、又は図６Ａに示すＹ方向）に延在するように形成する。また、絶縁層２２４Ａ、酸化物層２３０Ａ、及び酸化物層２３０Ｂは、少なくとも一部が導電体１６０＿１と重なるように形成する。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２２４Ａｆ、酸化膜２３０Ａｆ、及び酸化膜２３０Ｂｆの加工は、それぞれ異なる条件で行ってもよい。
　なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、又は絶縁体を所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビーム又はイオンビームを用いてもよい。なお、電子ビーム又はイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、又はウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体又は導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｂｆ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０Ｂｆなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜２３０Ｂｆなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、絶縁体２２２＿１上及び酸化物層２３０Ｂ上に、導電膜２４２Ａｆと導電膜２４２Ｂｆとをこの順に成膜する（図１０Ａ乃至図１０Ｄ参照）。導電膜２４２Ａｆ及び導電膜２４２Ｂｆの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。例えば、導電膜２４２Ａｆとしてスパッタリング法を用いて窒化タンタルを成膜し、導電膜２４２Ｂｆとしてタングステンを成膜すればよい。なお、導電膜２４２Ａｆの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａｆを成膜してもよい。このような処理を行うことによって、酸化物層２３０Ｂの表面に吸着している水分及び水素を除去し、さらに酸化物層２３０Ａ及び酸化物層２３０Ｂ中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　なお、導電膜２４２Ａｆには、窒化タンタル以外では、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルとアルミニウムとを含む窒化物、チタンとアルミニウムとを含む窒化物といった導電性材料を用いてもよい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、又はランタンとニッケルとを含む酸化物といった導電性材料を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電膜２４２Ｂｆには、タングステン以外では、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金といった導電性材料を用いてもよい。例えば、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物といった導電性材料を用いてもよい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電膜２４２Ａｆと、導電膜２４２Ｂｆと、には、互いに適用できる材料を用いてもよい。また、導電膜２４２Ａｆと、導電膜２４２Ｂｆと、互いに同一の材料としてもよい。つまり、メモリセルＭＣにおいて、導電体２４２ａ１及び導電体２４２ａ２は１つの導電体としてもよい。同様に、導電体２４２ｂ１及び導電体２４２ｂ２は１つの導電体としてもよい。
　次に、リソグラフィ法を用いて、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆを加工して、島状の、絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂと、島状であって、開口を有する、導電層２４２Ａ、及び導電層２４２Ｂと、を形成する（図１１Ａ乃至図１１Ｄ参照）。例えば、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆを加工して、島状の、絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂと、一点鎖線Ａ１−Ａ２に平行な方向（トランジスタＭ１のチャネル長方向、又は図６Ａに示すＸ方向）に延在する導電層２４２Ａ、及び導電層２４２Ｂと、を形成した後、導電層２４２Ａ、及び導電層２４２Ｂを加工して、島状であって、開口を有する導電層２４２Ａ、及び導電層２４２Ｂを形成する。又は、例えば、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆを島状に加工して、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂを形成した後、導電層２４２Ａ、及び導電層２４２Ｂに開口を形成してもよい。
　ここで、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂは、少なくとも一部が導電体１６０＿１と重なるように形成する。また、導電層２４２Ａ及び導電層２４２Ｂに設ける開口は、酸化物２３０ｂと重ならない位置に形成される。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆの加工は、それぞれ異なる条件で行ってもよい。
　また、図１１Ｂ乃至図１１Ｄに示すように、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂの側面がテーパー形状になっていてもよい。絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂは、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。このように側面をテーパー形状にすることで、これより後の工程において、絶縁体２７５などの被覆性が向上し、鬆などの欠陥を低減できる。
　ただし、上記に限られず、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂの側面が、絶縁体２２２＿１の上面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタＭ１を設ける際に、小面積化及び高密度化が可能となる。
　また、上記エッチング工程で発生した副生成物が、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂの側面に層状に形成される場合がある。この場合、当該層状の副生成物が、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂと、絶縁体２７５の間に形成されることになる。よって、絶縁体２２２＿１の上面に接して形成された当該層状の副生成物は、除去することが好ましい。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂを覆って、絶縁体２７５を成膜する（図１２Ａ乃至図１２Ｄ参照）。ここで、絶縁体２７５は、絶縁体２２２＿１の上面及び絶縁体２２４の側面に接することが好ましい。絶縁体２７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。絶縁体２７５は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁体２７５として、ＡＬＤ法を用いて窒化シリコンを成膜すればよい。又は、絶縁体２７５として、スパッタリング法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコンを成膜すればよい。絶縁体２７５をこのような積層構造とすることで、水又は水素といった不純物、及び酸素の拡散を抑制する機能が向上することがある。
　このようにして、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂを、酸素の拡散を抑制する機能を有する、絶縁体２７５で覆うことができる。これにより、のちの工程で、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂに、後に形成される絶縁体２８０＿２などから酸素が直接拡散することを低減できる。
　次に、絶縁体２７５上に、絶縁体２８０＿２となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。当該絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０＿２を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０＿２中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２７５の表面などに吸着している水分及び水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、及び絶縁体２２４中の水分濃度及び水素濃度を低減できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
　なお、絶縁体２８０＿２となる絶縁膜には、誘電率が低い材料を用いることが好ましい。具体的には、誘電率が低い材料としては、例えば、酸化シリコン又は酸化窒化シリコンが挙げられる。また、誘電率が低い材料としては、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素とを添加した酸化シリコン、又は空孔を有する酸化シリコンも挙げられる。
　また、絶縁体２８０＿２となる絶縁膜には、窒化酸化シリコン又は窒化シリコンを用いてもよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　次に、絶縁体２８０＿２となる絶縁膜にＣＭＰ法などの平坦化処理を行い、上面が平坦な絶縁体２８０＿２を形成する（図１２Ａ乃至図１２Ｄ参照）。なお、絶縁体２８０＿２上に、例えば、スパッタリング法によって窒化シリコンを成膜し、該窒化シリコンを絶縁体２８０＿２に達するまで、ＣＭＰ処理を行ってもよい。
　次に、導電体１６０＿１と酸化物２３０とが重なる領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部、導電層２４２Ａの一部、及び導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口２５８を形成する。開口２５８の形成によって、導電層２４２Ａから導電体２４２ａ１及び導電体２４２ｂ１を形成し、導電層２４２Ｂから導電体２４２ａ２及び導電体２４２ｂ２を形成することができる（図１３Ａ乃至図１３Ｄ参照）。
　また、絶縁体２８０＿２の一部、絶縁体２７５の一部、及び導電層２４２Ｂの一部の加工は、ドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で行ってもよい。例えば、絶縁体２８０＿２の一部をドライエッチング法で加工し、絶縁体２７５の一部をウェットエッチング法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
　開口２５８は、図１３Ａ及び図１３Ｃに示すように、一点鎖線Ａ３−Ａ４に平行な方向（トランジスタのチャネル幅方向、又は図６Ａ及び図６Ｃに示すＹ方向）に延在して形成される構成にすることが好ましい。このように、開口２５８を形成することで、後に形成される、導電体２６０を上記方向に延在して設けることができ、導電体２６０を配線として機能させることができる。また、開口２５８は、導電体１６０＿１と重なるように形成することが好ましい。
　開口２５８の幅は、トランジスタＭ１のチャネル長に反映されるため、微細であることが好ましい。例えば、開口２５８の幅が、１ｎｍ以上、又は５ｎｍ以上であって、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であることが好ましい。このように、開口２５８を微細に加工するには、ＥＵＶ光などの短波長の光、又は電子ビームを用いたリソグラフィ法を用いることが好ましい。
　開口２５８を微細に加工する場合、絶縁体２８０＿２の一部、絶縁体２７５の一部、導電層２４２Ｂの一部、及び導電層２４２Ａの一部の加工は、異方性エッチングを用いて行うことが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているので好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。
　異方性エッチングを用いて、絶縁体２８０＿２、絶縁体２７５、導電層２４２Ｂ、及び導電層２４２Ａを加工することで、導電体２４２ａ及び導電体２４２ｂの互いに対向する側面が、それぞれ酸化物２３０ｂの上面に対して概略垂直になるように形成することができる。このような構成にすることで、導電体２４２ａの端部付近の酸化物２３０の領域、及び導電体２４２ｂの端部付近の酸化物２３０の領域に所謂Ｌｏｆｆ領域が形成されることを低減できる。よって、トランジスタＭ１の周波数特性を向上させ、本発明の一態様に係る半導体装置の動作速度を向上させることができる。
　ただし、上記に限られず、絶縁体２８０＿２、絶縁体２７５、及び導電体２４２（導電体２４２ａ及び導電体２４２ｂ）の側面がテーパー形状となる場合がある。また、絶縁体２８０＿２のテーパー角が、導電体２４２のテーパー角より大きくなる場合がある。また、開口２５８を形成する際に、酸化物２３０ｂの上部が除去される場合がある。
　上記エッチング処理によって、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２の側面、絶縁体２８０＿２の側面などへの不純物の付着又はこれらの内部への該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライエッチングで酸化物２３０ｂの表面に損傷領域が形成される場合がある。このような損傷領域を除去してもよい。当該不純物としては、絶縁体２８０＿２、絶縁体２７５、導電層２４２Ｂ、及び導電層２４２Ａに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガス又は液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、又は塩素が挙げられる。
　特に、アルミニウム、シリコンなどの不純物は、酸化物２３０ｂの結晶性を低下させる場合がある。よって、酸化物２３０ｂの表面及びその近傍において、アルミニウム、シリコンなどの不純物は除去されることが好ましい。また、当該不純物の濃度は低減されていることが好ましい。例えば、酸化物２３０ｂ表面及びその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよく、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
　なお、アルミニウム又はシリコンといった不純物により、酸化物２３０ｂの結晶性が低い領域では、結晶構造の緻密さが低下しているため、ＶＯＨ（ＶＯは酸素欠損であり、ＶＯＨはＶＯに水素が入った欠陥を指す）が多量に形成され、トランジスタがノーマリーオン（ゲートとソース間に０Ｖの電圧を印加した場合にチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。よって、酸化物２３０ｂの結晶性が低い領域は、低減されていること、又は除去されていることが好ましい。
　これに対して、酸化物２３０ｂに層状のＣＡＡＣ構造を有していることが好ましい。特に、酸化物２３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで、トランジスタＭ１において、導電体２４２ａ又は導電体２４２ｂ、及びその近傍がドレインとして機能する。つまり、導電体２４２ａ（導電体２４２ｂ）の下端部近傍の、酸化物２３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物２３０ｂの結晶性の低い領域が除去され、ＣＡＡＣ構造を有することで、トランジスタＭ１の電気特性の変動をさらに抑制することができる。また、トランジスタＭ１の信頼性を向上させることができる。
　上記エッチング工程で酸化物２３０ｂ表面に付着した不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
　ウェット洗浄には、アンモニア水、シュウ酸、リン酸、及びフッ化水素酸から選ばれた一以上を炭酸水又は純水で希釈した水溶液を用いることができる。又は、ウェット洗浄には、純水、又は炭酸水を用いて行ってもよい。又は、これらの水溶液、純水、又は炭酸水を用いた超音波洗浄を行ってもよい。又は、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　なお、超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低減することができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、又は希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、又は炭酸水を用いた処理を行ってもよい。
　上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着又は内部に拡散した不純物を除去することができる。さらに、酸化物２３０ｂの結晶性を高めることができる。
　上記エッチング後、又は上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａ及び酸化物２３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０ｂの結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。又は、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　次に、導電層２４２Ａと導電層２４２Ｂと絶縁体２２２＿１とが重なり、かつ導電体１６０＿１と酸化物２３０とが重ならない領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部を加工して、導電層２４２Ｂ（導電体２４２ｂ２）に達する開口１５８を形成する（図１３Ａ乃至図１３Ｄ参照）。
　また、開口１５８の形成には、開口２５８の形成と同様に、ドライエッチング法、又はウェットエッチング法を用いることができる。例えば、絶縁体２８０＿２の一部をドライエッチング法で加工し、絶縁体２７５の一部をウェットエッチング法で加工してもよい。
　開口１５８は、図１３Ａ及び図１３Ｄに示すように、一点鎖線Ａ５−Ａ６に平行な方向（トランジスタのチャネル幅方向、又は図６Ａ及び図１３Ｄに示すＹ方向）に延在して形成される構成にすることが好ましい。このように、開口１５８を形成することで、後に形成される、導電体１６０＿２を上記方向に延在して設けることができ、導電体１６０＿２を配線として機能させることができる。
　なお、開口１５８と開口２５８のそれぞれは、互いに一括で形成してもよく、又は、開口１５８と開口２５８の一方を先に形成し、その後に他方を形成してもよい。なお、開口２５８は、開口２５８の底部に酸化物２３０ｂが露出するように形成され、開口１５８は、開口１５８の底部に導電体２４２ｂ２が露出するように形成されることが好ましい。このため、開口１５８と開口２５８のそれぞれの形成には、互いに異なる条件の加工方法を用いることが好ましい。
　次に、絶縁膜２５３Ａを成膜する（図１４Ａ乃至図１４Ｄ参照）。絶縁膜２５３Ａは、後の工程で絶縁体２５３、及び絶縁体１５３＿２となる絶縁膜である。絶縁膜２５３Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて成膜することができる。絶縁膜２５３ＡはＡＬＤ法を用いて成膜することが好ましい。上記の通り、絶縁膜２５３Ａは薄い膜厚で成膜することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば、酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１４Ｂ及び図１４Ｃに示すように、絶縁膜２５３Ａは、開口２５８と開口１５８のそれぞれの底面及び側面に、被覆性良く成膜される必要がある。開口２５８において、酸化物２３０の上面及び側面に、被覆性良く成膜されることが好ましい。また、開口１５８において、導電体２４２ｂの上面及び側面に、被膜性良く成膜されることが好ましい。ＡＬＤ法を用いることで、開口２５８と開口１５８のそれぞれの底面及び側面において、原子の層を一層ずつ堆積させることができるため、絶縁膜２５３Ａをそれぞれの開口に対して良好な被覆性で成膜できる。
　また、絶縁膜２５３ＡをＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物２３０ｂに拡散する水素を低減できる。
　本実施の形態では、絶縁膜２５３Ａとして酸化ハフニウムを熱ＡＬＤ法によって成膜する。
　又は、絶縁膜２５３Ａに用いられる絶縁性材料には、比誘電率が高いｈｉｇｈ−ｋ材料を用いてもよい。比誘電率が高いｈｉｇｈ−ｋ材料としては、例えば、上述した酸化ハフニウムに加えて、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、及びマグネシウムから選ばれた一種、又は二種以上が含まれた金属酸化物が挙げられる。又は、絶縁膜２５３Ａには、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いてもよい。
　また、絶縁膜２５３Ａには、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンといった絶縁性材料を用いることができる。又は、絶縁膜２５３Ａには、フッ素を添加した酸化シリコン、又は炭素を添加した酸化シリコンといった絶縁性材料を用いることができる。又は、絶縁膜２５３Ａには、炭素及び窒素を添加した酸化シリコンを用いることができる。又は、絶縁膜２５３Ａには、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。又は、絶縁膜２５３Ａは、上述した材料から選ばれた２つ以上を有する積層構造としてもよい。
　次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい（図１４Ａ乃至図１４Ｄ参照）。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。なお、絶縁膜２５３Ａを積層構造とする場合、絶縁膜２５３Ａの一部を成膜した段階で、マイクロ波処理を行ってもよい。例えば、絶縁膜２５３Ａが酸化シリコン膜又は酸化窒化シリコン膜を含む場合、酸化シリコン膜又は酸化窒化シリコン膜を成膜した段階で当該マイクロ波処理を行ってもよい。
　図１４Ｂ乃至図１４Ｄに示す点線の矢印は、マイクロ波若しくはＲＦといった高周波、酸素プラズマ、酸素ラジカルなどを示す。マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物２３０ｂ中に導くことができる。プラズマ、マイクロ波などの作用により、導電体２４２ａ、及び導電体２４２ｂに重ならない酸化物２３０の領域に含まれるＶＯＨを分断し、水素を当該領域から除去することができる。つまり、当該領域に含まれるＶＯＨを低減できる。これにより、当該領域における、酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、当該領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、当該領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　また、図１４Ｂ乃至図１４Ｄに示すように、導電体２４２ａ及び導電体２４２ｂは、マイクロ波又はＲＦといった高周波、酸素プラズマなどの作用を遮蔽するため、これらの作用は導電体２４２ａ又は導電体２４２ｂに重なる酸化物２３０ｂの領域には及ばない。これにより、マイクロ波処理によって、当該領域で、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないため、キャリア濃度の低下を防ぐことができる。
　また、導電体２４２ａ及び導電体２４２ｂの側面に接して、酸素に対するバリア性を有する絶縁体２５３が設けられている。これにより、マイクロ波処理によって、導電体２４２ａ及び導電体２４２ｂの側面に酸化膜が形成されることを抑制できる。
　また、絶縁体２５３の膜質を向上させることができるため、トランジスタＭ１の信頼性が向上する。
　以上のようにして、導電体２４２ａ及び導電体２４２ｂに重ならない酸化物２３０の領域で選択的に酸素欠損及びＶＯＨを除去して、当該領域をｉ型又は実質的にｉ型とすることができる。さらに、ソース領域又はドレイン領域として機能する、導電体２４２ａ、及び導電体２４２ｂに重なる酸化物２３０の領域に過剰な酸素が供給されることを抑制し、導電性を維持することができる。これにより、トランジスタＭ１の電気特性の変動を抑制し、基板面内でトランジスタＭ１の電気特性がばらつくことを抑制できる。
　なお、マイクロ波処理では、マイクロ波と酸化物２３０ｂ中の分子の電磁気的な相互作用により、酸化物２３０ｂに直接的に熱エネルギーを伝達する場合がある。この熱エネルギーにより、酸化物２３０ｂが加熱される場合がある。このような加熱処理をマイクロ波アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素アニールと同等の効果が得られる場合がある。また、酸化物２３０ｂに水素が含まれる場合、この熱エネルギーが酸化物２３０ｂ中の水素に伝わり、これにより活性化した水素が酸化物２３０ｂから放出される場合がある。
　なお、絶縁膜２５３Ａの成膜後に行うマイクロ波処理は行わずに、絶縁膜２５３Ａの成膜前にマイクロ波処理を行ってもよい。
　また、絶縁膜２５３Ａの成膜後のマイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜２５３Ａ中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素を効率よく除去できる。また、水素の一部は、導電体２４２（導電体２４２ａ及び導電体２４２ｂ）にゲッタリングされる場合がある。又は、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜２５３Ａ中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素をさらに効率よく除去できる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上記マイクロ波処理、すなわちマイクロ波アニールが該加熱処理を兼ねてもよい。マイクロ波アニールにより、酸化物２３０ｂなどが十分加熱される場合、該加熱処理を行わなくてもよい。
　また、マイクロ波処理を行って絶縁膜２５３Ａの膜質を改質することで、水素又は水といった不純物の拡散を抑制できる。従って、導電体２６０となる導電膜の成膜などの後工程、又は熱処理などの後処理により、絶縁体２５３を介して、水素又は水といった不純物が、酸化物２３０ｂ、酸化物２３０ａなどへ拡散することを抑制できる。
　次に、絶縁体２５４及び絶縁体１５４＿２となる絶縁膜２５４Ａを成膜する（図１５Ａ乃至図１５Ｄ参照）。絶縁膜２５４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いることができる。絶縁膜２５４Ａは、絶縁膜２５３Ａと同様にＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、絶縁膜２５４Ａを薄い膜厚で被覆性良く成膜することができる。本実施の形態では、絶縁膜２５４Ａとして窒化シリコンをＰＥＡＬＤ法で成膜する。
　なお、絶縁膜２５４Ａには、絶縁膜２５３Ａに適用できる絶縁性材料を用いてもよい。
　また、絶縁膜２５４Ａは、絶縁膜２５３Ａと同一の材料としてもよい。つまり、メモリセルＭＣにおいて、絶縁体２５３及び絶縁体２５４は１つの絶縁体としてもよい。同様に、絶縁体１５３＿１及び絶縁体１５４＿１は１つの絶縁体としてもよく、絶縁体１５３＿２及び絶縁体１５４＿２は１つの絶縁体としてもよい。
　次に、導電体２６０ａ及び導電体１６０ａ＿２となる導電膜２６０Ａと、導電体２６０ｂ及び導電体１６０ｂ＿２となる導電膜２６０Ｂをこの順に成膜する（図１５Ａ乃至図１５Ｄ参照）。導電体２６０ａとなる導電膜、及び導電体２６０ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電体２６０ａとなる導電膜２６０Ａとして窒化チタンを成膜し、ＣＶＤ法を用いて、導電体２６０ｂとなる導電膜２６０Ｂとしてタングステンを成膜する。
　なお、導電膜２６０Ａには、窒化チタン以外では、タンタル、窒化タンタル、チタン、ルテニウム、又は酸化ルテニウムといった導電性材料を用いてもよい。又は、導電膜２６０Ａには、上述した材料から選ばれた２つ以上を有する積層構造を用いてもよい。また、導電膜２６０Ｂは、タングステン以外では、銅又はアルミニウムといった導電性材料を用いてもよい。又は、導電膜２６０Ｂには、上述した材料から選ばれた２つ以上を有する積層構造を用いてもよい。
　次に、ＣＭＰ法などの平坦化処理によって、絶縁膜２５３Ａ、絶縁膜２５４Ａ、導電体２６０ａ、及び導電体２６０ｂを、絶縁体２８０＿２が露出するまで研磨する。つまり、絶縁膜２５３Ａ、絶縁膜２５４Ａ、導電体２６０ａ、及び導電体２６０ｂの、開口２５８及び開口１５８のそれぞれから露出した部分を除去する。これによって、開口２５８の中に、絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成し、開口１５８の中に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成する（図１６Ａ乃至図１６Ｄ参照）。
　これにより、絶縁体２５３は、酸化物２３０ｂに重畳する開口２５８の内壁及び側面に接して設けられる。また、導電体２６０は、絶縁体２５３及び絶縁体２５４を介して、開口２５８を埋め込むように配置される。このようにして、トランジスタＭ１が形成される。
　また、絶縁体１５３＿２は、導電体２４２ｂに重畳する開口１５８の内壁及び側面に接して設けられる。また、導電体１６０＿２は、絶縁体１５３＿２及び絶縁体１５４＿２を介して、開口１５８を埋め込むように配置される。このようにして、容量Ｃ１が形成される。
　次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２８０＿２中の水分濃度及び水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２２２＿２の成膜を行ってもよい。
　次に、絶縁体２５３上、絶縁体２５４上、導電体２６０上、絶縁体１５３＿２上、絶縁体１５４＿２上、導電体１６０＿２上、及び絶縁体２８０＿２上に、絶縁体２２２＿２を形成する（図６Ａ乃至図６Ｄ参照）。絶縁体２２２＿２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。絶縁体２２２＿２の成膜は、例えば、絶縁体２２２＿１と同様に、ＡＬＤ法を用いて、水素濃度の低減された酸化ハフニウムを成膜することが好ましい。
　以上により、図２に示すメモリセルＭＣａ又はメモリセルＭＣｂを有する半導体装置を作製できる。図６Ａ乃至図１６Ｄに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、容量Ｃ１とトランジスタＭ１を同一の工程で作製できる。これにより、容量Ｃ１とトランジスタＭ１を有する半導体装置の作製工程を低減できる。
　また、図２に示すメモリセルＭＣａ又はメモリセルＭＣｂを有する半導体装置は、メモリセルの占有面積を小さくすることができる。つまり、当該半導体装置の記録密度を高めることができる。
　なお、本発明の一態様に係る、半導体装置の作製方法は、図６Ａ乃至図１６Ｄに示した方法に限定されない。半導体装置の作製方法は、状況に応じて、材料及び工程を変更してもよい。
　例えば、図１２Ａ乃至図１２Ｄにおいて、絶縁体２８０＿２を形成した後は、図１７Ａ乃至図２１Ｄに示す作製工程で、半導体装置を作製してもよい。
　図１２Ａ乃至図１２Ｄにおいて、絶縁体２８０＿２を形成した後は、導電体１６０＿１と酸化物２３０とが重なる領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部、導電層２４２Ａの一部、及び導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口２５８を形成する。開口２５８の形成によって、導電層２４２Ａから導電体２４２ａ１及び導電体２４２ｂ１を形成し、導電層２４２Ｂから導電体２４２ａ２及び導電体２４２ｂ２を形成することができる（図１７Ａ乃至図１７Ｄ参照）。なお、具体的な工程については、図１３Ａ乃至図１３Ｄの説明を参照することができる。
　また、開口２５８の形成後は、図１４Ａ乃至図１４Ｄと同様に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。
　次に、絶縁体２８０＿２上と、酸化物２３０上と、に絶縁膜２５３Ａ、絶縁膜２５４Ａ、導電膜２６０Ａ、及び導電膜２６０Ｂをこの順に形成する（図１８Ａ乃至図１８Ｄ参照）。なお、具体的な工程については、図１５Ａ乃至図１５Ｄの説明を参照することができる。
　その後、ＣＭＰ法などの平坦化処理によって、絶縁膜２５３Ａ、絶縁膜２５４Ａ、導電体２６０ａ、及び導電体２６０ｂを、絶縁体２８０＿２が露出するまで研磨する。これによって、開口２５８の中に、絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成する（図１９Ａ乃至図１９Ｄ参照）。なお、具体的な工程については、図１６Ａ乃至図１６Ｄの説明を参照することができる。これにより、トランジスタＭ１のゲートに相当する。
　図１９Ａ乃至図１９Ｄにおいて、絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成した後は、導電体２４２ｂと絶縁体２２２＿１とが重なり、かつ導電体１６０＿１と酸化物２３０とが重ならない領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部を加工して、導電体２４２ｂ（導電体２４２ｂ２）に達する開口１５８を形成する（図２０Ａ乃至図２０Ｄ参照）。なお、具体的な工程については、図１３Ａ乃至図１３Ｄの説明を参照することができる。
　次に、絶縁体２８０＿２上と、導電体２４２ｂ上（導電体２４２ｂ２上）と、に絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂをこの順に形成する（図２１Ａ乃至図２１Ｄ参照）。絶縁膜１５３Ａは、例えば、絶縁膜２５３Ａに適用できる材料を用いることができる。また、絶縁膜１５４Ａは、例えば、絶縁膜２５４Ａに適用できる材料を用いることができる。また、導電膜１６０Ａは、例えば、導電膜２６０Ａに適用できる材料を用いることができる。また、導電膜１６０Ｂは、例えば、導電膜２６０Ｂに適用できる材料を用いることができる。なお、具体的な工程については、図１５Ａ乃至図１５Ｄの説明を参照することができる。
　その後、ＣＭＰ法などの平坦化処理によって、絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、絶縁体２８０＿２が露出するまで研磨する。これによって、開口１５８の中に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成する。なお、図２１Ａ乃至図２１Ｄに示した半導体装置は、平坦化処理によって、図１６Ａ乃至図１６Ｄに示した構成とほぼ同一となる。なお、平坦化処理の具体的な工程については、図１６Ａ乃至図１６Ｄの説明を参照することができる。
　上記のとおり、図１２Ａ乃至図１２Ｄにおいて、絶縁体２８０＿２を形成した後は、図１７Ａ乃至図２１Ｄに示す作製工程を行うことでも、本発明の一態様の半導体装置を作製することができる。また、本発明の一態様に係る、半導体装置の作製方法は、先に開口１５８を形成して、開口１５８内に絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成して、その後に、開口２５８を形成して、開口２５８内に絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成する順番としてもよい（図示しない）。
＜半導体装置の変形例＞
　以下では、図２の断面構成例とは異なる、本発明の一態様である半導体装置ＤＥＶの構成例について説明する。
　図２２の断面模式図は、図２に示す半導体装置ＤＥＶの変形例である。具体的には、図２２に示す半導体装置ＤＥＶは、導電体２４２ｂ及び酸化物２３０と、容量Ｃ１と、が互いに重畳している点で、図２の半導体装置ＤＥＶと異なっている。
　また、図２３は、図２２の半導体装置ＤＥＶの構成例を示した斜視模式図である。なお、図２３では、記憶層ＡＬＹａと記憶層ＡＬＹｂとの積層構造を見易くするため、後述する絶縁体２２２＿１及び絶縁体２２２＿２のハッチングを意図的に無くし、かつ絶縁体２７５を図示していない。
　また、図２２の半導体装置ＤＥＶは、図４と同様に導電体２４２ａ上にプラグ又は配線として機能する導電体が設けられ、かつ当該導電体上に配線が設けられている構成としてもよい。例えば、図２４に示す半導体装置ＤＥＶは、図２２の半導体装置ＤＥＶの変形例であって、導電体２４２ａ上に、プラグ又は配線として機能する導電体２７０が設けられ、導電体２７０上、及び絶縁体２２２＿２上に、配線として機能する導電体２４２ｃが設けられている。なお、導電体２４２ｃは、記憶層ＡＬＹｂのメモリセルＭＣｂに含まれている導電体２４２ａ及び導電体２４２ｂと同時に形成することができる。また、導電体２４２ｃは、導電体２４２ａ及び導電体２４２ｂと同じ材料を用いることができる。また、導電体２４２ｃは、記憶層ＡＬＹａにおける配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］のいずれか一の配線として機能する。
＜＜メモリセルの構成例＞＞
　次に、図２２に示す半導体装置ＤＥＶのメモリセルの構成例について説明する。
　図２５Ａ乃至図２５Ｄは、図２２の半導体装置ＤＥＶにおける、トランジスタＭ１、容量Ｃ１を有するメモリセルＭＣの平面模式図及び断面模式図である。図２５Ａは、メモリセルＭＣの平面模式図である。また、図２５Ｂ乃至図２５Ｄは、メモリセルＭＣの断面模式図である。ここで、図２５Ｂは、図２５Ａに示す一点鎖線Ａ１−Ａ２の部位の断面図であり、トランジスタＭ１のチャネル長方向の断面図でもある。また、図２５Ｃは、図２５Ａに示す一点鎖線Ａ３−Ａ４の部位の断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。また、図２５Ｄは、図２５Ａに示す一点鎖線Ａ５−Ａ６の部位の断面図であり、容量Ｃ１の断面模式図でもある。なお、図２５Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセルＭＣは、基板（図示せず）上の絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１（導電体１６０ａ＿１及び導電体１６０ｂ＿１）を有する。また、メモリセルＭＣは、絶縁体２８０＿１上、絶縁体１５３＿１上、絶縁体１５４＿１上、及び導電体１６０＿１上の絶縁体２２２＿１を有する。また、メモリセルＭＣは、絶縁体２２２＿１上のうち導電体１６０＿１と重なる範囲を含む領域に絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有する。また、メモリセルＭＣは、酸化物２３０ｂ上の導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）と、導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、を有する。また、メモリセルＭＣは、絶縁体２２２＿１上、絶縁体２２４の側面上、酸化物２３０の側面上、導電体２４２ａの側面上、及び導電体２４２ｂ上の絶縁体２７５と、絶縁体２７５上の絶縁体２８０＿２と、を有する。また、メモリセルＭＣは、酸化物２３０ｂ上のうち導電体１６０＿１と重なる領域に位置する絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を有する。また、メモリセルＭＣは、導電体２４２ｂ上のうち導電体１６０＿１と重ならない領域に位置する絶縁体１５３＿２と、絶縁体１５３＿２上の絶縁体１５４＿２と、絶縁体１５４＿２上の導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）と、を有する。また、メモリセルＭＣは、絶縁体２８０＿２上、絶縁体２５３上、絶縁体２５４上、導電体２６０上、絶縁体１５３＿２上、絶縁体１５４＿２上、及び導電体１６０＿２上の絶縁体２２２＿２を有する。特に、トランジスタＭ１及び容量Ｃ１の一方又は双方は、絶縁体２８０＿２に埋め込まれて配置されている。
　なお、図２５Ａ乃至図２５Ｄに図示している、絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、導電体１６０＿１、絶縁体２２２＿１、絶縁体２２４と、酸化物２３０と、導電体２４２ａ、導電体２４２ｂ、絶縁体２７５、絶縁体２８０＿２、絶縁体２５３、絶縁体２５４、導電体２６０、絶縁体１５３＿２、絶縁体１５４＿２、導電体１６０＿２、及び絶縁体２２２＿２のそれぞれは、図６Ａ乃至図６Ｄに示した絶縁体、導電体、及び酸化物の説明を援用する。
　また、図２５Ａ乃至図２５Ｄでは、図示していないが、導電体２４２ａ及び導電体２４２ｂは、絶縁体２２４の側面上、酸化物２３０ａの側面上、及び酸化物２３０の側面上にも設けられていてもよい。また、同様に、導電体２４２ａ及び導電体２４２ｂは、絶縁体２２２＿１上にも設けられていてもよい。導電体２４２ａ及び導電体２４２ｂを絶縁体２２４の側面上、酸化物２３０ａの側面上、酸化物２３０の側面上、及び絶縁体２２２＿１上に設けることによって、絶縁体２２４の側面上、酸化物２３０ａの側面上、酸化物２３０の側面上、及び絶縁体２２２＿１上に設けられた導電体２４２ａ、及び導電体２４２ｂは、トランジスタＭ１のソース電極又はドレイン電極の一方に電気的に接続される配線とすることができる。また、この場合、当該配線はビット線として機能する。
＜＜半導体装置の作製方法例＞＞
　次に、図２５Ａ乃至図２５Ｄに示す、半導体装置ＤＥＶの記憶層ＡＬＹａの作製方法の例について説明する。なお、作製方法の例の説明では、図２６Ａ乃至図３１Ｄを用いる。
　図２６Ａ乃至図３１Ｄにおいて、それぞれのＡは平面模式図を示す。また、各図のＢは、それぞれのＡに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、トランジスタＭ１のチャネル長方向の断面模式図でもある。また、各図のＣは、それぞれのＡに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。また、各図のＤは、それぞれのＡに示す一点鎖線Ａ５−Ａ６の部位の断面模式図である。なお、各図のＡの平面模式図では、図の明瞭化のために一部の要素を省いている。
　なお、図２２の半導体装置ＤＥＶのメモリセルの作製方法において、図２の半導体装置ＤＥＶのメモリセルの作製方法と内容が重複する箇所については、説明を省略する場合がある。また、図２２の半導体装置ＤＥＶのメモリセルの作製方法は、図２の半導体装置ＤＥＶのメモリセルの作製方法を援用することができる。
　まず、基板（図示しない）を準備し、当該基板の上方に絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１を形成する（図２６Ａ乃至図２６Ｄ参照）。なお、絶縁体２８０＿１、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１の形成方法については、図７Ａ乃至図７Ｄにおける説明を参照することができる。
　また、絶縁体２８０＿１上、絶縁体１５３＿１上、絶縁体１５４＿１上、及び導電体１６０＿１上に絶縁体２２２＿１を成膜する（図２６Ａ乃至図２６Ｄ参照）。なお、絶縁体２２２＿１の形成方法については、図７Ａ乃至図７Ｄにおける説明を参照することができる。
　次に、絶縁体２２２＿１上に絶縁層２２４Ａ、酸化物層２３０Ａ、及び酸化物層２３０Ｂを形成する（図２６Ａ乃至図２６Ｄ参照）。具体的には、図８Ａ乃至図８Ｄにおける説明のとおり、絶縁層２２４Ａとなる絶縁膜、酸化物層２３０Ａとなる酸化膜、及び酸化物層２３０Ｂとなる酸化膜をこの順に形成し、その後、図９Ａ乃至図９Ｄにおける説明のとおり、絶縁層２２４Ａとなる絶縁膜、酸化物層２３０Ａとなる酸化膜、及び酸化物層２３０Ｂのそれぞれを、リソグラフィ法などを用いて加工すればよい。なお、図２６Ａ乃至図２６Ｄにおける形成方法は、後に容量Ｃ１が形成される領域、例えば、導電体１６０＿１と重ならない領域にも、絶縁層２２４Ａ、酸化物層２３０Ａ、及び酸化物層２３０Ｂが形成されている点で、図９Ａ乃至図９Ｄにおける形成方法と異なっている。
　次に、絶縁体２２２＿１上及び酸化物層２３０Ｂ上に、導電膜２４２Ａｆと導電膜２４２Ｂｆとをこの順に成膜する（図２７Ａ乃至図２７Ｄ参照）。なお、導電膜２４２Ａｆ及び導電膜２４２Ｂｆの形成方法については、図１０Ａ乃至図１０Ｄにおける説明を参照することができる。
　次に、リソグラフィ法を用いて、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆを加工して、島状の、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂを形成する（図２８Ａ乃至図２８Ｄ参照）。なお、絶縁層２２４Ａ、酸化物層２３０Ａ、酸化物層２３０Ｂ、導電膜２４２Ａｆ、及び導電膜２４２Ｂｆの加工については、図１１Ａ乃至図１１Ｄにおける説明を参照することができる。
　なお、図２８Ａ乃至図２８Ｄには図示していないが、絶縁体２２２＿１上、絶縁体２２４の側面上、酸化物２３０ａの側面上、及び酸化物２３０ｂの側面上に導電層２４２Ａ、及び導電層２４２Ｂが形成されるように加工が行われてもよい。絶縁体２２２＿１上、絶縁体２２４の側面上、酸化物２３０ａの側面上、及び酸化物２３０ｂの側面上に形成された導電層２４２Ａ及び導電層２４２Ｂは、例えば、配線として機能する。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ａ、及び導電層２４２Ｂを覆って、絶縁体２７５を成膜し、また、絶縁体２７５上に絶縁体２８０＿２となる絶縁膜を成膜する。その後、絶縁体２８０＿２となる絶縁膜にＣＭＰ法などの平坦化処理を行い、上面が平坦な絶縁体２８０＿２を形成する（図２９Ａ乃至図２９Ｄ参照）。なお、絶縁体２７５及び絶縁体２８０＿２の形成方法については、図１２Ａ乃至図１２Ｄにおける説明を参照することができる。
　次に、導電体１６０＿１と酸化物２３０とが重なる領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部、導電層２４２Ａの一部、及び導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口２５８を形成する。開口２５８の形成によって、導電層２４２Ａから導電体２４２ａ１及び導電体２４２ｂ１を形成し、導電層２４２Ｂから導電体２４２ａ２及び導電体２４２ｂ２を形成することができる（図３０Ａ乃至図３０Ｄ参照）。なお、開口２５８の形成方法については、図１３Ａ乃至図１３Ｄにおける説明を参照することができる。
　また、導電層２４２Ａと導電層２４２Ｂと絶縁体２２２＿１とが重なり、かつ導電体１６０＿１と酸化物２３０とが重ならない領域において、絶縁体２８０＿２の一部、絶縁体２７５の一部を加工して、導電層２４２Ｂ（導電体２４２ｂ２）に達する開口１５８を形成する（図３０Ａ乃至図３０Ｄ参照）。なお、開口１５８の形成方法については、図１３Ａ乃至図１３Ｄにおける説明を参照することができる。
　なお、開口１５８と開口２５８のそれぞれは、互いに一括で形成してもよく、又は、開口１５８と開口２５８の一方を先に形成し、その後に他方を形成してもよい。なお、開口２５８は、開口２５８の底部に酸化物２３０ｂが露出するように形成され、開口１５８は、開口１５８の底部に導電体２４２ｂ２が露出するように形成されることが好ましい。このため、開口１５８と開口２５８のそれぞれの形成には、互いに異なる条件の加工方法を用いることが好ましい。
　続いて、絶縁体２８０＿２上と、開口２５８の底面上及び側面上と、開口１５８の底面上及び側面上と、に絶縁体２５３となる絶縁膜を成膜する。また、絶縁体２５３となる絶縁膜の成膜後には、マイクロ波処理を行ってもよい。その後、絶縁体２５３となる絶縁膜上に、絶縁体２５４となる絶縁膜と、導電体２６０及び導電体１６０＿２となる導電膜と、をこの順に成膜する。また、導電体２６０及び導電体１６０＿２となる導電膜の形成後に、ＣＭＰ法などの平坦化処理によって、絶縁体２５３となる絶縁膜と、絶縁体２５４となる絶縁膜と、導電体２６０及び導電体１６０＿２となる導電膜と、が露出するまで研磨する。つまり、絶縁体２５３となる絶縁膜と、絶縁体２５４となる絶縁膜と、導電体２６０及び導電体１６０＿２となる導電膜と、の開口２５８及び開口１５８のそれぞれから露出した部分を除去する。これによって、開口２５８の中に、絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成し、開口１５８の中に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成する（図３１Ａ乃至図３１Ｄ参照）。なお、絶縁体２５３、絶縁体２５４、導電体２６０、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２の形成方法については、図１４Ａ乃至図１６Ｄにおける説明を参照することができる。
　次に、絶縁体２５３上、絶縁体２５４上、導電体２６０上、絶縁体１５３＿２上、絶縁体１５４＿２上、導電体１６０＿２上、及び絶縁体２８０＿２上に、絶縁体２２２＿２を形成する（図２５Ａ乃至図２５Ｄ参照）。なお、絶縁体２２２＿２の形成方法については、図１６Ａ乃至図１６Ｄの後に行われる絶縁体２２２＿２の形成方法の説明を参照することができる。
　以上により、図２２に示すメモリセルＭＣａ又はメモリセルＭＣｂを有する半導体装置を作製できる。図２５Ａ乃至図３１Ｄに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、容量Ｃ１とトランジスタＭ１を同一の工程で作製できる。これにより、容量Ｃ１とトランジスタＭ１を有する半導体装置の作製工程を低減できる。
　また、図２２に示すメモリセルＭＣａ又はメモリセルＭＣｂを有する半導体装置は、メモリセルの占有面積を小さくすることができる。つまり、当該半導体装置の記録密度を高めることができる。
　なお、本発明の一態様に係る、半導体装置の作製方法は、図２６Ａ乃至図３１Ｄに示した方法に限定されない。半導体装置の作製方法は、状況に応じて、材料、及び工程を変更してもよい。
　例えば、図２２の半導体装置ＤＥＶの作製方法は、図２の半導体装置ＤＥＶの作製方法である、図７Ａ乃至図１２Ｄ、及び図１７Ａ乃至図２１Ｄと同様に、先に開口２５８を形成して、開口２５８内に絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成して、その後に、開口１５８を形成して、開口１５８内に絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成してもよい。また、図２２の半導体装置ＤＥＶの作製方法は、先に開口１５８を形成して、開口１５８内に絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成して、その後に、開口２５８を形成して、開口２５８内に絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成する順番としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置を含む記憶装置の構成例について説明する。
　図３２Ａに、記憶装置１００の構成例を示す斜視概略図を示す。図３２Ｂに、記憶装置１００の構成例を示すブロック図を示す。記憶装置１００は、駆動回路層５０と、Ｎ層（Ｎは１以上の整数。）の記憶層６０と、を有する。また、１つの層の記憶層６０は、ｍ行ｎ列のマトリクス状に配置されている複数のメモリセル１０を有する。なお、図３２Ｂには、記憶層６０＿ｋにメモリセル１０［１，１］、メモリセル１０［ｍ，１］（ここでのｍは１以上の整数とする）、メモリセル１０［１，ｎ］（ここでのｎは１以上の整数とする）、メモリセル１０［ｍ，ｎ］、メモリセル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
　なお、記憶層６０は、実施の形態１で説明した記憶層ＡＬＹａ又は記憶層ＡＬＹｂに相当する。また、メモリセル１０は、実施の形態１で説明したメモリセルＭＣａ又はメモリセルＭＣｂに相当する。
　Ｎ層の記憶層６０は駆動回路層５０上に設けられる。Ｎ層の記憶層６０を駆動回路層５０上に設けることで、記憶装置１００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態などでは、１層目の記憶層６０を記憶層６０＿１と示し、２層目の記憶層６０を記憶層６０＿２と示し、３層目の記憶層６０を記憶層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）の記憶層６０を記憶層６０＿ｋと示し、Ｎ層目の記憶層６０を記憶層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層の記憶層６０全体に係る事柄を説明する場合、又はＮ層ある記憶層６０の各層に共通の事柄を示す場合に、単に「記憶層６０」と表記する場合がある。
＜駆動回路層５０の構成例＞
　駆動回路層５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
　記憶装置１００において、各回路、各信号、及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ、及び信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作及び読み出し動作）を決定する。又は、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８、及びセンスアンプ４６を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する配線ＷＬ（書き込み及び読み出しワード線）を選択する機能を有する。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、及び読み出したデータを保持する機能を有する。列ドライバ４５は、列デコーダ４４が指定する配線ＢＬ（書き込み及び読み出しビット線）を選択する機能を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータ（上記実施の形態では、第１データとしている。）は、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。なお、上記実施の形態では、読み出したデータ（Ｄｏｕｔ）は、演算結果のデータとしてあつかっている。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図３２Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　次に、周辺回路４１と、記憶層６０と、の電気的な接続について説明する。
　図３３は、周辺回路４１と、記憶層６０＿ｋと、の構成例を示したブロック図である。図３３において、行デコーダ４２及び行ドライバ４３は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続され、列デコーダ４４、列ドライバ４５、及びセンスアンプ４６は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと電気的に接続されている。
　なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］は、実施の形態１で説明した配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］、又は配線ＷＬｂ［１］乃至配線ＷＬｂ［ｍ］に相当する配線である。つまり、配線ＷＬ［１］乃至配線ＷＬ［ｍ］はワード線として機能する。
　また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］は、実施の形態１で説明した配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］、又は配線ＢＬｂ［１］乃至配線ＢＬｂ［ｎ］に相当する配線である。つまり、配線ＢＬ［１］乃至配線ＢＬ［ｎ］はビット線として機能する。
　ｉ行目ｊ列目に配置されているメモリセル１０［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＢＬ［ｊ］と、に電気的に接続されている。
　図３３に示すとおり、記憶層６０＿ｋと、周辺回路４１と、電気的に接続することで、記憶層６０＿ｋへのデータの書き込み、及び記憶層６０＿ｋからのデータの読み出しを行うことができる。
　次に、本発明の一態様に係る記憶装置１００の断面構成例を図３４に示す。図３４に示す記憶装置１００は、駆動回路層５０の上方に複数層の記憶層６０（記憶層ＡＬＹａ又は記憶層ＡＬＹｂ）を有する。説明の繰り返しを減らすため、本実施の形態での記憶層６０に係る説明は省略する。
　また、図３４では、駆動回路層５０が有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部を含む半導体領域３１３と、ソース領域又はドレイン領域の一方として機能する低抵抗領域３１４ａと、ソース領域又はドレイン領域の他方として機能する低抵抗領域３１４ｂと、を有する。トランジスタ４００は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
　ここで、図３４に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図３４に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線、及びプラグが設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６がこの順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６上及び導電体３３０上に、配線層を設けてもよい。例えば、図３４において、絶縁体３２６上及び導電体３３０上に、絶縁体３５０、絶縁体３５７、及び絶縁体３５２がこの順に積層して設けられている。絶縁体３５０、絶縁体３５７、及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。例えば、図３３における配線ＷＬ（配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一）又は配線ＢＬ（配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれか一）に相当する導電体とトランジスタ４００は、導電体３５６、導電体３３０などを介して電気的に接続される。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
　本実施の形態は、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、及び当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、記憶装置などが形成された半導体ウェハの例を、図３５Ａを用いて説明する。
　図３５Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図３５Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図３５Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図３５Ｃに電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３５Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３５Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した記憶装置を適用することができる。図３５Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図３５Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、及び複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、又は記憶装置といった集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、又はガラスエポキシ基板を用いることができる。インターポーザ４７３１は、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ又はＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３５Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、又はＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態の記憶装置を備えることができるＣＰＵについて説明する。
　図３６は、上記の実施の形態で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
　図３６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ　Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ　Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３６に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、又は６４ビット以上とすることができる。
　バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
　ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、又は周辺回路からの割り込み要求を、その優先度、又はマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出し、又は書き込みを行なう。
　また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図３６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６は、例えば、先の実施の形態に示した記憶装置などを有してもよい。
　図３６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した記憶装置を有する電子機器の一例について説明する。なお、図３７Ａ乃至図３７Ｊ、及び図３９Ａ乃至図３９Ｅには、当該記憶装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３７Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図３７Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、例えば、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４、及びバンド５９０５を有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図３７Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図３７Ａ乃至図３７Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図３７Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、例えば、筐体５８０１、冷蔵室用扉５８０２、及び冷凍室用扉５８０３を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した記憶装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図３７Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、例えば、筐体５２０１、表示部５２０２、及びボタン５２０３を有する。
　更に、図３７Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図３７Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみから選ばれた一又は二以上を備えることができる。また、コントローラ７５２２は、図３７Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び音声の一方又は双方によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、又はヘッドマウントディスプレイに備わる表示装置によって、出力することができる。
　携帯ゲーム機５２００及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　図３７Ｅ及び図３７Ｆでは、ゲーム機の一例として携帯ゲーム機及び据え置き型ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（例えば、ゲームセンター又は遊園地）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３７Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などの様々な情報を表示するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システム、当該記憶装置を道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。また、当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機、又はロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図３７Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、及びシャッターボタン６２４４を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダーを別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
　図３７Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、及び接続部６３０６を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図３７Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリ５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２と、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、他方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（例えば、速い心室頻拍、又は心室細動）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリ５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリが使えなくなったとしても残りのバッテリが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、又は体温といった生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ヘッドマウントディスプレイ］
　上記実施の形態で説明した記憶装置は、ＡＲ（拡張現実）、ＶＲ（仮想現実）等のＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ、又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）向けの電子機器に適用することができる。
　図３８Ａ乃至図３８Ｃは、ヘッドマウントディスプレイである電子機器８３００の外観を示す図である。図３８Ａ乃至図３８Ｃに示す電子機器８３００は、筐体８３０１、表示部８３０２、バンド状の固定具８３０４、頭部に装着する固定具８３０４ａ、及び一対のレンズ８３０５を有する。なお、電子機器８３００には、操作用のボタンが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、図３８Ｃのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、本発明の一態様の電子機器である、ヘッドマウントディスプレイは、図３８Ｄに示すグラス型のヘッドマウントディスプレイである電子機器８２００の構成であってもよい。
　電子機器８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、及びケーブル８２０５を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球又はまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、又は加速度センサといった各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図３９Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３９Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３、及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図３９ＢはＳＤカードの外観の模式図であり、図３９Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２、及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上記の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側（記憶装置及び記憶装置を駆動する回路が設けられている面とは反対側の面）にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図３９ＤはＳＳＤの外観の模式図であり、図３９Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２、及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側（記憶装置及び記憶装置を駆動する回路が設けられている面とは反対側の面）にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　上記実施の形態の記憶装置を、上述した電子機器に含まれている記憶装置に適用することによって、新規の電子機器を提供することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＤＥＶ：半導体装置、ＡＬＹａ：記憶層、ＡＬＹｂ：記憶層、ＭＣ：メモリセル、ＭＣａ：メモリセル、ＭＣｂ：メモリセル、Ｍ１：トランジスタ、Ｃ１：容量、ＢＬａ：配線、ＢＬｂ：配線、ＷＬａ：配線、ＷＬｂ：配線、ＣＬａ：配線、ＣＬｂ：配線、１０：メモリセル、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：駆動回路層、６０：記憶層、１００：記憶装置、１５３＿１：絶縁体、１５３＿２：絶縁体、１５３Ａ：絶縁膜、１５４＿１：絶縁体、１５４＿２：絶縁体、１５４Ａ：絶縁膜、１５８：開口、１６０＿１：導電体、１６０ａ＿１：導電体、１６０ｂ＿１：導電体、１６０＿２：導電体、１６０ａ＿２：導電体、１６０ｂ＿２：導電体、１６０Ａ：導電膜、１６０Ｂ：導電膜、２２２＿１：絶縁体、２２２＿２：絶縁体、２２４：絶縁体、２２４Ａｆ：絶縁膜、２２４Ａ：絶縁層、２３０：酸化物、２３０ａ：酸化物、２３０Ａｆ：酸化膜、２３０Ａ：酸化物層、２３０ｂ：酸化物、２３０Ｂｆ：酸化膜、２３０Ｂ：酸化物層、２４２ａ：導電体、２４２ａ１：導電体、２４２ａ２：導電体、２４２Ａｆ：導電膜、２４２Ａ：導電層、２４２ｂ：導電体、２４２ｂ１：導電体、２４２ｂ２：導電体、２４２Ｂｆ：導電膜、２４２Ｂ：導電層、２４２ｃ：導電体、２５３：絶縁体、２５３Ａ：絶縁膜、２５４：絶縁体、２５４Ａ：絶縁膜、２５８：開口、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２６０Ａ：導電膜、２６０Ｂ：導電膜、２７０：導電体、２７５：絶縁体、２８０＿１：絶縁体、２８０＿２：絶縁体、３１１：基板、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５６：導電体、３５７：絶縁体、４００：トランジスタ、１１８９：ＲＯＭインターフェース、１１９０：基板、１１９２：ＡＬＵコントローラ、１１９３：インストラクションデコーダ、１１９４：インタラプトコントローラ、１１９５：タイミングコントローラ、１１９６：レジスタ、１１９７：レジスタコントローラ、１１９８：バスインターフェース、１１９９：ＲＯＭ、４７００：電子部品、４７０２：プリント基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１４：ワイヤ、４７３０：電子部品、４７３５：半導体装置、４８００：半導体ウェハ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリ、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４３：操作ボタン、６２４６：レンズ、６２４２：表示部、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ、８２００：電子機器、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ

Claims (6)

  1. 　第１記憶層と、第２記憶層と、を有し、
    　前記第２記憶層は、前記第１記憶層上に位置し、
    　前記第１記憶層及び前記第２記憶層のそれぞれは、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第６絶縁体と、酸化物と、第１導電体と、第２導電体と、第３導電体と、第４導電体と、を有し、
    　前記酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は二以上を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種であり、
    　前記第１記憶層及び前記第２記憶層のそれぞれにおいて、
    　前記第２絶縁体は、前記第１絶縁体上に位置し、
    　前記酸化物は、前記第２絶縁体上に位置し、
    　前記第１導電体は、前記第１絶縁体上と、前記第２絶縁体上と、前記酸化物上と、に位置し、
    　前記第２導電体は、前記第１絶縁体上と、前記第２絶縁体上と、前記酸化物上と、に位置し、
    　前記第３絶縁体は、前記第１導電体上と、前記第２導電体上と、前記第１絶縁体上と、に位置し、
    　前記第４絶縁体は、前記第３絶縁体上に位置し、
    　前記第４絶縁体は、前記第１導電体と前記第２導電体と前記第３絶縁体とに重ならない領域に、前記酸化物に達する第１開口を有し、
    　前記第５絶縁体は、前記第１開口において、前記酸化物上と、前記第４絶縁体の側面上と、に位置し、
    　前記第３導電体は、前記第５絶縁体上に位置し、
    　前記第４絶縁体は、前記第２絶縁体と前記酸化物とに重ならない領域に、前記第２導電体に達する第２開口を有し、
    　前記第６絶縁体は、前記第２開口において、前記第２導電体上と、前記第４絶縁体の側面上と、に位置し、
    　前記第４導電体は、前記第６絶縁体上に位置し、
    　前記第１記憶層の前記第４導電体は、前記第２記憶層の前記第２絶縁体と、前記第２記憶層の前記酸化物と、に重なっている、
    　半導体装置。
  2. 　請求項１において、
    　前記第５絶縁体と、前記第６絶縁体と、のそれぞれは、互いに同一の絶縁性材料を有し、
    　前記第３導電体と、前記第４導電体と、のそれぞれは、互いに同一の導電性材料を有する、
    　半導体装置。
  3. 　第１記憶層と、第２記憶層と、を有し、
    　前記第２記憶層は、前記第１記憶層上に位置し、
    　前記第１記憶層、及び前記第２記憶層のそれぞれは、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第５絶縁体と、第６絶縁体と、酸化物と、第１導電体と、第２導電体と、第３導電体と、第４導電体と、を有し、
    　前記酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は二以上を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種であり、
    　前記第１記憶層及び前記第２記憶層のそれぞれにおいて、
    　前記第２絶縁体は、前記第１絶縁体上に位置し、
    　前記酸化物は、前記第２絶縁体上に位置し、
    　前記第１導電体は、前記酸化物上に位置し、
    　前記第２導電体は、前記酸化物上に位置し、
    　前記第３絶縁体は、前記第１導電体上と、前記第２導電体上と、前記第１絶縁体上と、に位置し、
    　前記第４絶縁体は、前記第３絶縁体上に位置し、
    　前記第４絶縁体は、前記第１導電体と前記第２導電体と前記第３絶縁体とに重ならない領域に、前記酸化物に達する第１開口を有し、
    　前記第５絶縁体は、前記第１開口において、前記酸化物上と、前記第４絶縁体の側面上と、に位置し、
    　前記第３導電体は、前記第５絶縁体上に位置し、
    　前記第４絶縁体は、前記第２絶縁体と前記酸化物とに重なる領域に、前記第２導電体に達する第２開口を有し、
    　前記第６絶縁体は、前記第２開口において、前記第２導電体上と、前記第４絶縁体の側面上と、に位置し、
    　前記第４導電体は、前記第６絶縁体上に位置し、
    　前記第１記憶層の前記第４導電体は、前記第２記憶層の前記第２絶縁体と、前記第２記憶層の前記酸化物と、に重なっている、
    　半導体装置。
  4. 　請求項３において、
    　前記第５絶縁体と、前記第６絶縁体と、のそれぞれは、互いに同一の絶縁性材料を有し、
    　前記第３導電体と、前記第４導電体と、のそれぞれは、互いに同一の導電性材料を有する、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一に記載の半導体装置と、駆動回路と、を有し、
    　前記第１記憶層、及び前記第２記憶層は、前記駆動回路の上方に位置する、
    　記憶装置。
  6. 　請求項５に記載の記憶装置と、筐体と、を有する電子機器。
PCT/IB2023/051188 2022-02-25 2023-02-10 半導体装置、記憶装置、及び電子機器 WO2023161754A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-028096 2022-02-25
JP2022028096 2022-02-25

Publications (1)

Publication Number Publication Date
WO2023161754A1 true WO2023161754A1 (ja) 2023-08-31

Family

ID=87764914

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/051188 WO2023161754A1 (ja) 2022-02-25 2023-02-10 半導体装置、記憶装置、及び電子機器

Country Status (1)

Country Link
WO (1) WO2023161754A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018195814A (ja) * 2017-05-12 2018-12-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2021009589A1 (ja) * 2019-07-12 2021-01-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018195814A (ja) * 2017-05-12 2018-12-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2021009589A1 (ja) * 2019-07-12 2021-01-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Similar Documents

Publication Publication Date Title
JP7264894B2 (ja) 半導体装置
JP7483606B2 (ja) 半導体装置
JP7442997B2 (ja) 半導体装置
US11843059B2 (en) Semiconductor device and electronic device
US11568944B2 (en) Semiconductor device comprising memory cells
US20230106065A1 (en) Memory device and electronic device
WO2020084415A1 (ja) 半導体装置、および半導体装置の作製方法
WO2023161754A1 (ja) 半導体装置、記憶装置、及び電子機器
WO2023170511A1 (ja) 半導体装置、記憶装置、及び電子機器
WO2023187544A1 (ja) 半導体装置、記憶装置、及び電子機器
WO2020109923A1 (ja) 半導体装置、および半導体装置の作製方法
WO2023199181A1 (ja) 積層体の作製方法、及び半導体装置の作製方法
WO2023156869A1 (ja) 半導体装置
WO2023156883A1 (ja) 半導体装置、及び半導体装置の作製方法
US20230147770A1 (en) Semiconductor device
WO2023144652A1 (ja) 記憶装置
WO2023175422A1 (ja) 半導体装置
WO2023152586A1 (ja) 半導体装置、及び半導体装置の作製方法
JP2020031503A (ja) 半導体装置
WO2023166374A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2023148571A1 (ja) 半導体装置
WO2023144653A1 (ja) 記憶装置
WO2023180859A1 (ja) 半導体装置及び半導体装置の作製方法
WO2023166378A1 (ja) 半導体装置
WO2023156866A1 (ja) 記憶装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23759379

Country of ref document: EP

Kind code of ref document: A1