WO2023180859A1 - 半導体装置及び半導体装置の作製方法 - Google Patents

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WO2023180859A1
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方堂涼太
遠藤俊弥
中野賢
澤井寛美
山崎舜平
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株式会社半導体エネルギー研究所
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Definitions

  • the sixth conductor of the memory cell has the same material as the eighth conductor of the first memory cell, and in a cross-sectional view of the transistor, one of the side ends of the third conductor is , substantially coincides with one of the side edges of the metal oxide, and one of the side edges of the fourth conductor substantially coincides with the other side edge of the metal oxide.
  • a seventh insulator that covers the third conductor, the fourth conductor, the metal oxide, and the third insulator, and the seventh insulator is the third conductor.
  • a first opening overlapping a region sandwiched between the body and the fourth conductor; a second opening overlapping the opening of the first insulator; and a second opening overlapping the opening of the first insulator;
  • At least a portion of a second insulator and a fifth conductor are disposed within the first opening
  • a seventh conductor and a fourth insulator are disposed within the second opening of the seventh insulator.
  • at least a portion of the eighth conductor are preferably arranged.
  • ordinal numbers such as “first” and “second” are used for convenience, and do not limit the number of components or the order of the components (for example, the order of steps or the order of lamination). It's not something you do. Further, the ordinal number attached to a constituent element in a certain part of this specification may not match the ordinal number attached to the constituent element in another part of this specification or in the claims.
  • each layer from the second layer onwards has a similar configuration, so in this embodiment, the second layer 11_2 will mainly be described as an example. Further, regarding the first layer 11_1, descriptions of parts similar to those of the second layer 11_2 will be omitted, and parts different from the second layer 11_2 will be mainly described.
  • the first layer 11_1 includes transistors 202a and 202b and capacitive elements 101a and 101b.
  • the second layer 11_2 includes transistors 201a and 201b and capacitive elements 101a and 101b.
  • Each layer from the third layer 11_3 to the m-th layer 11_m also includes transistors 201a and 201b and capacitive elements 101a and 101b.
  • the first layer 11_1 and the second layer 11_2 have a configuration on the right side and a configuration on the left side, respectively, which are symmetrical with respect to the conductor 240. That is, in FIG. 1, the transistor 201a and the transistor 201b are symmetrical, the transistor 202a and the transistor 202b are symmetrical, and the capacitor 101a and the capacitor 101b are symmetrical.
  • the structure on the left side of the first layer 11_1 and the second layer 11_2 (transistors 201a, 202a, and capacitor 101a) will be mainly described as an example.
  • the transistor 201a includes a conductor 261 (conductor 261a and conductor 261b) embedded in an insulator 284, an insulator 222 on the conductor 261, an insulator 224 on the insulator 222, and The oxide 230 (oxide 230a and oxide 230b) on the body 224, the conductor 242a (conductor 242a1 and conductor 242a2) and the conductor 242b (conductor 242b1 and conductor 242b2) on the oxide 230, , an insulator 271a on the conductor 242a, an insulator 271b on the conductor 242b, an insulator 250 on the oxide 230, and a conductor 260 on the insulator 250 (conductor 260a and conductor 260b), has.
  • An insulator 275 is provided on the insulators 271a and 271b, and an insulator 280 is provided on the insulator 275. Insulator 250 and conductor 260 are embedded in openings provided in insulator 280 and insulator 275.
  • An insulator 282 is provided on the insulator 280 and on the conductor 260. Further, an insulator 283 is provided on the insulator 282, and an insulator 285 is provided on the insulator 283. Further, an insulator 284 is provided on the insulator 285.
  • one of the side ends of the conductor 242a approximately coincides with one of the side ends of the oxide 230, and one of the side ends of the conductor 242b is Preferably, it approximately coincides with the other side edge of the oxide 230. Furthermore, it is preferable that the side edges of the insulator 224 substantially coincide with the side edges of the oxide 230. In one embodiment of the present invention, the insulator 224, the oxide 230, and the conductor that will become the conductor 242a and the conductor 242b in a later step can be processed into an island shape all at once. Accordingly, a semiconductor device according to one embodiment of the present invention can be manufactured with good productivity.
  • the insulator 271a and the insulator 271b are films that protect the conductor 242a and the conductor 242b during the island-shaped processing.
  • the insulator 271a and the insulator 271b function as etching stoppers when removing the hard mask in processing the conductor 242a and the conductor 242b. Therefore, as shown in FIG. 2A, in a cross-sectional view of the transistor 201a, the side end of the insulator 271a on the insulator 250 side approximately coincides with the side end of the conductor 242a on the insulator 250 side, and the insulator 271b It is preferable that both side ends of the conductor 242b substantially coincide with the side ends of the conductor 242b.
  • the stacked layers will be different from each other in the top view. It can be said that at least part of the outlines overlap. For example, this includes a case where the lower part of the side edge of the upper layer contacts the upper part of the side edge of the lower layer.
  • the upper layer and the lower layer include a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern.
  • the outlines do not overlap, and part of the upper layer may be located inside the lower layer, or part of the upper layer may be located outside the lower layer, and in this case, the side edges are approximately the same. It is said that they match, or that their top surface shapes roughly match.
  • the capacitive element 101a includes a conductor 153 on a conductor 242b, an insulator 154 on the conductor 153, and a conductor 160 (conductor 160a and conductor 160b) on the insulator 154.
  • the conductor 153, the insulator 154, and the conductor 160 each have at least a portion formed in an opening provided in the insulator 271b, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285. is located inside.
  • the ends of each of the conductor 153, the insulator 154, and the conductor 160 are located at least on the insulator 282, and preferably on the insulator 285.
  • the insulator 154 is provided to cover the end of the conductor 153. Thereby, the conductor 153 and the conductor 160 can be electrically insulated.
  • the conductor 242b provided in an overlapping manner on the oxide 230 functions as a wiring electrically connected to the conductor 153 of the capacitive element 101a.
  • the conductor 242a provided overlappingly on the oxide 230 functions as a wiring electrically connected to the conductor 240.
  • the upper surface and side end portions of the conductor 242a are electrically connected to the conductor 240_2 extending in the Z direction.
  • the conductor 240_2 directly contacts at least one of the top surface and side end portion of the conductor 242a, there is no need to provide a separate connection electrode, so the area occupied by the memory array can be reduced. Furthermore, the degree of integration of memory cells is improved, and storage capacity can be increased. Note that it is preferable that the conductor 240_2 be in contact with a part of the upper surface and the side end portion of the conductor 242a. The contact resistance between the conductor 240_2 and the conductor 242a can be reduced by the conductor 240_2 being in contact with multiple surfaces of the conductor 242a.
  • the width W2 is preferably larger than the width W1.
  • the conductor 240_2 contacts at least a portion of the upper surface and a portion of the side end portion of the conductor 242a. Therefore, the area of the region where the conductor 240_2 and the conductor 242a are in contact can be increased. Note that in this specification and the like, the contact between the conductor 240_2 and the conductor 242a shown in FIG. 4A and the like may be referred to as a top side contact.
  • an insulator 241 is provided in contact with the side surface of the conductor 240 (for example, the conductor 240_2 corresponds to this in FIGS. 4A and 4B).
  • the insulator 241 includes a conductor 240_2, an insulator 284, an insulator 222, an insulator 224, an oxide 230, an insulator 271a, an insulator 275, an insulator 280, an insulator 282, the insulator 283, and the insulator 285.
  • the conductor 242a is exposed from the insulator 241 and is in contact with the conductor 240_2.
  • the insulator 241 can prevent impurities such as hydrogen and oxygen contained in the conductor 240_2 from diffusing into the oxide 230. Thereby, the electrical characteristics and reliability of the transistor 201a can be improved.
  • the components of the transistor 201a will be mainly described below as an example, the description can also be applied to the components of the transistor 202a.
  • the oxide 230 preferably includes an oxide 230a on the insulator 224 and an oxide 230b on the oxide 230a. By having the oxide 230a below the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230 has a two-layer structure of the oxide 230a and the oxide 230b
  • the structure is not limited thereto.
  • the oxide 230 may have a single layer structure of the oxide 230b, or may have a stacked structure of three or more layers.
  • the region 230bc has fewer oxygen vacancies or has a lower impurity concentration than the regions 230ba and 230bb, so it is a high resistance region with a lower carrier concentration. Therefore, the region 230bc can be said to be i-type (intrinsic) or substantially i-type.
  • the carrier concentration of the region 230bc is 1 ⁇ 10 18 cm ⁇ 3 or less, less than 1 ⁇ 10 17 cm ⁇ 3 , less than 1 ⁇ 10 16 cm ⁇ 3 , less than 1 ⁇ 10 15 cm ⁇ 3 , or 1 ⁇ 10 14 cm -3, less than 1 ⁇ 10 13 cm ⁇ 3 , less than 1 ⁇ 10 12 cm ⁇ 3 , less than 1 ⁇ 10 11 cm ⁇ 3 , or preferably less than 1 ⁇ 10 10 cm ⁇ 3 .
  • the lower limit value of the carrier concentration in the region 230bc is not particularly limited, but may be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the impurity concentration in the oxide 230b is lowered to lower the defect level density.
  • the term "high purity intrinsic” or “substantially high purity intrinsic” means that the impurity concentration is low and the defect level density is low.
  • an oxide semiconductor (or metal oxide) with a low carrier concentration is sometimes referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor (or metal oxide).
  • the impurity concentration in the oxide 230b In order to stabilize the electrical characteristics of the transistor 201a, it is effective to reduce the impurity concentration in the oxide 230b. Further, in order to reduce the impurity concentration of the oxide 230b, it is preferable to also reduce the impurity concentration in the adjacent film.
  • impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, and silicon. Note that the impurities in the oxide 230b refer to, for example, substances other than the main components that constitute the oxide 230b. For example, an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • region 230bc, the region 230ba, and the region 230bb may each include not only the oxide 230b but also the oxide 230a.
  • the concentration of metal elements and impurity elements such as hydrogen and nitrogen detected in each region is not limited to a stepwise change from region to region, and may be continuously changed within each region. In other words, the closer the region is to the region 230bc, the lower the concentration of metal elements and impurity elements such as hydrogen and nitrogen may be.
  • the oxide 230 has a stacked structure of a plurality of oxide layers having different chemical compositions.
  • the atomic ratio of the element M to the metal element that is the main component is the same as the atomic ratio of the element M to the metal element that is the main component in the metal oxide used for the oxide 230b. It is preferable that it be larger.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • the transistor using an oxide semiconductor if impurities and oxygen vacancies are present in a region of the oxide semiconductor where a channel is formed, electrical characteristics are likely to fluctuate and reliability may deteriorate. Furthermore, hydrogen near the oxygen vacancy may form a defect in which hydrogen is present in the oxygen vacancy (hereinafter sometimes referred to as V OH ), and generate electrons that serve as carriers. Therefore, if oxygen vacancies are included in the region 230bc where a channel is formed in the oxide semiconductor, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). flow characteristics). Therefore, in the region 230bc in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible. In other words, the region 230bc in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • the insulator 250 may have a laminated structure of an insulator 250a in contact with the oxide 230, an insulator 250b on the insulator 250a, and an insulator 250c on the insulator 250b.
  • the insulator 250a has the function of capturing and fixing hydrogen.
  • the insulator 250b it is preferable to use an insulator having a stable structure against heat, such as silicon oxide or silicon oxynitride.
  • the insulator 250b may have a laminated structure.
  • the insulator 250b can have a stacked structure in which an insulator that can be used for the insulator 250a is provided on silicon oxide or silicon oxynitride.
  • a stacked structure including silicon oxide or silicon oxynitride and hafnium oxide on silicon oxide or silicon oxynitride may be used as the insulator 250.
  • barrier insulator refers to an insulator that has barrier properties.
  • barrier property is defined as a function of suppressing the diffusion of a corresponding substance (also referred to as low permeability).
  • the function is to capture and fix (also referred to as gettering) the corresponding substance.
  • the insulator 250a is provided in contact with the top and side surfaces of the oxide 230b, the side surfaces of the oxide 230a, the side surfaces of the insulator 224, and the top surface of the insulator 222. Since the insulator 250a has barrier properties against oxygen, desorption of oxygen from the region 230bc of the oxide 230b can be suppressed when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxide 230a and the oxide 230b can be reduced.
  • barrier insulators against hydrogen examples include oxides such as aluminum oxide, hafnium oxide, and tantalum oxide, and nitrides such as silicon nitride.
  • oxides such as aluminum oxide, hafnium oxide, and tantalum oxide
  • nitrides such as silicon nitride.
  • the insulator 275 has a single layer structure or a multilayer structure of the hydrogen barrier insulator.
  • the insulator 275 has barrier properties against hydrogen. Since the insulator 275 has barrier properties against hydrogen, it is possible to suppress the insulator 250 from capturing and fixing hydrogen in the regions 230ba and 230bb. Therefore, the region 230ba and the region 230bb can be n-type.
  • the films In order to reduce the film thickness of the insulators 250a to 250c as described above, it is preferable to form the films using an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • the ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a PEALD method in which a plasma-excited reactant is used.
  • PEALD method by using plasma, it is possible to form a film at a lower temperature, which may be preferable.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has the advantage of being able to form excellent films and being able to form films at low temperatures. Therefore, the insulator 250 can be formed with good coverage on the side surfaces of the opening formed in the insulator 280 and the side edges of the conductors 242a, 242b, etc., with a thin film thickness as described above. .
  • One or more of the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 286, and the insulator 287 are exposed to impurities such as water and hydrogen from the substrate side or from the transistors 201a, 202a, etc. It is preferable to function as a barrier insulator that suppresses diffusion from above into the transistors 201a, 202a, etc.
  • the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 286, and the insulator 287 may each have an insulator having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride oxide, or the like can be used.
  • the insulators 212, 283, and 287 it is preferable to use silicon nitride, which has higher hydrogen barrier properties.
  • the conductor 261 may have a single layer structure or a laminated structure.
  • the conductor 261 includes a conductor 261a and a conductor 261b.
  • the conductor 261a is provided in contact with the bottom and side walls of the opening.
  • the conductor 261b is provided in contact with the upper surface of the conductor 261a and in contact with the side wall of the opening.
  • the height of the top surface of the conductor 261b approximately matches the height of the top surface of the insulator 284.
  • the conductor 261b is made of a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 261b preferably includes tungsten.
  • the conductor 261 can function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 201a can be controlled by changing the potential applied to the conductor 261 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • Vth threshold voltage
  • the electrical resistivity of the conductor 261 is designed in consideration of the potential applied to the conductor 261, and the film thickness of the conductor 261 is set in accordance with the electrical resistivity. Furthermore, the thickness of the insulator 284 is approximately the same as that of the conductor 261. Here, it is preferable that the film thicknesses of the conductor 261 and the insulator 284 be made as thin as the design of the conductor 261 allows. By reducing the film thickness of the insulator 284, the absolute amount of impurities such as hydrogen contained in the insulator 284 can be reduced, so that diffusion of the impurities into the oxide 230 can be reduced. .
  • the conductor 261 is formed in the same layer as the conductor 160, the conductor 261a can have the same configuration as the conductor 160a, and the conductor 261b can have the same configuration as the conductor 160b.
  • an insulator 263 having the same configuration as the insulator 154 is provided in contact with the lower surface of the conductor 261 .
  • the insulator 222 preferably includes an oxide of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • an oxide containing hafnium and zirconium, such as hafnium zirconium oxide is preferable to use.
  • the insulator 222 prevents the release of oxygen from the oxide 230 to the substrate side and the release of hydrogen, etc. from the peripheral areas of the transistors 201a and 202a to the oxide 230.
  • the insulator 222 It functions as a layer that suppresses the diffusion of impurities. Therefore, by providing the insulator 222, impurities such as hydrogen can be suppressed from diffusing inside the transistors 201a and 202a, and generation of oxygen vacancies in the oxide 230 can be suppressed. Further, it is possible to suppress the conductor 205 or the conductor 160 from reacting with oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by stacking silicon oxide, silicon oxynitride, or silicon nitride on the above insulator.
  • the insulator 222 may have a single layer structure or a multilayer structure of an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • the thickness of the insulator 285 may be set in a range from 50 nm to 250 nm, and the depth of the opening may be set to about 150 nm to 350 nm.
  • the capacitive element 101a has sufficient capacitance, and in a semiconductor device in which a plurality of memory cell layers are stacked, the height of one layer becomes excessive. You can keep it from getting too expensive.
  • a structure may be adopted in which the capacitances of the capacitive elements provided in each memory cell are made different in each of the layers of the plurality of memory cells. In the case of this configuration, for example, the thickness of the insulator 285 provided in each memory cell layer may be made different.
  • examples of insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and Examples include metal oxides such as hafnium and tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride.
  • Examples of conductors include tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and lanthanum and nickel. Examples include oxides containing.
  • oxide semiconductors may be classified into a different classification from the above.
  • oxide semiconductors are classified into single-crystal oxide semiconductors and other non-single-crystal oxide semiconductors.
  • non-single crystal oxide semiconductors include the above-mentioned CAAC-OS and nc-OS.
  • non-single crystal oxide semiconductors include polycrystalline oxide semiconductors, pseudo-amorphous oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAC-OS has a structure in which the material is separated into a first region and a second region, resulting in a mosaic shape, and the first region is distributed throughout the film (hereinafter also referred to as cloud shape). ). That is, CAC-OS is a composite metal oxide having a configuration in which the first region and the second region are mixed.
  • the first region is a region with higher conductivity than the second region.
  • carriers flow through the first region, thereby exhibiting conductivity as a metal oxide. Therefore, by distributing the first region in a cloud shape in the metal oxide, high field effect mobility ( ⁇ ) can be achieved.
  • Oxide semiconductors have a variety of structures, each with different properties.
  • the oxide semiconductor of one embodiment of the present invention includes two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a CAC-OS, an nc-OS, and a CAAC-OS. It's okay.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is used by sputtering method, chemical vapor deposition (CVD).
  • the film can be formed by appropriately using a method such as a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an ALD method.
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • sputtering methods include an RF sputtering method that uses a high frequency power source as a sputtering power source, a DC sputtering method that uses a DC power source, and a pulsed DC sputtering method that changes the voltage applied to the electrode in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulsed DC sputtering method is mainly used when forming a film of a compound such as an oxide, nitride, or carbide by a reactive sputtering method.
  • the ALD method a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, a PEALD method in which a plasma-excited reactant is used, etc. can be used.
  • the insulator 212 and the insulator 214 are each formed using a sputtering method.
  • a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 212 or the insulator 214 can be reduced.
  • the method for forming the insulator 212 and the insulator 214 is not limited to the sputtering method, and for example, a CVD method, an MBE method, a PLD method, or an ALD method may be used.
  • the insulator 212 and the insulator 214 be formed continuously without being exposed to the atmosphere.
  • the insulator 212 and the insulator 214 can be formed while reducing hydrogen in the film, and furthermore, it is possible to reduce the amount of hydrogen mixed into the film between each film forming process.
  • the frequency of RF is preferably 10 MHz or more. Typically, it is 13.56 MHz. The higher the RF frequency, the smaller the damage to the substrate can be.
  • each insulating film serving as the insulator 216 is preferably formed using a sputtering method.
  • a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 216 can be reduced.
  • the method for forming the insulator 216 is not limited to the sputtering method, and for example, a CVD method, an MBE method, a PLD method, or an ALD method may be used.
  • silicon oxide is formed as the insulator 216 by pulsed DC sputtering using a silicon target in an atmosphere containing oxygen gas.
  • pulsed DC sputtering method the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • the present invention is not limited to this.
  • the insulator 216 in which an opening is formed may be first produced, and the conductor 205 may be formed so as to be embedded in the opening.
  • the insulator 222 can be a laminated film of an insulator containing an oxide of one or both of aluminum and hafnium, and silicon oxide, silicon oxynitride, silicon nitride, or silicon nitride oxide.
  • the temperature of the heat treatment is preferably 250°C or more and 650°C or less, more preferably 300°C or more and 500°C or less, and even more preferably 320°C or more and 450°C or less.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content be about 20%.
  • the heat treatment may be performed under reduced pressure.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the desorbed oxygen.
  • heat treatment is performed at a temperature of 400° C. for one hour at a flow rate ratio of nitrogen gas and oxygen gas of 4:1. Through the heat treatment, impurities such as water and hydrogen contained in the insulator 222 can be removed. Further, when an oxide containing hafnium is used as the insulator 222, a part of the insulator 222 may be crystallized by the heat treatment. Further, the heat treatment can also be performed at a timing such as after the insulator 224 is formed.
  • an insulating film 224f is formed on the insulator 222 (FIG. 7B).
  • the oxide film 230af and the oxide film 230bf can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, respectively.
  • a sputtering method is used to form the oxide film 230af and the oxide film 230bf.
  • oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • a noble gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film to be formed can be increased.
  • an In-M-Zn oxide target or the like can be used.
  • each oxide film may be formed in accordance with the characteristics required for the oxide 230a and the oxide 230b by appropriately selecting the film formation conditions and the atomic ratio.
  • the atmosphere for the heat treatment includes an atmosphere similar to the atmosphere that can be applied to the heat treatment performed after the insulator 222 is formed.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas of 4:1.
  • Such heat treatment containing oxygen gas can reduce impurities such as carbon, water, and hydrogen in the oxide film 230af and the oxide film 230bf.
  • impurities such as carbon, water, and hydrogen in the oxide film 230af and the oxide film 230bf.
  • the crystallinity of the oxide film 230bf can be improved and a denser and more precise structure can be obtained.
  • the crystal regions in the oxide films 230af and 230bf can be increased, and in-plane variations in the crystal regions in the oxide films 230af and 230bf can be reduced. Therefore, in-plane variations in the electrical characteristics of the transistor can be reduced.
  • hydrogen in the insulator 216, the insulating film 224f, the oxide film 230af, and the oxide film 230bf moves to the insulator 222 and is absorbed into the insulator 222.
  • hydrogen in the insulator 216, the insulating film 224f, the oxide film 230af, and the oxide film 230bf diffuses into the insulator 222. Therefore, the hydrogen concentration in the insulator 222 increases, but the hydrogen concentrations in the insulator 216, the insulating film 224f, the oxide film 230af, and the oxide film 230bf decrease.
  • the insulating film 224f (later insulator 224) functions as a second gate insulator of the transistor 202a
  • the oxide film 230af and oxide film 230bf (later oxide 230a and oxide 230b) function as the second gate insulator of the transistor 202a. Functions as a channel forming region.
  • the transistor 202a formed using the insulating film 224f, the oxide film 230af, and the oxide film 230bf with reduced hydrogen concentration is preferable because it has good reliability.
  • a conductive film 242_1f is formed on the oxide film 230bf, and a conductive film 242_2f is formed on the conductive film 242_1f (FIG. 7B).
  • the conductive film 242_1f is formed in contact with the oxide film 230bf without performing an etching process, so that the upper surface of the oxide film 230bf can be protected by the conductive film 242_1f.
  • diffusion of impurities into the oxide 230 that constitutes the transistor can be reduced, so that the electrical characteristics and reliability of the semiconductor device can be improved.
  • the conductive film 242_1f and the conductive film 242_2f can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, respectively.
  • the insulator 224, oxide 230a, oxide 230b, conductor 242_1, conductor 242_2, and insulator 271 into an island shape all at once.
  • the side edges of the conductor 242_1 and the side edges of the conductor 242_2 substantially coincide with the side edges of the oxide 230a and the oxide 230b.
  • the side edges of the insulator 224 substantially coincide with the side edges of the oxide 230.
  • the side edges of the insulator 271 substantially coincide with the side edges of the conductor 242.
  • the side surfaces of the insulator 224, the oxide 230a, the oxide 230b, the conductor 242_1, the conductor 242_2, and the insulator 271 may have a tapered shape.
  • the taper angles of the side surfaces of the insulator 224, oxide 230a, oxide 230b, conductor 242_1, conductor 242_2, and insulator 271 may be, for example, 60° or more and less than 90°.
  • the conductor 242, oxide 230, and insulator 224 are preferably formed into two island shapes.
  • the present invention is not limited thereto, and the conductor 242, oxide 230, and insulator 224 may be formed into one island shape having an opening at a position overlapping the conductor 209.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by dry etching is suitable for microfabrication. Further, the processing of the insulating film 224f, the oxide film 230af, the oxide film 230bf, the conductive film 242_1f, the conductive film 242_2f, and the insulating film 271f may be performed under different conditions.
  • the resist is first exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed area using a developer.
  • a conductor, semiconductor, insulator, or the like can be processed into a desired shape.
  • a resist mask can be formed by exposing a resist to light using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • a hard mask made of an insulator or a conductor may be used under the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed on the oxide film 230bf, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask in a desired shape. can do.
  • Etching of the oxide film 230bf and the like may be performed after removing the resist mask, or may be performed with the resist mask remaining. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the oxide film 230bf and the like.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not necessarily necessary to remove the hard mask.
  • a gas that does not contain halogen gas but contains hydrocarbon gas or hydrogen gas may be used as the etching gas.
  • Hydrocarbons used for etching gas include methane (CH 4 ), ethane (C 2 H 6 ), propane (C 3 H 8 ), butane (C 4 H 10 ), ethylene (C 2 H 4 ), propylene (C 3 H 6 ), acetylene (C 2 H 2 ), and propyne (C 3 H 4 ).
  • Etching conditions can be set as appropriate depending on the object to be etched.
  • FIGS. 8A to 8F A specific example of processing the insulating film 224f, oxide film 230af, oxide film 230bf, conductive film 242_1f, conductive film 242_2f, and insulating film 271f will be described below with reference to FIGS. 8A to 8F.
  • an organic coating film 277f is formed on the hard mask layer 276f, and further an organic coating film 278f is formed (FIG. 8A).
  • the organic coating film 277f and the organic coating film 278f may have a function of improving the adhesion between a hard mask and a resist mask, which will be described later.
  • the organic coating film 277f and the organic coating film 278f may be formed using, for example, a spin coating method.
  • Non-photosensitive organic resin may be used as the organic coating film 277f and the organic coating film 278f.
  • an SOC (Spin On Carbon) film is formed as the organic coating film 277f
  • an SOG (Spin On Glass) film is formed as the organic coating film 278f.
  • the organic coating film 277f and the organic coating film 278f contain an organic solvent such as alcohol at the time of coating, but the organic substances contained therein may be reduced or removed during subsequent steps or when the semiconductor device is completed.
  • the organic coating film may be provided as necessary, and the structure may be such that the organic coating film is a single layer, or if only the resist mask described below is sufficient, the structure may be such that no organic coating film is provided. Good too.
  • a resist mask 279 is formed on the organic coating film 278f using a lithography method (FIG. 8A).
  • a photosensitive organic resin also called photoresist may be used.
  • a positive photoresist or a negative photoresist can be used.
  • the photoresist serving as the resist mask 279 can be formed to have a uniform thickness by, for example, using a spin coating method.
  • the laminated film shown in FIG. 8A is etched using a dry etching apparatus. It is preferable that the steps shown in FIGS. 8B to 8F are performed continuously without exposure to the outside air.
  • a multi-chamber type etching apparatus may be used to perform the process without exposing it to the outside air.
  • a CCP etching device can be used, which applies high frequency voltages of different frequencies to parallel plate electrodes of a chamber. In this case, a configuration can be adopted in which a high-frequency high-frequency voltage is applied to the upper electrode, and a low-frequency high-frequency voltage is applied to the lower electrode on which the substrate is placed.
  • the resist mask 279 may disappear before the organic coating film 277 is formed. If the resist mask 279 remains after forming the organic coating film 277, the resist mask 279 may be removed.
  • the hard mask layer 276f is processed into an island shape to form a hard mask layer 276, and the insulating film 271f is further processed into an island shape to form an insulator 271. Further, the conductive film 242_2f and the conductive film 242_1f are processed into an island shape to form a conductor 242_2 and a conductor 242_1 (FIG. 8C). For example, when using a tungsten film for the hard mask layer 276f, CF 4 and Cl 2 can be used as the etching gas.
  • the same metal material for example, tungsten, etc.
  • the same metal material for example, tungsten, etc.
  • the organic coating film 277 functioning as a mask disappears during etching of the conductive film 242_2f and the conductive film 242_1f, the hard mask layer 276 is exposed to the etching.
  • the conductive film 242_2f, the conductive film 242_1f, and the like may be excessively etched, and the width of the conductor 242 may become narrower than designed.
  • the oxide film 230bf and the oxide film 230af are processed into island shapes to form an oxide 230b and an oxide 230a (FIG. 8D).
  • CH 4 and Ar can be used as the etching gas.
  • Oxides containing In, Ga, and Zn tend to react with CH 3 radicals to form highly volatile metal complexes. Therefore, even if the substrate temperature is relatively low, by using a gas containing CH 4 , it is possible to easily process oxides containing In, Ga, and Zn, which are difficult-to-etch materials.
  • the organic coating film 277 remains after the step shown in FIG. 8D, perform dry etching such as ashing, perform wet etching, perform wet etching after dry etching, or perform dry etching after wet etching. It can be removed by performing an etching process.
  • dry etching such as ashing, perform wet etching, perform wet etching after dry etching, or perform dry etching after wet etching. It can be removed by performing an etching process.
  • the insulator 271 functions as a mask for the conductor 242_2, so the conductor 242_2 does not have a curved surface between the side surface and the top surface.
  • the ends of the conductor 242a and the conductor 242b, where the side surface and the top surface intersect have an angular shape. Since the end where the side surface and the top surface of the conductor 242 intersect is angular, the cross-sectional area of the conductor 242 becomes larger than when the end has a curved surface. As a result, the resistance of the conductor 242 is reduced, so that the on-state current of the transistor can be increased.
  • the insulator 224, oxide 230a, oxide 230b, conductor 242_1, conductor 242_2, and insulator 271 can be processed into an island shape all at once. Thereby, the number of steps can be reduced compared to when the insulator 224, oxide 230a, oxide 230b, conductor 242_1, conductor 242_2, and insulator 271 are individually processed into island shapes. Therefore, a method for manufacturing a semiconductor device with good productivity can be provided.
  • the insulator 280 it is preferable to form an insulating film that will become the insulator 280 and perform a CMP process on the insulating film to form an insulator with a flat top surface.
  • silicon nitride may be formed on the insulator 280 by, for example, a sputtering method, and the silicon nitride may be subjected to CMP treatment until it reaches the insulator 280.
  • the insulator 275 and the insulator 280 can each be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the oxide 230a, the oxide 230b, the conductor 242_1, and the conductor 242_2 can be covered with the insulator 275 that has the function of suppressing oxygen diffusion. This can reduce direct diffusion of oxygen from the insulator 280 and the like into the insulator 224, oxide 230a, oxide 230b, conductor 242_1, and conductor 242_2 in a later process.
  • a film of silicon oxide as the insulator 280 using a sputtering method.
  • the insulator 280 containing excess oxygen can be formed by forming an insulating film that will become the insulator 280 by a sputtering method in an atmosphere containing oxygen.
  • the hydrogen concentration in the insulator 280 can be reduced.
  • heat treatment may be performed before forming the insulating film. The heat treatment may be performed under reduced pressure to continuously form the insulating film without exposing it to the atmosphere.
  • the conductor 242_1, the conductor 242_2, the insulator 271, the insulator 275, and the insulator 280 are processed to form an opening that reaches the oxide 230b (FIG. 9A).
  • the opening reaching the oxide 230b is provided in a region where the oxide 230b and the conductor 205 overlap.
  • the above processing can use a dry etching method or a wet etching method. Furthermore, the processing of the conductor 242_1, the conductor 242_2, the insulator 271, the insulator 275, and the insulator 280 may be performed under different conditions.
  • the conductor 242_1 is divided into island-shaped conductors 242a1 and 242b1, respectively.
  • the conductor 242_2 is divided into island-shaped conductors 242a2 and 242b2.
  • the insulator 271 is divided into island-shaped insulators 271a and 271b.
  • impurities are removed from the side surfaces of the oxide 230a, the top and side surfaces of the oxide 230b, the side surfaces of the conductors 242a and 242b, the side surfaces of the insulators 271a and 271b, the side surfaces of the insulator 275, the side surfaces of the insulator 280, etc. adhesion or diffusion of the impurity into these parts may occur.
  • a step of removing such impurities may be performed.
  • a damaged region may be formed on the surface of the oxide 230b by the dry etching. Such damaged areas may be removed.
  • impurities such as aluminum and silicon may reduce the crystallinity of the oxide 230b. Therefore, it is preferable that impurities such as aluminum and silicon be removed from the surface of the oxide 230b and its vicinity. Moreover, it is preferable that the concentration of the impurity is reduced.
  • the concentration of aluminum atoms on the surface of the oxide 230b and in its vicinity is preferably 5.0 atom % or less, more preferably 2.0 atom % or less, more preferably 1.5 atom % or less, and 1.0 atom % or less. % or less, more preferably less than 0.3 atomic %.
  • the region of the oxide 230b with low crystallinity is preferably reduced or removed.
  • the oxide 230b has a layered CAAC structure.
  • the conductor 242a or the conductor 242b functions as a drain. That is, it is preferable that the oxide 230b near the lower end of the conductor 242a or the conductor 242b has a CAAC structure. In this way, the region with low crystallinity of the oxide 230b is removed even at the drain end, which significantly affects the drain breakdown voltage, and by having the CAAC structure, fluctuations in the electrical characteristics of the transistor can be further suppressed. . Further, reliability of the transistor can be improved.
  • a cleaning process is performed to remove impurities and the like that adhered to the surface of the oxide 230b in the above etching process.
  • the cleaning method include wet cleaning using a cleaning liquid (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, etc., and the above cleaning may be performed in an appropriate combination. Note that the groove portion may become deeper due to the cleaning treatment.
  • Wet cleaning may be performed using an aqueous solution prepared by diluting one or more of ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with carbonated water or pure water, pure water, carbonated water, or the like.
  • ultrasonic cleaning may be performed using an aqueous solution of these, pure water, or carbonated water.
  • these cleanings may be performed in combination as appropriate.
  • an aqueous solution of hydrofluoric acid diluted with pure water may be referred to as diluted hydrofluoric acid
  • an aqueous solution of ammonia water diluted with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, etc. of the aqueous solution are adjusted as appropriate depending on the impurities to be removed, the configuration of the semiconductor device to be cleaned, etc.
  • the ammonia concentration of the diluted ammonia water is preferably 0.01% or more and 5% or less, more preferably 0.1% or more and 0.5% or less.
  • the hydrogen fluoride concentration of the diluted hydrofluoric acid is preferably 0.01 ppm or more and 100 ppm or less, more preferably 0.1 ppm or more and 10 ppm or less.
  • the above-mentioned cleaning process may be performed multiple times, and the cleaning liquid may be changed for each cleaning process.
  • the first cleaning process may be performed using diluted hydrofluoric acid or diluted aqueous ammonia
  • the second cleaning process may be performed using pure water or carbonated water.
  • Heat treatment may be performed after the etching or cleaning.
  • the temperature of the heat treatment is preferably 100°C or higher, 250°C or higher, or 350°C or higher, and 650°C or lower, 600°C or lower, 550°C or lower, or 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 230a and the oxide 230b, and oxygen vacancies can be reduced. Further, by performing such heat treatment, the crystallinity of the oxide 230b can be improved.
  • the sheet resistance of the region of the oxide 230b that overlaps with the conductor 242a and the region that overlaps with the conductor 242b decreases.
  • the carrier concentration may increase. Therefore, the resistance of the region of the oxide 230b that overlaps with the conductor 242a and the region that overlaps with the conductor 242b can be reduced in a self-aligned manner.
  • an insulating film and a conductive film are formed and processed to fill the opening, thereby providing an insulator 250, a conductor 260a, and a conductor 260b at positions overlapping with the conductor 205 (FIG. 9B). .
  • an insulating film that will become the insulator 250 is formed.
  • the insulating film can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film is preferably formed using an ALD method. Similar to the insulator 250 described above, the insulator 250 is preferably formed with a thin film thickness, and it is necessary to minimize variations in the film thickness.
  • the ALD method is a film forming method in which a precursor and a reactant (such as an oxidizing agent) are introduced alternately, and the film thickness can be adjusted by the number of times this cycle is repeated. Film thickness can be adjusted. Furthermore, as shown in FIG.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like that does not contain hydrogen can be reduced.
  • the insulator 250 can have a layered structure, as shown in FIGS. 3A and 3B.
  • aluminum oxide is formed as an insulating film to become the insulator 250a by a thermal ALD method
  • silicon oxide is formed as an insulating film to become an insulator 250b by a PEALD method
  • silicon nitride can be formed into a film by the PEALD method
  • the insulator 250b may have a laminated structure.
  • silicon oxide can be formed by a PEALD method, and hafnium oxide can be formed thereon by a thermal ALD method.
  • the microwave treatment can be performed using oxygen gas and argon gas.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is greater than 0% and less than or equal to 100%.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is greater than 0% and less than or equal to 50%.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 10% or more and 40% or less.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 10% or more and 30% or less.
  • the oxygen implanted into the channel forming region has various forms such as oxygen atoms, oxygen molecules, oxygen ions, and oxygen radicals (also referred to as O radicals; atoms, molecules, or ions with unpaired electrons).
  • oxygen injected into the channel forming region may be in one or more of the above-mentioned forms, and oxygen radicals are particularly preferred.
  • the film quality of the insulator 250 can be improved, reliability of the transistor is improved.
  • oxygen vacancies and V OH are selectively removed in the channel formation region of the oxide semiconductor, thereby making the channel formation region i-type or substantially i-type. Furthermore, it is possible to suppress supply of excessive oxygen to a region functioning as a source region or a drain region, and maintain the conductivity (state of being a low resistance region) before performing microwave treatment. Thereby, it is possible to suppress variations in the electrical characteristics of the transistor, and to suppress variations in the electrical characteristics of the transistor within the plane of the substrate.
  • microwave treatment may not be performed after forming the insulating film that will become the insulator 250, but may be performed before forming the insulating film.
  • heat treatment may be performed while maintaining the reduced pressure state.
  • hydrogen in the insulating film, the oxide 230b, and the oxide 230a can be efficiently removed. Further, some of the hydrogen may be gettered to the conductors 242a and 242b.
  • the step of performing the heat treatment may be repeated multiple times while maintaining the reduced pressure state after the microwave treatment. By repeatedly performing the heat treatment, hydrogen in the insulating film, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably 300°C or more and 500°C or less.
  • the microwave treatment that is, microwave annealing, may also serve as the heat treatment. If the oxide 230b and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
  • the insulating film that will become the insulator 250, the conductive film that will become the conductor 260a, and the conductive film that will become the conductor 260b are polished until the insulator 280 is exposed. That is, the portions of the insulating film that will become the insulator 250, the conductive film that will become the conductor 260a, and the conductive film that will become the conductor 260b exposed from the openings are removed. As a result, an insulator 250 and a conductor 260 (a conductor 260a and a conductor 260b) are formed in the opening overlapping the conductor 205 (FIG. 9B).
  • heat treatment may be performed under the same conditions as the above heat treatment.
  • the treatment is performed at a temperature of 400° C. for 1 hour in a nitrogen atmosphere.
  • the heat treatment can reduce the moisture concentration and hydrogen concentration in the insulator 280.
  • the insulator 282 may be continuously formed without being exposed to the atmosphere.
  • aluminum oxide is formed as the insulator 282 by a pulsed DC sputtering method using an aluminum target in an atmosphere containing oxygen gas.
  • the pulsed DC sputtering method By using the pulsed DC sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • the RF power applied to the substrate is 1.86 W/cm 2 or less. Preferably, it is 0 W/cm 2 or more and 0.62 W/cm 2 or less. Note that RF power of 0 W/cm 2 is synonymous with not applying RF power to the substrate.
  • the amount of oxygen injected into layers below the insulator 282 can be controlled by the magnitude of the RF power applied to the substrate.
  • the lower layer of the insulator 282 is formed with the RF power applied to the substrate being 0 W/cm 2
  • the upper layer of the insulator 282 is formed with the RF power applied to the substrate being 0.62 W/cm 2 .
  • the RF frequency is preferably 10 MHz or higher. Typically, it is 13.56 MHz. The higher the RF frequency, the smaller the damage to the substrate can be.
  • an insulator 283 is formed on the insulator 282 (FIG. 9C).
  • the insulator 283 can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulator 283 is preferably formed using a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 283 can be reduced.
  • silicon nitride is formed as the insulator 283 by using a sputtering method.
  • an insulator 285 is formed on the insulator 283 (FIG. 9C).
  • the insulator 285 can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulator 285 is preferably formed using a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 285 can be reduced.
  • silicon oxide is formed as the insulator 285 by using a sputtering method.
  • the thickness of the insulator 285 may be set in a range of 50 nm or more and 250 nm or less, and the depth of the opening forming the capacitive element 101a may be set in a range of 150 nm or more and 350 nm or less.
  • the capacitive element 101a has sufficient capacitance, and in a semiconductor device in which a plurality of memory cell layers are stacked, the height of one layer becomes excessive. You can keep it from getting too expensive.
  • the insulators 285, 283, 282, 280, 275, 271a, 222, 216, 214, and 212 are processed to form an opening that exposes a part of the upper surface of the conductor 209 ( Figure 10A).
  • the opening is preferably formed so that a part of the upper surface of the conductor 242a is exposed when viewed from above.
  • the opening may have a circular shape, a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangular shape, or a shape with rounded corners of a polygonal shape such as a quadrangular shape, when viewed from above.
  • a dry etching method or a wet etching method can be used to form the opening. Since dry etching is suitable for fine processing, it is preferable to use dry etching.
  • the etching gas the above-mentioned gases can be used.
  • aluminum oxide and hafnium oxide may be more difficult to etch than silicon oxide or silicon oxynitride. It can also be said that aluminum oxide and hafnium oxide are each difficult-to-etch materials.
  • the processing step shown in FIG. 10A can be performed with a high yield, and the productivity of semiconductor devices can be improved. Can be done.
  • FIG. 10A shows an example in which the widths of the openings provided in the insulators 285, 283, 282, 280, 275, and 271a are approximately the same, the width is not limited to this. If one or more of the insulators 285, 283, 282, 280, 275, and 271a have different etching rates, even if they are opened all at once, the insulators 285, 283, 282, 280, 275, and 271a will be different in cross-sectional view. In some cases, the ends of the two are not aligned.
  • FIG. 10A shows an example in which the end of the conductor 242a and the end of each of the insulators 212, 214, 216, and 222 approximately coincide with each other in the opening
  • the present invention is not limited to this.
  • one or more of the insulators 212, 214, 216, and 222 may be side-etched, so that the end may be located inside (on the transistor side) the end of the conductor 242a. be.
  • an opening is formed. It is preferable to use a dry etching method for the anisotropic etching. Thereby, for example, an opening having the shape shown in FIG. 1 can be formed.
  • an insulating film 241A is formed (FIG. 10B). It is preferable to use an insulating film having a function of suppressing diffusion of at least one of oxygen and hydrogen as the insulating film 241A. For example, it is preferable to form a silicon nitride film using the PEALD method. Silicon nitride is preferable because it has high blocking properties against oxygen and hydrogen. Note that the insulating film 241A may have a stacked structure. As the insulating film 241A, for example, an aluminum oxide film may be formed using the ALD method, and a silicon nitride film may be formed thereon using the PEALD method.
  • an aluminum oxide film can be formed at a lower temperature than a silicon nitride film. Therefore, by forming the aluminum oxide film before forming the silicon nitride film, oxidation of the conductor 260, the conductor 242, etc. can be suppressed.
  • a conductive film 240a1f and a conductive film 240b1f are sequentially formed (FIG. 11A).
  • a portion of the conductive film 240a1f contacts the conductor 242a through the opening of the insulator 241.
  • the conductive film 240a1f preferably has a function of suppressing the permeation of impurities such as water and hydrogen.
  • impurities such as water and hydrogen.
  • tantalum nitride or titanium nitride can be used as the conductive film 240a1f.
  • tungsten, molybdenum, or copper can be used as the conductive film 240b1f.
  • These conductive films can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the conductor 240 electrically connected to the conductor 209 and the conductor 242a can be manufactured.
  • the insulators 285, 283, 282, 280, 275, and 271b are processed using a lithography method to form an opening that reaches the conductor 242b (FIG. 11C).
  • the width of the opening provided in this step is preferably fine.
  • the width of the opening is preferably 200 nm or less, 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and preferably 1 nm or more, or 5 nm or more.
  • the opening may have a circular shape, a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangular shape, or a shape with rounded corners of a polygonal shape such as a quadrangular shape, when viewed from above.
  • a conductive film 153A that will become the conductor 153 is formed so as to cover the opening and the insulator 285 (FIG. 12A).
  • the conductive film 153A is preferably formed in contact with the side and bottom surfaces of the opening.
  • the conductive film 153A is preferably formed using a film forming method with good coverage, such as an ALD method or a CVD method.
  • a film forming method with good coverage such as an ALD method or a CVD method.
  • a resist mask is provided on the conductive film 153A, and the conductive film 153A is processed using a lithography method to form the conductor 153 (FIG. 12B). As a result, a portion of the conductor 153 is formed inside the opening, and another portion is in contact with a portion of the upper surface of the insulator 282.
  • the conductive film 153A may be processed using a CMP method.
  • the top of the conductor 153 can be shaped to roughly match the top surface of the insulator 282.
  • an insulating film 154A that becomes the insulator 154 is formed on the conductor 153 (FIG. 12C).
  • the insulating film 154A is preferably formed in contact with the conductor 153 provided inside the opening.
  • the insulating film 154A is preferably formed using a film forming method with good coverage, such as ALD or CVD.
  • the insulating film 154A is preferably formed using the above-mentioned high-k material.
  • the average surface roughness of the upper surface of the conductive film 160B may become large, as shown in FIG. 12C.
  • the conductor 160 in the lower layer that is, the upper electrode of the capacitor elements 101a and 101b shown in FIG. 13B
  • the conductor 261 in the upper layer that is, Since the back gate electrodes of transistors 201a and 201b shown in FIG. 14 are formed
  • the conductor 160 in the lower layer has the same material as the conductor 261 in the upper layer.
  • the lower layer insulator 154 and the upper layer insulator 263 are formed from the insulating film 154A, the lower layer insulator 154 is made of the same material as the upper layer insulator 263.
  • the manufacturing process of the semiconductor device according to this embodiment can be reduced. , productivity of the semiconductor device can be improved.
  • the capacitive elements 101a and 101b can be formed.
  • insulator 284 it is preferable to provide an insulator 284 and embed it between the adjacent conductors 160 and 261 (FIG. 13B). Further, it is preferable to planarize the insulator 284 using a CMP method.
  • FIG. 14 shows an example of the cross-sectional configuration at the time when the formation of the insulator 285 of the second layer 11_2 is completed.
  • the conductor 261 formed in the step related to FIG. 13B is arranged to overlap the first gate electrodes of the transistors 201a and 201b, and serves as the second gate electrode of the transistors 201a and 201b. Function.
  • the semiconductor device shown in FIG. 1 can be manufactured.
  • the semiconductor device of this embodiment includes an OS transistor. Since an OS transistor has a small off-state current, it is possible to realize a semiconductor device or a memory device with low power consumption. Further, since the OS transistor has high frequency characteristics, it is possible to realize a semiconductor device or a memory device with high operating speed. Further, by using an OS transistor, a semiconductor device with good electrical characteristics, a semiconductor device with less variation in the electrical characteristics of transistors, a semiconductor device with a large on-state current, and a highly reliable semiconductor device or memory device can be realized.
  • the conductor 240 since the conductor 240 has a stacked structure of a plurality of conductors, the manufacturing yield can be increased compared to the case where one conductor is used.
  • This embodiment mode describes a configuration example of a memory device in which a layer having a functional circuit having a function of amplifying and outputting a data potential held in a memory cell is provided between layers having stacked memory cells. explain.
  • FIG. 15 shows a block diagram of a storage device according to one embodiment of the present invention.
  • the storage device 300 shown in FIG. 15 includes a drive circuit 21 and a memory array 20.
  • the memory array 20 includes a plurality of memory cells 10 and a functional layer 50 having a plurality of functional circuits 51.
  • FIG. 15 shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more). Further, FIG. 15 shows an example in which a functional circuit 51 is provided for each wiring BL functioning as a bit line, and the functional layer 50 includes a plurality of functional circuits 51 provided corresponding to n wirings BL. An example is shown below.
  • the memory cell 10 in the first row and first column is shown as a memory cell 10[1,1] and the memory cell 10 in the mth row and nth column is shown as a memory cell 10[m,n].
  • the memory cell 10 in the mth row and nth column is shown as a memory cell 10[m,n].
  • i line when indicating an arbitrary line, it may be written as i line.
  • column j when indicating an arbitrary column, it may be written as column j. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 10 in the i-th row and j-th column is referred to as a memory cell 10[i,j].
  • the memory array 20 includes m wires WL extending in the row direction, m wires PL extending in the row direction, and n wires BL extending in the column direction.
  • the wiring WL provided in the first (first row) is referred to as wiring WL[1]
  • the wiring WL provided in m-th (m-th row) is referred to as wiring WL[m].
  • the first wiring PL (first row) is designated as wiring PL[1]
  • the mth wiring PL (mth row) is designated as wiring PL[m].
  • the wiring BL provided in the first (first column) is referred to as wiring BL[1]
  • the wiring BL provided in the nth (nth column) is referred to as wiring BL[n].
  • the plurality of memory cells 10 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • the plurality of memory cells 10 provided in the j-th column are electrically connected to the j-th column wiring BL (wiring BL[j]).
  • DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory) can be applied to the memory array 20.
  • DOSRAM is a RAM having 1T (transistor) 1C (capacitance) type memory cells, and refers to a memory whose access transistor is an OS transistor. The current flowing between the source and drain of the OS transistor in the off state, that is, the leakage current is extremely small.
  • DOSRAM can hold charge corresponding to data held in a capacitive element (capacitor) for a long time by turning off the access transistor (making it non-conductive). Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM configured with a transistor (Si transistor) having silicon in a channel formation region. As a result, it is possible to reduce power consumption.
  • the memory cells 10 can be provided in a stacked manner.
  • a plurality of memory arrays 20[1] to 20[m] can be stacked and provided.
  • the memory arrays 20[1] to 20[m] included in the memory array 20 in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided, it is possible to improve the memory density of the memory cell 10.
  • the memory array 20 can be fabricated using the same manufacturing process repeatedly in the vertical direction.
  • the storage device 300 can reduce the manufacturing cost of the memory array 20.
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on or off (conductive state or non-conductive state) of an access transistor functioning as a switch.
  • the wiring PL has a function as a constant potential line connected to the capacitive element.
  • a wiring CL (not shown) can be separately provided as a wiring having a function of transmitting a backgate potential to the backgate of the OS transistor, which is an access transistor. Further, the wiring PL may also have a function of transmitting the back gate potential.
  • the memory cells 10 each of the memory arrays 20[1] to 20[m] have are connected to the functional circuit 51 via the wiring BL.
  • the wiring BL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the length of the wiring between the memory array 20 and the functional circuit 51 can be reduced. It can be made shorter. Therefore, the signal propagation distance between two circuits connected to the bit line can be shortened, and the resistance and parasitic capacitance of the bit line can be significantly reduced, so that power consumption and signal delay can be reduced. Furthermore, it is possible to operate the memory cell 10 even if the capacitance of the capacitive element is reduced.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 included in the drive circuit 21 via a wiring GBL (not shown) to be described later. With this configuration, a slight potential difference in the wiring BL can be amplified when reading data.
  • the wiring GBL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided. By providing the wiring BL and wiring GBL extending from the memory cells 10 of the memory arrays 20 [1] to 20 [m] in the vertical direction of the substrate surface, the wiring between the functional circuit 51 and the sense amplifier 46 can be reduced. The length can be shortened. Therefore, the signal propagation distance between the two circuits connected to the wiring GBL can be shortened, and the resistance and parasitic capacitance of the wiring GBL can be significantly reduced, so that power consumption and signal delay can be reduced.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 10.
  • the wiring BL can be said to be a wiring for electrically connecting each of the sources and drains of the transistors included in the memory cells 10 in each layer of the memory array 20 and the functional circuit 51 in the vertical direction.
  • the memory array 20 can be provided over the drive circuit 21. By overlapping the drive circuit 21 and the memory array 20, the signal propagation distance between the drive circuit 21 and the memory array 20 can be shortened. Therefore, the resistance and parasitic capacitance between the drive circuit 21 and the memory array 20 are reduced, and power consumption and signal delay can be reduced. Furthermore, the storage device 300 can be made smaller.
  • the functional circuit 51 is constructed of OS transistors like the transistors included in the memory cell 10 of the DOSRAM, and can be freely mounted on a circuit using Si transistors in the same way as the memory arrays 20[1] to 20[m]. Since it can be arranged, integration can be easily performed. By configuring the functional circuit 51 to amplify the signal, it is possible to reduce the size of circuits such as the sense amplifier 46, which is a subsequent circuit, so that the storage device 300 can be made smaller.
  • the drive circuit 21 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be removed or discarded as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has a function of controlling the overall operation of the storage device 300. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 300. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 300.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10. Further, the peripheral circuit 41 is a circuit that outputs various signals for controlling the functional circuit 51.
  • the peripheral circuit 41 includes a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, and an output circuit 48 ( It has an Output Cir.) and a sense amplifier 46 (Sense Amplifier).
  • the input circuit 47 has a function of holding the signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written into the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting Dout to the outside of the storage device 300.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the storage device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 controls the on/off of the PSW22
  • the signal PON2 controls the on/off of the PSW23.
  • the number of power domains to which VDD is supplied is one, but it may be plural. In this case, a power switch may be provided for each power domain.
  • the memory array 20 having the memory arrays 20[1] to 20[m] (m is an integer of 2 or more) and the functional layer 50 can be provided by overlapping multiple layers of the memory array 20 on the drive circuit 21. By overlapping multiple layers of memory arrays 20, the memory density of the memory cells 10 can be increased.
  • FIG. 16B is a schematic diagram illustrating a configuration example of the functional circuit 51 connected to the wiring BL illustrated in FIG. 16A and the memory cells 10 included in the memory arrays 20[1] to 20[5] connected to the wiring BL. shows. Further, FIG. 16B illustrates a wiring GBL provided between the functional circuit 51 and the drive circuit 21. Note that a configuration in which a plurality of memory cells (memory cells 10) are electrically connected to one wiring BL is also referred to as a "memory string.” Note that in the drawings, the wiring GBL may be illustrated with thick lines to improve visibility.
  • FIG. 16B illustrates an example of the circuit configuration of the memory cell 10 connected to the wiring BL.
  • the memory cell 10 includes a transistor 11 and a capacitor 12. Regarding the transistor 11, the capacitive element 12, and each wiring (such as the wiring BL and the wiring WL), for example, the wiring BL[1] and the wiring WL[1] may be referred to as the wiring BL and the wiring WL.
  • Embodiment 1 can be referred to for an example of the cross-sectional configuration of the memory cell 10 corresponding to the circuit configuration.
  • the wiring BL (conductor 240) is directly connected to a conductive region including a region that functions as either the source electrode or the drain electrode of the transistor 11 (transistor 201a). It contacts at least one of the upper surface, side surface, and lower surface of the body 242a. Thereby, there is no need to provide a separate electrode for connection, so the area occupied by the memory array 20 can be reduced. Furthermore, the degree of integration of the memory cells 10 is improved, and the storage capacity of the memory device 300 can be increased.
  • one of the source and drain of the transistor 11 is connected to the wiring BL.
  • the other of the source and drain of the transistor 11 is connected to one electrode of the capacitive element 12.
  • the other electrode of the capacitive element 12 is connected to the wiring PL.
  • the gate of the transistor 11 is connected to the wiring WL.
  • the back gate of the transistor 11 is connected to the wiring CL.
  • the wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitive element 12.
  • the wiring CL is a constant potential for controlling the threshold voltage of the transistor 11.
  • the wiring PL and the wiring CL may be at the same potential. In this case, by connecting two wires, the number of wires connected to the memory cell 10 can be reduced.
  • FIG. 17A shows a schematic diagram of a storage device 300 in which a repeating unit 70 is a functional circuit 51 and memory arrays 20[1] to 20[m]. Note that although one wiring GBL is shown in FIG. 17A, the wiring GBL may be provided as appropriate depending on the number of functional circuits 51 provided in the functional layer 50.
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the functional circuit 51.
  • the wiring GBL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the functional circuit 51.
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the functional circuit 51.
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the functional circuit 51 in the functional layer 50 and the drive circuit 21 in the vertical direction.
  • the repeating unit 70 having the functional circuit 51 and the memory arrays 20[1] to 20[m] may be further stacked.
  • the storage device 300A according to one embodiment of the present invention can have repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 17B.
  • the wiring GBL is connected to the functional layer 50 that the repeating unit 70 has.
  • the wiring GBL may be provided as appropriate depending on the number of functional circuits 51.
  • OS transistors are provided in a stacked manner, and wiring functioning as a bit line is arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the wiring extending from the memory array 20 and functioning as a bit line in a direction perpendicular to the substrate surface the length of the wiring between the memory array 20 and the drive circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be significantly reduced.
  • the layer in which the memory array 20 is provided includes a functional layer 50 having a functional circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 10.
  • FIG. 18 A configuration example of the functional circuit 51 described in FIGS. 15 to 17 and a configuration example of the sense amplifier 46 included in the memory array 20 and the drive circuit 21 will be described using FIG. 18.
  • the memory cells 10 memory cell 10_A, memory cell 10_B
  • the memory cells 10 connected to different wiring BL (wiring BL_A, wiring BL_B) are connected to functional circuits 51 (functional circuit 51_A, functional circuit 51_B).
  • a drive circuit 21 connected to wiring GBL (wiring GBL_A, wiring GBL_B) is illustrated.
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are illustrated.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b are illustrated as the functional circuits 51_A and 51_B.
  • the transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 18 are OS transistors like the transistor 11 included in the memory cell 10.
  • the functional layer 50 having the functional circuit 51 can be provided in a stacked manner similar to the memory arrays 20[1] to 20[m].
  • the wiring BL_A is connected to the gate of the transistor 52_a, and the wiring BL_B is connected to the gate of the transistor 52_b.
  • the wiring GBL_A is connected to one of the sources and drains of the transistors 53_a and 54_a.
  • the wiring GBL_B is connected to one of the sources and drains of the transistors 53_b and 54_b.
  • Wirings GBL_A and GBL_B are provided in the vertical direction similarly to wirings BL_A and BL_B, and are connected to transistors included in the drive circuit 21. As shown in FIG. 18, the selection signal MUX, the control signal WE, or the control signal RE is applied to the gates of the transistors 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b, respectively.
  • Transistors 81_1 to 81_6 and 82_1 to 82_4 that constitute the sense amplifier 46, precharge circuit 71_A, and precharge circuit 71_B shown in FIG. 18 are composed of Si transistors.
  • the switches 83_A to 83_D making up the switch circuit 72_A and the switch circuit 72_B can also be made of Si transistors.
  • One of the sources or drains of the transistors 53_a, 53_b, 54_a, and 54_b is connected to a transistor or a switch forming the precharge circuit 71_A, the precharge circuit 71_B, the sense amplifier 46, and the switch circuit 72_A.
  • the precharge circuit 71_A includes n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A sets the wiring BL_A and the wiring BL_B to an intermediate potential between a high power supply potential (VDD) and a low power supply potential (VSS) corresponding to a potential VDD/2 according to a precharge signal applied to a precharge line PCL1. This is a circuit for precharging to potential VPC.
  • the precharge circuit 71_B has n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to an intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with a precharge signal applied to the precharge line PCL2. be.
  • the sense amplifier 46 includes p-channel transistors 82_1 and 82_2 and n-channel transistors 82_3 and 82_4, which are connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring that has a function of providing VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors forming an inverter loop.
  • the potentials of the wiring GBL_A and the wiring GBL_B can be output to the outside via the switch 83_C, the switch 83_D, and the write/read circuit 73.
  • the wiring BL_A and the wiring BL_B, and the wiring GBL_A and the wiring GBL_B correspond to a bit line pair.
  • writing of a data signal is controlled according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling the conduction state between the sense amplifier 46 and the wiring GBL_A and the wiring GBL_B.
  • the switch circuit 72_A is turned on or off under the control of the switching signal CSEL1.
  • the switches 83_A and 83_B are n-channel transistors, they are turned on when the switching signal CSEL1 is at a high level, and turned off when the switching signal CSEL1 is at a low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46.
  • the switch circuit 72_B is turned on or off under the control of the switching signal CSEL2.
  • the switches 83_C and 83_D may be configured in the same manner as the switches 83_A and 83_B.
  • the potential of the wiring WL connected to the gate of the transistor 11 of the memory cell 10 in which a data signal is to be written is set to a high level.
  • the control signal WE and the signal EN_data are set to high level, and the data signal is written into the memory cell via the wiring GBL and the wiring BL.
  • the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Furthermore, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum calculation circuit using the GPU 1212 can be used to create deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), autoencoders, deep Boltzmann machines (DBMs), and deep belief networks ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNNs deep neural networks
  • CNNs convolutional neural networks
  • RNNs recurrent neural networks
  • DBMs deep Boltzmann machines
  • DBN deep belief networks
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). d package) and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIGS. 24A to 24J and FIGS. 25A to 25E show how the electronic component 700 or the electronic component 730 having the storage device described in the previous embodiment is included in each electronic device. Illustrated.
  • An information terminal 5500 shown in FIG. 24A is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display section 5511.
  • the display section 5511 is equipped with a touch panel
  • the housing 5510 is equipped with buttons.
  • the wearable terminal can hold temporary files generated when an application is executed by applying the storage device of one embodiment of the present invention.
  • FIG. 24E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • the storage device of one embodiment of the present invention By applying the storage device of one embodiment of the present invention to the portable game machine 5200 or the stationary game machine 7500, power consumption can be reduced. Further, by reducing power consumption, heat generation from the circuit can be reduced, and the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • a storage device can be applied to an automobile, which is a moving object, and around the driver's seat of the automobile.
  • the 5700 car is equipped with an instrument panel near the driver's seat that provides a variety of information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a storage device showing such information may be provided around the driver's seat.
  • moving body is not limited to a car.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, and rockets).
  • FIG. 24H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 includes a housing 6241, a display section 6242, an operation switch 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured here so that the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may have a configuration in which a strobe device, a viewfinder, etc. can be separately attached.
  • power consumption can be reduced. Further, by reducing power consumption, heat generation from the circuit can be reduced, and the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • FIG. 24I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, an operation switch 6304, a lens 6305, a connecting portion 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first casing 6301, and the display portion 6303 is provided in the second casing 6302.
  • the first casing 6301 and the second casing 6302 are connected by a connecting part 6306, and the angle between the first casing 6301 and the second casing 6302 can be changed by the connecting part 6306. be.
  • the image on the display section 6303 may be switched according to the angle between the first casing 6301 and the second casing 6302 at the connection section 6306.
  • a storage device can be applied to an implantable cardioverter defibrillator (ICD).
  • ICD implantable cardioverter defibrillator
  • the ICD main body 5400 is surgically installed in the body, and the two wires are passed through the subclavian vein 5405 and the superior vena cava 5406, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. to be done.
  • the ICD main body 5400 has a function as a pacemaker, and paces the heart when the heart rate is out of a specified range. In addition, if the heart rate does not improve with pacing (such as rapid ventricular tachycardia or ventricular fibrillation), electric shock treatment is performed.
  • pacing such as rapid ventricular tachycardia or ventricular fibrillation
  • the ICD main body 5400 needs to constantly monitor heart rate in order to appropriately perform pacing and electric shock. Therefore, ICD main body 5400 has a sensor for detecting heart rate. Further, the ICD main body 5400 can store heart rate data acquired by the sensor, the number of times pacing treatment has been performed, time, etc. in the electronic component 700.
  • the ICD main body 5400 can have higher safety by having a plurality of batteries. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the remaining batteries can function, so it also functions as an auxiliary power source.
  • antenna 5404 may have an antenna that can transmit physiological signals.
  • a system may be configured to monitor cardiac activity.
  • the expansion device 6100 includes a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • a board 6104 is housed in a housing 6101.
  • the substrate 6104 is provided with a circuit that drives a storage device or the like of one embodiment of the present invention.
  • an electronic component 700 and a controller chip 6106 are attached to the board 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card A storage device according to one embodiment of the present invention can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 25B is a schematic diagram of the external appearance of the SD card
  • FIG. 25C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a board 5113.
  • a connector 5112 functions as an interface for connecting to an external device.
  • the board 5113 is housed in a housing 5111.
  • the substrate 5113 is provided with a memory device and a circuit that drives the memory device.
  • an electronic component 700 and a controller chip 5115 are attached to the board 5113.
  • the circuit configurations of the electronic component 700 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation. For example, a write circuit, a row driver, a read circuit, etc. included in the electronic component may be incorporated into the controller chip 5115 instead of the electronic component 700.
  • FIG. 25D is a schematic diagram of the external appearance of the SSD
  • FIG. 25E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 includes a housing 5151, a connector 5152, and a board 5153.
  • a connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in a housing 5151.
  • the substrate 5153 is provided with a memory device and a circuit that drives the memory device.
  • an electronic component 700, a memory chip 5155, and a controller chip 5156 are attached to the board 5153.
  • the capacity of the SSD 5150 can be increased.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip can be used as the memory chip 5155.
  • the controller chip 5156 incorporates a processor, an ECC (Error Check and Correct) circuit, and the like. Note that the circuit configurations of the electronic component 700, the memory chip 5155, and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 26B.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA (Field Programmable Gate Array), a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, for example, large-scale calculations required for artificial intelligence learning and inference can be performed.
  • the electronic devices can be made smaller and have lower power consumption. Furthermore, since the storage device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the storage device of one embodiment of the present invention, an electronic device that operates stably even in a high-temperature environment can be achieved. Therefore, the reliability of electronic equipment can be improved.
  • FIG. 27 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that in FIG. 27, a planet 6804 is illustrated in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by a ground-based receiver or other satellite, for example.
  • a ground-based receiver or other satellite for example.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • an OS transistor can be used as a transistor constituting a semiconductor device installed in a working robot at a nuclear power plant or a radioactive waste treatment or disposal site.
  • it can be suitably used for transistors constituting semiconductor devices installed in remote-controlled robots that are remotely operated for dismantling nuclear reactor facilities, removing nuclear fuel or fuel debris, and conducting field surveys of spaces with a large amount of radioactive materials.
  • a base silicon oxide film, a hafnium oxide film (hereinafter referred to as HfOx film), a silicon oxide film (hereinafter referred to as SiOx film), and an In-Ga-Zn oxide film (hereinafter referred to as SiOx film) are formed on a silicon substrate.
  • IGZO film laminated film of tantalum nitride and tungsten
  • SiNx ⁇ SiOx film laminated film of silicon nitride and silicon oxide
  • W film tungsten film
  • SOC film SOC film
  • SOG film SOG film
  • the base silicon oxide film corresponds to the insulator 216 shown in FIGS. 8A to 8F.
  • the HfOx film corresponds to the insulator 222.
  • the SiOx film corresponds to the insulating film 224f and the insulator 224.
  • the IGZO film corresponds to a laminated film of an oxide film 230af and an oxide film 230bf, and a laminated film of an oxide 230a and an oxide 230b.
  • the TaNx ⁇ W film corresponds to a laminated film of a conductive film 242_1f and a conductive film 242_2f, and a laminated film of a conductor 242_1 and a conductor 242_2.
  • the SiNx ⁇ SiOx film corresponds to the insulating film 271f and the insulator 271.
  • the W film corresponds to the hard mask layer 276f and the hard mask layer 276.
  • the SOC film corresponds to the organic coating film 277f and the organic coating film 277.
  • the SOG film corresponds to the organic coating film 278f and the organic coating film 278.
  • the etching selectivity ratio of the TaNx film to the SOC film (hereinafter referred to as the TaNx/SOC selectivity ratio) and the etching selectivity ratio of the W film to the SOC film (hereinafter referred to as the W/SOC selectivity ratio) were calculated.
  • the above dry etching process was performed using a CCP etching apparatus.
  • the etching conditions were as follows: CHF 3 gas 35 sccm, Cl 2 gas 15 sccm, and Ar gas 10 sccm were used as etching gases, the pressure was 0.6 Pa, the distance between the electrodes was 80 mm, the upper electrode power was 1000 W, and the substrate temperature was 60 mm. °C.
  • the etching rate was measured under each condition with lower electrode power of 10 W, 25 W, 50 W, and 100 W.
  • FIG. 28A The measurement results of the etching rate are shown in FIG. 28A, and the etching selectivity is shown in FIG. 28B.
  • the horizontal axis represents the lower electrode power (Btm Power [W])
  • the vertical axis represents the etching rate [nm/min].
  • the horizontal axis represents the lower electrode power (Btm Power [W])
  • the vertical axis represents the etching selectivity.
  • the etching rates of the TaNx film and the W film were about the same or lower than the etching rate of the SOC film.
  • the TaNx/SOC selection ratio and the W/SOC selection ratio became 1.0 or less.
  • the etching rate of the TaNx film and the W film was higher than the etching rate of the SOC film.
  • the TaNx/SOC selection ratio was 1.38 and the W/SOC selection ratio was 1.42.
  • the lower electrode power may be at least less than 25W, preferably 10W or less.
  • a silicon substrate was prepared, and a base silicon oxide film was formed on the silicon substrate using the CVD method.
  • an HfOx film with a thickness of 20 nm was formed on the base silicon oxide film using the ALD method.
  • the IGZO film has a stacked structure of a 10 nm thick IGZO (132) film and a 15 nm thick IGZO (111) film on the IGZO (132) film.
  • the IGZO (132) film corresponds to the oxide film 230af and oxide 230a shown in FIGS. 8A to 8F.
  • the IGZO (111) film corresponds to the oxide film 230bf and oxide 230b shown in FIGS. 8A to 8F.
  • the film was formed by a sputtering method using a target with an atomic ratio of 1:1.2.
  • the TaNx ⁇ W film is a laminated film of a 5 nm thick TaNx film and a 15 nm thick W film on the TaNx film.
  • the TaNx film was formed using a tantalum target in an atmosphere containing nitrogen gas.
  • the W film was formed using a tungsten target.
  • the SiNx ⁇ SiOx film was a laminated film of a 5 nm thick SiNx film and a 10 nm thick SiOx film on the SiNx film.
  • the SiNx film was formed using a silicon target in an atmosphere containing nitrogen gas.
  • the SiOx film was formed using a silicon target in an atmosphere containing oxygen gas.
  • a W film with a thickness of 15 nm was formed on the SiNx ⁇ SiOx film using a sputtering method.
  • an SOC film was formed on the W film using a spin coating method.
  • an SOG film was formed on the SOC film using a spin coating method.
  • a negative resist film was formed on the laminated film produced as described above in the same manner as in FIG. 8A.
  • the resist film was irradiated with an electron beam to form an island-shaped resist mask. Note that in Sample 1A and Sample 1B, a region where the width of the island-shaped resist mask was 30 nm and a region where the width of the island-shaped resist mask was 60 nm were formed.
  • Table 1 shows the conditions for the dry etching process. Table 1 shows the interelectrode distance (Gap (mm)), top electrode power (Top Power (W)), bottom electrode power (Btm Power (W)), and pressure (Press (Pa )), gas flow rate (Gas (sccm)), and substrate temperature (Tsub (° C.)).
  • the SOG film was etched under the conditions shown in Table 1, and then the SOC film was etched.
  • the W film is etched under the conditions shown in Table 1 (denoted as W_1 in Table 1), the SiNx ⁇ SiOx film is etched, and the TaNx ⁇ W film is etched. I did the etching.
  • the lower electrode power was set to 10 W, and in the etching of the TaNx ⁇ W film of Sample 1B, the lower electrode power was set to 25 W.
  • the IGZO film was etched under the conditions shown in Table 1.
  • the SiOx film was etched under the conditions shown in Table 1.
  • Cross-sectional SEM images were taken of Sample 1A and Sample 1B produced as described above.
  • the cross-sectional SEM images were taken using Hitachi High-Tech's "SU8030" at an accelerating voltage of 5 kV.
  • the TaNx ⁇ W film was significantly retracted and the width of the structure was narrower than in sample 1A where the lower electrode power was set to 10 W. It had become.
  • the TaNx ⁇ W film and the IGZO film can be processed at the same time by the method shown in FIGS. 8A to 8F, so that productivity of semiconductor devices can be improved.
  • the regression of the TaNx ⁇ W film was larger in the region where the width of the structure of sample 1B was 30 nm, but the regression of the TaNx ⁇ W film was suppressed in the region where the width of the structure of sample 1A was 30 nm. Ta. Therefore, as shown in the previous embodiment, even a semiconductor device having a fine structure can be processed as designed by processing it under the conditions shown in this example.

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Abstract

第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体上の第２の導電体とを有し、第１のメモリセル及び第２のメモリセルは、それぞれトランジスタ、容量素子、及びトランジスタ上の第１の絶縁体を有し、トランジスタは、金属酸化物と、金属酸化物上の第３の導電体、第４の導電体、及び第２の絶縁体と、第２の絶縁体上の第５の導電体と、金属酸化物の下の第３の絶縁体と、第３の絶縁体の下の第６の導電体とを有し、容量素子は、第７の導電体と、第７の導電体上の第４の絶縁体と、第４の絶縁体上の第８の導電体とを有し、第１の絶縁体に設けられた開口を介して、第４の導電体と、第７の導電体とが接し、第１の導電体、及び第２の導電体は、それぞれ第３の導電体と接する部分を有し、第３の導電体の側端部の一方は、金属酸化物の側端部の一方と概略一致し、第４の導電体の側端部の一方は、金属酸化物の側端部の他方と概略一致する。

Description

半導体装置及び半導体装置の作製方法
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有するといえる場合がある。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及び、フラッシュメモリが挙げられる。
　また、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。特許文献１及び非特許文献１では、トランジスタを積層して形成したメモリセルが開示されている。
国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
　本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一とする。本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。本発明の一態様は、新規の半導体装置を提供することを課題の一とする。本発明の一態様は、生産性の高い半導体装置の作製方法を提供することを課題の一とする。本発明の一態様は、新規の半導体装置の作製方法を提供することを課題の一とする。
　本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い記憶装置の作製方法を提供することを課題の一とする。本発明の一態様は、新規の記憶装置の作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１のメモリセル及び第２のメモリセルは、それぞれ、トランジスタ、容量素子、及び、トランジスタ上の第１の絶縁体を有し、トランジスタは、金属酸化物と、金属酸化物上の第３の導電体、第４の導電体、及び第２の絶縁体と、第２の絶縁体上の第５の導電体と、金属酸化物の下の第３の絶縁体と、第３の絶縁体の下の第６の導電体と、を有し、容量素子は、第７の導電体と、第７の導電体上の第４の絶縁体と、第４の絶縁体上の第８の導電体と、を有し、第１の絶縁体上に、第７の導電体、第４の絶縁体、及び第８の導電体の一部が位置し、第１の絶縁体に設けられた開口を介して、第４の導電体と、第７の導電体と、が接し、第１の導電体は、第１のメモリセルが有する第３の導電体と接する部分を有し、第１の導電体の上面は、第２の導電体の下面と接する部分を有し、第２の導電体は、第２のメモリセルが有する第３の導電体と接する部分を有し、第２のメモリセルが有する第６の導電体は、第１のメモリセルが有する第８の導電体と同一の材料を有し、トランジスタの断面視において、第３の導電体の側端部の一方は、金属酸化物の側端部の一方と概略一致し、第４の導電体の側端部の一方は、金属酸化物の側端部の他方と概略一致する、半導体装置である。
　上記において、第１の導電体は、第１のメモリセルが有する第３の導電体の、上面の一部、及び、側端部の一方と接する、ことが好ましい。
　また、上記において、第３の絶縁体の側端部は、金属酸化物の側端部と概略一致する、ことが好ましい。
　また、上記において、第３の導電体、及び第４の導電体は、それぞれ、第１の層と、第１の層上の第２の層と、を有し、第１の層は、金属窒化物を有し、第２の層は、第１の層より導電性が高い、ことが好ましい。また、上記において、第１の層は、窒化タンタルを有し、第２の層は、タングステンを有する、ことが好ましい。
　また、上記において、第３の導電体の上面に接する、第５の絶縁体を有し、第４の導電体の上面に接する、第６の絶縁体を有し、第６の絶縁体の側端部は、第４の導電体の側端部と概略一致する、ことが好ましい。
　また、上記において、第３の導電体、第４の導電体、金属酸化物、及び第３の絶縁体を覆う、第７の絶縁体を有し、第７の絶縁体は、第３の導電体と第４の導電体に挟まれる領域に重畳して第１の開口を有し、且つ第１の絶縁体の開口に重畳して第２の開口を有し、第７の絶縁体の第１の開口内に、第２の絶縁体、及び第５の導電体の少なくとも一部が配置され、第７の絶縁体の第２の開口内に、第７の導電体、第４の絶縁体、及び第８の導電体の少なくとも一部が配置される、ことが好ましい。
　また、上記において、第１の絶縁体上に第８の絶縁体を有し、第８の絶縁体の上面に、第４の絶縁体の一部が接し、第８の絶縁体は、第１の絶縁体の開口に重畳して、開口を有する、ことが好ましい。また、上記において、第８の絶縁体の膜厚が、５０ｎｍ以上、２５０ｎｍ以下である、ことが好ましい。また、上記において、第１の絶縁体は、酸化アルミニウムを有する、ことが好ましい。
　また、上記において、第６の導電体の下面に接する、第９の絶縁体を有し、第２のメモリセルが有する第９の絶縁体は、第１のメモリセルが有する第８の絶縁体の上面に接し、第２のメモリセルが有する第９の絶縁体は、第１のメモリセルが有する第４の絶縁体と同一の材料を有する、ことが好ましい。
　また、上記において、第７の導電体の側端部は、第４の絶縁体に覆われている、ことが好ましい。また、上記において、第４の絶縁体は、酸化ジルコニウム及び酸化アルミニウムのうち一方または双方を有する、ことが好ましい。
　また、上記において、第６の導電体は、金属酸化物を介して、第５の導電体と重畳する、ことが好ましい。
　また、上記において、第１の導電体の側面に接する、第１０の絶縁体を有し、第３の導電体の少なくとも一部は、第１０の絶縁体から露出し、第１の導電体に接する、ことが好ましい。また、上記において、第１０の絶縁体は、酸化アルミニウム及び窒化シリコンのうち一方または双方を有する、ことが好ましい。
　また、本発明の他の一態様は、第１の導電体上に、第１の絶縁体、第２の絶縁体、金属酸化物、第２の導電体、及び第３の絶縁体を、この順で成膜し、第２の絶縁体、金属酸化物、第２の導電体、及び第３の絶縁体を加工して、島状の第２の絶縁体、島状の金属酸化物、島状の第２の導電体、及び島状の第３の絶縁体を形成し、第１の絶縁体、島状の第２の絶縁体、島状の金属酸化物、島状の第２の導電体、及び島状の第３の絶縁体を覆って、第４の絶縁体を成膜し、第４の絶縁体に第１の開口を形成し、第１の開口に重畳して、島状の第３の絶縁体を分断して、第５の絶縁体及び第６の絶縁体を形成し、且つ島状の第２の導電体を分断して、第３の導電体及び第４の導電体を形成し、第１の開口内に、第７の絶縁体と、第７の絶縁体上の第５の導電体を形成し、第４の絶縁体、及び第５の導電体の上に、第８の絶縁体を成膜し、第８の絶縁体、第４の絶縁体、第５の絶縁体に、第３の導電体に達する、第２の開口を形成し、第２の開口内に、第６の導電体を形成し、第６の導電体を覆って、第９の絶縁体及び第７の導電体を成膜し、第９の絶縁体及び第７の導電体を加工して、第１０の絶縁体及び第１１の絶縁体と、第１０の絶縁体上の第８の導電体と、第１１の絶縁体上の第９の導電体を形成し、第８の導電体は、第１０の絶縁体、及び第６の導電体と重なり、第９の導電体は、金属酸化物、及び第５の導電体と重なる、半導体装置の作製方法である。
　上記の半導体装置の作製方法において、第２の開口を形成する前に、第８の絶縁体、第４の絶縁体、第６の絶縁体、及び第１の絶縁体を貫通して、第３の開口を形成し、第３の開口内に、第１０の導電体を形成し、第１０の導電体は、第４の導電体の一部に接する、ことが好ましい。
　また、上記の半導体装置の作製方法において、第２の絶縁体、金属酸化物、第２の導電体、及び第３の絶縁体の加工の前に、第３の絶縁体の上に金属膜を成膜し、当該金属膜の上に有機塗布膜を成膜し、第２の絶縁体、金属酸化物、第２の導電体、及び第３の絶縁体の加工に容量結合型プラズマエッチング装置を用いる、ことが好ましい。
　また、上記の半導体装置の作製方法において、第２の導電体の加工のときに、容量結合型プラズマエッチング装置のチャンバーの下部電極の電力を１０Ｗ以下にする、ことが好ましい。また、上記の半導体装置の作製方法において、第２の導電体の加工時に有機塗布膜が消失する前に、島状の第２の導電体を形成する、ことが好ましい。
　また、上記の半導体装置の作製方法において、第１の導電体は、金属酸化物、及び第５の導電体と重なる、ことが好ましい。
　また、上記の半導体装置の作製方法において、第１の絶縁体は、酸化ハフニウムを有する、ことが好ましい。
　また、上記の半導体装置の作製方法において、第２の絶縁体は、酸化シリコンを有する、ことが好ましい。
　また、上記の半導体装置の作製方法において、金属酸化物は、インジウム、ガリウム、及び亜鉛を有する、ことが好ましい。
　また、上記の半導体装置の作製方法において、第２の導電体は、窒化タンタルを含む層と、窒化タンタルを含む層上のタングステンを含む層の積層構造を有する、ことが好ましい。
　また、上記の半導体装置の作製方法において、第８の絶縁体の膜厚が、５０ｎｍ以上、２５０ｎｍ以下である、ことが好ましい。
　また、上記の半導体装置の作製方法において、第１０の絶縁体は、第１１の絶縁体と同一の材料を有し、第８の導電体は、第９の導電体と同一の材料を有する、ことが好ましい。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。本発明の一態様により、動作速度が速い半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が高い半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、消費電力が少ない半導体装置を提供できる。本発明の一態様により、新規の半導体装置を提供できる。本発明の一態様により、生産性の高い半導体装置の作製方法を提供できる。本発明の一態様により、新規の半導体装置の作製方法を提供できる。
　本発明の一態様により、記憶容量が大きい記憶装置を提供できる。本発明の一態様により、占有面積が小さい記憶装置を提供できる。本発明の一態様により、信頼性が高い記憶装置を提供できる。本発明の一態様により、消費電力が少ない記憶装置を提供できる。本発明の一態様により、新規な記憶装置を提供できる。本発明の一態様により、生産性の高い記憶装置の作製方法を提供できる。本発明の一態様により、新規の記憶装置の作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の一例を示す断面図である。
図２Ａ及び図２Ｂは、半導体装置の一例を示す断面図である。
図３Ａ及び図３Ｂは、半導体装置の一例を示す断面図である。
図４Ａ及び図４Ｂは、半導体装置の一例を示す断面図である。
図５は、半導体装置の一例を示す断面図である。
図６Ａ及び図６Ｂは、半導体装置の一例を示す上面図である。
図７Ａ乃至図７Ｃは、半導体装置の作製方法の一例を示す図である。
図８Ａ乃至図８Ｆは、半導体装置の作製方法の一例を示す図である。
図９Ａ乃至図９Ｃは、半導体装置の作製方法の一例を示す図である。
図１０Ａ乃至図１０Ｃは、半導体装置の作製方法の一例を示す図である。
図１１Ａ乃至図１１Ｃは、半導体装置の作製方法の一例を示す図である。
図１２Ａ乃至図１２Ｃは、半導体装置の作製方法の一例を示す図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法の一例を示す図である。
図１４は、半導体装置の作製方法の一例を示す図である。
図１５は、記憶装置の一例を示すブロック図である。
図１６Ａ及び図１６Ｂは、記憶装置の一例を示す模式図及び回路図である。
図１７Ａ及び図１７Ｂは、記憶装置の一例を示す模式図である。
図１８は、記憶装置の一例を示す回路図である。
図１９は、記憶装置の動作例を示すタイミングチャートである。
図２０Ａ及び図２０Ｂは、記憶装置の一例を示す回路図である。
図２１Ａ及び図２１Ｂは、記憶装置の一例を示す回路図である。
図２２Ａ及び図２２Ｂは半導体装置の一例を示す図である。
図２３Ａ及び図２３Ｂは電子部品の一例を示す図である。
図２４Ａ乃至図２４Ｊは、電子機器の一例を示す図である。
図２５Ａ乃至図２５Ｅは、電子機器の一例を示す図である。
図２６Ａ乃至図２６Ｃは、電子機器の一例を示す図である。
図２７は、宇宙用機器の一例を示す図である。
図２８Ａ及び図２８Ｂは、本実施例に係るグラフである。
図２９Ａ及び図２９Ｂは、本実施例に係る断面ＳＥＭ像である。
図３０Ａ及び図３０Ｂは、本実施例に係る断面ＳＥＭ像である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。また、「導電体」という用語は、場合によっては、または、状況に応じて、「導電層」という用語、または「導電膜」という用語に、互いに入れ替えることが可能である。また、「絶縁体」という用語は、場合によっては、または、状況に応じて、「絶縁層」という用語、または「絶縁膜」という用語に、互いに入れ替えることが可能である。
　開口とは、例えば、溝、スリットなども含まれる。また、開口が形成された領域を開口部と記す場合がある。
　また、本実施の形態で用いる図面において、絶縁体の開口部における、絶縁体の側壁が、基板面または被形成面に対して概略垂直である場合を示すが、テーパー形状であってもよい。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満である領域を有すると好ましい。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について図１乃至図１４を用いて説明する。
　本発明の一態様は、第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１のメモリセル及び第２のメモリセルは、それぞれ、トランジスタ、容量素子、及び、トランジスタ上の第１の絶縁体を有し、トランジスタは、金属酸化物と、金属酸化物上の第３の導電体、第４の導電体、及び第２の絶縁体と、第２の絶縁体上の第５の導電体と、金属酸化物の下の第３の絶縁体と、第３の絶縁体の下の第６の導電体と、を有し、容量素子は、第７の導電体と、第７の導電体上の第４の絶縁体と、第４の絶縁体上の第８の導電体と、を有し、第１の絶縁体上に、第７の導電体、第４の絶縁体、及び第８の導電体の一部が位置し、第１の絶縁体に設けられた開口を介して、第４の導電体と、第７の導電体と、が接し、第１の導電体は、第１のメモリセルが有する第３の導電体と接する部分を有し、第１の導電体の上面は、第２の導電体の下面と接する部分を有し、第２の導電体は、第２のメモリセルが有する第３の導電体と接する部分を有し、第２のメモリセルが有する第６の導電体は、第１のメモリセルが有する第８の導電体と同一の材料を有し、トランジスタの断面視において、第３の導電体の側端部の一方は、金属酸化物の側端部の一方と概略一致し、第４の導電体の側端部の一方は、金属酸化物の側端部の他方と概略一致する、半導体装置である。
　本発明の一態様の半導体装置は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を有する。ＯＳトランジスタは、オフ電流が小さいため、記憶装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性は高いため、記憶装置の読み出し、及び書き込みを高速に行うことができる。
　また、本発明の一態様の半導体装置が有する第１の導電体及び第２の導電体は、それぞれ、記憶装置における書き込み及び読み出しビット線（単にビット線ともいう）の一部として機能することができる。つまり、本発明の一態様が適用された記憶装置において、第３の導電体が、直接、ビット線と接する構成を適用できる。このような構成とすることで、第３の導電体とビット線との間に、別途、接続用の電極を設ける必要がなく、メモリセルの集積度を高めることができる。
　また、本発明の一態様の半導体装置において、複数のメモリセルは積層して設けられており、ビット線には、複数の導電体の積層構造が適用される。第１の導電体は、第１のメモリセルが有する第３の導電体と、第２の導電体は、第２のメモリセルが有する第３の導電体と、それぞれ接する部分を有する。そして、第１の導電体の上面は、第２の導電体の下面と接する部分を有している。このように、ビット線として機能する導電体を複数の導電体の積層構造とすることで、ビット線に１つの導電体を用いる場合に比べて、本発明の一態様の半導体装置の作製歩留まりを高めることができる。
　また、本発明の一態様の半導体装置の作製方法において、第２のメモリセルが有する第６の導電体と、第１のメモリセルが有する第８の導電体とは、同じ層に、同一の工程で形成することができる。このとき、第２のメモリセルが有する第６の導電体は、第１のメモリセルが有する第８の導電体と同一の材料を有する。このような構成にすることで、第２のメモリセルが有する第６の導電体と、第１のメモリセルが有する第８の導電体とを別の工程で形成する場合に比べて、本発明の一態様の半導体装置の作製方法では、生産性を高めることができる。
　また、本発明の一態様の半導体装置の作製方法において、島状の金属酸化物と、当該島状の金属酸化物上の導電体（後の工程で第３の導電体及び第４の導電体になる導電体）を、同一の工程で島状に加工することができる。このような工程を経ることで、第３の導電体の側端部の一方は、金属酸化物の側端部の一方と概略一致し、第４の導電体の側端部の一方は、金属酸化物の側端部の他方と概略一致する。このような構成にすることで、島状の金属酸化物と、当該島状の金属酸化物上の導電体を別の工程で形成する場合に比べて、本発明の一態様の半導体装置の作製方法では、生産性を高めることができる。
＜半導体装置の断面構成例１＞
　図１乃至図４を用いて、本発明の一態様の半導体装置の断面構成例について説明する。
　なお、図１乃至図４において、Ｘ方向は、図示するトランジスタのチャネル長方向と平行であり、Ｙ方向は、Ｘ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。
　図１に示す半導体装置は、絶縁体２１０と、絶縁体２１０に埋め込まれた導電体２０９と、絶縁体２１０上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のｍ層（ｍは１以上の整数）の層（第１の層１１＿１乃至第ｍの層１１＿ｍ）と、ｍ層の層を貫通するようにＺ方向に延在して設けられ、導電体２０９と電気的に接続されたｍ個の導電体２４０（導電体２４０＿１乃至導電体２４０＿ｍ）と、第ｍの層１１＿ｍ上の絶縁体２８６と、絶縁体２８６上の絶縁体２８７と、を有する。なお、本実施の形態の半導体装置が有する構成要素は、それぞれ、単層構造であってもよく、積層構造であってもよい。
　なお、導電体２４０は、導電体２４０ａ及び導電体２４０ｂを有することが好ましい。図１に示すように、例えば、導電体２４０＿１は導電体２４０ａ１及び導電体２４０ｂ１を有し、導電体２４０＿ｍは導電体２４０ａｍ及び導電体２４０ｂｍを有する。以下において、導電体２４０ａ１乃至導電体２４０ａｍをまとめて、導電体２４０ａと呼ぶ場合がある。また、導電体２４０ｂ１乃至導電体２４０ｂｍをまとめて、導電体２４０ｂと呼ぶ場合がある。
　導電体２０９は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子の一部、配線、電極、または、端子として機能する。
　図１では、ｍ層の層のうち、最下層である第１の層１１＿１と、第１の層１１＿１上の第２の層１１＿２と、第２の層１１＿２上の第３の層１１＿３と、最上層である第ｍの層１１＿ｍと、を示している。また、図１では、ｍ個の導電体２４０のうち、最下層である導電体２４０＿１と、導電体２４０＿１上の導電体２４０＿２と、導電体２４０＿２上の導電体２４０＿３と、最上層である導電体２４０＿ｍと、を示している。
　本実施の形態では、ｍ層の層と、ｍ個の導電体２４０と、を有する例を示すが、これに限られない。例えば、導電体２４０は、２個以上ｍ個以下とすることができる。これにより、導電体２４０が１個の場合（導電体２４０ａ及び導電体２４０ｂを１つずつ有する場合）に比べて、半導体装置の歩留まりを高めることができる。
　本実施の形態の半導体装置は、記憶装置のメモリセル（またはメモリアレイ）として用いることができる。ｍ層の各層は、実施の形態２で説明する記憶装置におけるメモリアレイ２０［ｉ］に相当する。ｍ層の各層には複数のメモリセルが設けられている。導電体２０９は、導電体２０９よりも下に設けられた、当該メモリセルを駆動するための駆動回路と電気的に接続する。メモリアレイの積層数を増やすこと（ｍの値を大きくすること）で、メモリセルの占有面積を増やさずに、記憶装置の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな記憶装置を実現できる。
　ｍ層の層のうち、第２の層以上の各層は、同様の構成を有するため、本実施の形態では、主に、第２の層１１＿２を例に挙げて説明する。また、第１の層１１＿１については、第２の層１１＿２と同様の部分については説明を省略し、第２の層１１＿２と異なる部分を主に説明する。
　第１の層１１＿１は、トランジスタ２０２ａ、２０２ｂ、及び容量素子１０１ａ、１０１ｂを有する。
　第２の層１１＿２は、トランジスタ２０１ａ、２０１ｂ、及び容量素子１０１ａ、１０１ｂを有する。第３の層１１＿３から第ｍの層１１＿ｍまでの各層も、トランジスタ２０１ａ、２０１ｂ、及び容量素子１０１ａ、１０１ｂを有する。
　図１に示すように、第１の層１１＿１及び第２の層１１＿２は、それぞれ、導電体２４０を境に、右側の構成と左側の構成と、が対称である。つまり、図１において、トランジスタ２０１ａとトランジスタ２０１ｂは対称であり、トランジスタ２０２ａとトランジスタ２０２ｂは対称であり、容量素子１０１ａと容量素子１０１ｂは対称である。本実施の形態では、主に、第１の層１１＿１及び第２の層１１＿２の左側の構成（トランジスタ２０１ａ、２０２ａ、及び容量素子１０１ａ）を例に挙げて説明する。
　第１の層１１＿１が有するトランジスタ２０２ａは、絶縁体２１４上に設けられている。トランジスタ２０２ａの下側のゲート電極として、導電体２０５（導電体２０５ａ及び導電体２０５ｂ）が設けられている。トランジスタ２０２ａのソースまたはドレインの一方の上には、容量素子１０１ａの一方の電極（下部電極）が物理的及び電気的に接続されている。
　第２の層１１＿２が有するトランジスタ２０１ａのソースまたはドレインの一方の上には、第２の層１１＿２が有する容量素子１０１ａの一方の電極（下部電極）が物理的及び電気的に接続されている。トランジスタ２０１ａの下側のゲート電極として、導電体２６１（導電体２６１ａ及び導電体２６１ｂ）が設けられている。第２の層１１＿２においてトランジスタ２０１ａが有する導電体２６１は、第１の層１１＿１が有する容量素子１０１ａの他方の電極（上部電極）と同じ層に形成される。第２の層１１＿２が有するトランジスタ２０１ａの導電体２６１と、第１の層１１＿１が有する容量素子１０１ａの他方の電極は、同じ工程で形成することができる。
　同様に、第２の層１１＿２が有する容量素子１０１ａの上部電極は、第３の層１１＿３が有するトランジスタ２０１ａの導電体２６１と同じ層に形成される。
　このように、第１の層１１＿１では、導電体２０５と同じ層に容量素子の上部電極が形成されないが、第２の層１１＿２より上の層では、導電体２６１が、１つ下の層の容量素子１０１ａの上部電極と同じ層に形成される。この点において、第１の層１１＿１と、第２の層１１＿２より上の層と、は互いに異なる。
　また、第１の層１１＿１が有するトランジスタ２０２ａのソースまたはドレインの他方は、導電体２４０＿１と接続し、第２の層１１＿２が有するトランジスタ２０１ａのソースまたはドレインの他方は、導電体２４０＿２と接続している。
　ここで、メモリセルをｍ層積層した後に、導電体２４０を設けるための開口部を、絶縁体の積層構造に設ける場合、深く開口する必要があるため、加工の難易度が高くなる場合、または、作製歩留まりが低くなる場合がある。具体的には、開口部の幅（開口径ともいえる。図１等では、Ｘ軸方向の長さに相当する。）を一定に保つことが難しいことがある。例えば、開口部の上側（ｍ層目側）の幅は広くなりやすく、開口部の下側（１層目側）の幅は狭くなりやすい。
　そこで、本実施の形態の半導体装置の作製方法では、第１の層１１＿１が有するトランジスタ２０２ａ、２０２ｂを形成した後に、導電体２４０＿１を設けるための開口部を絶縁体の積層構造に設け、当該開口部に、導電体２４０＿１を埋め込む。さらに導電体２４０＿１の形成後に容量素子１０１ａ、１０１ｂを形成する。その後、第２の層１１＿２が有するトランジスタ２０１ａ、２０１ｂを形成し、導電体２４０＿２を設けるための開口部を絶縁体の積層構造に設け、当該開口部に、導電体２４０＿２を埋め込む。さらに導電体２４０＿２の形成後に容量素子１０１ａ、１０１ｂを形成する。このような工程を繰り返すことで、ｍ層の層と、ｍ個の導電体と、を電気的に接続することができる。複数の導電体を用いることで、１つの開口の深さを浅くできるため、加工が容易となり、作製歩留まりを高めることができる。
　図２Ａに、図１における第２の層１１＿２とその近傍の左半分の構成（導電体２４０＿２とそれよりも左側に示す構成）の拡大図を示す。また、図２Ｂに、図２Ａの変形例を示す。また、図３Ａに、トランジスタ２０１ａのチャネル長方向の断面拡大図を示し、図３Ｂに、トランジスタ２０１ａのチャネル幅方向の断面拡大図を示す。また、図４Ａ及び図４Ｂに、図１に示す構成における導電体２４０＿２とトランジスタ２０１ａのソースまたはドレインの他方とが接する領域及びその近傍の拡大図を示す。図４Ａは、トランジスタ２０１ａのチャネル長方向の断面拡大図であり、図４Ｂは、トランジスタ２０１ａのチャネル幅方向の断面拡大図である。
　図２Ａに示すように、第２の層１１＿２は、トランジスタ２０１ａ及び容量素子１０１ａを有する。
　トランジスタ２０１ａは、絶縁体２８４に埋め込まれるように設けられた導電体２６１（導電体２６１ａ及び導電体２６１ｂ）と、導電体２６１上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）と、酸化物２３０上の、導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）及び導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、導電体２４２ａ上の絶縁体２７１ａと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）と、を有する。
　絶縁体２７１ａ、２７１ｂ上には、絶縁体２７５が設けられ、絶縁体２７５上には絶縁体２８０が設けられている。絶縁体２５０、及び導電体２６０は、絶縁体２８０及び絶縁体２７５に設けられた開口の内部に埋め込まれている。絶縁体２８０上及び導電体２６０上に絶縁体２８２が設けられている。また、絶縁体２８２上に絶縁体２８３が設けられ、絶縁体２８３上に絶縁体２８５が設けられている。また、絶縁体２８５上に絶縁体２８４が設けられている。
　酸化物２３０は、トランジスタ２０１ａのチャネル形成領域として機能する領域を有する。
　導電体２４２ａは、トランジスタ２０１ａのソース電極またはドレイン電極の一方として機能する領域を有する。導電体２４２ｂは、トランジスタ２０１ａのソース電極またはドレイン電極の他方として機能する領域を有する。
　図２Ａに示すように、トランジスタ２０１ａの断面視において、導電体２４２ａの側端部の一方は、酸化物２３０の側端部の一方と概略一致し、導電体２４２ｂの側端部の一方は、酸化物２３０の側端部の他方と概略一致することが好ましい。さらに、絶縁体２２４の側端部が、酸化物２３０の側端部と概略一致することが好ましい。本発明の一態様は、絶縁体２２４、酸化物２３０、ならびに後の工程で導電体２４２ａ及び導電体２４２ｂとなる導電体を一括で島状に加工することができる。これにより、本発明の一態様に係る半導体装置は、良好な生産性で作製することができる。上述のように加工する場合、絶縁体２２４、酸化物２３０、導電体２４２ａ、及び導電体２４２ｂは、上記のように側端部がそれぞれ概略一致する形状になる。
　また、絶縁体２７１ａ及び絶縁体２７１ｂは、上記島状の加工において、導電体２４２ａ及び導電体２４２ｂを保護する膜である。例えば、絶縁体２７１ａ及び絶縁体２７１ｂは、導電体２４２ａ及び導電体２４２ｂの加工において、ハードマスクを除去する際に、エッチングストッパとして機能する。よって、図２Ａに示すように、トランジスタ２０１ａの断面視において、絶縁体２７１ａの絶縁体２５０側の側端部は、導電体２４２ａの絶縁体２５０側の側端部と概略一致し、絶縁体２７１ｂの側端部は両方とも、導電体２４２ｂの側端部と概略一致することが好ましい。
　なお、断面視において、側端部が一致している、または概略一致している場合、及び、上面形状が一致または概略一致している場合、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層の側端部の下部が、下層の側端部の上部と接する場合を含む。また、例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の一部が下層の内側に位置すること、または、上層の一部が下層の外側に位置することもあり、この場合も側端部が概略一致している、または、上面形状が概略一致している、という。
　導電体２６０は、トランジスタ２０１ａの第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁体２５０は、トランジスタ２０１ａの第１のゲート絶縁体として機能する領域を有する。また、導電体２６１は、トランジスタ２０１ａの第２のゲート電極（下側のゲート電極）として機能する領域を有する。絶縁体２２４及び絶縁体２２２は、それぞれ、トランジスタ２０１ａの第２のゲート絶縁体として機能する領域を有する。
　容量素子１０１ａは、導電体２４２ｂ上の導電体１５３と、導電体１５３上の絶縁体１５４と、絶縁体１５４上の導電体１６０（導電体１６０ａ及び導電体１６０ｂ）と、を有する。
　導電体１５３、絶縁体１５４、及び、導電体１６０は、それぞれ、少なくとも一部が、絶縁体２７１ｂ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び絶縁体２８５に設けられた開口の内部に配置されている。導電体１５３、絶縁体１５４、及び、導電体１６０のそれぞれの端部は、少なくとも絶縁体２８２上に位置し、好ましくは絶縁体２８５上に位置する。絶縁体１５４は、導電体１５３の端部を覆うように設けられる。これにより、導電体１５３と導電体１６０とを電気的に絶縁させることができる。
　絶縁体２７１ｂ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び絶縁体２８５に設けられる開口の深さを深くする（つまり、絶縁体２７１ｂ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び絶縁体２８５のうち一つまたは複数の厚さを厚くする）ほど、容量素子１０１ａの静電容量を大きくすることができる。容量素子１０１ａの単位面積当たりの静電容量を大きくすることで、半導体装置の微細化または高集積化を図ることができる。
　導電体１５３は、容量素子１０１ａの一方の電極（下部電極）として機能する領域を有する。絶縁体１５４は、容量素子１０１ａの誘電体として機能する領域を有する。導電体１６０は、容量素子１０１ａの他方の電極（上部電極）として機能する領域を有する。容量素子１０１ａは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　ここで、下の層（例えば第１の層１１＿１）の容量素子１０１ａの上部電極として機能する導電体１６０と、上の層（例えば、第２の層１１＿２）のトランジスタ２０１ａの第２のゲート電極として機能する導電体２６１は、同じ層に形成される。言い換えると、下の層の容量素子１０１ａの導電体１６０と、上の層のトランジスタ２０１ａの導電体２６１は、同一の絶縁体２８４に形成された開口に埋め込まれるように形成される。下の層の容量素子１０１ａの導電体１６０及び上の層のトランジスタ２０１ａの導電体２６１を、一つの導電膜を加工して形成することで、上記のような構成になる。このとき、下の層の容量素子１０１ａの導電体１６０は、上の層のトランジスタ２０１ａの導電体２６１と同一の材料を有する。
　また、導電体２６１の下面に接して絶縁体２６３が設けられることが好ましい。絶縁体２６３は、上記の工程において、下の層の容量素子１０１ａの導電体１６０、及び上の層のトランジスタ２０１ａの導電体２６１が形成される際に、下の層の容量素子１０１ａの誘電体膜として機能する絶縁体１５４と同時に形成される。つまり、下の層（例えば第１の層１１＿１）の容量素子１０１ａの絶縁体１５４と、上の層（例えば、第２の層１１＿２）のトランジスタ２０１ａの絶縁体２６３は、同じ層に形成される。言い換えると、下の層の容量素子１０１ａの絶縁体１５４と、上の層のトランジスタ２０１ａの絶縁体２６３は、同一の絶縁体２８４に形成された開口に埋め込まれるように形成される。ここで、下の層の容量素子１０１ａの絶縁体１５４は、上の層のトランジスタ２０１ａの絶縁体２６３と同一の材料を有する。
　以上のように、下の層の容量素子１０１ａの導電体１６０及び絶縁体１５４と、上の層のトランジスタ２０１ａの導電体２６１及び絶縁体２６３を同時に形成することで、本実施の形態に係る半導体装置の作製工程を削減し、当該半導体装置の生産性を向上することができる。
　図２Ａでは、下の層（例えば第１の層１１＿１）の容量素子１０１ａの上部電極（導電体１６０）と、上の層（例えば、第２の層１１＿２）のトランジスタ２０１ａの第２のゲート電極（導電体２６１）が別々に設けられる構成について示すが、本発明はこれに限られない。図２Ｂに示すように、導電体１６０が、下の層（例えば第１の層１１＿１）の容量素子１０１ａの上部電極と、上の層（例えば、第２の層１１＿２）のトランジスタ２０１ａの第２のゲート電極と、を兼ねる構成にしてもよい。
　また、酸化物２３０上に重畳して設けられた導電体２４２ｂは、容量素子１０１ａの導電体１５３と電気的に接続する配線として機能する。
　また、酸化物２３０上に重畳して設けられた導電体２４２ａは、導電体２４０と電気的に接続する配線として機能する。例えば、図２Ａでは、導電体２４２ａの上面及び側端部が、Ｚ方向に延在する導電体２４０＿２と電気的に接続している。
　導電体２４０＿２が直接、導電体２４２ａの上面、及び側端部の少なくとも一と接することで、別途接続用の電極を設ける必要がないため、メモリアレイの占有面積を低減できる。また、メモリセルの集積度が向上し、記憶容量を増大できる。なお、導電体２４０＿２は、導電体２４２ａの上面の一部、及び側端部と接することが好ましい。導電体２４０＿２が導電体２４２ａの複数面と接することで、導電体２４０＿２と導電体２４２ａの接触抵抗を低減できる。
　図４Ａに示すように、導電体２４０＿２は、幅Ｗ１を有する領域と、幅Ｗ２を有する領域と、を有する。幅Ｗ１は、トランジスタ２０１ａが有する導電体２４２ａと、トランジスタ２０１ｂが有する導電体２４２ａと、の間の開口の距離に対応する。幅Ｗ２は、絶縁体２８５に設けられた開口の最上面における直径に対応し、例えば、絶縁体２８５と導電体２４０ａ２のトランジスタ２０１ａ側の界面と、絶縁体２８５と導電体２４０ａ２のトランジスタ２０１ｂ側の界面の間の距離に対応する。
　図４Ａに示すように、幅Ｗ２は、幅Ｗ１より大きいことが好ましい。当該構成において、導電体２４０＿２は、少なくとも導電体２４２ａの上面の一部及び側端部の一部と接する。したがって、導電体２４０＿２と導電体２４２ａが接する領域の面積を大きくすることができる。なお、本明細書等では、図４Ａ等に示す導電体２４０＿２と導電体２４２ａとのコンタクトを、トップサイドコンタクトと呼ぶことがある。
　トランジスタ２０１ａの導電体２４２ａと、トランジスタ２０１ｂの導電体２４２ｂと、をそれぞれ島状に形成した状態で、絶縁体２８５乃至絶縁体２８４の開口を形成することができる。この場合、図４Ｂに示すように、当該開口のＹＺ平面の断面では、当該開口に導電体２４２ａが重畳しない場合がある。
　また、導電体２４０（例えば、図４Ａ及び図４Ｂでは導電体２４０＿２が対応する。）の側面に接する、絶縁体２４１が設けられることが好ましい。絶縁体２４１は、図４Ａ及び図４Ｂに示すように、導電体２４０＿２と、絶縁体２８４、絶縁体２２２、絶縁体２２４、酸化物２３０、絶縁体２７１ａ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５との間に設けられることが好ましい。ここで、導電体２４２ａの少なくとも一部は、絶縁体２４１から露出し、導電体２４０＿２に接する。このような構成にすることで、絶縁体２４１によって、導電体２４０＿２に含まれる、水素などの不純物、及び酸素が、酸化物２３０に拡散するのを防ぐことができる。これにより、トランジスタ２０１ａの電気特性及び信頼性の向上を図ることができる。
　次に、本実施の形態の半導体装置が有するトランジスタについて詳細に説明する。
　なお、以下では、主にトランジスタ２０１ａの構成要素を例に挙げて説明するが、トランジスタ２０２ａの構成要素についても適用することができる。
　酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂの下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、本実施の形態では、酸化物２３０が、酸化物２３０ａ及び酸化物２３０ｂの２層構造である例を示すが、これに限定されない。酸化物２３０は、例えば、酸化物２３０ｂの単層構造であってもよく、３層以上の積層構造としてもよい。
　酸化物２３０ｂは、図３Ａに示すように、トランジスタ２０１ａにおける、領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられる領域２３０ｂａ及び領域２３０ｂｂと、を有する。ここで、領域２３０ｂｃはチャネル形成領域として機能する。また、領域２３０ｂａは、ソース領域及びドレイン領域の一方として機能し、領域２３０ｂｂは、ソース領域及びドレイン領域の他方として機能する。領域２３０ｂｃの少なくとも一部は、導電体２６０と重なる。領域２３０ｂａは導電体２４２ａと重なり、領域２３０ｂｂは導電体２４２ｂと重なる。
　領域２３０ｂｃは、領域２３０ｂａ及び領域２３０ｂｂよりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　また、領域２３０ｂａ及び領域２３０ｂｂは、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、領域２３０ｂａ及び領域２３０ｂｂは、領域２３０ｂｃと比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
　なお、領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下、１×１０１７ｃｍ−３未満、１×１０１６ｃｍ−３未満、１×１０１５ｃｍ−３未満、１×１０１４ｃｍ−３未満、１×１０１３ｃｍ−３未満、１×１０１２ｃｍ−３未満、１×１０１１ｃｍ−３未満、または、１×１０１０ｃｍ−３未満であることが好ましい。また、領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　なお、酸化物２３０ｂのキャリア濃度を低くする場合においては、酸化物２３０ｂ中の不純物濃度を低くし、欠陥準位密度を低くする。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体（または金属酸化物）を、高純度真性または実質的に高純度真性な酸化物半導体（または金属酸化物）と呼ぶ場合がある。
　トランジスタ２０１ａの電気特性を安定にするためには、酸化物２３０ｂ中の不純物濃度を低減することが有効である。また、酸化物２３０ｂの不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、酸化物２３０ｂ中の不純物とは、例えば、酸化物２３０ｂを構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
　なお、領域２３０ｂｃ、領域２３０ｂａ、及び、領域２３０ｂｂは、それぞれ、酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されていてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、領域２３０ｂｃに近い領域であるほど、金属元素、並びに、水素、及び窒素などの不純物元素の濃度が減少していてもよい。
　酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）には、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物などの金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、錫、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及び錫から選ばれた一種または複数種であることが好ましい。なお、インジウム、元素Ｍ及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制できる。
　また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成とすることで、トランジスタ２０１ａは大きいオン電流、及び高い周波数特性を得ることができる。
　また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２０１ａは大きいオン電流、及び高い周波数特性を得ることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０として酸化物２３０ｂの単層を設ける場合、酸化物２３０ｂとして、酸化物２３０ａに用いることができる金属酸化物を適用してもよい。また、酸化物２３０ａ、及び酸化物２３０ｂに用いることのできる金属酸化物の組成については、上記に限定されない。例えば、酸化物２３０ａに用いることのできる金属酸化物の組成は、酸化物２３０ｂに適用してもよい。同様に、酸化物２３０ｂに用いることのできる金属酸化物の組成は、酸化物２３０ａに適用してもよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２０１ａは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域２３０ｂｃに酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中の領域２３０ｂｃでは、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中の領域２３０ｂｃは、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、領域２３０ｂａまたは領域２３０ｂｂに過剰な量の酸素が供給されると、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、領域２３０ｂａまたは領域２３０ｂｂに供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、領域２３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、領域２３０ｂａ及び領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、及びＶＯＨを低減することが好ましい。また、領域２３０ｂａ及び領域２３０ｂｂには過剰な量の酸素が供給されないようにすること、及び領域２３０ｂａ及び領域２３０ｂｂのＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの導電率が低下することを抑制する構成にすることが好ましい。例えば、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　そこで、本実施の形態では、半導体装置を、領域２３０ｂｃの水素濃度を低減し、かつ、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制し、かつ、領域２３０ｂａ及び領域２３０ｂｂ中の水素濃度が低減することを抑制する構成とする。
　酸化物２３０ｂにおける領域２３０ｂｃと接する絶縁体２５０は、水素を捕獲及び水素を固着する機能を有することが好ましい。これにより、酸化物２３０ｂの領域２３０ｂｃ中の水素濃度を低減できる。よって、領域２３０ｂｃ中のＶＯＨを低減し、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。
　ここで、図３Ａに示すように、絶縁体２５０は、酸化物２３０に接する絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂと、絶縁体２５０ｂ上の絶縁体２５０ｃの積層構造とすることが好ましい。この場合、絶縁体２５０ａが水素を捕獲及び水素を固着する機能を有することが好ましい。
　水素を捕獲及び水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。絶縁体２５０ａとして、例えば、酸化マグネシウム、またはアルミニウム及びハフニウムの一方または双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲または固着する能力が高いといえる。
　また、絶縁体２５０ａに、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。なお、ｈｉｇｈ−ｋ材料の一例として、アルミニウム及びハフニウムの一方または双方を含む酸化物がある。絶縁体２５０ａとしてｈｉｇｈ−ｋ材料を用いることで、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　以上より、絶縁体２５０ａとして、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化ハフニウムを用いることがさらに好ましい。本実施の形態では、絶縁体２５０ａとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ａは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、当該酸化ハフニウムは、アモルファス構造を有する。この場合、絶縁体２５０ａは、アモルファス構造を有する。
　次に、絶縁体２５０ｂは、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁体を用いることが好ましい。また、絶縁体２５０ｂを積層構造にしてもよい。この場合、絶縁体２５０ｂは、酸化シリコンまたは酸化窒化シリコンの上に、絶縁体２５０ａに用いることができる絶縁体を設けた積層構造にすることができる。例えば、絶縁体２５０として、酸化シリコンまたは酸化窒化シリコンと、酸化シリコンまたは酸化窒化シリコン上の酸化ハフニウムを有する積層構造を用いてもよい。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制するために、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０それぞれの近傍に酸素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２５０ａ、絶縁体２５０ｃ、及び絶縁体２７５である。
　なお、本明細書等において、バリア絶縁体とは、バリア性を有する絶縁体のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
　酸素に対するバリア絶縁体としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。例えば、絶縁体２５０ａ、絶縁体２５０ｃ、及び絶縁体２７５はそれぞれ、上記酸素に対するバリア絶縁体の単層構造または積層構造であると好ましい。
　絶縁体２５０ａは、酸素に対するバリア性を有することが好ましい。絶縁体２５０ａは、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。絶縁体２５０ａは、導電体２４２ａの側面、及び導電体２４２ｂの側面と接する領域を有する。絶縁体２５０ａが酸素に対するバリア性を有することで、導電体２４２ａ及び導電体２４２ｂの側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
　また、絶縁体２５０ａは、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、及び絶縁体２２２の上面に接して設けられる。絶縁体２５０ａが酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物２３０ｂの領域２３０ｂｃから酸素が脱離することを抑制できる。よって、酸化物２３０ａ及び酸化物２３０ｂに酸素欠損が形成されることを低減できる。
　また、逆に、絶縁体２８０に過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａ及び酸化物２３０ｂに過剰に供給されることを抑制できる。よって、領域２３０ｂａ及び領域２３０ｂｂが過剰に酸化され、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
　アルミニウム及びハフニウムの一方または双方を含む酸化物は酸素に対するバリア性を有するため、絶縁体２５０ａとして好適に用いることができる。
　絶縁体２５０ｃは、酸素に対するバリア性を有することが好ましい。絶縁体２５０ｃは酸化物２３０の領域２３０ｂｃと導電体２６０との間、及び絶縁体２８０と導電体２６０との間に設けられている。当該構成にすることで、酸化物２３０の領域２３０ｂｃに含まれる酸素が導電体２６０へ拡散し、酸化物２３０の領域２３０ｂｃに酸素欠損が形成されることを抑制できる。また、酸化物２３０に含まれる酸素及び絶縁体２８０に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化することを抑制できる。絶縁体２５０ｃは、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２５０ｃとして、窒化シリコンを用いることが好ましい。この場合、絶縁体２５０ｃは、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体２５０ｃは、水素に対するバリア性を有することが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０ｂに拡散することを防ぐことができる。
　絶縁体２７５は、酸素に対するバリア性を有することが好ましい。絶縁体２７５は、絶縁体２８０と導電体２４２ａとの間、及び、絶縁体２８０と導電体２４２ｂとの間に設けられている。当該構成にすることで、絶縁体２８０に含まれる酸素が導電体２４２ａ及び導電体２４２ｂに拡散することを抑制できる。したがって、絶縁体２８０に含まれる酸素によって、導電体２４２ａ及び導電体２４２ｂが酸化されて抵抗率が増大し、オン電流が低減することを抑制できる。絶縁体２７５は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２７５として、窒化シリコンを用いることが好ましい。この場合、絶縁体２７５は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　酸化物２３０における領域２３０ｂａ及び領域２３０ｂｂの水素濃度が低減することを抑制するために、領域２３０ｂａ及び領域２３０ｂｂそれぞれの近傍に水素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該水素に対するバリア絶縁体は、例えば、絶縁体２７５である。
　水素に対するバリア絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの酸化物、及び窒化シリコンなどの窒化物が挙げられる。例えば、絶縁体２７５は、上記水素に対するバリア絶縁体の単層構造または積層構造であると好ましい。
　絶縁体２７５は、水素に対するバリア性を有することが好ましい。絶縁体２７５が水素に対するバリア性を有することで、絶縁体２５０が領域２３０ｂａ及び領域２３０ｂｂ中の水素を捕獲及び固着することを抑制できる。したがって、領域２３０ｂａ及び領域２３０ｂｂをｎ型とすることができる。
　上記構成にすることで、領域２３０ｂｃをｉ型または実質的にｉ型とし、領域２３０ｂａ及び領域２３０ｂｂをｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。また、上記構成にすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。また、トランジスタ２０１ａを微細化することで高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。
　絶縁体２５０ａ乃至絶縁体２５０ｃは、第１のゲート絶縁体の一部として機能する。絶縁体２５０ａ乃至絶縁体２５０ｃは、導電体２６０とともに、絶縁体２８０などに形成された開口に設ける。トランジスタ２０１ａの微細化を図るにあたって、絶縁体２５０ａ乃至絶縁体２５０ｃの膜厚はそれぞれ薄いことが好ましい。絶縁体２５０ａ乃至絶縁体２５０ｃの膜厚は、それぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁体２５０ａ乃至絶縁体２５０ｃは、それぞれ、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５０ａ乃至絶縁体２５０ｃの膜厚を上記のように薄くするには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５０を、絶縁体２８０などに形成された開口部の側面、及び導電体２４２ａ、２４２ｂの側端部などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　なお、上記において、絶縁体２５０が、絶縁体２５０ａ乃至絶縁体２５０ｃの３層構造となる構成について説明したが、本発明はこれに限られるものではない。絶縁体２５０は、絶縁体２５０ａ乃至絶縁体２５０ｃのうち、少なくとも一つを有する構成にすることができる。絶縁体２５０を、絶縁体２５０ａ乃至絶縁体２５０ｃのうち、１層または２層で構成することで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　また、本実施の形態では、半導体装置を、上記構成に加えて、水素がトランジスタ２０１ａ、２０２ａ等に混入することを抑制する構成とすることが好ましい。例えば、水素の拡散を抑制する機能を有する絶縁体を、トランジスタ２０１ａ、２０２ａ等の上下の一方または双方を覆うように設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３及び絶縁体２８６などである。
　絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２８６及び絶縁体２８７のうち一つまたは複数は、水、水素などの不純物が、基板側から、または、トランジスタ２０１ａ、２０２ａ等の上方からトランジスタ２０１ａ、２０２ａ等に拡散することを抑制するバリア絶縁体として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８６のうち一つまたは複数は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
　絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２８６及び絶縁体２８７は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２、絶縁体２８３及び絶縁体２８７として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２８２、及び絶縁体２８６は、それぞれ、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを有することが好ましい。これにより、水、水素などの不純物が絶縁体２１２及び絶縁体２１４を介して、基板側からトランジスタ２０１ａ、２０２ａ等に拡散することを抑制できる。または、水、水素などの不純物が絶縁体２８３または絶縁体２８７よりも外側に配置されている層間絶縁膜などから、トランジスタ２０１ａ、２０２ａ等に拡散することを抑制できる。または、絶縁体２２４などに含まれる酸素が、基板側に拡散することを抑制できる。または、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介してトランジスタ２０１ａ、２０２ａ等より上方に拡散することを抑制できる。この様に、トランジスタ２０１ａ、２０２ａ等の上下を、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体で取り囲む構造とすることが好ましい。
　トランジスタ２０１ａ、２０１ｂにおいて、導電体２６１は、酸化物２３０及び導電体２６０と重なるように配置する。ここで、導電体２６１は、絶縁体２８４に形成された開口部に埋め込まれて設けることが好ましい。また、導電体２６１は、図３Ｂに示すように、チャネル幅方向（図３Ｂに示すＹ方向）に延在して設けられることが好ましい。このような構成にすることで、導電体２６１は配線として機能し、Ｙ方向に配列された複数のトランジスタにおいて、第２のゲート電極として機能する。
　導電体２６１は、単層構造であってもよく、積層構造であってもよい。図１等において、導電体２６１は、導電体２６１ａ及び導電体２６１ｂを有する。導電体２６１ａは、当該開口部の底面及び側壁に接して設けられる。導電体２６１ｂは、導電体２６１ａの上面に接し、且つ当該開口部の側壁に接して設けられる。ここで、導電体２６１ｂの上面の高さは、絶縁体２８４の上面の高さと概略一致する。
　ここで、導電体２６１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を有することが好ましい。
　導電体２６１ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２６１ｂに含まれる水素などの不純物が、絶縁体２８４等を介して、酸化物２３０に拡散することを防ぐことができる。また、導電体２６１ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２６１ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び、酸化ルテニウムが挙げられる。導電体２６１ａは、上記導電性材料の単層構造または積層構造とすることができる。例えば、導電体２６１ａは、窒化チタンを有することが好ましい。
　また、導電体２６１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２６１ｂは、タングステンを有することが好ましい。
　導電体２６１は、第２のゲート電極として機能することができる。その場合、導電体２６１に印加する電位を、導電体２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２０１ａのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２６１に負の電位を印加することにより、トランジスタ２０１ａのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２６１に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２６１の電気抵抗率は、上記の導電体２６１に印加する電位を考慮して設計され、導電体２６１の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２８４の膜厚は、導電体２６１とほぼ同じになる。ここで、導電体２６１の設計が許す範囲で導電体２６１及び絶縁体２８４の膜厚を薄くすることが好ましい。絶縁体２８４の膜厚を薄くすることで、絶縁体２８４中に含まれる水素などの不純物の絶対量を低減することができるため、当該不純物が酸化物２３０に拡散することを低減することができる。
　上記の通り、導電体２６１は、導電体１６０と同じ層に形成されるため、導電体２６１ａは導電体１６０ａと、導電体２６１ｂは導電体１６０ｂと、同じ構成にすることができる。この場合、導電体２６１の下面に接して、絶縁体１５４と同じ構成の絶縁体２６３が設けられる。
　なお、トランジスタ２０２ａ、２０２ｂにおいては、導電体２０５が、酸化物２３０及び導電体２６０と重なるように配置される。ここで、導電体２０５は、絶縁体２１６に形成された開口部に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。導電体２０５は、導電体２０５ａと導電体２０５ａ上の導電体２０５ｂとを有する。導電体２０５は、導電体２６１と同様の構成にすればよく、導電体２０５ａは導電体２６１ａと同様の構成とし、導電体２０５ｂは導電体２６１ｂと同様の構成とすればよい。
　ただし、導電体２０５と同じ層に容量素子の上部電極を設ける必要はないため、導電体２６１とは異なり、導電体２０５に絶縁体１５４と同様の絶縁体を設ける必要はない。よって、導電体２０５の下面は、絶縁体２１４に接する。また、導電体２０５は、絶縁体２１６に設けられた開口を埋め込むように導電膜を成膜し、当該導電膜の上部を除去することで形成することもできる。この場合、導電体２０５ｂの下面及び側面に接して導電体２０５ａが設けられる。
　絶縁体２２２及び絶縁体２２４は、第２のゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、及び水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を有することが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。または、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出、及び、トランジスタ２０１ａ、２０２ａの周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２０１ａ、２０２ａの内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制できる。また、導電体２０５または導電体１６０が、絶縁体２２４、及び、酸化物２３０が有する酸素と反応することを抑制できる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、上記絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体の単層構造または積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、第２のゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。第２のゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
　なお、絶縁体２２２及び絶縁体２２４は、それぞれ、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、それぞれ、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の導電率が低下することを抑制できる。導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、金属及び窒素を含む導電性材料を用いる場合、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０は、少なくとも金属と、窒素と、を有する導電体となる。
　導電体２４２ａ、２４２ｂは、単層構造であってもよく、積層構造であってもよい。また、導電体２６０は単層構造であってもよく、積層構造であってもよい。
　図２Ａにおいて、導電体２４２ａ、２４２ｂを２層構造で示す。導電体２４２ａは、導電体２４２ａ１と導電体２４２ａ１上の導電体２４２ａ２の積層膜であり、導電体２４２ｂは、導電体２４２ｂ１と導電体２４２ｂ１上の導電体２４２ｂ２の積層膜である。このとき、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。これにより、導電体２４２ａ、２４２ｂの導電率が低下することを抑制できる。また、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、水素を吸い取りやすい（抜き取りやすい）材料を用いると、酸化物２３０の水素濃度を低減でき、好ましい。
　導電体２４２ａ１、２４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａ１または導電体２４２ｂ１に拡散する場合がある。特に、導電体２４２ａ１及び導電体２４２ｂ１に、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ１または導電体２４２ｂ１に拡散しやすく、拡散した水素は、導電体２４２ａ１または導電体２４２ｂ１が有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ１または導電体２４２ｂ１に吸い取られる場合がある。
　また、導電体２４２ａ２及び導電体２４２ｂ２は、導電体２４２ａ１及び導電体２４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体２４２ａ２及び導電体２４２ｂ２の膜厚を、導電体２４２ａ１及び導電体２４２ｂ１の膜厚より大きくすることが好ましい。導電体２４２ａ２及び導電体２４２ｂ２としては、上記導電体２６１ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体２４２ａ２と導電体２４０の接触抵抗と、導電体２４２ｂ２と導電体１５３の接触抵抗を低減することができる。これにより、本実施の形態に係る半導体装置の動作速度の向上を図ることができる。
　例えば、導電体２４２ａ１及び導電体２４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体２４２ａ２及び導電体２４２ｂ２として、タングステンを用いることができる。
　導電体２４２ａ、２４２ｂの導電率が低下することを抑制するために、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることが好ましい。特に、インジウムと、亜鉛と、ガリウム、アルミニウム、及び錫から選ばれる一または複数と、を有する金属酸化物を用いることが好ましい。ＣＡＡＣ−ＯＳを用いることで、導電体２４２ａまたは導電体２４２ｂによる、酸化物２３０ｂからの酸素の引き抜きを抑制できる。また、導電体２４２ａ及び導電体２４２ｂの導電率が低下することを抑制できる。
　絶縁体２７１ａ及び絶縁体２７１ｂは、導電体２４２ａ及び導電体２４２ｂの加工時にエッチングストッパとして機能する無機絶縁体である。絶縁体２７１ａは、導電体２４２ａの上面及び絶縁体２７５の下面に接し、絶縁体２７１ｂは、導電体２４２ｂの上面及び絶縁体２７５の下面に接する。絶縁体２７１ａ及び絶縁体２７１ｂは、絶縁体２５０ａ乃至絶縁体２５０ｃに用いることができる絶縁体の一または複数を用いることができる。例えば、絶縁体２７１ａ及び絶縁体２７１ｂを、窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜の積層膜にすることができる。
　導電体２６０は、図３Ａ及び図３Ｂに示すように、絶縁体２８０、絶縁体２７５、絶縁体２７１ａ及び絶縁体２７１ｂを形成する絶縁体、導電体２４２ａ及び導電体２４２ｂを形成する導電体、酸化物２３０、並びに絶縁体２２４に形成された開口内に配置される。導電体２６０は、当該開口内において、絶縁体２５０を介して、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、及び酸化物２３０ｂの上面を覆うように設けられる。また、導電体２６０は、その上面が、絶縁体２５０の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。
　なお、導電体２６０及び絶縁体２５０が配置された、絶縁体２８０等に設けられた開口部において、当該開口部の側壁は、絶縁体２２２の上面に対して概略垂直であってもよく、テーパー形状であってもよい。側壁をテーパー形状にすることで、絶縁体２８０の開口部に設ける絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。
　導電体２６０は、トランジスタ２０１ａの第１のゲート電極として機能する。ここで、導電体２６０は、図３Ｂに示すように、チャネル幅方向（図３Ｂに示すＹ方向）に延在して設けられることが好ましい。このような構成にすることで、導電体２６１は配線として機能し、Ｙ方向に配列された複数のトランジスタにおいて、第１のゲート電極として機能する。
　上記のような構造にする場合、図３Ｂに示すように、トランジスタ２０１ａのチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５０、および導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
　なお、本明細書等において、少なくとも第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ２０１ａを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタ２０１ａをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物２３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物２３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　なお、図３Ｂに示すトランジスタ２０１ａについては、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタを例示したが、本発明の一態様の半導体装置はこれに限定されない。例えば、本発明の一態様に用いることができるトランジスタ構造としては、プレーナ型構造、Ｆｉｎ型構造、およびＧＡＡ構造の中から選ばれるいずれか一または複数としてもよい。
　図２では、導電体２６０を２層構造で示す。ここで、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。このとき、導電体２６０ａとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体２８０などに含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２０１ａでは、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　絶縁体２１６、絶縁体２８０、絶縁体２８５、及び、絶縁体２８４は、それぞれ、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
　例えば、絶縁体２１６、絶縁体２８０、絶縁体２８５、及び、絶縁体２８４は、それぞれ、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を有することが好ましい。
　特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁体２１６、絶縁体２８０、絶縁体２８５、及び、絶縁体２８４の上面は、それぞれ、平坦化されていてもよい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を有することが好ましい。
　容量素子１０１ａが有する導電体１５３及び導電体１６０は、それぞれ、導電体２０５、導電体２４２、または導電体２６０に用いることができる各種導電体を用いて形成することができる。導電体１５３及び導電体１６０は、それぞれ、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。例えば、導電体１５３として、ＡＬＤ法またはＣＶＤ法を用いて成膜した窒化チタンまたは窒化タンタルを用いることができる。
　また、導電体１５３の下面には、導電体２４２ｂ２の上面が接する。ここで、導電体２４２ｂ２として、導電性の良好な導電性材料を用いることで、導電体１５３と導電体２４２ｂとの接触抵抗を低減することができる。
　例えば、導電体１６０ａとして、ＡＬＤ法またはＣＶＤ法を用いて成膜した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて成膜したタングステンを用いることができる。なお、絶縁体１５４に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて成膜したタングステンの単層構造を用いてもよい。
　容量素子１０１ａが有する絶縁体１５４には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。絶縁体１５４は、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。
　高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体としては、例えば、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、及び窒化物が挙げられる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁体を積層して用いることもできる。
　例えば、高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びジルコニウムを有する酸化物、シリコン及びジルコニウムを有する酸化窒化物、ハフニウム及びジルコニウムを有する酸化物、並びに、ハフニウム及びジルコニウムを有する酸化窒化物が挙げられる。このようなｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１５４を厚くし、且つ容量素子１０１ａの静電容量を十分確保することができる。
　また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５４として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁体を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁体を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁体を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１０１ａの静電破壊を抑制することができる。
　絶縁体２７１ｂ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び絶縁体２８５に設けられる開口の深さを深くする（つまり、絶縁体２７１ｂ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び絶縁体２８５のうち一つまたは複数の厚さを厚くする）ほど、容量素子１０１ａの静電容量を大きくすることができる。ここで、絶縁体２７１ｂ、絶縁体２７５、絶縁体２８２、及び絶縁体２８３はバリア絶縁体として機能するため、半導体装置に求められるバリア性に応じて膜厚を設定することが好ましい。また、絶縁体２８０の膜厚に応じて、ゲート電極として機能する導電体２６０の膜厚が決定されるため、絶縁体２８０の膜厚は、半導体装置に求められる導電体２６０の膜厚に合わせて設定することが好ましい。
　よって、絶縁体２８５の膜厚を調節することで、容量素子１０１ａの静電容量を設定することが好ましい。例えば、絶縁体２８５の膜厚を５０ｎｍ以上２５０ｎｍ以下の範囲で設定し、上記開口の深さを１５０ｎｍ以上３５０ｎｍ以下程度にすればよい。このような範囲で容量素子１０１ａを形成することで、容量素子１０１ａに十分な静電容量を有せしめ、且つ複数のメモリセルの層を積層する半導体装置において、一つの層の高さが過剰に高くならないようにすることができる。なお、複数のメモリセルの層のそれぞれにおいて、各メモリセルに設けられる容量素子の静電容量を異ならせる構成としてもよい。当該構成の場合、例えば、各メモリセルの層に設けられる絶縁体２８５の膜厚を異ならせればよい。
　なお、容量素子１０１ａが配置された、絶縁体２８５等に設けられた開口部において、当該開口部の側壁は、絶縁体２２２の上面に対して概略垂直であってもよく、テーパー形状であってもよい。側壁をテーパー形状にすることで、絶縁体２８５等の開口部に設ける導電体１５３などの被覆性が向上し、鬆などの欠陥を低減できる。
　導電体２４０は、絶縁体２８４、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び、絶縁体２８５に形成された開口内に設けられている。なお、導電体２４０＿１を形成する開口では、絶縁体２１２、絶縁体２１４、及び絶縁体２１６にも開口が形成される。また、導電体２４０は、導電体２４２ａの上面及び側端部、並びに、下層の導電体２４０の上面と接する。なお、導電体２４０＿１は、導電体２０９の上面に接する。
　導電体２４０は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、または、端子と、トランジスタ２０１ａ、２０２ａと、を電気的に接続するためのプラグまたは配線として機能する。
　例えば、実施の形態２で説明する記憶装置において、導電体２４０は、書き込み及び読み出しビット線として機能する。
　導電体２４０は、導電体２４０ａと導電体２４０ｂとの積層構造とすることが好ましい。例えば、図４Ａ及び図４Ｂに示すように、導電体２４０＿２は、導電体２４０ａ２が上記開口部の内壁に接して設けられ、さらに内側に導電体２４０ｂ２が設けられる構造にすることができる。つまり、導電体２４０ａ２は、導電体２４０ｂ２に比べて、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、及び、絶縁体２８４の近傍に配置される。また、導電体２４０ａ２は、導電体２４２ａの上面及び側端部と接する。
　導電体２４０ａとしては、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。導電体２４０ａは、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、及び、酸化ルテニウムのうち一つまたは複数を用いた、単層構造または積層構造とすることができる。これにより、水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入することを抑制できる。
　また、導電体２４０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２４０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。
　例えば、導電体２４０ａとして窒化チタンを用い、導電体２４０ｂとしてタングステンを用いることが好ましい。この場合、導電体２４０ａは、チタンと、窒素とを有する導電体となり、導電体２４０ｂは、タングステンを有する導電体となる。
　なお、導電体２４０は、単層構造であってもよく、３層以上の積層構造であってもよい。
　図２Ａに示すように、導電体２４０の側面に接して絶縁体２４１が設けられることが好ましい。具体的には、絶縁体２８４、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、絶縁体２１６、絶縁体２１４、及び絶縁体２１２の開口の内壁に接して絶縁体２４１が設けられる。また、当該開口内に突出して形成される、絶縁体２２４、酸化物２３０、及び導電体２４２ａの側面にも絶縁体２４１が形成される。ここで、導電体２４２ａの少なくとも一部は、絶縁体２４１から露出しており、導電体２４０に接している。つまり、導電体２４０は、絶縁体２４１を介して、上記開口の内部を埋め込むように設けられる。
　なお、図４Ａに示すように、導電体２４２ａより下に形成される絶縁体２４１の最上部は、導電体２４２ａの上面よりも下方に位置することが好ましい。当該構成にすることで、導電体２４０が導電体２４２ａの側端部の少なくとも一部と接することができる。なお、導電体２４２ａより下に形成される絶縁体２４１は酸化物２３０の側面と接する領域を有することが好ましい。当該構成にすることで、絶縁体２８０等に含まれる水、水素等の不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制できる。
　絶縁体２４１として、絶縁体２７５等に用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体２４１は、窒化シリコン、酸化アルミニウム、窒化酸化シリコン等の絶縁体を用いればよい。当該構成にすることで、絶縁体２８０等に含まれる水、水素等の不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制できる。特に、窒化シリコンは水素に対するブロッキング性が高いため好適である。また、絶縁体２８０に含まれる酸素が導電体２４０に吸収されるのを抑制できる。
　なお、図２Ａでは、絶縁体２４１を単層とする構成について示したが、本発明はこれに限られない。絶縁体２４１は、２層以上の積層構造としてもよい。
　例えば、図４Ａ及び図４Ｂでは、絶縁体２４１を、絶縁体２４１ａと、絶縁体２４１ａ上の絶縁体２４１ｂと、の２層構造で示す。
　図４Ａ及び図４Ｂに示すように、絶縁体２４１を２層積層構造にする場合、絶縁体２８０等の開口の内壁に接する絶縁体２４１ａと、その内側の絶縁体２４１ｂは、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。例えば、絶縁体２４１ａとして、ＡＬＤ法で成膜された酸化アルミニウムを用い、絶縁体２４１ｂとして、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。当該構成にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０から酸化物２３０等に水素が混入するのを低減できる。
　なお、導電体２４０、及び絶縁体２４１が配置された、開口部において、当該開口部の側壁は、絶縁体２２２の上面に対して概略垂直であってもよく、テーパー形状であってもよい。側壁をテーパー形状にすることで、当該開口部に設ける絶縁体２４１などの被覆性が向上する。
＜半導体装置の断面構成例２＞
　図５を用いて、本発明の一態様の半導体装置の断面構成例について説明する。
　図５に示す半導体装置では、トランジスタ３１０等を有する層（実施の形態２で説明する駆動回路２１に相当）上に、トランジスタ２０２ｃ乃至トランジスタ２０２ｅ等を有する層（実施の形態２で説明する機能層５０に相当）が設けられ、さらに上に、図１に示す積層構造と同様の積層構造（実施の形態２で説明するメモリアレイ２０が有する複数のメモリセル１０に相当）が設けられている。図５における絶縁体２１０よりも上層の構成は、図１と同様のため、詳細な説明は省略する。
　図５では、実施の形態２で説明する駆動回路２１が有するトランジスタ３１０を例示している。トランジスタ３１０は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部を含む半導体領域３１３、及びソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ３１０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
　ここで、図５に示すトランジスタ３１０はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３１０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図５に示すトランジスタ３１０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いることができる。
　各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３１０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、図５では、実施の形態２で説明する機能層５０が有するトランジスタ２０２ｃ、２０２ｄ、２０２ｅを例示している。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、メモリセル１０が有するトランジスタ２０２ａ、２０２ｂと同様の構成を有する。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、図２０Ａなどに示すトランジスタ５２、５３、５５に対応している。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、トランジスタ５２、５３、５５と同様に、互いのソース及びドレインが直列に接続されている。
　トランジスタ２０２ｃ、２０２ｄ、２０２ｅ上に、絶縁体２０８が設けられ、絶縁体２０８に形成された開口に導電体２０７が設けられる。絶縁体２０８は絶縁体２１０と同様の絶縁体を設けることができ、導電体２０７は導電体２０９と同様の導電体を設けることができる。
　導電体２０７の下面は、トランジスタ２０２ｄの導電体２６０の上面に接して設けられる。また、導電体２０７の上面は、導電体２０９の下面に接して設けられる。このような構成にすることで、ビット線として機能する配線ＢＬに相当する導電体２４０と、トランジスタ５２に相当するトランジスタ２０２ｃのゲートを電気的に接続することができる。
＜半導体装置の上面構成例＞
　図６Ａ及び図６Ｂを用いて、本発明の一態様の半導体装置の上面構成例について説明する。
　なお、図６Ａ及び図６Ｂにおいて、Ｘ方向は、図示するトランジスタのチャネル長方向と平行であり、Ｙ方向は、図示するトランジスタのチャネル幅方向と平行であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。なお、図６Ａ及び図６Ｂでは、簡略化のため、絶縁体など、一部の構成要素の図示を省略している。また、図６Ａ及び図６Ｂに示す、二点鎖線で囲んだ枠は、トランジスタと容量素子を１個ずつ含むメモリセルを表す。
　図６Ａ及び図６Ｂは、第２の層１１＿２以上の各層に適用可能なレイアウトであり、トランジスタ２０１ａ、２０１ｂ、及び、容量素子１０１ａ、１０１ｂ等を示している。例えば、図６Ａが、第２の層１１＿２の上面レイアウトである場合、図６Ａでは、第２の層１１＿２が有する導電体１６０（つまり、第２の層１１＿２における容量素子１０１ａ、１０１ｂの上部電極）と、第３の層１１＿３が有する導電体２６１（つまり、第３の層１１＿３におけるトランジスタ２０１ａ、２０１ｂのバックゲート電極）を図示しており、図６Ｂでは、第１の層１１＿１が有する導電体１６０（つまり、第２の層１１＿２におけるトランジスタ２０１ａ、２０１ｂのバックゲート電極）と、第２の層１１＿２が有する導電体２６１（つまり、第２の層１１＿２におけるトランジスタ２０１ａ、２０１ｂのバックゲート電極）を図示している。
　図６Ａ及び図６Ｂに示すように、導電体１６０、導電体２６０、及び導電体２６１は、Ｙ方向に延伸して設けられている。導電体１６０、導電体２６０、及び導電体２６１は、Ｙ方向に隣接するメモリセルと共有されており、それぞれ配線として機能している。
　なお、図６Ａ及び図６Ｂでは、導電体２４０、及び導電体１５３を、上面視において円形状に記しているが、これに限られるものではない。例えば、導電体２４０が、上面視において、楕円などの略円形状、四角形などの多角形状、または、四角形等の多角形の角部を丸めた形状になっていてもよい。
　また、図６Ａ及び図６Ｂでは、導電体２４０を介さずに隣接する２個のメモリセルに、それぞれ独立に導電体１６０を設ける構成について示したが、本発明はこれに限られるものではない。例えば、導電体２４０を介さずに隣接する２個のメモリセルが、１つの導電体１６０を共有する構成にしてもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。なお、半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。
＜＜基板＞＞
　トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、及び、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンまたはゲルマニウムを材料とした半導体基板、及び、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムからなる化合物半導体基板が挙げられる。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などが挙げられる。導電体基板としては、例えば、黒鉛基板、金属基板、合金基板、及び導電性樹脂基板が挙げられる。また、基板としては、例えば、金属の窒化物を有する基板、金属の酸化物を有する基板、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、及び、導電体基板に半導体または絶縁体が設けられた基板が挙げられる。または、これらの基板に１種または複数種の素子が設けられたものを用いてもよい。基板に設けられる素子としては、例えば、容量素子、抵抗素子、スイッチ素子、発光素子、及び記憶素子が挙げられる。
＜＜絶縁体＞＞
　絶縁体としては、例えば、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、及び、金属窒化酸化物が挙げられる。
　例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　比誘電率の高い絶縁体としては、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。
　比誘電率が低い絶縁体としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、及び、樹脂が挙げられる。
　また、金属酸化物を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルのうち一つまたは複数を含む絶縁体を、単層で、または積層で用いることができる。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、及び、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物が挙げられる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。導電体としては、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及び、ランタンとニッケルを含む酸化物が挙げられる。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及び、ランタンとニッケルを含む酸化物は、それぞれ、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、または、ニッケルシリサイドなどのシリサイドを用いてもよい。
　積層構造の導電体を用いる場合、例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造、または、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造を適用してもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウム錫酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明の一態様に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。その他、元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。特に、元素Ｍは、ガリウム、アルミニウム、イットリウム、及び錫から選ばれた一種または複数種であることが好ましい。
　特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）を用いることが好ましい。または、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯまたはＩＧＡＺＯ）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）を含む酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ酸化物、ＩＧＺＴＯとも記す）を用いてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸化窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　以降では、金属酸化物の一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物について説明する。
　酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌ）等が挙げられる。
　なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の最大径は、数十ｎｍ程度となる場合がある。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＩｎを主成分とする領域（第１の領域）と、一部にＧａを主成分とする領域（第２の領域）とが、それぞれモザイク状であり、これらの領域がランダムに存在している構成をいう。よって、ＣＡＣ−ＯＳは、金属元素が不均一に分布した構造を有していると推測される。
　ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いることができる。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましい。例えば、成膜時の成膜ガスの総流量に対する酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とする。
　ここで、第１の領域は、第２の領域と比較して、導電性が高い領域である。つまり、第１の領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、第１の領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
　一方、第２の領域は、第１の領域と比較して、絶縁性が高い領域である。つまり、第２の領域が、金属酸化物中に分布することで、リーク電流を抑制することができる。
　したがって、ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
　また、ＣＡＣ−ＯＳを用いたトランジスタは、信頼性が高い。従って、ＣＡＣ−ＯＳは、表示装置をはじめとするさまざまな半導体装置に最適である。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜＜その他の半導体材料＞＞
　トランジスタの半導体層には、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体を用いてもよい。
　また、トランジスタの半導体層に、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。トランジスタの半導体層に適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、トランジスタの半導体層に適用することで、オン電流が大きい半導体装置を提供することができる。
＜半導体装置の作製方法例＞
　図７乃至図１４を用いて、本発明の一態様の半導体装置の作製方法例について説明する。ここでは、図１に示す半導体装置を作製する場合を例に挙げて説明する。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０及び導電体２０９を形成する。次に、絶縁体２１０上及び導電体２０９上に絶縁体２１２を成膜し、絶縁体２１２上に絶縁体２１４を成膜する（図７Ａ）。
　絶縁体２１２、及び絶縁体２１４は、それぞれ、スパッタリング法を用いて成膜することが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１２中、または絶縁体２１４中の水素濃度を低減できる。ただし、絶縁体２１２、及び絶縁体２１４の成膜方法は、それぞれ、スパッタリング法に限られるものではなく、例えば、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いてもよい。
　絶縁体２１２、及び絶縁体２１４は、大気に暴露することなく連続して成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いることが好ましい。これにより、絶縁体２１２、及び絶縁体２１４を、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減できる。
　本実施の形態では、絶縁体２１２として、窒素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で窒化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、ターゲット表面のアーキングによるパーティクルの発生を抑制できるため、膜厚分布をより均一にすることができる。また、パルス電圧を用いることで、高周波電圧より、放電の立ち上がり、立ち下がりを急峻にすることができる。これにより、電極に、電力をより効率的に供給しスパッタレート、及び膜質を向上することができる。
　窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体２１２より下層に含まれる水、水素などの不純物の拡散を抑制できる。また、絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１２より下層の導電体（図示しない）に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１２を介して上方に拡散することを抑制できる。
　本実施の形態では、絶縁体２１４として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。ここで、基板にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電力を印加してもよい。基板に印加するＲＦ電力の大きさによって、絶縁体２１４より下層へ注入する酸素量を制御することができる。ＲＦ電力としては、例えば、０Ｗ／ｃｍ２以上、１．８６Ｗ／ｃｍ２以下とする。つまり、絶縁体２１４の形成の際のＲＦ電力によって、トランジスタの特性に適する酸素量を変化させて注入することができる。従って、トランジスタの信頼性向上に適する酸素量を注入することができる。また、ＲＦの周波数は、１０ＭＨｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基板へ与えるダメージを小さくすることができる。
　絶縁体２１４として、水素を捕獲する機能及び水素を固着する機能が高い、アモルファス構造を有する金属酸化物、例えば酸化アルミニウムを用いることが好ましい。これにより、絶縁体２１６などに含まれる水素を捕獲または固着し、当該水素が酸化物２３０に拡散することを防ぐことができる。特に、絶縁体２１４として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ、及び半導体装置を作製できる。
　次に、絶縁体２１４の上に、導電体２０５ａとなる導電膜を成膜する。導電体２０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。当該導電膜は、例えば、窒化タンタル、窒化タングステン、及び、窒化チタンのうち一つまたは複数を有することが好ましい。または、当該導電膜は、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、またはモリブデンタングステン合金と、の積層膜とすることができる。導電体２０５ａとなる導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。
　次に、導電体２０５ａとなる導電膜上に、導電体２０５ｂとなる導電膜を成膜する。導電体２０５ｂとなる導電膜は、例えば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、及び、モリブデンタングステン合金のうち一つまたは複数を有することが好ましい。該導電膜は、例えば、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、導電体２０５ｂとなる導電膜として、タングステンを成膜する。
　次に、導電体２０５ａとなる導電膜、及び、導電体２０５ｂとなる導電膜を、リソグラフィ法を用いて加工して、導電体２０５を形成する（図７Ａ）。導電体２０５の形成には、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適しているため、ドライエッチング法を用いることが好ましい。
　次に、導電体２０５を覆って、絶縁体２１６となる絶縁膜を成膜する。絶縁体２１６となる絶縁膜は、それぞれ、スパッタリング法を用いて成膜することが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１６中の水素濃度を低減できる。ただし、絶縁体２１６の成膜方法は、それぞれ、スパッタリング法に限られるものではなく、例えば、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いてもよい。
　本実施の形態では、絶縁体２１６として、酸素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で酸化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。
　次に、ＣＭＰ処理を行うことで、絶縁体２１６となる絶縁膜の一部を除去し、導電体２０５を露出する。その結果、導電体２０５の側面に接して絶縁体２１６が残存する（図７（Ａ））。
　なお、上記においては、先に導電体２０５を形成してから、絶縁体２１６を形成する方法について示したが、本発明はこれに限られるものではない。例えば、先に、開口が形成された絶縁体２１６を作製し、当該開口に埋め込むように導電体２０５を形成してもよい。
　次に、絶縁体２１６上及び導電体２０５上に絶縁体２２２を成膜する（図７Ｂ）。
　絶縁体２２２として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）を用いることが好ましい。または、ハフニウムジルコニウム酸化物を用いることが好ましい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、及び水に対するバリア性を有する。絶縁体２２２が、水素及び水に対するバリア性を有することで、トランジスタの周辺に設けられた構造体に含まれる水素、及び水が、絶縁体２２２を通じてトランジスタの内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制できる。
　または、絶縁体２２２は、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体と、酸化シリコン、酸化窒化シリコン、窒化シリコン、または窒化酸化シリコンと、の積層膜とすることができる。
　絶縁体２２２は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法を用いて、酸化ハフニウムを成膜する。または、絶縁体２２２として、ＰＥＡＬＤ法を用いて成膜した窒化シリコンと、ＡＬＤ法を用いて成膜した酸化ハフニウムと、の積層体を用いてもよい。
　続いて、加熱処理を行うと好ましい。加熱処理の温度は、２５０℃以上６５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、３２０℃以上４５０℃以下がさらに好ましい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２２２などに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、絶縁体２２２として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体２２２の一部が結晶化する場合がある。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁膜２２４ｆを成膜する（図７Ｂ）。
　絶縁膜２２４ｆは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、絶縁膜２２４ｆとして、スパッタリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２２４ｆ中の水素濃度を低減できる。絶縁膜２２４ｆは、後の工程で酸化物２３０ａと接するため、このように水素濃度が低減されていることが好適である。
　次に、絶縁膜２２４ｆ上に、酸化膜２３０ａｆを成膜し、酸化膜２３０ａｆ上に、酸化膜２３０ｂｆを成膜する（図７Ｂ）。なお、酸化膜２３０ａｆ及び酸化膜２３０ｂｆは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０ａｆ上及び酸化膜２３０ｂｆ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０ａｆと酸化膜２３０ｂｆとの界面近傍を清浄に保つことができる。
　酸化膜２３０ａｆ及び酸化膜２３０ｂｆは、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、酸化膜２３０ａｆ及び酸化膜２３０ｂｆの成膜はスパッタリング法を用いる。
　例えば、酸化膜２３０ａｆ及び酸化膜２３０ｂｆをスパッタリング法によって成膜する場合は、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、Ｉｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０ａｆの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜２２４ｆに供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上が好ましく、８０％以上がより好ましく、１００％がさらに好ましい。
　また、酸化膜２３０ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０ａｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３０ｂｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、及び原子数比を適宜選択することで、酸化物２３０ａ、及び酸化物２３０ｂに求める特性に合わせて形成するとよい。
　なお、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いることが好ましい。これにより、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆについて、各成膜工程の合間に膜中に水素が混入することを低減できる。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆが多結晶化しない温度範囲で行えばよい。加熱処理の温度は、１００℃以上、２５０℃以上、または３５０℃以上であり、かつ、６５０℃以下、６００℃以下、または５５０℃以下であると好ましい。
　なお、加熱処理の雰囲気としては、絶縁体２２２の成膜後に行う加熱処理に適用できる雰囲気と同様の雰囲気が挙げられる。
　また、絶縁体２２２の成膜後に行う加熱処理と同様に、加熱処理で用いるガスは高純度化されていることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆなどに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中の炭素、水、水素などの不純物を低減できる。このように膜中の不純物を低減することで、酸化膜２３０ｂｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中の結晶領域を増大させ、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。
　また、加熱処理を行うことで、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中の水素が絶縁体２２２に移動し、絶縁体２２２内に吸い取られる。別言すると、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中の水素が絶縁体２２２に拡散する。従って、絶縁体２２２の水素濃度は高くなるが、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中のそれぞれの水素濃度は低下する。
　特に、絶縁膜２２４ｆ（後の絶縁体２２４）は、トランジスタ２０２ａの第２のゲート絶縁体として機能し、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ（後の酸化物２３０ａ及び酸化物２３０ｂ）は、トランジスタ２０２ａのチャネル形成領域として機能する。水素濃度が低減された絶縁膜２２４ｆ、酸化膜２３０ａｆ及び酸化膜２３０ｂｆを用いて形成されたトランジスタ２０２ａは、良好な信頼性を有するため好ましい。
　次に、酸化膜２３０ｂｆ上に、導電膜２４２＿１ｆを成膜し、導電膜２４２＿１ｆ上に、導電膜２４２＿２ｆを成膜する（図７Ｂ）。酸化膜２３０ｂｆの成膜後に、エッチング工程などを挟まずに、酸化膜２３０ｂｆ上に接して導電膜２４２＿１ｆを成膜することで、酸化膜２３０ｂｆの上面を、導電膜２４２＿１ｆで保護することができる。これにより、トランジスタを構成する酸化物２３０に不純物が拡散するのを低減することができるため、半導体装置の電気特性及び信頼性の向上を図ることができる。
　導電膜２４２＿１ｆ、及び、導電膜２４２＿２ｆは、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
　本実施の形態では、導電膜２４２＿１ｆとしてスパッタリング法を用いて窒化タンタルを成膜し、導電膜２４２＿２ｆとしてタングステンを成膜する。なお、導電膜２４２＿１ｆの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２＿１ｆを成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面に吸着している水分及び水素を除去し、さらに酸化物２３０ａ、及び酸化物２３０ｂ中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２５０℃とする。
　次に、導電膜２４２＿２ｆ上に絶縁膜２７１ｆを成膜する（図７Ｂ）。絶縁膜２７１ｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁膜２７１ｆは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２７１ｆとして、スパッタリング法によって、窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜の積層膜を成膜すればよい。
　次に、リソグラフィ法を用いて、絶縁膜２２４ｆ、酸化膜２３０ａｆ、酸化膜２３０ｂｆ、導電膜２４２＿１ｆ、導電膜２４２＿２ｆ、及び絶縁膜２７１ｆを島状に加工して、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１を形成する（図７Ｃ）。
　ここで、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１を一括で島状に加工することが好ましい。このとき、導電体２４２＿１の側端部、及び導電体２４２＿２の側端部は、酸化物２３０ａ及び酸化物２３０ｂの側端部と概略一致することが好ましい。さらに、絶縁体２２４の側端部が、酸化物２３０の側端部と概略一致することが好ましい。さらに、絶縁体２７１の側端部は、導電体２４２の側端部と概略一致することが好ましい。このような構成にすることで、本発明の一態様に係る半導体装置を、良好な生産性で作製することができる。
　また、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１は、少なくとも一部が導電体２０５と重なるように形成する。また、導電体２４２＿１と導電体２４２＿２の間の領域の少なくとも一部が、導電体２０９と重なるように形成する。また、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１と重畳しない領域において、絶縁体２２２が露出する。
　図７Ｃに示すように、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１の側面が、絶縁体２２２の上面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタを設ける際に、小面積化、高密度化が可能となる。
　また、上記に限られず、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１の側面がテーパー形状になっていてもよい。絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１の側面のテーパー角は、例えば、６０°以上９０°未満であってもよい。このように側面をテーパー形状にすることで、これより後の工程において、絶縁体２７５などの被覆性が向上し、鬆などの欠陥を低減できる。
　なお、図７Ｃに示すように、導電体２４２、酸化物２３０、及び絶縁体２２４は、２つの島状に形成されていることが好ましい。ただし、これに限られず、導電体２４２、酸化物２３０、及び絶縁体２２４は、導電体２０９と重なる位置に開口を有する１つの島状に形成されていてもよい。
　上記加工には、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２２４ｆ、酸化膜２３０ａｆ、酸化膜２３０ｂｆ、導電膜２４２＿１ｆ、導電膜２４２＿２ｆ、及び絶縁膜２７１ｆの加工は、それぞれ異なる条件で行ってもよい。
　なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成することができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０ｂｆ上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０ｂｆなどのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜２３０ｂｆなどのエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング処理用のエッチングガスとしては、ハロゲンを含むエッチングガスを用いることができ、具体的には、フッ素、塩素、及び臭素のうち、一または複数を含むエッチングガスを用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ６ガス、Ｃ５Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、Ｃｌ２ガス、ＢＣｌ３ガス、ＳｉＣｌ４ガス、またはＢＢｒ３ガスなどを単独または２以上のガスを混合して用いることができる。また、上記のエッチングガスに酸素ガス、炭酸ガス、窒素ガス、ヘリウムガス、アルゴンガス、水素ガス、または炭化水素ガスなどを適宜添加することができる。また、ドライエッチング処理の被処理物によっては、ハロゲンガスを含まず、炭化水素ガスまたは水素ガスを含むガスを、エッチングガスとして用いることができる。エッチングガスに用いる炭化水素としては、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、エチレン（Ｃ２Ｈ４）、プロピレン（Ｃ３Ｈ６）、アセチレン（Ｃ２Ｈ２）、およびプロピン（Ｃ３Ｈ４）の一または複数を用いることができる。エッチング条件は、エッチングする対象に合わせて適宜設定することができる。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　以下に、図８Ａ乃至図８Ｆを用いて、絶縁膜２２４ｆ、酸化膜２３０ａｆ、酸化膜２３０ｂｆ、導電膜２４２＿１ｆ、導電膜２４２＿２ｆ、及び絶縁膜２７１ｆの加工の具体例について説明する。
　まず、絶縁膜２７１ｆ上にハードマスク層２７６ｆを成膜する（図８Ａ）。ハードマスク層２７６ｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ハードマスク層２７６ｆは、後の工程で導電体２４２及び酸化物２３０を形成するためのハードマスクとして機能する膜である。ハードマスク層２７６ｆとしては、金属材料、または無機絶縁材料などを用いればよい。例えば、ハードマスク層２７６ｆとして、スパッタリング法で成膜した、タングステンを用いればよい。また、絶縁膜２７１ｆ成膜後に、大気に暴露することなく、ハードマスク層２７６ｆを連続して成膜する構成にしてもよい。
　次に、ハードマスク層２７６ｆ上に有機塗布膜２７７ｆを成膜し、さらに有機塗布膜２７８ｆを成膜する（図８Ａ）。有機塗布膜２７７ｆ及び有機塗布膜２７８ｆは、後述するハードマスクとレジストマスクの密着性を向上させる機能を有していてもよい。有機塗布膜２７７ｆ及び有機塗布膜２７８ｆの成膜は、例えば、スピンコート法などを用いて行えばよい。有機塗布膜２７７ｆ及び有機塗布膜２７８ｆとしては、非感光性の有機樹脂を用いればよい。本実施の形態では、有機塗布膜２７７ｆとしてＳＯＣ（Ｓｐｉｎ　Ｏｎ　Ｃａｒｂｏｎ）膜を成膜し、有機塗布膜２７８ｆとしてＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜を成膜する。ここで、有機塗布膜２７７ｆ、及び有機塗布膜２７８ｆは、塗布時にはアルコールなどの有機溶媒を含むが、以降の工程中または半導体装置の完成時には、含まれる有機物が低減または除去される場合がある。なお、有機塗布膜は必要に応じて設ければよく、有機塗布膜を単層にする構成にしてもよいし、後述するレジストマスクのみで十分な場合は、有機塗布膜を設けない構成にしてもよい。
　次に、リソグラフィ法を用いて、有機塗布膜２７８ｆ上にレジストマスク２７９を形成する（図８Ａ）。レジストマスク２７９としては、フォトレジストとも呼ばれる感光性の有機樹脂を用いればよい。例えば、ポジ型のフォトレジストまたはネガ型のフォトレジストを用いることができる。レジストマスク２７９となるフォトレジストは、例えばスピンコート法などを用いて成膜することで、均一な厚さに成膜することができる。
　以下、図８Ｂ乃至図８Ｆに係る工程では、ドライエッチング装置を用いて、図８Ａに示す積層膜のエッチング処理を行う。図８Ｂ乃至図８Ｆに係る工程は、外気に曝さず連続して行うことが好ましい。例えば、マルチチャンバー方式のエッチング装置を用いて、外気に曝さず処理を行えばよい。上記ドライエッチング装置としては、チャンバーの平行平板型電極それぞれに周波数の異なる高周波電圧を印加する、ＣＣＰエッチング装置を用いることができる。この場合、上部電極に周波数の高い高周波電圧を印加し、基板を設置する下部電極に周波数の低い高周波電圧を印加する構成にすることができる。
　まず、レジストマスク２７９を用いて、有機塗布膜２７８ｆを島状に加工して、有機塗布膜２７８を形成し、さらに有機塗布膜２７７ｆを島状に加工して、有機塗布膜２７７を形成する（図８Ｂ）。例えば、有機塗布膜２７８ｆにＳＯＧ膜を用いる場合、ＣＨＦ３とＯ２をエッチングガスとして用いることができる。また、例えば、有機塗布膜２７７ｆにＳＯＣ膜を用いる場合、Ｈ２とＮ２をエッチングガスとして用いることができる。
　有機塗布膜２７７の形成までに、レジストマスク２７９は消失する場合がある。有機塗布膜２７７の形成後に、レジストマスク２７９が残存している場合、レジストマスク２７９を除去してもよい。
　次に、有機塗布膜２７７をマスクとして用いて、ハードマスク層２７６ｆを島状に加工して、ハードマスク層２７６を形成し、さらに絶縁膜２７１ｆを島状に加工して絶縁体２７１を形成し、さらに導電膜２４２＿２ｆ及び導電膜２４２＿１ｆを島状に加工して導電体２４２＿２及び導電体２４２＿１を形成する（図８Ｃ）。例えば、ハードマスク層２７６ｆにタングステン膜を用いる場合、ＣＦ４とＣｌ２をエッチングガスとして用いることができる。また、例えば、絶縁膜２７１ｆに窒化シリコンと酸化シリコンの積層膜を用いる場合、ＣＨＦ３とＯ２をエッチングガスとして用いることができる。また、例えば、導電膜２４２＿２ｆにタングステン膜を用い、導電膜２４２＿１ｆに窒化タンタル膜を用いた積層膜の場合、ＣＨＦ３とＣｌ２とＡｒをエッチングガスとして用いることができる。
　ここで、ハードマスク層２７６と、導電膜２４２＿２ｆに同じ金属材料（例えばタングステンなど）が用いられる場合がある。導電膜２４２＿２ｆ及び導電膜２４２＿１ｆのエッチング中に、マスクとして機能する有機塗布膜２７７が消失すると、ハードマスク層２７６が当該エッチングに曝される。これにより、導電膜２４２＿２ｆ及び導電膜２４２＿１ｆなどが過剰にエッチングされ、導電体２４２の幅が設計より狭くなる恐れがある。
　そこで、導電膜２４２＿２ｆ及び導電膜２４２＿１ｆのエッチング工程では、導電膜２４２＿２ｆ及び導電膜２４２＿１ｆのエッチングレートが、有機塗布膜２７７のエッチングレートより大きい条件でエッチングをすることが好ましい。例えば、導電膜２４２＿２ｆ及び導電膜２４２＿１ｆのエッチング工程において、基板が設置された下部電極の電力を低くすることが好ましい。例えば、基板が設置された下部電極の電力を、上述のハードマスク層２７６ｆをエッチングしたときの下部電極の電力より低くすればよく、２５Ｗ未満にすることが好ましく、１０Ｗ以下にすることがより好ましい。このような条件でエッチングを行うことで、微細構造を有する半導体装置においても、設計通りに加工を行うことができる。
　次に、ハードマスク層２７６を用いて、酸化膜２３０ｂｆ、及び酸化膜２３０ａｆを島状に加工して、酸化物２３０ｂ、及び酸化物２３０ａを形成する（図８Ｄ）。例えば、酸化膜２３０ｂｆ、及び酸化膜２３０ａｆにＩｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する酸化物を用いる場合、ＣＨ４とＡｒをエッチングガスとして用いることができる。Ｉｎ、Ｇａ、Ｚｎを含む酸化物は、ＣＨ３ラジカルと反応して、揮発性が高い金属錯体を形成しやすい。よって、基板温度が比較的低くても、ＣＨ４を含むガスを用いることで、難エッチング材料である、Ｉｎ、Ｇａ、Ｚｎを含む酸化物の加工を容易に行うことができる。
　なお、有機塗布膜２７７が、図８Ｄに示す工程後に残存した場合は、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去すればよい。
　次に、ハードマスク層２７６を用いて、絶縁膜２２４ｆを島状に加工して、絶縁体２２４を形成する（図８Ｅ）。例えば、絶縁膜２２４ｆに酸化シリコン膜を用いる場合、ＣＨＦ３とＡｒをエッチングガスとして用いることができる。
　ここで、絶縁膜２２４ｆの加工中に、絶縁体２２２がオーバーエッチングされないことが好ましい。よって、絶縁体２２２に対するエッチング選択比が大きい条件でエッチングすることが好ましい。例えば、絶縁膜２２４ｆがシリコン酸化物を含み、フッ素を含むガスでエッチングする場合、絶縁体２２２はハフニウム酸化物を含むことが好ましい。このようにエッチングすることで、後述する工程で、絶縁体２２４の側面および絶縁体２２２の上面に接して絶縁体２７５を設けることができる。つまり、絶縁体２２４を、絶縁体２７５によって、絶縁体２８０と離隔することができる。このような構成にすることで、絶縁体２８０から絶縁体２２４を介して、過剰な量の酸素、及び水素などの不純物が、酸化物２３０に混入するのを防ぐことができる。
　最後に、ハードマスク層２７６を除去する。（図８Ｆ）。例えば、ハードマスク層２７６にタングステン膜を用いる場合、ＣＦ４とＣｌ２とＯ２をエッチングガスとして用いることができる。なお、ハードマスク層２７６の材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスク層２７６を除去する必要は無い。
　また、ハードマスク層２７６の除去工程において、絶縁体２７１が導電体２４２＿２のマスクとして機能するため、導電体２４２＿２は側面と上面の間に湾曲面を有しない。これにより、導電体２４２ａおよび導電体２４２ｂは、側面と上面が交わる端部が角状になる。導電体２４２の側面と上面が交わる端部が角状になることで、当該端部が曲面を有する場合に比べて、導電体２４２の断面積が大きくなる。これにより、導電体２４２の抵抗が低減されるため、トランジスタのオン電流を大きくすることができる。
　以上のようにして、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１を一括で島状に加工することができる。これにより、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１を個別に島状に加工したときよりも、工程数を削減することができる。よって、生産性の良好な半導体装置の作製方法を提供することができる。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、導電体２４２＿２、及び絶縁体２７１を覆って、絶縁体２７５を成膜し、さらに絶縁体２７５上に絶縁体２８０を成膜する。
　ここで、絶縁体２７５は、絶縁体２２２の上面に接することが好ましい。
　絶縁体２８０としては、絶縁体２８０となる絶縁膜を形成し、当該絶縁膜にＣＭＰ処理を行うことで、上面が平坦な絶縁体を形成することが好ましい。なお、絶縁体２８０上に、例えば、スパッタリング法によって窒化シリコンを成膜し、該窒化シリコンを絶縁体２８０に達するまで、ＣＭＰ処理を行ってもよい。
　絶縁体２７５及び絶縁体２８０は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
　絶縁体２７５には、酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。例えば、絶縁体２７５として、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することが好ましい。または、絶縁体２７５として、スパッタリング法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコンを成膜することが好ましい。絶縁体２７５をこのような積層構造とすることで、水、水素などの不純物、及び酸素の拡散を抑制する機能の向上を図ることができる。
　このようにして、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、及び導電体２４２＿２を、酸素の拡散を抑制する機能を有する絶縁体２７５で覆うことができる。これにより、のちの工程で、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、及び導電体２４２＿２に、絶縁体２８０などから酸素が直接拡散することを低減できる。
　例えば、絶縁体２８０として、スパッタリング法を用いて酸化シリコンを成膜することが好ましい。絶縁体２８０となる絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２７５の表面などに吸着している水分及び水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、及び絶縁体２２４中の水分濃度及び水素濃度を低減できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
　次に、リソグラフィ法を用いて、導電体２４２＿１、導電体２４２＿２、絶縁体２７１、絶縁体２７５、及び絶縁体２８０を加工して、酸化物２３０ｂに達する開口を形成する（図９Ａ）。酸化物２３０ｂに達する開口は、酸化物２３０ｂと導電体２０５とが重なる領域に設ける。
　上記加工はドライエッチング法またはウェットエッチング法を用いることができる。また、導電体２４２＿１、導電体２４２＿２、絶縁体２７１、絶縁体２７５、及び絶縁体２８０の加工は、それぞれ異なる条件で行ってもよい。
　当該加工により、導電体２４２＿１は、それぞれ島状の、導電体２４２ａ１、２４２ｂ１に分断される。同様に、導電体２４２＿２は、それぞれ島状の、導電体２４２ａ２、２４２ｂ２に分断される。同様に、絶縁体２７１は、それぞれ島状の、絶縁体２７１ａ、２７１ｂに分断される。
　上記エッチング処理によって、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２ａ、２４２ｂの側面、絶縁体２７１ａ、２７１ｂの側面、絶縁体２７５の側面、絶縁体２８０の側面などへの不純物の付着またはこれらの内部への該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライエッチングで酸化物２３０ｂの表面に損傷領域が形成される場合がある。このような損傷領域を除去してもよい。当該不純物としては、例えば、絶縁体２８０、絶縁体２７５、絶縁体２７１ａ、２７１ｂ、導電体２４２ａ、２４２ｂに含まれる成分、上記開口を形成する際に用いられる装置の部材に含まれる成分、及び、エッチングに使用するガスまたは液体に含まれる成分に起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、塩素などが挙げられる。
　特に、アルミニウム、シリコンなどの不純物は、酸化物２３０ｂの結晶性を低下させる場合がある。よって、酸化物２３０ｂの表面及びその近傍において、アルミニウム、シリコンなどの不純物は除去されることが好ましい。また、当該不純物の濃度は低減されていることが好ましい。例えば、酸化物２３０ｂ表面及びその近傍における、アルミニウム原子の濃度が、５．０原子％以下が好ましく、２．０原子％以下がより好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
　なお、アルミニウム、シリコンなどの不純物により、酸化物２３０ｂの結晶性が低い領域では、結晶構造の緻密さが低下しているため、ＶＯＨが多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物２３０ｂの結晶性が低い領域は、低減または除去されていることが好ましい。
　これに対して、酸化物２３０ｂに層状のＣＡＡＣ構造を有していることが好ましい。特に、酸化物２３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで、トランジスタにおいて、導電体２４２ａまたは導電体２４２ｂがドレインとして機能する。つまり、導電体２４２ａまたは導電体２４２ｂの下端部近傍の酸化物２３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物２３０ｂの結晶性の低い領域が除去され、ＣＡＡＣ構造を有することで、トランジスタの電気特性の変動をさらに抑制することができる。また、トランジスタの信頼性を向上させることができる。
　上記エッチング工程で酸化物２３０ｂ表面に付着した不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、及びフッ化水素酸のうち一つまたは複数を炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整する。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下が好ましく、０．１％以上０．５％以下がより好ましい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下が好ましく、０．１ｐｐｍ以上１０ｐｐｍ以下がより好ましい。
　なお、超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低減することができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
　上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物２３０ｂの結晶性を高めることができる。
　上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理の温度は、１００℃以上、２５０℃以上、または３５０℃以上であり、かつ、６５０℃以下、６００℃以下、５５０℃以下、または４００℃以下であると好ましい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａ及び酸化物２３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０ｂの結晶性を向上させることができる。さらに、酸化物２３０ａ及び酸化物２３０ｂ中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０ａ及び酸化物２３０ｂ中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されることを抑制できる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　酸化物２３０ｂに、導電体２４２ａ及び導電体２４２ｂが接した状態で加熱処理を行う場合、酸化物２３０ｂにおける導電体２４２ａと重なる領域、及び、導電体２４２ｂと重なる領域は、それぞれシート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、酸化物２３０ｂにおける導電体２４２ａと重なる領域、及び、導電体２４２ｂと重なる領域を、自己整合的に低抵抗化することができる。
　次に、開口を埋めるように、絶縁膜及び導電膜を成膜し、加工することで、導電体２０５と重なる位置に、絶縁体２５０、導電体２６０ａ、及び導電体２６０ｂを設ける（図９Ｂ）。
　まず、絶縁体２５０となる絶縁膜を成膜する。当該絶縁膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。当該絶縁膜はＡＬＤ法を用いて成膜することが好ましい。上述の絶縁体２５０と同様に、絶縁体２５０は薄い膜厚で形成することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図９Ｂに示すように、絶縁体２５０は、開口の底面及び側面に、被覆性良く成膜される必要がある。ＡＬＤ法を用いることで、上記開口の底面及び側面において、原子の層を一層ずつ堆積させることができるため、絶縁体２５０を当該開口に対して良好な被覆性で形成できる。
　また、絶縁体２５０となる絶縁膜をＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物２３０ｂに拡散する水素を低減できる。
　絶縁体２５０は、図３Ａ及び図３Ｂで示したように、積層構造にすることができる。この場合、絶縁体２５０ａとなる絶縁膜として、酸化アルミニウムを熱ＡＬＤ法によって成膜し、絶縁体２５０ｂとなる絶縁膜として、酸化シリコンをＰＥＡＬＤ法によって成膜し、絶縁体２５０ｃとなる絶縁膜として、窒化シリコンをＰＥＡＬＤ法によって成膜することができる。さらに、絶縁体２５０ｂを積層構造にしてもよい。その場合、絶縁体２５０ｂとなる絶縁膜として、酸化シリコンをＰＥＡＬＤ法によって成膜し、その上に、酸化ハフニウムを熱ＡＬＤ法によって成膜することができる。
　次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。ただし、絶縁体２５０を積層構造にする場合は、上記マイクロ波処理を、全部の絶縁体２５０となる絶縁膜を成膜した後に行うとは限らない。例えば、絶縁体２５０ａとなる絶縁膜、及び絶縁体２５０ｂとなる絶縁膜を成膜した後で、マイクロ波処理を行い、それから絶縁体２５０ｃとなる絶縁膜を成膜してもよい。
　マイクロ波処理では、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下が好ましく、２．４ＧＨｚ以上２．５ＧＨｚ以下がより好ましく、例えば、２．４５ＧＨｚにすることができる。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下が好ましく、２０００Ｗ以上５０００Ｗ以下が好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物２３０ｂ中に導くことができる。
　また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。また、処理温度は、７５０℃以下が好ましく、５００℃以下がより好ましく、例えば２５０℃程度とすることができる。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましい。
　また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行うことができる。ここで、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％より大きく、１００％以下とする。好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、０％より大きく、５０％以下とする。より好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、１０％以上、４０％以下とする。さらに好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、１０％以上、３０％以下とする。このように、酸素を含む雰囲気でマイクロ波処理を行うことで、酸化物２３０ｂ中のキャリア濃度を低下させることができる。また、マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで、酸化物２３０ｂでキャリア濃度が過剰に低下することを防ぐことができる。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化物２３０ｂの、導電体２４２ａと導電体２４２ｂとの間の領域に作用させることができる。プラズマ、マイクロ波などの作用により、当該領域におけるＶＯＨを酸素欠損と水素とに分断し、水素を当該領域から除去することができる。つまり、チャネル形成領域に含まれるＶＯＨを低減できる。よって、チャネル形成領域中の酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、チャネル形成領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、チャネル形成領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　チャネル形成領域中に注入される酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。なお、チャネル形成領域中に注入される酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５０の膜質を向上させることができるため、トランジスタの信頼性が向上する。
　一方、酸化物２３０ｂには、導電体２４２ａ、２４２ｂのいずれかと重なる領域が存在する。当該領域は、ソース領域またはドレイン領域として機能することができる。ここで、導電体２４２ａ、２４２ｂは、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、ＲＦ等の高周波、酸素プラズマなどの作用に対する遮蔽膜として機能することが好ましい。このため、導電体２４２ａ、２４２ｂは、３００ＭＨｚ以上３００ＧＨｚ以下、例えば、２．４ＧＨｚ以上２．５ＧＨｚ以下の電磁波を遮蔽する機能を有することが好ましい。
　導電体２４２ａ、２４２ｂは、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用を遮蔽するため、これらの作用は、酸化物２３０ｂの導電体２４２ａ、２４２ｂのいずれかと重なる領域には及ばない。これにより、マイクロ波処理によって、ソース領域及びドレイン領域で、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないため、キャリア濃度の低下を防ぐことができる。
　また、導電体２４２ａ、２４２ｂの側面に接して、酸素に対するバリア性を有する絶縁体２５０が設けられている。これにより、マイクロ波処理によって、導電体２４２ａ、２４２ｂの側面に酸化膜が形成されることを抑制できる。
　また、絶縁体２５０の膜質を向上させることができるため、トランジスタの信頼性が向上する。
　以上のようにして、酸化物半導体のチャネル形成領域で選択的に酸素欠損、及びＶＯＨを除去して、チャネル形成領域をｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域に過剰な酸素が供給されることを抑制し、マイクロ波処理を行う前の導電性（低抵抗領域である状態）を維持することができる。これにより、トランジスタの電気特性の変動を抑制し、基板面内でトランジスタの電気特性がばらつくことを抑制できる。
　なお、マイクロ波処理では、マイクロ波と酸化物２３０ｂ中の分子の電磁気的な相互作用により、酸化物２３０ｂに直接的に熱エネルギーを伝達する場合がある。この熱エネルギーにより、酸化物２３０ｂが加熱される場合がある。このような加熱処理をマイクロ波アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素アニールと同等の効果が得られる場合がある。また、酸化物２３０ｂに水素が含まれる場合、この熱エネルギーが酸化物２３０ｂ中の水素に伝わり、これにより活性化した水素が酸化物２３０ｂから放出されることが考えられる。
　なお、絶縁体２５０となる絶縁膜の成膜後にマイクロ波処理を行わず、当該絶縁膜の成膜前にマイクロ波処理を行ってもよい。
　また、絶縁体２５０となる絶縁膜の成膜後のマイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、当該絶縁膜中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素を効率よく除去できる。また、水素の一部は、導電体２４２ａ、２４２ｂにゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、当該絶縁膜中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素をさらに効率よく除去できる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上記マイクロ波処理、すなわちマイクロ波アニールが該加熱処理を兼ねてもよい。マイクロ波アニールにより、酸化物２３０ｂなどが十分加熱される場合、該加熱処理を行わなくてもよい。
　また、マイクロ波処理を行って絶縁体２５０となる絶縁膜の膜質を改質することで、水素、水、不純物等の拡散を抑制できる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５０を介して、水素、水、不純物等が、酸化物２３０ｂ、酸化物２３０ａなどへ拡散することを抑制できる。
　次に、導電体２６０ａとなる導電膜と、導電体２６０ｂとなる導電膜と、を順に成膜する。導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、ＡＬＤ法を用いて、導電体２６０ａとなる導電膜として窒化チタンを成膜し、ＣＶＤ法を用いて導電体２６０ｂとなる導電膜としてタングステンを成膜する。
　次に、ＣＭＰ処理によって、絶縁体２５０となる絶縁膜、導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜を、絶縁体２８０が露出するまで研磨する。つまり、絶縁体２５０となる絶縁膜、導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜の、開口から露出した部分を除去する。これによって、導電体２０５と重なる開口の中に、絶縁体２５０、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成する（図９Ｂ）。
　これにより、絶縁体２５０は、酸化物２３０ｂに重畳する開口の内壁及び側面に接して設けられる。また、導電体２６０は、絶縁体２５０を介して、開口を埋め込むように配置される。このようにして、トランジスタ２０２ａ、２０２ｂが形成される。以上に示すように、トランジスタ２０２ａ、２０２ｂは、同じ工程で並行して作製できる。
　次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２８０中の水分濃度及び水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
　次に、絶縁体２５０上、導電体２６０上、及び絶縁体２８０上に、絶縁体２８２を形成する（図９Ｃ）。絶縁体２８２は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。絶縁体２８２の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８２中の水素濃度を低減できる。
　本実施の形態では、絶縁体２８２として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。また、基板に印加するＲＦ電力は１．８６Ｗ／ｃｍ２以下とする。好ましくは、０Ｗ／ｃｍ２以上０．６２Ｗ／ｃｍ２以下とする。なお、ＲＦ電力が０Ｗ／ｃｍ２とは、基板にＲＦ電力を印加しないことと同義である。基板に印加するＲＦ電力の大きさによって、絶縁体２８２より下層へ注入する酸素量を制御することができる。例えば、ＲＦ電力が小さいほど絶縁体２８２より下層へ注入する酸素量が減り、絶縁体２８２の膜厚が薄くても当該酸素量は飽和しやすくなる。また、ＲＦ電力が大きいほど絶縁体２８２より下層へ注入する酸素量が増える。ＲＦ電力を小さくすることで、絶縁体２８０へ注入される酸素量を抑制できる。または、絶縁体２８２を２層の積層構造で成膜してもよい。このとき、例えば、絶縁体２８２の下層を、基板に印加するＲＦ電力を０Ｗ／ｃｍ２として成膜し、絶縁体２８２の上層を、基板に印加するＲＦ電力を０．６２Ｗ／ｃｍ２として成膜する。
　また、ＲＦの周波数は、１０ＭＨｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基板へ与えるダメージを小さくすることができる。
　また、スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加できる。これにより、絶縁体２８０に過剰酸素を含ませることができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。
　次に、絶縁体２８２上に、絶縁体２８３を形成する（図９Ｃ）。絶縁体２８３は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜する行うことができる。絶縁体２８３の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８３中の水素濃度を低減できる。本実施の形態では、絶縁体２８３として、スパッタリング法を用いて、窒化シリコンを成膜する。
　次に、絶縁体２８３上に、絶縁体２８５を形成する（図９Ｃ）。絶縁体２８５は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜する行うことができる。絶縁体２８５の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８５中の水素濃度を低減できる。本実施の形態では、絶縁体２８５として、スパッタリング法を用いて、酸化シリコンを成膜する。
　ここで、絶縁体２８５の膜厚を調節することで、容量素子１０１ａの静電容量を設定することが好ましい。例えば、絶縁体２８５の膜厚を５０ｎｍ以上２５０ｎｍ以下の範囲で設定し、容量素子１０１ａを形成する開口の深さを１５０ｎｍ以上３５０ｎｍ以下程度にすればよい。このような範囲で容量素子１０１ａを形成することで、容量素子１０１ａに十分な静電容量を有せしめ、且つ複数のメモリセルの層を積層する半導体装置において、一つの層の高さが過剰に高くならないようにすることができる。
　次に、リソグラフィ法を用いて、絶縁体２８５、２８３、２８２、２８０、２７５、２７１ａ、２２２、２１６、２１４、２１２を加工し、導電体２０９の上面の一部を露出する開口を形成する（図１０Ａ）。上記開口は、上面視において導電体２４２ａの上面の一部が露出するように形成されることが好ましい。また、上記開口は、上面視において、円形状、楕円などの略円形状、四角形などの多角形状、または、四角形等の多角形の角部を丸めた形状にすることもできる。
　開口の形成にはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適しているため、ドライエッチング法を用いることが好ましい。エッチングガスとしては、上述のガスを用いることができる。
　ここで、酸化アルミニウム及び酸化ハフニウムは、酸化シリコンまたは酸化窒化シリコンに比べてエッチングが難しい場合がある。酸化アルミニウム及び酸化ハフニウムは、それぞれ、難エッチング材料である、ともいえる。
　絶縁体２８２、２２２などに上記の難エッチング材料を用いる場合、絶縁体を事前に開口しておくことで、図１０Ａにおける加工工程を歩留まりよく行うことができ、半導体装置の生産性を向上させることができる。一方、図１０Ａにおける加工工程にて、絶縁体をまとめて開口する場合、マスク数を削減でき、好ましい。
　図１０Ａでは、絶縁体２８５、２８３、２８２、２８０、２７５、２７１ａに設けられる開口の幅が概略一致する例を示すが、これに限られない。絶縁体２８５、２８３、２８２、２８０、２７５、２７１ａのうち一つまたは複数のエッチングレートが異なる場合、一括で開口しても、断面視において、絶縁体２８５、２８３、２８２、２８０、２７５、２７１ａの端部が揃わない構成となる場合もある。
　また、図１０Ａでは、開口において、導電体２４２ａの端部と、絶縁体２１２、２１４、２１６、２２２のそれぞれの端部と、が概略一致する例を示すが、これに限られない。エッチング条件等によっては、絶縁体２１２、２１４、２１６、２２２のうち一つまたは複数がサイドエッチングされることで、導電体２４２ａの端部よりも内側（トランジスタ側）に端部が位置することがある。
　例えば、異方性エッチングにより、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２７１ａ、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３及び、絶縁体２８５に、開口を形成することが好ましい。異方性エッチングには、ドライエッチング法を用いることが好ましい。これにより、例えば、図１に示す形状の開口を形成することができる。
　次に、絶縁膜２４１Ａを成膜する（図１０Ｂ）。絶縁膜２４１Ａとして、酸素及び水素の少なくとも一方の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＰＥＡＬＤ法を用いて窒化シリコン膜を成膜することが好ましい。窒化シリコンは酸素及び水素に対するブロッキング性が高いため好ましい。なお、絶縁膜２４１Ａを積層構造としてもよい。絶縁膜２４１Ａとして、例えば、ＡＬＤ法を用いて酸化アルミニウム膜を成膜し、その上に、ＰＥＡＬＤ法を用いて窒化シリコン膜を成膜してもよい。ＡＬＤ法を用いて絶縁膜２４１Ａを成膜する場合、酸化アルミニウム膜は窒化シリコン膜よりも低温で成膜可能である。よって、窒化シリコン膜の成膜前に酸化アルミニウム膜を成膜することで、導電体２６０、導電体２４２等の酸化を抑制できる。
　次に、絶縁膜２４１Ａを異方性エッチングして、絶縁体２８５、２８３、２８２、２８０、２７５、２７１ａ、２２２、２１６、２１４、２１２に形成された開口の側壁に接して絶縁体２４１を形成する（図１０Ｃ）。ここで、導電体２４２ａの少なくとも一部が、絶縁体２４１から露出する。絶縁膜２４１Ａの異方性エッチングは、例えばドライエッチング法等を用いればよい。上記開口の側壁部に絶縁体２４１を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０の酸化を防止できる。また、導電体２４０、絶縁体２８０等に含まれる、水、水素等の不純物が酸化物２３０に拡散することを防ぐことができる。
　次に、導電膜２４０ａ１ｆ、及び、導電膜２４０ｂ１ｆを順に成膜する（図１１Ａ）。ここで、導電膜２４０ａ１ｆの一部が、絶縁体２４１の開口を介して、導電体２４２ａに接する。導電膜２４０ａ１ｆは、水、水素など不純物の透過を抑制する機能を有することが好ましい。導電膜２４０ａ１ｆとして、例えば、窒化タンタル、または、窒化チタンを用いることができる。また、導電膜２４０ｂ１ｆとして、例えば、タングステン、モリブデン、または、銅を用いることができる。これら導電膜は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
　次に、ＣＭＰ処理を行うことで、導電膜２４０ａ１ｆの一部、及び導電膜２４０ｂ１ｆの一部を除去し、絶縁体２８５の上面を露出する。その結果、開口のみに、これら導電膜が残存することで、上面が平坦な導電体２４０＿１（導電体２４０ａ１及び導電体２４０ｂ１）を形成することができる（図１１Ｂ）。なお、当該ＣＭＰ処理により、絶縁体２８５の上面の一部が除去される場合がある。
　これにより、導電体２０９及び導電体２４２ａと電気的に接続された導電体２４０を作製できる。
　次に、リソグラフィ法を用いて、絶縁体２８５、２８３、２８２、２８０、２７５、２７１ｂを加工し、導電体２４２ｂに達する開口を形成する（図１１Ｃ）。
　本工程で設ける開口の幅は、微細であることが好ましい。例えば、開口の幅が、２００ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上であることが好ましい。このように、微細な開口を形成するためには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィ法を用いることが好ましい。また、上記開口は、上面視において、円形状、楕円などの略円形状、四角形などの多角形状、または、四角形等の多角形の角部を丸めた形状にすることもできる。
　本工程で設ける開口はアスペクト比が大きいため、異方性エッチングを用いて、絶縁体２８５の一部、絶縁体２８３の一部、絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７５の一部、絶縁体２７１ｂの一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているので好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。
　次に、上記開口と絶縁体２８５を覆うように、導電体１５３となる導電膜１５３Ａを成膜する（図１２Ａ）。導電膜１５３Ａは、開口の側面及び底面に接して形成されることが好ましい。このため、導電膜１５３Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。例えば、ＡＬＤ法またはＣＶＤ法を用いて窒化チタンまたは窒化タンタルを成膜することが好ましい。
　次に、導電膜１５３Ａ上にレジストマスクを設け、リソグラフィ法を用いて導電膜１５３Ａを加工し、導電体１５３を形成する（図１２Ｂ）。これにより、導電体１５３の一部が開口の内部に形成され、他の一部が絶縁体２８２の上面の一部に接する。
　また、導電膜１５３Ａを、ＣＭＰ法を用いて加工してもよい。この場合、導電体１５３の最上部が、絶縁体２８２の上面と概略一致する形状にすることができる。
　次に、導電体１５３上に絶縁体１５４となる絶縁膜１５４Ａを成膜する（図１２Ｃ）。絶縁膜１５４Ａは、開口の内側に設けられた導電体１５３に接して形成されることが好ましい。このため、絶縁膜１５４Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。絶縁膜１５４Ａは、上述のｈｉｇｈ−ｋ材料を用いて形成することが好ましい。
　次に、導電体１６０ａとなる導電膜１６０Ａ、導電体１６０ｂとなる導電膜１６０Ｂを順に成膜する（図１２Ｃ）。導電膜１６０Ａは、開口の内側に設けられた絶縁膜１５４Ａに接して形成されることが好ましく、導電膜１６０Ｂは、開口を埋め込むように形成されることが好ましい。このため、導電膜１６０Ａ、及び、導電膜１６０Ｂは、それぞれ、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。例えば、ＡＬＤ法またはＣＶＤ法を用いて、導電膜１６０Ａとして窒化チタンを成膜し、ＣＶＤ法を用いて、導電膜１６０Ｂとしてタングステンを成膜することが好ましい。
　なお、ＣＶＤ法を用いて導電膜１６０Ｂを成膜した場合、図１２Ｃに示すように、導電膜１６０Ｂの上面の平均面粗さが大きくなることがある。この場合、図１３Ａに示すように、ＣＭＰ法を用いて、導電膜１６０Ｂを平坦化することが好ましい。
　次に、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、リソグラフィ法を用いて加工し、絶縁体１５４、導電体１６０ａ、導電体１６０ｂ、絶縁体２６３、導電体２６１ａ、及び導電体２６１ｂを形成する（図１３Ｂ）。このとき、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂが、導電体１５３の側端部を覆うように形成することが好ましい。このような構成にすることで、導電体１６０と導電体１５３を絶縁体１５４で分離させることができ、導電体１６０と導電体１５３のショートを抑制することができる。
　上記のように、導電膜１６０Ａ、及び導電膜１６０Ｂから、下の層の導電体１６０（つまり、図１３Ｂに示す容量素子１０１ａ、１０１ｂの上部電極）と、上の層の導電体２６１（つまり、図１４に示すトランジスタ２０１ａ、２０１ｂのバックゲート電極）が形成されるため、下の層の導電体１６０は、上の層の導電体２６１と同一の材料を有する。また、絶縁膜１５４Ａから、下の層の絶縁体１５４と、上の層の絶縁体２６３が形成されるため、下の層の絶縁体１５４は、上の層の絶縁体２６３と同一の材料を有する。
　以上のように、下の層の導電体１６０及び絶縁体１５４と、上の層の導電体２６１及び絶縁体２６３を同時に形成することで、本実施の形態に係る半導体装置の作製工程を削減し、当該半導体装置の生産性を向上することができる。
　なお、上記において、絶縁膜１５４Ａを加工する例を示したが、本発明はこれに限られるものではない。導電膜１６０Ａ及び導電膜１６０Ｂのみを加工し、絶縁膜１５４Ａは加工せずにそのまま残す構成にしてもよい。これにより、絶縁体１５４の加工工程を削減し、生産性向上を図ることができる。
　また、上記において、容量素子１０１ａの上部電極（導電体１６０）とトランジスタ２０１ａの第２のゲート電極（導電体２６１）が別々に設けられる構成について示したが、本発明はこれに限られない。図２Ｂに示すように、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂから、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂだけを形成することもできる。この場合、導電体１６０が、容量素子１０１ａの上部電極と、トランジスタ２０１ａの第２のゲート電極と、を兼ねる構成になる。
　以上により、容量素子１０１ａ、１０１ｂを形成することができる。
　その後、絶縁体２８４を設け、隣接する導電体１６０、及び導電体２６１の間を埋め込むことが好ましい（図１３Ｂ）。また、ＣＭＰ法を用いて、絶縁体２８４を平坦化することが好ましい。
　その後、上述の絶縁体２２２の形成（図７Ｂ）から、容量素子１０１ａ、１０１ｂの作製（図１３Ｂ）までを繰り返し行うことで、第２の層１１＿２より上の層を作製することができる。例えば、図１４では、第２の層１１＿２の絶縁体２８５の形成が完了した時点の断面構成例を示す。なお、図１４に示すように、図１３Ｂに係る工程で形成した、導電体２６１は、トランジスタ２０１ａ、２０１ｂの第１のゲート電極と重なって配置され、トランジスタ２０１ａ、２０１ｂの第２のゲート電極として機能する。
　以上により、図１に示す半導体装置を作製できる。
　本実施の形態の半導体装置は、ＯＳトランジスタを有する。ＯＳトランジスタは、オフ電流が小さいため、消費電力が少ない半導体装置または記憶装置を実現できる。また、ＯＳトランジスタは、周波数特性が高いため、動作速度が速い半導体装置または記憶装置を実現できる。また、ＯＳトランジスタを用いることで、良好な電気特性を有する半導体装置、トランジスタの電気特性のばらつきが少ない半導体装置、オン電流が大きい半導体装置、信頼性が高い半導体装置または記憶装置を実現できる。
　また、本実施の形態の半導体装置は、導電体２４０が複数の導電体の積層構造であるため、１つの導電体を用いる場合に比べて、作製歩留まりを高めることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の記憶装置について図１５乃至図２１を用いて説明する。
　本実施の形態では、上記実施の形態で説明した半導体装置をメモリセルとして用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
　図１５に、本発明の一態様の記憶装置のブロック図を示す。
　図１５に示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０と、複数の機能回路５１を有する機能層５０と、を有する。
　図１５では、メモリアレイ２０がｍ行ｎ列（ｍ及びｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また、図１５では、機能回路５１を、ビット線として機能する配線ＢＬごとに設ける例を示しており、機能層５０が、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
　図１５では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
　メモリアレイ２０には、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　また、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図１５に示すメモリアレイ２０では、複数のメモリアレイ２０［１］乃至２０［ｍ］を積層して設けることができる。メモリアレイ２０が有するメモリアレイ２０［１］乃至２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリアレイ２０の製造コストの低減を図ることができる。
　配線ＢＬは、データの書き込み及び読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能を有する。なお、アクセストランジスタであるＯＳトランジスタのバックゲートにバックゲート電位を伝える機能を有する配線として、配線ＣＬ（図示せず）が別途設けることができる。また、配線ＰＬが、バックゲート電位を伝える機能を兼ねる構成にしてもよい。
　メモリアレイ２０［１］乃至２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
　機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬ及び配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。
　なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
　メモリアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗及び寄生容量が低減され、消費電力及び信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
　機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリアレイ２０［１］乃至２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
　駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路３３を有する。
　記憶装置３００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込み及び読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１５では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　メモリアレイ２０［１］乃至２０［ｍ］（ｍは２以上の整数）及び機能層５０を有するメモリアレイ２０は、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けることができる。複数層のメモリアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図１６Ａに、駆動回路２１上に機能層５０と、５層（ｍ＝５）のメモリアレイ２０［１］乃至２０［５］と、を重ねて有する記憶装置３００の斜視図を示している。
　図１６Ａでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示している。また図１６Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、配線ＰＬおよび配線ＣＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリアレイ２０それぞれが有する配線ＷＬ及び配線ＰＬの記載を一部省略している。
　図１６Ｂに、図１６Ａで図示した配線ＢＬに接続された機能回路５１、及び配線ＢＬに接続されたメモリアレイ２０［１］乃至２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図１６Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
　図１６Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１１及び容量素子１２を有する。トランジスタ１１、容量素子１２、及び各配線（配線ＢＬ、及び配線ＷＬなど）についても、例えば配線ＢＬ［１］及び配線ＷＬ［１］を配線ＢＬ及び配線ＷＬなどのようにいう場合がある。当該回路構成に対応するメモリセル１０の断面構成例は、実施の形態１を参照することができる。
　トランジスタ１１は、実施の形態１で示したトランジスタ２０１ａまたはトランジスタ２０１ｂと対応する。容量素子１２は、実施の形態１で示した容量素子１０１ａまたは容量素子１０１ｂと対応する。配線ＢＬは、実施の形態１で示した導電体２４０と対応する。
　実施の形態１で説明した通り、本発明の一態様の半導体装置では、配線ＢＬ（導電体２４０）が直接、トランジスタ１１（トランジスタ２０１ａ）のソース電極またはドレイン電極の一方として機能する領域を含む導電体２４２ａの上面、側面、及び下面の少なくとも一と接する。これにより、別途接続用の電極を設ける必要がないため、メモリアレイ２０の占有面積を低減できる。また、メモリセル１０の集積度が向上し、記憶装置３００の記憶容量を増大できる。
　メモリセル１０において、トランジスタ１１のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１１のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１１のゲートは配線ＷＬに接続される。トランジスタ１１のバックゲートは配線ＣＬに接続される。
　配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。配線ＣＬは、トランジスタ１１のしきい値電圧を制御するための定電位である。配線ＰＬと配線ＣＬは、同じ電位でもよい。この場合、２つの配線を接続することで、メモリセル１０に接続される配線数を削減することができる。
　図１６Ｂに図示する配線ＧＢＬは、駆動回路２１と機能層５０との間を電気的に接続するように設けられる。図１７Ａでは、機能回路５１、及びメモリアレイ２０［１］乃至２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を示している。なお図１７Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
　なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
　また機能回路５１、及びメモリアレイ２０［１］乃至２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図１７Ｂに図示するように繰り返し単位７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
　本発明の一形態では、ＯＳトランジスタを積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置する。メモリアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一形態は、メモリアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリアレイ２０及び機能回路５１の構成例］
　図１８を用いて、図１５乃至図１７で説明した機能回路５１の構成例、及びメモリアレイ２０及び駆動回路２１が有するセンスアンプ４６の構成例について説明する。図１８では、異なる配線ＢＬ（配線ＢＬ＿Ａ、配線ＢＬ＿Ｂ）に接続されたメモリセル１０（メモリセル１０＿Ａ、メモリセル１０＿Ｂ）に接続された機能回路５１（機能回路５１＿Ａ、機能回路５１＿Ｂ）に接続される配線ＧＢＬ（配線ＧＢＬ＿Ａ、配線ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図１８に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂ及び書き込み読み出し回路７３を図示している。
　機能回路５１＿Ａ、５１＿Ｂとして、トランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂを図示している。図１８に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１１と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリアレイ２０［１］乃至２０［ｍ］と同様に積層して設けることができる。
　配線ＢＬ＿Ａは、トランジスタ５２＿ａのゲートに接続され、配線ＢＬ＿Ｂはトランジスタ５２＿ｂのゲートに接続される。配線ＧＢＬ＿Ａは、トランジスタ５３＿ａ、５４＿ａのソースまたはドレインの一方が接続される。配線ＧＢＬ＿Ｂは、トランジスタ５３＿ｂ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿Ａ、ＧＢＬ＿Ｂは、配線ＢＬ＿Ａ、ＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図１８に示すように、それぞれ、選択信号ＭＵＸ、制御信号ＷＥ、または制御信号ＲＥが与えられる。
　図１８に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、及びプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至８１＿６、及び８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａ及びスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
　プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂを高電源電位（ＶＤＤ）と低電源電位（ＶＳＳ）の間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、８２＿２及びｎチャネル型のトランジスタ８２＿３、８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂの電位をＶＤＤまたはＶＳＳとする。配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃ及びスイッチ８３＿Ｄ、及び書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂ、並びに配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
　スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａ及び８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃ及び８３＿Ｄは、スイッチ８３＿Ａ及び８３＿Ｂと同様にすればよい。
　図１８に示すように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬ及び配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるが、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、及びデータを読み出しやすくすること、ができる。
　また図１８に示すように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、及び選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号及び選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
［メモリセル２０、機能回路５１及びセンスアンプ４６の動作例］
　図１９では、図１８に示す回路図の動作を説明するためのタイミングチャートを示す。図１９に示すタイミングチャートにおいて、期間Ｔ１１は書き込みの動作、期間Ｔ１２は配線ＢＬのプリチャージ動作、期間Ｔ１３は配線ＧＢＬのプリチャージ動作、期間Ｔ１４はチャージシェアリングの動作、期間Ｔ１５は読み出し待機の動作、期間Ｔ１６は読み出しの動作、を説明する期間に対応する。
　期間Ｔ１１は、データ信号を書き込みたいメモリセル１０が有するトランジスタ１１のゲートに接続された配線ＷＬの電位をハイレベルとする。このとき、制御信号ＷＥ及び信号ＥＮ＿ｄａｔａをハイレベルとし、データ信号を配線ＧＢＬ及び配線ＢＬを介してメモリセルに書き込む。
　期間Ｔ１２は、配線ＢＬをプリチャージするため、制御信号ＷＥをハイレベルとした状態で、プリチャージ線ＰＣＬ１をハイレベルとする。配線ＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１２において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１３は、配線ＧＢＬをプリチャージするため、プリチャージ線ＰＣＬ２をハイレベルとする。配線ＧＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１３において、配線ＶＨＨ及び配線ＶＬＬの電位は、共にＶＤＤとすることで、負荷の大きい配線ＧＢＬを短時間でプリチャージすることができる。
　期間Ｔ１４は、メモリセル１０に保持された電荷及び配線ＢＬにプリチャージされた電荷を平衡化するためのチャージシェアリングのため、配線ＷＬの電位をハイレベルとする。期間Ｔ１４において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬの電位は、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１５は、制御信号ＲＥ及び選択信号ＭＵＸをハイレベルとする。配線ＢＬの電位に応じて、トランジスタ５２に電流が流れ、当該電流量に応じて配線ＧＢＬの電位が変動する。切り替え信号ＣＳＥＬ１をローレベルとして、配線ＧＢＬの電位の変動がセンスアンプ４６の影響を受けないようにする。配線ＶＨＨまたは配線ＶＬＬは、期間Ｔ１４と同様である。
　期間Ｔ１６は、切り替え信号ＣＳＥＬ１をハイレベルとして、配線ＧＢＬの電位の変動をセンスアンプ４６に接続されたビット線対で増幅することでメモリセルに書き込まれたデータ信号を読み出す。
［機能回路の構成例］
　次いで機能層５０が有するＯＳトランジスタで構成されるセンスアンプとして機能する機能回路５１の具体的な構成例について、図２０Ａ、図２０Ｂ及び図２１Ａ、図２１Ｂを参照して説明する。
　図２０Ａには、図１８で示す機能回路５１＿Ａまたは５１＿Ｂに相当する、機能回路５１Ａを示す。図２０Ａに示す機能回路５１Ａは、トランジスタ５２乃至５５を有する。トランジスタ５２乃至５５はそれぞれＯＳトランジスタで構成することができ、ｎチャネル型のトランジスタとして図示している。
　トランジスタ５２は、メモリセル１０からデータ信号を読み出す期間において、配線ＢＬの電位に応じた電位に配線ＧＢＬを増幅するための、ソースフォロワを構成するトランジスタである。トランジスタ５３は、選択信号ＭＵＸがゲートに入力され、当該選択信号ＭＵＸに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ５４は、制御信号ＷＥがゲートに入力され、制御信号ＷＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ５５は、制御信号ＲＥがゲートに入力され、制御信号ＲＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。なおトランジスタ５５のソース側は、一例として、固定電位であるグラウンド電位ＧＮＤが与えられる。
　なお図２０Ａに示す機能回路５１Ａの構成は、図２０Ｂ及び図２１Ａ、図２１Ｂに示す変形例を適用可能である。図２０Ｂの機能回路５１Ｂでは、トランジスタ５４のソースまたはドレインの一方の接続を、配線ＧＢＬからトランジスタ５２のソースまたはドレインの一方に切り替えた構成である。図２１Ａの機能回路５１Ｃでは、トランジスタ５３の機能を駆動回路２１で行うことで、トランジスタ５３を省略した構成に相当する。図２１Ｂの機能回路５１Ｄでは、トランジスタ５５を省略した構成に相当する。
　本発明の一形態の半導体装置は、メモリアレイ２０に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられる駆動回路２１が設けられる基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセル１０を構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、記憶装置の小型化を図ることができる。
　加えて本発明の一形態は、機能回路５１を有する機能層５０を備えている。機能回路は、配線ＢＬをトランジスタ５２のゲートに接続するため、トランジスタ５２を増幅器として機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。Ｓｉトランジスタを用いたセンスアンプ４６等の回路を小型化できるため、記憶装置の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の記憶装置が実装されたチップの一例について、図２２を用いて説明する。
　図２２Ａ及び図２２Ｂに示すチップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２２Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２２Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、及び大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、及びＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、及びＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、ＯＳトランジスタを用いた画像処理回路、または、積和演算回路を設けることで、画像処理、または積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、及びＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１、及びＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、及びＧＰＵ１２１２が有するメモリ間のデータ転送、及びＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、及びＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、及びフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、及びフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行できるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の記憶装置が組み込まれた電子部品の一例を示す。
［電子部品］
　図２３Ａに電子部品７００及び電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２３Ａに示す電子部品７００は、モールド７１１内に本発明の一態様の記憶装置である記憶装置３００を有している。図２３Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置３００とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　上記実施の形態で示した通り、記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。
　図２３Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置３００が設けられている。
　電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２３Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様の記憶装置の応用例について説明する。
　本発明の一態様の記憶装置は、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、及び、ゲーム機）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。これにより、電子機器の省電力化を図ることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及び、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様の記憶装置を有する電子機器の一例について説明する。なお、図２４Ａ乃至図２４Ｊ、及び、図２５Ａ乃至図２５Ｅには、先の実施の形態で説明した、当該記憶装置を有する電子部品７００または電子部品７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図２４Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　図２４Ｂに、ウェアラブル端末の一例である情報端末５９００を示す。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　図２４Ｃに、デスクトップ型情報端末５３００を示す。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　図２４Ａ乃至図２４Ｃでは、電子機器として、スマートフォン、ウェアラブル端末、及び、デスクトップ用情報端末について説明したが、他の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、及び、ワークステーションが挙げられる。
［電化製品］
　図２４Ｄに、電化製品の一例として電気冷凍冷蔵庫５８００を示す。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様の記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、本発明の一態様の記憶装置に保持することができる。
　図２４Ｄでは、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、及び、オーディオビジュアル機器が挙げられる。
［ゲーム機］
　図２４Ｅには、ゲーム機の一例である携帯ゲーム機５２００を示す。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　また、図２４Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００を示す。据え置き型ゲーム機７５００は、特に、家庭用の据え置き型ゲーム機ということができる。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２４Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２４Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。さらに、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、及び、マイクロフォンの一つまたは複数を備えて、ゲームプレイヤーのジェスチャー、または音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、またはヘッドマウントディスプレイなどの表示装置によって出力することができる。
　携帯ゲーム機５２００または据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、消費電力を低減できる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　さらに、携帯ゲーム機５２００または据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持を行うことができる。
　図２４Ｅ及び図２４Ｆでは、ゲーム機の一例として、携帯ゲーム機及び家庭用の据え置き型ゲーム機について説明したが、その他のゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、及び、スポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［移動体］
　本発明の一態様の記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図２４Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す記憶装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　本発明の一態様の記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、及び、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）も挙げることができる。
［カメラ］
　本発明の一態様の記憶装置は、カメラに適用することができる。
　図２４Ｈに、撮像装置の一例であるデジタルカメラ６２４０を示す。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に本発明の一態様の記憶装置を適用することによって、消費電力を低減することができる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　本発明の一態様の記憶装置は、ビデオカメラに適用することができる。
　図２４Ｉに、撮像装置の一例であるビデオカメラ６３００を示す。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。本発明の一態様の記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　本発明の一態様の記憶装置は、植え込み型除細動器（ＩＣＤ）に適用できる。
　図２４Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２と、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　本発明の一態様の記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図２５Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２５Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様の拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、本発明の一態様の記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　本発明の一態様の記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図２５ＢはＳＤカードの外観の模式図であり、図２５Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品７００、コントローラチップ５１１５が取り付けられている。なお、電子部品７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品７００のデータの読み出し及び書き込みが可能となる。
［ＳＳＤ］
　本発明の一態様の記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図２５ＤはＳＳＤの外観の模式図であり、図２５Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いることができる。コントローラチップ５１５６には、プロセッサ、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）回路などが組み込まれている。なお、電子部品７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図２６Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図２６Ｂに示す斜視図の構成とすることができる。図２６Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２６Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２６Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、及び、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器などに、本発明の一態様の記憶装置を用いることにより、電子機器の小型化、及び低消費電力化を図ることができる。また、本発明の一態様の記憶装置は消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図２７を用いて説明する。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線などが挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含んでもよい。
　図２７には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２７においては、宇宙空間に惑星６８０４を例示している。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　または、例えば、ＯＳトランジスタは、原子力発電所、及び、放射性廃棄物の処理場または処分場の作業用ロボットに設けられる半導体装置を構成するトランジスタに用いることができる。特に、原子炉施設の解体、核燃料または燃料デブリの取り出し、放射性物質の多い空間の実地調査などを遠隔操作される遠隔操作ロボットに設けられる半導体装置を構成するトランジスタに好適に用いることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
　本実施例では、図８Ａ乃至図８Ｆに示す、酸化物２３０を含む構造体を作製し、断面ＳＥＭ観察を行った結果について説明する。
　本実施例では、シリコン基板上に、下地酸化シリコン膜、酸化ハフニウム膜（以下、ＨｆＯｘ膜と呼ぶ。）、酸化シリコン膜（以下、ＳｉＯｘ膜と呼ぶ。）、Ｉｎ−Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ膜と呼ぶ。）、窒化タンタルとタングステンの積層膜（以下、ＴａＮｘ＼Ｗ膜と呼ぶ。）、窒化シリコンと酸化シリコンの積層膜（以下、ＳｉＮｘ＼ＳｉＯｘ膜と呼ぶ。）、タングステン膜（以下、Ｗ膜と呼ぶ。）、ＳＯＣ膜、ＳＯＧ膜の順に積層した試料を用意した。当該試料上に、レジストマスクを設けて、図８Ａ乃至図８Ｆに示すエッチング処理を行った。
　ここで、下地酸化シリコン膜は、図８Ａ乃至図８Ｆに示す絶縁体２１６に対応する。ＨｆＯｘ膜は絶縁体２２２に対応する。ＳｉＯｘ膜は、絶縁膜２２４ｆ及び絶縁体２２４に対応する。ＩＧＺＯ膜は、酸化膜２３０ａｆと酸化膜２３０ｂｆの積層膜、及び酸化物２３０ａと酸化物２３０ｂの積層膜に対応する。ＴａＮｘ＼Ｗ膜は、導電膜２４２＿１ｆと導電膜２４２＿２ｆの積層膜、及び導電体２４２＿１と導電体２４２＿２の積層膜に対応する。ＳｉＮｘ＼ＳｉＯｘ膜は、絶縁膜２７１ｆ、及び絶縁体２７１に対応する。Ｗ膜は、ハードマスク層２７６ｆ、及びハードマスク層２７６に対応する。ＳＯＣ膜は、有機塗布膜２７７ｆ、及び有機塗布膜２７７に対応する。ＳＯＧ膜は、有機塗布膜２７８ｆ、及び有機塗布膜２７８に対応する。
　最初に、図８Ａ乃至図８Ｆに示す工程において必要になるエッチング条件の選定を行った。図８Ｃと同様に、ＴａＮｘ＼Ｗ膜をエッチングする際には、ＳＯＣ膜がマスクとして機能する必要がある。ＴａＮｘ＼Ｗ膜のエッチング中に、ＳＯＣ膜が除去されてしまうと、ＳＯＣ膜の下に設けられたＷ膜も除去されることになる。
　そこで、ＳＯＣ膜と、ＴａＮｘ＼Ｗ膜を構成する、ＴａＮｘ膜及びＷ膜について、ドライエッチング処理を行って、それぞれのエッチングレートを測定した。さらに、ＳＯＣ膜に対するＴａＮｘ膜のエッチング選択比（以下、ＴａＮｘ／ＳＯＣ選択比と呼ぶ。）、及びＳＯＣ膜に対するＷ膜のエッチング選択比（以下、Ｗ／ＳＯＣ選択比と呼ぶ。）を算出した。
　上記のドライエッチング処理は、ＣＣＰエッチング装置を用いて行った。エッチング条件は、エッチングガスとして、ＣＨＦ３ガス３５ｓｃｃｍ、Ｃｌ２ガス１５ｓｃｃｍ、及びＡｒガス１０ｓｃｃｍを用い、圧力を０．６Ｐａとし、電極間距離を８０ｍｍとし、上部電極電力を１０００Ｗとし、基板温度を６０℃とした。下部電極電力を１０Ｗ、２５Ｗ、５０Ｗ、１００Ｗとして、それぞれの条件でエッチングレートの測定を行った。
　エッチングレートの測定結果を図２８Ａに示し、エッチング選択比を図２８Ｂに示す。ここで、図２８Ａは、横軸に下部電極電力（Ｂｔｍ　Ｐｏｗｅｒ［Ｗ］）をとり、縦軸にエッチングレート［ｎｍ／ｍｉｎ］をとる。また、図２８Ｂは、横軸に下部電極電力（Ｂｔｍ　Ｐｏｗｅｒ［Ｗ］）をとり、縦軸にエッチング選択比をとる。
　図２８Ａに示すように、下部電極電力が２５Ｗ以上の条件では、ＴａＮｘ膜及びＷ膜のエッチングレートが、ＳＯＣ膜のエッチングレートと同程度以下になった。図２８Ｂでは、ＴａＮｘ／ＳＯＣ選択比、及びＷ／ＳＯＣ選択比が１．０以下になった。これに対して、下部電極電力が１０Ｗの条件では、ＴａＮｘ膜及びＷ膜のエッチングレートが、ＳＯＣ膜のエッチングレートより大きくなった。下部電極電力が１０Ｗの条件では、ＴａＮｘ／ＳＯＣ選択比が１．３８となり、Ｗ／ＳＯＣ選択比が１．４２となった。
　このように、ＴａＮｘ＼Ｗ膜のエッチングにおいては、下部電極電力を少なくとも２５Ｗ未満、好ましくは、１０Ｗ以下にすればよい。このような条件で、ＴａＮｘ＼Ｗ膜をエッチングすることで、ＳＯＣ膜を消失させずに、ＴａＮｘ＼Ｗ膜を除去することができる。
　次に、上記の構造体を形成した、試料１Ａ、及び試料１Ｂの作製方法について、説明する。
　まず、シリコン基板を準備し、ＣＶＤ法を用いて、当該シリコン基板上に下地酸化シリコン膜を成膜した。次に、ＡＬＤ法を用いて、下地酸化シリコン膜上に、膜厚２０ｎｍのＨｆＯｘ膜を成膜した。
　次に、ＨｆＯｘ膜上にＳｉＯｘ膜を成膜し、さらにＳｉＯｘ膜上にＩＧＺＯ膜を成膜した。ＳｉＯｘ膜及びＩＧＺＯ膜の成膜は、外気にさらさずに、連続して行った。ＳｉＯｘ膜は、Ｓｉターゲットを用いたスパッタリング法で、膜厚２０ｎｍで成膜した。
　ここで、ＩＧＺＯ膜は、膜厚１０ｎｍのＩＧＺＯ（１３２）膜と、ＩＧＺＯ（１３２）膜上の、膜厚１５ｎｍのＩＧＺＯ（１１１）膜の積層構造になっている。ＩＧＺＯ（１３２）膜は、図８Ａ乃至図８Ｆに示す酸化膜２３０ａｆ及び酸化物２３０ａに対応する。また、ＩＧＺＯ（１１１）膜は、図８Ａ乃至図８Ｆに示す酸化膜２３０ｂｆ及び酸化物２３０ｂに対応する。ＩＧＺＯ膜（１３２）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いたスパッタリング法で成膜し、ＩＧＺＯ膜（１１１）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］のターゲットを用いたスパッタリング法で成膜した。
　次に、スパッタリング法を用いて、ＩＧＺＯ膜上にＴａＮｘ＼Ｗ膜を成膜した。ＴａＮｘ＼Ｗ膜は、膜厚５ｎｍのＴａＮｘ膜と、ＴａＮｘ膜上の、膜厚１５ｎｍのＷ膜との積層膜である。ＴａＮｘ膜は、タンタルターゲットを用いて、窒素ガスを含む雰囲気で成膜した。Ｗ膜は、タングステンターゲットを用いて、成膜した。
　次に、スパッタリング法を用いて、ＴａＮｘ＼Ｗ膜上にＳｉＮｘ＼ＳｉＯｘ膜を成膜した。ＳｉＮｘ＼ＳｉＯｘ膜は、膜厚５ｎｍのＳｉＮｘ膜と、ＳｉＮｘ膜上の、膜厚１０ｎｍのＳｉＯｘ膜との積層膜である。ＳｉＮｘ膜は、シリコンターゲットを用いて、窒素ガスを含む雰囲気で成膜した。ＳｉＯｘ膜は、シリコンターゲットを用いて、酸素ガスを含む雰囲気で成膜した。
　次に、スパッタリング法を用いて、ＳｉＮｘ＼ＳｉＯｘ膜上に、膜厚１５ｎｍのＷ膜を成膜した。次に、Ｗ膜上にスピンコート法を用いてＳＯＣ膜を成膜した。次に、ＳＯＣ膜上にスピンコート法を用いてＳＯＧ膜を成膜した。
　以上のように作製した積層膜の上に、図８Ａと同様に、ネガ型のレジスト膜を形成した。当該レジスト膜に電子ビームを照射して、島状のレジストマスクを形成した。なお、試料１Ａ、及び試料１Ｂにおいて、島状のレジストマスクの幅が３０ｎｍの領域と、島状のレジストマスクの幅が６０ｎｍの領域を形成した。
　次に、島状のレジストマスクを用いて、図８Ｂ乃至図８Ｆに対応するドライエッチング処理を行った。ドライエッチング処理はＣＣＰエッチング装置を用いて行った。当該ドライエッチング処理の条件を表１に示す。表１には、それぞれの膜のドライエッチングにおける、電極間距離（Ｇａｐ（ｍｍ））、上部電極電力（Ｔｏｐ　Ｐｏｗｅｒ（Ｗ））、下部電極電力（Ｂｔｍ　Ｐｏｗｅｒ（Ｗ））、圧力（Ｐｒｅｓｓ（Ｐａ））、ガス流量（Ｇａｓ（ｓｃｃｍ））、基板温度（Ｔｓｕｂ（℃））を示している。
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　まず、図８Ｂと同様に、表１に示す条件で、ＳＯＧ膜のエッチングを行い、次にＳＯＣ膜のエッチングを行った。
　次に、図８Ｃと同様に、表１に示す条件で、Ｗ膜のエッチングを行い（表１中ではＷ＿１と表記。）、次にＳｉＮｘ＼ＳｉＯｘ膜のエッチングを行い、さらにＴａＮｘ＼Ｗ膜のエッチングを行った。ここで、試料１ＡのＴａＮｘ＼Ｗ膜のエッチングでは、下部電極電力を１０Ｗにし、試料１ＢのＴａＮｘ＼Ｗ膜のエッチングでは、下部電極電力を２５Ｗにした。
　次に、図８Ｄと同様に、表１に示す条件でＩＧＺＯ膜のエッチングを行った。次に、図８Ｅと同様に、表１に示す条件でＳｉＯｘ膜のエッチングを行った。
　最後に、図８Ｆと同様に、表１に示す条件で、ＳｉＮｘ＼ＳｉＯｘ膜上に残存したＷ膜をエッチングによって除去した（表１中ではＷ＿２と表記。）。
　以上のように作製した、試料１Ａ及び試料１Ｂについて、断面ＳＥＭ像の撮影を行った。断面ＳＥＭ像の撮影は、日立ハイテク製「ＳＵ８０３０」を用いて、加速電圧５ｋＶで行った。
　試料１Ａ及び試料１Ｂの断面ＳＥＭ像を図２９及び図３０に示す。ここで、図２９Ａは、試料１Ａの構造体の幅が３０ｎｍの領域の断面ＳＥＭ像であり、図２９Ｂは、試料１Ｂの構造体の幅が３０ｎｍの領域の断面ＳＥＭ像である。また、図３０Ａは、試料１Ａの構造体の幅が６０ｎｍの領域の断面ＳＥＭ像であり、図３０Ｂは、試料１Ｂの構造体の幅が６０ｎｍの領域の断面ＳＥＭ像である。
　図２９Ａ乃至図３０Ｂに示すように、下部電極電力を２５Ｗにした試料１Ｂでは、下部電極電力を１０Ｗにした試料１Ａより、ＴａＮｘ＼Ｗ膜が顕著に後退しており、構造体の幅が狭くなっていた。つまり、図２８Ａ及び図２８Ｂで示したように、下部電極電力を低くすることで、ＴａＮｘ＼Ｗ膜のエッチング中もＳＯＣ膜が残存し、Ｗ膜がエッチングされなかったことが推測される。よって、本発明の一態様は、図８Ａ乃至図８Ｆに示す方法で、ＴａＮｘ＼Ｗ膜と、ＩＧＺＯ膜の加工を一括で行うことができるため、半導体装置の生産性を向上させることができる。
　特に、試料１Ｂの構造体の幅が３０ｎｍの領域では、ＴａＮｘ＼Ｗ膜の後退がより大きかったが、試料１Ａの構造体の幅が３０ｎｍの領域では、ＴａＮｘ＼Ｗ膜の後退が抑制されていた。よって、先の実施の形態に示すように、微細構造を有する半導体装置においても、本実施例で示す条件で加工を行うことで、設計通りに加工を行うことができる。
　本実施例は、実施の形態と適宜組み合わせることができる。
ＢＬ［１］：配線、ＢＬ［ｊ］：配線、ＢＬ［ｎ］：配線、ＢＬ＿Ａ：配線、ＢＬ＿Ｂ：配線、ＢＬ：配線、ＢＷ：信号、ＣＥ：信号、ＣＬＫ：信号、ＥＮ＿ｄａｔａ：信号、ＧＢＬ＿Ａ：配線、ＧＢＬ＿Ｂ：配線、ＧＢＬ：配線、ＧＮＤ：グラウンド電位、ＧＷ：信号、ＭＵＸ：選択信号、ＰＬ［１］：配線、ＰＬ［ｉ］：配線、ＰＬ［ｍ］：配線、ＰＬ：配線、ＲＤＡ：信号、ＲＥ：制御信号、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔ１５：期間、Ｔ１６：期間、ＶＨＨ：配線、ＶＬＬ：配線、ＶＰＣ：中間電位、ＷＡＫＥ：信号、ＷＤＡ：信号、ＷＥ：制御信号、ＷＬ［１］：配線、ＷＬ［ｉ］：配線、ＷＬ［ｍ］：配線、ＷＬ：配線、１０［１，１］：メモリセル、１０［ｉ，ｊ］：メモリセル、１０［ｍ，ｎ］：メモリセル、１０＿Ａ：メモリセル、１０＿Ｂ：メモリセル、１０：メモリセル、１１＿１：第１の層、１１＿２：第２の層、１１＿３：第３の層、１１＿ｍ：層、１１：トランジスタ、１２：容量素子、２０［１］：メモリアレイ、２０［２］：メモリアレイ、２０［５］：メモリアレイ、２０［ｉ］：メモリアレイ、２０［ｍ］：メモリアレイ、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１Ａ：機能回路、５１Ｂ：機能回路、５１Ｃ：機能回路、５１Ｄ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５２：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５３：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５４：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、５５：トランジスタ、７０［１］：繰り返し単位、７０：繰り返し単位、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１０１ａ：容量素子、１０１ｂ：容量素子、１５３Ａ：導電膜、１５３：導電体、１５４Ａ：絶縁膜、１５４：絶縁体、１６０ａ：導電体、１６０Ａ：導電膜、１６０ｂ：導電体、１６０Ｂ：導電膜、１６０：導電体、２０１ａ：トランジスタ、２０１ｂ：トランジスタ、２０２ａ：トランジスタ、２０２ｂ：トランジスタ、２０２ｃ：トランジスタ、２０２ｄ：トランジスタ、２０２ｅ：トランジスタ、２０５ａ：導電体、２０５ｂ：導電体、２０５：導電体、２０７：導電体、２０８：絶縁体、２０９：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４ｆ：絶縁膜、２２４：絶縁体、２３０ａ：酸化物、２３０ａｆ：酸化膜、２３０ｂ：酸化物、２３０ｂａ：領域、２３０ｂｂ：領域、２３０ｂｃ：領域、２３０ｂｆ：酸化膜、２３０：酸化物、２４０＿１：導電体、２４０＿２：導電体、２４０＿３：導電体、２４０＿ｍ：導電体、２４０ａ：導電体、２４０ａｍ：導電体、２４０ｂ：導電体、２４０ｂｍ：導電体、２４０：導電体、２４１ａ：絶縁体、２４１Ａ：絶縁膜、２４１ｂ：絶縁体、２４１：絶縁体、２４２＿１：導電体、２４２＿１ｆ：導電膜、２４２＿２：導電体、２４２＿２ｆ：導電膜、２４２ａ：導電体、２４２ｂ：導電体、２４２：導電体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０ｃ：絶縁体、２５０：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２６１ａ：導電体、２６１ｂ：導電体、２６１：導電体、２６３：絶縁体、２７１ａ：絶縁体、２７１ｂ：絶縁体、２７１ｆ：絶縁膜、２７１：絶縁体、２７５：絶縁体、２７６ｆ：ハードマスク層、２７６：ハードマスク層、２７７ｆ：有機塗布膜、２７７：有機塗布膜、２７８ｆ：有機塗布膜、２７８：有機塗布膜、２７９：レジストマスク、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８５：絶縁体、２８６：絶縁体、２８７：絶縁体、３００Ａ：記憶装置、３００：記憶装置、３１０：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (28)

  1. 　第１のメモリセルと、前記第１のメモリセル上の第２のメモリセルと、第１の導電体と、前記第１の導電体上の第２の導電体と、を有し、
    　前記第１のメモリセル及び前記第２のメモリセルは、それぞれ、トランジスタ、容量素子、及び、前記トランジスタ上の第１の絶縁体を有し、
    　前記トランジスタは、金属酸化物と、前記金属酸化物上の第３の導電体、第４の導電体、及び第２の絶縁体と、前記第２の絶縁体上の第５の導電体と、前記金属酸化物の下の第３の絶縁体と、前記第３の絶縁体の下の第６の導電体と、を有し、
    　前記容量素子は、第７の導電体と、前記第７の導電体上の第４の絶縁体と、前記第４の絶縁体上の第８の導電体と、を有し、
    　前記第１の絶縁体上に、前記第７の導電体、前記第４の絶縁体、及び前記第８の導電体の一部が位置し、
    　前記第１の絶縁体に設けられた開口を介して、前記第４の導電体と、前記第７の導電体と、が接し、
    　前記第１の導電体は、前記第１のメモリセルが有する前記第３の導電体と接する部分を有し、
    　前記第１の導電体の上面は、前記第２の導電体の下面と接する部分を有し、
    　前記第２の導電体は、前記第２のメモリセルが有する前記第３の導電体と接する部分を有し、
    　前記第２のメモリセルが有する第６の導電体は、前記第１のメモリセルが有する第８の導電体と同一の材料を有し、
    　前記トランジスタの断面視において、前記第３の導電体の側端部の一方は、前記金属酸化物の側端部の一方と概略一致し、前記第４の導電体の側端部の一方は、前記金属酸化物の側端部の他方と概略一致する、半導体装置。
  2. 　請求項１において、
    　前記第１の導電体は、前記第１のメモリセルが有する前記第３の導電体の、上面の一部、及び、前記側端部の一方と接する、半導体装置。
  3. 　請求項１において、
    　前記第３の絶縁体の側端部は、前記金属酸化物の側端部と概略一致する、半導体装置。
  4. 　請求項１において、
    　前記第３の導電体、及び前記第４の導電体は、それぞれ、第１の層と、前記第１の層上の第２の層と、を有し、
    　前記第１の層は、金属窒化物を有し、
    　前記第２の層は、前記第１の層より導電性が高い、半導体装置。
  5. 　請求項４において、
    　前記第１の層は、窒化タンタルを有し、
    　前記第２の層は、タングステンを有する、半導体装置。
  6. 　請求項１において、
    　前記第３の導電体の上面に接する、第５の絶縁体を有し、
    　前記第４の導電体の上面に接する、第６の絶縁体を有し、
    　前記第６の絶縁体の側端部は、前記第４の導電体の側端部と概略一致する、半導体装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記第３の導電体、前記第４の導電体、前記金属酸化物、及び前記第３の絶縁体を覆う、第７の絶縁体を有し、
    　前記第７の絶縁体は、前記第３の導電体と前記第４の導電体に挟まれる領域に重畳して第１の開口を有し、且つ前記第１の絶縁体の開口に重畳して第２の開口を有し、
    　前記第７の絶縁体の第１の開口内に、前記第２の絶縁体、及び前記第５の導電体の少なくとも一部が配置され、
    　前記第７の絶縁体の第２の開口内に、前記第７の導電体、前記第４の絶縁体、及び前記第８の導電体の少なくとも一部が配置される、半導体装置。
  8. 　請求項７において、
    　前記第１の絶縁体上に第８の絶縁体を有し、
    　前記第８の絶縁体の上面に、前記第４の絶縁体の一部が接し、
    　前記第８の絶縁体は、前記第１の絶縁体の開口に重畳して、開口を有する、半導体装置。
  9. 　請求項８において、
    　前記第８の絶縁体の膜厚が、５０ｎｍ以上、２５０ｎｍ以下である、半導体装置。
  10. 　請求項８において、
    　前記第６の導電体の下面に接する、第９の絶縁体を有し、
    　前記第２のメモリセルが有する第９の絶縁体は、前記第１のメモリセルが有する第８の絶縁体の上面に接し、
    　前記第２のメモリセルが有する第９の絶縁体は、前記第１のメモリセルが有する第４の絶縁体と同一の材料を有する、半導体装置。
  11. 　請求項７において、
    　前記第７の導電体の側端部は、前記第４の絶縁体に覆われている、半導体装置。
  12. 　請求項７において、
    　前記第４の絶縁体は、酸化ジルコニウム及び酸化アルミニウムのうち一方または双方を有する、半導体装置。
  13. 　請求項７において、
    　前記第６の導電体は、前記金属酸化物を介して、前記第５の導電体と重畳する、半導体装置。
  14. 　請求項７において、
    　前記第１の導電体の側面に接する、第１０の絶縁体を有し、
    　前記第３の導電体の少なくとも一部は、前記第１０の絶縁体から露出し、前記第１の導電体に接する、半導体装置。
  15. 　請求項１４において、
    　前記第１０の絶縁体は、酸化アルミニウム及び窒化シリコンのうち一方または双方を有する、半導体装置。
  16. 　請求項７において、
    　前記第１の絶縁体は、酸化アルミニウムを有する、半導体装置。
  17. 　第１の導電体上に、第１の絶縁体、第２の絶縁体、金属酸化物、第２の導電体、及び第３の絶縁体を、この順で成膜し、
    　前記第２の絶縁体、前記金属酸化物、前記第２の導電体、及び前記第３の絶縁体を加工して、島状の第２の絶縁体、島状の金属酸化物、島状の第２の導電体、及び島状の第３の絶縁体を形成し、
    　前記第１の絶縁体、前記島状の第２の絶縁体、前記島状の金属酸化物、前記島状の第２の導電体、及び前記島状の第３の絶縁体を覆って、第４の絶縁体を成膜し、
    　前記第４の絶縁体に第１の開口を形成し、前記第１の開口に重畳して、前記島状の第３の絶縁体を分断して、第５の絶縁体及び第６の絶縁体を形成し、且つ前記島状の第２の導電体を分断して、第３の導電体及び第４の導電体を形成し、
    　前記第１の開口内に、第７の絶縁体と、前記第７の絶縁体上の第５の導電体を形成し、
    　前記第４の絶縁体、及び前記第５の導電体の上に、第８の絶縁体を成膜し、
    　前記第８の絶縁体、前記第４の絶縁体、前記第５の絶縁体に、前記第３の導電体に達する、第２の開口を形成し、
    　前記第２の開口内に、第６の導電体を形成し、
    　前記第６の導電体を覆って、第９の絶縁体及び第７の導電体を成膜し、
    　前記第９の絶縁体及び前記第７の導電体を加工して、第１０の絶縁体及び第１１の絶縁体と、前記第１０の絶縁体上の第８の導電体と、前記第１１の絶縁体上の第９の導電体を形成し、
    　前記第８の導電体は、前記第１０の絶縁体、及び前記第６の導電体と重なり、
    　前記第９の導電体は、前記金属酸化物、及び前記第５の導電体と重なる、
    　半導体装置の作製方法。
  18. 　請求項１７において、
    　前記第２の開口を形成する前に、前記第８の絶縁体、前記第４の絶縁体、前記第６の絶縁体、及び前記第１の絶縁体を貫通して、第３の開口を形成し、
    　前記第３の開口内に、第１０の導電体を形成し、
    　前記第１０の導電体は、前記第４の導電体の一部に接する、
    　半導体装置の作製方法。
  19. 　請求項１７において、
    　前記第２の絶縁体、前記金属酸化物、前記第２の導電体、及び前記第３の絶縁体の加工の前に、前記第３の絶縁体の上に金属膜を成膜し、当該金属膜の上に有機塗布膜を成膜し、
    　前記第２の絶縁体、前記金属酸化物、前記第２の導電体、及び前記第３の絶縁体の加工に容量結合型プラズマエッチング装置を用いる、
    　半導体装置の作製方法。
  20. 　請求項１９において、
    　前記第２の導電体の加工時に前記有機塗布膜が消失する前に、前記島状の第２の導電体を形成する、
    　半導体装置の作製方法。
  21. 　請求項１９において、
    　前記第２の導電体の加工のときに、前記容量結合型プラズマエッチング装置のチャンバーの下部電極の電力を１０Ｗ以下にする、
    　半導体装置の作製方法。
  22. 　請求項１７において、
    　前記第１の導電体は、前記金属酸化物、及び前記第５の導電体と重なる、半導体装置の作製方法。
  23. 　請求項１７において、
    　前記第１の絶縁体は、酸化ハフニウムを有する、半導体装置の作製方法。
  24. 　請求項１７において、
    　前記第２の絶縁体は、酸化シリコンを有する、半導体装置の作製方法。
  25. 　請求項１７において、
    　前記金属酸化物は、インジウム、ガリウム、及び亜鉛を有する、半導体装置の作製方法。
  26. 　請求項１７において、
    　前記第２の導電体は、窒化タンタルを含む層と、前記窒化タンタルを含む層上のタングステンを含む層の積層構造を有する、半導体装置の作製方法。
  27. 　請求項１７において、
    　前記第８の絶縁体の膜厚が、５０ｎｍ以上、２５０ｎｍ以下である、半導体装置の作製方法。
  28. 　請求項１７において、
    　前記第１０の絶縁体は、前記第１１の絶縁体と同一の材料を有し、
    　前記第８の導電体は、前記第９の導電体と同一の材料を有する、半導体装置の作製方法。
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