WO2023148580A1 - 半導体装置の動作方法 - Google Patents

半導体装置の動作方法 Download PDF

Info

Publication number
WO2023148580A1
WO2023148580A1 PCT/IB2023/050612 IB2023050612W WO2023148580A1 WO 2023148580 A1 WO2023148580 A1 WO 2023148580A1 IB 2023050612 W IB2023050612 W IB 2023050612W WO 2023148580 A1 WO2023148580 A1 WO 2023148580A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
transistor
wiring
current
cell
Prior art date
Application number
PCT/IB2023/050612
Other languages
English (en)
French (fr)
Inventor
力丸英史
黒川義元
大下智
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Publication of WO2023148580A1 publication Critical patent/WO2023148580A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
    • G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field

Definitions

  • One embodiment of the present invention relates to a method of operating a semiconductor device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition of matter. Therefore, the technical fields of one embodiment of the present invention disclosed in this specification more specifically include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and processors. , electronic devices, systems, methods of driving them, methods of manufacturing them, or methods of testing them.
  • the integrated circuit incorporates the structure of the brain as an electronic circuit, and has circuits corresponding to "neurons” and "synapses" in the human brain. As such, such integrated circuits are sometimes called “neuromorphic,” “brainmorphic,” or “braininspired,” for example.
  • the integrated circuit has a non-Von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption compared to the von Neumann architecture, which consumes more power as the processing speed increases.
  • Non-Patent Literature 1 and Non-Patent Literature 2 disclose an arithmetic device that configures an artificial neural network using SRAM (Static Random Access Memory).
  • Patent Literature 1 discloses a display device that adjusts the brightness, color tone, etc. of a displayed image according to the preferences of the viewer using an arithmetic circuit that configures an artificial neural network.
  • An example of an arithmetic circuit that constitutes an artificial neural network is an arithmetic circuit that performs a sum-of-products operation by adding analog currents corresponding to the products of weighting factors and input data. Since the arithmetic circuit performs arithmetic using an analog current, the circuit scale can be made smaller and the circuit area can be reduced as compared with an arithmetic circuit configured by a digital circuit. In addition, the power consumption of the arithmetic circuit can be reduced by designing the arithmetic circuit so that the analog current handled in the arithmetic operation is small.
  • an analog current corresponding to the product of the weighting factor and the input data is obtained by inputting the potential corresponding to the input data to the arithmetic circuit while holding the potential corresponding to the weighting factor. is output.
  • the potential corresponding to the weighting coefficient held by the arithmetic circuit is written correctly.
  • the potential written to the arithmetic circuit may deviate from the target potential.
  • the weighting coefficients held in the arithmetic circuit may deviate from the actually written target weighting coefficients, so the arithmetic result in the arithmetic circuit may deviate from the expected result.
  • One embodiment of the present invention is a method of operating a semiconductor device by correctly writing a multiplicand or a multiplier (in this specification and the like, one of the multiplicand and the multiplier may be referred to as first data, and the other may be referred to as second data).
  • One of the tasks is to provide Alternatively, an object of one embodiment of the present invention is to provide a method of operating a semiconductor device with high arithmetic accuracy. Another object of one embodiment of the present invention is to provide an operation method of a semiconductor device that multiplies a multi-valued multiplicand by a multi-valued multiplier. Alternatively, an object of one embodiment of the present invention is to provide a novel method for operating a semiconductor device.
  • the problem of one embodiment of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Still other issues are issues not mentioned in this section, which will be described in the following description.
  • Problems not mentioned in this section can be derived from the descriptions in the specification, drawings, or the like by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the problems listed above and other problems. Note that one embodiment of the present invention does not necessarily solve all of the problems listed above and other problems.
  • One embodiment of the present invention is a method of operating a semiconductor device including a control circuit, a first circuit, a second circuit, a first wiring, a first cell, and a conversion circuit.
  • the control circuit is electrically connected to the first circuit and the second circuit.
  • the first circuit is electrically connected to the first wiring.
  • An input terminal of the conversion circuit is electrically connected to the first wiring, and an output terminal of the conversion circuit is electrically connected to the second circuit.
  • the first cell is electrically connected to a first wiring, and has a function of holding a potential corresponding to the amount of current flowing from the first wiring, and a function of holding the held potential from the first wiring. and a function of passing an amount of current according to Also, the method of operating the semiconductor device has first to sixth steps.
  • the first step has the operation of the control circuit transmitting a first signal corresponding to the value of the first data to the first circuit.
  • the first circuit acquires the first signal to generate a first current having an amount corresponding to the first signal, and outputs the first current to the first wiring; a first current flowing from the first cell to hold the first potential corresponding to the amount of the first current.
  • the third step includes the operation of causing the first cell to flow a second current of an amount corresponding to the first potential from the first wiring, and the conversion circuit being electrically connected to the input terminal of the conversion circuit. an operation of referring to the second current flowing through the one wiring and outputting a second signal corresponding to the amount of the second current from the output terminal of the conversion circuit.
  • the control circuit transmits a signal corresponding to the value of the first data to the second circuit, the value corresponding to the second signal obtained by the second circuit from the conversion circuit, and An operation of calculating a difference value between the acquired first data value and the difference value and transmitting the difference value to the control circuit, and ending the operation when the control path acquires the difference value and the difference value is 0. and, if the difference value is not 0, the process proceeds to the fifth step.
  • a fifth step comprises the operation of the control circuit generating an updated value by adding the difference value to the previously transmitted value of the first signal.
  • the sixth step includes an operation of the control circuit transmitting to the first circuit a first signal in which the value of the first data is changed to an updated value, and an operation of shifting to the second step.
  • the second circuit may include a subtractor.
  • one embodiment of the present invention is a semiconductor device that includes a control circuit, a first circuit, a second circuit, a first wiring, a first cell, and a conversion circuit and is different from (1) above. is the method of operation.
  • the control circuit is electrically connected to the first circuit and the second circuit.
  • the first circuit is electrically connected to the first wiring.
  • An input terminal of the conversion circuit is electrically connected to the first wiring, and an output terminal of the conversion circuit is electrically connected to the second circuit.
  • the first cell is electrically connected to a first wiring, and has a function of holding a potential corresponding to the amount of current flowing from the first wiring, and a function of holding the held potential from the first wiring.
  • the method of operating the semiconductor device includes first to third steps and fifth to eighth steps.
  • the first step has the operation of the control circuit transmitting a first signal corresponding to the value of the first data to the first circuit.
  • the first circuit acquires the first signal to generate a first current having an amount corresponding to the first signal, and outputs the first current to the first wiring; a first current flowing from the first cell to hold the first potential corresponding to the amount of the first current.
  • the third step includes the operation of causing the first cell to flow a second current of an amount corresponding to the first potential from the first wiring, and the conversion circuit being electrically connected to the input terminal of the conversion circuit.
  • the seventh step is the operation of the control circuit transmitting a signal corresponding to the value of the first data to the second circuit, the value corresponding to the second signal obtained by the second circuit from the conversion circuit, and the an operation of calculating a difference value between the value of the obtained first data and transmitting the difference value to the control circuit.
  • the second circuit acquires the reference value from the control circuit, and if the difference value is smaller than the reference value, the operation is terminated, and if the difference value is larger than the reference value, the fifth step.
  • a fifth step comprises the operation of the control circuit generating an updated value by adding the difference value to the previously transmitted value of the first signal.
  • the sixth step includes an operation of the control circuit transmitting to the first circuit a first signal in which the value of the first data is changed to an updated value, and an operation of shifting to the second step.
  • the second circuit may include a subtractor and a comparator.
  • the first cell includes a first transistor, a second transistor, a third transistor, and a capacitor.
  • one of the source and drain of the first transistor is electrically connected to the gate of the second transistor, and one of the source and drain of the second transistor is electrically connected to one of the source and drain of the third transistor. and the other of the source or the drain of the first transistor is electrically connected to the other of the source or the drain of the third transistor.
  • the first terminal of the capacitor is electrically connected to one of the source and the drain of the first transistor, and the first wiring is electrically connected to the other of the source and the drain of the first transistor.
  • a method of operating a semiconductor device in which multiplicands or multipliers are written correctly.
  • a method of operating a semiconductor device with high arithmetic accuracy can be provided.
  • a novel method for operating a semiconductor device can be provided.
  • FIG. 1 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 2 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • 3A to 3C are circuit diagrams showing configuration examples of circuits included in the arithmetic circuit.
  • 4A to 4D are circuit diagrams showing configuration examples of circuits included in the arithmetic circuit.
  • 5A and 5B are circuit diagrams showing configuration examples of circuits included in the arithmetic circuit.
  • 6A to 6C are circuit diagrams showing configuration examples of circuits included in the arithmetic circuit.
  • FIG. 7 is a flow chart showing an operation example of the arithmetic circuit.
  • FIG. 8 is a flow chart showing an operation example of the arithmetic circuit.
  • FIG. 7 is a flow chart showing an operation example of the arithmetic circuit.
  • FIG. 9 is a timing chart showing an operation example of the arithmetic circuit.
  • FIG. 10 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • FIG. 11 is a flowchart illustrating an operation example of an arithmetic circuit;
  • FIG. 12 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 13 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • FIG. 14 is a circuit diagram showing a configuration example of a circuit included in an arithmetic circuit.
  • FIG. 15 is a flow chart showing an operation example of the arithmetic circuit.
  • FIG. 16 is a timing chart showing an operation example of a circuit included in the semiconductor device.
  • FIG. 16 is a timing chart showing an operation example of a circuit included in the semiconductor device.
  • FIG. 17 is a flowchart illustrating an operation example of the arithmetic circuit
  • FIG. 18A is a perspective view illustrating a configuration example of a semiconductor device
  • FIG. 18B is a block diagram illustrating a configuration example of a semiconductor device
  • FIG. 19A is an enlarged perspective block diagram of a portion of the memory layer.
  • FIG. 19B is a plan view of part of the storage layer as seen from the Z direction.
  • FIG. 20A is a schematic cross-sectional view of a memory cell.
  • FIG. 20B is a circuit configuration example of a memory cell.
  • FIG. 21 is a diagram showing a cross-sectional configuration example of a memory layer.
  • FIG. 22 is a diagram showing a circuit configuration example of a memory layer.
  • FIG. 23A to 23D are diagrams illustrating configuration examples of semiconductor devices.
  • FIG. 24 is a diagram illustrating a configuration example of a semiconductor device.
  • 25A to 25C are diagrams illustrating configuration examples of semiconductor devices.
  • 26A and 26B are diagrams for explaining a configuration example of a semiconductor device.
  • 27A and 27B are diagrams for explaining a configuration example of a semiconductor device.
  • 28A to 28D are diagrams illustrating configuration examples of semiconductor devices.
  • FIG. 29 is a diagram illustrating a configuration example of a semiconductor device.
  • 30A is a perspective view showing an example of a semiconductor wafer
  • FIG. 30B is a perspective view showing an example of a chip
  • FIGS. 30C and 30D are perspective views showing an example of an electronic component.
  • FIG. 31 is a block diagram explaining a CPU.
  • 32A to 32J are perspective views or schematic diagrams illustrating examples of electronic devices.
  • 33A to 33D are diagrams showing configuration examples of electronic devices.
  • 34A to 34E are perspective views or schematic diagrams illustrating examples of electronic devices.
  • FIG. 35 is a block diagram showing the configuration of the semiconductor device dealt with in the examples.
  • 36A and 36B are graphs showing the distribution of the amount of current output from the semiconductor device dealt with in the example.
  • FIG. 37 is a graph showing the distribution of the amount of current output from the semiconductor device treated in the example.
  • FIG. 38 is a schematic diagram showing a configuration example of a semiconductor device dealt with in the examples.
  • FIG. 39 is a photograph of a semiconductor device dealt with in Examples.
  • FIG. 40 is a schematic cross-sectional view of a semiconductor device dealt with in Examples.
  • FIG. 41 is a cross-sectional STEM image of the semiconductor device handled in the example.
  • FIG. 42 is a graph showing the relationship between the contact pitch and the number of contacts of the semiconductor device dealt with in the example.
  • FIG. 43 is a graph showing threshold voltage distributions of a plurality of Si transistors treated in the example.
  • FIG. 44 is a graph showing the power consumption of the semiconductor device treated in the example.
  • FIG. 45 is a graph showing the relationship between the number of times of writing and the output current of the semiconductor device treated in the example.
  • FIG. 46 is a graph showing data retention time and inference accuracy of the semiconductor device treated in the example.
  • FIG. 47 is a graph showing the temperature dependence of the off currents of the Si transistor and the OS transistor, which are dealt with in the example.
  • FIG. 48 is a graph showing temperature dependency of inference accuracy in the semiconductor device treated in the example.
  • FIG. 49 is a graph showing the temperature dependence of the amount of output current from the arithmetic cell in the semiconductor device dealt with in the examples.
  • FIG. 50 is a graph showing the temperature dependence of the conductance of each of the Si transistor and OS transistor, and the PCM, which are dealt with in the example.
  • FIG. 51 is a graph showing benchmarks of the semiconductor device, ASIC, FPGA, and GPU dealt with in the example.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes semiconductor elements (eg, transistors, diodes, and photodiodes), and a device that has the same circuit.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, and an electronic component containing the chip in a package are examples of semiconductor devices.
  • storage devices, display devices, light-emitting devices, lighting devices, and electronic devices themselves may be semiconductor devices or may include semiconductor devices.
  • connection relationships other than the connection relationships shown in the drawings or the text are not limited to the predetermined connection relationships, for example, the connection relationships shown in the drawings or the text.
  • X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, switch, transistor, capacitive element, inductor, resistive element, diode, display devices, light emitting devices, and loads) can be connected between X and Y one or more times.
  • the switch has a function of being controlled to be turned on and off. In other words, the switch has the function of being in a conducting state (on state) or a non-conducting state (off state) and controlling whether or not to allow current to flow.
  • X and Y are functionally connected is a circuit that enables functional connection between X and Y (e.g., logic circuit (e.g., inverter, NAND circuit, and NOR circuit), Signal conversion circuits (e.g., digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (e.g., power supply circuits such as step-up circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage source, current source, switching circuit, amplifier circuit (for example, a circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, and buffer circuit), signal generation circuit, memory circuit, and control circuit ) can be connected between X and Y one or more times. As an example, even if another circuit is interposed between X and Y, when a signal output from X is transmitted to Y, X and Y are considered to be functionally
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element or connected via another circuit) and when X and Y are directly connected (that is, connected without another element or another circuit between X and Y). (if any) and
  • this specification deals with a circuit configuration in which a plurality of elements are electrically connected to wiring (wiring for supplying a constant potential or wiring for transmitting signals).
  • wiring for supplying a constant potential or wiring for transmitting signals.
  • X and Y and the source (which may be referred to as one of the first terminal or the second terminal) and the drain (which may be referred to as the other of the first terminal or the second terminal) of the transistor are mutually are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.”
  • the source of the transistor is electrically connected to X
  • the drain of the transistor is electrically connected to Y
  • X, the source of the transistor, the drain of the transistor, Y are electrically connected in that order.
  • X is electrically connected to Y through the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.”
  • X and Y are objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, or layers).
  • circuit diagram shows independent components electrically connected to each other, if one component has the functions of multiple components.
  • one component has the functions of multiple components.
  • the term "electrically connected" in this specification includes cases where one conductive film functions as a plurality of constituent elements.
  • a “resistive element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistive element” includes a wiring having a resistance value, a transistor, a diode, or a coil through which a current flows between a source and a drain.
  • resistive element may be interchanged with the terms “resistance,””load,” or “region having a resistance value.”
  • the terms “resistor,””load,” or “region having a resistance value” may be interchanged with the term “resistive element.”
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, still more preferably 10 m ⁇ or more and 1 ⁇ or less. Also, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • capacitor element refers to, for example, a circuit element having a capacitance value higher than 0 F, a wiring region having a capacitance value higher than 0 F, a parasitic capacitance, or It can be the gate capacitance of a transistor. Also, the terms “capacitance element”, “parasitic capacitance”, or “gate capacitance” may be interchanged with the term “capacitance”.
  • capacitor may be interchanged with the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacity” (including a “capacity” with three or more terminals) includes an insulator and a pair of conductors sandwiching the insulator. Therefore, the term “pair of conductors” in “capacitance” can be replaced with “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.” Also, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Also, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • a gate is a control terminal that controls the conduction state of a transistor.
  • the two terminals functioning as source or drain are the input and output terminals of the transistor.
  • One of the two input/output terminals functions as a source and the other as a drain depending on the conductivity type (n-channel type or p-channel type) of the transistor and the level of potentials applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • a transistor may have a back gate in addition to the three terminals described above, depending on the structure of the transistor.
  • one of the gate and back gate of the transistor may be referred to as a first gate
  • the other of the gate and back gate of the transistor may be referred to as a second gate.
  • the terms "gate” and “backgate” may be used interchangeably for the same transistor.
  • the respective gates may be referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a multi-gate transistor having two or more gate electrodes can be used as an example of a transistor.
  • the multi-gate structure since the channel formation regions are connected in series, a structure in which a plurality of transistors are connected in series is obtained. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (reliability) of the transistor.
  • the multi-gate structure even if the voltage between the drain and source changes when operating in the saturation region, the current between the drain and source does not change much and the slope is flat. properties can be obtained.
  • the flat-slope voltage-current characteristic an ideal current source circuit or an active load with a very high resistance value can be realized. As a result, a differential circuit or current mirror circuit with good characteristics can be realized.
  • circuit elements such as “light-emitting device” and “light-receiving device” may have polarities called “anode” and "cathode”.
  • anode In the case of a “light emitting device”, it may be possible to cause the “light emitting device” to emit light by applying a forward bias (applying a positive potential to the "anode” with respect to the "cathode”).
  • the "anode” is obtained by applying zero bias or reverse bias (applying a negative potential to the "cathode” to the "anode") and irradiating the "light receiving device” with light.
  • a current may occur across the "cathode”.
  • anode and “cathode” are sometimes treated as input/output terminals in circuit elements such as “light-emitting device” and “light-receiving device”.
  • “anode” and “cathode” in circuit elements such as “light-emitting device” and “light-receiving device” are sometimes referred to as terminals (first terminal, second terminal, etc.).
  • terminals first terminal, second terminal, etc.
  • one of the "anode” and the "cathode” may be referred to as the first terminal
  • the other of the "anode” and the "cathode” may be referred to as the second terminal.
  • the circuit element may have a plurality of circuit elements.
  • the circuit element when one resistor is described on the circuit diagram, it includes the case where two or more resistors are electrically connected in series.
  • the case where one capacitor is described on the circuit diagram includes the case where two or more capacitors are electrically connected in parallel.
  • the switch when one transistor is illustrated in a circuit diagram, two or more transistors are electrically connected in series and the gates of the transistors are electrically connected to each other. shall include Similarly, for example, when one switch is described on the circuit diagram, the switch has two or more transistors, and the two or more transistors are electrically connected in series or in parallel. and the gates of the respective transistors are electrically connected to each other.
  • a node can be called a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on the circuit configuration and device structure. Terminals, wirings, and the like can also be called nodes.
  • Voltage is a potential difference from a reference potential.
  • the reference potential is ground potential
  • “voltage” can be replaced with “potential”. Note that the ground potential does not necessarily mean 0V.
  • the potential is relative, and when the reference potential changes, the potential applied to the wiring, the potential applied to the circuit, etc., and the potential output from the circuit etc. also change.
  • the terms “high level potential” and “low level potential” do not mean specific potentials.
  • the high-level potentials supplied by both wirings do not have to be equal to each other.
  • the low-level potentials applied by both wirings need not be equal to each other.
  • electrical current refers to the movement phenomenon of charge (electrical conduction).
  • electrical conduction occurs in a positive In other words, “electrical conduction is occurring”. Therefore, in this specification and the like, unless otherwise specified, the term “electric current” refers to a charge transfer phenomenon (electrical conduction) associated with the movement of carriers.
  • carriers here include electrons, holes, anions, cations, and complex ions, and the carriers differ depending on the current flow system (eg, semiconductor, metal, electrolyte, or in vacuum).
  • the "direction of current” in wiring or the like is the direction in which carriers that become positive charges move, and is described as a positive amount of current.
  • the direction in which the carriers that become negative charges move is the direction opposite to the direction of the current, and is represented by the amount of negative current. Therefore, in this specification and the like, when there is no notice about the positive or negative of the current (or the direction of the current), the description of "current flows from element A to element B” should be replaced with “current flows from element B to element A.” It shall be possible. Also, the description of "a current is input to the element A” can be rephrased as "a current is output from the element A".
  • ordinal numbers such as “first”, “second”, and “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Also, the order of the components is not limited. For example, the component referred to as “first” in one of the embodiments such as this specification may be the component referred to as “second” in another embodiment or the scope of claims. can also be Further, for example, the component referred to as "first” in one of the embodiments of this specification etc. may be omitted in other embodiments or the scope of claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to being directly above or below and in direct contact with each other.
  • the expression “electrode B on insulating layer A” does not require that electrode B be formed on insulating layer A in direct contact with another configuration between insulating layer A and electrode B. Do not exclude those containing elements.
  • the expression “electrode B above the insulating layer A” it is not necessary that the electrode B is formed on the insulating layer A in direct contact with the insulating layer A and the electrode B.
  • electrode B under the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude other components between
  • the terms “row” and “column” may be used to describe components arranged in a matrix and their positional relationships.
  • the positional relationship between the configurations changes appropriately according to the direction in which each configuration is drawn. Therefore, it is not limited to the words and phrases explained in the specification, etc., and can be appropriately rephrased according to the situation.
  • the expression “row-wise” may be rephrased as “column-wise” by rotating the orientation of the drawing shown by 90 degrees.
  • the terms “film” and “layer” can be interchanged depending on the situation. For example, it may be possible to change the term “conductive layer” to the term “conductive film.” Or, for example, it may be possible to change the term “insulating film” to the term “insulating layer”. Alternatively, the terms “film” and “layer” may be omitted and replaced with other terms as the case may or may be. For example, it may be possible to change the term “conductive layer” or “conductive film” to the term “conductor.” Or, for example, it may be possible to change the term “insulating layer” or “insulating film” to the term “insulator”.
  • electrode in this specification do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or an “electrode”, and vice versa.
  • terminal includes the case where one or more selected “electrodes", “wirings”, and “terminals” are integrally formed.
  • an “electrode” can be part of a “wiring” or a “terminal”, and a “terminal” can be part of a “wiring” or an “electrode”, for example.
  • the terms “electrode”, “wiring”, or “terminal” may be replaced with the term “region” in some cases.
  • the terms “wiring”, “signal line”, and “power line” can be interchanged depending on the case or situation. For example, it may be possible to change the term “wiring” to the term “signal line”. Also, for example, it may be possible to change the term “wiring” to a term such as "power supply line”. Also, vice versa, it may be possible to change the term “signal line” or “power line” to the term “wiring”. It may be possible to change the term "power line” to the term “signal line”. Also, vice versa, the term “signal line” may be changed to the term "power line”. Also, the term “potential” applied to the wiring can be changed to the term “signal” in some cases or depending on the situation. And vice versa, the term “signal” may be changed to the term “potential”.
  • timing charts are sometimes used to describe the operation method of the semiconductor device.
  • the timing charts used in this specification and the like show ideal operation examples. is not limited unless otherwise specified.
  • the magnitude and timing of signals (for example, potential or current) input to each wiring (including nodes) in the timing chart may be changed depending on the situation. It can be performed. For example, even if the timing chart shows two periods at equal intervals, the lengths of the two periods may differ from each other. Also, for example, in two periods, even if one period is long and the other period is described as short, the length of both periods may be equal, or one period may be short And the other period may be longer in some cases.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OSs), and the like. For example, when a channel formation region of a transistor contains a metal oxide, the metal oxide is sometimes referred to as an oxide semiconductor. In other words, when a metal oxide can constitute a channel-forming region of a transistor having at least one of an amplifying action, a rectifying action, and a switching action, the metal oxide is called a metal oxide semiconductor. can do. In the case of describing an OS transistor, it can also be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main component that constitutes the semiconductor layer.
  • impurities may cause one or both of, for example, an increase in defect level density, a decrease in carrier mobility, and a decrease in crystallinity in a semiconductor.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, and group 15 elements.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, and Group 15 elements (with the exception of oxygen, hydrogen, is not included).
  • a switch is one that has the function of being in a conducting state (on state) or a non-conducting state (off state) and controlling whether or not to pass current.
  • a switch has a function of selecting and switching a path through which current flows. Therefore, the switch may have two or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, or the like can be used. In other words, the switch is not limited to a specific one as long as it can control current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes , and diode-connected transistors), or a logic circuit combining these.
  • transistors eg, bipolar transistors, MOS transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes , and diode-connected transistors
  • the “conducting state” of the transistor means, for example, a state in which the source electrode and the drain electrode of the transistor can be considered to be electrically short-circuited, or a state in which a current flows between the source electrode and the drain electrode.
  • a “non-conducting state” of a transistor means a state in which a source electrode and a drain electrode of the transistor can be considered to be electrically cut off. Note that the polarity (conductivity type) of the transistor is not particularly limited when the transistor is operated as a simple switch.
  • a mechanical switch is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case of ⁇ 5° or more and 5° or less is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • Perfect means that two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • the content (or part of the content) described in one embodiment may be combined with another content (or part of the content) described in that embodiment, or one or a plurality of other implementations. can be applied, combined, or replaced with at least one of the contents described in the form of (may be part of the contents).
  • figure (may be part of) described in one embodiment refers to another part of that figure, another figure (may be part) described in that embodiment, and one or more other More drawings can be formed by combining at least one of the drawings (or part of them) described in the embodiments.
  • plan views may be used to describe the configuration according to each embodiment.
  • a plan view is, for example, a diagram showing a surface of the configuration viewed from a direction perpendicular to the horizontal plane, or a diagram showing a plane (cut) obtained by cutting the configuration in the horizontal direction.
  • Hidden lines for example, dashed lines
  • the term "plan view” can be replaced with the term "projection view", "top view", or "bottom view”.
  • a plane (cut) obtained by cutting the configuration in a direction different from the horizontal direction may be called a plan view instead of a plane (cut) obtained by cutting the configuration in the horizontal direction.
  • cross-sectional views may be used to describe the configuration according to each embodiment.
  • a cross-sectional view is, for example, a diagram showing a surface of the configuration viewed from a direction perpendicular to the horizontal plane, or a diagram showing a plane (cut) obtained by cutting the configuration in a direction perpendicular to the horizontal plane.
  • the term "cross-sectional view” can be replaced with the term "front view” or "side view”.
  • a cross-sectional view may be a plane (cut) obtained by cutting the structure in a direction different from the vertical direction, rather than a plane (cut) obtained by cutting the configuration in the vertical direction.
  • FIG. 1 shows a configuration example of an arithmetic circuit that performs a sum-of-products operation of positive or "0" first data and positive or "0" second data.
  • Arithmetic circuit MACA0 shown in FIG. 1 performs a sum-of-products operation of each first data corresponding to the potential held in each cell and a plurality of input second data, and outputs the result of the sum-of-products operation.
  • first data and the second data can be, for example, analog data (eg, continuous analog potential) or multi-valued data (eg, discrete analog potential or digital signal).
  • the arithmetic circuit MACA0 has a function of appropriately correcting the potential held in the cell.
  • the arithmetic circuit MACA0 has a control circuit CTR, a circuit WCS, a circuit XCS, a circuit WSD, a circuit ITS, a circuit FB, and a cell array CA.
  • the cell array CA includes cells IM[1,1] to IM[m,n] (m is an integer of 1 or more and n is an integer of 1 or more), cells IMd[1] to IMd[m ] and Note that in FIG. 1, among the cells IM[1,1] to IM[m,n] and the cells IMd[1] to IMd[m], the cell IM[1,1] and the cell IM[m , 1], the cell IM[1,n], the cell IM[m,n], the cell IMd[1], and the cell IMd[m].
  • the held potentials and the potentials corresponding to the second data required for performing the sum-of-products operation are applied to the wirings XCL[1] to XCL[m]. It has the function of supplying
  • the cells are arranged in a matrix of m rows and n+1 columns. good.
  • the arithmetic circuit MACA1 shown in FIG. 2 is a configuration example of the arithmetic circuit MACA0 shown in FIG. 1, and FIG. 2 shows examples of the circuit configurations of the cells IM and IMd.
  • FIG. 2 shows cell IM[1,j] (where j is 1 or more) among cells IM[1,1] to IM[m,n] and cells IMd[1] to IMd[m]. n), the cell IM[m,j], the cell IMd[1], and the cell IMd[m] are extracted and illustrated. Therefore, unless otherwise specified, the configuration examples of the cells IM[1,1] to IM[m,n] and the cells IMd[1] to IMd[m] are shown in the cell IM[1,j]. to cell IM[m,j] and cell IMd[1] to cell IMd[m] will be extracted and explained.
  • the cells IM[1,j] to IM[m,j] have, for example, a transistor F1, a transistor F2, a transistor F5, and a capacitor C5. Further, the cells IMd[1] to IMd[m] each include, for example, a transistor F1d, a transistor F2d, a transistor F5d, and a capacitor C5d.
  • the transistors F1 included in each of the cells IM[1,j] to IM[m,j] have the same configuration (for example, sizes such as channel length and channel width). It is preferable that the transistors F2 included in IM[1,j] through IM[m,j] have the same size.
  • the sizes of the transistors F5 included in each are preferably equal to each other.
  • the transistors F1d included in the cells IMd[1] to IMd[m] have the same size.
  • the sizes of the transistors F2d included in each of the cells IMd[1] to IMd[m] be the same.
  • the sizes of the transistors F1 and F1d are preferably the same, the sizes of the transistors F2 and F2d are preferably the same, and the sizes of the transistors F5 and F5d are preferably the same.
  • the sizes of the transistors F1 included in the cells IM[1,j] to IM[m,j] are made equal, and the transistors F1 included in the cells IM[1,j] to IM[m,j]
  • the cells IM[1,j ] to IM[m, j] can perform substantially the same operation under the same conditions.
  • the same condition here means, for example, potentials of the source, drain, and gate of the transistor F1, potentials of the source, drain, and gate of the transistor F2, sources and drains of the transistor F5, and gate potentials, and the voltages input to the cells IM[1,j] to IM[m,j].
  • the sizes of the transistors F1d included in the cells IMd[1] to IMd[m] are made equal, and the sizes of the transistors F2d included in the cells IMd[1] to IMd[m] are equalized.
  • Each of the cells IMd[1] to IMd[m] is identical to each other by equalizing the size and equalizing the sizes of the transistors F5d included in each of the cells IMd[1] to IMd[m]. , almost the same operation can be performed.
  • the same condition here means, for example, potentials of the source, drain, and gate of the transistor F1d, potentials of the source, drain, and gate of the transistor F2d, sources and drains of the transistor F5d, and gate potentials, and voltages input to cells IMd[1] to IMd[m].
  • the transistor F1 and the transistor F1d are assumed to eventually operate in the linear region when in the ON state, unless otherwise specified. That is, the gate voltage, source voltage, and drain voltage of each transistor described above include the case where they are appropriately biased to voltages within the range of operation in the linear region. However, one embodiment of the present invention is not limited to this.
  • the transistor F1 and the transistor F1d may operate in the saturation region when turned on, or may operate in both the linear region and the saturation region.
  • the transistor F2 and the transistor F2d are more preferably operated in a subthreshold region (that is, in the transistor F2 or the transistor F2d, the gate-source voltage is lower than the threshold voltage). where the drain current increases exponentially with the gate-source voltage). That is, the gate voltage, source voltage, and drain voltage of each of the transistors described above includes the case where they are appropriately biased to voltages within the range of operation in the subthreshold region. Therefore, the transistor F2 and the transistor F2d may operate such that off current flows between the source and the drain.
  • the transistor F5 and the transistor F5d function as clamp transistors (sometimes called clamp FETs), for example. Therefore, it is preferable to apply a constant voltage to the gates of the transistors F5 and F5d. Further, although the details will be described later, the provision of the transistor F5 (transistor F5d) can prevent drain-induced barrier lowering (DIBL) in the transistor F2 (transistor F2d).
  • DIBL drain-induced barrier lowering
  • the cell IM may be configured without the transistor F5 (transistor F5d).
  • one or both of the transistor F1 and the transistor F1d are preferably OS transistors, for example.
  • metal oxides included in the channel formation region of the OS transistor include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains one or more selected from indium, the element M, and zinc.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide containing indium, tin, and zinc also referred to as ITZO (registered trademark)
  • ITZO registered trademark
  • oxides containing indium, gallium, tin, and zinc are preferably used.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) is preferably used.
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) also referred to as IAGZO
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • the OS transistor will be described in detail in Embodiment 4.
  • one or both of the transistor F1 and the transistor F1d can be a transistor containing silicon in a channel formation region (hereinafter referred to as a Si transistor) other than the OS transistor.
  • a Si transistor a transistor containing silicon in a channel formation region
  • silicon for example, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, monocrystalline silicon, or the like can be used.
  • the leakage current of the selected transistor can be suppressed, so that the power consumption of the arithmetic circuit can be reduced.
  • the leakage current from the hold node to the write word line can be made very small, thus reducing the refresh operation of the potential of the hold node. can.
  • power consumption of the arithmetic circuit can be reduced.
  • the cell maintains the potential of the retention node for a long time. Since the time can be held, the arithmetic accuracy of the arithmetic circuit can be increased.
  • the transistor F2 and the transistor F2d can be Si transistors other than the OS transistors.
  • the transistor F1, the transistor F1d, the transistor F2, the transistor F2d, the transistor F5, and the transistor F5d have structures such as the transistor 300 and the transistor 500 described in Embodiment 4.
  • the chip may generate heat due to the driving of the circuit.
  • the heat generation raises the temperature of the transistor, which may change the characteristics of the transistor, resulting in a change in field-effect mobility, a decrease in operating frequency, and the like.
  • the OS transistor has higher heat resistance than the Si transistor, the field-effect mobility is less likely to change due to temperature changes, and the operating frequency is less likely to decrease.
  • the OS transistor tends to maintain the characteristic that the drain current increases exponentially with respect to the gate-source voltage even when the temperature rises. Therefore, with the use of the OS transistor, calculation, processing, and the like can be easily performed even in a high-temperature environment. Therefore, in the case of forming a semiconductor device that is resistant to heat generated by driving, an OS transistor is preferably used as a transistor.
  • the first terminal of the transistor F1 is electrically connected to the gate of the transistor F2.
  • a first terminal of the transistor F2 is electrically connected to the wiring VE0.
  • a first terminal of the capacitor C5 is electrically connected to the gate of the transistor F2.
  • a second terminal of transistor F2 is electrically connected to a first terminal of transistor F5.
  • a second terminal of the transistor F5 is electrically connected to a second terminal of the transistor F1, and a gate of the transistor F5 is electrically connected to the wiring VE1.
  • the second terminal of the transistor F2 and the wiring WCL[j] are electrically connected in series through the first terminal and the second terminal of the transistor F5, whereby the wiring to the second terminal of the transistor F2 is connected. Direct application of high level potential from WCL[j] can be prevented. This can prevent drain-induced barrier lowering in the transistor F2.
  • the second terminal of the transistor F2 is directly electrically connected to the wiring WCL[j] (that is, the transistor F5 is not provided). case), the high-level potential from the wiring WCL[j] is directly applied to the second terminal of the transistor F2, and the drain-induced barrier lowering may occur in the transistor F2.
  • the voltage range of the subthreshold region of transistor F2 may change because the threshold voltage of transistor F2 decreases. Therefore, when the cell IM[1,j] has a configuration in which the transistor F5 is not provided, the current in the subthreshold region flowing through the transistor F2 may vary.
  • the first terminal of the transistor F1d is electrically connected to the gate of the transistor F2d.
  • a first terminal of the transistor F2d is electrically connected to the wiring VE0.
  • a first terminal of the capacitor C5d is electrically connected to the gate of the transistor F2d.
  • a second terminal of the transistor F2d is electrically connected to a first terminal of the transistor F5d.
  • a second terminal of the transistor F5d is electrically connected to a second terminal of the transistor F1d, and a gate of the transistor F5d is electrically connected to the wiring VE1.
  • Transistor F5d in cells IMd[1] through IMd[m] also prevents drain-induced barrier lowering in transistor F2d, as does transistor F5 in cells IM[1,j] through IM[m,j], respectively. have a role.
  • back gates are illustrated in the transistor F1, the transistor F2, the transistor F5, the transistor F1d, the transistor F2d, and the transistor F5d.
  • the connection configuration of the back gate is not illustrated, the electrical connection destination of the back gate can be determined at the design stage.
  • the gate and back gate may be electrically connected in order to increase the on-state current of the transistor. That is, for example, the gate and backgate of the transistor F1 may be electrically connected, or the gate and backgate of the transistor F1d may be electrically connected.
  • the back gate of the transistor and an external circuit are electrically connected.
  • a wiring for connection may be provided and a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the transistor F1, the transistor F2, and the transistor F5 illustrated in FIG. 2 each have a back gate
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • the transistor F1, the transistor F2, and the transistor F5 illustrated in FIG. 2 may have a structure having no back gate, that is, a single-gate transistor.
  • some of the transistors may have back gates, and some of the transistors may have no back gates.
  • transistor F1, the transistor F2, and the transistor F5 illustrated in FIG. 2 are n-channel transistors
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • part or all of the transistors F1, F2, and F5 may be replaced with p-channel transistors.
  • transistor F1d transistor F2d
  • transistor F5d transistors described elsewhere in the specification or illustrated in other drawings.
  • the wiring VE0 functions as a wiring for passing a current between the first terminal and the second terminal of each of the transistors F2 of the cells IM[1,j] to IM[m,j].
  • the wiring VE0 functions as a wiring through which current flows between the first and second terminals of the transistors F2d of the cells IMd[1] to IMd[m].
  • the wiring VE0 functions as a wiring that supplies a constant voltage.
  • the constant voltage can be, for example, a low level potential, a ground potential, or the like.
  • the wiring VE1 applies a potential to the gates of the transistors F5 of the cells IM[1,j] to IM[m,j] and to the gates of the transistors F5d of the cells IMd[1] to IMd[m]. It functions as a wiring for Note that the potential is preferably within a range in which the transistor F5 and the transistor F5d function as clamp transistors.
  • the second terminal of the transistor F1 and the second terminal of the transistor F5 are electrically connected to the wiring WCL[j], and the gate of the transistor F1 is electrically connected to the wiring WSL[1]. It is connected to the.
  • a second terminal of the transistor F5 is electrically connected to the wiring WCL[j], and a second terminal of the capacitor C5 is electrically connected to the wiring XCL[1]. Note that in FIG. 2, in the cell IM[1,j], the node N[1,j] is the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitor C5. .
  • the second terminal of the transistor F1 and the second terminal of the transistor F5 are electrically connected to the wiring WCL[j], and the gate of the transistor F1 is electrically connected to the wiring WSL[m]. It is connected to the.
  • a second terminal of the transistor F5 is electrically connected to the wiring WCL[j], and a second terminal of the capacitor C5 is electrically connected to the wiring XCL[m].
  • the node N[m,j] is the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitor C5. .
  • the second terminal of the transistor F1d and the second terminal of the transistor F5d are electrically connected to the wiring XCL[1], and the gate of the transistor F1d is electrically connected to the wiring WSL[1]. It is A second terminal of the transistor F5d is electrically connected to the wiring XCL[1], and a second terminal of the capacitor C5d is electrically connected to the wiring XCL[1]. Note that in FIG. 2, in the cell IMd[1], a node Nd[1] is a connection point between the first terminal of the transistor F1d, the gate of the transistor F2d, and the first terminal of the capacitor C5d.
  • the second terminal of the transistor F1d and the second terminal of the transistor F5d are electrically connected to the wiring XCL[m], and the gate of the transistor F1d is electrically connected to the wiring WSL[m]. It is A second terminal of the transistor F5d is electrically connected to the wiring XCL[m], and a second terminal of the capacitor C5d is electrically connected to the wiring XCL[m]. Note that in FIG. 2, in the cell IMd[m], a node Nd[m] is a connection point between the first terminal of the transistor F1d, the gate of the transistor F2d, and the first terminal of the capacitor C5d.
  • node N[1, j], the node N[m, j], the node Nd[1], and the node Nd[m] function as holding nodes for their respective cells.
  • the transistor F2 is conductive between the gate and the second terminal. becomes.
  • the constant voltage applied by the wiring VE0 is set to the ground potential (GND)
  • the transistor F1 is in the ON state, and a current of the current amount I flows from the wiring WCL[j] to the second terminal of the transistor F2, the gate of the transistor F2 ( The potential of the node N) is determined according to the amount of current I. Note that since the transistor F1 is on, the potential of the second terminal of the transistor F2 is ideally equal to that of the gate (node N) of the transistor F2.
  • the transistor F2 can pass a current amount I corresponding to the ground potential of the first terminal of the transistor F2 and the potential of the gate (node N) of the transistor F2 between the source and the drain of the transistor F2.
  • such an operation is referred to as "setting (programming) the amount of current flowing between the source and the drain of the transistor F2 of the cell IM to I".
  • the cell IMd[i] (where i is an integer greater than or equal to 1 and less than or equal to m) , similarly, the amount of current flowing between the source and drain of the transistor F2d can be set.
  • Circuit WCS a configuration example of the circuit WCS corresponding to the peripheral circuit of the cell array CA will be described.
  • the circuit WCS has, for example, a circuit SWS1 and a circuit WCSa[j].
  • the circuit SWS1 has a function of making a conductive state or a non-conductive state between the wiring WCL[j] and the circuit WCSa[j].
  • the circuit SWS1 has a switch S3[j] as an example.
  • the number of switches S3[j] is equal to the number of columns in the matrix in which the cells IM of the cell array CA are arranged. That is, in the case of the arithmetic circuit MACA1 illustrated in FIG. 2, the circuit SWS1 has switches S3[1] to S3[n] (total of n switches).
  • a first terminal of the switch S3[j] is electrically connected to the wiring WCL[j]
  • a second terminal of the switch S3[j] is electrically connected to the circuit WCSa[j]
  • the switch S3[j] is electrically connected to the circuit WCSa[j].
  • ] is electrically connected to the wiring SWL1.
  • an electrical switch such as an analog switch or a transistor can be applied to the switch S3[j].
  • the switch S3[j] preferably uses the above-described transistor as an electrical switch, and more preferably uses an OS transistor.
  • the electrical switch can be, for example, a Si transistor other than the OS transistor.
  • a mechanical switch for example, may be applied to the switch S3[j].
  • the switch S3[j] shown in FIG. 2 is turned on when a high-level potential is applied to its control terminal, and is turned off when a low-level potential is applied to its control terminal.
  • the wiring SWL1 functions as a wiring for switching the switch S3[j] between the ON state and the OFF state. Therefore, a high-level potential or a low-level potential is supplied to the wiring SWL1.
  • the circuit SWS1 functions as a circuit that brings the circuit WCS and the wiring WCL[j] into a conducting state or a non-conducting state. That is, the circuit SWS1 uses the switch S3[j] to switch between the conductive state and the non-conductive state between the circuit WCS and the wiring WCL[j].
  • the circuit WCSa[j] has a function of supplying a signal corresponding to the first data to the wiring WCL[j]. That is, the circuit WCS supplies the first data to be stored in each cell of the cell array CA when the switch S3[j] is on.
  • the value of the signal can be represented by the amount of current.
  • the circuit WCSa[j] can have the configuration shown in FIG. 3A.
  • FIG. 3A also shows the circuit SWS1, the switch S3[j], the wiring SWL1, and the wiring WCL[j] in order to show the electrical connection between the circuit WCSa and peripheral circuits.
  • the number of circuits WCSa[j] is equal to the number of columns in the matrix in which the cells IM of the cell array CA are arranged. That is, in the case of the arithmetic circuit MACA1 illustrated in FIG. 2, the circuit WCS includes circuits WCSa[1] to WCSa[n] (total of n circuits).
  • the switch S3[j] shown in FIG. 3A can be any one of the switches S3[1] to S3[n] included in the arithmetic circuit MACA1 in FIG.
  • the wiring WCL[j] can be any one of the wirings WCL[1] to WCL[n] included in the arithmetic circuit MACA1 in FIG.
  • the wiring WCL[j] is electrically connected to the circuit WCSa[j] via the switch S3[j].
  • the circuit WCSa[j] shown in FIG. 3A has a switch SWW as an example.
  • a first terminal of the switch SWW is electrically connected to a second terminal of the switch S3[j], and a second terminal of the switch SWW is electrically connected to the wiring VINIL1.
  • the wiring VINIL1 functions as a wiring that applies an initialization potential to the wiring WCL, and the initialization potential can be a ground potential (GND), a low-level potential, or a high-level potential.
  • GND ground potential
  • the switch SWW is turned on only when a potential for initialization is applied to the wiring WCL, and is turned off otherwise.
  • An electrical switch such as an analog switch or a transistor can be applied to the switch SWW.
  • the transistor can have a structure similar to that of the transistor F1 or the transistor F2.
  • mechanical switches may be used instead of electrical switches.
  • the circuit WCSa of FIG. 3A has, as an example, a plurality of current sources CS.
  • the circuit WCSa[j] has a function of outputting the first data of K bits (2 K values) (K is an integer of 1 or more) as a current amount. , 2 K ⁇ 1 current sources CS.
  • the circuit WCSa[j] has, for example, one current source CS that outputs information corresponding to the value of the first bit as a current, and a current source CS that outputs information corresponding to the value of the second bit as a current. It has two CSs and 2K -1 current sources CS that output information corresponding to the value of the K-th bit as a current.
  • each current source CS has a terminal T1 and a terminal T2.
  • the terminal T1 of each current source CS is electrically connected to the second terminal of the switch S3 of the circuit SWS1.
  • the terminal T2 of one current source CS is electrically connected to the wiring DW[1]
  • the terminals T2 of the two current sources CS are electrically connected to the wiring DW[2] .
  • Each terminal T2 of one current source CS is electrically connected to the wiring DW[K].
  • a plurality of current sources CS included in the circuit WCSa[j] have a function of outputting the same constant current IWut from the terminal T1.
  • the error of the constant current I Wut output from each of the terminals T1 of the plurality of current sources CS is preferably within 10%, more preferably within 5%, and more preferably within 1%.
  • the wirings DW[1] to DW[K] function as wirings for transmitting a control signal for outputting the constant current IWut from the electrically connected current source CS.
  • the current source CS electrically connected to the wiring DW[1] applies IWut as a constant current to the switch S3[1].
  • j] and a low-level potential is applied to the wiring DW[1]
  • the current source CS electrically connected to the wiring DW[1] does not output IWut . .
  • the two current sources CS electrically connected to the wiring DW[2] apply a constant current of 2I Wut in total to the switch S3. [j], and a low-level potential is applied to the wiring DW[2], the current source CS electrically connected to the wiring DW[2] has a total of 2I Wut . Does not output constant current.
  • the 2 K ⁇ 1 current sources CS electrically connected to the wiring DW[K] have a total of 2 K ⁇ 1 I
  • CS does not output a constant current totaling 2K -1IWut .
  • the current supplied by one current source CS electrically connected to the wiring DW[1] corresponds to the value of the first bit, and the two currents electrically connected to the wiring DW[2]
  • the current supplied by the source CS corresponds to the value of the 2nd bit, and the amount of current supplied by the 2 J ⁇ 1 current sources CS electrically connected to the wiring DW[K] corresponds to the value of the Kth bit. Equivalent to. Now consider the circuit WCSa when K is 2. For example, when the value of the first bit is "1" and the value of the second bit is "0," the wiring DW[1] is supplied with a high-level potential and the wiring DW[2] is supplied with a low-level potential. .
  • a constant current IWut flows from the circuit WCSa to the second terminal of the switch S3[j] of the circuit SWS1.
  • the wiring DW[1] is supplied with a low-level potential and the wiring DW[2] is supplied with a high-level potential.
  • a constant current of 2I Wut flows from the circuit WCSa to the second terminal of the switch S3[j] of the circuit SWS1.
  • a high-level potential is applied to the wiring DW[1] and the wiring DW[2].
  • a constant current of 3I Wut flows from the circuit WCSa to the second terminal of the switch S3[j] of the circuit SWS1. Further, for example, when the value of the first bit is “0” and the value of the second bit is “0”, a low-level potential is applied to the wiring DW[1] and the wiring DW[2]. At this time, no constant current flows from the circuit WCSa to the second terminal of the switch S3[j] of the circuit SWS1.
  • FIG. 3A illustrates the circuit WCSa[j] when K is an integer of 3 or more
  • the circuit WCSa in FIG. The configuration may be such that the current source CS electrically connected to [K] is not provided.
  • the circuit WCSa in FIG. 3A may be configured without the current source CS electrically connected to the wirings DW[3] to DW[K].
  • a current source CS1 shown in FIG. 4A is a circuit that can be applied to the current source CS included in the circuit WCSa of FIG. 3A, and the current source CS1 has a transistor Tr1 and a transistor Tr2.
  • a first terminal of the transistor Tr1 is electrically connected to the wiring VDDL, and a second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, the back gate of the transistor Tr1, and the first terminal of the transistor Tr2. It is connected.
  • a second terminal of the transistor Tr2 is electrically connected to the terminal T1, and a gate of the transistor Tr2 is electrically connected to the terminal T2. Also, the terminal T2 is electrically connected to the wiring DW.
  • the wiring DW is any one of the wirings DW[1] to DW[K] in FIG. 3A.
  • the wiring VDDL functions as a wiring that gives a constant voltage.
  • the constant voltage can be, for example, a high level potential.
  • the constant voltage applied by the wiring VDDL is a high level potential
  • a high level potential is input to the first terminal of the transistor Tr1.
  • the potential of the second terminal of the transistor Tr1 is set to a potential lower than the high level potential.
  • the first terminal of the transistor Tr1 functions as a drain
  • the second terminal of the transistor Tr1 functions as a source.
  • the gate of the transistor Tr1 and the second terminal of the transistor Tr1 are electrically connected, the voltage between the gate and the source of the transistor Tr1 is 0V. Therefore, when the threshold voltage of the transistor Tr1 is within an appropriate range, a current (drain current) in the current range of the subthreshold region flows between the first terminal and the second terminal of the transistor Tr1.
  • the amount of current is preferably 1.0 ⁇ 10 ⁇ 8 A or less, and more preferably 1.0 ⁇ 10 ⁇ 12 A or less, for example. , and more preferably 1.0 ⁇ 10 ⁇ 15 A or less. Further, for example, it is more preferable that the current is within a range in which the current increases exponentially with respect to the gate-source voltage. That is, the transistor Tr1 functions as a current source for flowing a current within the current range when operating in the subthreshold region.
  • the current corresponds to I Wut described above or I Xut described later.
  • the transistor Tr2 functions as a switching element.
  • the first terminal of the transistor Tr2 functions as a drain and the second terminal of the transistor Tr2 functions as a source.
  • the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, the voltage between the back gate and the source becomes 0V. Therefore, when the threshold voltage of the transistor Tr2 is within an appropriate range, the transistor Tr2 is turned on by inputting a high level potential to the gate of the transistor Tr2, and a low voltage is applied to the gate of the transistor Tr2. It is assumed that the transistor Tr2 is turned off by inputting the level potential. Specifically, when the transistor Tr2 is on, a current in the current range of the subthreshold region described above flows from the second terminal of the transistor Tr1 to the terminal T1. It is assumed that no current flows from the second terminal to the terminal T1.
  • the circuit applicable to the current source CS included in the circuit WCSa[j] of FIG. 3A is not limited to the current source CS1 of FIG. 4A.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, but the back gate of the transistor Tr2 is electrically connected to another wiring. It is also possible to adopt a configuration in which An example of such a configuration is shown in FIG. 4B.
  • the current source CS2 shown in FIG. 4B has a configuration in which the back gate of the transistor Tr2 is electrically connected to the wiring VTHL.
  • the current source CS2 can apply a predetermined potential to the wiring VTHL by the external circuit or the like and apply the predetermined potential to the back gate of the transistor Tr2. can. Thereby, the threshold voltage of the transistor Tr2 can be varied. In particular, the off current of the transistor Tr2 can be reduced by increasing the threshold voltage of the transistor Tr2.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr1 and the second terminal of the transistor Tr1 are electrically connected.
  • a configuration in which the voltage is held by a capacitor may be employed.
  • FIG. 4C An example of such a configuration is shown in FIG. 4C.
  • the current source CS3 shown in FIG. 4C has a transistor Tr3 and a capacitor C6 in addition to the transistors Tr1 and Tr2.
  • the current source CS3 is electrically connected between the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 via the capacitor C6, and electrically connected between the back gate of the transistor Tr1 and the first terminal of the transistor Tr3. is connected to the current source CS1.
  • the current source CS3 has a configuration in which the second terminal of the transistor Tr3 is electrically connected to the wiring VTL, and the gate of the transistor Tr3 is electrically connected to the wiring VWL.
  • the current source CS3 can apply a high-level potential to the wiring VWL to turn on the transistor Tr3, thereby making the wiring VTL and the back gate of the transistor Tr1 conductive.
  • a predetermined potential can be input from the wiring VTL to the back gate of the transistor Tr1.
  • the voltage between the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 can be held by the capacitor C6. That is, the threshold voltage of the transistor Tr1 can be varied by determining the voltage applied to the back gate of the transistor Tr1 by the wiring VTL, and the threshold voltage of the transistor Tr1 can be fixed by the transistor Tr3 and the capacitor C6. can do.
  • a current source CS4 shown in FIG. 4D may be used as a circuit applicable to the current source CS included in the circuit WCSa[j] of FIG. 3A.
  • the current source CS4 has a configuration in which the back gate of the transistor Tr2 is electrically connected not to the second terminal of the transistor Tr2 but to the wiring VTHL in the current source CS3 of FIG. 4C. That is, the current source CS4 can vary the threshold voltage of the transistor Tr2 by the potential applied from the wiring VTHL, like the current source CS2 in FIG. 4B.
  • the current source CS4 when a large current flows between the first terminal and the second terminal of the transistor Tr1, it is necessary to increase the ON current of the transistor Tr2 in order to flow the current from the terminal T1 to the outside of the current source CS4. .
  • the current source CS4 applies a high-level potential to the wiring VTHL, lowers the threshold voltage of the transistor Tr2, and increases the ON current of the transistor Tr2. A large current flowing between the terminals can be sent from the terminal T1 to the outside of the current source CS4.
  • the current sources CS1 to CS4 shown in FIGS. 4A to 4D can output current.
  • the amount of current can be, for example, the amount of current flowing between the first terminal and the second terminal within a range in which the transistor F1 operates in the subthreshold region.
  • the circuit WCSa[j] shown in FIG. 4A may be applied as the circuit WCSa[j] shown in FIG. 3A.
  • the transistor Tr1 (including the transistors Tr1[1] to Tr1[K]), the transistor Tr2 (including the transistors Tr2[1] to Tr2[K]), and the transistor Tr3 are, for example, the transistor F1 or the transistor F2.
  • OS transistors can be used as the transistor Tr1 (including the transistors Tr1[1] to Tr1[K]), the transistor Tr2 (including the transistors Tr2[1] to Tr2[K]), and the transistor Tr3. preferable.
  • Circuit XCS circuit XCS
  • the circuit XCS includes circuits XCSa[1] to XCSa[m] (total of m).
  • the circuit XCSa[1] is electrically connected to the wiring XCL[1] as an example
  • the circuit XCSa[m] is electrically connected to the wiring XCL[m] as an example.
  • Each of the circuits XCSa[1] to XCSa[m] has a function of supplying a signal corresponding to reference data (to be described later) or a signal corresponding to second data to the wirings XCL[1] to XCL[n]. have.
  • the value of each signal described above can be represented by the amount of current.
  • FIG. 3C is a block diagram showing an example of circuit XCS that can be applied to arithmetic circuit MACA1 in FIG. Note that FIG. 3C shows an excerpt of the circuit XCSa[i], which corresponds to any one of the circuits XCSa[1] to XCSa[m]. FIG. 3C also shows the wiring XCL[i] to show the electrical connection between the circuit XCS and the peripheral circuits.
  • the wiring XCL[i] is electrically connected to the circuit XCSa[i].
  • the circuit XCSa[i] shown in FIG. 3C has a switch SWX as an example.
  • a first terminal of the switch SWX is electrically connected to the wiring XCL[i], and a second terminal of the switch SWX is electrically connected to the wiring VINIL2.
  • the wiring VINIL2 functions as a wiring that applies an initialization potential to the wiring XCL[i], and the initialization potential can be a ground potential (GND), a low-level potential, or a high-level potential.
  • the potential for initialization applied to the wiring VINIL2 may be equal to the potential applied to the wiring VINIL1. Note that the switch SWX[i] is turned on only when a potential for initialization is applied to the wiring XCL[i], and is turned off otherwise.
  • the switch SWX can be, for example, a switch that can be applied to the switch SWW.
  • the circuit configuration of the circuit XCSa[i] in FIG. 3C can be substantially the same as that of the circuit WCSa[j] in FIG. 3A.
  • the circuit XCSa[i] has a function of outputting reference data as a current amount, and a function of outputting L-bit (2 L value) (L is an integer of 1 or more) second data as a current amount.
  • the circuit XCSa[i] has 2 L ⁇ 1 current sources CS.
  • the circuit XCSa[i] has one current source CS that outputs information corresponding to the value of the first bit as a current, and a current source CS that outputs information corresponding to the value of the second bit as a current. It has 2 L ⁇ 1 current sources CS that output information corresponding to the value of the L-th bit as a current.
  • the reference data output by the circuit XCSa[i] as a current can be, for example, information in which the value of the first bit is "1" and the value of the second and subsequent bits is "0".
  • the terminal T2 of one current source CS is electrically connected to the wiring DX[1]
  • each of the terminals T2 of the two current sources CS is electrically connected to the wiring DX[2]
  • Each of the terminals T2 of the 2L -1 current sources CS is electrically connected to the wiring DX[L].
  • a plurality of current sources CS included in the circuit XCSa[i] have a function of outputting I Xut as the same constant current from the terminal T1.
  • the wirings DX[1] to DX[L] function as wirings for transmitting a control signal for outputting I Xut from the electrically connected current source CS. That is, the circuit XCSa[i] has a function of causing the amount of current to flow through the wiring XCL according to L-bit information transmitted from the wirings DX[1] to DX[L].
  • 2I Xut as a constant current flows from the circuit XCSa[i] to the wiring XCL[i].
  • a high-level potential is applied to the wiring DX[1] and the wiring DX[2].
  • 3I Xut as a constant current flows from the circuit XCSa[i] to the wiring XCL[i].
  • a low-level potential is applied to the wiring DX[1] and the wiring DX[2].
  • the constant current output from each of the terminals T1 of the plurality of current sources CS is preferably within 10%, more preferably within 5%, and even more preferably within 1%. In this embodiment, it is assumed that there is no error in the constant currents I Xut output from the terminals T1 of the current sources CS included in the circuit XCSa.
  • any one of the current sources CS1 to CS4 in FIGS. 4A to 4D can be applied in the same manner as the current source CS of the circuit WCSa[j].
  • the wiring DW illustrated in FIGS. 4A to 4D may be replaced with the wiring DX.
  • the circuit XCSa[i] can pass a current within the current range of the subthreshold region to the wiring XCL[i] as the reference data or the L-bit second data.
  • a circuit configuration similar to that of the circuit WCSa[j] shown in FIG. 3B can be applied to the circuit XCSa[i] shown in FIG. 3C.
  • the circuit WCSa[j] shown in FIG. 3B is replaced with the circuit XCSa[i]
  • the wiring DW[1] is replaced with the wiring DX[1]
  • the wiring DW[2] is replaced with the wiring
  • the wiring DW[K] with the wiring DX[L] replacing the switch SWW with the switch SWX
  • the circuit WSD selects a row of the cell array CA to which the first data is to be written by supplying a predetermined signal to the wiring WSL[i] when writing the first data to each cell of the cell array CA.
  • the circuit WSD supplies a high-level potential to the wiring WSL[1] and supplies a low-level potential to the wiring WSL[2] (not shown) to the wiring WSL[m].
  • the transistor F1 and the transistor F1d whose gates are electrically connected to [1] can be turned on, and the gates electrically connected to each of the wirings WSL[2] to WSL[m] can be turned off.
  • circuit ITS circuit ITS
  • the circuit ITS has, for example, a circuit SWS2 and a circuit ITRZ[j].
  • the circuit SWS2 has a function of making a conductive state or a non-conductive state between the wiring WCL[j] and the circuit ITRZ[j].
  • the circuit SWS2 has, for example, a switch S4[j].
  • a first terminal of the switch S4[j] is electrically connected to the wiring WCL[j]
  • a second terminal of the switch S4[j] is electrically connected to a first input terminal of the conversion circuit ITRZ[j] described later.
  • the control terminal of the switch S4[j] is electrically connected to the wiring SWL2.
  • the wiring SWL2 functions as a wiring for switching the switch S4[j] between the ON state and the OFF state. Therefore, a high-level potential or a low-level potential is supplied to the wiring SWL2.
  • a switch that can be applied to the switch S3[j], for example, can be used for the switch S4[j].
  • an electrical switch such as an analog switch or a mechanical switch may be applied to the switch S4[j].
  • the circuit SWS2 has a function of making the wiring WCL[j] and the circuit ITS conductive or non-conductive. That is, the circuit SWS2 can switch between the conductive state and the non-conductive state between the circuit ITS and the wiring WCL[j] by using the switch S4[j].
  • the conversion circuit ITRZ[j] has an input terminal and an output terminal.
  • the input terminal of the conversion circuit ITRZ[j] is electrically connected to the second terminal of the switch S4[j]
  • the output terminal of the conversion circuit ITRZ[j] is electrically connected to the wiring OL[j].
  • the conversion circuit ITRZ[j] acquires the amount of current input to the input terminal from the wiring WCL[j] and outputs a signal corresponding to the current amount.
  • the signal can be voltage or current.
  • the voltage can be, for example, an analog voltage or a digital voltage.
  • the conversion circuit ITRZ[j] may have a functional arithmetic circuit. In this case, for example, the arithmetic circuit may perform a function operation using the converted voltage, and the result of the operation may be output to the wiring OL[j].
  • a sigmoid function for example, a tanh function, a softmax function, a ReLU function, or a threshold function can be used as the functions described above.
  • a conversion circuit ITRZ[j] shown in FIG. 5A is an example of a circuit that can be applied to each of the conversion circuits ITRZ[j] in FIG. Note that FIG. 5A shows the electrical connection between the conversion circuit ITRZ[j] and circuits around it. ] are also shown.
  • the wiring WCL[j] is one of the wirings WCL[1] to WCL[n] included in the arithmetic circuit MACA1 in FIG. 2, and the switch S4[j] is the arithmetic circuit in FIG. Any one of switches S4[1] to S4[n] included in MACA1, and wiring OL[j] corresponds to wiring OL[1] to wiring OL included in arithmetic circuit MACA1 in FIG. is any one of [n].
  • the conversion circuit ITRZ[j] in FIG. 5A is electrically connected to the wiring WCL via the switch S4[j]. Further, the conversion circuit ITRZ[j] is electrically connected to the wiring OL[j]. For example, the conversion circuit ITRZ[j] converts the amount of current flowing from the conversion circuit ITRZ[j] to the wiring WCL[j] or the amount of current flowing from the wiring WCL[j] to the conversion circuit ITRZ[j] into an analog voltage. and converts the analog voltage into a digital voltage and an analog current in that order, and outputs the analog current to the wiring OL[j].
  • the conversion circuit ITRZ[j] in FIG. 5A has, as an example, a load LE, an operational amplifier OP1, and an analog-to-digital conversion circuit ADC.
  • the inverting input terminal of the operational amplifier OP1 is electrically connected to the first terminal of the load LE and the second terminal of the switch S4[j].
  • a non-inverting input terminal of the operational amplifier OP1 is electrically connected to the wiring VRL.
  • the output terminal of the operational amplifier OP1 is electrically connected to the second terminal of the load LE and the input terminal of the analog-to-digital conversion circuit ADC.
  • An output terminal of the analog-to-digital conversion circuit ADC is electrically connected to the wiring OL[j].
  • the wiring VRL functions as a wiring that gives a constant voltage.
  • the constant voltage can be, for example, a ground potential (GND) or a low level potential.
  • a resistor, diode, or transistor, for example, can be used for the load LE.
  • the conversion circuit ITRZ[j] the amount of current flowing from the wiring WCL to the inverting input terminal of the operational amplifier OP1 and the first terminal of the load LE via the switch S4[j] due to the configuration of the operational amplifier OP1 and the load LE, Alternatively, the amount of current flowing through the wiring WCL[j] from the inverting input terminal of the operational amplifier OP1 and the first terminal of the load LE through the switch S4[j] can be converted into an analog potential. Also, the analog potential is input to the input terminal of the analog-to-digital conversion circuit ADC.
  • the inverting input terminal of the operational amplifier OP1 becomes a virtual ground. It can be used as a reference voltage.
  • the analog-to-digital conversion circuit ADC has a function of outputting a digital voltage corresponding to the analog voltage to the wiring OL[j] when an analog voltage is input to the input terminal of the analog-to-digital conversion circuit ADC.
  • the wiring OL[j] here is one or a plurality of wirings.
  • the number of wirings OL[j] is determined, for example, by the resolution of the analog-to-digital conversion circuit ADC. For example, when the resolution of the analog-to-digital conversion circuit ADC is 1 bit, the number of wirings OL[j] can be one. The number of wirings OL[j] can be eight.
  • the analog-to-digital conversion circuit ADC can be regarded as one of the above-described function-based arithmetic circuits. Therefore, in the conversion circuit ITRZ[j], if it is desired to use an operation circuit of a different function system, the analog-to-digital conversion circuit ADC should be replaced with a circuit that performs a desired function operation. Note that it is preferable that the circuit that performs the function operation has an input that is an analog voltage and an output that is a digital voltage.
  • the conversion circuit ITRZ[j] in FIG. 5A is configured to output a digital signal. may be directly output to the wiring OL[j]. Specifically, as shown in the conversion circuit ITRZ[j] in FIG. 5B, the conversion circuit ITRZ[j] in FIG. 5A may be configured without the analog-to-digital conversion circuit ADC.
  • circuit FB is, for example, a circuit that performs an operation necessary for correcting the potential according to the first data written to the cells IM[1,j] to IM[m,j].
  • the circuit FB shown in FIG. 6A is used when the conversion circuit ITRZ[j] included in the circuit ITS outputs a digital signal (for example, the conversion circuit ITRZ[j] shown in FIG. 5A is the conversion circuit ITRZ[j] shown in FIG. j]), which is an example of a circuit that can be applied to the circuit FB shown in FIGS.
  • FIG. 6A also shows the control circuit CTR and the wiring OL[j] in order to show the electrical connection between the circuit FB and peripheral circuits.
  • the wiring OL[j] is one of the wirings OL[1] to OL[n] included in the arithmetic circuit MACA0 in FIG.
  • the circuit FB in FIG. 6A has a circuit SBT[j] as an example.
  • a circuit SBT[j] shown in FIG. 6A has a first input terminal, a second input terminal, and an output terminal. Further, the control circuit CTR here has, for example, a terminal IT and a terminal OT1.
  • a first input terminal of the circuit SBT[j] is electrically connected to the wiring OL[j].
  • a second input terminal of the circuit SBT[j] is electrically connected to the terminal OT1 of the control circuit CTR.
  • the output terminal of the circuit SBT[j] is electrically connected to the terminal IT of the control circuit CTR.
  • a digital signal output from the conversion circuit ITRZ[j] is supplied to the wiring OL[j]. Therefore, the digital signal is input to the first input terminal of the circuit SBT[j].
  • the control circuit CTR here has a function of outputting comparison data to the terminal OT1.
  • the data for comparison is, for example, data for determining whether the first data read from the cells IM[1,j] to IM[m,j] are appropriate values. can be done. Therefore, the data for comparison can be, for example, the first data transmitted from the control circuit CTR to the circuit XCSa when writing to the cells IM[1,j] to IM[m,j]. . Therefore, in this configuration example, the first data used when writing to the cells IM[1,j] to IM[m,j] is input to the second input terminal of the circuit SBT[j].
  • the said 1st data are described as a digital signal.
  • the circuit SBT[j] combines the value of the digital signal from the conversion circuit ITRZ[j] input to the first input terminal and the value of the first data from the control circuit CTR input to the second input terminal. It has a function of calculating the difference and outputting the calculation result (hereinafter referred to as a difference value) as a digital signal to the output terminal of the circuit SBT[j]. That is, the circuit SBT[j] can be a subtractor composed of a digital circuit.
  • the value of the first data to be written in the cell IM[i, j] is output as a digital signal from the terminal OT1 of the control circuit CTR, and the cell IM[ to which the first data is written is output from the wiring OL[j].
  • the circuit SBT[j] can take a difference value between the first data at the time of writing and the first data at the time of reading. .
  • the difference value is 0 in the circuit SBT[j]
  • the first data at the time of writing does not match the first data at the time of reading. It can be determined that the value of the first data stored is shifted from the value of the first data at the time of writing.
  • the circuit FB in FIG. 6A may be changed to the circuit configuration of the circuit FB shown in FIG. 6B.
  • the circuit SBT[j] shown in FIG. 6B has, as an example, a digital-analog conversion circuit DAC, loads LE1 to LE4, and an operational amplifier OP2.
  • a first terminal of load LE1 is electrically connected to a first input terminal of circuit SBT[j], and a second terminal of load LE1 is connected to a first terminal of load LE2 and an inverting input terminal of operational amplifier OP2. electrically connected.
  • a second terminal of the load LE2 is electrically connected to the output terminal of the operational amplifier OP2 and the output terminal of the circuit SBT[j].
  • the input terminal of the digital-to-analog conversion circuit DAC is electrically connected to the second input terminal of the circuit SBT[j], and the output terminal of the digital-to-analog conversion circuit DAC is electrically connected to the first terminal of the load LE3. It is A second input terminal of the load LE3 is electrically connected to a non-inverting input terminal of the operational amplifier OP2 and a first terminal of the load LE4.
  • a second terminal of the load LE4 is electrically connected to the wiring VGL.
  • the wiring VGL functions, for example, as a wiring that gives a constant voltage.
  • the constant voltage can be, for example, a ground potential (GND) or a low level potential.
  • the digital-analog conversion circuit DAC has a function of outputting an analog potential corresponding to the digital signal to an output terminal of the digital-analog conversion circuit DAC.
  • resistors for the loads LE1 to LE4, for example, resistors, diodes, or transistors can be used like the load LE.
  • the circuit SBT[j] shown in FIG. 6B can be an analog potential subtractor by equalizing the resistance values of the loads LE1 to LE4.
  • the circuit SBT[j] can take the difference between the analog potential corresponding to the first data during writing and the analog potential corresponding to the first data during reading.
  • the control circuit CTR acquires the difference value output from the output terminal of the circuit SBT[j] through the terminal IT, thereby determining whether the first data at the time of writing and the first data at the time of reading match or not. Discrepancies can be determined. For example, when the difference value is 0 in the circuit SBT[j], the control circuit CTR determines that the first data during writing matches the first data during reading. On the other hand, if the difference value is not 0 in the circuit SBT[j], the first data at the time of writing does not match the first data at the time of reading. ] is deviated from the value of the first data at the time of writing. Thereby, the control circuit CTR can determine whether or not the first data written in the cell IM[i, j] needs to be corrected.
  • the circuit FB when the difference value output from the circuit SBT[j] is 0, the circuit FB outputs the first data at the time of writing, the first data at the time of reading, are matched, but when the difference value output from the circuit SBT[j] is within a predetermined range, the first data at the time of writing and the first data at the time of reading.
  • the circuit configuration may be such that it determines that the data and .
  • FIG. 6C Such a circuit configuration is shown in FIG. 6C.
  • a circuit FB shown in FIG. 6C has a configuration in which a comparison circuit CMP[j] is added to the circuit FB shown in FIG. 6A or 6B.
  • each of the plurality of wirings illustrated in FIG. 6C is a wiring to which either an analog potential or a digital signal is supplied.
  • control circuit CTR has, as an example, a terminal IT, a terminal OT1, and a terminal OT2.
  • the comparison circuit CMP[j] has, for example, a first input terminal, a second input terminal, and an output terminal.
  • a first input terminal of the comparison circuit CMP[j] is electrically connected to an output terminal of the circuit SBT[j].
  • a second input terminal of the comparison circuit CMP[j] is electrically connected to the terminal OT2 of the control circuit CTR.
  • the output terminal of the comparison circuit CMP[j] is electrically connected to the terminal IT of the control circuit CTR.
  • the control circuit CTR here has a function of outputting reference data to the terminal OT2.
  • the reference data is, for example, whether the difference value between the first data at the time of writing and the first data at the time of reading, which are transmitted from the output terminal of the circuit SBT[j], is within an allowable range. Data for determination (hereinafter referred to as reference value) can be used.
  • the comparison circuit CMP[j] compares, for example, the value input to the first input terminal and the value input to the second input terminal, and outputs the result of the magnitude relationship to the output terminal. It has the function to Alternatively, the comparison circuit CMP[j] obtains the absolute value of the value input to the first input terminal, compares the absolute value with the value input to the second input terminal, and It may have a function of outputting the result of magnitude relation to an output terminal. Therefore, the comparison circuit CMP[j] can be rephrased as a comparator.
  • the comparison circuit CMP[j] receives the write value input to the first input terminal.
  • the difference value between the first data at the time and the first data at the time of reading and the reference value ⁇ are output from the output terminal of the comparison circuit CMP[j].
  • the control circuit CTR acquires the result output from the output terminal of the comparison circuit CMP[j] via the terminal IT, thereby matching the first data during writing and the first data during reading. , a discrepancy can be determined. For example, in the comparison circuit CMP[j], when the difference value between the first data during writing and the first data during reading is smaller than the reference value ⁇ , the control circuit CTR controls the first data during writing, It is determined that the first data at the time of reading substantially matches. On the other hand, when the difference value between the first data in writing and the first data in reading is larger than the reference value ⁇ , the control circuit CTR controls the first data in writing and the first data in reading. , are not matched. Thereby, the control circuit CTR can determine whether or not the first data written in the cell IM[i, j] needs to be corrected.
  • difference value described above may be an absolute value.
  • the above-described reference value ⁇ can be determined, for example, according to the distribution width (sometimes referred to as bit precision) of each binary or multi-valued potential written to the cell IM[i,j]. .
  • Control circuit CTR has, for example, a function of controlling the circuit WCS, the circuit SWS1, the circuit SWS2, the circuit WSD, the circuit XCS, and the circuit ITS, which correspond to the peripheral circuits of the cell array CA.
  • the control circuit CTR has, for example, a function of transmitting to the circuit WCSa[j] a signal according to the first data for writing to the cells IM[1,j] to IM[m,j].
  • the signal can be a digital signal transmitted to the wirings DW[1] to DW[K] in the circuit WCSa[j].
  • control circuit CTR has a function of transmitting a signal corresponding to the second data to the circuits XCSa[1] to XCSa[m], for example.
  • the signal can be a digital signal transmitted to the wirings DX[1] to DX[L] in the circuit XCSa[j].
  • the control circuit CTR also has a function of switching the switch S3[j] included in the circuit SWS1 between an ON state and an OFF state, for example. Therefore, the control circuit CTR is electrically connected to the wiring SWL1.
  • the control circuit CTR has a function of switching the switch S4[j] included in the circuit SWS2 between an ON state and an OFF state, for example. Therefore, the control circuit CTR is electrically connected to the wiring SWL2.
  • control circuit CTR has a function of transmitting a control signal to the circuit WSD, for example. Further, the control circuit CTR has a function of transmitting, for example, to the circuit WSD a signal including the address of any one of the first to m rows of the cell array CA for writing the first data.
  • the control circuit CTR has, for example, a terminal IT and a terminal OT.
  • the terminal IT corresponds to the terminal IT in FIGS. 6A to 6C described above.
  • the terminal OT and the terminal IT correspond to the terminals OT1 and OT2 in FIGS. 6A to 6C described above.
  • a terminal IT and a terminal OT of the control circuit CTR are electrically connected to the circuit FB.
  • the control circuit CTR for example, has a function of transmitting to the circuit FB, via a terminal OT, an analog potential or a digital signal corresponding to a value required for calculations performed in the circuit FB. Also, the control circuit CTR has a function of acquiring, for example, the result of the computation by the circuit FB via the terminal IT.
  • the transistor F1 included in the cell IM[i, j] when writing the first data to the cell IM[i, j] (not shown), the transistor F1 included in the cell IM[i, j] is turned on and the wiring WCL[ The transistors F1 included in the cells IM[1,j] to IM[m,j] other than the cell IM[i,j], which are electrically connected to the cell IM[i,j], are turned off.
  • the switch S3[j] and turning off the switch S4[j] the first data is transferred from the circuit WCSa[j] to the cell IM[i,j] through the switch S3[j]. , to set the potential of the node N[i,j].
  • the amount of current corresponding to the first data flows between the source and drain of the transistor F2, so the potential of the gate (node N[i,j]) of the transistor F2 is naturally determined. After that, by turning off the transistor F1 of the cell IM[i,j], the potential of the node N[i,j] can be held by the capacitor C5.
  • the value of the first data written to the cell IM[i, j] is determined by the amount of current flowing through the cell IM[i, j].
  • the node N[i,j] of the cell IM[i,j] is assigned an analog potential or a multilevel potential according to the value of the first data.
  • the first data written to the cell IM[i,j] 1 data may deviate from the desired value.
  • the amount of current flowing through the cell IM[i,j] during writing of the first data is caused by variations in the manufacturing of the transistor F1, the transistor F2, the transistor F5, and the capacitor C5 included in the cell IM[i,j]. and the amount of current output from the cell IM[i,j] at the time of calculation may differ.
  • the amount of current flowing through the cell IM[i, j] during the writing of the first data is different from the amount of current output from the cell IM[i, j] during the calculation, write to the cell IM[i, j].
  • the first data that is stored may be read as an erroneous value. Therefore, it is preferable that the amount of current output from the cell IM[i,j] during calculation is equal to the amount of current when the first data is written to the cell IM[i,j].
  • FIG. 7 is a flowchart showing an example of the first data write operation including correction processing.
  • the write operation includes steps S101 to S106.
  • the start of the write operation is described as "START”
  • the end of the write operation is described as "END”.
  • step S101 has an operation of inputting a signal corresponding to WTRG as the first data value from the control circuit CTR to the circuit WCSa[j] included in the circuit WCS in the control circuit CTR.
  • a signal corresponding to WTRG can be a digital signal input to each of the wirings DW[1] to DW[K], for example.
  • WWR The value of the digital signal input to each of the wirings DW[1] to DW[K] is hereinafter referred to as WWR .
  • W WR W TRG .
  • step S102 the circuit WCSa[j] receives a current (referred to as a write current) of an amount I WR corresponding to the value W WR of the digital signal input to each of the wirings DW[1] to DW[K]. ) to transmit the current of I_WR to the wiring WCL[j], and the write current of I_WR flows to the cell IM[i, j] to reduce the capacitance C5 of the cell IM[i, j]. and an operation in which a potential corresponding to the write current of IWR is written to the first terminal (node N[i,j]).
  • a write current referred to as a write current of an amount I WR corresponding to the value W WR of the digital signal input to each of the wirings DW[1] to DW[K].
  • the quantity IWR according to the first data can be generated by one or more current sources CS included in the circuit WCSa[j].
  • the switch S3[j] can be turned on. Thereby, the current of IWR generated in the circuit WCSa[j] can flow to the wiring WCL[j].
  • a high-level potential is input to the wiring WSL[i]
  • a low-level potential is applied to the wirings WSL[1] to WSL[m] other than the i-th row. input.
  • the transistor F1 of the cell IM[i, j] is turned on, and the cells IM[ 1,j] through IM[m,j] can be turned off.
  • the cells IMd[1] to IMd[m] other than the i-th row are supplied with the ground potential (GND) from the circuits XCSa[1] to XCSa[m], respectively. That is, the potential of each of the wirings XCL[1] to XCL[m] in rows other than the i-th row is GND.
  • the transistors F1 included in the cells IM[1, j] to IM[m, j] located in the j-th column other than the i-th row are in the OFF state, the i-th row Nodes N[1,j] to N[m,j] other than the above are in a floating state.
  • the potentials of the wirings XCL[1] to XCL[m] in rows other than the i-th row become GND, so that the potentials of the nodes N[1, j] to N[m, j in the rows other than the i-th row become GND.
  • the transistors F2 included in the cells IM[1,j] to IM[m,j] located in the j-th column other than the i-th row are turned off.
  • the switch S4[j] can be turned off.
  • the switch S3[j] is on, the switch S4[j] is off, and the cells IM[1,j] to IM[m, j], the current in IWR generated in circuit WCSa[j] flows only to cell IM[i,j], because transistor F1 and transistor F2 of cell IM[i,j] are off. Further, at this time, in the cell IM[i, j], the write current IWR flows between the source and the drain of the transistor F2, so the potential of the gate (node N[i, j]) of the transistor F2 naturally Determined.
  • a low-level potential is input to the wiring WSL[i] to turn off the transistor F1 of the cell IM[i,j], so that the potential of the node N[i,j] is held by the capacitor C5. can be done. That is, the first data can be written to the cell IM[i,j].
  • Step S103 has, as an example, an operation of reading the first data written in the cell IM[i,j].
  • the cell IM[i, j] outputs a read current corresponding to the potential of the capacitor C5 (node N[i, j]), and the read current is output from the conversion circuit ITRZ[j]. and the conversion circuit ITRZ[j] outputs a value corresponding to the readout current to the wiring OL[j].
  • the switch S3[j] is turned off. Further, a high-level potential is input to the wiring SWL2 and the high-level potential is applied to the control terminal of the switch S4[j], thereby turning on the switch S4[j].
  • the low-level potential is continuously input to each of the wirings WSL[1] to WSL[m], and the cells IM[1,j] to IM[m,j] located in the j-th column are turned on. The off state of transistor F1 is maintained.
  • step S102 the potential of the wiring XCL[i] is maintained at Vgm , and the potential of each of the wirings XCL[1] to XCL[m] other than the i-th row is maintained at GND.
  • the transistors F2 included in each of the cells IM[1,j] to IM[m,j] located in the j-th column other than the i-th row are kept off.
  • node N[i,j] holds the potential written in step S102.
  • the source-drain current of the transistor F2 of the cell IM[i,j] is determined according to the potential of the gate of the transistor F2. It is also assumed that the source-drain current of the transistor F2 flows from the wiring WCL[j] to the cell IM[i, j] as the read current in step S103.
  • the amount of the source-drain current (read current) of the transistor F2 of the cell IM[i, j] is assumed to be IRD . Note that if the potential of the node N[i,j] in the cell IM[i,j] is appropriate, the amount I_WR of the write current and the amount I_RD of the read current are equal to each other.
  • the switch S3[j] is off, the switch S4[j] is on, and the cells IM[1,j] to IM[m, j], the transistor F1 and the transistor F2 of the circuit ITS are in the off state, the current of the IRD set in the cell IM[i,j] flows through the switch S4[j] to the conversion circuit ITRZ[j] of the circuit ITS. output from
  • a current of the current amount IRD flows from the conversion circuit ITRZ[j] to the wiring WCL[j] through the switch S4[j], and the conversion circuit ITRZ[j] changes the potential corresponding to the current amount IRD . Output.
  • the potential is also sent to the circuit FB as the value WRD read from the cell IM[i,j].
  • the conversion circuit ITRZ[j] converts the current amount IRD into an analog potential by means of a current-voltage conversion circuit (operational amplifier OP1 and load LE).
  • the conversion circuit ITRZ[j] then transmits the analog potential to the circuit FB as a signal containing the value WRD read from the cell IM[i,j]. For example, if the conversion circuit ITRZ[j] in FIG. 5B is applied as the conversion circuit ITRZ[j], a signal including the value WRD can be output as an analog potential.
  • the conversion circuit ITRZ[j] converts the analog potential into a digital signal by the analog-to-digital conversion circuit, and converts the digital signal into a signal containing the value WRD read from the cell IM[i,j] to the circuit FB. may be sent to In this case, for example, if the conversion circuit ITRZ[j] in FIG. 5A is applied as the conversion circuit ITRZ[j], a signal including the value WRD can be output as a digital signal.
  • Step S104 has, for example, an operation in which the circuit FB compares the value W TRG as the first data with the value W RD read from the cell IM[i,j].
  • step S104 when W TRG and W RD are equal, the write operation including the correction process is terminated, and when W TRG and W RD are not equal, the process proceeds to step S105. has an action to
  • step S104 the signal including the value WRD from the wiring OL[j] is input to the first input terminal of the circuit SBT[j] included in the circuit FB.
  • a signal containing the value WTRG from the control circuit CTR is input to the second input terminal of the circuit SBT[j].
  • Step S105 has, as an example, an operation in which the control circuit CTR generates corrected first data for rewriting to the cell IM[i,j].
  • step S105 the control circuit CTR acquires ⁇ W 1 from the circuit SBT[j] included in the circuit FB, and converts it to W WR + ⁇ W 1 (hereinafter referred to as an update value) as corrected first data. has an operation that generates a
  • the update value may be W WR +s ⁇ W 1 using a desired coefficient s.
  • the updated value may be W WR +s ⁇ W 1 , it may be possible to reduce the number of loops of steps S102 to S106.
  • Step S106 includes, for example, an operation of inputting a signal corresponding to W WR + ⁇ W as an update value from the control circuit CTR to the circuit WCSa[j] included in the circuit WCS, and an operation of proceeding to step S102. .
  • the value of the digital signal input to each of the wirings DW[1] to DW[K] is the value of WWR input to the circuit WCSa[j] last time. to which ⁇ W is added.
  • step S106 After the transition from step S106 to step S102, W WR described in steps S102 to S106 can be replaced with the update value W WR + ⁇ W.
  • step S104 by repeating steps S102 to S106 until W TRG and W RD become equal (the difference between the write current and the read current becomes 0) in step S104, the cell IM[i, j] is: A potential corresponding to the first data can be appropriately written to the cell IM[i,j].
  • the write operation of the first data including the correction process ends.
  • the flowchart may be such that the write operation of the first data including the correction process is terminated when the difference between W TRG and W RD is within a predetermined range.
  • the flowchart of FIG. 8 is a modification of the flowchart of FIG. 7, and differs from the flowchart of FIG. 7 in that it has steps S107 and S108 instead of step S104. Also, in FIG. 8, the start of the write operation is described as "START”, and the end of the write operation is described as "END”.
  • Step S107 includes, for example, an operation in which the circuit FB acquires a difference value between the value W TRG as the first data and the value W RD read from the cell IM[i,j].
  • step S107 a signal corresponding to the value WRD from the wiring OL[j] is input to the first input terminal of the circuit SBT[j] included in the circuit FB.
  • a signal corresponding to the value WTRG from the control circuit CTR is input to the second input terminal of the circuit SBT[j].
  • step S108 has an operation in which the control circuit CTR determines whether or not the absolute value of ⁇ W 1 (hereinafter referred to as
  • step S108 if
  • the control circuit CTR obtains ⁇ W 1 from the output terminal of the circuit SBT[j] included in the circuit FB, and compares
  • control circuit CTR is preferably provided with a comparator for comparing
  • the circuit SBT[j] included in the circuit FB may be provided with a comparison circuit CMP[j] functioning as a comparator.
  • the value of the reference value ⁇ can be determined according to the distribution width (sometimes referred to as bit precision) of each binary or multilevel potential written to the cell IM[i, j]. Specifically, for example, if the bit precision is low such as binary, the reference value ⁇ may be increased, and if the bit precision is high such as ternary or higher, the reference value ⁇ may be decreased.
  • step S105 As in the flowchart of FIG. 7, the control circuit CTR generates W WR + ⁇ W 1 as the corrected first data (updated value) and writes it to the cell IM[i, j] again. Action should be taken.
  • step S108 has an operation of determining whether or not
  • W RD (1+ ⁇ )W WR .
  • step S108 has an operation of terminating the operation when the processing from step S105 to step S106 is performed N times (N is an integer equal to or greater than 1).
  • step S108 having an operation of determining whether
  • the speed of the write operation of the first data including the correction processing can be increased.
  • the semiconductor device of one embodiment of the present invention is not limited to the arithmetic circuit MACA1 illustrated in FIG.
  • the arithmetic circuit MACA1 shown in FIG. 2 may be modified according to the situation.
  • the arithmetic circuit MACA2 shown in FIG. 10 is a modified example of the arithmetic circuit MACA1 shown in FIG. 2, and differs from the arithmetic circuit MACA1 in that the circuit FB is not provided.
  • the conversion circuit ITRZ[j] shown in FIG. 5A or 5B is applied to the conversion circuit ITRZ[j] included in the circuit ITS.
  • the arithmetic circuit MACA2 shown in FIG. 10 is configured such that the signal output from the conversion circuit ITRZ[j] is input to the control circuit CTR.
  • FIG. 11 is a flowchart showing an example of the first data write operation including correction processing.
  • the write operation includes steps S101, S102, S103A, S104A, and S106.
  • the flowchart of FIG. 11 is a modification of the flowchart of FIG. 7, in which step S103A is performed instead of step S103, step S104A is performed instead of step S104, and step S105A is performed instead of step S105. , and is different from the flow chart of FIG. Further, in the operation method of the flowchart of FIG. 11, the description of the same parts as the operation method of the flowchart of FIG. 7 may be omitted.
  • step S101 of the flowchart of FIG. 11 the same operation as step S101 of the flowchart of FIG. 7 is performed.
  • step S102 of the flowchart of FIG. 11 the same operation as step S102 of the flowchart of FIG. 7 is performed.
  • Step S103A includes, for example, an operation of continuing to transmit the write current of IWR generated in step S102 to the wiring WCL[j], and a read current corresponding to the first data written to the cell IM[i, j]. and the differential current between the write current and the read current is input to the conversion circuit ITRZ[j], so that the conversion circuit ITRZ[j] outputs a value corresponding to the differential current to the wiring OL[j]. and
  • the switch S3[j] is turned on. Further, a high-level potential is input to the wiring SWL2 and the high-level potential is applied to the control terminal of the switch S4[j], thereby turning on the switch S4[j].
  • the low-level potential is continuously input to each of the wirings WSL[1] to WSL[m], and the cells IM[1,j] to IM[m,j] located in the j-th column are turned on. The off state of transistor F1 is maintained.
  • step S102 the potential of the wiring XCL[i] is maintained at Vgm , and the potential of each of the wirings XCL[1] to XCL[m] other than the i-th row is maintained at GND.
  • the transistors F2 included in each of the cells IM[1,j] to IM[m,j] located in the j-th column other than the i-th row are kept off.
  • node N[i,j] holds the potential written in step S102.
  • the source-drain current of the transistor F2 of the cell IM[i,j] is determined according to the potential of the gate of the transistor F2. It is also assumed that the source-drain current of the transistor F2 flows from the wiring WCL[j] to the cell IM[i, j] as the read current in step S103A.
  • the amount of the source-drain current (read current) of the transistor F2 of the cell IM[i, j] is assumed to be IRD . Note that if the potential of the node N[i,j] in the cell IM[i,j] is appropriate, the amount I_WR of the write current and the amount I_RD of the read current are equal to each other.
  • the switch S3[j] is on, the switch S4[j] is on, and the cells IM[1,j] to IM[m, j] are in the off state, the wiring WCL[j] receives the current IWR flowing from the circuit WCSa[j] and the current IRD set in the cell IM[i,j].
  • the differential current ( IWR - IRD ) between IWR and IRD is input to the conversion circuit ITRZ[j] of the circuit ITS via the switch S4[j]. .
  • the conversion circuit ITRZ[j] By inputting the difference current of I WR ⁇ I RD from the wiring WCL[j] to the conversion circuit ITRZ[j] through the switch S4[j], the conversion circuit ITRZ[j] changes the current amount I WR ⁇ I It outputs a potential corresponding to RD .
  • the conversion circuit ITRZ[j] converts the current amount IWR - IRD into an analog potential by means of a current-voltage conversion circuit (op-amp OP1 and load LE). Then, the conversion circuit ITRZ[j] transmits the analog potential as a signal including the difference value ⁇ W2 to the control circuit CTR via the wiring OL[j].
  • the conversion circuit ITRZ[j] converts the analog potential into a digital signal by the analog-to-digital conversion circuit, converts the digital signal into a signal including the difference value ⁇ W2 , and converts the digital signal to It may be sent to the control circuit CTR.
  • Step S104A the control circuit CTR obtains the difference value ⁇ W2 and determines whether or not the potential corresponding to the first data written in the cell IM[i,j] needs to be corrected. It has the action of judging.
  • step S104A when the control circuit CTR determines that the difference value ⁇ W2 is 0 (when W WR and W RD are equal), an operation of terminating the write operation including the correction process and a control operation are performed. If the circuit CTR determines that the difference value ⁇ W2 is not 0 ( W_WR and W_RD are not equal), it has an operation to proceed to step S106.
  • WWR and WRD are equal corresponds to the case where the amount of write current IWR and the amount of read current IRD are equal.
  • W TRG is equal to W RD , it can be determined that the first data has been properly written to the cell IM[i,j].
  • Step S105A has, as an example, an operation in which the control circuit CTR generates corrected first data for rewriting to the cell IM[i,j].
  • step S105 ⁇ W 2 is obtained from the circuit ITRZ[j] whose control circuit CTR is included in the circuit ITS, and W WR + ⁇ W 2 (hereinafter, updated value ).
  • step S106 for example, similarly to step S106 in the flowchart of FIG. 7, a signal corresponding to W WR + ⁇ W 2 is input as an update value from the control circuit CTR to the circuit WCSa[j] included in the circuit WCS. and an operation of moving to step S102.
  • the value of the digital signal input to each of the wirings DW[1] to DW[K] is the value of WWR input to the circuit WCSa[j] last time. to which ⁇ W2 is added.
  • step S106 After the transition from step S106 to step S102, W WR described in steps S102 to S106 can be replaced with W WR + ⁇ W 2 for explanation.
  • step S104A After that, by repeating steps S102, S103A, S104A, and S106 until W TRG and W RD become equal (the difference between the write current and the read current becomes 0) in step S104A, the cell IM At [i, j], a potential corresponding to the first data can be appropriately written to the cell IM[i, j].
  • the first data write operations 1 to 3 including the correction process described above all show an example in which the first data is written to the cell IM[i, j], but these write operations are performed one cell IM at a time. Instead, it may be performed row by row in the cell array CA. That is, the first data write operation including the correction process is collectively performed on each of the cells IM[1,1] to IM[1,n] arranged in the first row of the cell array CA. , 1] to IM[1,n], all of the cells IM[2,1] to IM[2,n] arranged in the second row are collectively written.
  • the write operation of the first data including the correction process may be sequentially performed on the cells IM in each row of the cell array CA, such as performing the write operation of the first data including the correction process.
  • FIG. 9 shows a timing chart of an operation example of the arithmetic circuit MACA0 of FIG.
  • the timing chart in FIG. 9 shows the wiring SWL1, the wiring SWL2, the wiring WSL[i] (i is an integer greater than or equal to 1 and less than or equal to m ⁇ 1), and the wiring SWL1, the wiring SWL2, the wiring WSL[i], and the wiring from time T11 to time T23 and in the vicinity thereof.
  • the amount of current IF2[i,j] flowing between the first terminal and the second terminal of the transistor F2 included in the cell IM[i,j] and the amount of current IF2 [i,j] flowing through the cell IMd[i ] are also shown .
  • the circuit WCS[j] in FIG. 3A is applied as the circuit WCS of the arithmetic circuit MACA0
  • the circuit XCS[i] in FIG. 3C is applied as the circuit XCS of the arithmetic circuit MACA0.
  • the potential of the wiring VE1 is the ground potential GND.
  • the potentials of the nodes N[i, j], N[i+1, j], Nd[i], and Nd[i+1] are set to the ground potential GND as an initial setting.
  • the potential for initialization of the wiring VINIL1 in FIG. By turning on each transistor F1 included, the potentials of the nodes N[i,j] and N[i+1,j] can be set to the ground potential GND. Further, for example, the potential for initialization of the wiring VINIL2 in FIG.
  • 3C is set to the ground potential GND, and the switch SWX and the transistors F1d included in the cells IMd[i] and IMd[i+1] are turned on.
  • the potentials of the nodes Nd[i] and Nd[i+1] can be set to the ground potential GND.
  • a low-level potential is applied to the wiring WSL[i] and the wiring WSL[i+1] from time T11 to time T12.
  • the gates of the transistors F1 included in the cells IM[i,1] to IM[i,n] of the i-th row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i] a low-level potential is applied to and the transistors F1 and F1d are turned off.
  • the gates of the transistors F1 included in the cells IM[i+1,1] to IM[i+1,n] in the i+1 row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i+1] , and the transistors F1 and F1d are turned off.
  • the ground potential GND is applied to the wiring XCL[i] and the wiring XCL[i+1].
  • the potentials of the wiring XCL[i] and the wiring XCL[i+1] can be set to the ground potential GND.
  • each circuit WCSa[j] in FIG. the first data is not input to the wirings DW[1] to DW[K]. In this case, a low-level potential is input to each of the wirings DW[1] to DW[K] in the circuit WCSa[j] in FIG. 3A. Further, from time T11 to time T12, the wirings DX[1] to DX[m] in the circuits XCSa in FIG. 4C, which are electrically connected to the wirings XCL[1] to XCL[m]. L] is not input with the second data. In this case, a low-level potential is input to each of the wirings DX[1] to DX[L] in the circuit XCSa[i] in FIG. 4C.
  • a high-level potential is applied to the wiring WSL[i] from time T12 to time T13.
  • the gates of the transistors F1 included in the cells IM[i,1] to IM[i,n] of the i-th row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i] a high-level potential is applied to the transistors F1 and F1d to turn on the transistors F1 and F1d.
  • a low-level potential is applied to the wirings WSL[1] to WSL[m] other than the wiring WSL[i], and the cells in the row other than the i-th row of the cell array CA are applied.
  • the transistor F1 included in the cells IM[1,1] to IM[m,n] and the transistor F1d included in the cells IMd[1] to IMd[m] other than the i-th row are off. It is assumed that
  • ground potential GND continues to be applied to the wirings XCL[1] to XCL[m] from before time T12.
  • a current of current amount I 0 [i, j] flows as first data from the circuit WCSa[j] to the wiring WCL[j] via the switch S3[j].
  • the wiring WCL illustrated in FIG. 3A is the wiring WCL[j]
  • a signal corresponding to the first data is input to each of the wirings DW[1] to DW[K].
  • the current I 0 [i,j] flows from the circuit WCSa[j] to the second terminal of the switch S3[j].
  • the first terminal of the transistor F1 included in the cell IM[i, j] of the i-th row of the cell array CA and the wiring WCL[j] are brought into conduction. and the wiring WCL[j] and the first terminals of the transistors F1 included in the cells IM[1,j] to IM[m,j] other than the i-th row of the cell array CA are in a non-conducting state. Therefore, a current having an amount of I 0 [i, j] flows from the wiring WCL[j] to the cell IM[i, j].
  • the transistor F1 included in the cell IM[i, j] when the transistor F1 included in the cell IM[i, j] is turned on, the transistor F2 included in the cell IM[i, j] becomes a diode-connected configuration. Therefore, when a current flows from the wiring WCL[j] to the cell IM[i, j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 are substantially equal. The potential is determined by the amount of current flowing from the wiring WCL[j] to the cell IM[i,j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • a current having a current amount I 0 [i, j] flows from the wiring WCL[j] to the cell IM[i, j], thereby increasing the potential of the gate (node N[i, j]) of the transistor F2.
  • V g [i,j] the gate-source voltage
  • the current amount I0 [i,j] is set as the current flowing between the first terminal and the second terminal of the transistor F2.
  • the threshold voltage of the transistor F2 is V th [i, j]
  • the amount of current I 0 [i, j] when the transistor F2 operates in the subthreshold region is expressed as follows. can.
  • Ia is the drain current when Vg [i,j] is Vth [i,j], and J is a correction coefficient determined by temperature, device structure, and the like.
  • the transistor F2d included in the cell IMd[i] is diode-connected by turning on the transistor F1d included in the cell IMd[i]. . Therefore, when current flows from the wiring XCL[i] to the cell IMd[i], the potentials of the gate of the transistor F2d and the second terminal of the transistor F2d are substantially equal. The potential is determined by the amount of current flowing from the wiring XCL[i] to the cell IMd[i], the potential of the first terminal of the transistor F2d (here, GND), and the like.
  • the potential of the gate (node Nd[i]) of the transistor F2 becomes V gm [i] as a result of the current having the current amount Iref0 flowing from the wiring XCL[i] to the cell IMd[i]. and the potential of the wiring XCL[i] at this time is also set to V gm [i]. That is, in the transistor F2d, the gate-source voltage becomes Vgm [i]-GND, and the current amount Iref0 is set as the current flowing between the first terminal and the second terminal of the transistor F2d.
  • the current amount I ref0 when the transistor F2d operates in the subthreshold region can be described as follows.
  • correction coefficient J is the same as that of the transistor F2 included in the cell IM[i, j].
  • the device structure and size (channel length, channel width) of the transistors are the same.
  • the correction coefficient J of each transistor varies due to manufacturing variations, it is assumed that the variations are suppressed to the extent that the discussion to be described later holds with practically sufficient accuracy.
  • the weighting factor w[i, j], which is the first data is defined as follows.
  • equation (1.1) can be rewritten as the following formula:
  • a low-level potential is applied to the wiring WSL[i] from time T14 to time T15.
  • the gates of the transistors F1 included in the cells IM[i,1] to IM[i,n] of the i-th row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i] a low-level potential is applied to and the transistors F1 and F1d are turned off.
  • the capacitor C5 When the transistor F1 included in the cell IM[i,j] is turned off, the capacitor C5 has the potential of the gate (node N[i,j]) of the transistor F2 and the potential of the wiring XCL[i]. Vg [i,j] -Vgm [i], which is the difference between the potential and the potential, is held. Further, when the transistor F1 included in the cell IMd[i] is turned off, the potential of the gate of the transistor F2d (node Nd[i]) and the potential of the wiring XCL[i] are applied to the capacitor C5d. , is retained.
  • the voltage held by the capacitor C5d is a voltage that is not 0 (eg, V ds here) depending on the transistor characteristics of one or both of the transistor F1d and the transistor F2d during the operation from time T13 to time T14. It may be.
  • the potential of the node Nd[i] can be considered as the sum of the potential of the wiring XCL[i] and Vds .
  • a potential corresponding to the first data can be written to the cell IM[i,j].
  • the write operation of the first data including the correction process described above may be performed to correct the potential according to the first data held in the cell IM[i, j].
  • GND is applied to the wiring XCL[i] from time T15 to time T16. Specifically, by setting the potential for initialization of the wiring VINIL2 to the ground potential GND and turning on the switch SWX, the potential of the wiring XCL[i] can be set to the ground potential GND.
  • nodes N[i,1] to node N[i,n] are capacitively coupled by capacitances C5 included in the i-th row cells IM[i,1] to IM[i,n], respectively. changes, and the potential of the node Nd[i] changes due to capacitive coupling by the capacitor C5d included in the cell IMd[i].
  • the amount of change in the potential of the nodes N[i,1] to N[i,n] is the amount of change in the potential of the line XCL[i], and the amount of change in the potential of each cell IM[i,1] included in the cell array CA. to a potential multiplied by a capacitive coupling coefficient determined by the configuration of the cells IM[i,n].
  • the capacitive coupling coefficient is calculated from, for example, the capacitance of the capacitor C5, the gate capacitance of the transistor F2, and the parasitic capacitance.
  • the potential of the node Nd[i] also changes due to capacitive coupling by the capacitance C5d included in the cell IMd[i].
  • the capacitive coupling coefficient of the capacitor C5d is P similarly to the capacitor C5
  • the potential of the node Nd[i] of the cell IMd[i] is changed from the potential from the time T14 to the time T15 to P(V gm [ i]-GND) decreases.
  • the potential of the node Nd[i] is GND from time T15 to time T16.
  • a high-level potential is applied to the wiring WSL[i+1] from time T16 to time T17.
  • the gates of the transistors F1 included in the cells IM[i+1,1] to IM[i+1,n] in the i+1 row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i+1] a high-level potential is applied to and the transistors F1 and F1d are turned on.
  • a low-level potential is applied to the wirings WSL[1] to WSL[m] other than the wiring WSL[i+1], and the cells in the cell array CA other than the i+1-th row are applied.
  • the transistor F1 included in the cells IM[1,1] to IM[m,n] and the transistor F1d included in the cells IMd[1] to IMd[m] other than the i+1-th row are off. It is assumed that
  • ground potential GND continues to be applied to the wirings XCL[1] to XCL[m] from before time T16.
  • a current of current amount I 0 [i+1, j] flows as first data from circuit WCS to cell array CA via switch S3[j].
  • a signal corresponding to the first data is input to each of the wirings DW[1] to DW[K], whereby the circuit WCSa[j] , a current having a current amount I 0 [i+1,j] flows to the second terminal of the switch S3[j].
  • the first terminal of the transistor F1 included in the i+1-th row cell IM[i+1,j] of the cell array CA and the wiring WCL[j] are in a conductive state, and the i+1 line of the cell array CA is in a conductive state. Since the first terminals of the transistors F1 included in the cells IM[1, j] to IM[m, j] other than the row are in a non-conduction state and the wiring WCL[j], the wiring A current of current amount I 0 [i+1, j] flows from WCL[j] to cell IM[i+1, j].
  • the transistor F1 included in the cell IM[i+1,j] when the transistor F1 included in the cell IM[i+1,j] is turned on, the transistor F2 included in the cell IM[i+1,j] becomes a diode-connected configuration. Therefore, when current flows from the wiring WCL[j] to the cell IM[i+1, j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 are substantially equal. The potential is determined by the amount of current flowing from the wiring WCL[j] to the cell IM[i+1,j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • a current having a current amount I 0 [i+1, j] flows from the wiring WCL[j] to the cell IM[i+1, j], thereby increasing the potential of the gate (node N[i+1, j]) of the transistor F2.
  • V g [i+1,j] the gate-source voltage
  • the current amount I 0 [i+1, j] is set as the current flowing between the first terminal and the second terminal of the transistor F2.
  • the threshold voltage of the transistor F2 is V th [i+1, j]
  • the amount of current I 0 [i+1, j] when the transistor F2 operates in the subthreshold region is expressed as follows. can.
  • the correction coefficient is J, which is the same as the transistor F2 included in the cell IM[i,j] and the transistor F2d included in the cell IMd[i].
  • a current having a current amount Iref0 flows from the circuit XCS[i+1] to the wiring XCL[i+1] as reference data.
  • a current I ref0 I Xut flows from the circuit XCSa[i+1] to the wiring XCL[i+1].
  • the transistor F2d included in the cell IMd[i+1,j] is diode-connected by turning on the transistor F1d included in the cell IMd[i+1]. becomes. Therefore, when current flows from the wiring XCL[i+1] to the cell IMd[i+1], the potentials of the gate of the transistor F2d and the second terminal of the transistor F2d are substantially equal. The potential is determined by the amount of current flowing from the wiring XCL[i+1] to the cell IMd[i+1], the potential of the first terminal of the transistor F2d (here, GND), and the like.
  • the gate of the transistor F2d (node Nd[i+1]) becomes V gm [i+1] as a result of the current having the current amount Iref0 flowing from the wiring XCL[i+1] to the cell IMd[i+1]. Further, the potential of the wiring XCL[i+1] at this time is also set to V gm [i+1]. That is, in the transistor F2d, the gate-source voltage is Vgm [i+1]-GND, and the current amount Iref0 is set as the current flowing between the first terminal and the second terminal of the transistor F2d.
  • the current amount I ref0 when the transistor F2d operates in the subthreshold region can be described as follows.
  • correction coefficient J is the same as that of the transistor F2 included in the cell IM[i+1,j].
  • the weighting factor w[i+1, j], which is the first data is defined as follows.
  • a low-level potential is applied to the wiring WSL[i+1] from time T18 to time T19.
  • the gates of the transistors F1 included in the cells IM[i+1,1] to IM[i+1,n] in the i+1 row of the cell array CA and the gates of the transistors F1d included in the cell IMd[i+1] a low-level potential is applied to and the transistors F1 and F1d are turned off.
  • the voltage held by the capacitor C5d is a non-zero voltage (here, for example, V ds ).
  • the potential of the node Nd[i+1] can be considered as the sum of the potential of the wiring XCL[i+1] and Vds .
  • Ground potential GND is applied to line XCL[i+1] from time T19 to time T20.
  • the circuit XCSs[i] illustrated in FIG. 3A is the circuit XCSs[i+1]
  • the potential for initialization of the wiring VINIL2 is set to the ground potential GND, and the switch SWX is turned on.
  • the potential of the wiring XCL[i+1] can be set to the ground potential GND.
  • the nodes N[i,1] to N[i+1,n] are capacitively coupled by the capacitors C5 included in the cells IM[i+1,1] to IM[i+1,n] on the i+1 row, respectively. changes, and the potential of the node Nd[i+1] changes due to capacitive coupling by the capacitor C5d included in the cell IMd[i+1].
  • the amount of change in the potentials of the nodes N[i+1,1] to N[i+1,n] is equal to the amount of change in the potential of the wiring XCL[i+1] for each cell IM[i+1,1] included in the cell array CA. to the potential multiplied by a capacitive coupling coefficient determined by the configuration of the cell IM[i+1,n].
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitor C5, the gate capacitance of the transistor F2, the parasitic capacitance, and the like.
  • the capacitive coupling coefficient by the capacitance C5 in each of the cells IM[i+1,1] to IM[i+1,n] is defined as the capacitive coupling by the capacitance C5 in each of the cells IM[i,1] to IM[i,n]. Similar to the coefficient, the potential of the node N[i+1,j] of the cell IM[i+1,j] is P(V gm [i+1] -GND) decreases.
  • the potential of the node Nd[i+1] is GND from time T20 to time T21.
  • a potential corresponding to the first data can be written to the cell IM[i+1, j].
  • the write operation of the first data including the correction process described above may be performed to correct the potential according to the first data held in the cell IM[i+1,j].
  • a low-level potential is applied to the wiring SWL1 from time T20 to time T21. Accordingly, a low-level potential is applied to the control terminals of the switches S3[1] to S3[n], and the switches S3[1] to S3[n] are turned off.
  • a high-level potential is applied to the wiring SWL2 from time T21 to time T22. Accordingly, a high-level potential is applied to the control terminals of the switches S4[1] to S4[n], and the switches S4[1] to S4[n] are turned on.
  • a current of x[i]Iref0 which is x[i] times the current amount Iref0 , flows from the circuit XCS to the wiring XCL[i] as the second data.
  • a high-level potential or a low-level potential is applied to each of the wirings DX[1] to DX[K] depending on the value of x[i].
  • x[i] corresponds to the value of the second data.
  • the potential of the wiring XCL[i] changes from 0 to V gm [i]+ ⁇ V[i].
  • the capacitive coupling by the capacitance C5 included in each of the cells IM[i,1] to IM[i,n] of the i-th row of the cell array CA causes the node
  • the potentials of N[i,1] to node N[i,n] also change. Therefore, the potential of the node N[i,j] of the cell IM[i,j] is V g [i,j]+P ⁇ V[i].
  • the potential of the node Nd[i] of cell IMd[i] is V gm [i]+P ⁇ V[i].
  • the amount of current flowing between the first terminal and the second terminal of the transistor F2 included in the cell IM[i,j] is the first data w[i,j] and the second data x[i]. , is proportional to the product of
  • a current of x[i+1]Iref0 which is x[i+1] times the current amount Iref0 , flows from the circuit XCS to the wiring XCL[i+1] as the second data.
  • the circuit XCSa[i] illustrated in FIG. 3C is the circuit XCSa[i+1]
  • x[i+1] corresponds to the value of the second data.
  • the potential of the wiring XCL[i+1] changes from 0 to V gm [i+1]+ ⁇ V[i+1].
  • the node When the potential of the wiring XCL[i+1] changes, the node is capacitively coupled by the capacitance C5 included in each of the cells IM[i+1,1] to IM[i+1,n] on the i+1 row of the cell array CA.
  • the potentials of N[i+1,1] to N[i+1,n] also change. Therefore, the potential of the node N[i+1,j] of the cell IM[i+1,j] is V g [i+1,j]+P ⁇ V[i+1].
  • the potential of the node Nd[i+1] of the cell IMd[i+1] is V gm [i+1]+P ⁇ V[i+1].
  • x[i+1] is as follows.
  • the amount of current flowing between the first terminal and the second terminal of the transistor F2 included in the cell IM[i+1,j] is the first data w[i+1,j] and the second data x It is proportional to the product of [i+1].
  • I S [j] I S [j] can be expressed by the following equation from equations (1.12) and (1.16).
  • the amount of current output from the conversion circuit ITRZ[j] consists of the weighting coefficients w[i,j] and w[i+1,j], which are the first data, and the neuron signal value x[ i] and x[i+1].
  • the sum-of-products operation can be performed as described above.
  • one of the plurality of columns is a cell that holds I ref0 and xI ref0 as the current amounts, so that the sum-of-products operation processing is performed simultaneously for the remaining columns of the plurality of columns. can be executed. That is, by increasing the number of columns in the memory cell array, it is possible to provide a semiconductor device that realizes high-speed sum-of-products arithmetic processing.
  • each of the arithmetic circuit MACA0, the arithmetic circuit MACA1, and the arithmetic circuit MACA2 described in the present embodiment is configured to hold the first data in the cell IM in order to perform sum-of-products calculation. Therefore, each of the arithmetic circuit MACA0, the arithmetic circuit MACA1, and the arithmetic circuit MACA2 may be treated as a storage device.
  • the conversion circuit ITRZ[j] included in the circuit ITS is treated as a readout circuit that converts the amount of current into an analog potential or a digital signal.
  • each of the arithmetic circuit MACA0, the arithmetic circuit MACA1, and the arithmetic circuit MACA2 described in this embodiment may be referred to as a storage device in another embodiment.
  • FIG. 12 shows a configuration example of an arithmetic circuit that performs a sum-of-products operation on positive, negative, or "0" first data and positive or "0" second data.
  • Arithmetic circuit MACB0 shown in FIG. 12 performs a sum-of-products operation on each of the first data corresponding to the potential held in each cell and a plurality of input second data, and outputs the result of the sum-of-products operation.
  • It is a circuit that performs a function operation using Further, the function may be an activation function when performing calculations in a neural network, for example.
  • the first data and the second data can be, for example, analog data (for example, continuous analog potential) or multi-valued data (discrete analog potential or digital signal).
  • the arithmetic circuit MACB0 has a control circuit CTR, a circuit WCS, a circuit XCS, a circuit WSD, a circuit ITS, a circuit FB, and a cell array CA.
  • the cell array CA includes cells IM[1,1] to IM[m,n] (m is an integer of 1 or more and n is an integer of 1 or more), and cells IMr[1,1] to IMr [m, n] and cells IMd[1] to IMd[m]. Note that in FIG.
  • cells IM[1,1] to IM[m,n], cells IMr[1,1] to IMr[m,n], and cells IMd[1] to IMd[m] cell IM[1,1], cell IM[m,1], cell IM[1,n], cell IM[m,n], cell IMr[1,1], and cell IMr [m, 1], cell IMr[1,n], cell IMr[m,n], cell IMd[1], and cell IMd[m] are selected for illustration.
  • the cell IM and the cell IMr located at the same address are collectively illustrated as a circuit CES.
  • the circuit CES has a function of holding the first data with the cell IM and the cell IMr located at the same address as one set.
  • each of the cells IM[1,1] to IM[m,n] and the cells IMr[1,1] to IMr[m,n] is based on the first data. It has a function of holding a potential corresponding to the amount of current.
  • cells are arranged in a matrix of m rows and 2 ⁇ n+1 columns, but the cell array CA has a structure in which cells are arranged in a matrix of one or more rows and three or more columns. I wish I had.
  • the arithmetic circuit MACB1 shown in FIG. 13 is a configuration example of the arithmetic circuit MACB0 shown in FIG. 12, and FIG. 13 shows examples of the circuit configurations of the cell IM, the cell IMr, and the cell IMd. .
  • each of the cells IM[1,1] to IM[m,n] and the cells IMd[1] to IMd[m] is the arithmetic circuit MACA1 shown in FIG. cell IM[1,1] to cell IM[m,n] and cell IMd[1] to cell IMd[m]. Therefore, the cells IM[1,1] to IM[m,n] and the cells IMd[1] to IMd[m] in the arithmetic circuit MACB0 in FIG.
  • the description of the cells IM[1,1] to IM[m,n] and the cells IMd[1] to IMd[m] will be taken into consideration.
  • a cell IMr[i,j] (where i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less) can have the same configuration as the cell IM[i,j]. .
  • the cell IMr[i,j] in FIG. 13 is illustrated as having the same configuration as the cell IM[i,j] as an example. Also, in order to distinguish the transistors and capacitors included in the cells IM[i,j] and IMr[i,j] from each other, the transistors included in the cell IMr[i,j], "r" is attached to the code indicating the capacity.
  • the cell IMr[i, j] can have the same structure as the cell IM[i, j]
  • a transistor that can be applied to the transistor F1 can be used as the transistor F1r.
  • a transistor that can be applied to the transistor F2 can be used as the transistor F2r.
  • a transistor that can be applied to the transistor F5 can be used as the transistor F5r.
  • the size of the transistor F1r included in the cell IMr[i,j] is the same as that of the cell IM[i,j].
  • i,j] is preferably equal to the size of the transistor F1 contained in.
  • the size of the transistor F2r included in the cell IMr[i,j] is preferably equal to the size of the transistor F2 included in the cell IM[i,j].
  • the size of the transistor F5r included in the cell IMr[i,j] is preferably equal to the size of the transistor F5 included in the cell IM[i,j].
  • the transistor F1r like the transistor F1 and the transistor F1d, includes the case where it finally operates in the linear region when it is in the ON state, unless otherwise specified. That is, the gate voltage, source voltage, and drain voltage of each transistor described above include the case where they are appropriately biased to voltages within the range of operation in the linear region. However, one embodiment of the present invention is not limited to this.
  • the transistor F1r may operate in the saturation region when it is on, or may operate in both the linear region and the saturation region.
  • the transistor F2r operates in a subthreshold region similarly to the transistors F2 and F2d (that is, when the gate-source voltage of the transistor F2r is lower than the threshold voltage). , and more preferably when the drain current increases exponentially with the gate-source voltage). That is, the gate voltage, source voltage, and drain voltage of each of the transistors described above includes the case where they are appropriately biased to voltages within the range of operation in the subthreshold region. Therefore, the transistor F2r may operate such that an off current flows between the source and the drain.
  • the transistor F5r functions as a clamp transistor, for example, like the transistors F5 and F5d. Therefore, it is preferable to apply a constant voltage to the gate of the transistor F5r. This can prevent drain-induced barrier lowering (DIBL) in transistor F2r.
  • DIBL drain-induced barrier lowering
  • the first terminal of the transistor F1r is electrically connected to the gate of the transistor F2r.
  • a first terminal of the transistor F2r is electrically connected to the wiring VE0.
  • a first terminal of the capacitor C5r is electrically connected to the gate of the transistor F2r.
  • a second terminal of the transistor F2r is electrically connected to a first terminal of the transistor F5r.
  • a second terminal of the transistor F5r is electrically connected to a second terminal of the transistor F1r, and a gate of the transistor F5r is electrically connected to the wiring VE1.
  • the wiring VE0 is connected between the first terminal and the second terminal of the transistor F2 in the cell IM[i, j], between the first terminal and the second terminal of the transistor F2d in the cell IMd[i, j], It functions as a wiring for passing a current between the first terminal and the second terminal of the transistor F2r of the cell IMr[i,j].
  • the wiring VE0 functions as a wiring that supplies a constant voltage.
  • the constant voltage can be, for example, a low level potential, a ground potential, or the like.
  • the wiring VE1 is for applying a potential to each of the gate of the transistor F5 of the cell IM[i,j], the gate of the transistor F5r of the cell IMr[i,j], and the gate of the transistor F5d of the cell IMd[i]. Acts as wiring. Note that the potential is preferably in a range in which the transistor F5, the transistor F5r, and the transistor F5d function as clamp transistors.
  • the second terminal of the transistor F1r and the second terminal of the transistor F5r are electrically connected to the wiring WCLr[j], and the gate of the transistor F1r is electrically connected to the wiring WSL[i]. It is connected to the.
  • a second terminal of the transistor F2r is electrically connected to the wiring WCLr[j], and a second terminal of the capacitor C5r is electrically connected to the wiring XCL[i].
  • a node Nr[i,j] is a connection point between the first terminal of the transistor F1r, the gate of the transistor F2r, and the first terminal of the capacitor C5r. .
  • the node Nr[i, j] functions as a cell holding node, similar to the node N[i, j] and the node Nd[i].
  • Circuit WCS includes, for example, circuit SWS1, circuit WCSa[j], and circuit WCSar[j].
  • the circuit SWS1 has, for example, a switch S3[j] and a switch S3r[j].
  • the number of switches S3[j] is equal to the number of columns in the matrix in which the cells IM of the cell array CA are arranged.
  • the number of switches S3r[j] is equal to the number of columns of the matrix in which the cells IMr of the cell array CA are arranged, for example. That is, in the case of the arithmetic circuit MACB1 shown in FIG. 13, the circuit SWS1 includes switches S3[1] to S3[n] (n in total) and switches S3r[1] to S3r[n] (n in total). and have
  • a first terminal of the switch S3[j] is electrically connected to the wiring WCL[j], and a second terminal of the switch S3[j] is electrically connected to the circuit WCSa[j] included in the circuit WCS.
  • a control terminal of the switch S3[j] is electrically connected to the wiring SWL1.
  • a first terminal of the switch S3r[j] is electrically connected to the wiring WCLr[j]
  • a second terminal of the switch S3r[j] is electrically connected to the circuit WCSar[j] included in the circuit WCS.
  • the control terminal of the switch S3r[j] is electrically connected to the wiring SWL1.
  • a switch applicable to the switch S3[j] of the circuit SWS1 included in the circuit WCS described in the first embodiment can be used for each of the switches S3[j] and S3r[j].
  • an OS transistor is preferably used for each of the switches S3[j] and S3r[j].
  • each of the switches S3[j] and S3r[j] shown in FIG. shall be in the off state when is given.
  • the wiring SWL1 functions as a wiring for switching between the ON state and the OFF state of each of the switches S3[j] and S3r[j]. Therefore, a high-level potential or a low-level potential is supplied to the wiring SWL1.
  • the circuit SWS1 is a circuit that brings the circuit WCSa[j] and the wiring WCL[j] and the circuit WCSar[j] and the wiring WCLr[j] into conduction or non-conduction. Function.
  • circuit WCSa[j] refer to the description of the circuit WCSa[j] included in the circuit WCS of the arithmetic circuit MACA1 described in the first embodiment. Also, the circuit WCSar[j] will be described as having the same configuration as the circuit WCSa[j].
  • the circuit WCSa[j] has a function of supplying the wiring WCL[j] with an amount of current corresponding to the first data, like the circuit WCSa[j] included in the circuit WCS of the arithmetic circuit MACA1. Further, the circuit WCSar[j] has a function of supplying the wiring WCLr[j] with an amount of current corresponding to the first data.
  • circuit XCS As for the circuit XCS, the description of the circuit XCS of the arithmetic circuit MACA1 described in the first embodiment is referred to.
  • circuit WSD As for the circuit WSD, the description of the circuit WSD of the arithmetic circuit MACA1 described in the first embodiment is referred to.
  • the circuit WSD supplies a high-level potential to the wiring WSL[1] and supplies a low-level potential to the wiring WSL[2] (not shown) to the wiring WSL[m], whereby the wiring WSL[ 1] can be turned on, and the transistors F1, F1r, and F1d having gates electrically connected to the wirings WSL[2] to WSL[m] can be turned on. Transistor F1, transistor F1r, and transistor F1d can be turned off.
  • the circuit ITS has a circuit SWS2 and a conversion circuit ITRZD[j].
  • the circuit SWS2 has, for example, a switch S4[j] and a switch S4r[j].
  • the number of switches S4[j] is equal to the number of columns in the matrix in which the cells IM of the cell array CA are arranged.
  • the number of switches S4r[j] is equal to the number of columns of the matrix in which the cells IMr of the cell array CA are arranged, for example. That is, in the case of the arithmetic circuit MACB1 shown in FIG. 13, the circuit SWS2 includes switches S4[1] to S4[n] (n in total) and switches S4r[1] to S4r[n] (n in total). and have
  • a first terminal of the switch S4[j] is electrically connected to the wiring WCL[j], and a second terminal of the switch S4[j] is connected to the first terminal of the conversion circuit ITRZD[j] included in the circuit ITS.
  • the switch S4[j] is electrically connected to the input terminal, and the control terminal of the switch S4[j] is electrically connected to the wiring SWL2.
  • a first terminal of the switch S4r[j] is electrically connected to the wiring WCLr[j], and a second terminal of the switch S4r[j] is connected to the first terminal of the circuit ITRZD[j] included in the circuit ITS. 2 terminals, and the control terminal of the switch S4r[j] is electrically connected to the wiring SWL2. Note that the circuit ITRZD[j] will be described later.
  • a switch applicable to the switch S4[j] of the circuit SWS2 included in the circuit ITS described in the first embodiment can be used for each of the switches S4[j] and S4r[j].
  • an OS transistor is preferably used for each of the switches S4[j] and S4r[j].
  • each of the switches S4[j] and S4r[j] shown in FIG. shall be in the off state when is given.
  • the wiring SWL2 functions as wiring for switching between the ON state and the OFF state of each of the switches S4[j] and S4r[j]. Therefore, a high-level potential or a low-level potential is supplied to the wiring SWL2.
  • the circuit SWS2 establishes continuity between the wiring WCL[j] and the first terminal of the circuit ITRZD[j] and between the wiring WCLr[j] and the second terminal of the circuit ITRZD[j]. or has a function of making it non-conducting.
  • Each of the conversion circuits ITRZD[j] has, as an example, a first input terminal, a second input terminal, and an output terminal.
  • the first input terminal of conversion circuit ITRZD[j] is electrically connected to the second terminal of switch S4[j]
  • the second input terminal of conversion circuit ITRZD[j] is connected to switch S4r[j].
  • ] is electrically connected to the second terminal of the .
  • An output terminal of the conversion circuit ITRZD[j] is electrically connected to the wiring OL[j].
  • the conversion circuit ITRZD[j] acquires the difference between the current amounts input to the input terminals from the wiring WCL[j] and the wiring WCLr[j], and converts it into a voltage according to the difference. , has a function of outputting the voltage from the output terminal.
  • the voltage can be, for example, an analog voltage or a digital voltage.
  • the conversion circuit ITRZD[j] may have a functional arithmetic circuit. In this case, for example, the arithmetic circuit may perform a function operation using the converted voltage, and the result of the operation may be output to the wiring OL[j].
  • a sigmoid function for example, a tanh function, a softmax function, a ReLU function, or a threshold function can be used as the functions described above.
  • FIG. 14 shows a block diagram of a conversion circuit ITRZD[j] that can be applied to the conversion circuit ITRZD[j] included in the circuit ITS of the arithmetic circuit MACB1 in FIG.
  • the conversion circuit ITRZD[j] includes a comparison section CP, a control section CNR, a digital-analog conversion circuit IDCa, and a digital-analog conversion circuit IDCb.
  • the wiring ILa is electrically connected to the input terminal CPTa of the comparing section CP
  • the wiring ILb is electrically connected to the input terminal CPTb of the comparing section CP.
  • the conversion circuit ITRZD[j] here has a function of performing AD (analog-to-digital) conversion.
  • the wiring ILa is electrically connected to the first input terminal of the conversion circuit ITRZD[j]. That is, the wiring ILa is electrically connected to the wiring WCL[j] in the arithmetic circuit MACB1 in FIG. Further, the wiring ILb is electrically connected to the second input terminal of the conversion circuit ITRZD[j], for example. That is, the wiring ILb is electrically connected to the wiring WCLr[j] in the arithmetic circuit MACB1 in FIG.
  • the comparator CP has a function of comparing the value of the current flowing through the input terminal CPTa and the value of the current flowing through the input terminal CPTb, and supplying one of the two potentials to the output terminal D. For example, consider a case where a current having a current amount Ia flows through the input terminal CPTa through the wiring ILa and a current having a current amount Ib flows through the input terminal CPTb through the wiring ILb. When the amount of current Ia exceeds the amount of current Ib, the comparator CP supplies a high level potential (hereinafter referred to as potential H) to the output terminal D as an output.
  • potential H a high level potential
  • the comparator CP supplies a low-level potential (hereinafter referred to as potential L) to the output terminal D as an output. Also, the output of the comparator CP is input through the output terminal D to the controller CNR.
  • the control unit CNR includes a code generation unit CNR-FS and a digital signal generation unit CNR-SG.
  • the code generator CNR-FS has a function of generating code bits according to the output of the comparator CP. For example, when the output of the comparator CP is potential H, "0" is generated as the sign bit. Also, when the output of the comparator CP is at potential L, "1" is generated as the sign bit. The sign bit may be "1" when the output of the comparator CP is at the H potential and "0" when the output is at the L potential.
  • the digital signal generation unit CNR-SG has a function of generating a digital signal that is a digital value with a resolution of 8 bits or more and 16 bits or less, for example. If the resolution is small, the AD conversion precision will be low, but the AD conversion speed can be increased. When the resolution is large, the AD conversion precision becomes high, but the AD conversion speed becomes slow. Note that the resolution of the digital signal generator CNR-SG is not limited to 8 bits or more and 16 bits or less. The resolution of the digital value output by the digital signal generator CNR-SG may be 7 bits or less, or 17 bits or more. The resolution may be appropriately determined depending on the purpose and application.
  • each digit of a digital signal represented by a binary number may be referred to as a "bit.”
  • the control unit CNR has a function of supplying the digital signal generated by the digital signal generation unit CNR-SG to the digital-analog conversion circuit IDC (one or both of the digital-analog conversion circuit IDCa and the digital-analog conversion circuit IDCb). Further, the control unit CNR has a function of externally outputting (OUT) a signal obtained by adding a sign bit to the digital signal. When the resolution of the digital signal is 8 bits, a 9-bit signed digital signal with one sign bit added can be output to the outside.
  • the control unit CNR also functions as a successive approximation register (SAR: Successive Approximation Register).
  • the digital-to-analog conversion circuit IDC functions as a current output type DAC (Digital to Analog Converter). That is, the digital-analog conversion circuit IDC has a function of outputting to the output terminal C (one or both of the output terminal Ca and the output terminal Cb) a current having a value corresponding to the digital signal supplied from the control section CNR. Also, the same circuit configuration as the circuit WCSa[j] described in FIGS. 3A and 3B may be applied to the digital-analog conversion circuit IDC.
  • DAC Digital to Analog Converter
  • the output terminal Ca of the digital-analog conversion circuit IDCa is electrically connected to the input terminal CPTa of the comparator CP through the node NDa. Therefore, the output current of the digital-analog conversion circuit IDCa is input to the input terminal CPTa of the comparator CP. That is, the input terminal CPTa is supplied with the current of the current amount IA and the output current of the digital-analog conversion circuit IDCa. In other words, a current obtained by adding the output current of the digital-analog conversion circuit IDCa to the current of the current amount IA flows through the input terminal CPTa.
  • the output terminal Cb of the digital-analog conversion circuit IDCb is electrically connected to the input terminal CPTb of the comparator CP via the node NDb. Therefore, the output current of the digital-analog conversion circuit IDCb is added to the input terminal CPTb of the comparator CP. That is, the current of current amount IB and the output current of the digital-analog conversion circuit IDCb flow through the input terminal CPTb. In other words, a current obtained by adding the output current of the digital-analog conversion circuit IDCb to the current of the current amount IB flows through the input terminal CPTb.
  • the node NDa is a node where the output terminal of the digital-analog conversion circuit IDCa, the wiring ILa, and the input terminal CPTa are electrically connected.
  • the node NDb is a node where the output terminal of the digital-analog converter circuit IDCb, the wiring ILb, and the input terminal CPTb are electrically connected.
  • FIG. 15 is a flowchart for explaining an operation example of the conversion circuit ITRZD[j].
  • the resolution of the digital signal generated by the digital signal generator CNR-SG is set to 8 bits
  • the step of the output current of the digital-analog conversion circuit IDC is set to 1 nA.
  • the operation of converting the differential value between the current amount IA and the current amount IB (also referred to as "differential current") into a signed digital signal will be described.
  • Step S201 Reset operation of the control unit CNR is performed. Specifically, an 8-bit digital signal is set to (00000000) 2 . Also, the digital signal is supplied to the digital-analog conversion circuit IDCa and the digital-analog conversion circuit IDCb. Therefore, the outputs of the digital-analog conversion circuit IDCa and the digital-analog conversion circuit IDCb are stopped.
  • Step S202 The current values of the current amount IA and the current amount IB are compared in the comparator CP.
  • the comparator CP supplies the potential H to the output terminal D when the current amount IA is larger than the current amount IB . Further, when the amount of current IA is equal to or less than the amount of current IB , the comparator CP supplies the potential L to the output terminal D.
  • Step S203a If the comparator CP outputs potential H in step S202, the sign bit is set to "0".
  • Step S204a When the sign bit is "0", successive approximation (SA) is performed using the digital-to-analog conversion circuit IDCb. During the period of SA, (00000000) 2 is kept supplied as a digital signal to the digital-analog conversion circuit IDCa. Alternatively, power supply to the digital-analog conversion circuit IDCa may be stopped. Power consumption can be reduced by stopping power supply to the digital-analog converter circuit IDCa. The operation of SA will be explained later.
  • Step S203b When the comparator CP outputs the potential L in step S202, the sign bit is set to "1".
  • Step S204b When the sign bit is "1", SA is performed using the digital-to-analog conversion circuit IDCa. During the period of SA, (00000000) 2 is kept supplied as a digital signal to the digital-analog conversion circuit IDCb. Alternatively, power supply to the digital-analog conversion circuit IDCb may be stopped. Power consumption can be reduced by stopping power supply to the digital-analog converter circuit IDCb.
  • Step S205 After completing step S204a or step S204b, the obtained digital signal and the sign bit are combined to generate a signed digital signal.
  • the sign bit may be the most significant bit or the least significant bit of the signed digital signal.
  • the sign bit is "1" and the digital signal obtained by SA is (01001011) 2 , the sign bit is used as the most significant bit (MSB: Most Significant Bit) to convert the signed digital signal to (101001011) 2 may be used.
  • the signed digital signal may be (010010111) 2 using the sign bit as the least significant bit (LSB).
  • Step S206 Output the generated signed digital signal to the outside.
  • the conversion circuit ITRZD[j] can output a positive digital signal and a negative digital signal.
  • the conversion circuit ITRZD[j] according to one embodiment of the present invention can output the magnitude relationship between the current amount I A and the current amount I B and the difference current between them as a digital signal.
  • FIG. 16 shows the states of the current amount I A , the current amount I B , the output terminal D, and each digit (Q0 bit to Q7 bit) of the digital signal in periods TM1 to TM8.
  • the resolution of the digital signal generated by the digital signal generator CNR-SG is set to 8 bits, and the step of the output current of the digital-analog conversion circuit IDC is set to 1 nA.
  • the potential of the output terminal D is the potential L before the successive approximation operation (initial state).
  • the initial digital signal is (00000000) 2 .
  • Period TM1 the Q7 bit, which is the MSB of the digital signal, is set to "1". That is, a digital signal (10000000) 2 is generated.
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 128 nA is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 203 nA (75+128 nA) flows through the input terminal CPTa. Since 150 nA is flowing through the input terminal CPTb, the potential of the output terminal D becomes the potential H.
  • the Q7 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM1, the Q7 bit is set to "0" from the period TM1 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q7 bit is set to "1" after the period TM1 until the control section CNR is reset. In this embodiment, the Q7 bit is "0" after the period TM1.
  • Period TM2 the Q6 bit, which is one bit below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01000000) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 64 nA is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 139 nA (75+64 nA) flows through the input terminal CPTa, and the potential of the output terminal D is the same potential L as in the initial state.
  • the Q6 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM2, the Q6 bit is set to "0" from the period TM2 until the control unit CNR is reset. When the potential of the output terminal D does not change from the potential in the initial state, the Q6 bit is set to "1" from the period TM2 until the control section CNR is reset. In this embodiment, the Q6 bit is "1" after the period TM2.
  • Period TM3 In period TM3, the Q5 bit, which is two bits below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01100000) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 96 nA (64+32 nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 171 nA (75+64+32 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential H.
  • the Q5 bit is set to "0" from the period TM3 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q5 bit is set to "1" from the period TM3 until the control section CNR is reset. In this embodiment, the Q5 bit is "0" after the period TM3.
  • Period TM4 In period TM4, the Q4 bit, which is three bits below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01010000) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 80 nA (64+16 nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 155 nA (75+64+16 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential H.
  • the Q4 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM4, the Q4 bit is set to "0" after the period TM4 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q4 bit is set to "1" after the period TM4 until the control section CNR is reset. In this embodiment, the Q4 bit is "0" after the period TM4.
  • Period TM5 the Q3 bit, which is four bits below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01001000) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 72 nA (64+8 nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 147 nA (75+64+8 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential L.
  • the Q3 bit is set to "0" from the period TM5 until the control unit CNR is reset.
  • the Q3 bit is set to "1” from the period TM5 until the control section CNR is reset. In this embodiment, the Q3 bit is "1" after the period TM5.
  • Period TM6 the Q2 bit, which is five bits below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01001100) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 76nA (64+8+4nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 151 nA (75+64+8+4 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential H.
  • the Q2 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM6, the Q2 bit is set to "0" from the period TM6 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q2 bit is set to "1" after the period TM6 until the control section CNR is reset. In this embodiment, the Q2 bit is "0" after the period TM6.
  • Period TM7 the Q1 bit, which is 6 bits below the MSB of the digital signal, is set to "1". That is, it generates a digital signal (01001010) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 74nA (64+8+2nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 149 nA (75+64+8+2 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential L.
  • the Q1 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM7, the Q1 bit is set to "0" from the period TM7 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q1 bit is set to "1" after the period TM7 until the control section CNR is reset. In this embodiment, the Q1 bit is "1" after the period TM7.
  • Period TM8 In period TM8, the Q0 bit, which is the LSB of the digital signal, is set to "1". That is, it generates a digital signal (01001011) 2 .
  • the digital signal is input to the digital-analog conversion circuit IDCa, and 75 nA (64+8+2+1 nA) is output from the digital-analog conversion circuit IDCa.
  • the output is supplied to the input terminal CPTa via the node NDa. Therefore, a current of 150 nA (75+64+8+2+1 nA) flows through the input terminal CPTa, and the potential of the output terminal D becomes the potential L.
  • the Q0 bit When the potential of the output terminal D changes from the potential in the initial state during the period TM8, the Q0 bit is set to "0" from the period TM8 until the control unit CNR is reset. If the potential of the output terminal D does not change from the potential in the initial state, the Q0 bit is set to "1" after the period TM8 until the control section CNR is reset. In this embodiment, the Q0 bit is "1" after the period TM8.
  • step S204b The successive approximation operation corresponding to step S204b can be understood by replacing the potential H with the potential L and the digital-analog conversion circuit IDCa with the digital-analog conversion circuit IDCb in the above description.
  • the step of the output current of the digital-to-analog conversion circuit IDC since the step of the output current of the digital-to-analog conversion circuit IDC is set to 1 nA, the differential current up to 255 nA can be converted into a digital signal.
  • the differential current up to 255 nA can be converted into a digital signal.
  • circuit FB ⁇ Circuit FB>>
  • the description of the circuit FB of the arithmetic circuit MACA1 described in Embodiment 1 is taken into consideration as an example.
  • Control circuit CTR As for the control circuit CTR, the description of the control circuit CTR of the arithmetic circuit MACA1 described in the first embodiment is taken into consideration as an example.
  • the arithmetic circuit MACA1 has a configuration of an arithmetic circuit that performs a product-sum operation on positive or "0" first data and positive or "0" second data.
  • the arithmetic circuit MACB1 has a configuration of an arithmetic circuit that performs a sum-of-products operation of positive, negative or "0" first data and positive or "0" second data. Therefore, unlike the arithmetic cells included in the arithmetic circuit MACA1, the arithmetic cells included in the arithmetic circuit MACB1 are configured to be capable of holding the first data of positive, negative, or "0".
  • the circuit CES[i,j] included in the arithmetic circuit MACB1 functions as an arithmetic cell capable of holding the first data of positive, negative or "0".
  • the circuit CES[i,j] is a first It has the function of holding data.
  • the amount of current flowing between the source and drain of the transistor F2 included in the cell IM and the amount of current flowing between the source and drain of the transistor F2r included in the cell IMr are The amount is set according to the first data.
  • First data having a value of positive, negative, or 0, and the amount of current flowing between the source and drain of the transistor F2 and the amount of current flowing between the source and drain of the transistor F2r, which are set according to the first data. is defined as follows.
  • the source of the transistor F2 of the cell IM[i,j] included in the circuit CES[i,j] - the amount of current flowing across the drain shall be set to
  • I Wut is the amount of current that flows when the absolute value of the first data ( ⁇ [i, j] in this case) is 1.
  • the transistor F2 of the cell IM[i, j] included in the circuit CES[i, j] shall be set to 0, and the amount of current flowing between the source and drain of transistor F2r of cell IMr[i,j] shall be
  • the current flows between the source and the drain of the transistor F2 of the cell IM[i,j] included in the circuit CES[i,j].
  • the amount of current shall be set to zero, and the amount of current flowing between the source and drain of transistor F2r of cell IMr[i,j] shall be set to zero.
  • one or both of the amount of current flowing between the source and the drain of the transistor F2 in the cell IM[i, j] and the amount of current flowing between the source and the drain of the transistor F2r in the cell IMr[i, j] is set to 0. , no current flows between the source-drain of one or both of the transistor F2 and the transistor F2r. It may be described as flowing.
  • the current set in cell IM[i,j] can be expressed in the same way as equation (1.5) in the first embodiment.
  • the current set in the cell IMr[i,j] can be expressed by the following equation using w r [i,j], similarly to equation (1.5) in the first embodiment. .
  • w r [i, j] is a value corresponding to the first data (weighting factor), like w[i, j] in equation (1.5) of the first embodiment. Further, in this embodiment, when the first data is positive, w[i,j] is a positive value, and wr [i,j] is 0. When the first data is negative, w[i,j] is a positive value. i, j] is 0, w r [i, j] is a positive value, and w [i, j] and w r [i, j] are each 0 when the first data is 0. do.
  • the amount of current set in each of cell IM[i,j] and cell IMr[i,j] is given in the table below. as follows.
  • the first data (w r [1, j] to w r [m, j] are stored in the cells IMr[1, j] to IMr [m, j] located in the j-th column of the cell array CA, respectively. ) and passing the second data through each of the wirings XCL[1] to XCL[m], the sum of the currents output from the cells IMr[1,j] to IMr[m,j] is , similar to equation (2.2), can be written as:
  • the amount of the differential current represented by the equation (2.4) corresponds to the product sum of the positive, negative or "0" first data and the positive or "0" second data. value. Therefore, the sum of products of the first data and the second data can be obtained from the differential current.
  • the sum-of-products operation can be performed as described above.
  • one column (assumed to be the i-th column) of the plurality of columns is a cell that holds I ref0 [i] and x [i] ⁇ I ref0 [i] as the current amount.
  • FIG. 17 is a flowchart showing an example of the first data write operation including correction processing.
  • the write operation includes steps S301 to S306.
  • FIG. 17 is a modification of the flowchart of FIG. 7 described in the first embodiment. For this reason, descriptions of portions of the operations of the flowchart of FIG. 17 that overlap with those of the flowchart of FIG. 7 may be omitted.
  • step S301 in step S101, in the control circuit CTR, a signal corresponding to WTRG is input as the value of the first data from the control circuit CTR to the circuit WCSa[j] included in the circuit WCS. has an action to be taken. Further, step S301 has an operation of inputting a signal corresponding to a value of 0 from the control circuit CTR to the circuit WCSar[j] included in the circuit WCS.
  • a signal corresponding to WTRG in the circuit WCSa[j] can be a digital signal input to each of the wirings DW[1] to DW[K] in the circuit WCSa in FIG. 3, for example.
  • WWR The value of the digital signal input to each of the wirings DW[1] to DW[K] of the wiring WCSa[j] is hereinafter referred to as WWR .
  • W WR W TRG .
  • a signal corresponding to a value of 0 is, for example, a low-level potential that is input to each of the wirings DW[1] to DW[K] in the circuit WCSa in FIG. can be done.
  • step S302 the circuit WCSa[j] determines the amount IWR according to the value WWR of the digital signal input to each of the wirings DW[1] to DW[K].
  • j] in which a potential corresponding to the write current of IWR is written to the first terminal (node N[i, j]) of the capacitor C5.
  • step S302 For the specific operation of step S302, refer to the description of the operation of step S102.
  • step S302 has, as an example, an operation in which the circuit WCSar[j] applies the ground potential (GND) to the wiring WCLr[j].
  • the circuit WCSa of FIG. 3 when the circuit WCSa of FIG. 3 is applied to the circuit WCSar[j] of FIG. 13, the potential applied to the wiring VINIL1 is set to the ground potential (GND), and the switch SWW is turned on. Then, by inputting a high-level potential to the wiring SWL1 and applying the high-level potential to the control terminal of the switch S3r[j] to turn on the switch S3r[j], the wiring WCLr[j] is turned on. can input the ground potential applied to the wiring VINIL1.
  • the ground potential from the wiring WCLr[j] is input to the node Nr[i] (the first terminal of the capacitor C5r) of the cell IM[i,j] and the second terminal of the transistor F2r.
  • the potential applied from the wiring VE0 is the ground potential
  • the gate-source voltage of the transistor F2r is 0 V; therefore, if the threshold voltage of the transistor F2r is appropriate, the transistor F2r is turned off.
  • the currents included in the cells IMr[1, j] to IMr[m, j] located in the j-th column other than the i-th row Since each transistor F1r in the row is also in an off state, the nodes Nr[1,j] to Nr[m,j] other than the i-th row are in a floating state. At this time, the potentials of the wirings XCL[1] to XCL[m] in rows other than the i-th row become GND, so that the potentials of the nodes Nr[1, j] to Nr[m, j in the rows other than the i-th row become GND. ] also changes. At this time, the transistors F2 included in the cells IMr[1,j] to IMr[m,j] located in the j-th column other than the i-th row are turned off.
  • the switch S3r[j] is on, the switch S4r[j] is off, and the cells IMr[1,j] to IMr[m, j] are in the off state, the ground potential output from the circuit WCSar[j] is input only to the cell IMr[i, j].
  • the gate-source voltage of the transistor F2r is 0V in the cell IMr[i, j].
  • step S303 has an operation of reading the first data written in the cell IM[i, j], similar to step S103.
  • the cell IM[i, j] outputs a read current corresponding to the potential of the capacitor C5 (node N[i, j]), and the read current is output from the conversion circuit ITRZD[j]. and the conversion circuit ITRZD[j] outputs a value corresponding to the read current to the wiring OL[j].
  • the switch S3[j] is turned off. Further, a high-level potential is input to the wiring SWL2 and the high-level potential is applied to the control terminal of the switch S4[j], thereby turning on the switch S4[j].
  • the low-level potential is continuously input to each of the wirings WSL[1] to WSL[m], and the cells IM[1,j] to IM[m,j] located in the j-th column are turned on. The off state of transistor F1 is maintained.
  • step S102 the potential of the wiring XCL[i] is maintained at Vgm , and the potential of each of the wirings XCL[1] to XCL[m] other than the i-th row is maintained at GND.
  • the transistors F2 included in each of the cells IM[1,j] to IM[m,j] located in the j-th column other than the i-th row are kept off.
  • node N[i,j] holds the potential written in step S302. Since the potential applied by the wiring VE0 is the ground potential, the source-drain current of the transistor F2 of the cell IM[i, j] is determined according to the potential of the gate of the transistor F2. It is also assumed that the source-drain current of the transistor F2 flows from the wiring WCL[j] to the cell IM[i, j] as the first read current in step S303. Here, the amount of the source-drain current (read current) of the transistor F2 of the cell IM[i, j] is assumed to be IRD . Note that if the potential of the node N[i,j] in the cell IM[i,j] is appropriate, the amount I_WR of the write current and the amount I_RD of the read current are equal to each other.
  • node Nr[i,j] holds the ground potential written in step S302. Since the potential applied from the wiring VE0 is the ground potential, the transistor F1r of the cell IMr[i, j] is turned off. Therefore, the current between the source and the drain of the transistor F2 (referred to as read current for convenience) becomes zero. Therefore, as the second read current in step S303, a current with a current amount of 0 flows from the wiring WCLr[j] to the cell IMr[i,j].
  • the switch S3[j] is off, the switch S4[j] is on, and the cells IM[1,j] to IM[m, j], the transistor F1 and the transistor F2 of the circuit ITS are in the off state, the current of the IRD set in the cell IM[i,j] flows through the switch S4[j] to the conversion circuit ITRZ[j] of the circuit ITS. output from
  • a current having a current amount IRD flows from the conversion circuit ITRZD[j] through the switch S4[j] to the wire WCL[j], and from the conversion circuit ITRZD[j] through the switch S4r[j] to the wire WCLr[j]. j], the conversion circuit ITRZD[j] outputs a potential corresponding to the difference between the current amount I RD and the current amount 0 (that is, the current amount I RD ). The potential is also sent to the circuit FB as the value WRD read from the cell IM[i,j].
  • the conversion circuit ITRZD[j] converts the difference between the amounts of currents flowing through the wiring WCL and the wiring WCLr into a digital signal.
  • the conversion circuit ITRZD[j] then transmits the digital signal to the circuit FB as the value WRD read from the cell IM[i,j].
  • the conversion circuit ITRZD[j] converts a digital signal into an analog potential using a digital-analog conversion circuit, and converts the analog potential into a signal containing the value WRD read from the cell IM[i,j]. It may be sent to circuit FB.
  • a circuit configuration in which a digital-to-analog conversion circuit is added to the conversion circuit ITRZD[j] may be used.
  • step S304 the circuit FB compares the value W TRG as the first data with the value W RD read from the cell IM[i,j].
  • step S304 if W TRG and W RD are equal, the write operation including the correction process is terminated, and if W TRG and W RD are not equal, the process proceeds to step S305. has an action to
  • step S304 For the operation of comparing W TRG and W RD in step S304, refer to the description of step S104 in the flowchart of FIG.
  • step S305 has an operation of generating corrected first data (update value) for the control circuit CTR to write again to the cell IM[i,j], similar to step S105. Therefore, the description of step S105 in the flowchart of FIG. 7 is referred to for the specific operation of step S305.
  • step S306 in step S306, as an example, similar to step S105, an operation of inputting a signal corresponding to W WR + ⁇ W as an update value from the control circuit CTR to the circuit WCSa[j] included in the circuit WCS; has the action of transitioning to
  • the value is the value obtained by adding ⁇ W to the value of WWR input to the circuit WCSa[j] last time.
  • step S306 W WR described in steps S302 to S306 can be replaced with W WR + ⁇ W.
  • step S306 has an operation in which the circuit WCSar[j] applies the ground potential (GND) to the wiring WCLr[j], as in step S301.
  • step S304 the cell IM[i, j] is: A potential corresponding to the first data can be appropriately written to the cell IM[i,j].
  • the flowchart of FIG. 17 shows, as an example, the operation of writing positive first data including correction processing.
  • the write destination is changed from the cell IM[i,j] to the cell IMr[i,j], thereby including correction processing.
  • a write operation of the first data of a negative value can be performed.
  • the write operation of the first data including the correction process in the arithmetic circuit MACB1 of FIG. 16 is not limited to the operation method shown in the flowchart of FIG.
  • the operation method of the flowchart of FIG. 8 may be appropriately applied.
  • the arithmetic circuit MACB1 of FIG. 16 when applying the operation method of the flowchart of FIG. ] is preferably supplied with the ground potential from the wiring VINIL1 so that the transistor F2r of the cell IMr[i, j] is turned off. As a result, the amount of current flowing from the wiring WCLr[j] to the cell IMr[i, j] can be reduced to 0. Therefore, the arithmetic circuit MACB1 in FIG. A write operation of the first data including processing can be performed.
  • each of the arithmetic circuit MACB0 and the arithmetic circuit MACB1 described in the present embodiment can be treated as a storage device.
  • the arithmetic circuit MACB0 or the arithmetic circuit MACB1 when the first data is read from the circuit CES[i,j], for example, the value of the second data "1" is sent from the circuit XCS to the wiring XCL[i]. A current corresponding to "0" as the value of the second data is caused to flow from the circuit XCS to the wirings XCL[1] to XCL[m] in rows other than the i-th row, so that the circuit CES[i,j] can be read out.
  • the conversion circuit ITRZ[j] included in the circuit ITS is treated as a readout circuit that converts the amount of current into an analog potential or a digital signal.
  • the circuit CES[i,j] uses the cell IM[i,j] and the cell IMr[i,j] as one storage element, the cell IM[i,j] is used as one storage element.
  • a multilevel memory may have more threshold voltages than the existing arithmetic circuits MACA0, MACA1, and MACA2. Therefore, each of the arithmetic circuits MACB0 and MACB1 may also be referred to as a storage device in another embodiment.
  • the arithmetic circuit described in the above embodiment has a function of holding the first data
  • the arithmetic circuit is sometimes referred to as a storage device in this embodiment.
  • FIG. 18A shows a schematic perspective view showing a configuration example of the storage device 100.
  • FIG. FIG. 18B shows a block diagram showing a configuration example of the storage device 100.
  • the memory device 100 has a drive circuit layer 50 and memory layers 60 of N layers (N is an integer equal to or greater than 1).
  • the N memory layers 60 are provided on the drive circuit layer 50 .
  • the area occupied by the memory device 100 can be reduced. Also, the storage capacity per unit area can be increased.
  • the first memory layer 60 is indicated as a memory layer 60_1, the second memory layer 60 is indicated as a memory layer 60_2, and the third memory layer 60 is indicated as a memory layer 60_3.
  • the k-th (k is an integer of 1 or more and N or less) memory layer 60 is indicated as memory layer 60_k
  • the N-th memory layer 60 is indicated as memory layer 60_N.
  • the term "storage layer 60" is simply used. sometimes.
  • the drive circuit layer 50 has a PSW 22 (power switch), a PSW 23 and a peripheral circuit 31 .
  • the peripheral circuit 31 has a peripheral circuit 41 , a control circuit 32 and a voltage generation circuit 33 .
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the storage device 100 .
  • the control circuit 32 logically operates the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation and read operation) of the storage device 100 .
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 33, and voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing data to and reading data from the memory cell 10 .
  • the peripheral circuit 41 has a row decoder 42 , a column decoder 44 , a row driver 43 , a column driver 45 , an input circuit 47 and an output circuit 48 .
  • Row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • Row decoder 42 is a circuit for specifying a row to be accessed
  • column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the wiring WWL (write word line) or the wiring RWL (read word line) specified by the row decoder 42 .
  • the row driver 43 can be one or both of the circuit WSD and the circuit XCS described in the above embodiments, for example.
  • the column driver 45 has a function of writing data to the memory cells 10, a function of reading data from the memory cells 10, and a function of holding the read data.
  • the column driver 45 has a function of selecting the wiring BL (write and read bit lines) specified by the column decoder 44 .
  • the column driver 45 can be, for example, one or both of the circuit WCS and the circuit ITS described in the above embodiments.
  • the input circuit 47 has a function of holding the signal WDA.
  • Data held by the input circuit 47 (referred to as first data in the above embodiment) is output to the column driver 45 .
  • Output data of the input circuit 47 is data (Din) to be written to the memory cell 10 .
  • Data (Dout) read from the memory cells 10 by the column driver 45 is output to the output circuit 48 .
  • the read data (Dout) is treated as the data of the calculation result.
  • the output circuit 48 has a function of holding Dout. Also, the output circuit 48 has a function of outputting Dout to the outside of the storage device 100 . Data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has the function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW 23 has the function of controlling the supply of VHM to row driver 43 .
  • the high power supply voltage of the memory device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • the signal PON1 switches the PSW 22 between the ON state and the OFF state
  • the signal PON2 switches the PSW 23 between the ON state and the OFF state.
  • the number of power supply domains to which VDD is supplied is set to one, but may be set to a plurality. In this case, a power switch may be provided for each power domain.
  • Each of the N storage layers 60 has a memory array 15 .
  • the memory array 15 has a plurality of memory cells 10 .
  • 18A and 18B show an example in which the memory array 15 has a plurality of memory cells 10 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
  • Memory cell 10 for example, may be interchanged with the term storage element in other descriptions.
  • the memory cell 10 corresponds to the cell IM in the first embodiment, for example.
  • rows and columns extend in directions orthogonal to each other.
  • the X direction is the “row” and the Y direction is the “column”, but the X direction may be the “column” and the Y direction the "row”.
  • the memory cell 10 provided in row 1, column 1 is indicated as memory cell 10[1,1] and the memory cell 10 provided in row p, column q is indicated as memory cell 10[p,q]. showing.
  • the memory cell 10 provided in the i-th row and the j-th column (here, i is an integer of 1 or more and p or less and j is an integer of 1 or more and q or less) is called a memory cell 10[i,j]. showing.
  • FIG. 19A is a perspective block diagram enlarging a part of the memory layer 60_k.
  • FIG. 19B is a plan view of the portion corresponding to FIG. 19A viewed from the Z direction.
  • Each layer of the memory layer 60 includes q wirings WDL extending in the Y direction (column direction), q wirings XCL extending in the Y direction (column direction), and q wirings XCL extending in the Y direction (column direction). and q wirings VE1 to be connected to each other.
  • the wiring WDL provided in the j-th column is indicated as the wiring WDL[j]
  • the wiring XCL provided in the j-th column is indicated as the wiring XCL[j]
  • the wiring provided in the j-th column is indicated as the wiring XCL[j].
  • the wiring VE1 is indicated as wiring VE1[j].
  • the wiring WDL[j], the wiring XCL[j], and the wiring VE1[j] are electrically connected to the memory cell 10 provided in the j-th row.
  • the wiring WDL illustrated in FIGS. 19A and 19B functions as a first write word line.
  • 19A and 19B correspond to the wirings WDL[1] to WDL[m] extending over the cell array CA in Embodiment 1.
  • FIG. 19A and 19B correspond to the wirings WDL[1] to WDL[m] extending over the cell array CA in Embodiment 1.
  • the wiring XCL illustrated in FIGS. 19A and 19B functions as a first read word line. Further, in Embodiments 1 and 2, the wiring XCL shown in FIGS. 19A and 19B corresponds to the wirings XCL[1] to XCL[m] extending in the cell array CA in Embodiment 1. do.
  • the wiring VE1 shown in FIGS. 19A and 19B functions as a wiring for applying a constant potential.
  • a wiring VE1 shown in FIGS. 19A and 19B corresponds to the wiring VE1 extending to the cell array CA in the first embodiment.
  • the wiring VE1 illustrated in FIGS. 19A and 19B may be a wiring that supplies a high-level potential or a low-level potential instead of a constant potential.
  • the wiring VE1 functions as a first write word line or a first read word line.
  • the memory layer 60 has a wiring WCL and a wiring VE0.
  • the wiring WCL and the wiring VE0 extend in the Z direction (vertical direction), and are arranged in a matrix of p rows and R columns (R is an integer that depends on q and will be described later in detail) in a plan view.
  • R is an integer that depends on q and will be described later in detail
  • 19A and 19B the wiring WCL and the wiring VE0 provided in the i-th row and the s-th column (s is an integer of 1 or more and R or less) are replaced with the wiring WCL[i,s] and the wiring VE0[i,s], respectively. is shown.
  • the wiring WCL shown in FIGS. 19A and 19B functions as a write and read bit line.
  • 19A and 19B correspond to the wirings WCL[1] to WCL[n] extending over the cell array CA in Embodiment 1.
  • FIG. 19A and 19B correspond to the wirings WCL[1] to WCL[n] extending over the cell array CA in Embodiment 1.
  • the wiring VE0 illustrated in FIGS. 19A and 19B functions as a wiring for applying a constant potential.
  • a wiring VE0 shown in FIGS. 19A and 19B corresponds to the wiring VE0 extending to the cell array CA in the first embodiment.
  • One wiring WCL is electrically connected to two memory cells 10 in the memory layer 60_k.
  • One wiring VE 0 is electrically connected to two memory cells 10 .
  • the wiring WCL[i,s] is electrically connected to the memory cell 10[i,j] and the memory cell 10[i,j+1]. Specifically, the wiring WCL[i,s] is electrically connected to the memory cell 10[i,2 ⁇ s ⁇ 1]_k and the memory cell 10[i,2 ⁇ s]_k.
  • the wiring VE0[i, s+1] is electrically connected to the memory cells 10[i, j+1] and 10[i, j+2].
  • the memory cell [i, j] is electrically connected to the wiring VE0[i, s]
  • the memory cell [i, j+3] is electrically connected to the wiring VE0[i, s+2].
  • the s and j indicating the column position can be represented by (3.5) or (3.6) below when j is an odd number.
  • ⁇ s'' and ⁇ j'' which indicate the position of the column, can be represented by (3.7) or (3.8) below when j is an even number.
  • FIG. 20A shows a schematic cross-sectional view of memory cell 10[i,j] and memory cell 10[i,j+1] of storage layer 60_k.
  • FIG. 20B shows a circuit configuration example of FIG. 20A.
  • FIG. 20A a part of the cross-sectional schematic diagram is shown in an enlarged manner.
  • the memory cell 10[i, j] has a transistor F1, a transistor F2, a transistor F5, and a capacitor C5, like the cell IM described in the first embodiment.
  • a memory cell including three transistors and one capacitor is also called a 3Tr1C memory cell. Therefore, the memory cell 10 described in this embodiment is a 3Tr1C memory cell.
  • FIG. 20A illustrates a configuration example in which part of the wiring WDL[j] functions as the gate of the transistor F1. Further, the gate of the transistor F2 is electrically connected to the first terminal of the capacitor C5, the first terminal of the transistor F2 is electrically connected to the first terminal of the transistor F5, and the second terminal of the transistor F2 is connected to the wiring VE0[ i, s]. A first terminal of the transistor F5 is electrically connected to the wiring WCL[i,s].
  • a second terminal of the capacitor C5 is electrically connected to the wiring XCL[j].
  • FIG. 20A and the like show a configuration example in which part of the wiring XCL[j] functions as the second terminal of the capacitor C5.
  • a gate of the transistor F5 is electrically connected to the wiring VE1[j].
  • FIG. 20A and the like show a configuration example in which part of the wiring VE1[j] functions as the gate of the transistor F5.
  • FIG. 20A shows a configuration example in which part of the wiring WDL[j+1] functions as the gate of the transistor F1. Further, the gate of the transistor F2 is electrically connected to the first terminal of the capacitor C5, the first terminal of the transistor F2 is electrically connected to the first terminal of the transistor F5, and the second terminal of the transistor F2 is connected to the wiring VE0[ i, s+1]. A first terminal of the transistor F5 is electrically connected to the wiring WCL[i,s].
  • a second terminal of the capacitor C5 is electrically connected to the wiring XCL[j+1].
  • FIG. 20A and the like show a configuration example in which part of the wiring XCL[j+1] functions as the second terminal of the capacitor C5.
  • a gate of the transistor F5 is electrically connected to the wiring VE1[j+1].
  • FIG. 20A and the like show a configuration example in which part of the wiring VE1[j+1] functions as the gate of the transistor F5.
  • the first terminal of the capacitor C5 the first terminal of the transistor F1, and the gate of the transistor F2 are electrically connected and always have the same potential.
  • the region is called "node N".
  • transistors having back gates may be used as the transistors F1, F2, and F5.
  • the gate and the back gate are arranged so as to sandwich the semiconductor channel forming region between the gate and the back gate.
  • the gate and back gate are made of conductors.
  • a back gate can function like a gate. Further, by changing the potential of the back gate, the threshold voltage of the transistor can be changed.
  • the potential of the back gate may be the same as that of the gate, the ground potential, or any other potential.
  • the gate and back gate are made of conductors, they also have the function of preventing the electric field generated outside the transistor from acting on the semiconductor in which the channel is formed (especially the electrostatic shielding function against static electricity). That is, it is possible to prevent the electrical characteristics of the transistor from varying due to the influence of an external electric field such as static electricity. Further, by providing the back gate, the amount of change in the threshold voltage of the transistor before and after a bias thermal stress test (sometimes called a BT test) can be reduced.
  • a bias thermal stress test sometimes called a BT test
  • the influence of an external electric field is reduced and the off state can be stably maintained. Therefore, data written to the node N can be held stably.
  • the back gate By providing the back gate, the operation of the memory cell 10 is stabilized, and the reliability of the memory device including the memory cell 10 can be improved.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or an amorphous semiconductor can be used alone or in combination.
  • the semiconductor material for example, as described in the first embodiment, silicon, germanium, or the like can be used.
  • Compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may also be used.
  • transistors in which an oxide semiconductor, which is a kind of metal oxide, are used for semiconductor layers in which channels of the transistors F1, F2, and F5 are formed are preferable.
  • An oxide semiconductor has a bandgap of 2 eV or more, and thus has a significantly low off-state current. Therefore, power consumption of the memory cell 10 can be reduced. Therefore, the power consumption of the memory device 100 including the memory cells 10 can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the memory device 100 including the memory cell can also be called an "OS memory”.
  • the OS transistor operates stably even in a high-temperature environment and has little characteristic fluctuation.
  • the off current hardly increases even in a high temperature environment.
  • the off current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-current is less likely to decrease even in a high-temperature environment. Therefore, the OS memory can operate stably even in a high-temperature environment and obtain high reliability.
  • the conductor 242a (the conductor 242a1 and the conductor 242a2) including the region functioning as one of the source electrode and the drain electrode of the transistor F1 is the oxide 230 (the conductor 242a1 and the conductor 242a2) functioning as a semiconductor layer. extends beyond oxide 230a and oxide 230b). Therefore, the conductor 242 also functions as wiring.
  • each part of the top surface, side surface, and bottom surface of the conductor 242a is in electrical contact with the wiring WCL[i,s] extending in the Z direction.
  • the wiring WCL[i,s] is in direct contact with one or more selected from the top surface, side surface, and bottom surface of the conductor 242a, there is no need to provide a separate electrode for connection, thereby reducing the area occupied by the memory array 15. can. Also, the degree of integration of the memory cells 10 is improved, and the storage capacity of the storage device 100 can be increased. Note that the wiring WCL[i,s] is preferably in contact with two or more of the top surface, the side surface, and the bottom surface of the conductor 242a. The contact resistance between the wiring WCL[i,s] and the conductor 242a can be reduced by the wiring WCL[i,s] being in contact with multiple surfaces of the conductor 242a.
  • the conductor 242b (the conductor 242b1 and the conductor 242b2) including the region functioning as the second terminal of the transistor F1 extends over the oxide 230 (the oxide 230a and the oxide 230b) functioning as a semiconductor layer. are doing.
  • a conductor 366 is provided in contact with the lower surface of the conductor 242b.
  • the conductor 242b and the gate of the transistor F2 are electrically connected through the conductor 366.
  • the connection distance between the two can be shortened. Also, the number of wirings required for configuring the memory cell 10 can be reduced. Therefore, the area occupied by the memory cell 10 can be reduced. Therefore, the storage capacity and storage density of the storage device can be increased.
  • the second terminal of the transistor F5 is electrically connected to the wiring WCL[i, s] in a configuration similar to that of the second terminal of the transistor F1. Specifically, it is electrically connected to the wiring WCL[i,s] through a conductor including a region functioning as the second terminal of the transistor F5. Further, like the transistor F1, at least one part selected from the top surface, the side surface, and the bottom surface of the conductor is preferably in contact with the wiring WCL[i,s].
  • the second terminal of the transistor F2 may be electrically connected to the wiring VE0[i, s] in a structure similar to that of the first terminal of the transistor F1. Specifically, it may be electrically connected to the wiring VE0[i,s] through a conductor including a region functioning as the second terminal of the transistor F2. At least one part selected from the top surface, side surface, and bottom surface of the conductor is preferably in contact with the wiring VE0[i,s].
  • FIG. 21 shows an example of a cross-sectional configuration in which memory layers 60_1 to 60_5 are stacked.
  • FIG. 22 shows a circuit configuration example of FIG. 21 and 22, the memory cells 10[i,j] included in the memory layers 60_1 to 60_5 are indicated as memory cells 10[i,j]_1 to 10[i,j]_5. there is Further, the wiring WDL[j] included in the memory layer 60_5 is indicated as the wiring WDL[j]_5, the wiring XCL[j] included in the memory layer 60_5 is indicated as the wiring XCL[j]_5, and the wiring VE0[ included in the memory layer 60_5 is indicated. j] is shown as wiring VE0[j]_5.
  • the wiring WDL[j+1] included in the memory layer 60_5 is indicated as the wiring WDL[j+1]_5
  • the wiring XCL[j+1] included in the memory layer 60_5 is indicated as the wiring XCL[j+1]_5
  • the wiring VE0[ included in the memory layer 60_5. j+1] is shown as wiring VE0[j+1]_5.
  • 21 and 22 show a configuration example in which five memory layers 60 are stacked, but the number of layers of the memory layers 60 is not limited to five.
  • the memory capacity of the memory device 100 can be increased without increasing the area occupied by the memory cells 10 . Therefore, the area occupied by each bit is reduced, and a small storage device with a large storage capacity can be realized.
  • the sum of products can be calculated by the circuit configuration shown in FIG. Specifically, in FIG. 22, memory cells 10[i,j]_1 to 10[i,j]_5 and memory cells 10[i,j+1]_1 to 10[i,j+1]_5 , are used as arithmetic cells, and a current corresponding to the sum of products flows through the wiring WCL[i, s]. It can be used as an arithmetic circuit.
  • FIGS. 23A to 23D are a top view and cross-sectional views of a semiconductor device including the transistor 200a, the transistor 200b, the capacitor 150a, and the capacitor 150b.
  • the transistor 200a or the transistor 200b can be used for the transistors F1 and F2 described in the above embodiments. Further, the capacitor 150a and the capacitor 150b can be used for the capacitor C5 described in the above embodiment.
  • FIG. 23A is a plan view of the semiconductor device.
  • 23B to 23D are cross-sectional views of the semiconductor device.
  • FIG. 23B is a cross-sectional view of a portion indicated by a dashed-dotted line A1-A2 in FIG. 23A, a cross-sectional view of the transistors 200a and 200b in the channel length direction, and a cross-sectional view of the capacitors 150a and 150b.
  • FIG. 23C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG. 23A, and is a cross-sectional view of the transistor 200a in the channel width direction.
  • FIG. 23B is a cross-sectional view of a portion indicated by a dashed-dotted line A1-A2 in FIG. 23A, a cross-sectional view of the transistors 200a and 200b in the channel length direction, and a cross-sectional view of the capacitors 150a and 150b.
  • FIG. 23C is
  • 23D is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 23A, and is a cross-sectional view of the transistor 200a and the capacitor 150a in the channel width direction.
  • description of some components is omitted for clarity of the drawing.
  • the X direction shown in FIG. 23A is parallel to the channel length direction of the transistor 200a and the channel length direction of the transistor 200b.
  • a semiconductor device of one embodiment of the present invention includes an insulator 214 over a substrate (not illustrated), transistors 200a, 200b, capacitors 150a, and 150b over the insulator 214, and transistors 200a and 200b.
  • the insulator 214, the insulator 280, the insulator 282, and the insulator 285 function as interlayer films. At least part of each of the transistor 200a, the transistor 200b, the capacitor 150a, and the capacitor 150b is embedded in the insulator 280 as illustrated in FIG. 23B.
  • the transistor 200a and the transistor 200b each have an oxide 230 functioning as a semiconductor layer, a conductor 260 functioning as a first gate (also referred to as a top gate) electrode, and a second gate (also referred to as a back gate). It has a conductor 205 functioning as an electrode, a conductor 242a functioning as one of a source electrode and a drain electrode, and a conductor 242b functioning as the other of the source electrode and the drain electrode. It also has an insulator 253 and an insulator 254 that function as a first gate insulator. It also has an insulator 222 and an insulator 224 that act as a second gate insulator. Note that the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • the transistor 200a and the transistor 200b have the same structure, the transistor 200a and the transistor 200b are hereinafter referred to as the transistor 200 in the description of items common to the transistor 200a and the transistor 200b. sometimes.
  • the first gate electrode and the first gate insulating film are arranged in openings 258 formed in insulators 280 and 275 . That is, conductor 260 , insulator 254 , and insulator 253 are positioned within opening 258 .
  • Each of the capacitor 150a and the capacitor 150b includes a conductor 242b functioning as a lower electrode, insulators 275, 153, and 154 functioning as dielectrics, and a conductor 160 functioning as an upper electrode.
  • the capacitive element 150a and the capacitive element 150b each form an MIM (Metal-Insulator-Metal) capacitance.
  • the capacitive element 150a and the capacitive element 150b have the same configuration, hereinafter, when describing items common to the capacitive element 150a and the capacitive element 150b, the symbols added to the reference numerals are omitted, and the capacitive element 150b may be described as
  • the upper electrode of the capacitive element 150 and part of the dielectric are arranged in the opening 158 formed in the insulator 280 . That is, conductor 160 , insulator 154 , and insulator 153 are positioned within opening 158 .
  • the semiconductor device of one embodiment of the present invention also includes conductors 240 (the conductors 240a and 240b) that are electrically connected to the transistor 200 and function as plugs.
  • the conductor 240 has a region in contact with the conductor 242a.
  • the semiconductor device of one embodiment of the present invention includes the insulator 210 and the conductor 209 between the substrate (not shown) and the insulator 214 .
  • the conductor 209 is arranged to be embedded in the insulator 210 .
  • Conductor 209 has a region in contact with conductor 240 .
  • the semiconductor device of one embodiment of the present invention may include an insulator 212 between the insulator 210 and the conductor 209 and the insulator 214 .
  • a semiconductor device including the transistor 200 and the capacitor 150 described in this embodiment can be used as a memory cell of a memory device.
  • the conductor 240 may be electrically connected to the sense amplifier.
  • the capacitive element 150 can be provided without greatly increasing the area occupied in the plan view, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device shown in this embodiment has a line-symmetrical configuration with the dashed-dotted line A7-A8 shown in FIG. 23A as an axis of symmetry.
  • the conductor 242a serves also as one of the source electrode and the drain electrode of the transistor 200a and one of the source electrode and the drain electrode of the transistor 200b.
  • the transistor 200 includes an insulator 216 over the insulator 214, conductors 205 (conductors 205a and 205b) embedded in the insulator 216, and an insulator.
  • a conductor 260 (a conductor 260a and a conductor 260b) that overlaps with part of the oxide 230b, the insulator 222, the insulator 224, the oxide 230a, the oxide 230b, and the conductor 242a. and an insulator 275 disposed over the conductor 242b.
  • the oxide 230a and the oxide 230b are collectively referred to as the oxide 230 in some cases.
  • the conductor 242a and the conductor 242b are collectively referred to as the conductor 242 in some cases.
  • the insulator 280 and the insulator 275 are provided with openings 258 reaching the oxide 230b. That is, it can be said that the opening 258 has a region that overlaps with the oxide 230b. In addition, it can be said that the insulator 275 has an opening that overlaps with the opening of the insulator 280 . Also, an insulator 253 , an insulator 254 , and a conductor 260 are arranged in the opening 258 . That is, the conductor 260 has a region overlapping with the oxide 230b with the insulators 253 and 254 interposed therebetween.
  • a conductor 260 , an insulator 253 , and an insulator 254 are provided between the conductor 242 a and the conductor 242 b in the channel length direction of the transistor 200 .
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260 . Note that the top surface of the insulator 222 is exposed in a region of the opening 258 that does not overlap with the oxide 230, as shown in FIG. 23C.
  • the oxide 230 preferably has an oxide 230a overlying the insulator 224 and an oxide 230b overlying the oxide 230a.
  • the transistor 200 has a structure in which the oxide 230 has two layers of the oxide 230a and the oxide 230b stacked, the present invention is not limited to this.
  • a single layer of the oxide 230b or a layered structure of three or more layers may be provided, or each of the oxides 230a and 230b may have a layered structure.
  • the conductor 260 functions as a first gate electrode, and the conductor 205 functions as a second gate electrode.
  • Insulators 253 and 254 function as first gate insulators, and insulators 222 and 224 function as second gate insulators.
  • the conductor 242a functions as one of the source electrode and the drain electrode, and the conductor 242b functions as the other of the source electrode and the drain electrode.
  • At least part of the region of the oxide 230 overlapping with the conductor 260 functions as a channel formation region.
  • FIG. 25A shows an enlarged view of the vicinity of the channel formation region in FIG. 23B.
  • the distance L2 between the conductors 242a and 242b is preferably smaller than the width of the opening 258.
  • the width of the opening 258 is the distance L1 between the interface of the insulator 280 and the insulator 253 on the conductor 242a side and the interface of the insulator 280 and the insulator 253 on the conductor 242b side shown in FIG. 25A. handle.
  • channel etching of the conductors 242a and 242b is performed after the opening 258 is formed in this embodiment mode.
  • the distance L2 between the conductor 242a and the conductor 242b can be relatively easily adjusted to a very fine structure (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less). , or 10 nm or less, and 1 nm or more, or 5 nm or more).
  • the conductor 260 since the conductor 260 has a region with a distance L1 that is longer than the distance L2, it is possible to suppress a decrease in the conductivity of the conductor 260 located in the region with the distance L1 and allow the conductor 260 to function as a wiring. can.
  • the insulator 224, the oxide 230, the conductor 242, and the insulator 275 are placed in the opening having the insulator 222 as the bottom and the insulator 280 as the side. It can also be regarded as a shape in which part of the containing structure protrudes. Further, in the structure including the insulator 224, the oxide 230, the conductor 242, and the insulator 275, the region of the oxide 230 between the conductors 242a and 242b can be considered exposed.
  • an insulator 253 is provided in contact with the bottom and inner walls of the opening 258 . Therefore, the insulator 253 has a top surface of the insulator 222, a side surface of the insulator 224, a side surface of the oxide 230a, a top surface and side surfaces of the oxide 230b, side surfaces of the conductors 242a and 242b, side surfaces of the insulator 275, and insulation. It contacts at least a portion of each of the side surfaces of body 280 and the bottom surface of insulator 254 . An insulator 254 and a conductor 260 are stacked over the insulator 253 . Therefore, an insulator 253 , an insulator 254 , and a conductor 260 are provided to cover the conductor 242 and the insulator 275 partially protruding into the opening 258 .
  • a channel forming region is formed in the region of distance L2 in oxide 230b. Therefore, the channel formation region of the transistor 200 has a very fine structure. As a result, the ON current of the transistor 200 is increased, and the frequency characteristics can be improved.
  • opening 258 is not limited to the shape shown in FIG. 25A.
  • opening 258 may have a shape with equal distance L1 and distance L2.
  • the side surface of the conductor 242a and the side surface of the insulator 275 are substantially aligned with the side surface of the insulator 280.
  • the side surface of the conductor 242b and the side surface of the insulator 275 approximately match the side surface of the insulator 280.
  • FIG. With such a structure, manufacturing steps of a semiconductor device can be simplified and productivity can be improved.
  • the area can be reduced and the density can be increased.
  • FIG. 25B shows a configuration in which the side walls of the opening 258 are substantially perpendicular to the upper surface of the insulator 222
  • the present invention is not limited to this.
  • the sidewalls of opening 258 may be tapered. By tapering the side wall of the opening 258, coverage with the insulator 253 or the like is improved in subsequent steps, and defects such as voids can be reduced.
  • a tapered shape refers to a shape in which at least part of the side surface of the structure is inclined with respect to the substrate surface.
  • the side surfaces and the substrate surface (bottom surface) of the structure are not necessarily completely flat, and may be substantially planar with a fine curvature or substantially planar with fine unevenness.
  • the oxide 230b includes a region 230bc functioning as a channel formation region of the transistor 200, and regions 230ba and 230bb functioning as a source region or a drain region and provided to sandwich the region 230bc. have. At least a portion of the region 230bc overlaps the conductor 260 . In other words, the region 230bc is provided in a region between the conductors 242a and 242b. The region 230ba is provided so as to overlap with the conductor 242a, and the region 230bb is provided so as to overlap with the conductor 242b.
  • region 230bc functioning as a channel forming region is a high-resistance region with a lower carrier concentration because it has less oxygen vacancies or a lower impurity concentration than the regions 230ba and 230bb.
  • region 230bc can be said to be i-type (intrinsic) or substantially i-type.
  • the regions 230ba and 230bb functioning as a source region or a drain region have many oxygen vacancies or have a high impurity concentration such as hydrogen, nitrogen, or a metal element, so that the carrier concentration is increased and the resistance is lowered.
  • the regions 230ba and 230bb are n-type regions having a higher carrier concentration and a lower resistance than the region 230bc.
  • the mutually facing sides of the conductors 242a and 242b are preferably substantially perpendicular to the top surface of the oxide 230b.
  • the side end portion of the region 230ba formed under the conductor 242a on the side of the region 230bc is prevented from excessively receding from the side end portion of the conductor 242a on the side of the region 230bc.
  • the side end portion of the region 230ba on the side of the region 230bc recedes means that the side end portion of the region 230ba is located closer to the conductor 240 than the side surface of the conductor 242a on the side of the region 230bc.
  • the fact that the side end portion of the region 230bb on the side of the region 230bc recedes means that the side end portion of the region 230bb is positioned closer to the conductor 160 than the side surface of the conductor 242b on the side of the region 230bc.
  • the frequency characteristics of the transistor 200 can be improved, and the operation speed of the semiconductor device according to one embodiment of the present invention can be improved.
  • the semiconductor device according to one embodiment of the present invention is used as a memory cell of a memory device, the writing speed and the reading speed can be improved.
  • the carrier concentration of the region 230bc functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and 1 ⁇ 10 16 cm ⁇ 3 . It is more preferably less than 3 , more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 12 cm ⁇ 3 . Also, the lower limit of the carrier concentration of the region 230bc functioning as a channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • the carrier concentration is equal to or lower than the carrier concentration of the regions 230ba and 230bb and equal to or lower than the carrier concentration of the region 230bc.
  • a region may be formed. That is, the region functions as a junction region between the regions 230bc and 230ba or between the regions 230bc and 230bb.
  • the bonding region may have a hydrogen concentration equal to or lower than that of the regions 230ba and 230bb and equal to or higher than that of the region 230bc.
  • the bonding region may have oxygen vacancies equal to or less than those of the regions 230ba and 230bb and equal to or greater than those of the region 230bc.
  • FIG. 25A shows an example in which the regions 230ba, 230bb, and 230bc are formed in the oxide 230b
  • the present invention is not limited to this.
  • each of the above regions may be formed up to oxide 230a as well as oxide 230b.
  • the concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes for each region, and may change continuously within each region. In other words, the closer the region is to the channel formation region, the lower the concentrations of the metal elements and the impurity elements such as hydrogen and nitrogen.
  • a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 (the oxide 230a and the oxide 230b) including a channel formation region.
  • the bandgap of the metal oxide that functions as a semiconductor is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap.
  • the oxide 230 it is preferable to use, for example, metal oxides such as indium oxide, gallium oxide, and zinc oxide.
  • a metal oxide containing one or more selected from indium, the element M, and zinc Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • a metal oxide containing indium, the element M, and zinc is sometimes referred to as an In-M-Zn oxide.
  • the oxide 230 preferably has a laminated structure of multiple oxide layers with different chemical compositions.
  • the atomic ratio of the element M to the main component metal element is the same as the atomic ratio of the element M to the main component metal element in the metal oxide used for the oxide 230b. Larger is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. With this structure, diffusion of impurities and oxygen from structures formed below the oxide 230a to the oxide 230b can be suppressed.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxides 230a and 230b have a common element other than oxygen as a main component, the defect level density at the interface between the oxides 230a and 230b can be reduced.
  • the defect level density at the interface between the oxide 230a and the oxide 230b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can obtain high on-current and high frequency characteristics.
  • the neighboring composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the element M it is preferable to use gallium.
  • a metal oxide that can be used for the oxide 230a may be used as the oxide 230b.
  • the above atomic ratio is not limited to the atomic ratio of the deposited metal oxide, and the atomic ratio of the sputtering target used for the deposition of the metal oxide. may be
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystal oxide semiconductor
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (such as oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • the oxide 230b by using a crystalline oxide such as CAAC-OS as the oxide 230b, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, extraction of oxygen from the oxide 230b can be reduced even if heat treatment is performed, so that the transistor 200 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • a transistor including an oxide semiconductor if impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electrical characteristics are likely to vary, and reliability may be degraded.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen enters oxygen vacancies (hereinafter sometimes referred to as V OH ) to generate electrons serving as carriers. Therefore, if oxygen vacancies are included in the region where the channel is formed in the oxide semiconductor, the transistor has normally-on characteristics (a channel exists even if no voltage is applied to the gate electrode, and current flows through the transistor). flow characteristics). Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in a region where a channel is formed in the oxide semiconductor. In other words, the region in which the channel is formed in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • an insulator containing oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen) is provided in the vicinity of the oxide semiconductor, and heat treatment is performed so that the oxide semiconductor is converted from the insulator.
  • Oxygen can be supplied and oxygen vacancies and VOH can be reduced.
  • the on-state current or the field-effect mobility of the transistor 200 might decrease.
  • variations in the amount of oxygen supplied to the source region or the drain region within the substrate surface cause variations in the characteristics of the semiconductor device having transistors.
  • the conductor when oxygen supplied from the insulator to the oxide semiconductor diffuses into a conductor such as a gate electrode, a source electrode, or a drain electrode, the conductor is oxidized and the conductivity is impaired.
  • the electrical characteristics and reliability of the transistor may be adversely affected.
  • the region 230bc functioning as a channel formation region preferably has a reduced carrier concentration and is i-type or substantially i-type.
  • Region 230bb has a high carrier concentration and is preferably n-type.
  • oxygen vacancies and V OH in the oxide semiconductor region 230bc are preferably reduced.
  • the semiconductor device is configured such that the hydrogen concentration in the region 230bc is reduced, the oxidation of the conductors 242a, 242b, and 260 is suppressed, and the regions 230ba and 230bb are The configuration is such that the decrease in the hydrogen concentration is suppressed.
  • the insulator 253 preferably has a function of trapping hydrogen and fixing hydrogen. As shown in FIG. 23C, insulator 253 has a region that contacts region 230bc of oxide 230b. With this structure, the concentration of hydrogen in the region 230bc of the oxide 230b can be reduced. Therefore, the VOH in the region 230bc can be reduced and the region 230bc can be i-type or substantially i-type.
  • a metal oxide having an amorphous structure is an example of an insulator that has the function of capturing and fixing hydrogen.
  • metal oxides such as magnesium oxide or oxides containing one or both of aluminum and hafnium.
  • oxygen atoms have dangling bonds, and the dangling bonds sometimes have the property of capturing hydrogen or the property of fixing hydrogen. That is, it can be said that a metal oxide having an amorphous structure has a high ability to capture or fix hydrogen.
  • the insulator 253 and the insulator 153 of the capacitor 150 are formed using the same insulating film. That is, the insulator 253 and the insulator 153 have the same material. Also, the insulator 153 functions as a dielectric of the capacitor 150 . Therefore, insulator 153 preferably uses a high dielectric constant (high-k) material. At this time, insulator 253 includes a high-k material.
  • An example of a high-k material is an oxide containing one or both of aluminum and hafnium.
  • an oxide containing one or both of aluminum and hafnium is preferably used as the insulator 253, and an oxide having an amorphous structure and containing one or both of aluminum and hafnium is more preferably used. It is more preferable to use hafnium oxide having a structure.
  • hafnium oxide is used as the insulator 253 .
  • the insulator 253 is an insulator containing at least oxygen and hafnium.
  • the hafnium oxide has an amorphous structure.
  • insulator 253 has an amorphous structure.
  • barrier insulators against oxygen are preferably provided near the conductors 242a, 242b, and 260, respectively.
  • the insulators are the insulators 253, 254, and 275, for example.
  • a barrier insulator refers to an insulator having a barrier property.
  • the term "barrier property” refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also called gettering).
  • Barrier insulators against oxygen include oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • oxides of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
  • each of the insulator 253, the insulator 254, and the insulator 275 may have a single layer or a stacked layer of barrier insulators against oxygen.
  • the insulator 253 preferably has a barrier property against oxygen. Note that the insulator 253 should be at least less permeable to oxygen than the insulator 280 .
  • the insulator 253 has regions in contact with the side surface of the conductor 242a and the side surface of the conductor 242b. Since the insulator 253 has a barrier property against oxygen, the side surfaces of the conductors 242a and 242b are oxidized and formation of an oxide film on the side surfaces can be suppressed. Accordingly, a decrease in on-state current of the transistor 200 or a decrease in field-effect mobility can be suppressed.
  • the insulator 253 is provided in contact with the top surface and side surfaces of the oxide 230b, the side surface of the oxide 230a, the side surface of the insulator 224, and the top surface of the insulator 222. Since the insulator 253 has a barrier property against oxygen, oxygen can be suppressed from being released from the region 230bc of the oxide 230b when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxides 230a and 230b can be reduced.
  • the insulator 280 contains an excessive amount of oxygen, excessive supply of the oxygen to the oxides 230a and 230b can be suppressed. Therefore, excessive oxidation of the regions 230ba and 230bb and reduction in on-state current or reduction in field-effect mobility of the transistor 200 can be suppressed.
  • An oxide containing one or both of aluminum and hafnium has a barrier property against oxygen and can be suitably used as the insulator 253 .
  • the insulator 254 preferably has a barrier property against oxygen.
  • Insulator 254 is provided between region 230bc of oxide 230 and conductor 260 and between insulator 280 and conductor 260 .
  • diffusion of oxygen contained in the region 230bc of the oxide 230 into the conductor 260 and formation of oxygen vacancies in the region 230bc of the oxide 230 can be suppressed.
  • oxygen contained in the oxide 230 and oxygen contained in the insulator 280 diffuse into the conductor 260, so that oxidation of the conductor 260 can be suppressed.
  • the insulator 254 should be at least less permeable to oxygen than the insulator 280 .
  • silicon nitride is preferably used as the insulator 254 .
  • the insulator 254 is an insulator containing at least nitrogen and silicon.
  • the insulator 275 preferably has a barrier property against oxygen.
  • the insulator 275 is provided between the insulator 280 and the conductors 242a and 242b. With this structure, diffusion of oxygen contained in the insulator 280 to the conductors 242a and 242b can be suppressed. Therefore, the oxygen contained in the insulator 280 can prevent the conductors 242a and 242b from being oxidized to increase the resistivity and reduce the on-state current.
  • the insulator 275 may be at least less permeable to oxygen than the insulator 280 .
  • silicon nitride is preferably used as the insulator 275 .
  • the insulator 275 is an insulator containing at least nitrogen and silicon.
  • the barrier insulator against hydrogen is the insulator 275, for example.
  • Barrier insulators against hydrogen include oxides such as aluminum oxide, hafnium oxide, and tantalum oxide, and nitrides such as silicon nitride.
  • the insulator 275 may be a single layer or a stacked layer of the above barrier insulators against hydrogen.
  • the insulator 275 preferably has a barrier property against hydrogen.
  • the insulator 275 is arranged in contact with the side surface of the region 230ba of the oxide 230b and the side surface of the region 230bb of the oxide 230b. Also, the insulator 275 is arranged between the insulator 253 and the side surface of the region 230ba of the oxide 230b and the side surface of the region 230bb of the oxide 230b. Since the insulator 275 has a barrier property against hydrogen, the insulator 253 can suppress capture and adhesion of hydrogen in the regions 230ba and 230bb. Therefore, the regions 230ba and 230bb can be n-type.
  • the region 230bc functioning as a channel formation region can be i-type or substantially i-type, and the regions 230ba and 230bb functioning as a source region or a drain region can be n-type.
  • a semiconductor device having electrical characteristics can be provided. Further, with the above structure, even if the semiconductor device is miniaturized or highly integrated, it can have good electrical characteristics. For example, even if the distance L2 shown in FIG. 25A is 20 nm or less, 15 nm or less, 10 nm or less, or 7 nm or less, and is 2 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics can be obtained.
  • miniaturization of the transistor 200 can improve high-frequency characteristics. Specifically, the cutoff frequency can be improved.
  • the cutoff frequency of the transistor can be, for example, 50 GHz or higher, or 100 GHz or higher in a room temperature environment.
  • the insulator 253 functions as part of the gate insulator. As shown in FIG. 23B , the insulator 253 is provided in contact with a portion of the top surface and side surfaces of the insulator 275 and the side surfaces of the insulator 280 .
  • the thickness of the insulator 253 is preferably thin.
  • the thickness of the insulator 253 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 5.0 nm or less, more preferably 1.0 nm or more and less than 5.0 nm, further preferably 1.0 nm or more and 3.0 nm or less.
  • at least part of the insulator 253 may have a region with the thickness as described above.
  • the ALD method includes a thermal ALD method in which a precursor and a reactant react with only thermal energy, a PEALD method using a plasma-excited reactant, and the like.
  • PEALD method film formation can be performed at a lower temperature by using plasma, which is preferable in some cases.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with a high aspect ratio, to form films with few defects such as pinholes, and to improve coverage. There are effects such as excellent film formation and low temperature film formation. Therefore, the insulator 253 can be formed with a thin film thickness as described above with good coverage over the side surfaces of the opening formed in the insulator 280 and the like, the side ends of the conductor 242, and the like.
  • a film formed by the ALD method may contain more impurities such as carbon than films formed by other film formation methods.
  • impurities can be quantified using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES).
  • the insulator 254 functions as part of the gate insulator.
  • the insulator 254 preferably has a barrier property against hydrogen. Accordingly, impurities such as hydrogen contained in the conductor 260 can be prevented from diffusing into the oxide 230b.
  • the thickness of the insulator 254 is preferably thin.
  • the insulator 254 has a thickness of 0.1 nm to 5.0 nm, preferably 0.5 nm to 3.0 nm, more preferably 1.0 nm to 3.0 nm. In this case, at least part of the insulator 254 may have a region with the thickness as described above.
  • silicon nitride deposited by the PEALD method may be used as the insulator 254 .
  • the insulator 253 can also function as the insulator 254 .
  • the structure without the insulator 254 can simplify the manufacturing process of the semiconductor device and improve productivity.
  • the insulator 275 is provided to cover the insulator 224 , the oxides 230 a and 230 b , and the conductor 242 . Specifically, the insulator 275 has regions in contact with the side surfaces of the oxide 230b, the conductor 242a, and the conductor 242b.
  • the insulator 275 overlaps the conductor 242 in the opening 258 .
  • the physical distance between the conductor 242 and the conductor 260 can be increased, and the parasitic capacitance between the conductor 242 and the conductor 260 can be reduced. Therefore, a semiconductor device having good electrical characteristics can be provided.
  • the conductors 242a, 242b, and 260 it is preferable to use a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing diffusion of oxygen, or the like.
  • the conductive material include a conductive material containing nitrogen, a conductive material containing oxygen, and the like. Accordingly, a decrease in the conductivity of the conductors 242a, 242b, and 260 can be suppressed.
  • the conductors 242a, 242b, and 260 are conductive materials containing at least metal and nitrogen. become a body.
  • One or both of the conductors 242 and 260 may have a laminated structure.
  • each of the conductors 242a and 242b may have a two-layer laminated structure.
  • a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing diffusion of oxygen, or the like is preferably used for the layers (the conductors 242a1 and 242b1) in contact with the oxide 230b. Further, for example, as shown in FIG.
  • the conductor 260a when the conductor 260 has a laminated structure of a conductor 260a and a conductor 260b, the conductor 260a is made of a conductive material that is difficult to oxidize or has a function of suppressing the diffusion of oxygen. It is preferable to use a conductive material having
  • a crystalline oxide such as CAAC-OS as the oxide 230b in order to prevent the conductivity of the conductor 242 from decreasing.
  • a metal oxide that can be applied to the oxide 230 described above is preferably used.
  • CAAC-OS is an oxide having crystals, and the c-axis of the crystals is substantially perpendicular to the surface of the oxide or the formation surface of the oxide. Accordingly, extraction of oxygen from the oxide 230b by the conductor 242a or the conductor 242b can be suppressed. In addition, it is possible to suppress a decrease in the conductivity of the conductors 242a and 242b.
  • microwave treatment is performed in an atmosphere containing oxygen in a state where the conductors 242a and 242b are provided over the oxide 230b, so that oxygen vacancies in the region 230bc and VOH are reduced.
  • the microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma using microwaves or high frequencies such as RF, and the oxygen plasma can act. At this time, the region 230bc can also be irradiated with high frequency waves such as microwaves or RF.
  • V OH in the region 230bc can be divided into oxygen vacancies and hydrogen, the hydrogen can be removed from the region 230bc, and the oxygen vacancies can be compensated with oxygen. Therefore, the hydrogen concentration, oxygen vacancies, and VOH in the region 230bc can be reduced, and the carrier concentration can be lowered.
  • microwave treatment is preferably performed in an atmosphere containing oxygen.
  • an atmosphere containing oxygen By performing microwave treatment in an atmosphere containing oxygen through the insulator 253 in this manner, oxygen can be efficiently injected into the region 230bc.
  • the insulator 253 by arranging the insulator 253 so as to be in contact with the side surface of the conductor 242 and the surface of the region 230bc, it is possible to suppress injection of oxygen more than a necessary amount into the region 230bc and to suppress oxidation of the side surface of the conductor 242. .
  • the oxygen injected into the region 230bc has various forms such as oxygen atoms, oxygen molecules, and oxygen radicals (also called O radicals, atoms or molecules with unpaired electrons, or ions).
  • the oxygen injected into the region 230bc may be one or more of the forms described above, and oxygen radicals are particularly preferable.
  • the film quality of the insulator 253 can be improved, the reliability of the transistor 200 is improved.
  • oxygen vacancies and V OH can be selectively removed from the oxide semiconductor region 230bc to make the region 230bc i-type or substantially i-type. Furthermore, excessive supply of oxygen to the regions 230ba and 230bb functioning as source and drain regions can be suppressed, and the state of the n-type region before microwave treatment can be maintained. As a result, variations in the electrical characteristics of the transistor 200 can be suppressed, and variations in the electrical characteristics of the transistor 200 within the substrate surface can be suppressed.
  • a semiconductor device with little variation in transistor characteristics can be provided by adopting the configuration described above.
  • a semiconductor device with favorable frequency characteristics can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a curved surface may be provided between the side surface of the oxide 230b and the top surface of the oxide 230b. That is, the end of the side surface and the end of the upper surface may be curved (hereinafter also referred to as round shape).
  • the radius of curvature of the curved surface is preferably larger than 0 nm and smaller than the film thickness of the oxide 230b in the region overlapping with the conductor 242, or smaller than half the length of the region without the curved surface.
  • the radius of curvature of the curved surface is greater than 0 nm and less than or equal to 20 nm, preferably greater than or equal to 1 nm and less than or equal to 15 nm, and more preferably greater than or equal to 2 nm and less than or equal to 10 nm.
  • the heat treatment may be performed at, for example, 100° C. to 600° C., more preferably 350° C. to 550° C.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230 to reduce oxygen vacancies.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or inert gas. good.
  • heat treatment may be continuously performed in a nitrogen gas or inert gas atmosphere.
  • oxygen vacancies in the oxide 230 can be repaired with supplied oxygen. Furthermore, the supplied oxygen reacts with the hydrogen remaining in the oxide 230, so that the hydrogen can be removed as H 2 O (dehydrated). This can suppress recombination of hydrogen remaining in the oxide 230 with oxygen vacancies to form VOH .
  • the indium contained in the oxide 230 and the vicinity of the interface between the oxide 230 and the insulator 253 are dispersed. may be unevenly distributed.
  • the vicinity of the surface of the oxide 230 has an atomic ratio close to that of indium oxide or an atomic ratio close to that of In—Zn oxide.
  • the semiconductor device preferably has a structure in which entry of hydrogen into the transistor 200 is suppressed.
  • an insulator having a function of suppressing diffusion of hydrogen is preferably provided so as to cover the transistor 200 .
  • the insulator is the insulator 212, for example.
  • An insulator having a function of suppressing diffusion of hydrogen is preferably used as the insulator 212 . Accordingly, diffusion of hydrogen into the transistor 200 from below the insulator 212 can be suppressed. Note that an insulator that can be used for the insulator 275 described above may be used as the insulator 212 .
  • One or more selected from the insulator 212, the insulator 214, the insulator 282, and the insulator 285 prevents impurities such as water and hydrogen from diffusing into the transistor 200 from the substrate side or from above the transistor 200. It is preferable to function as a barrier insulating film to suppress. Accordingly, one or more selected from insulator 212, insulator 214, insulator 282, and insulator 285 are hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O , NO, or NO 2 ), and an insulating material having a function of suppressing diffusion of impurities such as copper atoms (thus, the above-described impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) (the above-described oxygen is difficult to permeate).
  • the insulators 212, 214, 282, and 285 are preferably insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and of oxygen; for example, aluminum oxide and magnesium oxide. , hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, or silicon oxynitride can be used.
  • the insulator 212 is preferably made of silicon nitride, which has a higher hydrogen barrier property.
  • the insulators 214, 282, and 285 are preferably made of aluminum oxide or magnesium oxide, which have high functions of trapping and fixing hydrogen.
  • impurities such as water and hydrogen can be prevented from diffusing from the substrate side to the transistor 200 side through the insulators 212 and 214 .
  • impurities such as water and hydrogen can be prevented from diffusing toward the transistor 200 from an interlayer insulating film or the like provided outside the insulator 285 .
  • diffusion of oxygen contained in the insulator 224 or the like to the substrate side through the insulators 212 and 214 can be suppressed.
  • oxygen contained in the insulator 280 or the like can be prevented from diffusing upward from the transistor 200 through the insulator 282 or the like. In this manner, the transistor 200 is surrounded by the insulator 212, the insulator 214, the insulator 282, and the insulator 285 which have a function of suppressing diffusion of impurities such as water and hydrogen and oxygen. is preferred.
  • the insulators 212, 214, 282, and 285 are preferably formed using an oxide having an amorphous structure.
  • metal oxides such as AlO x (x is any number greater than 0) or MgO y (y is any number greater than 0).
  • metal oxides having such an amorphous structure oxygen atoms have dangling bonds, and the dangling bonds sometimes have the property of capturing or fixing hydrogen.
  • hydrogen contained in the transistor 200 or present around the transistor 200 can be captured. can be fixed or fixed.
  • the transistor 200 it is preferable to capture or fix hydrogen contained in the channel formation region of the transistor 200 .
  • a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, the transistor 200 and a semiconductor device with favorable characteristics and high reliability can be manufactured.
  • the insulators 212, 214, 282, and 285 preferably have an amorphous structure, a region having a polycrystalline structure may be formed partially.
  • the insulator 212, the insulator 214, the insulator 282, and the insulator 285 may have a multilayer structure in which an amorphous layer and a polycrystalline layer are stacked.
  • a laminated structure in which a layer of polycrystalline structure is formed on a layer of amorphous structure may be used.
  • the insulators 212, 214, 282, and 285 may be deposited by sputtering, for example. Since the sputtering method does not require the use of molecules containing hydrogen in the deposition gas, the hydrogen concentrations of the insulators 212, 214, 282, and 285 can be reduced.
  • the film formation method is not limited to the sputtering method, and chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulse laser deposition (PLD) method, ALD method, etc. may be used as appropriate. .
  • the resistivity of the insulator 212 it may be preferable to lower the resistivity of the insulator 212 .
  • the insulator 212 can be the conductor 205, the conductor 242, the conductor 260, or the Charge-up of the conductor 240 can be alleviated in some cases.
  • the insulator 212 preferably has a resistivity of 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 280, and the insulator 285 preferably have a lower dielectric constant than the insulator 214.
  • the parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or holes may be used as appropriate.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260 .
  • the conductor 205 is preferably embedded in an opening formed in the insulator 216 . Also, part of the conductor 205 is embedded in the insulator 214 in some cases.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom and side walls of the opening.
  • the conductor 205b is provided so as to be embedded in a recess formed in the conductor 205a.
  • the height of the top surface of the conductor 205b approximately matches the height of the top surface of the conductor 205a and the height of the top surface of the insulator 216 .
  • the conductor 205a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, or NO 2 ), and copper atoms. It is preferable to use a conductive material having Alternatively, it is preferable to use a conductive material that has a function of suppressing diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • the conductor 205a By using a conductive material having a function of reducing diffusion of hydrogen for the conductor 205a, impurities such as hydrogen contained in the conductor 205b are diffused into the oxide 230 through the insulators 216 and 224. can prevent you from doing it.
  • a conductive material having a function of suppressing diffusion of oxygen for the conductor 205a it is possible to suppress a decrease in conductivity due to oxidation of the conductor 205b.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example. Therefore, as the conductor 205a, a single layer or a laminated layer of the above conductive material may be used.
  • the conductor 205a may be titanium nitride.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used for the conductor 205b.
  • tungsten may be used for the conductor 205b.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 .
  • Vth of the transistor 200 can be increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can make the drain current smaller when the potential applied to the conductor 260 is 0 V than when no potential is applied.
  • the electric resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electric resistivity. Also, the thickness of the insulator 216 is almost the same as that of the conductor 205 . Here, it is preferable to reduce the film thickness of the conductor 205 and the insulator 216 within the range allowed by the design of the conductor 205 . By reducing the thickness of the insulator 216, the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced; thus, diffusion of the impurities into the oxide 230 can be reduced. .
  • the conductor 205 is preferably provided larger than a region of the oxide 230 that does not overlap with the conductors 242a and 242b, as shown in FIG. 23A.
  • the conductor 205 preferably extends even in regions outside the ends of the oxides 230a and 230b in the channel width direction.
  • the conductor 205 and the conductor 260 preferably overlap with each other with an insulator interposed therebetween on the outside of the side surface of the oxide 230 in the channel width direction.
  • a transistor structure in which a channel formation region is electrically surrounded by an electric field of at least a first gate electrode is called a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification etc. can also be regarded as a type of Fin structure.
  • a Fin structure indicates a structure in which a gate electrode is arranged so as to cover at least two sides (specifically, for example, two sides, three sides, four sides or more) of a channel. .
  • the channel formation region can be electrically surrounded. Since the S-channel structure is a structure that electrically surrounds the channel forming region, it is substantially equivalent to a GAA (Gate All Around) structure or a LGAA (Lateral Gate All Around) structure. It can also be said.
  • the transistor 200 has an S-channel structure, a GAA structure, or an LGAA structure, a channel formation region formed at or near the interface between the oxide 230 and the gate insulator is the entire bulk of the oxide 230. can be done. Therefore, since the density of the current flowing through the transistor can be increased, an increase in the on-state current of the transistor or an increase in the field-effect mobility of the transistor can be expected.
  • transistor 200 in FIG. 23B is an S-channel transistor
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • a transistor structure that can be used in one embodiment of the present invention may be one or more selected from a planar structure, a Fin structure, and a GAA structure.
  • the conductor 205 is extended to function as wiring.
  • a structure in which a conductor functioning as a wiring is provided under the conductor 205 may be employed.
  • one conductor 205 does not necessarily have to be provided for each transistor.
  • the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 has a structure in which the conductor 205a and the conductor 205b are stacked; however, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure of three or more layers.
  • the insulator 222 and the insulator 224 function as gate insulators.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (for example, one or both of hydrogen atoms and hydrogen molecules). Further, the insulator 222 preferably has a function of suppressing diffusion of oxygen (eg, one or both of oxygen atoms and oxygen molecules). For example, the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen more than the insulator 224 does.
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials, is preferably used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the conductor 205 can be prevented from reacting with oxygen contained in the insulator 224 and the oxide 230 .
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on the above insulator.
  • the insulator 222 may be a single layer or a stack of insulators containing so-called high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • thinning of gate insulators may cause problems such as leakage current.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 222 for example, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr)TiO 3 (BST), which has a high dielectric constant, can be used.
  • PZT lead zirconate titanate
  • strontium titanate SrTiO 3
  • BST Ba, SrTiO 3
  • silicon oxide or silicon oxynitride may be used as appropriate.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the layered structure is not limited to a layered structure containing the same material, and may be a layered structure containing different materials.
  • the insulator 224 may be formed in an island shape so as to overlap with the oxide 230a.
  • the insulator 275 is in contact with the side surface of the insulator 224 and the top surface of the insulator 222 .
  • an island shape indicates a state in which two or more layers using the same material formed in the same step are physically separated.
  • the conductors 242a and 242b are provided in contact with the top surface of the oxide 230b.
  • the conductors 242a and 242b function as a source electrode and a drain electrode of the transistor 200, respectively.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and titanium. and a nitride containing aluminum is preferably used.
  • nitrides containing tantalum are particularly preferred.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • hydrogen contained in the oxide 230b or the like might diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like easily diffuses into the conductor 242a or the conductor 242b, and the diffused hydrogen 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like might be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 without the curved surface, the cross-sectional area of the conductor 242 in the cross section in the channel width direction as shown in FIG. 23D can be increased. Accordingly, the conductivity of the conductor 242 can be increased, and the on current of the transistor 200 can be increased.
  • the conductor 242a has an opening in the region between the transistor 200a and the transistor 200b.
  • a conductor 240 is arranged so as to overlap with the opening. With such a structure, the conductor 242a and the conductor 240 have a contact region. Thereby, the conductor 242a and the conductor 240 are electrically connected.
  • the sheet resistance of the oxide 230b in a region overlapping with the conductor 242a (the conductor 242b) is reduced.
  • the carrier concentration may increase. Therefore, the resistance of the oxide 230b in the region overlapping with the conductor 242a (the conductor 242b) can be reduced in a self-aligning manner.
  • the conductors 242a and 242b are preferably formed using a conductive film having compressive stress. This makes it possible to create a strain that expands in the direction of tension in the regions 230ba and 230bb (hereinafter sometimes referred to as tensile strain). By stably forming VOH by tensile strain, the regions 230ba and 230bb can be made into stable n-type regions.
  • the compressive stress of the conductor 242a is the stress that tends to relax the compressed shape of the conductor 242a, and is the stress that has a vector in the direction from the center to the end of the conductor 242a. The same applies to the compressive stress of the conductor 242b.
  • the magnitude of the compressive stress of the conductor 242a is, for example, 500 MPa or more, preferably 1000 MPa or more, more preferably 1500 MPa or more, and even more preferably 2000 MPa or more. Note that the magnitude of the stress of the conductor 242a may be determined by measuring the stress of a sample obtained by forming a conductive film used for the conductor 242a over a substrate. The same applies to the magnitude of the compressive stress that the conductor 242b has. Nitride containing tantalum is an example of a conductor having the magnitude of compressive stress described above.
  • Strains are formed in the regions 230ba and 230bb by the action of the compressive stress of the conductors 242a and 242b.
  • the strain is a strain (tensile strain) expanded in the direction of tension by the action of the compressive stress of the conductors 242a and 242b.
  • the strain corresponds to stretching of the CAAC structure in a direction perpendicular to the c-axis.
  • oxygen vacancies are likely to be formed in the strain.
  • VOH since hydrogen is likely to be incorporated into the strain, VOH is likely to be formed. Therefore, in the strain, oxygen vacancies and VOH are likely to be formed, and these tend to have a stable structure.
  • the regions 230ba and 230bb become stable n-type regions with high carrier concentrations.
  • the present invention is not limited to this.
  • a similar strain may form in oxide 230a.
  • the conductor 242 has a laminated structure of two layers. Specifically, the conductor 242a has a conductor 242a1 and a conductor 242a2 on the conductor 242a1. Similarly, conductor 242b has conductor 242b1 and conductor 242b2 above conductor 242b1. At this time, the conductor 242a1 and the conductor 242b1 are arranged on the side in contact with the oxide 230b.
  • the conductor 242a1 and the conductor 242b1 may be collectively referred to as the lower layer of the conductor 242. Further, the conductor 242a2 and the conductor 242b2 may be collectively referred to as an upper layer of the conductor 242 in some cases.
  • the lower layers of the conductor 242 are preferably made of a conductive material that is resistant to oxidation. Accordingly, it is possible to prevent the lower layer of the conductor 242 from being oxidized and the conductivity of the conductor 242 from decreasing. Note that the lower layer of the conductor 242 may have a property of easily absorbing (releasing) hydrogen. As a result, hydrogen in the oxide 230 diffuses into the lower layer of the conductor 242, so that the hydrogen concentration in the oxide 230 can be reduced. Therefore, the transistor 200 can have stable electrical characteristics.
  • the lower layer of the conductor 242 preferably has a large compressive stress as described above, and preferably has a larger compressive stress than the upper layer of the conductor 242 .
  • the regions 230ba and 230bb in contact with the lower layer of the conductor 242 can be made stable n-type regions with high carrier concentration.
  • the upper layers of the conductor 242 (the conductor 242a2 and the conductor 242b2) preferably have higher conductivity than the lower layers of the conductor 242 (the conductor 242a1 and the conductor 242b1).
  • the thickness of the upper layer of the conductor 242 may be larger than the thickness of the lower layer of the conductor 242 .
  • at least part of the upper layer of the conductor 242 may have a region with higher conductivity than the lower layer of the conductor 242 .
  • the upper layer of the conductor 242 is preferably made of a conductive material with a lower resistivity than the lower layer of the conductor 242 . Thereby, a semiconductor device in which wiring delay is suppressed can be manufactured.
  • the upper layer of the conductor 242 may have the property of easily absorbing hydrogen. As a result, hydrogen absorbed in the lower layer of the conductor 242 diffuses into the upper layer of the conductor 242, so that the hydrogen concentration in the oxide 230 can be further reduced. Therefore, the transistor 200 can have stable electrical characteristics.
  • one or more selected from constituent elements, chemical compositions, and film formation conditions may be different for the lower layer of the conductor 242 and the upper layer of the conductor 242. .
  • tantalum nitride or titanium nitride can be used as the lower layers of the conductors 242 (the conductors 242a1 and 242b1), and tungsten can be used as the upper layers of the conductors 242 (the conductors 242a2 and 242b2).
  • the conductor 242a1 and the conductor 242b1 are conductors containing tantalum or titanium and nitrogen. With such a structure, oxidation of the lower layer of the conductor 242 and reduction in conductivity of the conductor 242 can be suppressed.
  • the conductor 242a2 is surrounded by the insulator 275 having a barrier property against oxygen and the conductor 242a1 having a property that is not easily oxidized, and the insulator 275 having a barrier property against oxygen surrounds the conductor 242b2. , and a conductor 242b1 that is resistant to oxidation. Therefore, a semiconductor device in which the conductor 242a2 and the conductor 242b2 are prevented from being oxidized and wiring delay is suppressed can be manufactured.
  • a nitride containing tantalum eg, tantalum nitride
  • a nitride containing titanium eg, titanium nitride
  • titanium nitride titanium nitride
  • the top layer of conductor 242 can be more conductive than the bottom layer of conductor 242 . Therefore, since the contact resistance with the conductor 240 provided in contact with the top surface of the conductor 242 can be reduced, a semiconductor device in which wiring delay is suppressed can be manufactured.
  • the present invention is not limited to this.
  • the lower layer of the conductor 242 and the upper layer of the conductor 242 may use conductive materials having the same constituent elements and different chemical compositions. At this time, the lower layer of the conductor 242 and the upper layer of the conductor 242 can be continuously formed without being exposed to the atmospheric environment. By forming the film without exposure to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the surface of the lower layer of the conductor 242, and the vicinity of the interface between the lower layer of the conductor 242 and the upper layer of the conductor 242 can be prevented. can be kept clean.
  • a nitride containing tantalum with a high nitrogen to tantalum atomic ratio is used for the lower layer of the conductor 242
  • a tantalum containing nitride with a low nitrogen to tantalum atomic ratio is used for the upper layer of the conductor 242 .
  • the lower layer of the conductor 242 tantalum with an atomic ratio of nitrogen to tantalum of 1.0 to 2.0, preferably 1.1 to 1.8, more preferably 1.2 to 1.5
  • the upper layer of the conductor 242 has an atomic ratio of nitrogen to tantalum of 0.3 to 1.5, preferably 0.5 to 1.3, more preferably 0.6 to 1.0. of tantalum-containing nitride is used.
  • the oxidation of the nitride containing tantalum can be suppressed.
  • the oxidation resistance of the nitride containing tantalum can be enhanced.
  • diffusion of oxygen into the nitride containing tantalum can be suppressed. Therefore, it is preferable to use a nitride containing tantalum, which has a high atomic ratio of nitrogen to tantalum, for the lower layer of the conductor 242 . This can prevent the formation of an oxide layer between the lower layer of the conductor 242 and the oxide 230 or reduce the thickness of the oxide layer.
  • a nitride containing tantalum by lowering the atomic ratio of nitrogen to tantalum, the resistivity of the nitride can be lowered. Therefore, it is preferable to use a nitride containing tantalum, which has a low atomic ratio of nitrogen to tantalum, for the top layer of the conductor 242 . Accordingly, a semiconductor device in which wiring delay is suppressed can be manufactured.
  • the concentrations of tantalum and nitrogen detected in each layer are not limited to stepwise changes in each layer, but are continuously changed in the region between the upper layer and the lower layer ( (also called gradation). That is, the closer the region of the conductor 242 to the oxide 230, the higher the atomic ratio of nitrogen to tantalum. Therefore, the atomic ratio of nitrogen to tantalum in the region below conductor 242 is preferably higher than the atomic ratio of nitrogen to tantalum in the region above conductor 242 .
  • the transistor 200 shows the structure in which the conductors 242 are stacked in two layers, the present invention is not limited to this.
  • the conductor 242 may be provided as a single layer or a laminated structure of three or more layers.
  • an ordinal number may be assigned in order of formation for distinction.
  • the conductor 260 is arranged so that its upper surface is substantially level with the top of the insulator 254 , the top of the insulator 253 , and the top of the insulator 280 .
  • a conductor 260 functions as a first gate electrode of the transistor 200 .
  • the conductor 260 preferably has a conductor 260a and a conductor 260b disposed over the conductor 260a.
  • the conductor 260a is preferably arranged to wrap the bottom and side surfaces of the conductor 260b.
  • the conductor 260 has a two-layer structure of conductors 260a and 260b, but may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a preferably uses a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, or copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen is preferably used.
  • the conductor 260a has a function of suppressing the diffusion of oxygen
  • oxygen diffused from the insulator 280 side can suppress oxidation of the conductor 260b and a decrease in conductivity.
  • Titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used as the conductive material having a function of suppressing diffusion of oxygen, for example.
  • the conductor 260 is formed so as to fill the opening 258 provided extending in the channel width direction, and the conductor 260 is also provided extending in the channel width direction. Accordingly, when a plurality of transistors 200 are provided, the conductor 260 can also function as a wiring. In this case, the insulators 253 and 254 are also provided to extend along with the conductor 260 .
  • the conductor 260 since the conductor 260 also functions as wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 260b can use a conductive material whose main component is tungsten, copper, or aluminum. Further, the conductor 260b may have a layered structure, for example, a layered structure of titanium or titanium nitride and any of the above conductive materials.
  • the conductor 260 is formed in a self-aligned manner so as to fill the opening 258 formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably placed in the region between the conductors 242a and 242b without being aligned.
  • the height of the bottom surface of the region of the conductor 260 where the conductor 260 and the oxide 230b do not overlap with each other is based on the bottom surface of the insulator 222 in the channel width direction of the transistor 200.
  • the height is preferably less than the height of the bottom surface of oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the top surface of the channel formation region of the oxide 230b with the insulator 253 or the like interposed therebetween. Easier to work on the whole. Therefore, the on current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided over the insulator 275, and openings are formed in regions where the insulator 253, the insulator 254, and the conductor 260 are provided. Also, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance generated between wirings can be reduced.
  • the insulator 280 is preferably provided using a material similar to that of the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen that is released by heating can be easily formed.
  • the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the insulator 280 .
  • impurities such as water or hydrogen
  • an oxide containing silicon such as silicon oxide or silicon oxynitride may be used as appropriate for the insulator 280 .
  • the insulator 282 is arranged so as to be in contact with at least part of the upper surface of each of the conductor 260 , the insulator 253 , the insulator 254 and the insulator 280 .
  • the insulator 282 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water or hydrogen into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses permeation of oxygen.
  • an insulator such as a metal oxide having an amorphous structure such as aluminum oxide may be used. In this case, the insulator 282 is an insulator containing at least oxygen and aluminum.
  • the insulator 282 having a function of capturing impurities such as hydrogen in contact with the insulator 280, impurities such as hydrogen contained in the insulator 280 and the like can be captured.
  • impurities such as hydrogen contained in the insulator 280 and the like can be captured.
  • the insulator 282 it is preferable to form an aluminum oxide film by a sputtering method, and it is more preferable to form an aluminum oxide film by a pulse DC sputtering method using an aluminum target in an atmosphere containing oxygen gas.
  • a pulse DC sputtering method By using the pulse DC sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • RF (Radio Frequency) power may be applied to the substrate.
  • the amount of oxygen injected into layers below the insulator 282 can be controlled by the amount of RF power applied to the substrate.
  • the smaller the RF power the smaller the amount of oxygen injected into a layer below the insulator 282, and the oxygen amount is likely to be saturated even if the thickness of the insulator 282 is thin. Also, the amount of oxygen injected into the layer below the insulator 282 increases as the RF power increases.
  • RF power is, for example, 0 W/cm 2 or more and 1.86 W/cm 2 or less.
  • the amount of oxygen suitable for the characteristics of the transistor can be changed and implanted depending on the RF power when the insulator 282 is formed. Therefore, the amount of oxygen suitable for improving the reliability of the transistor can be implanted.
  • the RF frequency is preferably 10 MHz or higher. It is typically 13.56 MHz. The higher the RF frequency, the smaller the damage to the substrate.
  • FIGS. 23A to 23D and the like show a structure in which the insulator 282 is a single layer, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 282 may have a laminated structure of two layers.
  • the upper and lower layers of insulator 282 may be formed of the same material by different methods.
  • the RF power applied to the substrate when forming the lower layer of the insulator 282 and the the RF power applied to the substrate when depositing the upper layer of the insulator 282 is preferably different, and the RF power applied to the substrate when depositing the lower layer of the insulator 282 is different from the RF power applied to the substrate when depositing the upper layer of the insulator 282. It is more preferably lower than the RF power applied to the substrate during film formation.
  • the lower layer of the insulator 282 is deposited with RF power applied to the substrate of 0 W/cm 2 or more and 0.62 W/cm 2 or less, and the RF power of the upper layer of the insulator 282 applied to the substrate is 1.0 W/cm 2 or more.
  • a film is formed at 86 W/cm 2 or less.
  • the lower layer of the insulator 282 is deposited with an RF power of 0 W/cm 2 applied to the substrate, and the upper layer of the insulator 282 is deposited with an RF power of 0.31 W/cm 2 applied to the substrate. do.
  • the insulator 282 can have an amorphous structure and the amount of oxygen supplied to the insulator 280 can be adjusted.
  • the RF power applied to the substrate when forming the lower layer of the insulator 282 may be higher than the RF power applied to the substrate when forming the upper layer of the insulator 282 .
  • the lower layer of the insulator 282 is deposited with RF power applied to the substrate of 1.86 W/cm 2 or less
  • the upper layer of the insulator 282 is deposited with the RF power applied to the substrate of 0 W/cm 2 or more.
  • a film is formed at 62 W/cm 2 or less.
  • the lower layer of the insulator 282 is deposited with an RF power of 1.86 W/cm 2 applied to the substrate, and the upper layer of the insulator 282 is deposited with an RF power of 0.62 W/cm 2 applied to the substrate. form a film.
  • the amount of oxygen supplied to the insulator 280 can be increased.
  • the thickness of the lower layer of the insulator 282 is 1 nm to 20 nm, preferably 1.5 nm to 15 nm, more preferably 2 nm to 10 nm, further preferably 3 nm to 8 nm.
  • the lower layer of the insulator 282 can have an amorphous structure regardless of RF power.
  • the upper layer of the insulator 282 tends to have an amorphous structure, and the insulator 282 can have an amorphous structure.
  • the lower layer of the insulator 282 and the upper layer of the insulator 282 have a laminated structure including the same material, but the present invention is not limited to this.
  • the lower layer of insulator 282 and the upper layer of insulator 282 may be laminated structures containing different materials.
  • Capacitor 150 26A shows an enlarged view of the capacitor 150 and its vicinity in FIG. 23B, and FIG. 26B shows an enlarged view of the capacitor 150 and its vicinity in FIG. 23D.
  • the capacitive element 150 has a conductor 242b, an insulator 275, an insulator 153, an insulator 154, and a conductor 160 (a conductor 160a and a conductor 160b).
  • the conductor 242b functions as one of a pair of electrodes (also referred to as a lower electrode) of the capacitor 150, the conductor 160 functions as the other of the pair of electrodes (also referred to as an upper electrode) of the capacitor 150, and the insulator 275,
  • the insulators 153 and 154 function as dielectrics of the capacitor 150 .
  • the insulator 153 , the insulator 154 , the conductor 160 a and the conductor 160 b are arranged in an opening 158 provided in the insulator 280 .
  • the insulator 153 is provided over the insulator 275
  • the insulator 154 is provided over the insulator 153
  • the conductor 160a is provided over the insulator 154
  • the conductor 160b is provided over the conductor 160a.
  • the insulator 153, the insulator 154, the conductor 160a, and the conductor 160b that form the capacitor 150 correspond to the insulator 253, the insulator 254, the conductor 260a, and the conductor that form the transistor 200. It can be formed using the same material and in the same process as the conductor 260b. Therefore, the insulator 153 preferably contains the same insulating material as the insulator 253, and the description of the insulator 253 can be referred to for details.
  • the insulator 154 preferably contains the same insulating material as the insulator 254, and the description of the insulator 254 can be referred to for details.
  • the conductor 160a preferably contains the same conductive material as the conductor 260a, and the description of the conductor 260a can be referred to for details.
  • the conductor 160b preferably contains the same conductive material as the conductor 260b, and the description of the conductor 260b can be referred to for details.
  • the insulator 153, the insulator 154, the conductor 160a, and the conductor 160b are formed using the same material and in the same process as the insulator 253, the insulator 254, the conductor 260a, and the conductor 260b, respectively, so that the semiconductor device can be manufactured. , the number of steps can be reduced.
  • the opening 158 is provided in the insulator 280 so as to reach the insulator 275 . That is, it can be said that the opening 158 has a region overlapping with the insulator 275 .
  • a region where the conductor 160 in the opening 158 and the conductor 242b intersect functions as the capacitive element 150.
  • This region has an overlapping region with oxide 230 b that functions as transistor 200 .
  • the capacitor 150 can be provided without excessively increasing the area occupied by the transistor 200 .
  • miniaturization or high integration of the semiconductor device can be achieved. For example, when the semiconductor device according to one embodiment of the present invention is used as a memory cell of a memory device, memory capacity per unit area can be increased.
  • the conductor 242b can also serve as the lower electrode of the capacitor 150 and the other of the source electrode and the drain electrode of the transistor 200 . Therefore, part of the manufacturing process of the transistor 200 can be used in the manufacturing process of the capacitor 150, so that the semiconductor device can be manufactured with high productivity.
  • the end of the conductor 242b on the capacitive element 150 side is preferably located outside the end of the oxide 230.
  • the conductor 242b covers the side surface of the oxide 230 on the capacitor 150 side. Since the conductor 242b functions as one of the pair of electrodes of the capacitor 150, the area over which the pair of electrodes of the capacitor 150 overlap can be increased. Therefore, the capacitance value of the capacitive element 150 can be increased.
  • an insulator 224, an oxide 230, a conductor 242, and an insulator 224, an oxide 230, a conductor 242, and an insulator 224, an oxide 230, a conductor 242, and an insulator 242 are placed in an opening having an insulator 222 as a bottom surface and an insulator 280 as a side surface, as shown in FIGS. 26A and 26B. It can also be regarded as a shape in which part of the structure including 275 protrudes. Note that in the opening 158, unlike the opening 258, the top surface of the oxide 230b is covered with the conductor 242b and the insulator 275;
  • insulators 153 are provided in contact with the bottom and inner walls of opening 158 . Therefore, the insulator 153 is in contact with the top surface of the insulator 275 and the side surface of the insulator 280 .
  • An insulator 154 is provided over the insulator 153 in contact with the top surface of the insulator 153 , and a conductor 160 is provided in contact with the top surface of the insulator 154 . Therefore, the insulator 153 , the insulator 154 , and the conductor 160 are provided to cover the conductor 242 b and the insulator 275 partially protruding into the opening 158 .
  • the upper surface of the conductor 242b and the side surface of the conductor 242b on the side different from the conductor 242a (A1 side of the capacitor 150b), the A5 side of the conductor 242b, and the A6 side of the conductor 242b. and the insulator 154 are provided to face each other. Accordingly, since the capacitive element 150 can be formed on the four surfaces of the conductor 242b, the capacitance per unit area of the capacitive element 150 can be increased. Therefore, miniaturization or high integration of the semiconductor device can be achieved.
  • the capacitive element 150 may have, for example, the shape shown in FIG. 27A. Specifically, a side surface of the opening 158 on a side different from the conductor 242a (a side surface on the A1 side in the capacitor 150a and a side surface on the A2 side in the capacitor 150b) overlaps with the oxide 230b. may In addition, the conductor 160 is provided to face the top surface of the conductor 242b, the side surface of the conductor 242b on the A5 side, and the side surface of the conductor 242b on the A6 side with the insulators 153 and 154 interposed therebetween.
  • the capacitive element 150 can be formed on the three surfaces of the conductor 242b.
  • the capacitive element 150 may have, for example, the shape shown in FIG. 27B.
  • opening 158 may be provided in a region that does not overlap oxide 230b.
  • 26A, 27A, and 27B show a configuration in which the side walls of the opening 158 are substantially perpendicular to the upper surface of the insulator 222, but the present invention is not limited to this.
  • the sidewalls of opening 158 may be tapered. Although the details will be described later, the opening 258 and the opening 158 are formed in the same process. For example, as shown in FIG. 25C, if the sidewalls of opening 258 are tapered, the sidewalls of opening 158 are also tapered. By tapering the side wall of the opening 158, coverage with the insulator 153 or the like is improved in subsequent steps, and defects such as voids can be reduced.
  • the conductor 160 is formed to fill an opening 158 extending in the channel width direction of the transistor 200, and the conductor 160 is also provided extending in the channel width direction of the transistor 200. there is Accordingly, when a plurality of transistors 200 and capacitors 150 are provided, the conductor 160 can also function as a wiring. In this case, the insulators 153 and 154 are also provided to extend along with the conductor 160 .
  • the insulator 275 , the insulator 153 and the insulator 154 function as dielectrics of the capacitive element 150 .
  • a region of the insulator 153 that functions as the dielectric of the capacitor 150 is sandwiched between the insulator 275 and the insulator 154 .
  • a region 230bb of the oxide 230b is a region with reduced resistance. Therefore, region 230bb of oxide 230b may function as the bottom electrode of capacitive element 150 . At this time, the area where the pair of electrodes of the capacitor 150 overlap can be increased. Therefore, the capacitance value of the capacitive element 150 can be increased.
  • the conductor 240 is provided in contact with the inner walls of the openings of the insulator 285, the insulator 282, the insulator 280, the insulator 275, the conductor 242a, the insulator 222, the insulator 216, the insulator 214, and the insulator 212. ing. In addition, the conductor 240 has a region in contact with the top surface of the conductor 209 .
  • the conductor 240 functions as a plug or wiring for electrically connecting circuit elements such as switches, transistors, capacitive elements, inductors, resistive elements, and diodes, wirings, electrodes, or terminals with the transistor 200. .
  • the conductor 240 preferably has a laminated structure of conductors 240a and 240b.
  • the conductor 240 can have a structure in which a conductor 240a is provided in contact with the inner wall of the opening, and a conductor 240b is provided inside. That is, the conductor 240 a is arranged near the insulator 285 , the insulator 282 , the insulator 280 , the insulator 275 , the conductor 242 a , the insulator 222 , the insulator 216 , the insulator 214 , and the insulator 212 .
  • the conductor 240a it is preferable to use a conductive material having a function of suppressing permeation of impurities such as water or hydrogen.
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer.
  • impurities such as water or hydrogen contained in a layer above the insulator 282 can be prevented from entering the oxide 230 through the conductor 240 .
  • the conductor 240 since the conductor 240 also functions as wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 240b can use a conductive material whose main component is tungsten, copper, or aluminum.
  • the transistor 200 shows the structure in which the conductor 240a and the conductor 240b are stacked as the conductor 240
  • the conductor 240 may be provided as a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be assigned in order of formation for distinction.
  • the height of the top surface of the conductor 240 may be higher than the height of the top surface of the insulator 285 .
  • FIG. 24 shows an enlarged view of the area where the conductor 240 and the conductor 242a are in contact and the vicinity thereof.
  • conductor 240 in the A1-A2 direction, has a region with width W1 and a region with width W2.
  • the width W1 corresponds to, for example, the distance between the interface between the insulator 280 and the conductor 240a on the transistor 200a side and the interface between the insulator 280 and the conductor 240a on the transistor 200b side.
  • the width W2 corresponds to the width of the opening of the conductor 242a.
  • the width W1 is preferably larger than the width W2.
  • the conductor 240 is in contact with at least part of the top surface and part of the side surface of the conductor 242a. Therefore, the area of the region where the conductor 240 and the conductor 242a are in contact can be increased.
  • the contact between the conductor 240 and the conductor 242a is sometimes called a topside contact.
  • the conductor 240 may contact a portion of the lower surface of the conductor 242a. With this structure, the area of the region where the conductor 240 and the conductor 242a are in contact can be further increased.
  • the conductor 209 functions as a part of circuit elements such as switches, transistors, capacitive elements, inductors, resistive elements, and diodes, wiring, electrodes, or terminals.
  • the insulator 210 functions as an interlayer film.
  • an insulator that can be used for the insulators 214, 216, or the like may be used.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), and resin substrates.
  • semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates containing silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • semiconductor substrate having an insulator region inside the semiconductor substrate described above such as an SOI (Silicon On Insulator) substrate.
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Alternatively, a substrate including a metal nitride, a substrate including a metal oxide, or the like can be used. Further examples include a substrate in which an insulator substrate is provided with a conductor or a semiconductor, a substrate in which a semiconductor substrate is provided with a conductor or an insulator, a substrate in which a conductor substrate is provided with a semiconductor or an insulator, and the like. Alternatively, those substrates provided with elements may be used. Elements provided over the substrate include a capacitor, a resistance element, a switch element, a light-emitting element, and a memory element.
  • insulator>> Examples of insulators include insulating oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, metal nitride oxides, and the like.
  • Insulators with a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon. and hafnium, or a nitride containing silicon and hafnium.
  • Insulators with a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and air. There are silicon oxide with pores, resin, and the like.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • a single layer or stack of insulators including lanthanum, neodymium, hafnium, or tantalum may be used.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • An insulator that functions as a gate insulator preferably has a region containing oxygen that is released by heating. For example, by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen that is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from among the above, an alloy containing the above-described metal elements as a component, or an alloy or the like in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred. Also, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure in which the material containing the metal element described above and the conductive material containing oxygen are combined may be used.
  • a laminated structure may be employed in which the material containing the metal element described above and the conductive material containing nitrogen are combined.
  • a laminated structure may be employed in which the material containing the metal element described above, the conductive material containing oxygen, and the conductive material containing nitrogen are combined.
  • a stacked-layer structure in which the above-described material containing the metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed.
  • a conductive material containing the metal element and nitrogen described above may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide (oxide semiconductor) that functions as a semiconductor is preferably used as the oxide 230 .
  • Metal oxides applicable to the oxide 230 according to the present invention are described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, etc. may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other applicable elements for element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt.
  • the element M a plurality of the above-described elements may be combined in some cases.
  • the element M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) is preferably used for a semiconductor layer of a transistor.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as IAZO
  • IAZO indium (In), aluminum (Al), gallium (Ga), and zinc
  • IAGZO or IGAZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) may be used for the semiconductor layer.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • oxides containing indium (In), gallium (Ga), and zinc (Zn) will be described as examples of metal oxides. Note that an oxide containing indium (In), gallium (Ga), and zinc (Zn) is sometimes called an In--Ga--Zn oxide.
  • Crystal structures of oxide semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), CAC (cloud-aligned composite), single crystal, and polycrystal. (poly crystal).
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • it can be evaluated using an XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement.
  • the GIXD method is also called a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement may be simply referred to as the XRD spectrum.
  • the shape of the peak of the XRD spectrum is almost bilaterally symmetrical.
  • the shape of the peak of the XRD spectrum is left-right asymmetric.
  • the asymmetric shape of the peaks in the XRD spectra clearly indicates the presence of crystals in the film or substrate. In other words, the film or substrate cannot be said to be in an amorphous state unless the shape of the peaks in the XRD spectrum is symmetrical.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a nano beam electron diffraction pattern) observed by nano beam electron diffraction (NBED).
  • a diffraction pattern also referred to as a nano beam electron diffraction pattern
  • NBED nano beam electron diffraction
  • a halo is observed in the diffraction pattern of a quartz glass substrate, and it can be confirmed that the quartz glass is in an amorphous state.
  • a spot-like pattern is observed instead of a halo. For this reason, it is presumed that it cannot be concluded that the In-Ga-Zn oxide deposited at room temperature is in an intermediate state, neither single crystal nor polycrystal, nor amorphous state, and is in an amorphous state. be done.
  • oxide semiconductors may be classified differently from the above when their structures are focused. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above CAAC-OS and nc-OS. Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • each of the plurality of crystal regions is composed of one or more minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystalline region is less than 10 nm.
  • the maximum diameter of the crystal region may be about several tens of nanometers.
  • the CAAC-OS includes a layer containing indium (In) and oxygen (hereinafter referred to as an In layer) and a layer containing gallium (Ga), zinc (Zn), and oxygen (
  • In layer a layer containing indium (In) and oxygen
  • Ga gallium
  • Zn zinc
  • oxygen oxygen
  • it tends to have a layered crystal structure (also referred to as a layered structure) in which (Ga, Zn) layers are laminated.
  • the (Ga, Zn) layer may contain indium.
  • the In layer may contain gallium.
  • the In layer may contain zinc.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM (Transmission Electron Microscope) image.
  • a plurality of bright points are observed in the electron beam diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is basically a hexagonal lattice, but the unit cell is not always a regular hexagon and may be a non-regular hexagon. Moreover, the distortion may have a lattice arrangement such as a pentagon or a heptagon. Note that in CAAC-OS, no clear crystal grain boundary can be observed even near the strain. That is, it can be seen that the distortion of the lattice arrangement suppresses the formation of grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. it is conceivable that.
  • a crystal structure in which clear grain boundaries are confirmed is called a polycrystal.
  • a grain boundary becomes a recombination center, traps carriers, and is highly likely to cause a decrease in on-current of a transistor, a decrease in field-effect mobility, and the like. Therefore, a CAAC-OS in which no clear grain boundaries are observed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming a CAAC-OS.
  • In--Zn oxide and In--Ga--Zn oxide are preferable because they can suppress the generation of grain boundaries more than In oxide.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear crystal grain boundaries. Therefore, it can be said that the decrease in electron mobility due to grain boundaries is less likely to occur in CAAC-OS.
  • a CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including CAAC-OS is resistant to heat and has high reliability.
  • CAAC-OS is also stable against high temperatures (so-called thermal budget) in the manufacturing process. Therefore, when a CAAC-OS is used for a transistor including a metal oxide in a channel formation region (sometimes referred to as an OS transistor), the degree of freedom in the manufacturing process can be increased.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • an nc-OS may be indistinguishable from an a-like OS or an amorphous oxide semiconductor depending on the analysis method.
  • an nc-OS film is subjected to structural analysis using an XRD apparatus, out-of-plane XRD measurement using ⁇ /2 ⁇ scanning does not detect a peak indicating crystallinity.
  • an nc-OS film is subjected to electron beam diffraction (also referred to as selected area electron beam diffraction) using an electron beam with a probe diameter larger than that of nanocrystals (for example, 50 nm or more), a diffraction pattern like a halo pattern is obtained. Observed.
  • an electron beam diffraction pattern is obtained in which a plurality of spots are observed within a ring-shaped area centered on the spot.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • CAC-OS relates to material composition.
  • CAC-OS is, for example, one structure of a material in which elements constituting a metal oxide are unevenly distributed with a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • one or more metal elements are unevenly distributed in the metal oxide, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS is a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). is called). That is, CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the atomic ratios of In, Ga, and Zn to the metal elements constituting the CAC-OS in the In--Ga--Zn oxide are denoted by [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region where [Ga] is greater than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region whose main component is indium oxide, indium zinc oxide, or the like.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Also, the second region can be rephrased as a region containing Ga as a main component.
  • a clear boundary between the first region and the second region may not be observed.
  • the CAC-OS in the In—Ga—Zn oxide means a region containing Ga as a main component and a region containing In as a main component in a material structure containing In, Ga, Zn, and O. Each region is a mosaic, and refers to a configuration in which these regions exist randomly. Therefore, CAC-OS is presumed to have a structure in which metal elements are unevenly distributed.
  • the CAC-OS can be formed, for example, by sputtering under the condition that the substrate is not heated.
  • one or more selected from inert gas (typically argon), oxygen gas, and nitrogen gas may be used as the film formation gas. good.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is preferably as low as possible.
  • the flow ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is 0% or more and less than 30%, preferably 0% or more and 10% or less.
  • an EDX mapping obtained using energy dispersive X-ray spectroscopy shows that a region containing In as a main component It can be confirmed that the (first region) and the region (second region) containing Ga as the main component are unevenly distributed and have a mixed structure.
  • the first region is a region with higher conductivity than the second region. That is, when carriers flow through the first region, conductivity as a metal oxide is developed. Therefore, by distributing the first region in the form of a cloud in the metal oxide, a high field effect mobility ( ⁇ ) can be realized.
  • the second region is a region with higher insulation than the first region.
  • the leakage current can be suppressed by distributing the second region in the metal oxide.
  • CAC-OS when used for a transistor, the conductivity caused by the first region and the insulation caused by the second region act complementarily to provide a switching function (on/off). functions) can be given to the CAC-OS.
  • a part of the material has a conductive function
  • a part of the material has an insulating function
  • the whole material has a semiconductor function.
  • CAC-OS is most suitable for various semiconductor devices including display devices.
  • Oxide semiconductors have a variety of structures, each with different characteristics.
  • An oxide semiconductor of one embodiment of the present invention includes two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a CAC-OS, an nc-OS, and a CAAC-OS. may
  • an oxide semiconductor with low carrier concentration is preferably used for a transistor.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less . 3 or less, more preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor whose channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the impurities in the oxide semiconductor refer to, for example, substances other than the main components of the oxide semiconductor. For example, an element whose concentration is less than 0.1 atomic percent can be said to be an impurity.
  • the concentration of silicon or carbon in the oxide semiconductor is 2 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 17 atoms/cm 3 .
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms/cm 3 , preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less. , more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor reacts with oxygen that bonds to a metal atom to form water, which may cause oxygen vacancies.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated.
  • part of hydrogen may bond with oxygen that bonds with a metal atom to generate an electron, which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration in the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably 5 ⁇ 10 18 atoms/cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • Semiconductor materials that can be used for oxide 230 are not limited to the metal oxides described above.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used as the oxide 230 .
  • a layered substance that functions as a semiconductor as the semiconductor material it is preferable to use a layered substance that functions as a semiconductor as the semiconductor material.
  • a layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds such as van der Waals forces that are weaker than covalent bonds or ionic bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds that contain chalcogens.
  • Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • the oxide 230 it is preferable to use, for example, a transition metal chalcogenide that functions as a semiconductor.
  • a transition metal chalcogenide that functions as a semiconductor.
  • Specific examples of transition metal chalcogenides applicable as the oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically typically HfSe 2
  • zirconium sulfide typically ZrS 2
  • zirconium selenide typically ZrSe 2
  • the transition metal chalcogenide described above By applying the transition metal chalcogenide described above to the oxide 230, a semiconductor device with a large on-current can be provided.
  • FIG. 28A shows a top view of a semiconductor device.
  • FIG. 28B is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line of A1-A2 shown in FIG. 28A.
  • FIG. 28C is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A3-A4 in FIG. 28A.
  • FIG. 28D is a cross-sectional view corresponding to the portion indicated by the dashed line A5-A6 in FIG. 28A.
  • the top view of FIG. 28A omits some elements for clarity of illustration.
  • the semiconductor device shown in FIGS. 28A to 28D is a modification of the semiconductor device shown in FIGS. 23A to 23D.
  • the semiconductor devices shown in FIGS. 28A to 28D are different from the semiconductor devices shown in FIGS. 23A to 23D in that insulators 283 and 221 are provided.
  • the insulator 283 is provided between the insulator 282 and the insulator 285 .
  • An insulator having a function of suppressing diffusion of hydrogen is preferably used as the insulator 283 . Accordingly, diffusion of hydrogen into the transistor 200 from above the insulator 283 can be suppressed.
  • an insulator that can be used for the insulator 275 described above may be used as the insulator 283 .
  • silicon nitride deposited by a sputtering method may be used as the insulator 283 .
  • a silicon nitride film with high density can be formed.
  • silicon nitride deposited by a PEALD method or a CVD method may be stacked over silicon nitride deposited by a sputtering method.
  • the insulator 282 having a function of capturing impurities such as hydrogen in contact with the insulator 280 in a region sandwiched between the insulator 212 and the insulator 283, hydrogen and the like contained in the insulator 280 and the like can be removed. Impurities can be trapped and the amount of hydrogen in the region can be made constant.
  • the transistor 200 shown in FIGS. 28A to 28D shows a structure in which the insulator 283 is provided as a single layer, the present invention is not limited to this.
  • the insulator 283 may be provided as a stacked structure of two or more layers.
  • a silicon nitride film is formed as a lower layer of the insulator 283 by a sputtering method, and a silicon nitride film is formed as an upper layer of the insulator 283 by an ALD method.
  • the hydrogen concentration in the lower layer of the insulator 282 can be reduced by using a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas.
  • a film formed by an ALD method with good coverage can be used to close the pinhole or discontinuity. .
  • the insulator 283 has a two-layer laminated structure, part of the top surface of the upper layer of the insulator 283 may be removed. Also, it may be difficult to clearly detect the boundary between the upper layer and the lower layer of the insulator 283 .
  • the insulator 221 is provided between the insulator 216 and the conductor 205 and the insulator 222 .
  • the insulator 221 preferably has a function of suppressing diffusion of hydrogen. Accordingly, diffusion of hydrogen into the transistor 200 from below the insulator 221 can be suppressed.
  • the insulator 221 can also function as the insulator 212 . In such a case, the structure without the insulator 212 can simplify the manufacturing process of the semiconductor device and improve productivity.
  • an insulator that can be used for the insulator 275 described above may be used as the insulator 221 .
  • the insulator 221 can be deposited with good coverage even when unevenness is formed between the insulator 216 and the conductor 205.
  • FIG. Therefore, the insulator 222 formed over the insulator 221 can be prevented from having a pinhole or a discontinuity.
  • An insulator having a function of suppressing diffusion of hydrogen may be provided between the insulator 222 and the insulator 224 . Accordingly, diffusion of hydrogen into the transistor 200 from below the insulator can be suppressed.
  • the conductor 205 may have a three-layer laminated structure of a conductor 205a, a conductor 205b, and a conductor 205c.
  • the conductor 205c is provided in contact with the upper surface of the conductor 205b.
  • a structure in which the side surface of the conductor 205c is in contact with the conductor 205a may be employed.
  • the upper surface of the conductor 205c and the uppermost portion of the conductor 205a may be substantially aligned.
  • the conductor 205c preferably uses a conductive material that has a function of reducing the diffusion of hydrogen. Accordingly, since the conductor 205b can be wrapped with the conductors 205a and 205c, impurities such as hydrogen contained in the conductor 205b are diffused into the oxide 230 through the insulators 216 and 224. can prevent Further, by using a conductive material having a function of suppressing diffusion of oxygen for the conductors 205a and 205c, it is possible to suppress oxidation of the conductor 205b and a decrease in conductivity.
  • OS transistor such as the transistor 200 has little change in electrical characteristics due to radiation irradiation, that is, it has high resistance to radiation, so it can be suitably used in an environment where radiation may be incident.
  • OS transistors can be suitably used when used in outer space.
  • the OS transistor can be used as a transistor included in a semiconductor device provided in a space shuttle, an artificial satellite, a space probe, or the like.
  • Radiation includes, for example, X-rays, neutron beams, and the like.
  • outer space refers to, for example, an altitude of 100 km or more, but the outer space described in this specification may include the thermosphere, the mesosphere, and the stratosphere.
  • the OS transistor can be used as a transistor that constitutes a semiconductor device provided in a nuclear power plant, a radioactive waste disposal site, or a working robot in a disposal site.
  • Specific work includes, for example, dismantling of nuclear reactor facilities, retrieval of nuclear fuel or fuel debris, or field surveys of spaces with a large amount of radioactive materials.
  • the OS transistor can be suitably used as a transistor included in a semiconductor device provided in a working robot that performs such work by remote control.
  • a novel transistor can be provided according to one embodiment of the present invention.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with favorable frequency characteristics can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a semiconductor device with little variation in transistor characteristics can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high on-current can be provided.
  • a semiconductor device with high field-effect mobility can be provided.
  • a semiconductor device with low power consumption can be provided.
  • FIG. 29 illustrates a cross-sectional structure example of the storage device 100 according to one embodiment of the present invention.
  • the memory device 100 shown in FIG. 29 has multiple layers of memory layers 60 above the drive circuit layer 50 . In order to reduce the repetition of the description, the description of the memory layer 60 in this embodiment is omitted.
  • FIG. 29 illustrates the transistor 400 included in the driver circuit layer 50 .
  • Transistor 400 is provided on substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 comprising part of substrate 311, and a lower region functioning as a source or drain region. It has a resistance region 314a and a low resistance region 314b.
  • Transistor 400 can be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a single crystal silicon substrate can be used.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover side surfaces and a top surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • SOI Silicon Insulator
  • transistor 400 illustrated in FIG. 29 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer provided with an interlayer film, a wiring, and a plug may be provided between each structure.
  • the wiring layer can be provided in a plurality of layers depending on the design.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order as interlayer films.
  • a conductor 328 or the like is embedded in the insulators 320 and 322 .
  • a conductor 330 or the like is embedded in the insulators 324 and 326 . Note that the conductor 328 and the conductor 330 function as contact plugs or wirings.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape thereunder.
  • the top surface of the insulator 322 may be planarized by planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330 .
  • an insulator 350 , an insulator 357 , an insulator 352 , and an insulator 354 are stacked in this order over the insulator 326 and the conductor 330 .
  • a conductor 356 is formed over the insulators 350 , 357 , and 352 . Conductors 356 function as contact plugs or interconnects.
  • An insulator 354 is provided on the insulator 352 and the conductor 356 .
  • a conductor 358 is embedded in the insulator 354 .
  • Conductors 358 function as contact plugs or traces.
  • the wiring SL and the transistor 400 are electrically connected through the conductors 358, 356, 330, and the like.
  • a semiconductor wafer 4800 shown in FIG. 30A has a wafer 4801 and a plurality of circuit sections 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is the area for dicing.
  • a semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of a wafer 4801 through a pre-process. After that, the wafer 4801 may be thinned by grinding the opposite surface of the wafer 4801 on which the plurality of circuit portions 4802 are formed. By this process, warping of the wafer 4801 can be reduced, and miniaturization as a component can be achieved.
  • the next step is the dicing process. Dicing is performed along a scribe line SCL1 and a scribe line SCL2 (sometimes referred to as dicing lines or cutting lines) indicated by dashed lines.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel, and a plurality of scribe lines SCL2 are provided so that the scribe lines SCL1 and SCL2 are parallel. It is preferable to provide it vertically.
  • a chip 4800a as shown in FIG. 30B can be cut out from the semiconductor wafer 4800 by performing the dicing process.
  • the chip 4800a has a wafer 4801a, a circuit portion 4802 and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, it is sufficient that the width of the spacing 4803 between the adjacent circuit portions 4802 is substantially equal to the width of the scribe line SCL1 or the width of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 30A.
  • the shape of the element substrate can be appropriately changed according to the manufacturing process of the element and the device for manufacturing the element.
  • FIG. 30C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • Electronic component 4700 shown in FIG. 30C has chip 4800 a in mold 4711 .
  • the chip 4800a shown in FIG. 30C has a structure in which circuit portions 4802 are stacked. That is, the memory device described in the above embodiment can be applied to the circuit portion 4802 .
  • FIG. 30C is partially omitted to show the inside of electronic component 4700 .
  • Electronic component 4700 has lands 4712 outside mold 4711 . Land 4712 is electrically connected to electrode pad 4713 , and electrode pad 4713 is electrically connected to chip 4800 a by wire 4714 .
  • Electronic component 4700 is mounted on printed circuit board 4702, for example.
  • a mounting board 4704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 4702 .
  • FIG. 30D A perspective view of the electronic component 4730 is shown in FIG. 30D.
  • Electronic component 4730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • An electronic component 4730 includes an interposer 4731 provided over a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 provided over the interposer 4731 .
  • the electronic component 4730 has a semiconductor device 4710 .
  • the semiconductor device 4710 can be, for example, the memory device described in any of the above embodiments, a high bandwidth memory (HBM), or the like.
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or memory device can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used for the package substrate 4732 .
  • the interposer 4731 for example, a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers. In addition, the interposer 4731 has a function of electrically connecting the integrated circuit provided over the interposer 4731 to electrodes provided over the package substrate 4732 . For these reasons, the interposer is sometimes called a "rewiring board” or an "intermediate board". In some cases, through electrodes are provided in the interposer 4731 and the integrated circuit and the package substrate 4732 are electrically connected using the through electrodes. Also, in a silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • a silicon interposer is preferably used as the interposer 4731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • SiP or MCM using a silicon interposer is unlikely to deteriorate in reliability due to the difference in coefficient of expansion between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping with the electronic component 4730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • Electrodes 4733 may be provided on the bottom of the package substrate 4732 in order to mount the electronic component 4730 on another substrate.
  • FIG. 30D shows an example of forming the electrodes 4733 with solder balls.
  • BGA Bend Grid Array
  • the electrodes 4733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Neurology (AREA)
  • Neurosurgery (AREA)
  • Physiology (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

データの書き込みと補正処理を行う半導体装置の動作方法を提供する。 制御回路、第１回路、第２回路、配線、セル、及び変換回路を有する半導体装置の動作方法である。動作方法としては、初めに、制御回路が第１回路に第１データの値に応じた第１信号を送信する。次に、第１回路が第１信号に応じた量の第１電流を配線に出力する。また、セルが第１電流の量に応じた第１電位を保持する。次に、セルが、配線から第１電位に応じた量の第２電流を流し、変換回路が第２電流の量に応じた第２信号を出力する。次に、第２回路が第２信号に応じた値と第１データの値との差分値を取得する。差分値が０の場合には動作が終了する。また、差分値が０でない場合には、制御回路が、前回送信された第１信号に応じた値に差分値を加えた更新値を生成する。第１回路は、更新値に応じた第１信号を取得して、更新された第１電流をセルに対して出力する。

Description

半導体装置の動作方法
　本発明の一態様は、半導体装置の動作方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、例えば、「ニューロモーフィック」、「ブレインモーフィック」、又は「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
　また、人工ニューラルネットワークを構成した演算装置を、例えば、表示装置に表示する画像の補正などに利用する試みも行われる。例えば、特許文献１には、人工ニューラルネットワークを構成した演算回路を用いて、画像を観る人の好みに合わせた表示画像の輝度、色調などの調整が行われる表示装置について開示されている。
特開２０１８−３６６３９号公報
Ｍ．Ｋａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ　５３，Ｎｏ．２，ｐ．６４２−６５５． Ｊ．Ｚｈａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ　５２，Ｎｏ．４，ｐ．９１５−９２４．
　人工ニューラルネットワークを構成した演算回路としては、例えば、重み係数と入力データとの積に応じたアナログ電流を足し合わせて、積和演算を行う演算回路が挙げられる。当該演算回路は、アナログ電流を用いて演算を行うため、デジタル回路で構成した演算回路よりも回路規模を小さくすることができ、回路面積を小さくすることができる。また、当該演算回路は、演算で扱うアナログ電流が小さくなるように設計することによって、当該演算回路の消費電力を小さくすることができる。
　当該演算回路の構成としては、例えば、重み係数に応じた電位を保持した状態で、入力データに応じた電位を演算回路に入力することによって、重み係数と入力データとの積に応じたアナログ電流を出力する構成が挙げられる。この場合、演算回路が保持する重み係数に応じた電位は、正しく書き込まれていることが好ましい。しかし、演算回路の動作環境などの条件によって、演算回路に書き込まれる電位が狙いの電位よりもずれることがある。つまり、演算回路に保持されている重み係数は、実際に書き込んだ狙いの重み係数よりもずれることがあるため、演算回路における演算結果が、想定の結果から外れてしまうことがある。
　本発明の一態様は、被乗数又は乗数（本明細書等では、被乗数及び乗数の一方を第１データと呼称し、他方を第２データと呼称する場合がある）を正しく書き込む半導体装置の動作方法を提供することを課題の一とする。又は、本発明の一態様は、演算精度の高い半導体装置の動作方法を提供することを課題の一とする。又は、本発明の一態様は、多値の被乗数と多値の乗数との乗算を行う半導体装置の動作方法を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、制御回路と、第１回路と、第２回路と、第１配線と、第１セルと、変換回路と、を有する、半導体装置の動作方法である。制御回路は、第１回路と、第２回路と、に電気的に接続されている。第１回路は、第１配線に電気的に接続されている。また、変換回路の入力端子は、第１配線に電気的に接続され、変換回路の出力端子は、第２回路に電気的に接続されている。第１セルは、第１配線に電気的に接続され、第１セルは、第１配線から流入された電流の量に応じた電位を保持する機能と、第１配線から、保持されている電位に応じた量の電流を流す機能と、を有する。また、半導体装置の動作方法は、第１ステップ乃至第６ステップを有する。第１ステップは、制御回路が、第１回路に対して、第１データの値に応じた第１信号を送信する動作を有する。第２ステップは、第１回路が、第１信号を取得することで第１信号に応じた量の第１電流を生成して、第１電流を第１配線に出力する動作と、第１配線から第１セルに第１電流が流れることで、第１セルが第１電流の量に応じた第１電位を保持する動作と、を有する。第３ステップは、第１セルが、第１配線から、第１電位に応じた量の第２電流を流す動作と、変換回路が、変換回路の入力端子に電気的に接続されている、第１配線に流れる第２電流を参照して、変換回路の出力端子から第２電流の量に応じた第２信号を出力する動作と、を有する。第４ステップは、制御回路が、第２回路に第１データの値に応じた信号を送信する動作と、第２回路が、変換回路から取得した第２信号に応じた値と、制御回路から取得した第１データの値と、の差分値を演算して、制御回路に記差分値を送信する動作と、制御路が差分値を取得して、差分値が０の場合には動作を終了し、差分値が０でない場合には第５ステップに移行する動作と、を有する。第５ステップは、制御回路が、前回送信された第１信号の値に差分値を加えた更新値を生成する動作を有する。第６ステップは、制御回路が、第１回路に対して、第１データの値から更新値に変更した第１信号を送信する動作と、第２ステップに移行する動作と、を有する。
（２）
　又は、本発明の一態様は、上記（１）において、第２回路が減算器を有する構成としてもよい。
（３）
　又は、本発明の一態様は、制御回路と、第１回路と、第２回路と、第１配線と、第１セルと、変換回路と、を有し、かつ上記（１）と異なる半導体装置の動作方法である。制御回路は、第１回路と、第２回路と、に電気的に接続されている。第１回路は、第１配線に電気的に接続されている。また、変換回路の入力端子は、第１配線に電気的に接続され、変換回路の出力端子は、第２回路に電気的に接続されている。第１セルは、第１配線に電気的に接続され、第１セルは、第１配線から流入された電流の量に応じた電位を保持する機能と、第１配線から、保持されている電位に応じた量の電流を流す機能と、を有する。また、半導体装置の動作方法は、第１ステップ乃至第３ステップと、第５ステップ乃至第８ステップと、を有する。第１ステップは、制御回路が、第１回路に対して、第１データの値に応じた第１信号を送信する動作を有する。第２ステップは、第１回路が、第１信号を取得することで第１信号に応じた量の第１電流を生成して、第１電流を第１配線に出力する動作と、第１配線から第１セルに第１電流が流れることで、第１セルが第１電流の量に応じた第１電位を保持する動作と、を有する。第３ステップは、第１セルが、第１配線から、第１電位に応じた量の第２電流を流す動作と、変換回路が、変換回路の入力端子に電気的に接続されている、第１配線に流れる第２電流を参照して、変換回路の出力端子から第２電流の量に応じた第２信号を出力する動作と、を有する。第７ステップは、制御回路が、第２回路に第１データの値に応じた信号を送信する動作と、第２回路が、変換回路から取得した第２信号に応じた値と、制御回路から取得した第１データの値と、の差分値を演算して、前記制御回路に前記差分値を送信する動作と、を有する。第８ステップは、第２回路が、制御回路から基準値を取得して、差分値が基準値よりも小さい場合には動作を終了し、差分値が基準値よりも大きい場合には第５ステップに移行する動作と、を有する。第５ステップは、制御回路が、前回送信された第１信号の値に差分値を加えた更新値を生成する動作を有する。第６ステップは、制御回路が、第１回路に対して、第１データの値から更新値に変更した第１信号を送信する動作と、第２ステップに移行する動作と、を有する。
（４）
　又は、本発明の一態様は、上記（３）において、第２回路は、減算器と、比較器と、を有する構成としてもよい。
（５）
　又は、本発明の一態様は、上記（１）乃至（４）のいずれか一において、第１セルは、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有する構成としてもよい。具体的には、第１トランジスタのソース又はドレインの一方は、第２トランジスタのゲートに電気的に接続され、第２トランジスタのソース又はドレインの一方は、第３トランジスタのソース又はドレインの一方に電気的に接続され、第１トランジスタのソース又はドレインの他方は、第３トランジスタのソース又はドレインの他方に電気的に接続されていることが好ましい。また、容量の第１端子は、第１トランジスタのソース又はドレインの一方に電気的に接続され、第１配線は、第１トランジスタのソース又はドレインの他方に電気的に接続されていることが好ましい。
　本発明の一態様によって、被乗数又は乗数を正しく書き込む半導体装置の動作方法を提供することができる。又は、本発明の一態様によって、演算精度の高い半導体装置の動作方法を提供することができる。又は、本発明の一態様によって、多値の被乗数と多値の乗数との乗算を行う半導体装置の動作方法を提供することができる。又は、本発明の一態様によって、新規な半導体装置の動作方法を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、演算回路の構成例を示すブロック図である。
図２は、演算回路の構成例を示す回路図である。
図３Ａ乃至図３Ｃは、演算回路に含まれている回路の構成例を示す回路図である。
図４Ａ乃至図４Ｄは、演算回路に含まれている回路の構成例を示す回路図である。
図５Ａ及び図５Ｂは、演算回路に含まれている回路の構成例を示す回路図である。
図６Ａ乃至図６Ｃは、演算回路に含まれている回路の構成例を示す回路図である。
図７は、演算回路の動作例を示すフローチャートである。
図８は、演算回路の動作例を示すフローチャートである。
図９は、演算回路の動作例を示すタイミングチャートである。
図１０は、演算回路の構成例を示す回路図である。
図１１は、演算回路の動作例を示すフローチャートである。
図１２は、演算回路の構成例を示すブロック図である。
図１３は、演算回路の構成例を示す回路図である。
図１４は、演算回路に含まれている回路の構成例を示す回路図である。
図１５は、演算回路の動作例を示すフローチャートである。
図１６は、半導体装置に含まれている回路の動作例を示したタイミングチャートである。
図１７は、演算回路の動作例を示すフローチャートである。
図１８Ａは、半導体装置の構成例を説明する斜視図である。図１８Ｂは、半導体装置の構成例を説明するブロック図である。
図１９Ａは、記憶層の一部を拡大した斜視ブロック図である。図１９Ｂは、記憶層の一部をＺ方向から見た平面図である。
図２０Ａは、メモリセルの断面概略図である。図２０Ｂは、メモリセルの回路構成例である。
図２１は、記憶層の断面構成例を示す図である。
図２２は、記憶層の回路構成例を示す図である。
図２３Ａ乃至図２３Ｄは、半導体装置の構成例を説明する図である。
図２４は、半導体装置の構成例を説明する図である。
図２５Ａ乃至図２５Ｃは、半導体装置の構成例を説明する図である。
図２６Ａ及び図２６Ｂは、半導体装置の構成例を説明する図である。
図２７Ａ及び図２７Ｂは、半導体装置の構成例を説明する図である。
図２８Ａ乃至図２８Ｄは、半導体装置の構成例を説明する図である。
図２９は、半導体装置の構成例を説明する図である。
図３０Ａは半導体ウェハの一例を示す斜視図であり、図３０Ｂはチップの一例を示す斜視図であり、図３０Ｃ及び図３０Ｄは電子部品の一例を示す斜視図である。
図３１は、ＣＰＵを説明するブロック図である。
図３２Ａ乃至図３２Ｊは、電子機器の一例を説明する斜視図、又は、模式図である。
図３３Ａ乃至図３３Ｄは、電子機器の構成例を示す図である。
図３４Ａ乃至図３４Ｅは、電子機器の一例を説明する斜視図、又は、模式図である。
図３５は、実施例で扱った半導体装置の構成を示したブロック図である。
図３６Ａ及び図３６Ｂは、実施例で扱った半導体装置から出力される電流量の分布を示したグラフである。
図３７は、実施例で扱った半導体装置から出力される電流量の分布を示したグラフである。
図３８は、実施例で扱った半導体装置の構成例を示す模式図である。
図３９は、実施例で扱った半導体装置の写真である。
図４０は、実施例で扱った半導体装置の断面模式図である。
図４１は、実施例で扱った半導体装置の断面ＳＴＥＭ像である。
図４２は、実施例で扱った半導体装置のコンタクトピッチとコンタクト個数の関係を示したグラフである。
図４３は、実施例で扱った、複数のＳｉトランジスタのしきい値電圧の分布を示したグラフである。
図４４は、実施例で扱った半導体装置の消費電力を示したグラフである。
図４５は、実施例で扱った半導体装置の書き込み回数と出力電流との関係を示したグラフである。
図４６は、実施例で扱った半導体装置のデータの保持時間と推論精度を示したグラフである。
図４７は、実施例で扱った、Ｓｉトランジスタと、ＯＳトランジスタと、のそれぞれのオフ電流の温度依存性を示したグラフである。
図４８は、実施例で扱った半導体装置において、推論精度の温度依存性を示したグラフである。
図４９は、実施例で扱った半導体装置において、演算セルからの出力電流の量の温度依存性を示したグラフである。
図５０は、実施例で扱ったＳｉトランジスタ及びＯＳトランジスタと、ＰＣＭと、のそれぞれのコンダクタンスの温度依存性を示したグラフである。
図５１は、実施例で扱った半導体装置と、ＡＳＩＣと、ＦＰＧＡと、ＧＰＵと、のベンチマークを示したグラフである。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード、及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品のそれぞれは半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、及び層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、及びバッファ回路）、信号生成回路、記憶回路、及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と、を含むものとする。
　また、本明細書では、配線（定電位を供給する配線、又は信号を送信する配線）に複数の素子が電気的に接続されている回路構成を扱っている。例えば、Ｘと配線とが直接接続され、かつＹと当該配線とが直接接続されている場合、本明細書では、ＸとＹとが直接電気的に接続されていると記載することがある。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子又は第２端子の一方に言い換える場合がある）とドレイン（第１端子又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型又はｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、第１端子などと言い換える場合がある）、「ソース又はドレインの他方」（又は第２電極、第２端子などと言い換える場合がある）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。又は、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、本明細書等において、「発光デバイス」、及び「受光デバイス」といった回路素子は、「アノード」、及び「カソード」と呼ばれる極性を有する場合がある。「発光デバイス」の場合、順バイアスをかける（「カソード」に対する正電位を「アノード」に印加する）ことにより、「発光デバイス」を発光させることができる場合がある。また、「受光デバイス」の場合、ゼロバイアス、又は逆バイアス（「カソード」に対する負電位を「アノード」に印加する）をかけて、かつ光を「受光デバイス」に照射することにより、「アノード」−「カソード」間に電流が発生することがある。上述したとおり、「アノード」及び「カソード」は、「発光デバイス」、「受光デバイス」などの回路素子における入出力端子として扱われることがある。本明細書等では、「発光デバイス」、「受光デバイス」などの回路素子における、「アノード」、「カソード」のそれぞれを端子（第１端子、第２端子など）と呼称する場合がある。例えば、「アノード」又は「カソード」の一方を第１端子と呼称し、「アノード」又は「カソード」の他方を第２端子と呼称する場合がある。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、又は真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、及び「端子」といった用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」、及び「端子」が選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」といった用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、の一方又は双方が起こる場合がある。例えば、半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素がある。また、例えば、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、及び第１５族元素（但し、酸素、水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　また、本明細書の図面において、各実施の形態に係る構成を説明するため、平面図を用いる場合がある。平面図とは、一例として、構成を水平面に対して垂直な方向から見た面を示す図、又は構成を水平方向に切断した面（切り口）を示す図である。また、平面図にかくれ線（例えば破線）が記載されていることで、構成に含まれている複数の要素の位置関係、又は当該複数の要素の重なりの関係を示すことができる。なお、本明細書等において、「平面図」という用語は、「投影図」、「上面図」、又は「下面図」という用語に置き換えることができるものとする。また、状況によっては、構成を水平方向に切断した面（切り口）でなく、水平方向とは異なる方向に切断した面（切り口）を平面図と呼ぶ場合がある。
　また、本明細書の図面において、各実施の形態に係る構成を説明するため、断面図を用いる場合がある。断面図とは、一例として、構成を水平面に対して垂直な方向から見た面を示す図、又は構成を水平面に対して垂直な方向に切断した面（切り口）を示す図である。なお、本明細書等において、「断面図」という用語は、「正面図」、又は「側面図」という用語に置き換えることができるものとする。また、状況によっては、構成を垂直方向に切断した面（切り口）でなく、垂直方向とは異なる方向に切断した面（切り口）を断面図と呼ぶ場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、演算回路について説明する。
＜演算回路の構成例１＞
　図１は、正、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図１に示す演算回路ＭＡＣＡ０は、各セルに保持した電位に応じたそれぞれの第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて関数の演算を行う回路である。また、当該関数としては、例えば、ニューラルネットワークにおける演算を行う場合には、活性化関数とすることができる。なお、第１データ及び第２データは、一例としては、アナログデータ（例えば、連続的なアナログ電位）、又は多値のデータ（例えば、離散的なアナログ電位、又はデジタル信号）とすることができる。また、演算回路ＭＡＣＡ０は、セルに保持した電位を適切に補正する機能を有する。
　演算回路ＭＡＣＡ０は、制御回路ＣＴＲと、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳと、回路ＦＢと、セルアレイＣＡと、を有する。
　セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ｍは１以上の整数であり、ｎは１以上の整数である）と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、を有する。なお、図１では、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のうち、セルＩＭ［１，１］と、セルＩＭ［ｍ，１］と、セルＩＭ［１，ｎ］と、セルＩＭ［ｍ，ｎ］と、セルＩＭｄ［１］と、セルＩＭｄ［ｍ］と、を抜粋して図示している。
　セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］は、一例として、保持した電位と積和演算を行うために必要になる第２データに応じた電位を配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に供給する機能を有する。
　なお、図１のセルアレイＣＡは、セルがｍ行ｎ＋１列のマトリクス状に配置されているが、セルアレイＣＡは、セルが１行以上かつ２列以上、マトリクス状に配置されている構成であればよい。
［セルＩＭとセルＩＭｄの構成例］
　ここで、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］の構成例について説明する。図２に示す演算回路ＭＡＣＡ１は、図１に示す演算回路ＭＡＣＡ０の構成例であり、図２には、セルＩＭと、セルＩＭｄと、のそれぞれの回路構成の例を示している。
　なお、図２には、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のうち、セルＩＭ［１，ｊ］（ｊは１以上ｎ以下の整数とする）と、セルＩＭ［ｍ，ｊ］と、セルＩＭｄ［１］と、セルＩＭｄ［ｍ］と、を抜粋して図示している。そのため、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］の構成例については、特に断りがない場合は、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、を抜粋して説明するものとする。
　セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］は、一例として、トランジスタＦ１と、トランジスタＦ２と、トランジスタＦ５と、容量Ｃ５と、を有する。また、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］は、一例として、トランジスタＦ１ｄと、トランジスタＦ２ｄと、トランジスタＦ５ｄと、容量Ｃ５ｄと、を有する。
　特に、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ１の構成（例えば、チャネル長及びチャネル幅といったサイズなど）は互いに等しいことが好ましく、また、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２のサイズは互いに等しいことが好ましく、また、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ５のサイズは互いに等しいことが好ましい。また、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ１ｄのサイズは互いに等しいことが好ましく、また、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ２ｄのサイズは互いに等しいことが好ましく、また、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ５ｄのサイズは互いに等しいことが好ましい。また、トランジスタＦ１とトランジスタＦ１ｄのサイズは互いに等しいことが好ましく、また、トランジスタＦ２とトランジスタＦ２ｄのサイズは互いに等しいことが好ましく、また、トランジスタＦ５とトランジスタＦ５ｄのサイズは互いに等しいことが好ましい。
　トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ１のサイズを等しくし、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２のサイズを等しくし、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ５のサイズを等しくすることによって、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１のソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ２のそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ５のそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、並びにセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に入力されている電圧を指す。同様に、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ１ｄのサイズを等しくし、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ２ｄのサイズを等しくし、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれに含まれているトランジスタＦ５ｄのサイズを等しくすることによって、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１ｄのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ２ｄのそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ５ｄのそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、並びにセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］に入力されている電圧を指す。
　なお、トランジスタＦ１及びトランジスタＦ１ｄは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１及びトランジスタＦ１ｄは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
　また、トランジスタＦ２及びトランジスタＦ２ｄは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｄにおいて、ゲート−ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｄは、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
　また、トランジスタＦ５及びトランジスタＦ５ｄは、一例として、クランプトランジスタ（クランプＦＥＴと呼ばれる場合がある）として機能する。このため、トランジスタＦ５及びトランジスタＦ５ｄのそれぞれのゲートには、定電圧が与えられることが好ましい。また、詳しくは後述するが、トランジスタＦ５（トランジスタＦ５ｄ）を設けることにより、トランジスタＦ２（トランジスタＦ２ｄ）におけるドレイン誘起障壁低下（ＤＩＢＬ）を防ぐことができる。
　一方で、トランジスタＦ２（トランジスタＦ２ｄ）におけるドレイン誘起障壁低下（ＤＩＢＬ）を無視できる場合は、セルＩＭ（セルＩＭｄ）は、トランジスタＦ５（トランジスタＦ５ｄ）を設けない構成としてもよい。
　また、トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方は、一例として、ＯＳトランジスタであることが好ましい。また、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一種又は二種以上を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
　特に、半導体層に用いる金属酸化物には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。又は、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。なお、ＯＳトランジスタについては、実施の形態４で詳述する。
　また、トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方は、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
　トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方に、ＯＳトランジスタを用いることにより、選ばれたトランジスタのリーク電流を抑えることができるため、演算回路の消費電力を低減することができる。具体的には、選ばれたトランジスタが非導通状態である場合における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができるため、保持ノードの電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、演算回路の消費電力を低減することができる。また、保持ノードから後述する配線ＷＣＬ［ｊ］、又は配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のいずれかの配線へのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できるため、演算回路の演算精度を高くすることができる。
　また、トランジスタＦ２及びトランジスタＦ２ｄの一方又は双方に対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２及びトランジスタＦ２ｄに対しても、ＯＳトランジスタを用いることで、トランジスタＦ１及びトランジスタＦ１ｄと同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２及びトランジスタＦ２ｄは、ＯＳトランジスタ以外としては、Ｓｉトランジスタとすることができる。
　また、トランジスタＦ１、トランジスタＦ１ｄ、トランジスタＦ２、トランジスタＦ２ｄ、トランジスタＦ５、及びトランジスタＦ５ｄは、特に実施の形態４に記載するトランジスタ３００、トランジスタ５００などの構造であることが更に好ましい。
　ところで、半導体装置をチップに高い集積度で配置した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、演算、処理などを実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。
　セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］において、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートに電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥ０に電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートに電気的に接続されている。トランジスタＦ２の第２端子は、トランジスタＦ５の第１端子に電気的に接続されている。また、トランジスタＦ５の第２端子は、トランジスタＦ１の第２端子に電気的に接続され、トランジスタＦ５のゲートは、配線ＶＥ１に電気的に接続されている。
　トランジスタＦ２の第２端子と配線ＷＣＬ［ｊ］が、トランジスタＦ５の第１端子−第２端子間を介して、直列に電気的に接続されていることにより、トランジスタＦ２の第２端子への配線ＷＣＬ［ｊ］からの高レベル電位の直接の印加を防ぐができる。これにより、トランジスタＦ２でのドレイン誘起障壁低下を防ぐことができる。
　セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］の構成において、トランジスタＦ２の第２端子が配線ＷＣＬ［ｊ］に直接電気的に接続されている場合（つまりトランジスタＦ５が設けられていない場合）では、トランジスタＦ２の第２端子に配線ＷＣＬ［ｊ］からの高レベル電位が直接印加されて、トランジスタＦ２でドレイン誘起障壁低下が起こることがある。トランジスタＦ２でドレイン誘起障壁低下が起きたとき、トランジスタＦ２のしきい値電圧が低下するため、トランジスタＦ２のサブスレッショルド領域の電圧範囲が変化することがある。このため、セルＩＭ［１，ｊ］が、トランジスタＦ５が設けられていない構成であるとき、トランジスタＦ２に流れるサブスレッショルド領域の電流にバラつきが生じることがある。
　セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］において、トランジスタＦ１ｄの第１端子は、トランジスタＦ２ｄのゲートに電気的に接続されている。トランジスタＦ２ｄの第１端子は、配線ＶＥ０に電気的に接続されている。容量Ｃ５ｄの第１端子は、トランジスタＦ２ｄのゲートに電気的に接続されている。トランジスタＦ２ｄの第２端子は、トランジスタＦ５ｄの第１端子に電気的に接続されている。また、トランジスタＦ５ｄの第２端子は、トランジスタＦ１ｄの第２端子に電気的に接続され、トランジスタＦ５ｄのゲートは、配線ＶＥ１に電気的に接続されている。
　セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］におけるトランジスタＦ５ｄも、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ５と同様に、トランジスタＦ２ｄでのドレイン誘起障壁低下を防ぐ役割を有する。
　図２において、トランジスタＦ１、トランジスタＦ２、トランジスタＦ５、トランジスタＦ１ｄ、トランジスタＦ２ｄ、及びトランジスタＦ５ｄには、バックゲートが図示されている。当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＦ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＦ１ｄのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　また、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５の一部又は全部をｐチャネル型トランジスタに置き換えてもよい。
　なお、上記のトランジスタの構造、及び極性に関する変更例は、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５のみに限定されない。例えば、トランジスタＦ１ｄ、トランジスタＦ２ｄ、及びトランジスタＦ５ｄ、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　配線ＶＥ０は、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ２の第１端子−第２端子間に電流を流すための配線として機能する。また、配線ＶＥ０は、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のトランジスタＦ２ｄの第１端子−第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥ０は、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　配線ＶＥ１は、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ５のゲート、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のトランジスタＦ５ｄのゲートのそれぞれに電位を印加するための配線として機能する。なお、当該電位は、トランジスタＦ５、及びトランジスタＦ５ｄがクランプトランジスタとして機能する範囲の電位とすることが好ましい。
　セルＩＭ［１，ｊ］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］に電気的に接続されている。トランジスタＦ５の第２端子は、配線ＷＣＬ［ｊ］に電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］に電気的に接続されている。なお、図２では、セルＩＭ［１，ｊ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［１，ｊ］としている。
　セルＩＭ［ｍ，ｊ］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］に電気的に接続されている。トランジスタＦ５の第２端子は、配線ＷＣＬ［ｊ］に電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］に電気的に接続されている。なお、図２では、セルＩＭ［ｍ，ｊ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［ｍ，ｊ］としている。
　セルＩＭｄ［１］において、トランジスタＦ１ｄの第２端子及びトランジスタＦ５ｄの第２端子は、配線ＸＣＬ［１］に電気的に接続され、トランジスタＦ１ｄのゲートは、配線ＷＳＬ［１］に電気的に接続されている。トランジスタＦ５ｄの第２端子は、配線ＸＣＬ［１］に電気的に接続され、容量Ｃ５ｄの第２端子は、配線ＸＣＬ［１］に電気的に接続されている。なお、図２では、セルＩＭｄ［１］において、トランジスタＦ１ｄの第１端子と、トランジスタＦ２ｄのゲートと、容量Ｃ５ｄの第１端子と、の接続箇所をノードＮｄ［１］としている。
　セルＩＭｄ［ｍ］において、トランジスタＦ１ｄの第２端子及びトランジスタＦ５ｄの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｄのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ５ｄの第２端子は、配線ＸＣＬ［ｍ］に電気的に接続され、容量Ｃ５ｄの第２端子は、配線ＸＣＬ［ｍ］にと電気的に接続されている。なお、図２では、セルＩＭｄ［ｍ］において、トランジスタＦ１ｄの第１端子と、トランジスタＦ２ｄのゲートと、容量Ｃ５ｄの第１端子と、の接続箇所をノードＮｄ［ｍ］としている。
　なお、ノードＮ［１，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮｄ［１］、及びノードＮｄ［ｍ］は、それぞれのセルの保持ノードとして機能する。
　セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］において、例えば、トランジスタＦ１及びトランジスタＦ５がオン状態となっているとき、トランジスタＦ２は、ゲートと第２端子との間が導通状態の構成となる。配線ＶＥ０が与える定電圧を接地電位（ＧＮＤ）として、トランジスタＦ１がオン状態で、かつ配線ＷＣＬ［ｊ］からトランジスタＦ２の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ２のゲート（ノードＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ１がオン状態であるため、トランジスタＦ２の第２端子の電位は、理想的には、トランジスタＦ２のゲート（ノードＮ）と等しくなる。ここで、トランジスタＦ１をオフ状態にすることによって、トランジスタＦ２のゲート（ノードＮ）の電位は、容量Ｃ５によって保持される。これにより、トランジスタＦ２は、トランジスタＦ２の第１端子の接地電位と、トランジスタＦ２のゲート（ノードＮ）の電位に応じた電流量Ｉの電流をトランジスタＦ２のソース−ドレイン間に流すことができる。本明細書等では、このような動作を「セルＩＭのトランジスタＦ２のソース−ドレイン間に流れる電流量をＩに設定する（プログラミングする）」などと呼称する。
　なお、上述した説明において、トランジスタＦ１をトランジスタＦ１ｄに置き換え、トランジスタＦ２をトランジスタＦ２ｄに置き換え、ノードＮをノードＮｄに置き換えることで、セルＩＭｄ［ｉ］（ｉは１以上ｍ以下の整数とする）においても同様に、トランジスタＦ２ｄのソース−ドレイン間に流れる電流量を設定することができる。
［回路ＷＣＳ］
　次に、セルアレイＣＡの周辺回路に相当する、回路ＷＣＳの構成例について説明する。
　回路ＷＣＳは、例えば、回路ＳＷＳ１及び回路ＷＣＳａ［ｊ］を有する。
　回路ＳＷＳ１は、配線ＷＣＬ［ｊ］と回路ＷＣＳａ［ｊ］との間を導通状態又は非導通状態にする機能を有する。
　回路ＳＷＳ１は、一例として、スイッチＳ３［ｊ］を有する。
　スイッチＳ３［ｊ］は、例えば、セルアレイＣＡのセルＩＭが配列されているマトリクス状の列だけ個数を有する。つまり、図２に示す演算回路ＭＡＣＡ１の場合、回路ＳＷＳ１は、スイッチＳ３［１］乃至スイッチＳ３［ｎ］（合計ｎ個）を有する。
　スイッチＳ３［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、スイッチＳ３［ｊ］の第２端子は、回路ＷＣＳａ［ｊ］に電気的に接続され、スイッチＳ３［ｊ］の制御端子は、配線ＳＷＬ１に電気的に接続されている。
　スイッチＳ３［ｊ］には、例えば、アナログスイッチ又はトランジスタといった、電気的なスイッチを適用することができる。特に、スイッチＳ３［ｊ］には、電気的なスイッチとして、上述したトランジスタが用いられることが好ましく、特にＯＳトランジスタが用いられることがより好ましい。なお、スイッチＳ３［ｊ］に電気的なスイッチを用いる場合、当該電気的なスイッチには、ＯＳトランジスタ以外としては、例えば、Ｓｉトランジスタを用いることができる。また、スイッチＳ３［ｊ］には、例えば、機械的なスイッチを適用してもよい。
　なお、本明細書等では、図２に示すスイッチＳ３［ｊ］は、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　配線ＳＷＬ１は、一例として、スイッチＳ３［ｊ］のオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ１には、高レベル電位又は低レベル電位が供給される。
　上述したとおり、回路ＳＷＳ１は、回路ＷＣＳと配線ＷＣＬ［ｊ］との間を、導通状態又は非導通状態にする回路として機能する。つまり、回路ＳＷＳ１は、スイッチＳ３［ｊ］を用いることで、回路ＷＣＳと配線ＷＣＬ［ｊ］との間の導通状態又は非導通状態の切り替えを行っている。
　回路ＷＣＳａ［ｊ］は、配線ＷＣＬ［ｊ］に第１データに応じた信号を供給する機能を有する。つまり、回路ＷＣＳは、スイッチＳ３［ｊ］がオン状態のときに、セルアレイＣＡが有するそれぞれのセルに格納するための第１データを供給する。なお、図２の演算回路ＭＡＣＡ１の場合、当該信号の値は、電流量で表すことができる。
　例えば、回路ＷＣＳａ［ｊ］は、図３Ａに示す構成とすることができる。なお、図３Ａには、回路ＷＣＳａの周辺の回路との電気的な接続を示すため、回路ＳＷＳ１、スイッチＳ３［ｊ］、配線ＳＷＬ１、及び配線ＷＣＬ［ｊ］も図示している。
　回路ＷＣＳａ［ｊ］は、例えば、セルアレイＣＡのセルＩＭが配列されているマトリクス状の列だけ個数を有する。つまり、図２に示す演算回路ＭＡＣＡ１の場合、回路ＷＣＳは、回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｎ］（合計ｎ個）を有する。
　このため、図３Ａに示すスイッチＳ３［ｊ］は、図２の演算回路ＭＡＣＡ１に含まれているスイッチＳ３［１］乃至スイッチＳ３［ｎ］のいずれか一とすることができる。また、同様に、配線ＷＣＬ［ｊ］は、図２の演算回路ＭＡＣＡ１に含まれている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のいずれか一とすることができる。
　したがって、配線ＷＣＬ［ｊ］には、スイッチＳ３［ｊ］を介して、回路ＷＣＳａ［ｊ］が電気的に接続されている。
　図３Ａに示す回路ＷＣＳａ［ｊ］は、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、スイッチＳ３［ｊ］の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、又は高レベル電位とすることができる。なお、スイッチＳＷＷは、配線ＷＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＷには、例えば、アナログスイッチ又はトランジスタといった、電気的なスイッチを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＦ１、又はトランジスタＦ２と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
　また、図３Ａの回路ＷＣＳａは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳａ［ｊ］はＫビット（２Ｋ値）（Ｋは１以上の整数）の第１データを電流量として出力する機能を有し、この場合、回路ＷＣＳａ［ｊ］は、２Ｋ−１個の電流源ＣＳを有する。なお、回路ＷＣＳａ［ｊ］は、例えば、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｋ−１個有している。
　図３Ａにおいて、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、回路ＳＷＳ１が有するスイッチＳ３の第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［２］に電気的に接続され、２Ｋ−１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［Ｋ］に電気的に接続されている。
　回路ＷＣＳａ［ｊ］が有する複数の電流源ＣＳは、それぞれ同一の定電流ＩＷｕｔを端子Ｔ１から出力する機能を有する。なお、実際には、演算回路ＭＡＣＡ１の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳａに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＷｕｔの誤差は無いものとして説明する。
　配線ＤＷ［１］乃至配線ＤＷ［Ｋ］は、電気的に接続されている電流源ＣＳから定電流ＩＷｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ［１］に高レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔをスイッチＳ３［ｊ］の第２端子に流し、また、配線ＤＷ［１］に低レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。また、例えば、配線ＤＷ［２］に高レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳは、合計２ＩＷｕｔの定電流をスイッチＳ３［ｊ］の第２端子に流し、また、配線ＤＷ［２］に低レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている電流源ＣＳは、合計２ＩＷｕｔの定電流を出力しない。また、例えば、配線ＤＷ［Ｋ］に高レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている２Ｋ−１個の電流源ＣＳは、合計２Ｋ−１ＩＷｕｔの定電流をスイッチＳ３［ｊ］の第２端子に流し、また、配線ＤＷ［Ｋ］に低レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳは、合計２Ｋ−１ＩＷｕｔの定電流を出力しない。
　配線ＤＷ［１］に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ［Ｋ］に電気的に接続されている２Ｊ−１個の電流源ＣＳが流す電流量は、Ｋビット目の値に相当する。ここで、Ｋを２とした場合の回路ＷＣＳａを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＷ［１］には高レベル電位が与えられ、配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のスイッチＳ３［ｊ］の第２端子に定電流としてＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＷ［１］には低レベル電位が与えられ、配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のスイッチＳ３［ｊ］の第２端子に定電流として２ＩＷｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のスイッチＳ３［ｊ］の第２端子に定電流として３ＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＷ［１］及び配線ＤＷ「２」には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のスイッチＳ３［ｊ］の第２端子に定電流は流れない。
　なお、図３ＡではＫが３以上の整数である場合の回路ＷＣＳａ［ｊ］を図示しているが、Ｋが１である場合は、図３Ａの回路ＷＣＳａを、配線ＤＷ［２］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図３Ａの回路ＷＣＳａを、配線ＤＷ［３］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。
　次に、電流源ＣＳの具体的な構成例について説明する。
　図４Ａに示す電流源ＣＳ１は、図３Ａの回路ＷＣＳａに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。
　トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。
　配線ＤＷは、図３Ａの配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のいずれか一である。
　配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることができる。
　配線ＶＤＤＬが与える定電圧を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子−第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０−８Ａ以下であることが好ましく、また、１．０×１０−１２Ａ以下であることがより好ましく、また、１．０×１０−１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート−ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩＷｕｔ、又は後述するＩＸｕｔに相当する。
　トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。
　なお、図３Ａの回路ＷＣＳａ［ｊ］に含まれる電流源ＣＳに適用できる回路は、図４Ａの電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図４Ｂに示す。図４Ｂに示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
　また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図４Ｃに示す。図４Ｃに示す電流源ＣＳ３は、トランジスタＴｒ１、及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
　また、例えば、図３Ａの回路ＷＣＳａ［ｊ］に含まれる電流源ＣＳに適用できる回路としては、図４Ｄに示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図４Ｃの電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図４Ｂの電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
　電流源ＣＳ４において、トランジスタＴｒ１の第１端子−第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子−第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。
　図３Ａの回路ＷＣＳａ［ｊ］に含まれる電流源ＣＳとして、図４Ａ乃至図４Ｄに示した電流源ＣＳ１乃至電流源ＣＳ４を適用することによって、回路ＷＣＳａは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタＦ１がサブスレッショルド領域で動作する範囲内における第１端子−第２端子間に流れる電流量とすることができる。
　また、図３Ａの回路ＷＣＳａ［ｊ］としては、図４Ａに示す回路ＷＣＳａ［ｊ］を適用してもよい。図３Ｂの回路ＷＣＳａ［ｊ］は、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに、図４Ａの電流源ＣＳが１つずつ接続された構成となっている。また、トランジスタＴｒ１［１］のチャネル幅をｗ［１］、トランジスタＴｒ１［２］のチャネル幅をｗ［２］、トランジスタＴｒ１［Ｋ］のチャネル幅をｗ［Ｋ］としたとき、それぞれのチャネル幅の比は、ｗ［１］：ｗ［２］：ｗ［Ｋ］＝１：２：２Ｋ−１となっている。サブスレッショルド領域で動作するトランジスタのソース−ドレイン間に流れる電流は、チャネル幅に比例するため、図３Ｂに示す回路ＷＣＳａは、図３Ａの回路ＷＣＳａと同様に、Ｋビットの第１データに応じた電流を出力することができる。
　なお、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３は、例えば、トランジスタＦ１又はトランジスタＦ２に適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
［回路ＸＣＳ］
　次に、セルアレイＣＡの周辺回路に相当する、回路ＸＣＳの構成例について説明する。
　回路ＸＣＳは、一例として、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｍ］（合計ｍ個）を有する。
　図２において、回路ＸＣＳａ［１］は、一例として、配線ＸＣＬ［１］に電気的に接続され、回路ＸＣＳａ［ｍ］は、一例として、配線ＸＣＬ［ｍ］に電気的に接続されている。
　回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｍ］のそれぞれは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｎ］に、後述する参照データに応じた信号、又は第２データに応じた信号を供給する機能を有する。なお、図２の演算回路ＭＡＣＡ１の場合、上述した各信号の値は、電流量で表すことができる。
　図３Ｃは、図２の演算回路ＭＡＣＡ１に適用できる、回路ＸＣＳの一例を示したブロック図である。なお、図３Ｃには、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｍ］のいずれか一に相当する、回路ＸＣＳａ［ｉ］を抜粋して示している。また、図３Ｃには、回路ＸＣＳの周辺の回路との電気的な接続を示すため配線ＸＣＬ［ｉ］も図示している。
　したがって、配線ＸＣＬ［ｉ］には、回路ＸＣＳａ［ｉ］が電気的に接続されている。
　図３Ｃに示す回路ＸＣＳａ［ｉ］は、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬ［ｉ］に電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬ［ｉ］に初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、又は高レベル電位とすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸ［ｉ］は、配線ＸＣＬ［ｉ］に初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。
　また、図３Ｃの回路ＸＣＳａ［ｉ］の回路構成は、図３Ａの回路ＷＣＳａ［ｊ］とほぼ同様の構成にすることができる。具体的には、回路ＸＣＳａ［ｉ］は、参照データを電流量として出力する機能と、Ｌビット（２Ｌ値）（Ｌは１以上の整数）の第２データを電流量として出力する機能と、を有し、この場合、回路ＸＣＳａ［ｉ］は、２Ｌ−１個の電流源ＣＳを有する。なお、回路ＸＣＳａ［ｉ］は、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｌ−１個有している。
　ところで、回路ＸＣＳａ［ｉ］が電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。
　図３Ｃにおいて、１個の電流源ＣＳの端子Ｔ２は配線ＤＸ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［２］に電気的に接続され、２Ｌ−１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［Ｌ］に電気的に接続されている。
　回路ＸＣＳａ［ｉ］が有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＸｕｔを端子Ｔ１から出力する機能を有する。また、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］は、電気的に接続されている電流源ＣＳからＩＸｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳａ［ｉ］は、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］から送られるＬビットの情報に応じた電流量を、配線ＸＣＬに流す機能を有する。
　具体的には、ここで、Ｌを２とした場合の回路ＸＣＳａ［ｉ］を考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＸ［１］には高レベル電位が与えられ、配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａ［ｉ］から、配線ＸＣＬに定電流としてＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＸ［１］には低レベル電位が与えられ、配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａ［ｉ］から、配線ＸＣＬ［ｉ］に定電流として２ＩＸｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａ［ｉ］から、配線ＸＣＬ［ｉ］に定電流として３ＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａ［ｉ］から、配線ＸＣＬ［ｉ］に定電流は流れない。なお、このとき、本明細書などにおいて、回路ＸＣＳａ［ｉ］から配線ＸＣＬ［ｉ］に電流量が０の電流が流れると言い換える場合がある。また、回路ＸＣＳａ［ｉ］が出力する電流量０、ＩＸｕｔ、２ＩＸｕｔ、３ＩＸｕｔなどは、回路ＸＣＳａ［ｉ］が出力する第２データとすることができ、特に、回路ＸＣＳａ［ｉ］が出力する電流量ＩＸｕｔは、回路ＸＣＳａ［ｉ］が出力する参照データとすることができる。
　なお、回路ＸＣＳａ［ｉ］が有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＸｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳａに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＸｕｔの誤差は無いものとして説明する。
　また、回路ＸＣＳａ［ｉ］の電流源ＣＳとしては、回路ＷＣＳａ［ｊ］の電流源ＣＳと同様に、図４Ａ乃至図４Ｄの電流源ＣＳ１乃至電流源ＣＳ４のいずれかを適用することができる。この場合、図４Ａ乃至図４Ｄに図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳａ［ｉ］は、参照データ、又はＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬ［ｉ］に流すことができる。
　また、図３Ｃの回路ＸＣＳａ［ｉ］としては、図３Ｂに示す回路ＷＣＳａ［ｊ］と同様の回路構成を適用することができる。この場合、図３Ｂに示す回路ＷＣＳａ［ｊ］を回路ＸＣＳａ［ｉ］に置き換え、配線ＤＷ［１］を配線ＤＸ［１］に置き換え、配線ＤＷ［２］を配線ＤＸ［２］に置き換え、配線ＤＷ［Ｋ］を配線ＤＸ［Ｌ］に置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。
［回路ＷＳＤ］
　回路ＷＳＤは、セルアレイＣＡが有するそれぞれのセルに第１データを書き込む際に、配線ＷＳＬ［ｉ］に所定の信号を供給することによって、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。例えば、図１において、回路ＷＳＤが、配線ＷＳＬ［１］に高レベル電位を供給し、配線ＷＳＬ［２］（図示しない）乃至配線ＷＳＬ［ｍ］に低レベル電位を供給することで、配線ＷＳＬ［１］に電気的に接続されているゲートを有するトランジスタＦ１及びトランジスタＦ１ｄをオン状態にすることができ、配線ＷＳＬ［２］乃至配線ＷＳＬ［ｍ］のそれぞれに電気的に接続されているゲートを有するトランジスタＦ１及びトランジスタＦ１ｄをオフ状態にすることができる。
［回路ＩＴＳ］
　次に、セルアレイＣＡの周辺回路に相当する、回路ＩＴＳの構成例について説明する。
　回路ＩＴＳは、例えば、回路ＳＷＳ２及び回路ＩＴＲＺ［ｊ］を有する。
　回路ＳＷＳ２は、配線ＷＣＬ［ｊ］と回路ＩＴＲＺ［ｊ］との間を導通状態又は非導通状態にする機能を有する。
　回路ＳＷＳ２は、一例として、スイッチＳ４［ｊ］を有する。スイッチＳ４［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、スイッチＳ４［ｊ］の第２端子は、後述する変換回路ＩＴＲＺ［ｊ］の第１入力端子に電気的に接続され、スイッチＳ４［ｊ］の制御端子は、配線ＳＷＬ２に電気的に接続されている。
　配線ＳＷＬ２は、一例として、スイッチＳ４［ｊ］のオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ２には、高レベル電位又は低レベル電位が供給される。
　スイッチＳ４［ｊ］には、例えば、スイッチＳ３［ｊ］に適用できるスイッチを用いることができる。特に、スイッチＳ４［ｊ］には、ＯＳトランジスタを用いることが好ましい。また、スイッチＳ４［ｊ］には、アナログスイッチといった電気的なスイッチ、又は機械的なスイッチを適用してもよい。
　上述したとおり、回路ＳＷＳ２は、配線ＷＣＬ［ｊ］と回路ＩＴＳとの間を導通状態又は非導通状態にする機能を有する。つまり、回路ＳＷＳ２は、スイッチＳ４［ｊ］を用いることで、回路ＩＴＳと配線ＷＣＬ［ｊ］との間の導通状態又は非導通状態の切り替えを行うことができる。
　変換回路ＩＴＲＺ［ｊ］は、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺ［ｊ］の入力端子は、スイッチＳ４［ｊ］の第２端子に電気的に接続され、変換回路ＩＴＲＺ［ｊ］の出力端子は、配線ＯＬ［ｊ］に電気的に接続されている。
　変換回路ＩＴＲＺ［ｊ］は、一例として、スイッチＳ４［ｊ］がオン状態のとき、配線ＷＣＬ［ｊ］から入力端子に入力された電流量を取得して、当該電流量に応じた信号を出力する機能を有する。なお、当該信号としては、電圧又は電流とすることができる。また、電圧としては、例えば、アナログ電圧又はデジタル電圧とすることができる。また、変換回路ＩＴＲＺ［ｊ］は、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ［ｊ］に出力してもよい。
　特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、又はしきい値関数を用いることができる。
　図５Ａに示す変換回路ＩＴＲＺ［ｊ］は、図２の変換回路ＩＴＲＺ［ｊ］のそれぞれに適用できる回路の一例である。なお、図５Ａには、変換回路ＩＴＲＺ［ｊ］の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ［ｊ］、配線ＳＷＬ２、スイッチＳ４［ｊ］、及び配線ＯＬ［ｊ］も図示している。また、配線ＷＣＬ［ｊ］は、図２の演算回路ＭＡＣＡ１に含まれている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のいずれか一であり、スイッチＳ４［ｊ］は、図２の演算回路ＭＡＣＡ１に含まれているスイッチＳ４［１］乃至スイッチＳ４［ｎ］のいずれか一であり、配線ＯＬ［ｊ］は、図２の演算回路ＭＡＣＡ１に含まれている配線ＯＬ［１］乃至配線ＯＬ［ｎ］のいずれか一である。
　図５Ａの変換回路ＩＴＲＺ［ｊ］は、スイッチＳ４［ｊ］を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺ［ｊ］は、配線ＯＬ［ｊ］に電気的に接続されている。変換回路ＩＴＲＺ［ｊ］は、一例として、変換回路ＩＴＲＺ［ｊ］から配線ＷＣＬ［ｊ］に流れる電流量、又は配線ＷＣＬ［ｊ］から変換回路ＩＴＲＺ［ｊ］に流れる電流量をアナログ電圧に変換し、かつ当該アナログ電圧をデジタル電圧、アナログ電流の順に変換して、配線ＯＬ［ｊ］に当該アナログ電流を出力する機能を有する。
　図５Ａの変換回路ＩＴＲＺ［ｊ］は、一例として、負荷ＬＥと、オペアンプＯＰ１と、アナログデジタル変換回路ＡＤＣと、を有する。
　オペアンプＯＰ１の反転入力端子は、負荷ＬＥの第１端子と、スイッチＳ４［ｊ］の第２端子と、に電気的に接続されている。オペアンプＯＰ１の非反転入力端子は、配線ＶＲＬに電気的に接続されている。オペアンプＯＰ１の出力端子は、負荷ＬＥの第２端子と、アナログデジタル変換回路ＡＤＣの入力端子と、に電気的に接続されている。また、アナログデジタル変換回路ＡＤＣの出力端子は、配線ＯＬ［ｊ］に電気的に接続されている。
　配線ＶＲＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、又は低レベル電位とすることができる。
　負荷ＬＥには、例えば、抵抗、ダイオード、又はトランジスタを用いることができる。
　変換回路ＩＴＲＺ［ｊ］において、オペアンプＯＰ１と負荷ＬＥとの構成によって、配線ＷＣＬから、スイッチＳ４［ｊ］を介して、オペアンプＯＰ１の反転入力端子、及び負荷ＬＥの第１端子に流れる電流量、又はオペアンプＯＰ１の反転入力端子、及び負荷ＬＥの第１端子から、スイッチＳ４［ｊ］を介して、配線ＷＣＬ［ｊ］に流れる電流量を、アナログ電位に変換することができる。また、当該アナログ電位は、アナログデジタル変換回路ＡＤＣの入力端子に入力される。
　特に、配線ＶＲＬが与える定電圧を接地電位（ＧＮＤ）とすることによって、オペアンプＯＰ１の反転入力端子は仮想接地となるため、配線ＯＬ［ｊ］に出力されるアナログ電圧は接地電位（ＧＮＤ）を基準とした電圧とすることができる。
　アナログデジタル変換回路ＡＤＣは、一例として、アナログデジタル変換回路ＡＤＣの入力端子にアナログ電圧が入力されることで、当該アナログ電圧に応じたデジタル電圧を配線ＯＬ［ｊ］に出力する機能を有する。
　なお、ここでの配線ＯＬ［ｊ］は、一又は複数の配線とする。配線ＯＬ［ｊ］の本数は、例えば、アナログデジタル変換回路ＡＤＣの分解能によって定められる。例えば、アナログデジタル変換回路ＡＤＣの分解能が１ビットである場合、配線ＯＬ［ｊ］の本数は１本とすることができ、また、例えば、アナログデジタル変換回路ＡＤＣの分解能が８ビットである場合、配線ＯＬ［ｊ］の本数は８本とすることができる。
　また、アナログデジタル変換回路ＡＤＣは、上述した関数系の演算回路の一つとみなすことができる。そのため、変換回路ＩＴＲＺ［ｊ］において、異なる関数系の演算回路を用いたい場合は、アナログデジタル変換回路ＡＤＣを所望する関数演算を行う回路に置き換えればよい。なお、当該関数演算を行う回路は、入力をアナログ電圧とし、出力をデジタル電圧とする構成とすることが好ましい。
　また、図５Ａの変換回路ＩＴＲＺ［ｊ］は、デジタル信号を出力する構成となっているが、変換回路ＩＴＲＺ［ｊ］にアナログデジタル変換回路ＡＤＣを設けずに、オペアンプＯＰ１の出力端子のアナログ電位を、そのまま配線ＯＬ［ｊ］に出力する構成としてもよい。具体的には、図５Ｂの変換回路ＩＴＲＺ［ｊ］に示すとおり、図５Ａの変換回路ＩＴＲＺ［ｊ］においてアナログデジタル変換回路ＡＤＣを設けない構成としてもよい。
［回路ＦＢ］
　回路ＦＢは、一例として、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に書き込まれた第１データに応じた電位を補正するために必要な演算を行う回路である。
　図６Ａに示す回路ＦＢは、回路ＩＴＳに含まれている変換回路ＩＴＲＺ［ｊ］が、デジタル信号を出力する場合（例えば、図５Ａに示す変換回路ＩＴＲＺ［ｊ］が図２の変換回路ＩＴＲＺ［ｊ］に適用されている場合）において、図１及び図２に示す回路ＦＢに適用できる回路の一例である。なお、図６Ａには、回路ＦＢの周辺の回路との電気的な接続を示すため、制御回路ＣＴＲ及び配線ＯＬ［ｊ］も図示している。なお、配線ＯＬ［ｊ］は、図１の演算回路ＭＡＣＡ０に含まれている配線ＯＬ［１］乃至配線ＯＬ［ｎ］のいずれか一である。
　図６Ａの回路ＦＢは、一例として、回路ＳＢＴ［ｊ］を有する。
　図６Ａに示す回路ＳＢＴ［ｊ］は、第１入力端子と、第２入力端子と、出力端子と、を有する。また、ここでの制御回路ＣＴＲは、一例として、端子ＩＴと、端子ＯＴ１と、を有する。
　回路ＳＢＴ［ｊ］の第１入力端子は、配線ＯＬ［ｊ］に電気的に接続されている。また、回路ＳＢＴ［ｊ］の第２入力端子は、制御回路ＣＴＲの端子ＯＴ１に電気的に接続されている。また、回路ＳＢＴ［ｊ］の出力端子は、制御回路ＣＴＲの端子ＩＴに電気的に接続されている。
　配線ＯＬ［ｊ］には、変換回路ＩＴＲＺ［ｊ］から出力されたデジタル信号が供給される。このため、回路ＳＢＴ［ｊ］の第１入力端子には、当該デジタル信号が入力される。
　ここでの制御回路ＣＴＲは、端子ＯＴ１に対して、比較用のデータを出力する機能を有する。比較用のデータとは、例えば、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］から読み出された第１データが、適切な値であるかどうかを判定するためのデータとすることができる。このため、比較用のデータは、例えば、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］への書き込み時において、制御回路ＣＴＲから回路ＸＣＳａに送信された第１データとすることができる。そのため、本構成例では、回路ＳＢＴ［ｊ］の第２入力端子には、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］への書き込み時に用いた第１データが入力される。なお、図６Ａでは、当該第１データは、デジタル信号として記載している。
　回路ＳＢＴ［ｊ］は、第１入力端子に入力された変換回路ＩＴＲＺ［ｊ］からのデジタル信号の値と、第２入力端子に入力された制御回路ＣＴＲからの第１データの値と、の差分を演算して、演算結果（以後、差分値と呼称する）をデジタル信号として回路ＳＢＴ［ｊ］の出力端子に出力する機能を有する。つまり、回路ＳＢＴ［ｊ］は、デジタル回路で構成される減算器とすることができる。
　また、例えば、制御回路ＣＴＲの端子ＯＴ１から、セルＩＭ［ｉ，ｊ］に書き込む第１データの値をデジタル信号として出力し、配線ＯＬ［ｊ］から、当該第１データを書き込んだセルＩＭ［ｉ，ｊ］から読み出された値をデジタル信号として出力することによって、回路ＳＢＴ［ｊ］は、書き込み時の第１データと、読み出し時の第１データと、の差分値をとることができる。回路ＳＢＴ［ｊ］において差分値が０である場合、書き込み時の第１データと、読み出し時の第１データと、が一致していることが分かる。一方で、回路ＳＢＴ［ｊ］において差分値が０でない場合、書き込み時の第１データと、読み出し時の第１データと、が一致していないため、セルＩＭ［ｉ，ｊ］に書き込まれている第１データが、書き込み時の第１データの値からずれていることを判断することができる。
　ところで、回路ＩＴＳに含まれている変換回路ＩＴＲＺ［ｊ］が、デジタル信号ではなくアナログ電位を出力する場合（例えば、図５Ｂに示す変換回路ＩＴＲＺ［ｊ］が図２の変換回路ＩＴＲＺ［ｊ］に適用されている場合）、図６Ａの回路ＦＢは、図６Ｂに示す回路ＦＢの回路構成に変更すればよい。
　図６Ｂに示す回路ＳＢＴ［ｊ］は、一例として、デジタルアナログ変換回路ＤＡＣと、負荷ＬＥ１乃至負荷ＬＥ４と、オペアンプＯＰ２と、を有する。
　負荷ＬＥ１の第１端子は、回路ＳＢＴ［ｊ］の第１入力端子に電気的に接続され、負荷ＬＥ１の第２端子は、負荷ＬＥ２の第１端子と、オペアンプＯＰ２の反転入力端子と、に電気的に接続されている。また、負荷ＬＥ２の第２端子は、オペアンプＯＰ２の出力端子と、回路ＳＢＴ［ｊ］の出力端子と、に電気的に接続されている。また、デジタルアナログ変換回路ＤＡＣの入力端子は、回路ＳＢＴ［ｊ］の第２入力端子に電気的に接続され、デジタルアナログ変換回路ＤＡＣの出力端子は、負荷ＬＥ３の第１端子に電気的に接続されている。負荷ＬＥ３の第２入力端子は、オペアンプＯＰ２の非反転入力端子と、負荷ＬＥ４の第１端子と、に電気的に接続されている。負荷ＬＥ４の第２端子は、配線ＶＧＬに電気的に接続されている。
　配線ＶＧＬは、例えば、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）又は低レベル電位とすることができる。
　デジタルアナログ変換回路ＤＡＣは、一例として、デジタルアナログ変換回路ＤＡＣの入力端子にデジタル信号が入力されることで、当該デジタル信号に応じたアナログ電位をデジタルアナログ変換回路ＤＡＣの出力端子に出力する機能を有する。
　負荷ＬＥ１乃至負荷ＬＥ４には、例えば、負荷ＬＥと同様に、抵抗、ダイオード、又はトランジスタを用いることができる。
　図６Ｂに示す回路ＳＢＴ［ｊ］は、負荷ＬＥ１乃至負荷ＬＥ４のそれぞれの抵抗値を等しくすることにより、アナログ電位の減算器とすることができる。
　例えば、制御回路ＣＴＲの端子ＯＴ１から、セルＩＭ［ｉ，ｊ］に書き込む第１データの値をデジタル信号として出力することによって、当該デジタル信号は、回路ＳＢＴ［ｊ］のデジタルアナログ変換回路ＤＡＣにより、アナログ電位に変換される。また、配線ＯＬ［ｊ］には、当該第１データを書き込んだセルＩＭ［ｉ，ｊ］から読み出された値がアナログ電位として入力される。これにより、回路ＳＢＴ［ｊ］は、書き込み時の第１データに応じたアナログ電位と、読み出し時の第１データに応じたアナログ電位と、の差分をとることができる。
　制御回路ＣＴＲは、回路ＳＢＴ［ｊ］の出力端子から出力される差分値を、端子ＩＴを介して取得することによって、書き込み時の第１データと、読み出し時の第１データと、の一致又は不一致を判定することができる。例えば、回路ＳＢＴ［ｊ］において差分値が０である場合、制御回路ＣＴＲは、書き込み時の第１データと、読み出し時の第１データと、が一致していると判定する。一方で、回路ＳＢＴ［ｊ］において差分値が０でない場合、書き込み時の第１データと、読み出し時の第１データと、が一致していないため、制御回路ＣＴＲは、セルＩＭ［ｉ，ｊ］に書き込まれている第１データが、書き込み時の第１データの値からずれていることを判定する。これにより、制御回路ＣＴＲは、セルＩＭ［ｉ，ｊ］に書き込まれている第１データに対して、補正が必要か否かを判断することができる。
　なお、回路ＦＢは、図６Ａ及び図６Ｂの構成のように、回路ＳＢＴ［ｊ］から出力される差分値が０のときに、書き込み時の第１データと、読み出し時の第１データと、が一致しているという判定をする回路構成ではなく、回路ＳＢＴ［ｊ］から出力される差分値が所定の範囲内に収まっているときに、書き込み時の第１データと、読み出し時の第１データと、が一致しているという判定をする回路構成としてもよい。
　このような回路構成を図６Ｃに示す。図６Ｃに示す回路ＦＢは、図６Ａ又は図６Ｂの回路ＦＢに比較回路ＣＭＰ［ｊ］を設けた構成となっている。なお、図６Ｃに記載している複数の配線のそれぞれは、アナログ電位又はデジタル信号の一方が供給される配線としている。
　なお、図６Ｃにおいて、制御回路ＣＴＲは、一例として、端子ＩＴと、端子ＯＴ１と、端子ＯＴ２と、を有する。
　比較回路ＣＭＰ［ｊ］は、一例として、第１入力端子と、第２入力端子と、出力端子と、を有する。
　比較回路ＣＭＰ［ｊ］の第１入力端子は、回路ＳＢＴ［ｊ］の出力端子に電気的に接続されている。また、比較回路ＣＭＰ［ｊ］の第２入力端子は、制御回路ＣＴＲの端子ＯＴ２に電気的に接続されている。また、比較回路ＣＭＰ［ｊ］の出力端子は、制御回路ＣＴＲの端子ＩＴに電気的に接続されている。
　ここでの制御回路ＣＴＲは、端子ＯＴ２に対して、基準用のデータを出力する機能を有する。基準用のデータとは、例えば、回路ＳＢＴ［ｊ］の出力端子から送信される、書き込み時の第１データと読み出し時の第１データとの差分値が、許容できる範囲に収まっているかどうかを判定するためのデータ（以下、基準値と呼称する）とすることができる。
　そのため、比較回路ＣＭＰ［ｊ］は、例えば、第１入力端子に入力された値と、第２入力端子に入力された値と、を比較して、それらの大小関係の結果を出力端子に出力する機能を有する。又は、比較回路ＣＭＰ［ｊ］は、第１入力端子に入力された値の絶対値を取得して、当該絶対値と、第２入力端子に入力された値と、を比較して、それらの大小関係の結果を出力端子に出力する機能を有してもよい。このため、比較回路ＣＭＰ［ｊ］は、比較器といった用語に言い換えることができる。
　例えば、制御回路ＣＴＲの端子ＯＴ２から、比較回路ＣＭＰ［ｊ］の第２入力端子に基準値としてδが入力されたとき、比較回路ＣＭＰ［ｊ］は、第１入力端子に入力された、書き込み時の第１データと読み出し時の第１データとの差分値と、基準値δと、の大小関係の結果を比較回路ＣＭＰ［ｊ］の出力端子から出力する。
　制御回路ＣＴＲは、比較回路ＣＭＰ［ｊ］の出力端子から出力される当該結果を、端子ＩＴを介して取得することによって、書き込み時の第１データと、読み出し時の第１データと、の一致、不一致を判定することができる。例えば、比較回路ＣＭＰ［ｊ］において、書き込み時の第１データと読み出し時の第１データとの差分値が、基準値δよりも小さい場合、制御回路ＣＴＲは、書き込み時の第１データと、読み出し時の第１データと、が概ね一致していると判定する。一方で、書き込み時の第１データと読み出し時の第１データとの差分値が、基準値δよりも大きい場合、制御回路ＣＴＲは、書き込み時の第１データと、読み出し時の第１データと、が一致していないと判定する。これにより、制御回路ＣＴＲは、セルＩＭ［ｉ，ｊ］に書き込まれている第１データに対して、補正が必要か否かを判断することができる。
　なお、上述した差分値は絶対値としてもよい。
　また、上述した基準値δは、一例として、セルＩＭ［ｉ，ｊ］に書き込まれる二値又は多値の各電位の分布幅（ビット精度と呼称する場合がある）に応じて定めることができる。
［制御回路ＣＴＲ］
　制御回路ＣＴＲは、一例として、セルアレイＣＡの周辺回路に相当する、回路ＷＣＳ、回路ＳＷＳ１、回路ＳＷＳ２、回路ＷＳＤ、回路ＸＣＳ、及び回路ＩＴＳを制御する機能を有する。
　制御回路ＣＴＲは、例えば、回路ＷＣＳａ［ｊ］に対して、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に書き込むための第１データに応じた信号を送信する機能を有する。なお、当該信号は、回路ＷＣＳａ［ｊ］における配線ＤＷ［１］乃至配線ＤＷ［Ｋ］に送信されるデジタル信号とすることができる。
　また、制御回路ＣＴＲは、例えば、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｍ］に対して、第２データに応じた信号を送信する機能を有する。なお、当該信号は、回路ＸＣＳａ［ｊ］における配線ＤＸ［１］乃至配線ＤＸ［Ｌ］に送信されるデジタル信号とすることができる。
　また、制御回路ＣＴＲは、例えば、回路ＳＷＳ１に含まれるスイッチＳ３［ｊ］のオン状態とオフ状態との切り替えを行う機能を有する。そのため、制御回路ＣＴＲは、配線ＳＷＬ１に電気的に接続されている。同様に、制御回路ＣＴＲは、例えば、回路ＳＷＳ２に含まれるスイッチＳ４［ｊ］のオン状態とオフ状態との切り替えを行う機能を有する。そのため、制御回路ＣＴＲは、配線ＳＷＬ２に電気的に接続されている。
　また、制御回路ＣＴＲは、例えば、回路ＷＳＤに対して、制御信号を送信する機能を有する。また、制御回路ＣＴＲは、例えば、回路ＷＳＤに対して、第１データを書き込むための、セルアレイＣＡの１行目乃至ｍ行目のいずれかの書き込みを行う行のアドレスを含む信号を送信する機能を有する。
　制御回路ＣＴＲは、例えば、端子ＩＴと、端子ＯＴと、を有する。なお、端子ＩＴは、上述した図６Ａ乃至図６Ｃにおける端子ＩＴに相当する。また、端子ＯＴは、端子ＩＴは、上述した図６Ａ乃至図６Ｃにおける、端子ＯＴ１、及び端子ＯＴ２に相当する。
　また、制御回路ＣＴＲの端子ＩＴと、端子ＯＴと、は、回路ＦＢに電気的に接続されている。
　制御回路ＣＴＲは、例えば、回路ＦＢに対して、回路ＦＢで行われる演算に必要な値に応じたアナログ電位又はデジタル信号を、端子ＯＴを介して送信する機能を有する。また、制御回路ＣＴＲは、例えば、回路ＦＢによる当該演算の結果を、端子ＩＴを介して取得する機能を有する。
　ところで、図２の演算回路ＭＡＣＡ１において、セルＩＭ［ｉ，ｊ］（図示しない）に第１データを書き込む場合、セルＩＭ［ｉ，ｊ］に含まれるトランジスタＦ１をオン状態にし、かつ配線ＷＣＬ［ｊ］に電気的に接続されている、セルＩＭ［ｉ，ｊ］以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれるトランジスタＦ１をオフ状態にする。次に、スイッチＳ３［ｊ］をオン状態にし、かつスイッチＳ４［ｊ］をオフ状態にして、回路ＷＣＳａ［ｊ］からスイッチＳ３［ｊ］を介してセルＩＭ［ｉ，ｊ］に第１データに応じた量の電流を流して、ノードＮ［ｉ，ｊ］の電位を設定する。このとき、トランジスタＦ２のソース−ドレイン間には、第１データに応じた量の電流が流れるため、自ずとトランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位が決まる。その後、セルＩＭ［ｉ，ｊ］のトランジスタＦ１をオフ状態にすることによって、ノードＮ［ｉ，ｊ］の電位を容量Ｃ５によって保持することができる。
　このとき、セルＩＭ［ｉ，ｊ］に書き込む第１データの値は、セルＩＭ［ｉ，ｊ］に流れる電流の量によって決まる。つまり、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］には、第１データの値に応じて、アナログ電位、又は多値の電位が決められる。
　第１データを多値のデータとしたとき、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］に書き込まれる電位のばらつきが大きい場合には、セルＩＭ［ｉ，ｊ］に書き込まれる第１データが所望の値からずれてしまうことがある。例えば、セルＩＭ［ｉ，ｊ］に備わるトランジスタＦ１、トランジスタＦ２、トランジスタＦ５、及び容量Ｃ５の作製時のばらつきが起因して、第１データの書き込み時にセルＩＭ［ｉ，ｊ］に流れる電流量と、演算時におけるセルＩＭ［ｉ，ｊ］から出力される電流量と、が異なる場合がある。
　第１データの書き込み時にセルＩＭ［ｉ，ｊ］に流れる電流量と、演算時におけるセルＩＭ［ｉ，ｊ］から出力される電流量と、が異なる場合、セルＩＭ［ｉ，ｊ］に書き込まれている第１データが誤った値として読み出されることがある。このため、演算時におけるセルＩＭ［ｉ，ｊ］から出力される電流の量は、セルＩＭ［ｉ，ｊ］に第１データを書き込んだときの電流の量と等しいことが好ましい。
＜＜補正処理を含む第１データの書き込み動作の例１＞＞
　ここでは、図２に示した演算回路ＭＡＣＡ１において、第１データが書き込まれたセルＩＭ［ｉ，ｊ］が、適切に、当該第１データに応じた量の電流を出力するための、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］に書き込まれる電位の補正処理について説明する。
　図７は、補正処理を含む第１データの書き込み動作の一例を示したフローチャートである。当該書き込み動作は、ステップＳ１０１乃至ステップＳ１０６を有する。また、図７では、当該書き込み動作の開始を「ＳＴＡＲＴ」と記載し、また、当該書き込み動作の終了を「ＥＮＤ」と記載する。
［ステップＳ１０１］
　ステップＳ１０１は、一例として、制御回路ＣＴＲにおいて、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］に対して、第１データの値としてＷＴＲＧに相当する信号が入力される動作を有する。
　図３の回路ＷＣＳａ［ｊ］において、ＷＴＲＧに相当する信号は、例えば、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号とすることができる。
　以後、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値をＷＷＲと呼称する。例えば、ステップＳ１０１の段階では、ＷＷＲ＝ＷＴＲＧとなる。
［ステップＳ１０２］
　ステップＳ１０２は、一例として、回路ＷＣＳａ［ｊ］が、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値ＷＷＲに応じた量ＩＷＲの電流（書き込み電流と呼称する）を生成してＩＷＲの電流を配線ＷＣＬ［ｊ］に送信する動作と、セルＩＭ［ｉ，ｊ］にＩＷＲの書き込み電流に流れて、セルＩＭ［ｉ，ｊ］の容量Ｃ５の第１端子（ノードＮ［ｉ，ｊ］）にＩＷＲの書き込み電流に応じた電位が書き込まれる動作と、を有する。
　図３の回路ＷＣＳａ［ｊ］において、第１データに応じた量ＩＷＲは、回路ＷＣＳａ［ｊ］に含まれる一又は複数の電流源ＣＳによって生成することができる。
　また、配線ＳＷＬ１に高レベル電位を入力して、スイッチＳ３［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ３［ｊ］をオン状態にすることができる。これにより、回路ＷＣＳａ［ｊ］で生成されたＩＷＲの電流を配線ＷＣＬ［ｊ］に流すことができる。
　また、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］のうち、配線ＷＳＬ［ｉ］に高レベル電位を入力し、ｉ行目以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に低レベル電位を入力する。これにより、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のうち、セルＩＭ［ｉ，ｊ］のトランジスタＦ１をオン状態にし、ｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ１をオフ状態にすることができる。
　また、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のうち、セルＩＭｄ［ｉ］には、回路ＸＣＳａ［ｉ］から量Ｉｒｅｆ０（＝ＩＸｕｔ）の電流が流れるものとする（なお、Ｉｒｅｆ０（＝ＩＸｕｔ）は、値が“１”の第２データに相当する電流量であり、回路ＸＣＳａ［ｉ］から流れるＩｒｅｆ０については、後述する演算回路の動作例１で詳しく説明する）。また、これにより、配線ＸＣＬ［ｉ］の電位がＶｇｍになるものとする。また、ｉ行目以外の、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のそれぞれには、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｍ］のそれぞれから接地電位（ＧＮＤ）が与えられるものとする。つまり、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位は、ＧＮＤとなる。
　ところで、ｉ行目以外の、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているそれぞれのトランジスタＦ１はオフ状態となっているため、ｉ行目以外の、ノードＮ［１，ｊ］乃至ノードＮ［ｍ，ｊ］はフローティング状態となっている。このとき、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位がＧＮＤとなることによって、ｉ行目以外の、ノードＮ［１，ｊ］乃至ノードＮ［ｍ，ｊ］のそれぞれの電位も変化する。このとき、ｉ行目以外の、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２はオフ状態になるものとする。
　また、配線ＳＷＬ２に低レベル電位を入力して、スイッチＳ４［ｊ］の制御端子に当該低レベル電位を印加することによって、スイッチＳ４［ｊ］をオフ状態にすることができる。
　上記のとおり、スイッチＳ３［ｊ］がオン状態であり、スイッチＳ４［ｊ］がオフ状態であり、ｉ行目以外のｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のトランジスタＦ１及びトランジスタＦ２がオフ状態であるため、回路ＷＣＳａ［ｊ］で生成されたＩＷＲの電流は、セルＩＭ［ｉ，ｊ］のみに流れる。また、このとき、セルＩＭ［ｉ，ｊ］において、トランジスタＦ２のソース−ドレイン間には、ＩＷＲの書き込み電流が流れるため、自ずとトランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位が決まる。その後、配線ＷＳＬ［ｉ］に低レベル電位を入力して、セルＩＭ［ｉ，ｊ］のトランジスタＦ１をオフ状態にすることによって、ノードＮ［ｉ，ｊ］の電位を容量Ｃ５によって保持することができる。つまり、セルＩＭ［ｉ，ｊ］に第１データを書き込むことができる。
［ステップＳ１０３］
　ステップＳ１０３は、一例として、セルＩＭ［ｉ，ｊ］に書き込まれた第１データを読み出す動作を有する。換言すると、ステップＳ１０３は、セルＩＭ［ｉ，ｊ］が、容量Ｃ５（ノードＮ［ｉ，ｊ］）の電位に応じた読み出し電流を出力する動作と、当該読み出し電流が変換回路ＩＴＲＺ［ｊ］に入力されることで、変換回路ＩＴＲＺ［ｊ］が当該読み出し電流に応じた値を配線ＯＬ［ｊ］に出力する動作と、を有する。
　具体的には、例えば、配線ＳＷＬ１に低レベル電位を入力して、スイッチＳ３［ｊ］の制御端子に当該低レベル電位を印加することによって、スイッチＳ３［ｊ］をオフ状態にする。また、配線ＳＷＬ２に高レベル電位を入力して、スイッチＳ４［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ４［ｊ］をオン状態にする。
　また、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］のそれぞれには低レベル電位を引き続き入力して、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ１のオフ状態を維持する。
　また、ステップＳ１０２から、配線ＸＣＬ［ｉ］の電位をＶｇｍに維持し、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位をＧＮＤに維持する。これにより、ｉ行目以外の、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２のオフ状態を維持する。
　セルＩＭ［ｉ，ｊ］において、ノードＮ［ｉ，ｊ］には、ステップＳ１０２で書き込まれた電位が保持されている。ここで配線ＶＥ０が与える電位を接地電位としたとき、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流は、トランジスタＦ２のゲートの電位に応じて決まる。また、トランジスタＦ２のソース−ドレイン間電流は、ステップＳ１０３における読み出し電流として、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れるものとする。ここでは、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流（読み出し電流）の量をＩＲＤとする。なお、セルＩＭ［ｉ，ｊ］におけるノードＮ［ｉ，ｊ］の電位が適切であれば、書き込み電流の量ＩＷＲと、読み出し電流の量ＩＲＤと、は互いに等しくなる。
　上記のとおり、スイッチＳ３［ｊ］がオフ状態であり、スイッチＳ４［ｊ］がオン状態であり、ｉ行目以外のｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のトランジスタＦ１、及びトランジスタＦ２がオフ状態であるため、セルＩＭ［ｉ，ｊ］で設定されたＩＲＤの電流は、スイッチＳ４［ｊ］を介して回路ＩＴＳの変換回路ＩＴＲＺ［ｊ］から出力される。
　変換回路ＩＴＲＺ［ｊ］からスイッチＳ４［ｊ］を介して配線ＷＣＬ［ｊ］に、電流量ＩＲＤの電流が流れることで、変換回路ＩＴＲＺ［ｊ］は、電流量ＩＲＤに応じた電位を出力する。また、当該電位は、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤとして、回路ＦＢに送信される。
　具体的には、変換回路ＩＴＲＺ［ｊ］は、電流電圧変換回路（オペアンプＯＰ１及び負荷ＬＥ）によって電流量ＩＲＤをアナログ電位に変換する。そして、変換回路ＩＴＲＺ［ｊ］は、当該アナログ電位を、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤを含む信号として回路ＦＢに送信する。例えば、変換回路ＩＴＲＺ［ｊ］として、図５Ｂの変換回路ＩＴＲＺ［ｊ］を適用すれば、値ＷＲＤを含む信号をアナログ電位として出力することができる。
　また、変換回路ＩＴＲＺ［ｊ］は、当該アナログ電位を、アナログデジタル変換回路によってデジタル信号に変換して、当該デジタル信号をセルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤを含む信号として回路ＦＢに送信してもよい。この場合、例えば、変換回路ＩＴＲＺ［ｊ］として、図５Ａの変換回路ＩＴＲＺ［ｊ］を適用すれば、値ＷＲＤを含む信号をデジタル信号として出力することができる。
［ステップＳ１０４］
　ステップＳ１０４は、一例として、回路ＦＢが、第１データとしての値ＷＴＲＧと、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤと、を比較する動作を有する。
　具体的には、ステップＳ１０４は、ＷＴＲＧとＷＲＤとが等しい場合には、補正処理を含む書き込み動作を終了する動作と、ＷＴＲＧとＷＲＤとが等しくない場合には、ステップＳ１０５に移行する動作を有する。
　ステップＳ１０４において、回路ＦＢに含まれる回路ＳＢＴ［ｊ］の第１入力端子には、配線ＯＬ［ｊ］からの値ＷＲＤを含む信号が入力される。また、回路ＳＢＴ［ｊ］の第２入力端子には、制御回路ＣＴＲからの値ＷＴＲＧを含む信号が入力される。これにより、回路ＳＢＴ［ｊ］の出力端子には、値ＷＲＤと値ＷＴＲＧの差分値としてＷＴＲＧ−ＷＲＤ（＝ΔＷ１）が出力される。
［ステップＳ１０５］
　ステップＳ１０５は、一例として、制御回路ＣＴＲがセルＩＭ［ｉ，ｊ］に再度書き込むための補正された第１データを生成する動作を有する。
　具体的には、ステップＳ１０５は、制御回路ＣＴＲが回路ＦＢに含まれる回路ＳＢＴ［ｊ］からΔＷ１を取得して、補正された第１データとして、ＷＷＲ＋ΔＷ１（以下、更新値と呼称する）を生成する動作を有する。
　なお、更新値は、所望の係数ｓを用いてＷＷＲ＋ｓ・ΔＷ１としてもよい。更新値をＷＷＲ＋ｓ・ΔＷ１とすることで、ステップＳ１０２乃至ステップＳ１０６のループ回数を少なくすることができる場合がある。
［ステップＳ１０６］
　ステップＳ１０６は、一例として、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］に対して、更新値としてＷＷＲ＋ΔＷに相当する信号が入力される動作と、ステップＳ１０２に移行する動作を有する。
　つまり、図３の回路ＷＣＳａ［ｊ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値は、前回、回路ＷＣＳａ［ｊ］に入力されたＷＷＲの値に更にΔＷが加わった値となる。
　そのため、ステップＳ１０６からステップＳ１０２への移行後において、上述したステップＳ１０２乃至ステップＳ１０６に記載のＷＷＲは、更新値であるＷＷＲ＋ΔＷに置き換えて説明することができる。
　その後、ステップＳ１０４においてＷＴＲＧとＷＲＤとが等しくなる（書き込み電流と読み出し電流との差分が０になる）まで、ステップＳ１０２乃至ステップＳ１０６を繰り返し行うことにより、セルＩＭ［ｉ，ｊ］に、第１データに応じた電位を適切にセルＩＭ［ｉ，ｊ］に書き込むことができる。
　上記のとおり、ステップＳ１０１乃至ステップＳ１０６を行うことによって、セルＩＭ［ｉ，ｊ］への第１データの書き込み時のばらつきを抑制することができる。
＜＜補正処理を含む第１データの書き込み動作の例２＞＞
　なお、本発明の一態様の半導体装置の補正処理を含む第１データの書き込み動作は、図７に示したフローチャートに限定されない。図７に示したフローチャートは、適宜変更がなされていてもよい。
　例えば、図７のフローチャートでは、第１データとしての値ＷＴＲＧと、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤと、が等しい場合に、補正処理を含む第１データの書き込み動作を終了したが、ＷＴＲＧとＷＲＤとの差が所定の範囲内であるときに、補正処理を含む第１データの書き込み動作を終了するフローチャートとしてもよい。
　図８のフローチャートは、図７のフローチャートの変形例であって、ステップＳ１０４の代わりに、ステップＳ１０７及びステップＳ１０８を有する点で、図７のフローチャートと異なっている。また、図８では、当該書き込み動作の開始を「ＳＴＡＲＴ」と記載し、また、当該書き込み動作の終了を「ＥＮＤ」と記載する。
［ステップＳ１０７］
　ステップＳ１０７は、一例として、回路ＦＢが、第１データとしての値ＷＴＲＧと、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤと、の差分値を取得する動作と、を有する。
　ステップＳ１０７において、回路ＦＢに含まれる回路ＳＢＴ［ｊ］の第１入力端子には、配線ＯＬ［ｊ］からの値ＷＲＤに応じた信号が入力される。また、回路ＳＢＴ［ｊ］の第２入力端子には、制御回路ＣＴＲからの値ＷＴＲＧに応じた信号が入力される。これにより、回路ＳＢＴ［ｊ］の出力端子には、値ＷＲＤと値ＷＴＲＧの差分値としてＷＴＲＧ−ＷＲＤ（＝ΔＷ１）に応じた信号が出力される。
［ステップＳ１０８］
　ステップＳ１０８は、一例として、制御回路ＣＴＲが、ΔＷ１の絶対値（以下、｜ΔＷ１｜と記載する）が、基準値δよりも小さいか否かを判定する動作を有する。
　具体的には、ステップＳ１０８は、｜ΔＷ１｜が基準値δよりも小さい場合には、補正処理を含む書き込み動作を終了する動作と、｜ΔＷ１｜が基準値δよりも大きい場合には、ステップＳ１０５に移行する動作を有する。
　なお、｜ΔＷ１｜が基準値δと等しい場合は、補正処理を含む書き込み動作を終了する動作、又は、ステップＳ１０５に移行する動作のどちらか一方に決めてもよい。
　制御回路ＣＴＲは、回路ＦＢに含まれる回路ＳＢＴ［ｊ］の出力端子から、ΔＷ１を取得して、｜ΔＷ１｜と基準値δとの比較を行う。
　このため、制御回路ＣＴＲには、｜ΔＷ１｜と基準値δとの比較を行う比較器が設けられていることが好ましい。また、制御回路ＣＴＲでなく、図６Ｃに示すとおり、回路ＦＢに含まれる回路ＳＢＴ［ｊ］に比較器として機能する比較回路ＣＭＰ［ｊ］が設けられていてもよい。
　基準値δの値は、セルＩＭ［ｉ，ｊ］に書き込まれる二値又は多値の各電位の分布幅（ビット精度と呼称する場合がある）に応じて定めることができる。具体的には、例えば、二値のようにビット精度が低い場合は基準値δを大きくすればよく、三値以上のようにビット精度が高くなる場合は基準値δを小さくすればよい。
［ステップＳ１０５以降］
　ステップＳ１０５以降は、図７のフローチャートと同様に、制御回路ＣＴＲで、補正された第１データ（更新値）として、ＷＷＲ＋ΔＷ１を生成して、再度、セルＩＭ［ｉ，ｊ］に書き込む動作を行えばよい。
　なお、図８のフローチャートの動作方法では、ステップＳ１０８は、｜ΔＷ１｜が、基準値δよりも小さいか否かを判定して、基準値δよりも小さいときに動作を終了する動作を有するのではなく、ステップＳ１０５からステップＳ１０６までの処理を所定の回数を行った場合に動作を終了する動作を有してもよい。
　例えば、ステップＳ１０３でセルＩＭ［ｉ，ｊ］から読み出された値をＷＲＤ＝（１＋σ）ＷＷＲと記載できるものとする。なお、σはＷＷＲからＷＲＤへの変化量を百分率で表した値である。例えば、ＷＷＲが１０％低下してＷＲＤになった場合、σ＝−０．１となる。
　ステップＳ１０３でセルＩＭ［ｉ，ｊ］から読み出された値をＷＲＤ＝（１＋σ）ＷＷＲと記載できるとき、ステップＳ１０５からステップＳ１０６までの処理を繰り返し行うことによって、ＷＲＤをＷＷＲに収束することができる場合がある。
　ここで、例えば、ステップＳ１０８は、ステップＳ１０５からステップＳ１０６までの処理をＮ回（Ｎは１以上の整数とする）行った場合に動作を終了する動作を有するものとする。
　１回目のステップＳ１０５からステップＳ１０６までの処理が行われるとき、ＷＴＲＧ＝ＷＷＲ、ＷＲＤ＝（１＋σ）ＷＷＲであるため、ΔＷ１＝ＷＴＲＧ−ＷＲＤ＝ＷＴＲＧ−（１＋σ）ＷＴＲＧ＝−σＷＴＲＧとなる。
　Ｎ回目のステップＳ１０５からステップＳ１０６までの処理が行うことにより、セルＩＭ［ｉ，ｊ］から読み出された値をＷＲＤ＝ＷＴＲＧ｛１＋（−１）Ｎ−１σＮ｝と記載することができる。なお、このときの差分値は、ΔＷ１＝ＷＴＲＧ（−σ）Ｎとなる。
　つまり、σが分かることによって、ＷＲＤが収束するための必要な処理回数Ｎを見積もることができる。
　上記のとおり、ＷＲＤが収束するための必要な処理回数Ｎを見積もることができる場合には、ステップＳ１０５からステップＳ１０６を繰り返す度に、差分値ΔＷ１と基準値δとの比較を行う必要が無くなる。このため、ステップＳ１０８が、｜ΔＷ１｜が、基準値δよりも小さいか否かを判定して、基準値δよりも小さいときに動作を終了する動作を有するのではなく、ステップＳ１０５からステップＳ１０６までの処理を所定の回数を行った場合に動作を終了する動作を有することによって、補正処理を含む第１データの書き込み動作の速度を速めることができる。
＜演算回路の構成例２＞
　また、本発明の一態様の半導体装置は、図２に示した演算回路ＭＡＣＡ１に限定されない。図２に示した演算回路ＭＡＣＡ１は、状況に応じて変更がなされていてもよい。
　図１０に示す演算回路ＭＡＣＡ２は、図２の演算回路ＭＡＣＡ１の変形例であって、回路ＦＢが設けられていない点で、演算回路ＭＡＣＡ１と異なっている。
　演算回路ＭＡＣＡ２において、回路ＩＴＳに含まれている変換回路ＩＴＲＺ［ｊ］には、図５Ａ又は図５Ｂに示す変換回路ＩＴＲＺ［ｊ］が適用されているものとする。
　図１０に示す演算回路ＭＡＣＡ２は、変換回路ＩＴＲＺ［ｊ］から出力された信号が制御回路ＣＴＲに入力される構成となっている。
＜＜補正処理を含む第１データの書き込み動作の例３＞＞
　次に、図１０に示した演算回路ＭＡＣＡ２において、第１データが書き込まれたセルＩＭ［ｉ，ｊ］が、適切に、当該第１データに応じた量の電流を出力するための、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］に書き込まれる電位の補正処理について説明する。
　図１１は、補正処理を含む第１データの書き込み動作の一例を示したフローチャートである。当該書き込み動作は、ステップＳ１０１、ステップＳ１０２、ステップＳ１０３Ａ、ステップＳ１０４Ａ、ステップＳ１０６を有する。
　なお、図１１のフローチャートは、図７のフローチャートの変形例であって、ステップＳ１０３でなくステップＳ１０３Ａを行う点と、ステップＳ１０４でなくステップＳ１０４Ａを行う点と、ステップＳ１０５でなくステップＳ１０５Ａを行う点と、で、図７のフローチャートと異なっている。また、図１１のフローチャートの動作方法において、図７のフローチャートの動作方法と同じ箇所については説明を省略する場合がある。
［ステップＳ１０１］
　図１１のフローチャートのステップＳ１０１は、図７のフローチャートのステップＳ１０１と同様の動作が行われる。
［ステップＳ１０２］
　図１１のフローチャートのステップＳ１０２は、図７のフローチャートのステップＳ１０２と同様の動作が行われる。
［ステップＳ１０３Ａ］
　ステップＳ１０３Ａは、一例として、ステップＳ１０２で生成されたＩＷＲの書き込み電流を引き続き配線ＷＣＬ［ｊ］に送信する動作と、セルＩＭ［ｉ，ｊ］に書き込まれた第１データに応じた読み出し電流を出力する動作と、書き込み電流と読み出し電流の差分電流が変換回路ＩＴＲＺ［ｊ］に入力されることで、変換回路ＩＴＲＺ［ｊ］が当該差分電流に応じた値を配線ＯＬ［ｊ］に出力する動作と、を有する。
　具体的には、例えば、配線ＳＷＬ１に高レベル電位を入力して、スイッチＳ３［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ３［ｊ］をオン状態にする。また、配線ＳＷＬ２に高レベル電位を入力して、スイッチＳ４［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ４［ｊ］をオン状態にする。
　また、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］のそれぞれには低レベル電位を引き続き入力して、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ１のオフ状態を維持する。
　また、ステップＳ１０２から、配線ＸＣＬ［ｉ］の電位をＶｇｍに維持し、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位をＧＮＤに維持する。これにより、ｉ行目以外の、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２のオフ状態を維持する。
　セルＩＭ［ｉ，ｊ］において、ノードＮ［ｉ，ｊ］には、ステップＳ１０２で書き込まれた電位が保持されている。ここで配線ＶＥ０が与える電位を接地電位としたとき、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流は、トランジスタＦ２のゲートの電位に応じて決まる。また、トランジスタＦ２のソース−ドレイン間電流は、ステップＳ１０３Ａにおける読み出し電流として、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れるものとする。ここでは、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流（読み出し電流）の量をＩＲＤとする。なお、セルＩＭ［ｉ，ｊ］におけるノードＮ［ｉ，ｊ］の電位が適切であれば、書き込み電流の量ＩＷＲと、読み出し電流の量ＩＲＤと、は互いに等しくなる。
　上記のとおり、スイッチＳ３［ｊ］がオン状態であり、スイッチＳ４［ｊ］がオン状態であり、ｉ行目以外のｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のトランジスタＦ１及びトランジスタＦ２がオフ状態であるため、配線ＷＣＬ［ｊ］には、回路ＷＣＳａ［ｊ］から流れるＩＷＲの電流と、セルＩＭ［ｉ，ｊ］で設定されたＩＲＤの電流と、の総和が流れるため、結果として、ＩＷＲとＩＲＤとの差分電流（ＩＷＲ−ＩＲＤ）がスイッチＳ４［ｊ］を介して回路ＩＴＳの変換回路ＩＴＲＺ［ｊ］に入力される。
　配線ＷＣＬ［ｊ］からスイッチＳ４［ｊ］を介して変換回路ＩＴＲＺ［ｊ］にＩＷＲ−ＩＲＤの差分電流が入力されることで、変換回路ＩＴＲＺ［ｊ］は、電流量ＩＷＲ−ＩＲＤに応じた電位を出力する。また、当該電位は、書き込み電流量と読み出し電流量の差分値ＷＷＲ−ＷＲＤ（＝ΔＷ２とする）として、制御回路ＣＴＲに送信される。
　具体的には、変換回路ＩＴＲＺ［ｊ］は、電流電圧変換回路（オペアンプＯＰ１及び負荷ＬＥ）によって電流量ＩＷＲ−ＩＲＤをアナログ電位に変換する。そして、変換回路ＩＴＲＺ［ｊ］は、配線ＯＬ［ｊ］を介して、当該アナログ電位を、差分値ΔＷ２を含む信号として制御回路ＣＴＲに送信する。
　また、変換回路ＩＴＲＺ［ｊ］は、当該アナログ電位を、アナログデジタル変換回路によってデジタル信号に変換して、当該デジタル信号を、差分値ΔＷ２を含む信号として、配線ＯＬ［ｊ］を介して、制御回路ＣＴＲに送信してもよい。
［ステップＳ１０４Ａ］
　ステップＳ１０４Ａは、一例として、制御回路ＣＴＲが、差分値ΔＷ２を取得して、セルＩＭ［ｉ，ｊ］に書き込まれている第１データに応じた電位に対して補正が必要か否かを判定する動作を有する。
　具体的には、ステップＳ１０４Ａは、制御回路ＣＴＲが差分値ΔＷ２を０と判定した場合（ＷＷＲとＷＲＤとが等しい場合）には、補正処理を含む書き込み動作を終了する動作と、制御回路ＣＴＲが差分値ΔＷ２を０ではないと判定した場合（ＷＷＲとＷＲＤとが等しくない場合）には、ステップＳ１０６に移行する動作を有する。
　ＷＷＲとＷＲＤとが等しい場合は、書き込み電流の量ＩＷＲと、読み出し電流の量ＩＲＤと、が等しい場合に相当する。つまり、ＷＴＲＧとＷＲＤとが等しい場合は、セルＩＭ［ｉ，ｊ］への第１データの書き込みが適切に行われていると判断することができる。
［ステップＳ１０５Ａ］
　ステップＳ１０５Ａは、一例として、制御回路ＣＴＲがセルＩＭ［ｉ，ｊ］に再度書き込むための補正された第１データを生成する動作を有する。
　具体的には、ステップＳ１０５は、制御回路ＣＴＲが回路ＩＴＳに含まれている回路ＩＴＲＺ［ｊ］からΔＷ２を取得して、補正された第１データとして、ＷＷＲ＋ΔＷ２（以下、更新値と呼称する）を生成する動作を有する。
［ステップＳ１０６］
　ステップＳ１０６は、一例として、図７のフローチャートのステップＳ１０６と同様に、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］に対して、更新値としてＷＷＲ＋ΔＷ２に相当する信号が入力される動作と、ステップＳ１０２に移行する動作を有する。
　つまり、図３の回路ＷＣＳａ［ｊ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値は、前回、回路ＷＣＳａ［ｊ］に入力されたＷＷＲの値に更にΔＷ２が加わった値となる。
　そのため、ステップＳ１０６からステップＳ１０２への移行後において、上述したステップＳ１０２乃至ステップＳ１０６に記載のＷＷＲは、ＷＷＲ＋ΔＷ２に置き換えて説明することができる。
　その後、ステップＳ１０４ＡにおいてＷＴＲＧとＷＲＤとが等しくなる（書き込み電流と読み出し電流との差分が０になる）まで、ステップＳ１０２、ステップＳ１０３Ａ、ステップＳ１０４Ａ、及びステップＳ１０６を繰り返し行うことにより、セルＩＭ［ｉ，ｊ］に、第１データに応じた電位を適切にセルＩＭ［ｉ，ｊ］に書き込むことができる。
　上記のとおり、演算回路ＭＡＣＡ２において、ステップＳ１０１、ステップＳ１０２、ステップＳ１０３Ａ、ステップＳ１０４Ａ、ステップＳ１０５、及びステップＳ１０６を行うことによって、セルＩＭ［ｉ，ｊ］への第１データの書き込み時のばらつきを抑制することができる。
　上述した、補正処理を含む第１データの書き込み動作１乃至３では、いずれもセルＩＭ［ｉ，ｊ］に第１データを書き込んだ例を示したが、これらの書き込み動作は、セルＩＭ１個ずつではなく、セルアレイＣＡにおいて１行ずつ行われていてもよい。つまり、セルアレイＣＡの１行目に配置されているセルＩＭ［１，１］乃至セルＩＭ［１，ｎ］のそれぞれに一括で補正処理を含む第１データの書き込み動作を行い、セルＩＭ［１，１］乃至セルＩＭ［１，ｎ］の全てへの書き込み動作が終った後に、２行目に配置されているセルＩＭ［２，１］乃至セルＩＭ［２，ｎ］のそれぞれに一括で補正処理を含む第１データの書き込み動作を行う、といったように、逐次的にセルアレイＣＡの各行のセルＩＭに補正処理を含む第１データの書き込み動作を行ってもよい。
＜演算回路の動作例１＞
　次に、演算回路ＭＡＣＡ０の一例である、図２の演算回路ＭＡＣＡ１の動作例について説明する。
　図９に図１の演算回路ＭＡＣＡ０の動作例のタイミングチャートを示す。図９のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ｉは１以上ｍ−１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮ［ｉ，ｊ］（ｊは１以上ｎ−１以下の整数とする。）、ノードＮ［ｉ＋１，ｊ］、ノードＮｄ［ｉ］、及びノードＮｄ［ｉ＋１］の電位の変動を示している。更に、図９のタイミングチャートには、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭｄ［ｉ］に含まれているトランジスタＦ２ｄの第１端子−第２端子間に流れる電流量ＩＦ２ｄ［ｉ］と、のそれぞれの変動についても示している。
　なお、演算回路ＭＡＣＡ０の回路ＷＣＳとしては、図３Ａの回路ＷＣＳ［ｊ］を適用し、演算回路ＭＡＣＡ０の回路ＸＣＳとしては、図３Ｃの回路ＸＣＳ［ｉ］を適用するものとする。
　なお、本動作例において、配線ＶＥ１の電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前では、初期設定として、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ＋１，ｊ］、ノードＮｄ［ｉ］、及びノードＮｄ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。具体的には、例えば、図３Ａの配線ＶＩＮＩＬ１の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＷ、スイッチＳ３［ｊ］、及びセルＩＭ［ｉ，ｊ］、セルＩＭ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１をオン状態にすることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ＋１，ｊ］の電位を接地電位ＧＮＤにすることができる。また、例えば、図３Ｃの配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸ、及びセルＩＭｄ［ｉ］、セルＩＭｄ［ｉ＋１］に含まれているそれぞれのトランジスタＦ１ｄをオン状態にすることによって、ノードＮｄ［ｉ］、ノードＮｄ［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
［時刻Ｔ１１から時刻Ｔ１２まで］
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図９ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図９ではＬｏｗと表記している。）が印加されている。これにより、スイッチＳ３［１］乃至スイッチＳ３［ｎ］のそれぞれの制御端子に高レベル電位が印加されて、スイッチＳ３［１］乃至スイッチＳ３［ｎ］のそれぞれがオン状態となり、スイッチＳ４［１］乃至スイッチＳ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、スイッチＳ４［１］乃至スイッチＳ４［ｎ］のそれぞれがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。また、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］、及び配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。具体的には、例えば、図３Ｃに記載の配線ＸＣＬが配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］のそれぞれである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ］、及び配線ＸＣＬ［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、別々のスイッチＳ３を介して、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に電気的に接続されている、それぞれの図３Ａの回路ＷＣＳａ［ｊ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］には第１データが入力されていない。この場合、図３Ａの回路ＷＣＳａ［ｊ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれには低レベル電位が入力されているものとする。また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている、それぞれの図４Ｃの回路ＸＣＳａにおいて、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］には第２データが入力されていない。この場合、図４Ｃの回路ＸＣＳａ［ｉ］において、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］のそれぞれには低レベル電位が入力されているものとする。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｄ［ｉ］ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｄ［ｉ＋１］は０となる。
［時刻Ｔ１２から時刻Ｔ１３まで］
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオン状態になる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］に含まれているトランジスタＦ１ｄは、オフ状態になっているものとする。
　更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１２以前から引き続き接地電位ＧＮＤが印加されている。
［時刻Ｔ１３から時刻Ｔ１４まで］
　時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳａ［ｊ］から、スイッチＳ３［ｊ］を介して配線ＷＣＬ［ｊ］に第１データとして電流量Ｉ０［ｉ，ｊ］の電流が流れる。具体的には、図３Ａに記載の配線ＷＣＬが配線ＷＣＬ［ｊ］である場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳａ［ｊ］からスイッチＳ３［ｊ］の第２端子に電流Ｉ０［ｉ，ｊ］が流れる。つまり、第１データとして入力されたＫビットの信号の値をα［ｉ，ｊ］（α［ｉ，ｊ］を０以上２Ｋ−１以下の整数とする）としたとき、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔとなる。
　なお、α［ｉ，ｊ］が０のとき、Ｉ０［ｉ，ｊ］＝０となるため、厳密には、回路ＷＣＳａ［ｊ］から、スイッチＳ３［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、「Ｉ０［ｉ，ｊ］＝０の電流が流れる」などと記載する場合がある。
　時刻Ｔ１３から時刻Ｔ１４までの間において、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
　ところで、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間に流れる電流として、電流量Ｉ０［ｉ，ｊ］が設定される。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
Figure JPOXMLDOC01-appb-M000001
　なお、ＩａはＶｇ［ｉ，ｊ］がＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｊは温度、デバイス構造などによって定められる補正係数である。
　また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に、参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、配線ＤＸ［１］に高レベル電位、配線ＤＸ［２］乃至配線ＤＸ［Ｋ］のそれぞれに低レベル電位が入力されることにより、回路ＸＣＳａ［ｉ］から配線ＸＣＬ［ｉ］に電流Ｉｒｅｆ０が流れる。つまり、Ｉｒｅｆ０＝ＩＸｕｔとなる。
　時刻Ｔ１３から時刻Ｔ１４までの間において、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１ｄの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となっているため、配線ＸＣＬ［ｉ］からセルＩＭｄ［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１ｄがオン状態になることによって、セルＩＭｄ［ｉ］に含まれているトランジスタＦ２ｄはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｄ［ｉ］に電流が流れるとき、トランジスタＦ２ｄのゲートと、トランジスタＦ２ｄの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｄ［ｉ］に流れる電流量とトランジスタＦ２ｄの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｄ［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮｄ［ｉ］）の電位はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｄにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ］−ＧＮＤとなり、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
　ここで、トランジスタＦ２ｄのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｄがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。
Figure JPOXMLDOC01-appb-M000002
　なお、補正係数Ｊは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造、サイズ（チャネル長、チャネル幅）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｊはばらつくが、後述する議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
　ここで、第１データである重み係数ｗ［ｉ，ｊ］を次の通りに定義する。
Figure JPOXMLDOC01-appb-M000003
　したがって、式（１．２）、式（１．３）、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔ、及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．１）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000004
　なお、の回路ＷＣＳａ［ｊ］の電流源ＣＳが出力する電流ＩＷｕｔと、の回路ＸＣＳａ［ｉ］の電流源ＣＳが出力する電流ＩＸｕｔと、が等しい場合、ｗ［ｉ，ｊ］＝α［ｉ，ｊ］となる。つまり、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、α［ｉ，ｊ］は、第１データの値に相当するため、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。
［時刻Ｔ１４から時刻Ｔ１５まで］
　時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］−Ｖｇｍ［ｉ］が保持される。また、セルＩＭｄ［ｉ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｄには、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｄが保持する電圧は、時刻Ｔ１３から時刻Ｔ１４までの動作においてトランジスタＦ１ｄ、及びトランジスタＦ２ｄの一方又は双方のトランジスタ特性に応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮｄ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にＶｄｓを加えた電位として考えればよい。
　時刻Ｔ１２から時刻Ｔ１５までの間の動作を行うことによって、セルＩＭ［ｉ，ｊ］に第１データに応じた電位を書き込むことができる。なお、この間に、上述した補正処理を含む第１データの書き込み動作を行って、セルＩＭ［ｉ，ｊ］に保持されている第１データに応じた電位の補正を行ってもよい。
［時刻Ｔ１５から時刻Ｔ１６まで］
　時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。具体的には、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとして、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ］の電位を接地電位ＧＮＤにすることができる。
　このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］の電位が変化し、セルＩＭｄ［ｉ］に含まれている容量Ｃ５ｄによる容量結合によってノードＮｄ［ｉ］の電位が変化する。
　ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、例えば、容量Ｃ５の容量、トランジスタＦ２のゲート容量、及び寄生容量によって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数をＰとしたとき、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点おける電位から、Ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｄ［ｉ］に含まれている容量Ｃ５ｄによる容量結合により、ノードＮｄ［ｉ］の電位も変化する。容量Ｃ５ｄによる容量結合係数を、容量Ｃ５と同様にＰとしたとき、セルＩＭｄ［ｉ］のノードＮｄ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、Ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　なお、図９のタイミングチャートでは、一例として、Ｐ＝１としている。このため、時刻Ｔ１５から時刻Ｔ１６までの間におけるノードＮｄ［ｉ］の電位は、ＧＮＤとなる。
　これによって、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｄ［ｉ］のノードＮｄ［ｉ］の電位が低下するため、トランジスタＦ２ｄもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］、ＩＦ２ｄ［ｉ］のそれぞれは０となる。
［時刻Ｔ１６から時刻Ｔ１７まで］
　時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］に含まれているトランジスタＦ１ｄは、オフ状態になっているものとする。
　更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１６以前から引き続き接地電位ＧＮＤが印加されている。
［時刻Ｔ１７から時刻Ｔ１８まで］
　時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、スイッチＳ３［ｊ］を介してセルアレイＣＡに第１データとして電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。具体的には、図３Ａに記載の回路ＷＣＳａ［ｊ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳａ［ｊ］からスイッチＳ３［ｊ］の第２端子に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。つまり、第１データとして入力されたＫビットの信号の値をα［ｉ＋１，ｊ］（α［ｉ＋１，ｊ］は０以上２Ｋ−１以下の整数とする。）としたとき、Ｉ０［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］×ＩＷｕｔとなる。
　なお、α［ｉ＋１，ｊ］が０のとき、Ｉ０［ｉ＋１，ｊ］＝０となるため、厳密には、回路ＷＣＳａから、スイッチＳ３［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、Ｉ０［ｉ，ｊ］＝０の場合と同様に、「Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる」などと記載する場合がある。
　このとき、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
　ところで、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ＋１，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間に流れる電流として、電流量Ｉ０［ｉ＋１，ｊ］が設定される。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。
Figure JPOXMLDOC01-appb-M000005
　なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｄ［ｉ］に含まれているトランジスタＦ２ｄと同様のＪとしている。
　また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳ［ｉ＋１］から、配線ＸＣＬ［ｉ＋１］に参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、時刻Ｔ１３から時刻Ｔ１４までの間と同様に、図３Ｃに記載の回路ＸＣＳ［ｉ］が回路ＸＣＳ［ｉ＋１］である場合において、配線ＤＸ［１］に高レベル電位、配線ＤＸ［２］乃至配線ＤＸ［Ｋ］のそれぞれに低レベル電位が入力されることによって、回路ＸＣＳａ［ｉ＋１］から配線ＸＣＬ［ｉ＋１］に電流Ｉｒｅｆ０＝ＩＸｕｔが流れる。
　時刻Ｔ１７から時刻Ｔ１８までの間において、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１ｄの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるため、配線ＸＣＬ［ｉ＋１］からセルＩＭｄ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１ｄがオン状態になることによって、セルＩＭｄ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｄはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｄ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｄのゲートと、トランジスタＦ２ｄの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｄ［ｉ＋１］に流れる電流量とトランジスタＦ２ｄの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｄ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｄにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ＋１］−ＧＮＤとなり、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
　ここで、トランジスタＦ２ｄのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｄがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。
Figure JPOXMLDOC01-appb-M000006
　なお、補正係数Ｊは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
　ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
Figure JPOXMLDOC01-appb-M000007
　したがって、式（１．６）、式（１．７）、Ｉ０［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］×ＩＷｕｔ、及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．５）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000008
　なお、回路ＷＣＳａ［ｊ］の電流源ＣＳが出力する電流ＩＷｕｔと、回路ＸＣＳａ［ｉ＋１］の電流源ＣＳが出力する電流ＩＸｕｔと、が等しい場合、ｗ［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］となる。つまり、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、α［ｉ＋１，ｊ］は、第１データの値に相当するため、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。
［時刻Ｔ１８から時刻Ｔ１９まで］
　時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］−Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｄ［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｄには、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、容量Ｃ５ｄが保持する電圧は、時刻Ｔ１８から時刻Ｔ１９までの間の動作においてトランジスタＦ１ｄ、及びトランジスタＦ２ｄの一方又は双方のトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮｄ［ｉ＋１］の電位は、配線ＸＣＬ［ｉ＋１］の電位にＶｄｓを加えた電位として考えればよい。
［時刻Ｔ１９から時刻Ｔ２０まで］
　時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］に接地電位ＧＮＤが印加される。具体的には、例えば、図３Ａに記載の回路ＸＣＳｓ［ｉ］が回路ＸＣＳｓ［ｉ＋１］である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
　このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮ［ｉ，１］乃至ノードＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｄ［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合によってノードＮｄ［ｉ＋１］の電位が変化する。
　ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量Ｃ５による容量結合係数と同様の、Ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、Ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｄ［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合により、ノードＮｄ［ｉ＋１］の電位も変化する。容量Ｃ５ｄによる容量結合係数を、容量Ｃ５と同様にＰとしたとき、セルＩＭｄ［ｉ＋１］のノードＮｄ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、Ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　なお、図９のタイミングチャートでは、一例として、Ｐ＝１としている。このため、時刻Ｔ２０から時刻Ｔ２１までの間におけるノードＮｄ［ｉ＋１］の電位は、ＧＮＤとなる。
　これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｄ［ｉ＋１］のノードＮｄ［ｉ＋１］の電位が低下するため、トランジスタＦ２ｄもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｄ［ｉ＋１］のそれぞれは０となる。
　時刻Ｔ１６から時刻Ｔ２０までの間の動作を行うことによって、セルＩＭ［ｉ＋１，ｊ］に第１データに応じた電位を書き込むことができる。なお、この間に、上述した補正処理を含む第１データの書き込み動作を行って、セルＩＭ［ｉ＋１，ｊ］に保持されている第１データに応じた電位の補正を行ってもよい。
［時刻Ｔ２０から時刻Ｔ２１まで］
　時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、スイッチＳ３［１］乃至スイッチＳ３［ｎ］のそれぞれの制御端子に低レベル電位が印加されて、スイッチＳ３［１］乃至スイッチＳ３［ｎ］のそれぞれがオフ状態となる。
［時刻Ｔ２１から時刻Ｔ２２まで］
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、スイッチＳ４［１］乃至スイッチＳ４［ｎ］のそれぞれの制御端子に高レベル電位が印加されて、スイッチＳ４［１］乃至スイッチＳ４［ｎ］のそれぞれがオン状態となる。
［時刻Ｔ２２から時刻Ｔ２３まで］
　時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図３Ｃに記載の回路ＸＣＳａ［ｉ］において、配線ＤＸ［１］乃至配線ＤＸ［Ｋ］のそれぞれに、ｘ［ｉ］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳａから配線ＸＣＬ［ｉ］に電流量としてｘ［ｉ］Ｉｒｅｆ０＝ｘ［ｉ］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ］は、第２データの値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
　配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ＰΔＶ［ｉ］となる。
　同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｄ［ｉ］に含まれている容量Ｃ５ｄによる容量結合により、ノードＮｄ［ｉ］の電位も変化する。そのため、セルＩＭｄ［ｉ］のノードＮｄ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ＰΔＶ［ｉ］となる。
　これにより、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流量Ｉ１［ｉ，ｊ］、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流量Ｉｒｅｆ１［ｉ，ｊ］は、次の通りに記述できる。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
　なお、ｘ［ｉ］は次の式のとおりとしている。
Figure JPOXMLDOC01-appb-M000011
　そのため、式（１．９）は、式（１．４）、及び式（１．１１）を用いて、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000012
　つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量は、第１データｗ［ｉ，ｊ］と、第２データｘ［ｉ］と、の積に比例する。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図３Ｃに記載の回路ＸＣＳａ［ｉ］が回路ＸＣＳａ［ｉ＋１］である場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｋ］のそれぞれに、ｘ［ｉ＋１］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳａ［ｉ＋１］から配線ＸＣＬ［ｉ＋１］に電流量としてｘ［ｉ＋１］Ｉｒｅｆ０＝ｘ［ｉ＋１］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ＋１］は、第２データの値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
　配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ＰΔＶ［ｉ＋１］となる。
　同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｄ［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合により、ノードＮｄ［ｉ＋１］の電位も変化する。そのため、セルＩＭｄ［ｉ＋１］のノードＮｄ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ＰΔＶ［ｉ＋１］となる。
　これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流量Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流量Ｉｒｅｆ１［ｉ＋１，ｊ］は、次の通りに記述できる。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　なお、ｘ［ｉ＋１］は次の式のとおりとしている。
Figure JPOXMLDOC01-appb-M000015
　そのため、式（１．１３）は、式（１．８）、及び式（１．１５）を用いて、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000016
　つまり、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量は、第１データであるｗ［ｉ＋１，ｊ］と、第２データであるｘ［ｉ＋１］と、の積に比例する。
　ここで、変換回路ＩＴＲＺ［ｊ］から、スイッチＳ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和を考える。当該電流量の総和をＩＳ［ｊ］とすると、ＩＳ［ｊ］は、式（１．１２）と式（１．１６）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000017
　したがって、変換回路ＩＴＲＺ［ｊ］から出力される電流量は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流量となる。
　なお、上述の動作例では、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流量の総和についても扱ってもよい。この場合、式（１．１７）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000018
　このため、３行以上且つ複数列のセルアレイＣＡを有する演算回路ＭＡＣＡ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算回路ＭＡＣＡ１は、複数列のうち１列を、電流量としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
　なお、本実施の形態で説明した演算回路ＭＡＣＡ０、演算回路ＭＡＣＡ１、及び演算回路ＭＡＣＡ２のそれぞれは、積和演算を行うために、セルＩＭに第１データを保持する構成となっている。このため、演算回路ＭＡＣＡ０、演算回路ＭＡＣＡ１、及び演算回路ＭＡＣＡ２のそれぞれは、記憶装置として扱ってもよい。また、演算回路ＭＡＣＡ０、演算回路ＭＡＣＡ１、又は演算回路ＭＡＣＡ２において、セルＩＭ［ｉ，ｊ］から第１データを読み出すときは、例えば、回路ＸＣＳから配線ＸＣＬ［ｉ］に第２データの値として“１”に応じた電流を流し、かつ回路ＸＣＳからｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に第２データの値として“０”に応じた電流を流すことによって、セルＩＭ［ｉ，ｊ］に保持された第１データを読み出すことができる。なお、このとき、回路ＩＴＳに含まれている変換回路ＩＴＲＺ［ｊ］は、電流量をアナログ電位、又はデジタル信号に変換する、読み出し回路として扱われる。
　上記より、本実施の形態で説明した演算回路ＭＡＣＡ０、演算回路ＭＡＣＡ１、及び演算回路ＭＡＣＡ２のそれぞれは、別の実施の形態では、記憶装置と呼称する場合がある。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　実施の形態１では、正、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路について説明した。本実施の形態では、正、負、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路について説明する。
＜演算回路の構成例１＞
　図１２は、正、負、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図１２に示す演算回路ＭＡＣＢ０は、各セルに保持した電位に応じたそれぞれの第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて関数の演算を行う回路である。また、当該関数としては、例えば、ニューラルネットワークにおける演算を行う場合には、活性化関数とすることができる。なお、第１データ及び第２データは、一例としては、アナログデータ（例えば、連続的なアナログ電位）、又は多値のデータ（離散的なアナログ電位、又はデジタル信号）とすることができる。
　演算回路ＭＡＣＢ０は、制御回路ＣＴＲと、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳと、回路ＦＢと、セルアレイＣＡと、を有する。
　セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ｍは１以上の整数であり、ｎは１以上の整数である）と、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、を有する。なお、図１２では、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］、及びセルＩＭｄ［１］乃至セルＩＭｄ［ｍ］のうち、セルＩＭ［１，１］と、セルＩＭ［ｍ，１］と、セルＩＭ［１，ｎ］と、セルＩＭ［ｍ，ｎ］と、セルＩＭｒ［１，１］と、セルＩＭｒ［ｍ，１］と、セルＩＭｒ［１，ｎ］と、セルＩＭｒ［ｍ，ｎ］と、セルＩＭｄ［１］と、セルＩＭｄ［ｍ］と、を抜粋して図示している。
　また、図１２において、同じアドレスに位置する、セルＩＭとセルＩＭｒとをまとめて回路ＣＥＳと図示している。また、演算回路ＭＡＣＢ０において、回路ＣＥＳは、同じアドレスに位置するセルＩＭとセルＩＭｒを１組として、第１データを保持する機能を有する。具体的には、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれは、一例として、第１データに応じた電流量に相当する電位を保持する機能を有する。
　なお、図１２のセルアレイＣＡは、セルがｍ行２×ｎ＋１列のマトリクス状に配置されているが、セルアレイＣＡは、セルが１行以上かつ３列以上、マトリクス状に配置されている構成であればよい。
＜＜セルＩＭとセルＩＭｒとセルＩＭｄの構成例＞＞
　図１３に示す演算回路ＭＡＣＢ１は、図１２に示す演算回路ＭＡＣＢ０の構成例であり、図１３には、セルＩＭと、セルＩＭｒと、セルＩＭｄと、のそれぞれの回路構成の例を示している。
　図１３に示すとおり、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、のそれぞれの構成は、図２に示した演算回路ＭＡＣＡ１のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、のそれぞれと同様の構成となっている。そのため、図１３の演算回路ＭＡＣＢ０における、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、のそれぞれについては、実施の形態１で説明した、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と、セルＩＭｄ［１］乃至セルＩＭｄ［ｍ］と、の説明を参酌する。
　また、セルＩＭｒ［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である）は、セルＩＭ［ｉ，ｊ］と同様の構成とすることができる。図１３のセルＩＭｒ［ｉ，ｊ］は、一例として、セルＩＭ［ｉ，ｊ］と同様の構成として図示している。また、セルＩＭ［ｉ，ｊ］とセルＩＭｒ［ｉ，ｊ］とのそれぞれに含まれているトランジスタ、容量などを互いに区別できるように、セルＩＭｒ［ｉ，ｊ］に含まれているトランジスタ、容量を示す符号には「ｒ」を付している。
　また、セルＩＭｒ［ｉ，ｊ］は、セルＩＭ［ｉ，ｊ］と同様の構成とすることができるため、トランジスタＦ１ｒには、トランジスタＦ１に適用できるトランジスタを用いることができる。また、トランジスタＦ２ｒには、トランジスタＦ２に適用できるトランジスタを用いることができる。トランジスタＦ５ｒには、トランジスタＦ５に適用できるトランジスタを用いることができる。
　また、セルＩＭｒ［ｉ，ｊ］は、セルＩＭ［ｉ，ｊ］と同様の構成とすることができるため、セルＩＭｒ［ｉ，ｊ］に含まれているトランジスタＦ１ｒのサイズは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１のサイズに等しいことが好ましい。また、セルＩＭｒ［ｉ，ｊ］に含まれているトランジスタＦ２ｒのサイズは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２のサイズに等しいことが好ましい。また、セルＩＭｒ［ｉ，ｊ］に含まれているトランジスタＦ５ｒのサイズは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ５のサイズに等しいことが好ましい。
　なお、トランジスタＦ１ｒ、は、特に断りの無い場合は、トランジスタＦ１及びトランジスタＦ１ｄと同様に、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１ｒは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
　また、トランジスタＦ２ｒは、特に断りの無い場合は、トランジスタＦ２及びトランジスタＦ２ｄと同様に、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２ｒにおいて、ゲート−ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２ｒは、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
　また、トランジスタＦ５ｒは、一例として、トランジスタＦ５及びトランジスタＦ５ｄと同様に、クランプトランジスタとして機能する。このため、トランジスタＦ５ｒのゲートには、定電圧が与えられることが好ましい。これにより、トランジスタＦ２ｒにおけるドレイン誘起障壁低下（ＤＩＢＬ）を防ぐことができる。
　セルＩＭｒ［ｉ，ｊ］において、トランジスタＦ１ｒの第１端子は、トランジスタＦ２ｒのゲートに電気的に接続されている。トランジスタＦ２ｒの第１端子は、配線ＶＥ０に電気的に接続されている。容量Ｃ５ｒの第１端子は、トランジスタＦ２ｒのゲートに電気的に接続されている。トランジスタＦ２ｒの第２端子は、トランジスタＦ５ｒの第１端子に電気的に接続されている。また、トランジスタＦ５ｒの第２端子は、トランジスタＦ１ｒの第２端子に電気的に接続され、トランジスタＦ５ｒのゲートは、配線ＶＥ１に電気的に接続されている。
　配線ＶＥ０は、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子−第２端子間と、セルＩＭｄ［ｉ，ｊ］のトランジスタＦ２ｄの第１端子−第２端子間と、に加えて、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒの第１端子−第２端子間と、に電流を流すための配線として機能する。一例としては、配線ＶＥ０は、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　配線ＶＥ１は、セルＩＭ［ｉ，ｊ］のトランジスタＦ５のゲート、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ５ｒのゲート、及びセルＩＭｄ［ｉ］のトランジスタＦ５ｄのゲートのそれぞれに電位を印加するための配線として機能する。なお、当該電位は、トランジスタＦ５、トランジスタＦ５ｒ、及びトランジスタＦ５ｄがクランプトランジスタとして機能する範囲の電位とすることが好ましい。
　セルＩＭｒ［ｉ，ｊ］において、トランジスタＦ１ｒの第２端子及びトランジスタＦ５ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［ｉ］と電気的に接続されている。トランジスタＦ２ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、容量Ｃ５ｒの第２端子は、配線ＸＣＬ［ｉ］と電気的に接続されている。なお、図１３では、セルＩＭｒ［ｉ，ｊ］において、トランジスタＦ１ｒの第１端子と、トランジスタＦ２ｒのゲートと、容量Ｃ５ｒの第１端子と、の接続箇所をノードＮｒ［ｉ，ｊ］としている。
　なお、ノードＮｒ［ｉ，ｊ］は、ノードＮ［ｉ，ｊ］、及びノードＮｄ［ｉ］と同様に、セルの保持ノードとして機能する。
＜＜回路ＷＣＳ＞＞
　回路ＷＣＳは、例えば、回路ＳＷＳ１と、回路ＷＣＳａ［ｊ］と、回路ＷＣＳａｒ［ｊ］と、を有する。
　回路ＳＷＳ１は、一例として、スイッチＳ３［ｊ］及びスイッチＳ３ｒ［ｊ］を有する。
　スイッチＳ３［ｊ］は、例えば、セルアレイＣＡのセルＩＭが配列されているマトリクス状の列だけ個数を有する。また、スイッチＳ３ｒ［ｊ］は、例えば、セルアレイＣＡのセルＩＭｒが配列されているマトリクス状の列だけ個数を有する。つまり、図１３に示す演算回路ＭＡＣＢ１の場合、回路ＳＷＳ１は、スイッチＳ３［１］乃至スイッチＳ３［ｎ］（合計ｎ個）と、スイッチＳ３ｒ［１］乃至スイッチＳ３ｒ［ｎ］（合計ｎ個）と、を有する。
　スイッチＳ３［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、スイッチＳ３［ｊ］の第２端子は、回路ＷＣＳに含まれている回路ＷＣＳａ［ｊ］に電気的に接続され、スイッチＳ３［ｊ］の制御端子は、配線ＳＷＬ１に電気的に接続されている。また、スイッチＳ３ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、スイッチＳ３ｒ［ｊ］の第２端子は、回路ＷＣＳに含まれている回路ＷＣＳａｒ［ｊ］に電気的に接続され、スイッチＳ３ｒ［ｊ］の制御端子は、配線ＳＷＬ１に電気的に接続されている。
　スイッチＳ３［ｊ］及びスイッチＳ３ｒ［ｊ］のそれぞれには、実施の形態１で説明した回路ＷＣＳに含まれる回路ＳＷＳ１の、スイッチＳ３［ｊ］に適用できるスイッチを用いることができる。特に、スイッチＳ３［ｊ］及びスイッチＳ３ｒ［ｊ］のそれぞれには、ＯＳトランジスタを用いることが好ましい。
　なお、本明細書等では、図１３に示すスイッチＳ３［ｊ］及びスイッチＳ３ｒ［ｊ］のそれぞれは、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　配線ＳＷＬ１は、一例として、スイッチＳ３［ｊ］及びスイッチＳ３ｒ［ｊ］のそれぞれのオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ１には、高レベル電位、又は低レベル電位が供給される。
　上記より、回路ＳＷＳ１は、回路ＷＣＳａ［ｊ］と配線ＷＣＬ［ｊ］との間、及び回路ＷＣＳａｒ［ｊ］と配線ＷＣＬｒ［ｊ］との間のそれぞれを導通状態又は非導通状態にする回路として機能する。
　回路ＷＣＳａ［ｊ］は、実施の形態１で説明した、演算回路ＭＡＣＡ１の回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］の説明を参酌する。また、回路ＷＣＳａｒ［ｊ］は、回路ＷＣＳａ［ｊ］と同様の構成として説明する。
　つまり、回路ＷＣＳａ［ｊ］は、演算回路ＭＡＣＡ１の回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］と同様に、配線ＷＣＬ［ｊ］に第１データに応じた量の電流を供給する機能を有する。また、回路ＷＣＳａｒ［ｊ］は、配線ＷＣＬｒ［ｊ］に第１データに応じた量の電流を供給する機能を有する。
＜＜回路ＸＣＳ＞＞
　回路ＸＣＳについては、実施の形態１で説明した、演算回路ＭＡＣＡ１の回路ＸＣＳの説明を参酌する。
＜＜回路ＷＳＤ＞＞
　回路ＷＳＤについては、実施の形態１で説明した、演算回路ＭＡＣＡ１の回路ＷＳＤの説明を参酌する。
　演算回路ＭＡＣＢ１では、回路ＷＳＤが、配線ＷＳＬ［１］に高レベル電位を供給し、配線ＷＳＬ［２］（図示しない）乃至配線ＷＳＬ［ｍ］に低レベル電位を供給することで、配線ＷＳＬ［１］に電気的に接続されているゲートを有するトランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｄをオン状態にすることができ、配線ＷＳＬ［２］乃至配線ＷＳＬ［ｍ］のそれぞれに電気的に接続されているゲートを有するトランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｄをオフ状態にすることができる。
＜＜回路ＩＴＳ＞＞
　回路ＩＴＳは、回路ＳＷＳ２と、変換回路ＩＴＲＺＤ［ｊ］を有する。
　回路ＳＷＳ２は、一例として、スイッチＳ４［ｊ］及びスイッチＳ４ｒ［ｊ］を有する。
　スイッチＳ４［ｊ］は、例えば、セルアレイＣＡのセルＩＭが配列されているマトリクス状の列だけ個数を有する。また、スイッチＳ４ｒ［ｊ］は、例えば、セルアレイＣＡのセルＩＭｒが配列されているマトリクス状の列だけ個数を有する。つまり、図１３に示す演算回路ＭＡＣＢ１の場合、回路ＳＷＳ２は、スイッチＳ４［１］乃至スイッチＳ４［ｎ］（合計ｎ個）と、スイッチＳ４ｒ［１］乃至スイッチＳ４ｒ［ｎ］（合計ｎ個）と、を有する。
　スイッチＳ４［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、スイッチＳ４［ｊ］の第２端子は、回路ＩＴＳに含まれている変換回路ＩＴＲＺＤ［ｊ］の第１入力端子に電気的に接続され、スイッチＳ４［ｊ］の制御端子は、配線ＳＷＬ２に電気的に接続されている。また、スイッチＳ４ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、スイッチＳ４ｒ［ｊ］の第２端子は、回路ＩＴＳに含まれている回路ＩＴＲＺＤ［ｊ］の第２端子に電気的に接続され、スイッチＳ４ｒ［ｊ］の制御端子は、配線ＳＷＬ２に電気的に接続されている。なお、回路ＩＴＲＺＤ［ｊ］については、後述する。
　スイッチＳ４［ｊ］及びスイッチＳ４ｒ［ｊ］のそれぞれには、実施の形態１で説明した回路ＩＴＳに含まれる回路ＳＷＳ２の、スイッチＳ４［ｊ］に適用できるスイッチを用いることができる。特に、スイッチＳ４［ｊ］及びスイッチＳ４ｒ［ｊ］のそれぞれには、ＯＳトランジスタを用いることが好ましい。
　なお、本明細書等では、図１３に示すスイッチＳ４［ｊ］及びスイッチＳ４ｒ［ｊ］のそれぞれは、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　配線ＳＷＬ２は、一例として、スイッチＳ４［ｊ］及びスイッチＳ４ｒ［ｊ］のそれぞれのオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ２には、高レベル電位、又は低レベル電位が供給される。
　上記より、回路ＳＷＳ２は、配線ＷＣＬ［ｊ］と回路ＩＴＲＺＤ［ｊ］の第１端子との間、及び配線ＷＣＬｒ［ｊ］と回路ＩＴＲＺＤ［ｊ］の第２端子との間のそれぞれを導通状態又は非導通状態にする機能を有する。
　変換回路ＩＴＲＺＤ［ｊ］のそれぞれは、一例として、第１入力端子と、第２入力端子と、出力端子と、を有する。
　前述したとおり、変換回路ＩＴＲＺＤ［ｊ］の第１入力端子は、スイッチＳ４［ｊ］の第２端子に電気的に接続され、変換回路ＩＴＲＺＤ［ｊ］の第２入力端子は、スイッチＳ４ｒ［ｊ］の第２端子に電気的に接続されている。また、変換回路ＩＴＲＺＤ［ｊ］の出力端子は、配線ＯＬ［ｊ］に電気的に接続されている。
　変換回路ＩＴＲＺＤ［ｊ］は、一例として、配線ＷＣＬ［ｊ］及び配線ＷＣＬｒ［ｊ］から入力端子に入力されたそれぞれの電流量の差分を取得して、当該差分に応じた電圧に変換して、出力端子から当該電圧を出力する機能を有する。当該電圧としては、例えば、アナログ電圧、又はデジタル電圧とすることができる。また、変換回路ＩＴＲＺＤ［ｊ］は、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ［ｊ］に出力してもよい。
　特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、又はしきい値関数を用いることができる。
　ここで、変換回路ＩＴＲＺＤ［ｊ］の具体的な回路構成について説明する。図１４には、図１３の演算回路ＭＡＣＢ１の回路ＩＴＳに含まれる変換回路ＩＴＲＺＤ［ｊ］に適用できる、変換回路ＩＴＲＺＤ［ｊ］のブロック図を示している。変換回路ＩＴＲＺＤ［ｊ］は、比較部ＣＰ、制御部ＣＮＲ、デジタルアナログ変換回路ＩＤＣａ、及びデジタルアナログ変換回路ＩＤＣｂを備える。また、配線ＩＬａが比較部ＣＰの入力端子ＣＰＴａと電気的に接続され、配線ＩＬｂが比較部ＣＰの入力端子ＣＰＴｂと電気的に接続されている。なお、ここでの変換回路ＩＴＲＺＤ［ｊ］は、ＡＤ（アナログデジタル）変換を行う機能を有する。
　配線ＩＬａは、一例として、変換回路ＩＴＲＺＤ［ｊ］の第１入力端子に電気的に接続されている。つまり、配線ＩＬａは、図１３の演算回路ＭＡＣＢ１における配線ＷＣＬ［ｊ］に電気的に接続されている。また、配線ＩＬｂは、一例として、変換回路ＩＴＲＺＤ［ｊ］の第２入力端子に電気的に接続されている。つまり、配線ＩＬｂは、図１３の演算回路ＭＡＣＢ１における配線ＷＣＬｒ［ｊ］に電気的に接続されている。
　比較部ＣＰは、入力端子ＣＰＴａに流れる電流の値と入力端子ＣＰＴｂに流れる電流の値を比較して、２つの電位のうちの一方を出力端子Ｄに供給する機能を有する。例えば、入力端子ＣＰＴａに配線ＩＬａを介して電流量Ｉａの電流が流れ、入力端子ＣＰＴｂに配線ＩＬｂを介して電流量Ｉｂの電流が流れた場合を考える。電流量Ｉａが電流量Ｉｂを越えた場合は、比較部ＣＰは出力として出力端子Ｄに高レベル電位（以後、電位Ｈと呼称する）を供給する。また、電流量Ｉａが電流量Ｉｂ以下であった場合は、比較部ＣＰは出力として出力端子Ｄに低レベル電位（以後、電位Ｌと呼称する）を供給する。また、比較部ＣＰの出力は出力端子Ｄを介して制御部ＣＮＲに入力される。
　制御部ＣＮＲは、符号生成部ＣＮＲ−ＦＳとデジタル信号生成部ＣＮＲ−ＳＧを備える。符号生成部ＣＮＲ−ＦＳは、比較部ＣＰの出力に応じて符号ビットを生成する機能を有する。例えば、比較部ＣＰの出力が電位Ｈであった場合は符号ビットとして“０”を生成する。また、比較部ＣＰの出力が電位Ｌであった場合は符号ビットとして“１”を生成する。なお、符号ビットは、比較部ＣＰの出力が電位Ｈの時に“１”、電位Ｌの時に“０”であってもよい。
　デジタル信号生成部ＣＮＲ−ＳＧは、例えば、分解能が８ビット以上１６ビット以下のデジタル値であるデジタル信号を生成する機能を有する。分解能が小さいとＡＤ変換精度が低くなるが、ＡＤ変換速度を速くすることができる。分解能が大きいとＡＤ変換精度が高くなるが、ＡＤ変換速度が遅くなる。なお、デジタル信号生成部ＣＮＲ−ＳＧの分解能は８ビット以上１６ビット以下に限定されるものではない。デジタル信号生成部ＣＮＲ−ＳＧが出力するデジタル値の分解能は、７ビット以下でもよく、１７ビット以上でもよい。分解能は、目的及び用途に応じて適宜決定すればよい。
　本実施の形態では、デジタル信号生成部ＣＮＲ−ＳＧが、分解能８ビットのデジタル信号を生成するものとする。なお、本明細書などにおいて、２進数で示されるデジタル信号の各桁のことを「ビット」という場合がある。
　制御部ＣＮＲは、デジタル信号生成部ＣＮＲ−ＳＧが生成したデジタル信号を、デジタルアナログ変換回路ＩＤＣ（デジタルアナログ変換回路ＩＤＣａ及びデジタルアナログ変換回路ＩＤＣｂの一方又は双方）に供給する機能を有する。また、制御部ＣＮＲは、デジタル信号に符号ビットを加えた信号を外部に出力（ＯＵＴ）する機能を有する。デジタル信号の分解能が８ビットである場合、符号ビットの１ビットを加えた９ビットの符号付きデジタル信号を外部に出力することができる。また、制御部ＣＮＲは、逐次比較型レジスタ（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ）として機能する。
　デジタルアナログ変換回路ＩＤＣは電流出力型のＤＡＣ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）として機能する。すなわち、デジタルアナログ変換回路ＩＤＣは、制御部ＣＮＲから供給されたデジタル信号に応じた値の電流を出力端子Ｃ（出力端子Ｃａ及び出力端子Ｃｂの一方又は双方）に出力する機能を有する。また、デジタルアナログ変換回路ＩＤＣには、図３Ａ及び図３Ｂに記載した回路ＷＣＳａ［ｊ］と同様の回路構成を適用してもよい。
　図１４では、デジタルアナログ変換回路ＩＤＣａの出力端子Ｃａが、ノードＮＤａを介して比較部ＣＰの入力端子ＣＰＴａと電気的に接続されている。よって、デジタルアナログ変換回路ＩＤＣａの出力電流が比較部ＣＰの入力端子ＣＰＴａに入力される。すなわち、入力端子ＣＰＴａには、電流量ＩＡの電流とデジタルアナログ変換回路ＩＤＣａの出力電流が流れる。言い換えると、電流量ＩＡの電流にデジタルアナログ変換回路ＩＤＣａの出力電流を加算した電流が、入力端子ＣＰＴａに流れる。
　また、図１４では、デジタルアナログ変換回路ＩＤＣｂの出力端子Ｃｂが、ノードＮＤｂを介して比較部ＣＰの入力端子ＣＰＴｂと電気的に接続されている。よって、デジタルアナログ変換回路ＩＤＣｂの出力電流が、比較部ＣＰの入力端子ＣＰＴｂに加算される。すなわち、入力端子ＣＰＴｂには、電流量ＩＢの電流とデジタルアナログ変換回路ＩＤＣｂの出力電流が流れる。言い換えると、電流量ＩＢの電流にデジタルアナログ変換回路ＩＤＣｂの出力電流を加算した電流が、入力端子ＣＰＴｂに流れる。
　なお、ノードＮＤａは、デジタルアナログ変換回路ＩＤＣａの出力端子、配線ＩＬａ、及び入力端子ＣＰＴａが電気的に接続する節点である。また、ノードＮＤｂは、デジタルアナログ変換回路ＩＤＣｂの出力端子、配線ＩＬｂ、及び入力端子ＣＰＴｂが電気的に接続する節点である。
＜＜変換回路ＩＴＲＺＤ［ｊ］の動作例＞＞
　図１５は、変換回路ＩＴＲＺＤ［ｊ］の動作例を説明するためのフローチャートである。本実施の形態では、デジタル信号生成部ＣＮＲ−ＳＧで生成するデジタル信号の分解能を８ビットとし、デジタルアナログ変換回路ＩＤＣの出力電流の刻みを１ｎＡとする。ここでは、電流量ＩＡと電流量ＩＢの差分値（「差分電流」ともいう。）を符号付きデジタル信号に変換する動作について説明する。
［ステップＳ２０１］
　制御部ＣＮＲのリセット動作を行なう。具体的には、８ビットのデジタル信号を（００００００００）２にする。また、当該デジタル信号を、デジタルアナログ変換回路ＩＤＣａ及びデジタルアナログ変換回路ＩＤＣｂに供給する。よって、デジタルアナログ変換回路ＩＤＣａ及びデジタルアナログ変換回路ＩＤＣｂの出力が停止する。
［ステップＳ２０２］
　電流量ＩＡと電流量ＩＢの電流値を比較部ＣＰで比較する。本実施の形態では、電流量ＩＡが電流量ＩＢよりも大きい場合は、比較部ＣＰは出力端子Ｄに電位Ｈを供給する。また、電流量ＩＡが電流量ＩＢ以下である場合は、比較部ＣＰは出力端子Ｄに電位Ｌを供給する。
［ステップＳ２０３ａ］
　ステップＳ２０２で比較部ＣＰが電位Ｈを出力した場合、符号ビットに“０”を設定する。
［ステップＳ２０４ａ］
　符号ビットが“０”である場合、デジタルアナログ変換回路ＩＤＣｂを用いて逐次比較（ＳＡ）を行なう。ＳＡの期間中は、デジタルアナログ変換回路ＩＤＣａにデジタル信号として（００００００００）２を供給したままにする。もしくは、デジタルアナログ変換回路ＩＤＣａへの電力供給を停止してもよい。デジタルアナログ変換回路ＩＤＣａへの電力供給を停止することで、消費電力を低減できる。なお、ＳＡの動作については追って説明する。
［ステップＳ２０３ｂ］
　ステップＳ２０２で比較部ＣＰが電位Ｌを出力した場合、符号ビットに“１”を設定する。
［ステップＳ２０４ｂ］
　符号ビットが“１”である場合、デジタルアナログ変換回路ＩＤＣａを用いてＳＡを行なう。ＳＡの期間中は、デジタルアナログ変換回路ＩＤＣｂにデジタル信号として（００００００００）２を供給したままにする。もしくは、デジタルアナログ変換回路ＩＤＣｂへの電力供給を停止してもよい。デジタルアナログ変換回路ＩＤＣｂへの電力供給を停止することで、消費電力を低減できる。
［ステップＳ２０５］
　ステップＳ２０４ａ又はステップＳ２０４ｂの終了後、得られたデジタル信号と符号ビットを合わせて、符号付きデジタル信号を生成する。符号ビットは符号付きデジタル信号の最上位ビットであってもよいし、最下位ビットであってもよい。
　例えば、符号ビットが“１”であり、ＳＡによって得られたデジタル信号が（０１００１０１１）２であった場合、符号ビットを最上位ビット（ＭＳＢ：Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）として用いて、符号付きデジタル信号を（１０１００１０１１）２としてもよい。また、符号ビットを最下位ビット（ＬＳＢ：Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）として用いて、符号付きデジタル信号を（０１００１０１１１）２としてもよい。
［ステップＳ２０６］
　生成した符号付きデジタル信号を外部に出力する。符号ビット“０”を正とし、符号ビット“１”を負とした場合、変換回路ＩＴＲＺＤ［ｊ］は、正のデジタル信号と、負のデジタル信号を出力できる。又は、本発明の一態様に係る変換回路ＩＴＲＺＤ［ｊ］は、電流量ＩＡと電流量ＩＢの大小関係及び両者の差分電流をデジタル信号として出力できる。
＜＜逐次比較動作例＞＞
　図１６を用いて、ステップＳ２０４ｂに相当する逐次比較動作を説明する。図１６では、期間ＴＭ１乃至期間ＴＭ８における、電流量ＩＡ、電流量ＩＢ、出力端子Ｄ、及びデジタル信号の各桁（Ｑ０ビット乃至Ｑ７ビット）の状態を示している。前述した通り、デジタル信号生成部ＣＮＲ−ＳＧで生成するデジタル信号の分解能を８ビットとし、デジタルアナログ変換回路ＩＤＣの出力電流の刻みを１ｎＡとする。ここでは電流量ＩＡが７５ｎＡ、電流量ＩＢが１５０ｎＡである場合について説明する。なお、逐次比較動作前（初期状態）の出力端子Ｄの電位は電位Ｌである。また、初期状態のデジタル信号は（００００００００）２である。
［期間ＴＭ１］
　期間ＴＭ１において、デジタル信号のＭＳＢであるＱ７ビットを“１”にする。すなわち、デジタル信号（１０００００００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから１２８ｎＡが出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには２０３ｎＡ（７５＋１２８ｎＡ）の電流が流れる。入力端子ＣＰＴｂには１５０ｎＡが流れているため、出力端子Ｄの電位が電位Ｈになる。
　期間ＴＭ１において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ１以降、制御部ＣＮＲがリセットされるまでＱ７ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ１以降、制御部ＣＮＲがリセットされるまでＱ７ビットを“１”にする。本実施の形態では、期間ＴＭ１以降、Ｑ７ビットは“０”である。
［期間ＴＭ２］
　期間ＴＭ２において、デジタル信号のＭＳＢの１ビット下であるＱ６ビットを“１”とする。すなわち、デジタル信号（０１００００００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから６４ｎＡが出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１３９ｎＡ（７５＋６４ｎＡ）の電流が流れ、出力端子Ｄの電位は初期状態と同じ電位Ｌである。
　期間ＴＭ２において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ２以降、制御部ＣＮＲがリセットされるまでＱ６ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ２以降、制御部ＣＮＲがリセットされるまでＱ６ビットを“１”にする。本実施の形態では、期間ＴＭ２以降、Ｑ６ビットは“１”である。
［期間ＴＭ３］
　期間ＴＭ３において、デジタル信号のＭＳＢの２ビット下であるＱ５ビットを“１”とする。すなわち、デジタル信号（０１１０００００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから９６ｎＡ（６４＋３２ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１７１ｎＡ（７５＋６４＋３２ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
　期間ＴＭ３において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ３以降、制御部ＣＮＲがリセットされるまでＱ５ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ３以降、制御部ＣＮＲがリセットされるまでＱ５ビットを“１”にする。本実施の形態では、期間ＴＭ３以降、Ｑ５ビットは“０”である。
［期間ＴＭ４］
　期間ＴＭ４において、デジタル信号のＭＳＢの３ビット下であるＱ４ビットを“１”とする。すなわち、デジタル信号（０１０１００００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから８０ｎＡ（６４＋１６ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１５５ｎＡ（７５＋６４＋１６ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
　期間ＴＭ４において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ４以降、制御部ＣＮＲがリセットされるまでＱ４ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ４以降、制御部ＣＮＲがリセットされるまでＱ４ビットを“１”にする。本実施の形態では、期間ＴＭ４以降、Ｑ４ビットは“０”である。
［期間ＴＭ５］
　期間ＴＭ５において、デジタル信号のＭＳＢの４ビット下であるＱ３ビットを“１”とする。すなわち、デジタル信号（０１００１０００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから７２ｎＡ（６４＋８ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１４７ｎＡ（７５＋６４＋８ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
　期間ＴＭ５において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ５以降、制御部ＣＮＲがリセットされるまでＱ３ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ５以降、制御部ＣＮＲがリセットされるまでＱ３ビットを“１”にする。本実施の形態では、期間ＴＭ５以降、Ｑ３ビットは“１”である。
［期間ＴＭ６］
　期間ＴＭ６において、デジタル信号のＭＳＢの５ビット下であるＱ２ビットを“１”とする。すなわち、デジタル信号（０１００１１００）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから７６ｎＡ（６４＋８＋４ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１５１ｎＡ（７５＋６４＋８＋４ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
　期間ＴＭ６において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ６以降、制御部ＣＮＲがリセットされるまでＱ２ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ６以降、制御部ＣＮＲがリセットされるまでＱ２ビットを“１”にする。本実施の形態では、期間ＴＭ６以降、Ｑ２ビットは“０”である。
［期間ＴＭ７］
　期間ＴＭ７において、デジタル信号のＭＳＢの６ビット下であるＱ１ビットを“１”とする。すなわち、デジタル信号（０１００１０１０）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから７４ｎＡ（６４＋８＋２ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１４９ｎＡ（７５＋６４＋８＋２ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
　期間ＴＭ７において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ７以降、制御部ＣＮＲがリセットされるまでＱ１ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ７以降、制御部ＣＮＲがリセットされるまでＱ１ビットを“１”にする。本実施の形態では、期間ＴＭ７以降、Ｑ１ビットは“１”である。
［期間ＴＭ８］
　期間ＴＭ８において、デジタル信号のＬＳＢであるＱ０ビットを“１”とする。すなわち、デジタル信号（０１００１０１１）２を生成する。当該デジタル信号は、デジタルアナログ変換回路ＩＤＣａに入力され、デジタルアナログ変換回路ＩＤＣａから７５ｎＡ（６４＋８＋２＋１ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子ＣＰＴａに供給される。よって、入力端子ＣＰＴａには１５０ｎＡ（７５＋６４＋８＋２＋１ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
　期間ＴＭ８において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ８以降、制御部ＣＮＲがリセットされるまでＱ０ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ８以降、制御部ＣＮＲがリセットされるまでＱ０ビットを“１”にする。本実施の形態では、期間ＴＭ８以降、Ｑ０ビットは“１”である。
　このように、ＭＳＢからＬＳＢまで順に比較することで、電流量ＩＡと電流量ＩＢの差分電流である７５ｎＡを、デジタル信号（０１００１０１１）２に変換することができる。
　なお、ステップＳ２０４ｂに相当する逐次比較動作については、上記の説明において、電位Ｈを電位Ｌに読み替え、デジタルアナログ変換回路ＩＤＣａをデジタルアナログ変換回路ＩＤＣｂに読み替えるなどすれば理解できる。
　また、本実施の形態では、デジタルアナログ変換回路ＩＤＣの出力電流の刻みを１ｎＡとしたため、最大２５５ｎＡまでの差分電流をデジタル信号に変換できる。デジタルアナログ変換回路ＩＤＣの出力電流の刻みを大きくすることで、より大きな差分電流に対応することができる。例えば、デジタルアナログ変換回路ＩＤＣの出力電流の刻みを２ｎＡとすることで、最大５１０ｎＡまでの差分電流をデジタル信号に変換できる。
＜＜回路ＦＢ＞＞
　回路ＦＢについては、一例として、実施の形態１で説明した、演算回路ＭＡＣＡ１の回路ＦＢの説明を参酌する。
＜＜制御回路ＣＴＲ＞＞
　制御回路ＣＴＲについては、一例として、実施の形態１で説明した、演算回路ＭＡＣＡ１の制御回路ＣＴＲの説明を参酌する。
＜演算回路の動作例１＞
　ここでは、図１３に示した演算回路ＭＡＣＢ１の動作例について説明する。
　初めに、演算回路ＭＡＣＢ１と、実施の形態１で説明した演算回路ＭＡＣＡ１と、の異なる点について説明する。
　演算回路ＭＡＣＡ１は、正、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成となっている。一方で、演算回路ＭＡＣＢ１は、正、負又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成となっている。そのため、演算回路ＭＡＣＢ１に含まれている演算セルは、演算回路ＭＡＣＡ１に含まれている演算セルと異なり、正、負、又は“０”の第１データの保持が可能な構成となっている。なお、演算回路ＭＡＣＢ１に含まれている回路ＣＥＳ［ｉ，ｊ］は、正、負又は“０”の第１データの保持が可能な演算セルとして機能する。
　セルＩＭ及びセルＩＭｒの構成例においても説明したとおり、回路ＣＥＳ［ｉ，ｊ］は、同じアドレスに位置するセルＩＭ［ｉ，ｊ］とセルＩＭｒ［ｉ，ｊ］を１組として、第１データを保持する機能を有する。また、本回路構成例では、回路ＣＥＳ［ｉ，ｊ］において、セルＩＭに含まれるトランジスタＦ２のソース−ドレイン間に流れる電流量、及びセルＩＭｒに含まれるトランジスタＦ２ｒのソース−ドレイン間に流れる電流量は、当該第１データに応じて設定される。正、負、又は０の値の第１データと、当該第１データに応じて設定される、トランジスタＦ２のソース−ドレイン間に流れる電流量、及びトランジスタＦ２ｒのソース−ドレイン間に流れる電流量と、の関係を次のとおり定義する。
　回路ＣＥＳ［ｉ，ｊ］に、正の第１データの値としてα［ｉ，ｊ］が書き込まれる場合、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間に流れる電流量は、｜α［ｉ，ｊ］｜×ＩＷｕｔに設定されるものとし、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース−ドレイン間に流れる電流量は、０に設定されるものとする。なお、ＩＷｕｔは、第１データ（このときはα［ｉ，ｊ］）の絶対値が１のときに流れる電流量とする。
　また、回路ＣＥＳ［ｉ，ｊ］に、負の第１データの値としてα［ｉ，ｊ］が書き込まれる場合、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間に流れる電流量は、０に設定されるものとし、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース−ドレイン間に流れる電流量は、｜α［ｉ，ｊ］｜×ＩＷｕｔに設定されるものとする。
　また、回路ＣＥＳ［ｉ，ｊ］に、０の第１データの値が書き込まれる場合、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間に流れる電流量は、０に設定されるものとし、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース−ドレイン間に流れる電流量は、０に設定されるものとする。
　なお、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間に流れる電流量、及びセルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース−ドレイン間に流れる電流量の一方又は双方が０に設定される場合、トランジスタＦ２及びトランジスタＦ２ｒの一方又は双方のソース−ドレイン間には電流は流れないが、本明細書等では、トランジスタＦ２及びトランジスタＦ２ｒの一方又は双方のソース−ドレイン間に０の電流が流れる、と記載する場合がある。
　上記より、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］、及びセルＩＭｒ［ｉ，ｊ］のそれぞれには、１つの第１データに応じた２つの電流が設定されることになる。
　ここで、セルＩＭ［ｉ，ｊ］に設定される電流は、実施の形態１の式（１．５）と同様に表せられるものとする。また、セルＩＭｒ［ｉ，ｊ］に設定される電流は、ｗｒ［ｉ，ｊ］を用いて、実施の形態１の式（１．５）と同様に、下の式で表すことができる。
Figure JPOXMLDOC01-appb-M000019
　なお、ｗｒ［ｉ，ｊ］は、実施の形態１の式（１．５）のｗ［ｉ，ｊ］と同様に第１データ（重み係数）に相当する値である。また、本実施の形態では、第１データが正であるとき、ｗ［ｉ，ｊ］を正の値、ｗｒ［ｉ，ｊ］を０とし、第１データが負であるとき、ｗ［ｉ，ｊ］を０、ｗｒ［ｉ，ｊ］を正の値とし、第１データが０であるとき、ｗ［ｉ，ｊ］及びｗｒ［ｉ，ｊ］のそれぞれを０として、定義する。
　例えば、第１データが−２、−１、０、１、及び２であるとき、セルＩＭ［ｉ，ｊ］及びセルＩＭｒ［ｉ，ｊ］のそれぞれで設定される電流の量は、下表のとおりとなる。
Figure JPOXMLDOC01-appb-T000020
　セルアレイＣＡのｊ列目に位置しているセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに第１データ（ｗ［１，ｊ］乃至ｗ［ｍ，ｊ］）を書き込み、かつ配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに第２データを流すことによって、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］から出力される電流の総和は、実施の形態１の演算回路の動作例より、下のとおり記載することができる。
Figure JPOXMLDOC01-appb-M000021
　なお、式（２．２）において、第１データα［ｉ，ｊ］が負であるとき、ｗ［ｉ，ｊ］＝０とし、第１データα［ｉ，ｊ］が０であるとき、ｗ［ｉ，ｊ］＝０とすることで、電流量ＩＳ［ｊ］を表すことができる。
　また、セルアレイＣＡのｊ列目に位置しているセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］のそれぞれに第１データ（ｗｒ［１，ｊ］乃至ｗｒ［ｍ，ｊ］）を書き込み、かつ配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに第２データを流すことによって、セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］から出力される電流の総和は、式（２．２）と同様に、下のとおり記載することができる。
Figure JPOXMLDOC01-appb-M000022
　なお、式（２．３）において、第１データα［ｉ，ｊ］が正であるとき、ｗｒ［ｉ，ｊ］＝０とし、第１データα［ｉ，ｊ］が０であるとき、ｗｒ［ｉ，ｊ］＝０とすることで、電流量ＩＳｒ［ｊ］を表すことができる。
　ここで、変換回路ＩＴＲＺＤ［ｊ］を用いて、式（２．２）の電流と式（２．３）の電流との差分電流が得られる。当該差分電流は、下のとおり記載することができる。
Figure JPOXMLDOC01-appb-M000023
　つまり、式（２．４）で表される差分電流の量は、正、負、又は“０”の第１データと、正、又は“０”の第２データと、の積和に応じた値となる。したがって、当該差分電流から、第１データと第２データとの積和の結果を求めることができる。
　このため、３行以上且つ２列以上のセルアレイＣＡを有する演算回路ＭＡＣＢ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算回路ＭＡＣＢ１は、複数列のうち１列（ｉ列目とする）を、電流量としてＩｒｅｆ０［ｉ］、及びｘ［ｉ］×Ｉｒｅｆ０［ｉ］を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
＜＜補正処理を含む第１データの書き込み動作の例１＞＞
　図１３に示した演算回路ＭＡＣＢ１において、第１データが書き込まれたセルＩＭ［ｉ，ｊ］が、適切に、当該第１データに応じた量の電流を出力するための、セルＩＭ［ｉ，ｊ］のノードＮ［ｉ，ｊ］に書き込まれる電位の補正処理について説明する。
　図１７は、補正処理を含む第１データの書き込み動作の一例を示したフローチャートである。当該書き込み動作は、ステップＳ３０１乃至ステップＳ３０６を有する。
　なお、図１７のフローチャートは、実施の形態１で説明した、図７のフローチャートの変形例である。このため、図１７のフローチャートの動作のうち、図７のフローチャートの動作と内容が重複している箇所について、説明を省略する場合がある。
〔ステップＳ３０１〕
　ステップＳ３０１は、一例として、ステップＳ１０１と同様に、制御回路ＣＴＲにおいて、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］に対して、第１データの値としてＷＴＲＧに相当する信号が入力される動作を有する。更に、ステップＳ３０１は、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａｒ［ｊ］に対して、０の値に相当する信号が入力される動作を有する。
　回路ＷＣＳａ［ｊ］において、ＷＴＲＧに相当する信号は、例えば、図３の回路ＷＣＳａにおける配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号とすることができる。
　以後、配線ＷＣＳａ［ｊ］の配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値をＷＷＲと呼称する。例えば、ステップＳ３０１の段階では、ＷＷＲ＝ＷＴＲＧとなる。
　また、回路ＷＣＳａｒ［ｊ］において、０の値に相当する信号は、例えば、図３の回路ＷＣＳａにおける配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力される、低レベル電位とすることができる。
〔ステップＳ３０２〕
　ステップＳ３０２は、一例として、ステップＳ１０２と同様に、回路ＷＣＳａ［ｊ］が、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値ＷＷＲに応じた量ＩＷＲの電流（書き込み電流と呼称する）を生成してＩＷＲの電流を配線ＷＣＬ［ｊ］に送信する動作と、セルＩＭ［ｉ，ｊ］にＩＷＲの書き込み電流に流れて、セルＩＭ［ｉ，ｊ］の容量Ｃ５の第１端子（ノードＮ［ｉ，ｊ］）にＩＷＲの書き込み電流に応じた電位が書き込まれる動作と、を有する。
　ステップＳ３０２の具体的な動作については、ステップＳ１０２の動作の説明を参酌する。
　また、ステップＳ３０２は、一例として、回路ＷＣＳａｒ［ｊ］が配線ＷＣＬｒ［ｊ］に対して、接地電位（ＧＮＤ）を与える動作を有する。
　例えば、図１３の回路ＷＣＳａｒ［ｊ］に図３の回路ＷＣＳａが適用された場合において、配線ＶＩＮＩＬ１に与えられている電位を接地電位（ＧＮＤ）として、スイッチＳＷＷがオン状態にする。そして、配線ＳＷＬ１に高レベル電位を入力して、スイッチＳ３ｒ［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ３ｒ［ｊ］をオン状態にすることにより、配線ＷＣＬｒ［ｊ］に、配線ＶＩＮＩＬ１に与えられている接地電位を入力することができる。
　また、セルＩＭ［ｉ，ｊ］への電流の設定がされるとき、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］のうち、配線ＷＳＬ［ｉ］に高レベル電位が入力され、ｉ行目以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に低レベル電位が入力されている。このため、ｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］のうち、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ１ｒがオン状態になり、ｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ１がオフ状態になる。
　このとき、セルＩＭ［ｉ，ｊ］のノードＮｒ［ｉ］（容量Ｃ５ｒの第１端子）及びトランジスタＦ２ｒの第２端子には、配線ＷＣＬｒ［ｊ］からの接地電位が入力される。配線ＶＥ０が与える電位が接地電位であるとき、トランジスタＦ２ｒのゲート−ソース間電圧が０Ｖとなるため、トランジスタＦ２ｒのしきい値電圧が適切であれば、トランジスタＦ２ｒはオフ状態となる。
　また、セルＩＭ［ｉ，ｊ］への電流の設定がされるとき、ｉ行目以外の、ｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に含まれているそれぞれのトランジスタＦ１ｒもオフ状態となっているため、ｉ行目以外の、ノードＮｒ［１，ｊ］乃至ノードＮｒ［ｍ，ｊ］はフローティング状態となっている。このとき、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位がＧＮＤとなることによって、ｉ行目以外の、ノードＮｒ［１，ｊ］乃至ノードＮｒ［ｍ，ｊ］のそれぞれの電位も変化する。このとき、ｉ行目以外の、ｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２はオフ状態になるものとする。
　また、このとき、配線ＳＷＬ２に低レベル電位を入力されているため、スイッチＳ４ｒ［ｊ］の制御端子に当該低レベル電位を印加される。これにより、スイッチＳ４ｒ［ｊ］がオフ状態となる。
　上記のとおり、スイッチＳ３ｒ［ｊ］がオン状態であり、スイッチＳ４ｒ［ｊ］がオフ状態であり、ｉ行目以外のｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］のトランジスタＦ１ｒ及びトランジスタＦ２ｒがオフ状態であるため、回路ＷＣＳａｒ［ｊ］から出力される接地電位は、セルＩＭｒ［ｉ，ｊ］のみに入力される。また、このとき、セルＩＭｒ［ｉ，ｊ］において、トランジスタＦ２ｒのゲート−ソース間電圧は０Ｖとなる。配線ＷＳＬ［ｉ］に低レベル電位を入力して、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ１ｒをオフ状態にすることによって、ノードＮｒ［ｉ，ｊ］の電位を容量Ｃ５によって保持することができる。つまり、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのゲート−ソース間電圧を０Ｖに維持することができる。
〔ステップＳ３０３〕
　ステップＳ３０３は、一例として、ステップＳ１０３と同様に、セルＩＭ［ｉ，ｊ］に書き込まれた第１データを読み出す動作を有する。換言すると、ステップＳ３０３は、セルＩＭ［ｉ，ｊ］が、容量Ｃ５（ノードＮ［ｉ，ｊ］）の電位に応じた読み出し電流を出力する動作と、当該読み出し電流が変換回路ＩＴＲＺＤ［ｊ］に入力されることで、変換回路ＩＴＲＺＤ［ｊ］が当該読み出し電流に応じた値を配線ＯＬ［ｊ］に出力する動作と、を有する。
　具体的には、例えば、配線ＳＷＬ１に低レベル電位を入力して、スイッチＳ３［ｊ］の制御端子に当該低レベル電位を印加することによって、スイッチＳ３［ｊ］をオフ状態にする。また、配線ＳＷＬ２に高レベル電位を入力して、スイッチＳ４［ｊ］の制御端子に当該高レベル電位を印加することによって、スイッチＳ４［ｊ］をオン状態にする。
　また、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］のそれぞれには低レベル電位を引き続き入力して、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ１のオフ状態を維持する。
　また、ステップＳ１０２から、配線ＸＣＬ［ｉ］の電位をＶｇｍに維持し、ｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位をＧＮＤに維持する。これにより、ｉ行目以外の、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに含まれているトランジスタＦ２のオフ状態を維持する。
　セルＩＭ［ｉ，ｊ］において、ノードＮ［ｉ，ｊ］には、ステップＳ３０２で書き込まれた電位が保持されている。ここで配線ＶＥ０が与える電位が接地電位であるため、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流は、トランジスタＦ２のゲートの電位に応じて決まる。また、トランジスタＦ２のソース−ドレイン間電流は、ステップＳ３０３における第１の読み出し電流として、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れるものとする。ここでは、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース−ドレイン間電流（読み出し電流）の量をＩＲＤとする。なお、セルＩＭ［ｉ，ｊ］におけるノードＮ［ｉ，ｊ］の電位が適切であれば、書き込み電流の量ＩＷＲと、読み出し電流の量ＩＲＤと、は互いに等しくなる。
　また、セルＩＭｒ［ｉ，ｊ］において、ノードＮｒ［ｉ，ｊ］には、ステップＳ３０２で書き込まれた接地電位が保持されている。ここで配線ＶＥ０が与える電位が接地電位であるため、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ１ｒはオフ状態となる。このため、トランジスタＦ２のソース−ドレイン間電流（便宜上、読み出し電流と呼称する）は、０となる。このため、ステップＳ３０３における第２の読み出し電流として、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ，ｊ］に電流量０の電流が流れるものとする。
　上記のとおり、スイッチＳ３［ｊ］がオフ状態であり、スイッチＳ４［ｊ］がオン状態であり、ｉ行目以外のｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のトランジスタＦ１、及びトランジスタＦ２がオフ状態であるため、セルＩＭ［ｉ，ｊ］で設定されたＩＲＤの電流は、スイッチＳ４［ｊ］を介して回路ＩＴＳの変換回路ＩＴＲＺ［ｊ］から出力される。
　変換回路ＩＴＲＺＤ［ｊ］からスイッチＳ４［ｊ］を介して配線ＷＣＬ［ｊ］に、電流量ＩＲＤの電流が流れ、かつ変換回路ＩＴＲＺＤ［ｊ］からスイッチＳ４ｒ［ｊ］を介して配線ＷＣＬｒ［ｊ］に、電流量０の電流が流れることで、変換回路ＩＴＲＺＤ［ｊ］は、電流量ＩＲＤと電流量０の差分（つまり、電流量ＩＲＤ）に応じた電位を出力する。また、当該電位は、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤとして、回路ＦＢに送信される。
　具体的には、変換回路ＩＴＲＺＤ［ｊ］は、図１４及び図１５の説明より、配線ＷＣＬと配線ＷＣＬｒのそれぞれに流れる電流の量の差分をデジタル信号に変換する。そして、変換回路ＩＴＲＺＤ［ｊ］は、当該デジタル信号を、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤとして回路ＦＢに送信する。
　また、変換回路ＩＴＲＺＤ［ｊ］は、デジタル信号ではなく、デジタルアナログ変換回路を用いてアナログ電位に変換して、当該アナログ電位をセルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤを含む信号として回路ＦＢに送信してもよい。この場合、例えば、変換回路ＩＴＲＺＤ［ｊ］に、デジタルアナログ変換回路を加えた回路構成とすればよい。
〔ステップＳ３０４〕
　ステップＳ３０４は、一例として、ステップＳ１０４と同様に、回路ＦＢが、第１データとしての値ＷＴＲＧと、セルＩＭ［ｉ，ｊ］から読み出した値ＷＲＤと、を比較する動作を有する。
　具体的には、ステップＳ３０４は、ＷＴＲＧとＷＲＤとが等しい場合には、補正処理を含む書き込み動作を終了する動作と、ＷＴＲＧとＷＲＤとが等しくない場合には、ステップＳ３０５に移行する動作を有する。
　なお、ステップＳ３０４のＷＴＲＧとＷＲＤとの比較動作は、図７のフローチャートのステップＳ１０４の説明を参酌する。
〔ステップＳ３０５〕
　ステップＳ３０５は、一例として、ステップＳ１０５と同様に、制御回路ＣＴＲがセルＩＭ［ｉ，ｊ］に再度書き込むための補正された第１データ（更新値）を生成する動作を有する。そのため、ステップＳ３０５の具体的な動作については、図７のフローチャートのステップＳ１０５の説明を参酌する。
〔ステップＳ３０６〕
　ステップＳ３０６は、一例として、ステップＳ１０５と同様に、制御回路ＣＴＲから回路ＷＣＳに含まれる回路ＷＣＳａ［ｊ］に対して、更新値としてＷＷＲ＋ΔＷに相当する信号が入力される動作と、ステップＳ３０２に移行する動作を有する。
　つまり、図１３の演算回路ＭＡＣＢ１の回路ＷＣＳａ［ｊ］に図３の回路ＷＣＳａ［ｊ］が適用された場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに入力されるデジタル信号の値は、前回、回路ＷＣＳａ［ｊ］に入力されたＷＷＲの値に更にΔＷが加わった値となる。
　そのため、ステップＳ３０６からステップＳ３０２への移行後において、上述したステップＳ３０２乃至ステップＳ３０６に記載のＷＷＲは、ＷＷＲ＋ΔＷに置き換えて説明することができる。
　また、ステップＳ３０６は、一例として、ステップＳ３０１と同様に、回路ＷＣＳａｒ［ｊ］が配線ＷＣＬｒ［ｊ］に対して、接地電位（ＧＮＤ）を与える動作を有する。
　その後、ステップＳ３０４においてＷＴＲＧとＷＲＤとが等しくなる（書き込み電流と読み出し電流との差分が０になる）まで、ステップＳ３０２乃至ステップＳ３０６を繰り返し行うことにより、セルＩＭ［ｉ，ｊ］に、第１データに応じた電位を適切にセルＩＭ［ｉ，ｊ］に書き込むことができる。
　上記のとおり、ステップＳ３０１乃至ステップＳ３０６を行うことによって、セルＩＭ［ｉ，ｊ］への第１データの書き込み時のばらつきを抑制することができる。
　なお、図１７のフローチャートは、一例として、補正処理を含む、正の値の第１データの書き込み動作を示している。例えば、上記の動作において、第１データであるＷＴＲＧが負の値であるとき、書き込み先をセルＩＭ［ｉ，ｊ］からセルＩＭｒ［ｉ，ｊ］に変更することにより、補正処理を含む、負の値の第１データの書き込み動作を行うことができる。
　また、図１６の演算回路ＭＡＣＢ１における、補正処理を含む第１データの書き込み動作は、図１７のフローチャートに示す動作方法に限定されない。例えば、図１６の演算回路ＭＡＣＢ１において、図８のフローチャートの動作方法を適宜、適用してもよい。
　図１６の演算回路ＭＡＣＢ１において、図８のフローチャートの動作方法を適用して、セルＩＭ［ｉ，ｊ］に書き込む電位を適切に補正する場合、図１７のフローチャートと同様にセルＩＭｒ［ｉ，ｊ］のノードＮｒ［ｉ，ｊ］には、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒがオフ状態となるように、配線ＶＩＮＩＬ１から与えられる接地電位が与えられることが好ましい。これにより、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ，ｊ］に流れる電流量を０にすることができるため、図１６の演算回路ＭＡＣＢ１は、図８のフローチャートの動作方法を参酌して、補正処理を含む第１データの書き込み動作を行うことができる。
　また、実施の形態１と同様に、本実施の形態で説明した演算回路ＭＡＣＢ０及び演算回路ＭＡＣＢ１のそれぞれは、記憶装置として扱うことができる。また、演算回路ＭＡＣＢ０又は演算回路ＭＡＣＢ１において、回路ＣＥＳ［ｉ，ｊ］から第１データを読み出すときは、例えば、回路ＸＣＳから配線ＸＣＬ［ｉ］に第２データの値として“１”に応じた電流を流し、かつ回路ＸＣＳからｉ行目以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に第２データの値として“０”に応じた電流を流すことによって、回路ＣＥＳ［ｉ，ｊ］に保持されている第１データを読み出すことができる。なお、このとき、回路ＩＴＳに含まれている変換回路ＩＴＲＺ［ｊ］は、電流量をアナログ電位、又はデジタル信号に変換する、読み出し回路として扱われる。また、回路ＣＥＳ［ｉ，ｊ］は、セルＩＭ［ｉ，ｊ］とセルＩＭｒ［ｉ，ｊ］で１個の記憶素子としているため、セルＩＭ［ｉ，ｊ］を１個の記憶素子としている演算回路ＭＡＣＡ０、演算回路ＭＡＣＡ１、及び演算回路ＭＡＣＡ２よりも、多値メモリとして多くのしきい値電圧を取り得ることがある。このため、演算回路ＭＡＣＢ０及び演算回路ＭＡＣＢ１のそれぞれについても、別の実施の形態では記憶装置と呼称する場合がある。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した演算回路の構成例について説明する。
　なお、上記実施の形態で説明した演算回路は第１データを保持する機能を有するため、本実施の形態では、当該演算回路を記憶装置と呼称する場合がある。
　図１８Ａに、記憶装置１００の構成例を示す斜視概略図を示す。図１８Ｂに、記憶装置１００の構成例を示すブロック図を示す。記憶装置１００は、駆動回路層５０と、Ｎ層（Ｎは１以上の整数。）の記憶層６０と、を有する。
　Ｎ層の記憶層６０は駆動回路層５０上に設けられる。Ｎ層の記憶層６０を駆動回路層５０上に設けることで、記憶装置１００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態などでは、１層目の記憶層６０を記憶層６０＿１と示し、２層目の記憶層６０を記憶層６０＿２と示し、３層目の記憶層６０を記憶層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）の記憶層６０を記憶層６０＿ｋと示し、Ｎ層目の記憶層６０を記憶層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層の記憶層６０全体に係る事柄を説明する場合、又はＮ層ある記憶層６０の各層に共通の事柄を示す場合に、単に「記憶層６０」と表記する場合がある。
＜駆動回路層５０の構成例＞
　駆動回路層５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
　記憶装置１００において、各回路、各信号、及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路３２は、信号ＣＥ、信号ＧＷ、及び信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、及び読み出し動作）を決定する。また、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、及び出力回路４８を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する配線ＷＷＬ（書き込みワード線）又は配線ＲＷＬ（読み出しワード線）を選択する機能を有する。なお、行ドライバ４３は、例えば、上記実施の形態で説明した回路ＷＳＤ及び回路ＸＣＳの一方又は双方とすることができる。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、及び読み出したデータを保持する機能、を有する。列ドライバ４５は、列デコーダ４４が指定する配線ＢＬ（書き込み及び読み出しビット線）を選択する機能を有する。なお、列ドライバ４５は、例えば、上記実施の形態で説明した回路ＷＣＳ、及び回路ＩＴＳの一方又は双方とすることができる。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータ（上記実施の形態では、第１データとしている。）は、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。なお、上記実施の形態では、読み出したデータ（Ｄｏｕｔ）は、演算結果のデータとしてあつかっている。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図１Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
＜記憶層６０の構成例＞
　Ｎ層ある記憶層６０の構成例について説明する。Ｎ層ある記憶層６０は、それぞれがメモリアレイ１５を有する。また、メモリアレイ１５は、複数のメモリセル１０を有する。図１８Ａ及び図１８Ｂでは、メモリアレイ１５がｐ行ｑ列（ｐ及びｑは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。メモリセル１０は、例えば、他の説明では、記憶素子という用語に置き換えられる場合がある。
　なお、メモリセル１０は、例えば、実施の形態１におけるセルＩＭに相当する。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図１８Ｂでは、１行１列目に設けられたメモリセル１０をメモリセル１０［１，１］と示し、ｐ行ｑ列目に設けられたメモリセル１０をメモリセル１０［ｐ，ｑ］と示している。また、ｉ行ｊ列目（ここでのｉは１以上ｐ以下の整数とし、ｊは１以上ｑ以下の整数とする。）に設けられたメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。
　図１９Ａは、記憶層６０＿ｋの一部を拡大した斜視ブロック図である。図１９Ｂは、図１９Ａに対応する箇所をＺ方向から見た平面図である。記憶層６０の各層は、Ｙ方向（列方向）に延在するｑ本の配線ＷＤＬと、Ｙ方向（列方向）に延在するｑ本の配線ＸＣＬと、Ｙ方向（列方向）に延在するｑ本の配線ＶＥ１と、を有する。図１９Ａ及び図１９Ｂでは、ｊ列目に設けられた配線ＷＤＬを配線ＷＤＬ［ｊ］と示し、ｊ列目に設けられた配線ＸＣＬを配線ＸＣＬ［ｊ］と示し、ｊ列目に設けられた配線ＶＥ１を配線ＶＥ１［ｊ］と示している。配線ＷＤＬ［ｊ］と配線ＸＣＬ［ｊ］と配線ＶＥ１［ｊ］は、ｊ行目に設けられたメモリセル１０と電気的に接続される。
　なお、本実施の形態では、図１９Ａ及び図１９Ｂに示す配線ＷＤＬは、第１の書き込みワード線として機能する。また、図１９Ａ及び図１９Ｂに示す配線ＷＤＬは、実施の形態１におけるセルアレイＣＡに延設されている配線ＷＤＬ［１］乃至配線ＷＤＬ［ｍ］に相当する。
　また、本実施の形態では、図１９Ａ及び図１９Ｂに示す配線ＸＣＬは、第１の読み出しワード線として機能する。また、実施の形態１及び実施の形態２では、図１９Ａ及び図１９Ｂに示す配線ＸＣＬは、実施の形態１におけるセルアレイＣＡに延設されている配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に相当する。
　また、本実施の形態では、図１９Ａ及び図１９Ｂに示す配線ＶＥ１は、定電位を与える配線として機能する。また、図１９Ａ及び図１９Ｂに示す配線ＶＥ１は、実施の形態１におけるセルアレイＣＡに延設されている配線ＶＥ１に相当する。なお、図１９Ａ及び図１９Ｂに示す配線ＶＥ１は、定電位ではなく、高レベル電位又は低レベル電位を与える配線としてもよい。この場合、配線ＶＥ１は、第１の書き込みワード線又は第１の読み出しワード線として機能する。
　また、記憶層６０は、配線ＷＣＬと、配線ＶＥ０と、を有する。配線ＷＣＬ及び配線ＶＥ０はＺ方向（垂直方向）に延在し、平面図において、それぞれがｐ行Ｒ列（Ｒはｑに依存する整数であって、詳しくは後述する）のマトリクス状に設けられている。図１９Ａ及び図１９Ｂでは、ｉ行ｓ列目（ｓは１以上Ｒ以下の整数）に設けられた配線ＷＣＬ及び配線ＶＥ０を、それぞれ配線ＷＣＬ［ｉ，ｓ］、及び配線ＶＥ０［ｉ，ｓ］と示している。
　また、本実施の形態では、図１９Ａ及び図１９Ｂに示す配線ＷＣＬは、書き込み及び読み出しビット線として機能する。また、図１９Ａ、及び図１９Ｂに示す配線ＷＣＬは、実施の形態１におけるセルアレイＣＡに延設されている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に相当する。
　また、本実施の形態では、図１９Ａ及び図１９Ｂに示す配線ＶＥ０は、定電位を与える配線として機能する。また、図１９Ａ及び図１９Ｂに示す配線ＶＥ０は、実施の形態１におけるセルアレイＣＡに延設されている配線ＶＥ０に相当する。
　記憶層６０＿ｋにおいて、１本の配線ＷＣＬは２つのメモリセル１０と電気的に接続される。１つの配線ＶＥ０は２つのメモリセル１０と電気的に接続される。隣接する２つのメモリセル１０で、１つの配線ＷＣＬ、及び１つの配線ＶＥ０を共有することで、メモリアレイ１５の占有面積を低減できる。また、メモリセル１０の集積度が向上し、記憶装置１００の記憶容量を増大できる。
　図１９Ａ及び図１９Ｂでは、配線ＷＣＬ［ｉ，ｓ］がメモリセル１０［ｉ，ｊ］及びメモリセル１０［ｉ，ｊ＋１］と電気的に接続されている。具体的には、配線ＷＣＬ［ｉ，ｓ］は、メモリセル１０［ｉ，２×ｓ−１］＿ｋ及びメモリセル１０［ｉ，２×ｓ］＿ｋと電気的に接続される。
　また、図１９Ａ及び図１９Ｂでは、配線ＶＥ０［ｉ，ｓ＋１］がメモリセル１０［ｉ，ｊ＋１］及びメモリセル１０［ｉ，ｊ＋２］と電気的に接続されている。なお、メモリセル［ｉ，ｊ］は配線ＶＥ０［ｉ，ｓ］と電気的に接続され、メモリセル［ｉ，ｊ＋３］は配線ＶＥ０［ｉ，ｓ＋２］と電気的に接続される。
　列の位置を示すＲとｑの関係は、ｑが奇数の場合は、下記の（３．１）又は（３．２）で表すことができる。
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
　列の位置を示すＲとｑの関係は、ｑが偶数の場合は、下記の（３．３）又は（３．４）で表すことができる。
Figure JPOXMLDOC01-appb-M000026
Figure JPOXMLDOC01-appb-M000027
　列の位置を示すｓとｊは、ｊが奇数の場合は、下記の（３．５）又は（３．６）で表すことができる。
Figure JPOXMLDOC01-appb-M000028
Figure JPOXMLDOC01-appb-M000029
　列の位置を示すｓとｊは、ｊが偶数の場合は、下記の（３．７）又は（３．８）で表すことができる。
Figure JPOXMLDOC01-appb-M000030
Figure JPOXMLDOC01-appb-M000031
　図２０Ａに、記憶層６０＿ｋのメモリセル１０［ｉ，ｊ］及びメモリセル１０［ｉ，ｊ＋１］の断面概略図を示す。図２０Ｂに、図２０Ａの回路構成例を示す。なお、図２０Ａでは当該断面概略図の一部を拡大して図示している。
　メモリセル１０［ｉ，ｊ］は、上記実施の形態１で説明したセルＩＭと同様に、トランジスタＦ１、トランジスタＦ２、トランジスタＦ５、及び容量Ｃ５を有する。３つのトランジスタと１つの容量で構成されるメモリセルを、３Ｔｒ１Ｃ型のメモリセルともいう。よって、本実施の形態に示すメモリセル１０は、３Ｔｒ１Ｃ型のメモリセルである。
　メモリセル１０［ｉ，ｊ］において、トランジスタＦ１のゲートは配線ＷＤＬ［ｊ］と電気的に接続され、トランジスタＦ１の第１端子は配線ＷＣＬ［ｉ，ｓ］に電気的に接続される。なお、図２０Ａでは、配線ＷＤＬ［ｊ］の一部がトランジスタＦ１のゲートとして機能する場合の構成例を示している。また、トランジスタＦ２のゲートは容量Ｃ５の第１端子に電気的に接続され、トランジスタＦ２の第１端子はトランジスタＦ５の第１端子に電気的に接続され、トランジスタＦ２の第２端子は配線ＶＥ０［ｉ，ｓ］に電気的に接続される。また、トランジスタＦ５の第１端子は、配線ＷＣＬ［ｉ，ｓ］に電気的に接続される。また、容量Ｃ５の第２端子は配線ＸＣＬ［ｊ］と電気的に接続されている。なお、図２０Ａなどでは、配線ＸＣＬ［ｊ］の一部が容量Ｃ５の第２端子として機能する場合の構成例を示している。また、トランジスタＦ５のゲートは、配線ＶＥ１［ｊ］に電気的に接続されている。なお、図２０Ａなどでは、配線ＶＥ１［ｊ］の一部がトランジスタＦ５のゲートとして機能する場合の構成例を示している。
　メモリセル１０［ｉ，ｊ＋１］において、トランジスタＦ１のゲートは配線ＷＤＬ［ｊ＋１］と電気的に接続され、トランジスタＦ１の第１端子は配線ＷＣＬ［ｉ，ｓ］に電気的に接続される。なお、図２０Ａでは、配線ＷＤＬ［ｊ＋１］の一部がトランジスタＦ１のゲートとして機能する場合の構成例を示している。また、トランジスタＦ２のゲートは容量Ｃ５の第１端子に電気的に接続され、トランジスタＦ２の第１端子はトランジスタＦ５の第１端子に電気的に接続され、トランジスタＦ２の第２端子は配線ＶＥ０［ｉ，ｓ＋１］に電気的に接続される。また、トランジスタＦ５の第１端子は、配線ＷＣＬ［ｉ，ｓ］に電気的に接続される。また、容量Ｃ５の第２端子は配線ＸＣＬ［ｊ＋１］と電気的に接続されている。なお、図２０Ａなどでは、配線ＸＣＬ［ｊ＋１］の一部が容量Ｃ５の第２端子として機能する場合の構成例を示している。また、トランジスタＦ５のゲートは、配線ＶＥ１［ｊ＋１］に電気的に接続されている。なお、図２０Ａなどでは、配線ＶＥ１［ｊ＋１］の一部がトランジスタＦ５のゲートとして機能する場合の構成例を示している。
　メモリセル１０［ｉ，ｊ］及びメモリセル１０［ｉ，ｊ＋１］において、容量Ｃ５の第１端子、トランジスタＦ１の第１端子、及びトランジスタＦ２のゲートが電気的に接続し、常に同電位となる領域を「ノードＮ」と呼ぶ。
　また、図２０Ａ及び図２０Ｂに示すように、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５として、バックゲートを有するトランジスタを用いてもよい。ゲートとバックゲートは、ゲートとバックゲートで半導体のチャネル形成領域を挟むように配置される。ゲートとバックゲートは導電体で形成される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲートの電位は、ゲートと同電位としてもよく、接地電位もしくは任意の電位としてもよい。
　また、ゲートとバックゲートは導電体で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止できる。また、バックゲートを設けることで、バイアス熱ストレス試験（ＢＴ試験と呼ばれる場合がある）前後におけるトランジスタのしきい値電圧の変化量が低減できる。
　例えば、トランジスタＦ１にバックゲートを有するトランジスタを用いることで、外部の電場の影響が軽減され、安定してオフ状態を維持できる。よって、ノードＮに書き込まれたデータを安定して保持できる。バックゲートを設けることで、メモリセル１０の動作が安定し、メモリセル１０を含む記憶装置の信頼性を高めることができる。
　トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５のチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体を、単体で、又は複数を組み合わせて用いることができる。半導体材料としては、例えば、実施の形態１で説明したとおり、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
　なお、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５のチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリセル１０の消費電力を低減できる。よって、メモリセル１０を含む記憶装置１００の消費電力を低減できる。
　また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む記憶装置１００も「ＯＳメモリ」と呼ぶことができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
　また、図２０Ａに示す断面構成例では、トランジスタＦ１のソース電極又はドレイン電極の一方として機能する領域を含む導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）が、半導体層として機能する酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）を越えて延在している。よって、導電体２４２は配線としても機能する。図２０Ａでは、導電体２４２ａの上面、側面、及び下面それぞれの一部が、Ｚ方向に延在する配線ＷＣＬ［ｉ，ｓ］と電気的に接している。
　配線ＷＣＬ［ｉ，ｓ］が直接導電体２４２ａの上面、側面、及び下面から選ばれた一以上と接することで、別途接続用の電極を設ける必要がないため、メモリアレイ１５の占有面積を低減できる。また、メモリセル１０の集積度が向上し、記憶装置１００の記憶容量を増大できる。なお、配線ＷＣＬ［ｉ，ｓ］は、導電体２４２ａの上面、側面、及び下面の二以上と接することが好ましい。配線ＷＣＬ［ｉ，ｓ］が導電体２４２ａの複数面と接することで、配線ＷＣＬ［ｉ，ｓ］と導電体２４２ａの接触抵抗を低減できる。
　また、トランジスタＦ１の第２端子として機能する領域を含む導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）が、半導体層として機能する酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）を越えて延在している。図２０Ａに示す断面構成例では、導電体２４２ｂの下面と接して導電体３６６が設けられている。また、導電体２４２ｂとトランジスタＦ２のゲートが、導電体３６６を介して電気的に接続している。
　導電体２４２ｂと重なる領域に導電体３６６を設け、下層の導電体と電気的に接続することで、両者の接続距離を短くすることができる。また、メモリセル１０の構成に必要な配線数を削減できる。よって、メモリセル１０の占有面積を低減できる。よって、記憶装置の記憶容量及び記憶密度を高めることができる。
　また、トランジスタＦ５の第２端子も、トランジスタＦ１の第２端子と同様の構成で配線ＷＣＬ［ｉ，ｓ］と電気的に接続している。具体的には、トランジスタＦ５の第２端子として機能する領域を含む導電体を介して配線ＷＣＬ［ｉ，ｓ］と電気的に接続する。また、トランジスタＦ１と同様に、該導電体の上面、側面、及び下面から選ばれた一以上の一部が、配線ＷＣＬ［ｉ，ｓ］と接することが好ましい。
　また、トランジスタＦ２の第２端子も、トランジスタＦ１の第１端子と同様の構成で配線ＶＥ０［ｉ，ｓ］と電気的に接続すればよい。具体的には、トランジスタＦ２の第２端子として機能する領域を含む導電体を介して配線ＶＥ０［ｉ，ｓ］と電気的に接続すればよい。また、該導電体の上面、側面、及び下面から選ばれた一以上の一部が、配線ＶＥ０［ｉ，ｓ］と接することが好ましい。
　図２１に、記憶層６０＿１から記憶層６０＿５までを積層した断面構成の一例を示す。図２２に、図２１の回路構成例を示す。図２１及び図２２では、記憶層６０＿１乃至記憶層６０＿５のそれぞれが有するメモリセル１０［ｉ，ｊ］を、メモリセル１０［ｉ，ｊ］＿１乃至メモリセル１０［ｉ，ｊ］＿５と示している。また、記憶層６０＿５が有する配線ＷＤＬ［ｊ］を配線ＷＤＬ［ｊ］＿５と示し、記憶層６０＿５が有する配線ＸＣＬ［ｊ］を配線ＸＣＬ［ｊ］＿５と示し、記憶層６０＿５が有する配線ＶＥ０［ｊ］を配線ＶＥ０［ｊ］＿５と示している。また、記憶層６０＿５が有する配線ＷＤＬ［ｊ＋１］を配線ＷＤＬ［ｊ＋１］＿５と示し、記憶層６０＿５が有する配線ＸＣＬ［ｊ＋１］を配線ＸＣＬ［ｊ＋１］＿５と示し、記憶層６０＿５が有する配線ＶＥ０［ｊ＋１］を配線ＶＥ０［ｊ＋１］＿５と示している。
　図２１及び図２２において記憶層６０を５層積層する構成例を示したが、記憶層６０の積層数は５層に限定されない。記憶層６０の積層数を増やすことで、メモリセル１０の占有面積を増やさずに、記憶装置１００の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな記憶装置を実現できる。
　なお、記憶装置１００を、実施の形態１で説明した演算回路として用いる場合、図２２に示した回路構成によって、積和を演算することができる。具体的には、図２２において、メモリセル１０［ｉ，ｊ］＿１乃至メモリセル１０［ｉ，ｊ］＿５と、メモリセル１０［ｉ，ｊ＋１］＿１乃至メモリセル１０［ｉ，ｊ＋１］＿５と、のそれぞれを演算セルとして、配線ＷＣＬ［ｉ，ｓ］に積和に応じた量の電流を流す構成とすることによって、記憶装置１００を、実施の形態１で説明した演算回路と同様に、演算回路として用いることができる。
　次に、メモリセル１０に含まれるトランジスタ及び容量の構成例については、他の実施の形態で詳細に説明する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、図面を用いて、本発明の一態様に係るメモリセル１０に適用可能な半導体装置の構成例について説明する。本実施の形態に示す半導体装置は、トランジスタ及び容量素子を有する。
＜半導体装置の構成例＞
　図２３を用いて、トランジスタ及び容量素子を有する半導体装置の構成例を説明する。図２３Ａ乃至図２３Ｄは、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１５０ａ、及び容量素子１５０ｂを有する半導体装置の上面図及び断面図である。
　トランジスタ２００ａ又はトランジスタ２００ｂは、上記実施の形態に示したトランジスタＦ１及びトランジスタＦ２に用いることができる。また、容量素子１５０ａ及び容量素子１５０ｂは、上記実施の形態に示した容量Ｃ５に用いることができる。
　図２３Ａは、当該半導体装置の平面図である。また、図２３Ｂ乃至図２３Ｄは、当該半導体装置の断面図である。ここで、図２３Ｂは、図２３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａ及びトランジスタ２００ｂのチャネル長方向の断面図であり、容量素子１５０ａ及び容量素子１５０ｂの断面図でもある。また、図２３Ｃは、図２３ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図である。また、図２３Ｄは、図２３ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００ａ及び容量素子１５０ａのチャネル幅方向の断面図である。なお、図２３Ａの平面図では、図の明瞭化のために一部の構成要素の記載を省略している。
　また、図２３Ａに示すＸ方向は、トランジスタ２００ａのチャネル長方向及びトランジスタ２００ｂのチャネル長方向と平行な方向である。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１５０ａ、及び容量素子１５０ｂと、トランジスタ２００ａ及びトランジスタ２００ｂに設けられた絶縁体２７５上の絶縁体２８０と、容量素子１５０ａ上、容量素子１５０ｂ上、及び絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８５と、導電体２４０（導電体２４０ａ及び導電体２４０ｂ）を有する。絶縁体２１４、絶縁体２８０、絶縁体２８２、及び絶縁体２８５は層間膜として機能する。図２３Ｂに示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１５０ａ、及び容量素子１５０ｂのそれぞれは、少なくとも一部が、絶縁体２８０に埋め込まれて配置される。
　ここで、トランジスタ２００ａ及びトランジスタ２００ｂはそれぞれ、半導体層として機能する酸化物２３０と、第１のゲート（トップゲートともいう）電極として機能する導電体２６０と、第２のゲート（バックゲートともいう）電極として機能する導電体２０５と、ソース電極又はドレイン電極の一方として機能する導電体２４２ａと、ソース電極又はドレイン電極の他方として機能する導電体２４２ｂと、を有する。また、第１のゲート絶縁体として機能する、絶縁体２５３及び絶縁体２５４を有する。また、第２のゲート絶縁体として機能する、絶縁体２２２及び絶縁体２２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、又はゲート絶縁膜と呼ぶ場合もある。
　なお、トランジスタ２００ａとトランジスタ２００ｂとは同じ構成を有するため、以下では、トランジスタ２００ａ及びトランジスタ２００ｂに共通の事項を説明する場合には、符号に付加する記号を省略し、トランジスタ２００と表記して説明する場合がある。
　第１のゲート電極及び第１のゲート絶縁膜は、絶縁体２８０及び絶縁体２７５に形成された開口２５８内に配置される。すなわち、導電体２６０、絶縁体２５４、及び絶縁体２５３は、開口２５８内に配置される。
　容量素子１５０ａ及び容量素子１５０ｂはそれぞれ、下部電極として機能する導電体２４２ｂと、誘電体として機能する、絶縁体２７５、絶縁体１５３、及び絶縁体１５４と、上部電極として機能する導電体１６０と、を有する。すなわち、容量素子１５０ａ及び容量素子１５０ｂはそれぞれ、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　なお、容量素子１５０ａと容量素子１５０ｂとは同じ構成を有するため、以下では、容量素子１５０ａ及び容量素子１５０ｂに共通の事項を説明する場合には、符号に付加する記号を省略し、容量素子１５０と表記して説明する場合がある。
　容量素子１５０の上部電極及び誘電体の一部は、絶縁体２８０に形成された開口１５８内に配置される。すなわち、導電体１６０、絶縁体１５４、及び絶縁体１５３は、開口１５８内に配置される。
　また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続してプラグとして機能する、導電体２４０（導電体２４０ａ及び導電体２４０ｂ）を有する。導電体２４０は、導電体２４２ａと接する領域を有する。
　また、本発明の一態様の半導体装置は、基板（図示せず）と絶縁体２１４の間に、絶縁体２１０と、導電体２０９とを有する。導電体２０９は、絶縁体２１０に埋め込まれるように配置される。導電体２０９は、導電体２４０と接する領域を有する。
　また、本発明の一態様の半導体装置は、絶縁体２１０及び導電体２０９と絶縁体２１４との間に、絶縁体２１２を有してもよい。
　本実施の形態に示す、トランジスタ２００及び容量素子１５０を有する半導体装置は、記憶装置のメモリセルとして用いることができる。このとき、導電体２４０はセンスアンプに電気的に接続される場合がある。ここで、図２３Ａに示すように、容量素子１５０は、少なくともその一部が、トランジスタ２００が有する酸化物２３０と重なるように設けられる。よって、平面図において、占有面積を大きく増加させることなく容量素子１５０を設けることができるため、本実施の形態に係る半導体装置を微細化若しくは高集積化させることができる。
　また、本実施の形態に示す半導体装置は、図２３Ａに示すＡ７−Ａ８の一点鎖線を対称軸とした線対称の構成となっている。トランジスタ２００ａのソース電極又はドレイン電極の一方と、トランジスタ２００ｂのソース電極又はドレイン電極の一方は、導電体２４２ａが兼ねる構成となっている。このように、２つのトランジスタと、２つの容量素子と、プラグとの接続を上述の構成とすることで、微細化若しくは高集積化が可能な半導体装置を提供できる。
［トランジスタ２００］
　図２３Ａ乃至図２３Ｄに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ及び導電体２０５ｂ）と、絶縁体２１６上及び導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）及び導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、酸化物２３０ｂ上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、及び導電体２６０ｂ）と、絶縁体２２２上、絶縁体２２４上、酸化物２３０ａ上、酸化物２３０ｂ上、導電体２４２ａ上、及び導電体２４２ｂ上に配置される絶縁体２７５と、を有する。
　なお、本明細書等において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。
　絶縁体２８０及び絶縁体２７５には、酸化物２３０ｂに達する開口２５８が設けられる。つまり、開口２５８は、酸化物２３０ｂと重畳する領域を有するといえる。また、絶縁体２７５は、絶縁体２８０が有する開口と重畳する開口を有するといえる。また、開口２５８内に、絶縁体２５３、絶縁体２５４、及び導電体２６０が配置されている。つまり、導電体２６０は、絶縁体２５３及び絶縁体２５４を介して、酸化物２３０ｂと重畳する領域を有する。また、トランジスタ２００のチャネル長方向において、導電体２４２ａと導電体２４２ｂの間に導電体２６０、絶縁体２５３、及び絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。なお、図２３Ｃに示すように、開口２５８の、酸化物２３０と重畳しない領域では、絶縁体２２２の上面が露出している。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、及び酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、又は３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
　導電体２６０は、第１のゲート電極として機能し、導電体２０５は、第２のゲート電極として機能する。また、絶縁体２５３及び絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体２２２及び絶縁体２２４は、第２のゲート絶縁体として機能する。また、導電体２４２ａは、ソース電極又はドレイン電極の一方として機能し、導電体２４２ｂは、ソース電極又はドレイン電極の他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図２３Ｂにおけるチャネル形成領域近傍の拡大図を図２５Ａに示す。図２５Ａに示すように、トランジスタ２００のチャネル長方向の断面図において、導電体２４２ａと導電体２４２ｂの間の距離Ｌ２は、開口２５８の幅より、小さいことが好ましい。ここで、開口２５８の幅は、図２５Ａに示す、絶縁体２８０と絶縁体２５３の導電体２４２ａ側の界面と、絶縁体２８０と絶縁体２５３の導電体２４２ｂ側の界面の間の距離Ｌ１に対応する。詳細は後述するが、本実施の形態において、導電体２４２ａと導電体２４２ｂのチャネルエッチングは、開口２５８の形成後に行われる。このような構成にすることで、導電体２４２ａと導電体２４２ｂの間の距離Ｌ２を、比較的容易に、非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であって、１ｎｍ以上、又は５ｎｍ以上）にすることができる。また、導電体２６０は距離Ｌ２よりも大きい距離Ｌ１の領域を有するため、距離Ｌ１の領域に位置する導電体２６０の導電率が低下するのを抑制し、導電体２６０を配線として機能させることができる。
　開口２５８は、図２５Ａ及び図２３Ｃに示すように、絶縁体２２２を底面とし、絶縁体２８０を側面とする開口の中に、絶縁体２２４、酸化物２３０、導電体２４２、および絶縁体２７５を含む構造体の一部が突出している形状とみなすこともできる。さらに、絶縁体２２４、酸化物２３０、導電体２４２、及び絶縁体２７５を含む構造体において、導電体２４２ａと導電体２４２ｂに挟まれる酸化物２３０の領域が露出しているとみなすことができる。
　図２５Ａ及び図２３Ｃに示すように、開口２５８の底面及び内壁に接して、絶縁体２５３が設けられる。よって、絶縁体２５３は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２ａ及び導電体２４２ｂの側面、絶縁体２７５の側面、絶縁体２８０の側面、並びに絶縁体２５４の下面のそれぞれの少なくとも一部と接する。また、絶縁体２５３上には、絶縁体２５４及び導電体２６０が積層されている。このため、開口２５８中に一部突出した導電体２４２及び絶縁体２７５を覆って、絶縁体２５３、絶縁体２５４、及び導電体２６０が設けられている。
　酸化物２３０ｂの、距離Ｌ２の領域にチャネル形成領域が形成される。よって、トランジスタ２００のチャネル形成領域は、非常に微細な構造になる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。
　なお、開口２５８の形状は、図２５Ａに示す形状に限られない。図２５Ｂに示すように、開口２５８は、距離Ｌ１と距離Ｌ２とが等しい形状を有してもよい。このとき、図２５Ｂに示すように、導電体２４２ａの側面、及び絶縁体２７５の側面は、絶縁体２８０の側面と概略一致する。また、導電体２４２ｂの側面、及び絶縁体２７５の側面は、絶縁体２８０の側面と概略一致する。当該構成にすることで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。また、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。
　なお、図２５Ｂには、開口２５８の側壁が絶縁体２２２の上面に対し、概略垂直になる構成を示しているが、本発明はこれに限られない。図２５Ｃに示すように、開口２５８の側壁はテーパー形状になっていてもよい。開口２５８の側壁をテーパー形状にすることで、これより後の工程において、絶縁体２５３などの被覆性が向上し、鬆などの欠陥を低減できる。
　なお、本明細書等において、テーパー形状とは、構造体の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、構造体の傾斜した側面と基板面（底面）とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満である領域を有すると好ましい。なお、構造体の側面及び基板面（底面）は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
　図２５Ａに示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａ及び領域２３０ｂｂよりも、酸素欠損が少なく、又は不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）又は実質的にｉ型であるということができる。
　また、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、酸素欠損が多く、又は水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａ及び領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、図２５Ａに示すように、導電体２４２ａ及び導電体２４２ｂの互いに対向する側面は、酸化物２３０ｂの上面に対して概略垂直であることが好ましい。このような構成にすることで、導電体２４２ａの下に形成される領域２３０ｂａの領域２３０ｂｃ側の側端部が、導電体２４２ａの領域２３０ｂｃ側の側端部より、過剰に後退するのを抑制できる。同様に、導電体２４２ｂの下に形成される領域２３０ｂｂの領域２３０ｂｃ側の側端部が、導電体２４２ｂの領域２３０ｂｃ側の側端部より、過剰に後退するのを抑制できる。これにより、領域２３０ｂａと領域２３０ｂｃの間、及び領域２３０ｂｂと領域２３０ｂｃの間、に所謂Ｌｏｆｆ領域が形成されるのを低減することができる。ここで、領域２３０ｂａの領域２３０ｂｃ側の側端部が後退するとは、領域２３０ｂａの側端部が、導電体２４２ａの領域２３０ｂｃ側の側面よりも、導電体２４０側に位置することを指す。また、領域２３０ｂｂの領域２３０ｂｃ側の側端部が後退するとは、領域２３０ｂｂの側端部が、導電体２４２ｂの領域２３０ｂｃ側の側面よりも、導電体１６０側に位置することを指す。
　以上により、トランジスタ２００の周波数特性を向上させ、本発明の一態様に係る半導体装置の動作速度の向上を図ることができる。例えば、本発明の一態様に係る半導体装置を、記憶装置のメモリセルとして用いる場合、書き込み速度、及び読み出し速度の向上を図ることができる。
　なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。また、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域２３０ｂｃと領域２３０ｂａ、又は領域２３０ｂｃと領域２３０ｂｂの間に、キャリア濃度が、領域２３０ｂａ及び領域２３０ｂｂのキャリア濃度と同等、又はそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、又はそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａ、又は、領域２３０ｂｃと領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａ及び領域２３０ｂｂの水素濃度と同等、又はそれよりも低く、領域２３０ｂｃの水素濃度と同等、又はそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａ及び領域２３０ｂｂの酸素欠損と同等、又はそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、又はそれよりも多くなる場合がある。
　なお、図２５Ａでは、領域２３０ｂａ、領域２３０ｂｂ、及び領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、及び窒素といった不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素及び窒素といった不純物元素の濃度が減少していればよい。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　また、半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物といった金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一又は二以上を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。なお、インジウム、元素Ｍ、及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制できる。
　また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
　また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０として酸化物２３０ｂの単層を設ける場合、酸化物２３０ｂとして、酸化物２３０ａに用いることができる金属酸化物を適用してもよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極又はドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）又は実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域又はドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域又はドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型又は実質的にｉ型であることが好ましいが、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、及びＶＯＨを低減することが好ましい。また、領域２３０ｂａ及び領域２３０ｂｂには過剰な量の酸素が供給されないようにすること、及び領域２３０ｂａと領域２３０ｂｂのＶＯＨの量が過剰に低減しないようにすること、が好ましい。また、導電体２６０、導電体２４２ａ、及び導電体２４２ｂの導電率が低下するのを抑制する構成にすることが好ましい。例えば、導電体２６０、導電体２４２ａ、及び導電体２４２ｂの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　そこで、本実施の形態では、半導体装置を、領域２３０ｂｃの水素濃度を低減し、かつ、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制し、かつ、領域２３０ｂａ及び領域２３０ｂｂ中の水素濃度が低減するのを抑制する構成とする。
　領域２３０ｂｃの水素濃度を低減するために、絶縁体２５３として、水素を捕獲及び水素を固着する機能を有することが好ましい。図２３Ｃに示すように、絶縁体２５３は、酸化物２３０ｂの領域２３０ｂｃと接する領域を有する。当該構成することで、酸化物２３０ｂの領域２３０ｂｃ中の水素濃度を低減できる。よって、領域２３０ｂｃ中のＶＯＨを低減し、領域２３０ｂｃをｉ型又は実質的にｉ型とすることができる。
　水素を捕獲、及び水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。例えば、酸化マグネシウム、又はアルミニウム及びハフニウムの一方又は双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲する性質、又は水素を固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲又は固着する能力が高いといえる。
　絶縁体２５３と、容量素子１５０が有する絶縁体１５３とは、同じ絶縁膜を用いて形成される。つまり、絶縁体２５３と、絶縁体１５３とは、同じ材料を有する。また、絶縁体１５３は容量素子１５０の誘電体として機能する。よって、絶縁体１５３は、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。このとき、絶縁体２５３は、ｈｉｇｈ−ｋ材料を含む。なお、ｈｉｇｈ−ｋ材料の一例として、アルミニウム及びハフニウムの一方又は双方を含む酸化物がある。絶縁体２５３としてｈｉｇｈ−ｋ材料を用いることで、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　以上より、絶縁体２５３として、アルミニウム及びハフニウムの一方又は双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方又は双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化ハフニウムを用いることがさらに好ましい。本実施の形態では、絶縁体２５３として、酸化ハフニウムを用いる。この場合、絶縁体２５３は、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、当該酸化ハフニウムは、アモルファス構造を有する。この場合、絶縁体２５３は、アモルファス構造を有する。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制するために、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０それぞれの近傍に酸素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２５３、絶縁体２５４、及び絶縁体２７５である。
　なお、本明細書等において、バリア絶縁体とは、バリア性を有する絶縁体のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。又は、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
　酸素に対するバリア絶縁体としては、アルミニウム及びハフニウムの一方又は双方を含む酸化物、酸化マグネシウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方又は双方を酸化物としては、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。例えば、絶縁体２５３、絶縁体２５４、及び絶縁体２７５はそれぞれ、上記酸素に対するバリア絶縁体を単層又は積層とすればよい。
　絶縁体２５３として、酸素に対するバリア性を有することが好ましい。なお、絶縁体２５３は、少なくとも絶縁体２８０よりも酸素を透過しにくければよい。絶縁体２５３は、導電体２４２ａの側面、及び導電体２４２ｂの側面と接する領域を有する。絶縁体２５３が酸素に対するバリア性を有することで、導電体２４２ａ及び導電体２４２ｂの側面が酸化され、当該側面に酸化膜が形成されるのを抑制できる。これにより、トランジスタ２００のオン電流が低下すること、又は電界効果移動度の低下を起こすことを抑制できる。
　また、絶縁体２５３は、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、及び絶縁体２２２の上面に接して設けられる。絶縁体２５３が酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物２３０ｂの領域２３０ｂｃから酸素が脱離するのを抑制できる。よって、酸化物２３０ａ及び酸化物２３０ｂに酸素欠損が形成されるのを低減できる。
　また、逆に、絶縁体２８０に過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａ及び酸化物２３０ｂに過剰に供給されるのを抑制できる。よって、領域２３０ｂａ及び領域２３０ｂｂが過剰に酸化され、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすのを抑制できる。
　アルミニウム及びハフニウムの一方又は双方を含む酸化物は酸素に対するバリア性を有するため、絶縁体２５３として好適に用いることができる。
　絶縁体２５４として、酸素に対するバリア性を有することが好ましい。絶縁体２５４は酸化物２３０の領域２３０ｂｃと導電体２６０との間、及び絶縁体２８０と導電体２６０との間に設けられている。当該構成にすることで、酸化物２３０の領域２３０ｂｃに含まれる酸素が導電体２６０へ拡散し、酸化物２３０の領域２３０ｂｃに酸素欠損が形成されることを抑制できる。また、酸化物２３０に含まれる酸素及び絶縁体２８０に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化することを抑制できる。なお、絶縁体２５４は、少なくとも絶縁体２８０よりも酸素を透過しにくければよい。例えば、絶縁体２５４として、窒化シリコンを用いることが好ましい。この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　絶縁体２７５として、酸素に対するバリア性を有することが好ましい。絶縁体２７５は、絶縁体２８０と、導電体２４２ａ及び導電体２４２ｂとの間に設けられている。当該構成にすることで、絶縁体２８０に含まれる酸素が導電体２４２ａ及び導電体２４２ｂに拡散するのを抑制できる。したがって、絶縁体２８０に含まれる酸素によって、導電体２４２ａ及び導電体２４２ｂが酸化されて抵抗率が増大し、オン電流が低減するのを抑制できる。なお、絶縁体２７５は、少なくとも絶縁体２８０よりも酸素を透過しにくければよい。例えば、絶縁体２７５として、窒化シリコンを用いることが好ましい。この場合、絶縁体２７５は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　領域２３０ｂａ及び領域２３０ｂｂ中の水素濃度が低減するのを抑制するために、領域２３０ｂａ及び領域２３０ｂｂそれぞれの近傍に水素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該水素に対するバリア絶縁体は、例えば、絶縁体２７５である。
　水素に対するバリア絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの酸化物、及び窒化シリコンなどの窒化物が挙げられる。例えば、絶縁体２７５は、上記水素に対するバリア絶縁体を単層又は積層とすればよい。
　絶縁体２７５として、水素に対するバリア性を有することが好ましい。絶縁体２７５は、酸化物２３０ｂの領域２３０ｂａの側面、及び酸化物２３０ｂの領域２３０ｂｂの側面のそれぞれに接して配置されている。また、絶縁体２７５は、酸化物２３０ｂの領域２３０ｂａの側面、及び酸化物２３０ｂの領域２３０ｂｂの側面と、絶縁体２５３との間に配置されている。絶縁体２７５が水素に対するバリア性を有することで、絶縁体２５３が領域２３０ｂａ及び領域２３０ｂｂ中の水素の捕獲及び固着を抑制できる。したがって、領域２３０ｂａ及び領域２３０ｂｂをｎ型とすることができる。
　上記構成にすることで、チャネル形成領域として機能する領域２３０ｂｃをｉ型又は実質的にｉ型とし、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂをｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。また、上記構成にすることで、半導体装置を微細化若しくは高集積化しても良好な電気特性を有することができる。例えば、図２５Ａに示す距離Ｌ２が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、又は７ｎｍ以下であって、２ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上であっても、良好な電気特性を得ることができる。
　また、トランジスタ２００を微細化することで高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。ゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、又は１００ＧＨｚ以上とすることができる。
　絶縁体２５３は、ゲート絶縁体の一部として機能する。図２３Ｂに示すように、絶縁体２５３は、絶縁体２７５の上面の一部及び側面、並びに絶縁体２８０の側面に接して設けられる。
　また、絶縁体２５３は、絶縁体２５４及び導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５３の膜厚は薄いことが好ましい。絶縁体２５３の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上５．０ｎｍ以下、より好ましくは１．０ｎｍ以上５．０ｎｍ未満、さらに好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５３は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５３の膜厚を上記のように薄くするには、原子層堆積（ＡＬＤ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５３を、絶縁体２８０などに形成された開口の側面、及び導電体２４２の側端部などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ）、Ｘ線光電子分光法（ＸＰＳ）、又はオージェ電子分光法（ＡＥＳ）を用いて行うことができる。
　絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に対するバリア性を有することが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０ｂに拡散することを防ぐことができる。
　また、絶縁体２５４は、絶縁体２５３及び導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。
　なお、絶縁体２５３として、酸化ハフニウムなどの水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いることで、絶縁体２５３は、絶縁体２５４が有する機能を兼ねることができる。このような場合、絶縁体２５４を設けない構成にすることで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、及び導電体２４２を覆うように設けられる。具体的には、絶縁体２７５は、酸化物２３０ｂの側面、導電体２４２ａの側面、及び導電体２４２ｂの側面のそれぞれと接する領域を有する。
　また、開口２５８において、絶縁体２７５は導電体２４２と重畳する。当該構成にすることで、導電体２４２と導電体２６０との物理的距離を大きくし、導電体２４２と導電体２６０の間の寄生容量を低減できる。したがって、良好な電気特性を有する半導体装置を提供できる。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、酸化しにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料などが挙げられる。これにより、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の導電率が低下するのを抑制できる。導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、金属および窒素を含む導電性材料を用いる場合、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０は、少なくとも金属と、窒素と、を有する導電体となる。
　導電体２４２及び導電体２６０の一方又は双方は積層構造を有してもよい。例えば、図２３Ｂに示すように、導電体２４２ａ及び導電体２４２ｂのそれぞれを２層の積層構造としてもよい。この場合、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料などを用いるとよい。また、例えば、図２３Ｂに示すように、導電体２６０を導電体２６０ａと導電体２６０ｂの積層構造とする場合、導電体２６０ａとして、酸化しにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料などを用いるとよい。
　また、導電体２４２の導電率が低下するのを抑制するために、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることが好ましい。当該酸化物として、上述した酸化物２３０に適用可能な金属酸化物を用いることが好ましい。特に、インジウムと、亜鉛と、ガリウム、アルミニウム、及び錫から選ばれる一又は複数と、を有する金属酸化物を用いることが好ましい。また、ＣＡＡＣ−ＯＳは、結晶を有する酸化物であり、当該結晶のｃ軸は、当該酸化物の表面又は被形成面に概略垂直である。これにより、導電体２４２ａ又は導電体２４２ｂによる、酸化物２３０ｂからの酸素の引き抜きを抑制できる。また、導電体２４２ａ及び導電体２４２ｂの導電率が低下することを抑制できる。
　また、本実施の形態では、酸化物２３０ｂ上に導電体２４２ａ及び導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損、及びＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、又はＲＦといった高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、又はＲＦといった高周波を領域２３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域２３０ｂｃのＶＯＨを酸素欠損と水素とに分断し、当該水素を領域２３０ｂｃから除去し、当該酸素欠損を酸素で補償することができる。よって、領域２３０ｂｃ中の水素濃度、酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、又はＲＦといった高周波、酸素プラズマなどの作用は、導電体２４２ａ及び導電体２４２ｂに遮蔽され、領域２３０ｂａ及び領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物２３０ｂ及び導電体２４２を覆って設けられている、絶縁体２７５及び絶縁体２８０によって低減できる。これにより、マイクロ波処理の際に、領域２３０ｂａ及び領域２３０ｂｂで、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないため、キャリア濃度の低下を防ぐことができる。
　また、絶縁体２５３となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。このように絶縁体２５３を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入できる。また、絶縁体２５３を導電体２４２の側面、及び領域２３０ｂｃの表面と接するように配置することで、領域２３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体２４２の側面の酸化を抑制できる。
　また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子又は分子、あるいはイオン）といった様々な形態がある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一又は複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５３の膜質を向上させることができるため、トランジスタ２００の信頼性が向上する。
　このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、及びＶＯＨを除去して、領域２３０ｂｃをｉ型又は実質的にｉ型とすることができる。さらに、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂに過剰な酸素が供給されるのを抑制し、マイクロ波処理を行う前のｎ型の領域の状態を維持できる。これにより、トランジスタ２００の電気特性の変動を抑制し、基板面内でのトランジスタ２００の電気特性ばらつきを抑制できる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供できる。また、周波数特性が良好な半導体装置を提供できる。また、動作速度が速い半導体装置を提供できる。また、信頼性が良好な半導体装置を提供できる。また、良好な電気特性を有する半導体装置を提供できる。また、微細化若しくは高集積化が可能な半導体装置を提供できる。
　図２３Ｃに示すように、トランジスタ２００のチャネル幅方向の断面図において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、又は、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５３、絶縁体２５４、及び導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、若しくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復することができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制できる。
　また、図２３Ｃなどに示すように、酸化物２３０の上面及び側面に接して、絶縁体２５３を設けることにより、酸化物２３０と絶縁体２５３の界面及びその近傍に、酸化物２３０に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０の表面近傍が、インジウム酸化物に近い原子数比、又はＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０、特に酸化物２３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。
　また、本実施の形態では、半導体装置を、上記構成に加えて、水素がトランジスタ２００に混入することを抑制する構成とすることが好ましい。例えば、水素の拡散を抑制する機能を有する絶縁体を、トランジスタ２００を覆うように設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２１２である。
　絶縁体２１２として、水素の拡散を抑制する機能を有する絶縁体を用いることが好ましい。これにより、絶縁体２１２の下方からトランジスタ２００に水素が拡散するのを抑制できる。なお、絶縁体２１２としては、上述の絶縁体２７５に用いることができる絶縁体を用いればよい。
　絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５から選ばれた一以上は、水、及び水素といった不純物が、基板側から、又は、トランジスタ２００の上方からトランジスタ２００に拡散することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５から選ばれた一以上は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、又はＮＯ２）、銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５には、水、水素といった不純物、及び酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、又は窒化酸化シリコンを用いることができる。例えば、絶縁体２１２には、より水素バリア性が高い、窒化シリコンを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２８２、及び絶縁体２８５には、水素の捕獲、及び水素の固着を行う機能が高い、酸化アルミニウム又は酸化マグネシウムを用いることが好ましい。これにより、水、及び水素といった不純物が絶縁体２１２及び絶縁体２１４を介して、基板側からトランジスタ２００側に拡散することを抑制できる。又は、水及び水素といった不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜などから、トランジスタ２００側に拡散するのを抑制できる。又は、絶縁体２２４などに含まれる酸素が、絶縁体２１２及び絶縁体２１４を介して基板側に拡散するのを抑制できる。又は、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介してトランジスタ２００より上方に拡散するのを抑制ができる。この様に、トランジスタ２００を、水及び水素といった不純物、並びに酸素の拡散を抑制する機能を有する絶縁体２１２と、絶縁体２１４と、絶縁体２８２と、絶縁体２８５と、で取り囲む構造とすることが好ましい。
　ここで、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、又はＭｇＯｙ（ｙは０より大きい任意数）といった金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲又は固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いることで、又はトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、又はトランジスタ２００の周囲に存在する水素を捕獲すること、又は固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲すること、又は固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いることで、又はトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製できる。
　また、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８５の水素濃度を低減できる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、パルスレーザ堆積（ＰＬＤ）法、ＡＬＤ法などを適宜用いてもよい。
　また、絶縁体２１２の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２が、導電体２０５、導電体２４２、導電体２６０、又は導電体２４０のチャージアップを緩和することができる場合がある。絶縁体２１２の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体２１６、絶縁体２８０、及び絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体２１６、絶縁体２８０、及び絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを適宜用いればよい。
　導電体２０５は、酸化物２３０及び導電体２６０と重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
　導電体２０５は、導電体２０５ａ及び導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面及び側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さ及び絶縁体２１６の上面の高さと概略一致する。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、又はＮＯ２）、銅原子といった不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６及び絶縁体２２４を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層又は積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
　また、導電体２０５ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
　導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるため、当該不純物が酸化物２３０に拡散するのを低減することができる。
　なお、導電体２０５は、図２３Ａに示すように、酸化物２３０の導電体２４２ａ及び導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２３Ｃに示すように、導電体２０５は、酸化物２３０ａ及び酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延在していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　本明細書等において、少なくとも第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、例えば、２面、３面、４面以上）を包むように配置される構造を示す。Ｆｉｎ型構造、及びＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ２００を、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、又はＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタ２００をＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物２３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物２３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度を高めることが期待できる。
　なお、図２３Ｂに示すトランジスタ２００については、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタを例示したが、本発明の一態様の半導体装置はこれに限定されない。例えば、本発明の一態様に用いることができるトランジスタ構造としては、プレーナ型構造、Ｆｉｎ型構造、及びＧＡＡ構造の中から選ばれるいずれか一又は複数としてもよい。
　また、図２３Ｃに示すように、導電体２０５を延在させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ及び導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　絶縁体２２２及び絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子及び水素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。又は、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出および、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制できる。また、導電体２０５が、絶縁体２２４及び酸化物２３０が有する酸素と反応することを抑制できる。
　又は、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、又は酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、上記絶縁体に酸化シリコン、酸化窒化シリコン、又は窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いてもよい。トランジスタの微細化若しくは高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２としては、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といった誘電率が高い物質を用いることができる場合もある。
　酸化物２３０と接する絶縁体２２４には、例えば、酸化シリコン、又は酸化窒化シリコンを適宜用いればよい。
　なお、絶縁体２２２及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料を含む積層構造に限定されず、異なる材料を含む積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面、及び絶縁体２２２の上面に接する構成になる。なお、本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。
　導電体２４２ａ及び導電体２４２ｂは、酸化物２３０ｂの上面に接して設けられる。導電体２４２ａ及び導電体２４２ｂは、それぞれトランジスタ２００のソース電極又はドレイン電極として機能する。
　導電体２４２（導電体２４２ａ及び導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａ又は導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａ及び導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ又は導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａ又は導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ又は導電体２４２ｂに吸い取られる場合がある。
　また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図２３Ｄに示すような、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
　また、図２３Ａに示すように、導電体２４２ａは、トランジスタ２００ａとトランジスタ２００ｂの間の領域において、開口を有する。また、当該開口と重なるように導電体２４０が配置されている。当該構成にすることで、導電体２４２ａと導電体２４０とは接する領域を有する。これにより、導電体２４２ａと導電体２４０とが電気的に接続される。
　また、導電体２４２ａ（導電体２４２ｂ）と、酸化物２３０ｂとが接した状態で加熱処理を行う場合、導電体２４２ａ（導電体２４２ｂ）と重畳する領域の酸化物２３０ｂは、シート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、導電体２４２ａ（導電体２４２ｂ）と重畳する領域の酸化物２３０ｂを、自己整合的に低抵抗化することができる。
　導電体２４２ａ及び導電体２４２ｂは、圧縮応力を有する導電膜を用いて形成されることが好ましい。これにより、領域２３０ｂａ及び領域２３０ｂｂに引っ張り方向に拡張される歪（以下、引っ張り歪と呼ぶ場合がある）を形成することができる。引っ張り歪によってＶＯＨを安定に形成することで、領域２３０ｂａ及び領域２３０ｂｂを安定なｎ型領域にすることができる。なお、導電体２４２ａが有する圧縮応力とは、導電体２４２ａの圧縮形状を緩和しようとする応力であり、導電体２４２ａの中央部から端部の方向のベクトルを有する応力である。導電体２４２ｂが有する圧縮応力についても同様である。
　導電体２４２ａが有する圧縮応力の大きさは、例えば、５００ＭＰａ以上、好ましくは１０００ＭＰａ以上、より好ましくは１５００ＭＰａ以上、さらに好ましくは２０００ＭＰａ以上にするとよい。なお、導電体２４２ａが有する応力の大きさは、導電体２４２ａに用いる導電膜を基板上に成膜したサンプルを作製し、当該サンプルの応力の測定値で規定してもよい。導電体２４２ｂが有する圧縮応力の大きさについても同様である。上述の圧縮応力の大きさを有する導電体として、タンタルを含む窒化物が挙げられる。
　導電体２４２ａ及び導電体２４２ｂが有する圧縮応力の作用によって、領域２３０ｂａ及び領域２３０ｂｂのそれぞれに歪が形成される。当該歪は、導電体２４２ａ及び導電体２４２ｂが有する圧縮応力の作用によって、それぞれ引っ張り方向に拡張された歪（引っ張り歪）である。領域２３０ｂａ及び領域２３０ｂｂがＣＡＡＣ構造を有する場合、当該歪みは、ＣＡＡＣ構造のｃ軸に垂直な方向への伸長に相当する。ＣＡＡＣ構造が、当該ＣＡＡＣ構造のｃ軸に垂直な方向に伸長することで、当該歪では、酸素欠損が形成されやすい。また、当該歪には水素が取り込まれやすいため、ＶＯＨが形成されやすい。したがって、当該歪では、酸素欠損、及びＶＯＨが形成されやすく、これらが安定な構造をとりやすい。これにより、領域２３０ｂａ及び領域２３０ｂｂでは、キャリア濃度が高い、安定なｎ型の領域になる。
　なお、上記において、酸化物２３０ｂに形成される歪について説明したが、本発明はこれに限られるものではない。酸化物２３０ａに同様の歪が形成される場合がある。
　図２３Ａ乃至図２３Ｄに示す半導体装置では、導電体２４２は２層の積層構造を有する。具体的には、導電体２４２ａは、導電体２４２ａ１と、導電体２４２ａ１上の導電体２４２ａ２とを有する。同様に、導電体２４２ｂは、導電体２４２ｂ１と、導電体２４２ｂ１上の導電体２４２ｂ２とを有する。このとき、導電体２４２ａ１、及び導電体２４２ｂ１は、酸化物２３０ｂと接する側に配置される。
　なお、以下において、導電体２４２ａ１と導電体２４２ｂ１をまとめて導電体２４２の下層と呼ぶ場合がある。また、導電体２４２ａ２と導電体２４２ｂ２をまとめて導電体２４２の上層と呼ぶ場合がある。
　導電体２４２の下層（導電体２４２ａ１及び導電体２４２ｂ１）は、酸化しにくい特性を有する導電性材料で構成されることが好ましい。これにより、導電体２４２の下層が酸化し、導電体２４２の導電率が低下するのを抑制できる。なお、導電体２４２の下層は、水素を吸い取りやすい（抜き取りやすい）特性を有してもよい。これにより、酸化物２３０の水素が導電体２４２の下層へ拡散し、酸化物２３０の水素濃度を低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。また、導電体２４２の下層は、上記のように圧縮応力が大きいことが好ましく、導電体２４２の上層より大きい圧縮応力を有することが好ましい。これにより、上記のように、導電体２４２の下層に接する、領域２３０ｂａ及び領域２３０ｂｂを、キャリア濃度が高い、安定なｎ型の領域にすることができる。
　また、導電体２４２の上層（導電体２４２ａ２及び導電体２４２ｂ２）は、導電体２４２の下層（導電体２４２ａ１及び導電体２４２ｂ１）よりも、導電性が高いことが好ましい。例えば、導電体２４２の上層の膜厚を、導電体２４２の下層の膜厚より大きくすればよい。なお、導電体２４２の上層は、少なくとも一部において、導電体２４２の下層よりも導電性が高い領域を有していればよい。又は、導電体２４２の上層は、導電体２４２の下層よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。
　なお、導電体２４２の上層は、水素を吸い取りやすい、特性を有してもよい。これにより、導電体２４２の下層に吸い取られた水素が、導電体２４２の上層にも拡散し、酸化物２３０中の水素濃度をより低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　導電体２４２を２層の積層構造とする場合、導電体２４２の下層及び導電体２４２の上層の、構成元素、化学組成、及び成膜条件の中から選ばれる一又は複数を異ならせてもよい。
　例えば、導電体２４２の下層（導電体２４２ａ１及び導電体２４２ｂ１）として、窒化タンタル又は窒化チタンを用い、導電体２４２の上層（導電体２４２ａ２及び導電体２４２ｂ２）として、タングステンを用いることができる。この場合、導電体２４２ａ１及び導電体２４２ｂ１は、タンタル又はチタンと、窒素とを有する導電体となる。当該構成にすることで、導電体２４２の下層が酸化し、導電体２４２の導電率が低下するのを抑制できる。また、当該構成にすることで、導電体２４２ａ２を酸素に対するバリア性を有する絶縁体２７５と、酸化しにくい特性を有する導電体２４２ａ１とで取り囲み、導電体２４２ｂ２を酸素に対するバリア性を有する絶縁体２７５と、酸化しにくい特性を有する導電体２４２ｂ１とで取り囲むことができる。したがって、導電体２４２ａ２及び導電体２４２ｂ２が酸化するのを抑制し、配線遅延を抑制した半導体装置を作製できる。
　又は、例えば、導電体２４２の下層としてタンタルを含む窒化物（例えば窒化タンタル）を用い、導電体２４２の上層としてチタンを含む窒化物（例えば窒化チタン）を用いてもよい。窒化チタンは、窒化タンタルより導電性を高くすることができるため、導電体２４２の上層の導電性を、導電体２４２の下層より高くすることができる。よって、導電体２４２の上面に接して設けられる導電体２４０とのコンタクト抵抗の低減を図ることができるため、配線遅延を抑制した半導体装置を作製できる。
　導電体２４２の下層、及び導電体２４２の上層が異なる導電性材料を用いる例について示したが、本発明はこれに限られない。
　導電体２４２の下層、及び導電体２４２の上層は、構成する元素が同じで、かつ、化学組成の異なる導電性材料を用いてもよい。このとき、導電体２４２の下層と導電体２４２の上層とを、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電体２４２の下層表面に大気環境からの不純物又は水分が付着することを防ぐことができ、導電体２４２の下層と導電体２４２の上層との界面近傍を清浄に保つことができる。
　また、導電体２４２の下層に、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を用い、導電体２４２の上層に、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を用いることが好ましい。例えば、導電体２４２の下層として、タンタルに対する窒素の原子数比が１．０以上２．０以下、好ましくは１．１以上１．８以下、より好ましくは１．２以上１．５以下のタンタルを含む窒化物を用いる。また、例えば、導電体２４２の上層として、タンタルに対する窒素の原子数比が０．３以上１．５以下、好ましくは０．５以上１．３以下、より好ましくは０．６以上１．０以下のタンタルを含む窒化物を用いる。
　タンタルを含む窒化物において、タンタルに対する窒素の原子数比を高くすることで、タンタルを含む窒化物の酸化を抑制することができる。また、タンタルを含む窒化物の耐酸化性を高めることができる。また、タンタルを含む窒化物中への酸素の拡散を抑制することができる。よって、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を導電体２４２の下層に用いることが好ましい。これにより、導電体２４２の下層と酸化物２３０との間に酸化層が形成されるのを防ぐ、又は酸化層の膜厚を薄くすることができる。
　また、タンタルを含む窒化物において、タンタルに対する窒素の原子数比を低くすることで、当該窒化物の抵抗率を下げることができる。よって、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を導電体２４２の上層に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　なお、導電体２４２において、上層と下層の境界は明確に検出することが困難な場合がある。タンタルを含む窒化物を導電体２４２に用いる場合、各層内で検出されるタンタル、及び窒素濃度は、各層の段階的な変化に限らず、上層と下層との間の領域で連続的に変化（グラデーションともいう）していてもよい。つまり、導電体２４２の、酸化物２３０に近い領域であるほど、タンタルに対する窒素の原子数比が高ければよい。よって、導電体２４２の下方に位置する領域における、タンタルに対する窒素の原子数比は、導電体２４２の上方に位置する領域における、タンタルに対する窒素の原子数比よりも高いことが好ましい。
　なお、トランジスタ２００では、導電体２４２を２層積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４２を単層、又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　導電体２６０は、その上面が、絶縁体２５４の最上部、絶縁体２５３の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。
　導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。なお、図２３Ｂ及び図２３Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、又は銅原子といった不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２８０側から拡散した酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料には、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムを用いることが好ましい。
　また、導電体２６０は、チャネル幅方向に延在して設けられた開口２５８を埋めるように形成されており、導電体２６０もチャネル幅方向に延在して設けられている。これにより、複数のトランジスタ２００を設ける場合、導電体２６０を配線として機能させることもできる。また、この場合、導電体２６０とともに、絶縁体２５３及び絶縁体２５４も延在して設けられる。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口２５８を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図２３Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５３などを介して、酸化物２３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａ及び酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５３、絶縁体２５４、及び導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、又は空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０は、絶縁体２８０中の水又は水素といった不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体２８２は、導電体２６０、絶縁体２５３、絶縁体２５４、及び絶縁体２８０のそれぞれの上面の少なくとも一部と接するように配置される。
　絶縁体２８２は、水又は水素といった不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲できる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲又は固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製できる。
　絶縁体２８２として、スパッタリング法で酸化アルミニウムを成膜することが好ましく、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜することがより好ましい。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。ここで、基板にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電力を印加してもよい。基板に印加するＲＦ電力の大きさによって、絶縁体２８２より下層へ注入する酸素量を制御することができる。例えば、ＲＦ電力が小さいほど絶縁体２８２より下層へ注入する酸素量が減り、絶縁体２８２の膜厚が薄くても当該酸素量は飽和しやすくなる。また、ＲＦ電力が大きいほど絶縁体２８２より下層へ注入する酸素量が増える。
　ＲＦ電力としては、例えば、０Ｗ／ｃｍ２以上１．８６Ｗ／ｃｍ２以下とする。つまり、絶縁体２８２の形成の際のＲＦ電力によって、トランジスタの特性に適する酸素量を変化させて注入することができる。従って、トランジスタの信頼性向上に適する酸素量を注入することができる。
　また、ＲＦの周波数は、１０ＭＨｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基板へ与えるダメージを小さくすることができる。
　図２３Ａ乃至図２３Ｄなどでは、絶縁体２８２を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば、絶縁体２８２を、２層の積層構造にしてもよい。
　絶縁体２８２の上層と下層は、同じ材料を異なる方法で形成するとよい。例えば、絶縁体２８２として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する場合、絶縁体２８２の下層を成膜する際の基板に印加するＲＦ電力と、絶縁体２８２の上層を成膜する際の基板に印加するＲＦ電力は異なることが好ましく、絶縁体２８２の下層を成膜する際の基板に印加するＲＦ電力は、絶縁体２８２の上層を成膜する際の基板に印加するＲＦ電力よりも低いことがより好ましい。具体的には、絶縁体２８２の下層を基板に印加するＲＦ電力を０Ｗ／ｃｍ２以上０．６２Ｗ／ｃｍ２以下として成膜し、絶縁体２８２の上層を基板に印加するＲＦ電力を１．８６Ｗ／ｃｍ２以下として成膜する。より具体的には、絶縁体２８２の下層を基板に印加するＲＦ電力を０Ｗ／ｃｍ２として成膜し、絶縁体２８２の上層を基板に印加するＲＦ電力を０．３１Ｗ／ｃｍ２として成膜する。当該構成にすることで、絶縁体２８２をアモルファス構造にし、かつ、絶縁体２８０に供給する酸素量を調整することができる。
　なお、絶縁体２８２の下層を成膜する際の基板に印加するＲＦ電力は、絶縁体２８２の上層を成膜する際の基板に印加するＲＦ電力よりも高くてもよい。具体的には、絶縁体２８２の下層を基板に印加するＲＦ電力を１．８６Ｗ／ｃｍ２以下として成膜し、絶縁体２８２の上層を基板に印加するＲＦ電力を０Ｗ／ｃｍ２以上０．６２Ｗ／ｃｍ２以下として成膜する。より具体的には、絶縁体２８２の下層を基板に印加するＲＦ電力を１．８６Ｗ／ｃｍ２として成膜し、絶縁体２８２の上層を基板に印加するＲＦ電力を０．６２Ｗ／ｃｍ２として成膜する。当該構成にすることで、絶縁体２８０に供給する酸素量を増やすことができる。
　また、絶縁体２８２の下層の膜厚は、１ｎｍ以上２０ｎｍ以下、好ましくは１．５ｎｍ以上１５ｎｍ以下、より好ましくは２ｎｍ以上１０ｎｍ以下、さらに好ましくは３ｎｍ以上８ｎｍ以下とする。当該構成にすることで、ＲＦ電力によらず、絶縁体２８２の下層をアモルファス構造にすることができる。また、絶縁体２８２の下層をアモルファス構造とすることで、絶縁体２８２の上層がアモルファス構造になりやすく、絶縁体２８２をアモルファス構造にすることができる。
　上記の絶縁体２８２の下層、及び絶縁体２８２の上層は、同じ材料を含む積層構造であるが、本発明はこれに限られない。絶縁体２８２の下層、及び絶縁体２８２の上層は、異なる材料を含む積層構造でもよい。
　以上が、トランジスタ２００についての説明である。
［容量素子１５０］
　図２６Ａに、図２３Ｂにおける容量素子１５０及びその近傍の拡大図を示し、図２６Ｂに、図２３Ｄにおける容量素子１５０及びその近傍の拡大図を示す。
　容量素子１５０は、導電体２４２ｂと、絶縁体２７５と、絶縁体１５３と、絶縁体１５４と、導電体１６０（導電体１６０ａ及び導電体１６０ｂ）と、を有する。導電体２４２ｂは容量素子１５０の一対の電極の一方（下部電極ともいう）として機能し、導電体１６０は容量素子１５０の一対の電極の他方（上部電極ともいう）として機能し、絶縁体２７５、絶縁体１５３、及び絶縁体１５４は容量素子１５０の誘電体として機能する。
　絶縁体１５３、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂは、絶縁体２８０に設けられた開口１５８内に配置されている。絶縁体１５３は絶縁体２７５上に設けられ、絶縁体１５４は絶縁体１５３上に設けられ、導電体１６０ａは絶縁体１５４上に設けられ、導電体１６０ｂは導電体１６０ａ上に設けられる。
　詳細は後述するが、容量素子１５０を構成する、絶縁体１５３、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂは、トランジスタ２００を構成する、絶縁体２５３、絶縁体２５４、導電体２６０ａ、及び導電体２６０ｂと同じ材料、及び同じ工程で形成することができる。よって、絶縁体１５３は、絶縁体２５３と同じ絶縁性材料を有することが好ましく、詳細については、絶縁体２５３の記載を参酌できる。絶縁体１５４は、絶縁体２５４と同じ絶縁性材料を有することが好ましく、詳細については、絶縁体２５４の記載を参酌できる。導電体１６０ａは、導電体２６０ａと同じ導電性材料を有することが好ましく、詳細については、導電体２６０ａの記載を参酌できる。導電体１６０ｂは、導電体２６０ｂと同じ導電性材料を有することが好ましく、詳細については、導電体２６０ｂの記載を参酌できる。
　絶縁体１５３、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂをそれぞれ、絶縁体２５３、絶縁体２５４、導電体２６０ａ、及び導電体２６０ｂと同じ材料、及び同じ工程で形成することで、半導体装置の作製工程において、工程数の低減を図ることができる。
　開口１５８は、絶縁体２８０に、絶縁体２７５に達するように設けられている。つまり、開口１５８は、絶縁体２７５と重畳する領域を有するといえる。
　図２３Ａに示すように、平面図において、開口１５８内の導電体１６０と、導電体２４２ｂが交差する領域が容量素子１５０として機能する。当該領域は、トランジスタ２００として機能する酸化物２３０ｂと重畳する領域を有する。つまり、トランジスタ２００の占有面積と比較して、過剰に占有面積を増加させずに、容量素子１５０を設けることができる。これにより、半導体装置の微細化若しくは高集積化を図ることができる。例えば、本発明の一態様に係る半導体装置を、記憶装置のメモリセルとして用いる場合、単位面積当たりの記憶容量の増加を図ることができる。
　また、導電体２４２ｂは、容量素子１５０の下部電極と、トランジスタ２００のソース電極及びドレイン電極の他方を、兼ねることができる。よって、容量素子１５０の作製工程において、トランジスタ２００の作製工程の一部を兼用することができるため、生産性の高い半導体装置とすることができる。
　また、図２６Ａに示すように、導電体２４２ｂの容量素子１５０側の端部は、酸化物２３０の端部よりも外側に位置することが好ましい。別言すると、導電体２４２ｂは、酸化物２３０の容量素子１５０側の側面を覆う。導電体２４２ｂは容量素子１５０の一対の電極の一方として機能するため、当該構成にすることで、容量素子１５０の一対の電極が重畳している面積を大きくすることができる。したがって、容量素子１５０の容量値を大きくすることができる。
　また、開口１５８は、図２６Ａ及び図２６Ｂに示すように、絶縁体２２２を底面とし、絶縁体２８０を側面とする開口の中に、絶縁体２２４、酸化物２３０、導電体２４２、及び絶縁体２７５を含む構造体の一部が突出している形状とみなすこともできる。なお、開口１５８では、開口２５８と異なり、酸化物２３０ｂの上面が導電体２４２ｂ及び絶縁体２７５に覆われているため、酸化物２３０ｂの上面が開口１５８内に露出しない。
　図２６Ａ及び図２６Ｂに示すように、開口１５８の底面及び内壁に接して、絶縁体１５３が設けられる。よって、絶縁体１５３は、絶縁体２７５の上面、及び絶縁体２８０の側面に接する。また、絶縁体１５３上には、絶縁体１５３の上面に接して絶縁体１５４が設けられ、絶縁体１５４の上面に接して導電体１６０が設けられている。このため、開口１５８中に一部突出した導電体２４２ｂ及び絶縁体２７５を覆って、絶縁体１５３、絶縁体１５４、及び導電体１６０が設けられている。
　容量素子１５０が上記のような構造をとることで、図２６Ａ及び図２６Ｂに示すように、導電体２４２ｂの上面、導電体２４２ｂの導電体２４２ａとは異なる側の側面（容量素子１５０ａにおいてはＡ１側の側面であり、容量素子１５０ｂにおいてはＡ２側の側面である）、導電体２４２ｂのＡ５側の側面、及び導電体２４２ｂのＡ６側の側面それぞれに対して、導電体１６０が、絶縁体１５３及び絶縁体１５４を介して対向して設けられる。これにより、導電体２４２ｂの上記の４つの面で容量素子１５０を形成できるため、容量素子１５０の単位面積当たりの静電容量を大きくすることができる。よって、半導体装置の微細化若しくは高集積化を図ることができる。
　なお、誘電体として機能する絶縁体に用いる材料、絶縁体２８０の膜厚などを最適化することで、容量素子１５０は、例えば、図２７Ａに示す形状を有してもよい。具体的には、開口１５８の導電体２４２ａとは異なる側の側面（容量素子１５０ａにおいてはＡ１側の側面であり、容量素子１５０ｂにおいてはＡ２側の側面である）が、酸化物２３０ｂと重畳してもよい。また、導電体２４２ｂの上面、導電体２４２ｂのＡ５側の側面、及び導電体２４２ｂのＡ６側の側面それぞれに対して、導電体１６０が、絶縁体１５３及び絶縁体１５４を介して対向して設けられる構成としてもよい。このとき、導電体２４２ｂの上記の３つの面で容量素子１５０を形成できる。又は、容量素子１５０は、例えば、図２７Ｂに示す形状を有してもよい。具体的には、開口１５８が、酸化物２３０ｂと重ならない領域に設けられてもよい。
　図２６Ａ、図２７Ａ、及び図２７Ｂには、開口１５８の側壁が絶縁体２２２の上面に対し、概略垂直になる構成を示しているが、本発明はこれに限られない。開口１５８の側壁はテーパー形状になっていてもよい。詳細は後述するが、開口２５８と開口１５８とは同じ工程にて形成される。例えば、図２５Ｃに示すように、開口２５８の側壁がテーパー形状となる場合、開口１５８の側壁もテーパー形状となる。開口１５８の側壁をテーパー形状にすることで、これより後の工程において、絶縁体１５３などの被覆性が向上し、鬆などの欠陥を低減できる。
　また、導電体１６０は、トランジスタ２００のチャネル幅方向に延在して設けられた開口１５８を埋めるように形成されており、導電体１６０もトランジスタ２００のチャネル幅方向に延在して設けられている。これにより、複数のトランジスタ２００及び容量素子１５０を設ける場合、導電体１６０を配線として機能させることもできる。また、この場合、導電体１６０とともに、絶縁体１５３及び絶縁体１５４も延在して設けられる。
　絶縁体２７５、絶縁体１５３、及び絶縁体１５４は、容量素子１５０の誘電体として機能する。絶縁体１５３の容量素子１５０の誘電体として機能する領域は、絶縁体２７５と絶縁体１５４とに挟まれる。
　また、酸化物２３０ｂの領域２３０ｂｂは、低抵抗化した領域である。したがって、酸化物２３０ｂの領域２３０ｂｂは、容量素子１５０の下部電極として機能できる場合がある。このとき、容量素子１５０の一対の電極が重畳している面積を大きくすることができる。したがって、容量素子１５０の容量値を大きくすることができる。
　以上が、容量素子１５０についての説明である。
　導電体２４０は、絶縁体２８５、絶縁体２８２、絶縁体２８０、絶縁体２７５、導電体２４２ａ、絶縁体２２２、絶縁体２１６、絶縁体２１４、及び絶縁体２１２の開口の内壁に接して設けられている。また、導電体２４０は、導電体２０９の上面と接する領域を有する。
　導電体２４０は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、又は端子と、トランジスタ２００と、を電気的に接続するためのプラグ又は配線として機能する。
　導電体２４０は、導電体２４０ａと導電体２４０ｂの積層構造とすることが好ましい。例えば、図２３Ｂに示すように、導電体２４０は、導電体２４０ａが上記開口の内壁に接して設けられ、さらに内側に導電体２４０ｂが設けられる構造にすることができる。つまり、導電体２４０ａは、絶縁体２８５、絶縁体２８２、絶縁体２８０、絶縁体２７５、導電体２４２ａ、絶縁体２２２、絶縁体２１６、絶縁体２１４、及び絶縁体２１２の近傍に配置される。
　導電体２４０ａとしては、水又は水素といった不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、又は水素ｔといった不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いてもよい。また、絶縁体２８２より上層に含まれる水又は水素といった不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制できる。
　また、導電体２４０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２４０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。
　なお、トランジスタ２００では、導電体２４０を導電体２４０ａ及び導電体２４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。また、図２３Ｂでは、図示していないが、導電体２４０の上面の高さが、絶縁体２８５の上面の高さより高くなる場合がある。
　図２４に、導電体２４０及び導電体２４２ａが接する領域及びその近傍の拡大図を示す。図２４に示すように、Ａ１−Ａ２方向において、導電体２４０は、幅Ｗ１を有する領域と、幅Ｗ２を有する領域とを有する。幅Ｗ１は、例えば、絶縁体２８０と導電体２４０ａのトランジスタ２００ａ側の界面と、絶縁体２８０と導電体２４０ａのトランジスタ２００ｂ側の界面の間の距離に対応する。また、幅Ｗ２は、導電体２４２ａが有する開口の幅に対応する。
　図２４に示すように、幅Ｗ１は、幅Ｗ２より大きいことが好ましい。当該構成において、導電体２４０は、導電体２４２ａの上面の一部及び側面の一部と少なくとも接する。したがって、導電体２４０と導電体２４２ａが接する領域の面積を大きくすることができる。なお、本明細書等では、導電体２４０と導電体２４２ａとのコンタクトを、トップサイドコンタクトと呼ぶことがある。また、図２４に示すように、導電体２４０は、導電体２４２ａの下面の一部と接してもよい。当該構成にすることで、導電体２４０と導電体２４２ａが接する領域の面積をさらに大きくすることができる。
　導電体２０９は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子の一部、配線、電極、又は端子として機能する。
　また、絶縁体２１０は、層間膜として機能する。絶縁体２１０としては、上述の絶縁体２１４、絶縁体２１６などに用いることができる絶縁体を用いればよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、もしくは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、又は酸化ガリウムを含む化合物半導体基板などがある。さらには、前述した半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが挙げられる。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などが挙げられる。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などが挙げられる。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、又は記憶素子が挙げられる。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などが挙げられる。
　例えば、トランジスタの微細化若しくは高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコン又は酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。又は、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、又は複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、又は錫とする。その他の元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述した元素を複数組み合わせても構わない場合がある。特に、元素Ｍは、ガリウム、アルミニウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
　特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯ又はＩＧＡＺＯ）を用いてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　以降では、金属酸化物の一例として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物について説明する。なお、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物を、Ｉｎ−Ｇａ−Ｚｎ酸化物と呼ぶ場合がある。
＜結晶構造の分類＞
　酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、及び多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）が挙げられる。
　なお、膜又は基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。例えば、ＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを用いて評価することができる。なお、ＧＩＸＤ法は、薄膜法又はＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。また、以下では、ＧＩＸＤ測定で得られるＸＲＤスペクトルを、単に、ＸＲＤスペクトルと記す場合がある。
　例えば、石英ガラス基板では、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、結晶構造を有するＩｎ−Ｇａ−Ｚｎ酸化物膜では、ＸＲＤスペクトルのピークの形状が左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、膜中又は基板中の結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状で左右対称でないと、膜又は基板は非晶質状態であるとは言えない。
　また、膜又は基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。例えば、石英ガラス基板の回折パターンでは、ハローが観察され、石英ガラスは、非晶質状態であることが確認できる。また、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、単結晶又は多結晶でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、又はＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つ又は複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の最大径は、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｇａ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムとガリウムは、互いに置換可能である。よって、（Ｇａ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層にはガリウムが含まれる場合がある。なお、Ｉｎ層には亜鉛が含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタと呼ぶ場合がある）にＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ又は非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述したＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つ又は複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、及びＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、及び［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。又は、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とする領域と、一部にＩｎを主成分とする領域とが、それぞれモザイク状であり、これらの領域がランダムに存在している構成をいう。よって、ＣＡＣ−ＯＳは、金属元素が不均一に分布した構造を有していると推測される。
　ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましい。例えば、成膜時の成膜ガスの総流量に対する酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とする。
　また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ここで、第１の領域は、第２の領域と比較して、導電性が高い領域である。つまり、第１の領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、第１の領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
　一方、第２の領域は、第１の領域と比較して、絶縁性が高い領域である。つまり、第２の領域が、金属酸化物中に分布することで、リーク電流を抑制することができる。
　したがって、ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
　また、ＣＡＣ−ＯＳを用いたトランジスタは、信頼性が高い。従って、ＣＡＣ−ＯＳは、表示装置をはじめとするさまざまな半導体装置に最適である。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体中のシリコン又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。又は、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中の水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス力のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、酸化物２３０に適用することで、オン電流が大きい半導体装置を提供することができる。
＜半導体装置の変形例＞
　以下では、図２８Ａ乃至図２８Ｄを用いて、本発明の一態様である半導体装置の一例について説明する。
　図２８Ａは半導体装置の上面図を示す。また、図２８Ｂは、図２８Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図２８Ｃは、図２８ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、図２８Ｄは、図２８ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。図２８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図２８Ａ乃至図２８Ｄに示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
　図２８Ａ乃至図２８Ｄに示す半導体装置は、図２３Ａ乃至図２３Ｄに示した半導体装置の変形例である。図２８Ａ乃至図２８Ｄに示す半導体装置は、図２３Ａ乃至図２３Ｄに示した半導体装置とは、絶縁体２８３及び絶縁体２２１を有する点で異なる。
　絶縁体２８３は、絶縁体２８２と絶縁体２８５との間に設けられている。絶縁体２８３として、水素の拡散を抑制する機能を有する絶縁体を用いることが好ましい。これにより、絶縁体２８３の上方からトランジスタ２００に水素が拡散するのを抑制できる。なお、絶縁体２８３としては、上述の絶縁体２７５に用いることができる絶縁体を用いればよい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法又はＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲又は固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製できる。
　図２８Ａ乃至図２８Ｄに示すトランジスタ２００では、絶縁体２８３を単層として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２８３を２層以上の積層構造として設ける構成にしてもよい。
　例えば、絶縁体２８３を２層の積層構造にする場合、絶縁体２８３の下層として、スパッタリング法を用いて窒化シリコンを成膜し、絶縁体２８３の上層としてＡＬＤ法を用いて窒化シリコンを成膜してもよい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８２の下層中の水素濃度を低減することができる。さらに、スパッタリング法で成膜した膜にピンホール又は段切れなどが形成された場合、被覆性の良好なＡＬＤ法で成膜した膜を用いて、ピンホール又は段切れの部分を塞ぐことができる。
　なお、絶縁体２８３を２層の積層構造にする場合、絶縁体２８３の上層の上面の一部が除去される場合がある。また、絶縁体２８３の上層と下層の境界は明確に検出することが困難な場合がある。
　絶縁体２２１は、絶縁体２１６及び導電体２０５と絶縁体２２２との間に設けられている。絶縁体２２１として、水素の拡散を抑制する機能を有することが好ましい。これにより、絶縁体２２１の下方からトランジスタ２００に水素が拡散するのを抑制できる。なお、絶縁体２２１は絶縁体２１２が有する機能を兼ねることができる。このような場合、絶縁体２１２を設けない構成にすることで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　なお、絶縁体２２１としては、上述の絶縁体２７５に用いることができる絶縁体を用いればよい。例えば、絶縁体２２１としてＡＬＤ法（特にＰＥＡＬＤ法）で成膜された窒化シリコンを用いることが好ましい。絶縁体２２１の成膜にＡＬＤ法を用いることで、絶縁体２１６と導電体２０５とで凹凸が形成されても、絶縁体２２１を被覆性良く成膜することができる。したがって、絶縁体２２１上に成膜される絶縁体２２２に、ピンホール又は段切れが形成されることを抑制できる。
　また、絶縁体２２２と絶縁体２２４との間に、水素の拡散を抑制する機能を有する絶縁体を設けてもよい。これにより、当該絶縁体の下方からトランジスタ２００に水素が拡散するのを抑制できる。
　また、図２８Ｂ及び図２８Ｃに示すように、導電体２０５を、導電体２０５ａ、導電体２０５ｂ、及び導電体２０５ｃの３層積層構造にしてもよい。導電体２０５ｃは、導電体２０５ｂの上面に接して設けられる。導電体２０５ｃの側面が導電体２０５ａに接する構成にしてもよい。また、導電体２０５ｃの上面と、導電体２０５ａの最上部が概略一致する構成にしてもよい。
　導電体２０５ｃは、導電体２０５ａと同様に、水素の拡散を低減する機能を有する導電性材料を用いることが好ましい。これにより、導電体２０５ｂを導電体２０５ａ及び導電体２０５ｃで包み込むことができるため、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６及び絶縁体２２４を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａ及び導電体２０５ｃに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。
　トランジスタ２００などのＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、宇宙探査機などに設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線などが挙げられる。また、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　又は、例えば、ＯＳトランジスタは、原子力発電所、及び放射性廃棄物の処理場又は処分場の作業用ロボットに設けられる半導体装置を構成するトランジスタに用いることができる。具体的な作業としては、例えば、原子炉施設の解体、核燃料若しくは燃料デブリの取り出し、又は放射性物質の多い空間の実地調査が挙げられる。ＯＳトランジスタは、このような作業を遠隔操作によって行う作業用ロボットに設けられる半導体装置を構成するトランジスタに好適に用いることができる。
　本発明の一態様により、新規のトランジスタを提供できる。又は、微細化若しくは高集積化が可能な半導体装置を提供できる。又は、周波数特性が良好な半導体装置を提供できる。又は、動作速度が速い半導体装置を提供できる。又は、トランジスタ特性のばらつきが少ない半導体装置を提供できる。又は、良好な電気特性を有する半導体装置を提供できる。又は、信頼性が良好な半導体装置を提供できる。又は、オン電流が大きい半導体装置を提供できる。又は、電界効果移動度が大きい半導体装置を提供できる。又は、低消費電力の半導体装置を提供できる。
　本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本発明の一態様に係る記憶装置１００の断面構成例を図２９に示す。図２９に示す記憶装置１００は、駆動回路層５０の上方に複数層の記憶層６０を有する。説明の繰り返しを減らすため、本実施の形態での記憶層６０に係る説明は省略する。
　また、図２９では、駆動回路層５０が有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部を含む半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ４００は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
　ここで、図２９に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２９に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線、及びプラグが設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図２９において、絶縁体３２６及び導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。
　絶縁体３５２及び導電体３５６上に、絶縁体３５４が設けられている。絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグ又は配線として機能する。例えば、配線ＳＬとトランジスタ４００は、導電体３５８、導電体３５６、及び導電体３３０などを介して電気的に接続される。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態６）
　本実施の形態は、上記実施の形態に示す演算回路又は記憶装置が形成された半導体ウェハ、及び当該記憶装置が組み込まれた電子部品について説明する。
＜半導体ウェハ＞
　初めに、記憶装置などが形成された半導体ウェハの例を、図３０Ａを用いて説明する。
　図３０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図３０Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図３０Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図３０Ｃに電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３０Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３０Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した記憶装置を適用することができる。図３０Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図３０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、及び複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、又は記憶装置といった集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、又はガラスエポキシ基板などを用いることができる。インターポーザ４７３１には、例えば、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、又はＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３０Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、又はＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、上記の実施の形態の演算回路又は記憶装置を備えることができるＣＰＵについて説明する。
　図３１は、上記の実施の形態で説明した演算回路又は記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
　図３１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ　Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ　Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。無論、図３１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３１に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、又は６４ビット以上とすることができる。
　バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
　ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、及びタイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、又は周辺回路からの割り込み要求を、その優先度、又はマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出し、又は書き込みを行う。
　なお、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、及びタイミングコントローラ１１９５から選ばれた一以上には、例えば、先の実施の形態に示した演算回路を有してもよい。
　また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図３１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６は、例えば、先の実施の形態に示した記憶装置などを有してもよい。
　図３１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上記実施の形態で説明した演算回路又は記憶装置を有する電子機器の一例について説明する。なお、図３２Ａ乃至図３２Ｊ、図３４Ａ乃至図３４Ｅには、当該演算回路又は当該記憶装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３２Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図３２Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図３２Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図３２Ａ乃至図３２Ｃに図示したが、スマートフォン、ウェアラブル端末、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図３２Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した記憶装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図３２Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、及びボタン５２０３を有する。
　更に、図３２Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図３２Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみから選ばれた一又は二以上を備えることができる。また、コントローラ７５２２は、図３２Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー及び音声の一方又は双方によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００、及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００、及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　図３２Ｅ及び図３２Ｆでは、ゲーム機の一例として携帯ゲーム機、及び据え置き型ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（例えば、ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３２Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺に備えられるインストゥルメントパネルには、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定など様々な情報を表示することができる。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システム、当該記憶装置を道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。また、当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図３２Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダーを別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
　図３２Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図３２Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（例えば、速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ヘッドマウントディスプレイ］
　上記実施の形態で説明した記憶装置は、ＡＲ（拡張現実）、ＶＲ（仮想現実）等のＸＲ向けの電子機器に適用することができる。
　図３３Ａ乃至図３３Ｃは、ヘッドマウントディスプレイである電子機器８３００の外観を示す図である。図３３Ａ乃至図３３Ｃに示す電子機器８３００は、筐体８３０１、表示部８３０２、バンド状の固定具８３０４、頭部に装着する固定具８３０４ａ、及び一対のレンズ８３０５を有する。なお、電子機器８３００には、操作用のボタンが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、図３３Ｃのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、本発明の一態様の電子機器である、ヘッドマウントディスプレイは、図３３Ｄに示すグラス型のヘッドマウントディスプレイである電子機器８２００の構成であってもよい。
　電子機器８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球又はまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図３４Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３４Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図３４ＢはＳＤカードの外観の模式図であり、図３４Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２、及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し及び書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図３４ＤはＳＳＤの外観の模式図であり、図３４Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述した記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
　本実施例では、演算回路を作製して、当該演算回路において書き込み動作を行った結果と、得られた結果を基にシミュレーションを行った結果について説明する。
　初めに、作製した演算回路をブロック図として、図３５に示す。演算回路ＭＡＣＪは、実施の形態２で説明した演算回路ＭＡＣＢ１と同様に、セルアレイＣＡと、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、を有し、また、セルアレイＣＡは、セルＩＭ、セルＩＭｒ、及びセルＩＭｄを有する。
　具体的には、セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［８，４］と、セルＩＭｒ［１，１］乃至セルＩＭｒ［８，４］と、セルＩＭｄ［１］乃至セルＩＭｄ［８］と、を有する。つまり、セルＩＭ［１，１］乃至セルＩＭ［８，４］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［８，４］は、セルアレイＣＡにおいて、８×８のマトリクス状に配置されている。また、セルＩＭｄ［１］乃至セルＩＭｄ［８］は、上記の８×８のマトリクス状の上面視において左端の列に配置されている。
　また、演算回路ＭＡＣＪは、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳと、を有する。また、演算回路ＭＡＣＪの回路ＩＴＳは、実施の形態２で説明した回路ＩＴＳと同様に、回路ＳＷＳ２と、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］と、を有する。
　セルアレイＣＡには、配線ＷＣＬ［１］乃至配線ＷＣＬ［４］、及び配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［４］が列方向に延設されている。また、セルアレイＣＡには、配線ＷＳＬ［１］乃至配線ＷＳＬ［８］、及び配線ＸＣＬ［１］乃至配線ＸＣＬ［８］が行方向に延設されている。
　セルＩＭ［１，１］乃至セルＩＭ［８，１］のそれぞれは、配線ＷＣＬ［１］に電気的に接続され、セルＩＭｒ［１，１］乃至セルＩＭｒ［８，１］のそれぞれは、配線ＷＣＬｒ［１］に電気的に接続されている。また、セルＩＭ［１，４］乃至セルＩＭ［８，４］のそれぞれは、配線ＷＣＬ［４］に電気的に接続され、セルＩＭｒ［１，４］乃至セルＩＭｒ［８，４］のそれぞれは、配線ＷＣＬｒ［４］に電気的に接続されている。
　また、回路ＷＣＳは、配線ＷＣＬ［１］乃至配線ＷＣＬ［４］と、配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［４］と、に電気的に接続されている。また、回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［８］に電気的に接続されている。また、回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［８］に電気的に接続されている。また、配線ＷＣＬ［１］は、回路ＳＷＳ２を介して変換回路ＩＴＲＺＤ［１］の第１入力端子に電気的に接続され、配線ＷＣＬｒ［１］は、回路ＳＷＳ２を介して変換回路ＩＴＲＺＤ［１］の第２入力端子に電気的に接続されている。また、配線ＷＣＬ［４］は、回路ＳＷＳ２を介して変換回路ＩＴＲＺＤ［４］の第１入力端子に電気的に接続され、配線ＷＣＬｒ［４］は、回路ＳＷＸ２を介して変換回路ＩＴＲＺＤ［４］の第２入力端子に電気的に接続されている。変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子は、回路ＦＢに電気的に接続されている。
　また、制御回路ＣＴＲは、回路ＷＣＳと、回路ＸＣＳと、回路ＦＢと、に電気的に接続されている。
　演算回路ＭＡＣＪの回路ＷＣＳは、実施の形態２で説明した回路ＷＣＳと同様に、第１データに応じた量の電流を供給する機能を有する。また、演算回路ＭＡＣＪの回路ＸＣＳは、実施の形態２で説明した回路ＸＣＳと同様に、参照データに応じた量の電流、又は第２データに応じた量の電流を流す機能を有する。また、演算回路ＭＡＣＪの回路ＷＳＤは、実施の形態２で説明した回路ＷＳＤと同様に、セルアレイＣＡが有するそれぞれのセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［８］に所定の信号を供給して、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。演算回路ＭＡＣＪの変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれは、第１入力端子に流れる電流と、第２入力端子に流れる電流と、から差分値を取得して、回路ＦＢに出力する機能を有する。演算回路ＭＡＣＪの回路ＦＢは、当該差分値と、所定の基準値と、を比較して、その大小関係の結果を制御回路ＣＴＲに送信する機能を有する。
　図３６Ａは、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭのそれぞれから出力される電流量ＩＹの分布を示したグラフである。ただし、回路ＸＣＳから、各行の配線ＸＣＬを介してそれぞれのセルＩＭｄに流れる電流量ＩＸを１ｎＡとしている。横軸は、それぞれのセルＩＭから出力される電流量ＩＹを示し、縦軸は、電流量ＩＹ以下の電流を出力するセルＩＭの数の累積率（累積分布関数（ＣＤＦ）の値）を示している。なお、このとき、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭのそれぞれに設定されている、第１データＷに応じた電流量ＩＷは、０．０３ｎＡ刻みで０ｎＡから１．８９ｎＡまでの間のいずれかの値（６４値）としており、図３６Ａでは、セルＩＭに設定されうるそれぞれの電流量の場合について図示している。なお、セルＩＭには電流量ＩＷに応じた電位が保持されている。
　図３６Ａは、室温において、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭに、補正処理無しで第１データＷに応じた電位を保持した場合のＣＤＦを示した結果である。
　ここで、得られた図３６Ａのデータを用いて、実施の形態２で説明した補正処理をシミュレーションで実施した。図３６Ｂは、室温において、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭに、補正処理有りで第１データＷに応じた電位を保持した場合のＣＤＦを示した結果である。
　また、図３７は、８５℃において、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭに、補正処理無しで第１データＷに応じた電位を保持した場合のＣＤＦの結果に対して、図３６Ｂと同様のシミュレーションを実施した結果である。つまり、図３６Ｂは、８５℃において、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭに、補正処理有りで第１データＷに応じた電位を保持した場合のＣＤＦを示した結果である。
　特に、図３６Ｂ及び図３７の補正処理有りの第１データＷの書き込み動作は、図８のフローチャートの動作例を適用している。特に、図８のフローチャートの動作例において、ステップＳ１０８は、｜ΔＷ１｜が基準値δよりも小さいか否かを判定して、基準値δよりも小さいときに動作を終了するステップを有するのではなく、ステップＳ１０５からステップＳ１０６までの処理を所定の回数を行った場合に動作を終了するステップを有するものとしている。具体的には、ステップＳ１０５からステップＳ１０６までの処理回数（Ｎ）を９としている。これは、基準値δを０．０１５ｎＡとして、９回目の処理によって｜ΔＷ１｜が基準値δよりも下回る場合を想定している。
　図３６Ａ、図３６Ｂ、及び図３７より、補正処理を行うことで、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭから出力される電流量ＩＹのばらつきを大きく抑えられることを確認できた。また、図３６Ｂ及び図３７より、熱の影響によって電流量ＩＹのばらつきが無いことを確認できた。
　本実施例では、実際に試作した、上記実施の形態で説明した演算回路と、各種測定結果について説明する。
　図３８は、今回試作した、モノリシック３Ｄ構造を適用した演算回路の模式図である。当該演算回路は、シリコンを材料とする半導体基板上にＳｉトランジスタとしてトランジスタＳＦＥが形成され、且つトランジスタＳＦＥの上方にＯＳトランジスタとしてトランジスタＯＦＥが形成されている構成となっている。
　また、図３８に示す回路ＷＣＳ、回路ＷＤＳ、回路ＸＣＳ、回路ＩＴＳ、及びセルアレイＣＡのそれぞれは、実施の形態１で説明した回路ＷＣＳ、回路ＷＤＳ、回路ＸＣＳ、回路ＩＴＳ、及びセルアレイＣＡに相当する。なお、図３８に示している、ロジック回路ＣＬＧ−Ｄ、ロジック回路ＣＬＧ−Ｗ、ロジック回路ＣＬＧ−Ｘ、及びロジック回路ＣＬＧ−Ｉのそれぞれは、回路ＷＤＳ、回路ＷＣＳ、回路ＸＣＳ、及び回路ＩＴＳを駆動するための論理回路として機能する。特に、ロジック回路ＣＬＧ−Ｄ、ロジック回路ＣＬＧ−Ｗ、ロジック回路ＣＬＧ−Ｘ、及びロジック回路ＣＬＧ−Ｉのそれぞれは、シリコンを材料とする半導体基板上に形成されている。つまり、ロジック回路ＣＬＧ−Ｄ、ロジック回路ＣＬＧ−Ｗ、ロジック回路ＣＬＧ−Ｘ、及びロジック回路ＣＬＧ−Ｉのそれぞれは、Ｓｉトランジスタを有する。
　図３９は、実際に作製した、図３８のモノリシック３Ｄ構造を適用した演算回路を撮影した写真である。
　また、図３８及び図３９におけるセルアレイＣＡは、演算セルが５１２×５１２のマトリクス状に配置されている。具体的には、図１に示すセルアレイＣＡにおいてｍ＝５１２、ｎ＝２５６としており、セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］と、セルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，２５６］と、セルＩＭｄ［１］乃至セルＩＭｄ［２５６］と、を有する構成となっている。
　また、図４０は、試作した演算回路の一部の断面模式図であって、図４１は、走査型透過電子顕微鏡（ＳＴＥＭ）によって撮影した当該演算回路の一部の断面写真である。
　試作した演算回路では、ＦＥＯＬ（基板工程）として、シリコンを材料とする半導体基板上に、ＳｉトランジスタであるトランジスタＳＦＥが形成されている。また、トランジスタＳＦＥ上には、ＢＥＯＬ（配線工程）として、複数の絶縁体が積層されており、また、導電体ＭＥ１、導電体ＭＥ２、導電体ＭＥ３、導電体ＭＥ４、導電体ＭＥ５、及び導電体ＭＥ６が、配線（又はプラグ）として埋め込まれている。
　また、上記の複数の絶縁体と、導電体ＭＥ１乃至導電体ＭＥ６と、の上方には、ＯＳトランジスタであるトランジスタＯＦＥが形成されている。なお、トランジスタＯＦＥの構成としては、上記実施の形態で説明したトランジスタ２００と同様の構造としている。
　また、導電体ＭＥ６の上方には、導電体ＢＥが形成されている。なお、導電体ＢＥは、トランジスタＯＦＥのバックゲートと同じ材料を適用して、また、トランジスタＯＦＥのバックゲートと同時に形成されている。
　また、トランジスタＯＦＥの上方には、容量ＣＭＩが設けられている。容量ＣＭＩは、一対の電極として、下方の電極と、上方の電極と、を有する。また、下方の電極は、誘電体として機能する絶縁体を介して、上方の電極によって覆われている。
　また、導電体ＢＥの上方には、導電体ＴＥが設けられている。また、導電体ＴＥは、容量ＣＭＩの下方の電極と同じ材料を適用して、また、容量ＣＭＩの下方の電極と同時に形成されている。
　また、導電体ＴＥの上方には、導電体ＴＭが設けられている。また、導電体ＴＭの上方には、演算回路の電極パッドとして機能する導電体ＰＤが設けられている。
　図３８乃至図４１に示す演算回路の仕様を表２に示す。
Figure JPOXMLDOC01-appb-T000032
　図４２は、試作した演算回路（以後、ＭＡＣＰと呼称する）及び、周知の演算回路といった３次元積層構造を有する演算回路におけるコンタクトピッチと、コンタクト個数と、の関係を示したグラフである。
　なお、図４２における［Ａ］は、Ｙ．Ｋａｇａｗａ　ｅｔ　ａｌ．，　ＥＤＴＭ，　２０１９．を引用し、［Ｂ］は、Ｙ．Ｋａｇａｗａ　ｅｔ　ａｌ．，　ＩＥＤＭ，　２０１６．を引用し、［Ｃ］は、Ｓ．　Ｌｈｏｓｔｉｓ　ｅｔ　ａｌ．，　ＥＣＴＣ，　２０１６．を引用し、［Ｄ］は、Ｊ．　Ｐ．　Ｇａｍｂｉｎｏ　ｅｔ　ａｌ．，　ＩＩＴＣ，　２０１７．を引用している。
　図４３は、複数のＳｉトランジスタ（トランジスタＳＦＥ）における、しきい値電圧の分布を示している。なお、図４３には、ＯＳトランジスタを積層していないＳｉトランジスタの条件１と、ＯＳトランジスタを積層しているＳｉトランジスタの条件２と、について示している。また、各条件において、測定したトランジスタ数は１０２４個である。図４３に示すとおり、ＯＳトランジスタを積層しているＳｉトランジスタは、ＯＳトランジスタを積層していないＳｉトランジスタとほぼ同様の特性を有することが確認できた。
　図４４は、今回試作した演算回路（ＭＡＣＰ）と、過去に本発明の出願人が試作した演算回路（［Ｅ］）と、の消費電力を示すグラフである。なお、［Ｅ］は、Ｈ．Ｂａｂａ　ｅｔ　ａｌ．，ＩＥＤＭ，　２０２１．を引用している。また、図４４に示すＬＧＣは、図３８に示したロジック回路ＣＬＧ−Ｄ、ロジック回路ＣＬＧ−Ｗ、ロジック回路ＣＬＧ−Ｘ、及びロジック回路ＣＬＧ−Ｉのそれぞれの消費電力の総和である。今回試作した演算回路は、［Ｅ］と比較して、２８％低減していることが分かった。
　図４５は、試作した演算回路において、演算セルにデータを書き込んだ回数と、書き込まれたデータを演算セルから読み出したときの読み出し電流の大きさと、の関係を示したグラフである。なお、演算セルには、０ｎＡに応じたデータの場合と、１ｎＡに応じたデータの場合と、の２条件について書き込みを行っている。書き込み回数を１０１０回以上行ったところ、いずれの条件において、読み出し電流が適切に流れていることが確認できた。
　図４６は、今回試作した演算回路（ＭＡＣＰ）のと、過去に本発明の出願人が試作した演算回路（［Ｅ］）と、のそれぞれの演算セルにおいて、書き込まれた後の経過時間と、手書きの数字の推論精度を示したグラフである。なお、推論を実行する前に必要な学習として、ＭＮＩＳＴ（手書きの数字のデータセット）を用いている。また、［Ｅ］は、図４４の説明の際に引用した［Ｅ］と同様である。［Ｅ］では、２０時間を経過したときに９０％を下回ったが、今回試作した演算回路（ＭＡＣＰ）では、３０時間を経過したときに９０％を下回る結果となった。
　図４７は、Ｓｉトランジスタ（トランジスタＳＦＥ）又はＯＳトランジスタ（トランジスタＯＦＥ）において、温度と、オフ状態のときに流れるドレイン電流（以後、オフ電流と呼称する。）の量と、の関係を示したグラフである。図４７より、温度の上昇によって、トランジスタＳＦＥのオフ電流も上昇したが、トランジスタＯＦＥのオフ電流は測定装置の検出限界を下回った結果が得られた。なお、トランジスタＯＦＥのオフ電流は、測定装置ではなく、トランジスタ構造などから算出している。
　図４８は、今回試作した演算回路（ＭＡＣＰ）において、推論精度の温度依存性を示したグラフである。図４８に示すとおり、１００℃以下であれば推論精度は９０％以上となることが確認できた。一方で、１２５℃では、推論精度は、９０％以下に低下する結果となった。
　図４９は、今回試作した演算回路（ＭＡＣＰ）に含まれる演算セルにおいて、演算セルから出力される電流量の温度依存性を示したグラフである。なお、図４９において、演算セルから出力される電流量は２１値とし、かつ０以上１以下に規格化している。図４９より、温度が上昇するにつれて、各電流量が変化していることが確認できる。これにより、図４８において、高温下では推論精度が低くなることが説明できる。
　図５０は、今回試作した演算回路（ＭＡＣＰ）に含まれるＯＳトランジスタ（トランジスタＯＦＥ）及びＳｉトランジスタ（トランジスタＳＦＥ）と、ＰＣＭ（相変化メモリ、［Ｆ］）と、のそれぞれのコンダクタンスの温度依存性を示したグラフである。なお、［Ｆ］の内容は、Ｉ．　Ｂｏｙｂａｔ　ａｔ　ａｌ．，　ＩＥＤＭ，　２０２１．を引用している。図５０に示すとおり、ＳｉトランジスタとＰＣＭは、温度変化に応じてコンダクタンスが変化していることが確認できる。一方で、ＯＳトランジスタは、温度変化が起きても、コンダクタンスが大きく変化しないことが確認できる。
　また、図５１には、本出願人が開発した演算回路（ＭＡＣＰ）に加えて、ＡＳＩＣ、ＦＰＧＡ、及びＧＰＵのそれぞれのベンチマークも示している。
　下記表３に、今回、本願出願人が開発した演算回路（ＭＡＣＰ）と、過去に本願出願人が開発した演算回路（［Ｅ］）と、他の研究グループ（［Ｆ］乃至［Ｊ］）と、が開発した演算回路と、の比較を示す。
Figure JPOXMLDOC01-appb-T000033
　なお、表３において、［Ｇ］の内容は、Ｒ．　Ｋｈａｄｄａｎ−Ａｌｊａｍｅｈ　ｅｔ　ａｌ．，ＶＬＳＩ，　２０２１．を引用し、［Ｈ］の内容は、Ｓ．　Ｊｕｎｇ　ｅｔ　ａｌ．，Ｎａｔｕｒｅ，　６０１，２１１，２０２２．を引用し、［Ｉ］の内容は、Ｈ．　Ｊｉａ　ｅｔ　ａｌ．，ＪＳＳＣ，　２０２０．を引用し、［Ｊ］の内容は、Ｙ．−Ｃ．　Ｌｕｏ　ｅｔ　ａｌ．，　ＩＥＤＭ　２０２１．を引用し、［Ｋ］の内容は、Ｓ．　Ｄｅ　ｅｔ　ａｌ．，　ＶＬＳＩ，　２０２１．を引用している。
ＭＡＣＡ０：演算回路、ＭＡＣＡ１：演算回路、ＭＡＣＡ２：演算回路、ＭＡＣＢ０：演算回路、ＭＡＣＢ１：演算回路、ＭＡＣＪ：演算回路、ＣＡ：セルアレイ、ＣＴＲ：制御回路、ＷＣＳ：回路、ＸＣＳ：回路、ＷＳＤ：回路、ＩＴＳ：回路、ＦＢ：回路、ＩＭ［１，１］：セル、ＩＭ［１，ｊ］：セル、ＩＭ［ｍ，１］：セル、ＩＭ［１，ｎ］：セル、ＩＭ［ｍ，ｊ］：セル、ＩＭ［ｍ，ｎ］：セル、ＩＭ［１，２５６］：セル、ＩＭ［５１２，１］：セル、ＩＭ［５１２，２５６］：セル、ＩＭｒ［１，１］：セル、ＩＭｒ［１，ｊ］：セル、ＩＭｒ［ｍ，１］：セル、ＩＭｒ［１，ｎ］：セル、ＩＭｒ［ｍ，ｊ］：セル、ＩＭｒ［ｍ，ｎ］：セル、ＩＭｒ［１，２５６］：セル、ＩＭｒ［５１２，１］：セル、ＩＭｒ［５１２，２５６］：セル、ＣＥＳ［１，１］：セル、ＣＥＳ［ｍ，１］：セル、ＣＥＳ［１，ｎ］：セル、ＣＥＳ［ｍ，ｎ］：セル、ＩＭｄ［１］：セル、ＩＭｄ［ｍ］：セル、ＩＭｄ［５１２］：セル、ＷＣＳａ［ｊ］：回路、ＷＣＳａｒ［ｊ］：回路、ＸＣＳａ［１］：回路、ＸＣＳａ［ｍ］：回路、ＩＴＲＺ［ｊ］：回路、ＩＴＲＺＤ［ｊ］：回路、ＩＴＲＺＤ［２５６］：回路、ＳＷＳ１：回路、ＳＷＳ２：回路、ＳＢＴ［ｊ］：回路、ＣＭＰ［ｊ］：比較回路、ＣＳ：電流源、ＣＳ１：電流源、ＣＳ２：電流源、ＣＳ３：電流源、ＣＳ４：電流源、ＷＣＬ［１］：配線、ＷＣＬ［ｊ］：配線、ＷＣＬ［ｎ］：配線、ＷＣＬ［２５６］：配線、ＷＣＬｒ［１］：配線、ＷＣＬｒ［ｊ］：配線、ＷＣＬｒ［ｎ］：配線、ＷＣＬｒ［２５６］：配線、ＸＣＬ［１］：配線、ＸＣＬ［ｉ］：配線、ＸＣＬ［ｍ］：配線、ＸＣＬ［５１２］：配線、ＷＳＬ［１］：配線、ＷＳＬ［ｍ］：配線、ＷＳＬ［５１２］：配線、ＯＬ［１］：配線、ＯＬ［ｎ］：配線、ＳＷＬ１：配線、ＳＷＬ２：配線、ＤＷ［１］：配線、ＤＷ［２］：配線、ＤＷ［Ｋ］：配線、ＤＸ［１］：配線、ＤＸ［２］：配線、ＤＸ［Ｋ］：配線、ＶＥ０：配線、ＶＥ１：配線、ＶＤＤＬ：配線、ＶＴＨＬ：配線、ＶＩＮＩＬ１：配線、ＶＩＮＩＬ２：配線、ＶＷＬ：配線、ＶＴＬ：配線、ＶＲＬ：配線、ＶＧＬ：配線、ＩＴ：端子、ＯＴ：端子、ＯＴ１：端子、ＯＴ２：端子、Ｔ１：端子、Ｔ２：端子、Ｎｄ［１］：ノード、Ｎｄ［ｍ］：ノード、Ｎ［１，ｊ］：ノード、Ｎ［ｍ，ｊ］：ノード、Ｆ１：トランジスタ、Ｆ１ｒ：トランジスタ、Ｆ１ｄ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｒ：トランジスタ、Ｆ２ｄ：トランジスタ、Ｆ５：トランジスタ、Ｆ５ｒ：トランジスタ、Ｆ５ｄ：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ１［１］：トランジスタ、Ｔｒ１［２］：トランジスタ、Ｔｒ１［Ｋ］：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ２［１］：トランジスタ、Ｔｒ２［２］：トランジスタ、Ｔｒ２［Ｋ］：トランジスタ、Ｔｒ３：トランジスタ、Ｃ５：容量、Ｃ５ｒ：容量、Ｃ５ｄ：容量、Ｃ６：容量、Ｓ３［ｊ］：スイッチ、Ｓ３ｒ［ｊ］：スイッチ、Ｓ４［ｊ］：スイッチ、Ｓ４ｒ［ｊ］：スイッチ、ＳＷＷ：スイッチ、ＳＷＸ：スイッチ、ＬＥ：負荷、ＬＥ１：負荷、ＬＥ２：負荷、ＬＥ３：負荷、ＬＥ４：負荷、ＯＰ１：オペアンプ、ＯＰ２：オペアンプ、ＡＤＣ：アナログデジタル変換回路、ＤＡＣ：デジタルアナログ変換回路、ＮＤａ：ノード、ＮＤｂ：ノード、Ｃａ：出力端子、Ｃｂ：出力端子、Ｄ：出力端子、ＩＬａ：配線、ＩＬｂ：配線、ＣＰ：比較部、ＣＰＴａ：入力端子、ＣＰＴｂ：入力端子、ＣＮＲ：制御部、ＣＮＲ−ＦＳ：符号生成部、ＣＮＲ−ＳＧ：デジタル信号生成部、ＩＤＣａ：デジタルアナログ変換回路、ＩＤＣｂ：デジタルアナログ変換回路、Ｓ１０１：ステップ、Ｓ１０２：ステップ、Ｓ１０３：ステップ、Ｓ１０３Ａ：ステップ、Ｓ１０４：ステップ、Ｓ１０４Ａ：ステップ、Ｓ１０５：ステップ、Ｓ１０５Ａ：ステップ、Ｓ１０６：ステップ、Ｓ１０７：ステップ、Ｓ１０８：ステップ、Ｓ２０１：ステップ、Ｓ２０２：ステップ、Ｓ２０３ａ：ステップ、Ｓ２０３ｂ：ステップ、Ｓ２０４ａ：ステップ、Ｓ２０４ｂ：ステップ、Ｓ２０５：ステップ、Ｓ２０６：ステップ、Ｓ３０１：ステップ、Ｓ３０２：ステップ、Ｓ３０３：ステップ、Ｓ３０４：ステップ、Ｓ３０５：ステップ、Ｓ３０６：ステップ、ＳＦＥ：トランジスタ、ＯＦＥ：トランジスタ、ＣＭＩ：容量、ＣＬＧ−Ｄ：ロジック回路、ＣＬＧ−Ｗ：ロジック回路、ＣＬＧ−Ｘ：ロジック回路、ＣＬＧ−Ｉ：ロジック回路、ＭＥ１：導電体、ＭＥ２：導電体、ＭＥ３：導電体、ＭＥ４：導電体、ＭＥ５：導電体、ＭＥ６：導電体、ＢＥ：導電体、ＴＥ：導電体、ＴＭ：導電体、ＰＤ：導電体、１０：メモリセル、１５：メモリアレイ、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４７：入力回路、４８：出力回路、５０：駆動回路層、６０：記憶層、６０＿ｋ：記憶層、６０＿Ｎ：記憶層、６０＿１：記憶層、６０＿２：記憶層、６０＿３：記憶層、６０＿５：記憶層、１００：記憶装置、１５０：容量素子、１５０ａ：容量素子、１５０ｂ：容量素子、１５３：絶縁体、１５４：絶縁体、１５８：開口、１６０：導電体、１６０ａ：導電体、１６０ｂ：導電体、２００：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２０５ｃ：導電体、２０９：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２１：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｂａ：領域、２３０ｂｂ：領域、２３０ｂｃ：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４２：導電体、２４２ａ：導電体、２４２ａ１：導電体、２４２ａ２：導電体、２４２ｂ：導電体、２４２ｂ１：導電体、２４２ｂ２：導電体、２５３：絶縁体、２５４：絶縁体、２５８：開口、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８５：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３５７：絶縁体、３５８：導電体、３６６：導電体、４００：トランジスタ、５００：トランジスタ、１１８９：ＲＯＭインターフェース、１１９０：基板、１１９１：ＡＬＵ、１１９２：ＡＬＵコントローラ、１１９３：インストラクションデコーダ、１１９４：インタラプトコントローラ、１１９５：タイミングコントローラ、１１９６：レジスタ、１１９７：レジスタコントローラ、１１９８：バスインターフェース、１１９９：ＲＯＭ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ、８２００：電子機器、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリー、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ

Claims (5)

  1. 　制御回路と、第１回路と、第２回路と、第１配線と、第１セルと、変換回路と、を有し、
    　前記制御回路は、前記第１回路と、前記第２回路と、に電気的に接続され、
    　前記第１回路は、前記第１配線に電気的に接続され、
    　前記変換回路の入力端子は、前記第１配線に電気的に接続され、
    　前記変換回路の出力端子は、前記第２回路に電気的に接続され、
    　前記第１セルは、前記第１配線に電気的に接続されている、半導体装置の動作方法であって、
    　第１ステップ乃至第６ステップを有し、
    　前記第１ステップは、前記制御回路が、前記第１回路に対して、第１データの値に応じた第１信号を送信する動作を有し、
    　前記第２ステップは、
    　前記第１回路が、前記第１信号を取得することで前記第１信号に応じた量の第１電流を生成して、前記第１電流を前記第１配線に出力する動作と、
    　前記第１配線から前記第１セルに前記第１電流が流れることで、前記第１セルが前記第１電流の量に応じた第１電位を保持する動作と、を有し、
    　前記第３ステップは、
    　前記第１セルが、前記第１配線から、前記第１電位に応じた量の第２電流を流す動作と、
    　前記変換回路が、前記変換回路の入力端子に電気的に接続されている、前記第１配線に流れる前記第２電流を参照して、前記変換回路の出力端子から前記第２電流の量に応じた第２信号を出力する動作と、を有し、
    　前記第４ステップは、
    　前記制御回路が、前記第２回路に前記第１データの値に応じた信号を送信する動作と、
    　前記第２回路が、前記変換回路から取得した前記第２信号に応じた値と、前記制御回路から取得した前記第１データの値と、の差分値を演算して、前記制御回路に前記差分値を送信する動作と、
    　前記制御回路が前記差分値を取得して、前記差分値が０の場合には動作を終了し、前記差分値が０でない場合には前記第５ステップに移行する動作と、を有し、
    　前記第５ステップは、制御回路が、前回送信された前記第１信号の値に前記差分値を加えた更新値を生成する動作を有し、
    　前記第６ステップは、
    　制御回路が、前記第１回路に対して、前記第１データの値から前記更新値に変更した前記第１信号を送信する動作と、
    　前記第２ステップに移行する動作と、を有する、
    　半導体装置の動作方法。
  2. 　請求項１において、
    　前記第２回路は、減算器を有する、
    　半導体装置の動作方法。
  3. 　制御回路と、第１回路と、第２回路と、第１配線と、第１セルと、変換回路と、を有し、
    　前記制御回路は、前記第１回路と、前記第２回路と、に電気的に接続され、
    　前記第１回路は、前記第１配線に電気的に接続され、
    　前記変換回路の入力端子は、前記第１配線に電気的に接続され、
    　前記変換回路の出力端子は、前記第２回路に電気的に接続され、
    　前記第１セルは、前記第１配線に電気的に接続され、
    　前記第１セルは、前記第１配線から流入された電流の量に応じた電位を保持する機能と、前記第１配線から、保持されている電位に応じた量の電流を流す機能と、を有する、半導体装置の動作方法であって、
    　第１ステップ乃至第３ステップと、第５ステップ乃至第８ステップと、を有し、
    　前記第１ステップは、前記制御回路が、前記第１回路に対して、第１データの値に応じた第１信号を送信する動作を有し、
    　前記第２ステップは、
    　前記第１回路が、前記第１信号を取得することで前記第１信号に応じた量の第１電流を生成して、前記第１電流を前記第１配線に出力する動作と、
    　前記第１配線から前記第１セルに前記第１電流が流れることで、前記第１セルが前記第１電流の量に応じた第１電位を保持する動作と、を有し、
    　前記第３ステップは、
    　前記第１セルが、前記第１配線から、前記第１電位に応じた量の第２電流を流す動作と、
    　前記変換回路が、前記変換回路の入力端子に電気的に接続されている、前記第１配線に流れる前記第２電流を参照して、前記変換回路の出力端子から前記第２電流の量に応じた第２信号を出力する動作と、を有し、
    　前記第７ステップは、
    　前記制御回路が、前記第２回路に前記第１データの値に応じた信号を送信する動作と、
    　前記第２回路が、前記変換回路から取得した前記第２信号に応じた値と、前記制御回路から取得した前記第１データの値と、の差分値を演算して、前記制御回路に前記差分値を送信する動作と、を有し、
    　前記第８ステップは、
    　前記第２回路が、制御回路から基準値を取得して、前記差分値が前記基準値よりも小さい場合には動作を終了し、前記差分値が前記基準値よりも大きい場合には前記第５ステップに移行する動作と、を有し、
    　前記第５ステップは、制御回路が、前回送信された前記第１信号の値に前記差分値を加えた更新値を生成する動作を有し、
    　前記第６ステップは、
    　制御回路が、前記第１回路に対して、前記第１データの値から前記更新値に変更した前記第１信号を送信する動作と、
    　前記第２ステップに移行する動作と、を有する、
    　半導体装置の動作方法。
  4. 　請求項３において、
    　前記第２回路は、減算器と、比較器と、を有する、
    　半導体装置の動作方法。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第１セルは、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、
    　前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのゲートに電気的に接続され、
    　前記第２トランジスタのソース又はドレインの一方は、前記第３トランジスタのソース又はドレインの一方に電気的に接続され、
    　前記第１トランジスタのソース又はドレインの他方は、前記第３トランジスタのソース又はドレインの他方に電気的に接続され、
    　前記容量の第１端子は、前記第１トランジスタのソース又はドレインの一方に電気的に接続され、
    　前記第１配線は、前記第１トランジスタのソース又はドレインの他方に電気的に接続されている、
    　半導体装置の動作方法。
PCT/IB2023/050612 2022-02-07 2023-01-25 半導体装置の動作方法 WO2023148580A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022017268 2022-02-07
JP2022-017268 2022-08-12

Publications (1)

Publication Number Publication Date
WO2023148580A1 true WO2023148580A1 (ja) 2023-08-10

Family

ID=87553194

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/050612 WO2023148580A1 (ja) 2022-02-07 2023-01-25 半導体装置の動作方法

Country Status (1)

Country Link
WO (1) WO2023148580A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013534677A (ja) * 2010-07-07 2013-09-05 クゥアルコム・インコーポレイテッド 生物規範型ネットワークのための伝達及びシナプス訓練方法及びハードウェア
JP2019003546A (ja) * 2017-06-19 2019-01-10 株式会社デンソー 多層ニューラルネットワークのニューロンの出力レベル調整方法
JP2019046375A (ja) * 2017-09-06 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013534677A (ja) * 2010-07-07 2013-09-05 クゥアルコム・インコーポレイテッド 生物規範型ネットワークのための伝達及びシナプス訓練方法及びハードウェア
JP2019003546A (ja) * 2017-06-19 2019-01-10 株式会社デンソー 多層ニューラルネットワークのニューロンの出力レベル調整方法
JP2019046375A (ja) * 2017-09-06 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器

Similar Documents

Publication Publication Date Title
WO2023148580A1 (ja) 半導体装置の動作方法
WO2021229373A1 (ja) 半導体装置、及び電子機器
WO2023144653A1 (ja) 記憶装置
WO2023144652A1 (ja) 記憶装置
WO2024042404A1 (ja) 半導体装置
WO2023148571A1 (ja) 半導体装置
WO2023199181A1 (ja) 積層体の作製方法、及び半導体装置の作製方法
WO2023156877A1 (ja) 半導体装置
WO2024134407A1 (ja) 半導体装置
WO2022029534A1 (ja) 半導体装置の駆動方法
WO2023152588A1 (ja) 半導体装置
WO2022084782A1 (ja) 半導体装置、及び電子機器
WO2022064303A1 (ja) 半導体装置、及び電子機器
WO2023180859A1 (ja) 半導体装置及び半導体装置の作製方法
WO2023152586A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2022064309A1 (ja) 半導体装置、及び電子機器
WO2023156883A1 (ja) 半導体装置、及び半導体装置の作製方法
JP7514240B2 (ja) 記憶装置、半導体装置、及び電子機器
US12033694B2 (en) Semiconductor device and electronic device
WO2023175422A1 (ja) 半導体装置
WO2022058838A1 (ja) 半導体装置、および電子機器
WO2023156869A1 (ja) 半導体装置
WO2023209486A1 (ja) 半導体装置、及び記憶装置
US20230274779A1 (en) Semiconductor device and electronic device
WO2023187544A1 (ja) 半導体装置、記憶装置、及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23749397

Country of ref document: EP

Kind code of ref document: A1