以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流をいう場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することをいう場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、所定の範囲内のVgsにおけるオフ状態、又は、十分に低減されたオフ電流が得られるVgsにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−13Aであり、Vgsが−0.5Vにおけるドレイン電流が1×10−19Aであり、Vgsが−0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおいて、又は、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下であるから、当該トランジスタのオフ電流は1×10−19A以下である、という場合がある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10−22A以下である、という場合がある。
また、本明細書等では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、又は125℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、又は20Vにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流をいう場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。ただし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
(実施の形態1)
本実施の形態では、ニューラルネットワークの機能を有する半導体装置について、図1乃至図14を用いて説明する。
図1は、半導体装置100がニューラルネットワークとして機能するときの構成を説明するブロック図である。
図1では、代表的なニューラルネットワークとして3層(入力層102a、中間層102b、及び出力層102c)で構成された例を示している。それぞれの層は、パーセプトロンと言い換えてもよい。ニューラルネットワークは、さらに、出力回路108と、フィードバック回路109とを有している。
入力層102aは、メモリセルアレイ103aと、出力回路104aとを有し、中間層102bは、メモリセルアレイ103bと、出力回路104bとを有し、出力層102cはメモリセルアレイ103cと、出力回路104cとを有している。
図1では、パーセプトロンが3つのニューロンを有した例を示しているが、ニューロンの数は3つに限定されない。パーセプトロンはm個のニューロンを有することができる。また、それぞれのパーセプトロンが、異なる数のニューロンを有した構成でもよい。またパーセプトロンの階層は、入力層102a、中間層102b、及び出力層102cに限定されない。中間層102bは複数の階層で構成されてもよい。例えば、パーセプトロンは、1以上s以下の階層を有することができる。以降では、それぞれのパーセプトロンを、入力層102a、中間層102b、及び出力層102cと言い換えて説明をする。mは、1以上の整数であり、sは2以上の整数である。
入力層102aには、中間層102bが電気的に接続され、中間層102bには、出力層102cが電気的に接続され、出力層102cには出力回路108が電気的に接続されている。フィードバック回路109には、入力層102a、中間層102b、及び出力層102cが有する出力回路104a乃至出力回路104cが電気的に接続されている。
パーセプトロンを説明するために、入力層102a、中間層102b、及び出力層102cについて説明する。パーセプトロンは、複数のニューロンと、出力回路と、を有し、ニューロンは、シナプス回路を有し、シナプス回路は、複数の乗算回路を有し、乗算回路は、メモリセルを有している。
メモリセルには、重み係数を記憶することができ、乗算回路は、メモリセルが記憶する重み係数と、メモリセルに与えられる入力データとを乗算することができる。
入力層102aは、ニューロンNP1乃至ニューロンNP3を有している。一例としてニューロンNP1について説明する。ニューロンNP1は、入力データXin[j]を第1の信号として第1の出力回路に出力することができる。このとき、入力データXin[j]に、重み係数と乗算して第1の信号を生成してもよい。出力回路104aは、入力インピーダンスが高い第1の信号を出力インピーダンスが低い第2の信号に変換することができる。出力回路104aは、第2の信号を中間層102bのニューロンNQ1乃至ニューロンNQ3と、フィードバック回路109と、に出力することができる。jは、ニューロンの番号を示す変数であり、1以上m以下の整数である。
次に中間層102bは、ニューロンNQ1乃至ニューロンNQ3を有している。一例としてニューロンNQ1について説明する。ニューロンNQ1が有するシナプス回路は、乗算回路が有するメモリセルに保存されている重み係数と、ニューロンNP1から与えられる第2の信号との演算結果を第3の信号として出力回路104bに出力することができる。このとき第3の信号には、ニューロンNP2と重み係数の演算結果と、ニューロンNP3と重み係数の演算結果とが加算されることが好ましい。出力回路104bは、入力インピーダンスが高い第3の信号を出力インピーダンスが低い第4の信号に変換することができる。出力回路104bは、第4の信号を中間層102bのニューロンNR1乃至ニューロンNR3と、フィードバック回路109と、に出力することができる。
次に出力層102cは、ニューロンNR1乃至ニューロンNR3を有している。一例としてニューロンNR1について説明する。ニューロンNR1が有するシナプス回路は、乗算回路が有するメモリセルに保存されている重み係数と、ニューロンNQ1から与えられる第4の信号との演算結果を第5の信号として出力回路104cに出力することができる。このとき第5の信号には、ニューロンNQ2と重み係数の演算結果と、ニューロンNQ3と重み係数の演算結果とが加算されることが好ましい。出力回路104cは、入力インピーダンスが高い第5の信号を低い出力インピーダンスの第6の信号に変換することができる。出力回路104cは、第6の信号を出力回路108と、フィードバック回路109と、に出力することができる。出力回路108は、比較回路を有し、比較回路によって判定された結果は、図示していないが電子機器が有する制御回路又はプロセッサによって使用される。
メモリセルに保存されている重み係数には、それぞれ異なる重み係数が設定されることが好ましい。又は、メモリセルに保存されている重み係数には、同じ重み係数が設定されてもよい。
図2では、図1で示したニューラルネットワークが機能する半導体装置100について説明する。
図2は、メモリセルアレイ101、スキャンドライバ回路105、ウエイトドライバ回路106、データドライバ回路107、出力回路108、フィードバック回路109とを有している。メモリセルアレイ101は、入力層102a、中間層102b、及び出力層102cを有している。入力層102aは、メモリセルアレイ103aと、出力回路104aとを有している。中間層102bは、メモリセルアレイ103bと、出力回路104bとを有している。出力層102cは、メモリセルアレイ103cと、出力回路104cとを有している。
メモリセルアレイ103a、メモリセルアレイ103b、及びメモリセルアレイ103cは、複数のニューロンを有し、それぞれのニューロンは、シナプス回路を有し、シナプス回路は、複数の乗算回路を有し、それぞれの乗算回路はメモリセルを有している。
メモリセルアレイ103a、メモリセルアレイ103b、及びメモリセルアレイ103cが有するメモリセルには、スキャンドライバ回路105によって選択されることでウエイトドライバ回路106から重み係数が電圧値として与えられる。重み係数は、メモリセルに保存される。またメモリセルアレイ103aには、データドライバ回路107から入力データが与えられる。つまり入力層102aが有する
重み係数が保存されたメモリセルは、入力データが与えられることで重み係数と、入力データが乗算される。入力層102aが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第1の信号を生成する。第1の信号は、出力回路104aに出力される。
第1の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路104aは、第1の信号を第1の信号よりも出力インピーダンスが低い第2の信号に変換することができる。第2の信号は、メモリセルアレイ103bの入力信号として与えられ、さらに、フィードバック回路109に出力される。
メモリセルアレイ103bの重み係数が保存されたメモリセルは、第2の信号が与えられることで重み係数と、第2の信号が乗算される。中間層102bが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第3の信号を生成する。第3の信号は、出力回路104bに出力される。
第3の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路104bは、第3の信号を第3の信号よりも出力インピーダンスが低い第4の信号に変換することができる。第4の信号は、メモリセルアレイ103bの入力信号として与えられ、さらに、フィードバック回路109に出力される。
メモリセルアレイ103cの重み係数が保存されたメモリセルは、第4の信号が与えられることで重み係数と、第4の信号が乗算される。出力層102cが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第5の信号を生成する。第5の信号は、出力回路104cに出力される。
第5の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路104cは、第5の信号を第5の信号よりも出力インピーダンスが低い第6の信号に変換することができる。第6の信号は、出力回路108に与えられ、さらに、フィードバック回路109に出力される。
フィードバック回路109は、入力された第2の信号、第4の信号、及び第6の信号をモニタ信号として出力することができる。信号線MDDには、アナログ信号でモニタ信号を出力し、信号線MDDには、デジタル信号が出力される。さらに、フィードバック回路109は、第2の信号を信号線FFBDに与えることができる。第2の信号は、信号線FFBDを介して出力回路104b又は出力回路104cのいずれかに与えることができる。又は、フィードバック回路109は、第4の信号を信号線FFBDに与えることができる。第4の信号は、信号線FFBDを介して出力回路104a又は出力回路104cのいずれかに与えることができる。又は、フィードバック回路109は、第6の信号を信号線FFBDに与えることができる。第6の信号は、信号線FFBDを介して出力回路104a又は出力回路104bのいずれかに与えることができる。
図3では、さらに詳しく半導体装置100について説明する。
図3では、さらに、半導体装置100が、タイミング制御回路110を有している。またスキャンドライバ回路105は、第1のスキャン回路105aと、第2のスキャン回路105bと、第3のスキャン回路105cとを有している。ウエイトドライバ回路106は、ラッチ回路106aと、デジタルアナログ変換回路106bと、ソースフォロワ回路106cとを有している。データドライバ回路107は、ラッチ回路107aと、デジタルアナログ変換回路107bと、ソースフォロワ回路107cとを有している。フィードバック回路109は、選択回路109aと、選択回路109bと、増幅回路109cと、アナログデジタル変換回路109dと、増幅回路109eと、増幅回路109fとを有している。
スキャン回路105aは、シフトレジスタ回路によって構成されることが好ましい。したがってスキャン回路105aは、メモリセルアレイ103aが有する信号線WWに走査信号を与えることができる。スキャン回路105bは、メモリセルアレイ103bが有する信号線WWに走査信号を与えることができる。スキャン回路105cは、メモリセルアレイ103cが有する信号線WWに走査信号を与えることができる。走査線WWについては、図7で詳細な説明をする。
タイミング制御回路110は、スキャンドライバ回路105にクロック信号CKと、スタートパルスSPを与えることができる。スキャン回路105aにスタートパルスSPが与えられたときは、順にスキャン回路105a、スキャン回路105b、スキャン回路105cが駆動され、メモリセルアレイ103a乃至メモリセルアレイ103cの信号線WWには、順に走査信号が与えられる。したがって、メモリセルアレイ103a乃至メモリセルアレイ103cが有するメモリセルには、異なる重みデータを与えることができる。
スキャン回路105a、スキャン回路105b、及びスキャン回路105cに同時にスタートパルスSPが与えられたときは、メモリセルアレイ103a乃至メモリセルアレイ103cの信号線WWに対して同時に走査信号が与えられる。したがって、ウエイトドライバ回路106によって、重み係数は、メモリセルアレイ103a、メモリセルアレイ103b、及びメモリセルアレイ103cが有するメモリセルには、同じ重み係数が与えられる。
上述したスキャンドライバ回路105とは異なる構成を用いてもよい。図示していないが、スキャンドライバ回路105は、デコーダ回路を用いてもよい。スキャンドライバ回路105にデコーダ回路を用いるときは、アドレス信号と、イネーブル信号を与えることが好ましい。指定されたメモリセルの重み係数を更新するときは、デコーダ回路を用いることが好ましい。重み係数を必要に応じて更新することができるため、更新に要する時間を少なくすることができる。
ウエイトドライバ回路106は、スキャンドライバ回路105に同期して、重み係数をメモリセルに与えることが好ましい。したがって、スキャンドライバ回路105と同じクロック信号CKをラッチ回路106aと、デジタルアナログ変換回路106bとに与えることが好ましい。ソースフォロワ回路106cは、出力インピーダンスを低くすることができるため、メモリセルアレイ101に与える重み係数の電圧値をより正確に書き込むことができる。
データドライバ回路107は、メモリセルアレイ103aに与える入力データをラッチ回路107aに保持することができる。ラッチ回路107aに入力データが保持されることによって、デジタルアナログ変換回路107bは、入力データをアナログ信号に変換する時間を確保することができる。アナログ信号に変換された入力データは、ソースフォロワ回路107cによって、出力インピーダンスを低くすることができるため、メモリセルアレイ103aに与える入力データの電圧値をより正確に書き込むことができる。
フィードバック回路109が有する選択回路109aは、出力回路104aが出力する第2の信号、出力回路104bが出力する第4の信号、出力回路104cが出力する第6の信号をのいずれか一を選択し、信号sdataとして出力する。信号sdataは、選択回路109b、アナログデジタル変換回路109d、又は増幅回路109fに与えられる。
選択回路109bに与えられた信号sdataは、出力回路104a、出力回路104b、又は出力回路104cのいずれか一に増幅回路109cを介して信号線FFBDに与えることができる。
また、アナログデジタル変換回路109dに与えられた信号sdataは、デジタル変換され増幅回路109eを介して信号線MDDにデジタル信号で出力される。また、増幅回路109fに与えられた信号sdataは、信号線MADにアナログ信号で出力される。
また、メモリセルに重み係数及び入力データに初期化電位を与えることで、出力回路104aは、第1の補正データを生成することができる。また、出力回路104bは、第2の補正データを生成することができる。また、出力回路104cは、第3の補正データを生成することができる。初期化電圧には、0Vを与えることが好ましいが、必ずしも0Vに限定はされない。
よって出力回路104aは、フィードバック回路109から第1の補正データが与えられることで第2の出力信号を補正することができる。また、出力回路104bは、フィードバック回路109から第2の補正データが与えられることで第4の出力信号を補正することができる。また、出力回路104cは、フィードバック回路109から第3の補正データが与えられることで第6の出力信号を補正することができる。
また、フィードバック回路109は、入力された第2の信号を信号線FFBDに与えることができる。第2の信号は、信号線FFBDを介して出力回路104b又は出力回路104cのいずれかに与えることができる。つまり、第2の信号は、フィードフォワード信号として用いることができる。
また、フィードバック回路109は、第4の信号を信号線FFBDに与えることができる。第4の信号は、信号線FFBDを介して出力回路104a又は出力回路104cのいずれかに与えることができる。出力回路104aに第4の信号を与えるときは、フィードバック信号として用いることができ、出力回路104cに第4の信号を与えるときは、フィードフォワード信号として用いることができる。
また、フィードバック回路109は、入力された第6の信号を信号線FFBDに与えることができる。第6の信号は、信号線FFBDを介して出力回路104a又は出力回路104bのいずれかに与えることができる。つまり、第6の信号は、フィードバック信号として用いることができる。
なお、フィードバック回路109を有することで、演算処理に時間展開可能なフィードバック機能を加えることができる。例えば、再帰型ニューラルネットワーク(RNN)、又はニューラルネットワークとして、Long Short‐Term Memory(LSTM:長・短期記憶)と呼ばれる機械学習のアルゴリズムに用いることができる。
図4では、パーセプトロンを説明するために、メモリセルアレイ101を用いて説明する。メモリセルアレイ101は、多層のパーセプトロンを有することができるが、一例として入力層102aについて説明する。入力層102aは、メモリセルアレイ103aと、出力回路104aと、電流源回路30とを有している。メモリセルアレイ103aは、複数のシナプス回路23aを有し、出力回路104aは、複数の活性化関数回路24aを有している。電流源回路30は、それぞれのパーセプトロンに配置されることが好ましい。よって、ニューロンは、シナプス回路23a及び活性化関数回路24aによって構成されている。
メモリセルアレイ103aは、信号線WD[j]、信号線WW[i]、信号線SL[j]、信号線RW[i]、及び配線COMと、複数のメモリセルMCを有している。メモリセルMCは、トランジスタ41、トランジスタ42、及び容量素子51を有している。説明を簡便化するために、図3では、一例としてメモリセルMC[i、j]乃至メモリセルMC[i+2、j+2]を用いて説明する。
メモリセルMCは、信号線WD[j]、信号線WW[i]、信号線SL[j]、信号線RW[i]、及び配線COMとが電気的に接続されている。トランジスタ41のゲートは、信号線WWと電気的に接続されている。トランジスタ41のソース又はドレインの一方は、信号線WDと電気的に接続されている。トランジスタ41のソース又はドレインの他方は、トランジスタ42のゲートと、容量素子51の電極の一方と、が電気的に接続されている。トランジスタ42のソース又はドレインの一方は、信号線SLと電気的に接続されている。トランジスタ42のソース又はドレインの他方は、配線COMと電気的に接続されている。容量素子51の電極の他方は、信号線RWと電気的に接続されている。ノードFN1は、トランジスタ42のゲートと、トランジスタ41のソース又はドレインの他方、及び容量素子51の電極の一方が接続されることで形成されている。
メモリセルMCは、ノードFN1に重み係数を記憶することができる。重み係数は、アナログ信号で与えられるため重み電位として表すことができる。信号線RWは、アナログ信号の入力信号が与えられる。よって、容量素子51は、容量素子51の電極の他方に入力信号が与えられる。ノードFN1は、重み電位に容量素子51を介して入力信号が加えられることで第1の電位に変化する。よって、トランジスタ42のゲートには、第1の電位が与えられる。トランジスタ42は、トランジスタ42のゲートに与える第1の電位を変化させることでトランジスタ42のコンダクタンスに応じた電流を流すことができる。つまり、トランジスタ42は、入力信号に重み係数を乗算し前記第1の電流に変換することができる。従って乗算された結果は、第1の電流として出力される。配線COMには、シナプス回路23aで使用する一番低い電位を与えることが好ましい。トランジスタ42に流れる電流は、配線COMに吸い込まれる方向に流れることが好ましい。
シナプス回路23aは、電流源回路30と電気的に接続されている。電流源回路30は、メモリユニット23bが有している複数のメモリセルMREFを用いて電流IREFを生成することができる。メモリセルMREFは、メモリセルMCと同じ構成であることが好ましい。電流IREFは、信号線SL[j]に電流を供給するときの基準電流になる。電流源回路30は、カレントミラー回路を有し、電流IREFを電流IR[j]にコピーすることができる。従って、信号線SL[j]には、電流IREFと同じ大きさの電流IR[j]を供給することができる。電流源回路30については、図5で詳細な説明をする。
活性化関数回路24aは、複数の第1の電流を加算し、第2の電位をランプ関数によって第3の電位に変換することができる。第3の電位は、次段のニューロン23が有する信号線RWに与えられる。活性化関数回路24aの詳細な説明は図6にて行う。
図5では、電流源回路30の詳細な説明をする。図5は、一例として電流源回路30の回路構成を示している。電流源回路30は、カレントミラー回路で構成されている。カレントミラー回路は、基準になるカレントミラー回路CMREFと、複数のカレントミラー回路CMによって構成されている。カレントミラー回路CMの数は、ニューロン23と同じ数が好ましい。カレントミラー回路CMREF及びカレントミラー回路CM[j]は、pチャネル型のトランジスタ59を有している。トランジスタ59は、同じ大きさのチャネル長、チャネル幅、電気特性を有していることが好ましい。電流源回路30は、信号線BJ[j]に同じ大きさの電流を流すことができればよく、図5で示した例のようにpチャネル型のトランジスタで構成されたカレントミラー回路に限定されない。
カレントミラー回路CMREF及びカレントミラー回路CM[j]が有するトランジスタ59のソースは、配線VDDと電気的に接続されている。トランジスタ59のゲートは、配線CMVと電気的に接続されている。トランジスタ59のドレインは、信号線SL[j]に電気的に接続されている。カレントミラー回路CMREFは、トランジスタ59のゲートとドレインとが電気的に接続されている。カレントミラー回路CMREFは、信号線SLREFを介してメモリセルMREFと電気的に接続されている。
信号線SLREFには、メモリセルMREFが有するトランジスタ42に流れる電流の和に等しい電流IREFが流れる。よって、カレントミラー回路CMREFの有するトランジスタ49のドレイン電位と、ゲート電位とが電流IREFによって決まる。カレントミラー回路CMREFの有するトランジスタ49のゲートに与えられた電位は、配線CMVを介してカレントミラー回路CMの有するトランジスタ49のゲートに与えられる。従って、電流IR[j]は、電流IREFと同じ大きさの電流が与えられる。
図6(A)では、活性化関数回路24aの詳細な説明をする。ニューラルネットワークでは、活性化関数回路のことをシグモイド関数と呼ばれることがある。活性化関数回路24aは、加算回路、第1のソースフォロワ回路、信号線RST、配線VDD、配線OBS、及び配線NB1を有している。加算回路は、容量素子25、容量素子26、トランジスタ27と、及び第1のノードND1を有している。第1のソースフォロワ回路は、トランジスタ46、トランジスタ47、及びトランジスタ48を有している。
まず、加算回路について説明する。容量素子25の電極の一方は、信号線SL[j]と電気的に接続され、容量素子25の電極の他方は、容量素子26の電極の一方と、トランジスタ27のソース又はドレインの一方と、トランジスタ48のゲートとが電気的に接続されている。容量素子26の電極の他方は、信号線FFBD[j]と電気的に接続されている。第1のノードND1は、容量素子25の電極の他方と、容量素子26の電極の一方と、トランジスタ27のソース又はドレインの一方と、トランジスタ48のゲートと接続されることで形成されている。
信号線SL[j]には、シナプス回路23aが有するメモリセルMCが出力する第1の電流が加算されることで生成された第2の電流が流れている。容量素子25は、第2の電流を第2の電位に変換することができる。第2の電位は、容量素子25を介して第1のノードND1に与えられる。第1のノードND1の電位が変化することで、トランジスタ48のゲートに与えられる電位が変化する。第1のノードND1には、信号線FFBD[j]に与えられたフィードバック信号が容量素子26を介して加えられてもよい。第2の電位は、第2の信号に相当する。トランジスタ27のゲートには、信号線RSTに与えられるリセット信号によって、第1のノードND1を初期化することができることが好ましい。
次に、第1のソースフォロワ回路について説明する。トランジスタ46のゲートは、配線NB1と電気的に接続されている。トランジスタ47のゲートは、配線OBSと電気的に接続されている。第1のノードND1は、トランジスタ48のゲートと電気的に接続されている。配線VDDは、トランジスタ47のソース又はドレインの一方と、トランジスタ48のソース又はドレインの一方と、が電気的に接続されている。トランジスタ46のソース又はドレインの一方は、トランジスタ47のソース又はドレインの他方と、トランジスタ48のソース又はドレインの他方と、出力端子ORY[j]とが電気的に接続されている。トランジスタ46のソース又はドレインの他方は、配線COMと電気的に接続されている。
活性化関数回路24aは、第2の電位をランプ関数によって第2の電位に変換することができる。トランジスタ46のゲートは、配線NB1によって固定電位が与えられている。従って、トランジスタ46は第2のソースフォロワ回路の定電流源として機能することができる。トランジスタ47のゲートは、配線OBSによって電圧VBSを与えられる。トランジスタ48のゲートには、第2の電位が与えられる。トランジスタ46、トランジスタ47、及びトランジスタ48は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。
ランプ関数は、第1の出力範囲と、第2の出力範囲と、を有している。第1の出力範囲は、トランジスタ47によって出力端子ORY[j]に固定電位が出力される。第2の出力範囲は、トランジスタ48によって出力端子ORY[j]に第2の電位が出力される。より正確には、第1の出力範囲では、電圧VBSよりトランジスタ47の閾値電圧だけ低い固定電位が出力端子ORY[j]に出力される。第2の出力範囲では、第2の電位よりトランジスタ48の閾値電圧だけ低い電位が出力端子ORY[j]に出力される。
つまり換言すると、活性化関数回路24aが有するランプ関数は、第2の電位が電圧VBSより小さいとに出力端子ORY[j]の出力電圧を固定することができる。また、第2の電位が電圧VBSより大きいときは、出力端子ORY[j]をトランジスタ48のゲートに与える第2の電位に応じた出力電圧に変化させることができる。
アナログ信号の演算は、素子の電気特性、又は配線などの時定数などの影響によってばらつくことがある。ただし、第1の出力範囲を有することで、ばらつきの影響を削減することができる。ランプ関数によって変換された第2の電位は、次段のニューロンの入力信号として信号線RWに与えられる。
図6(B)は、活性化関数回路24aの出力特性を示している。x軸は、活性化関数回路24aに入力信号として与えられる第2の電位を表している。説明のために、第2の電位を、電圧VSL[j]として図中に示している。y軸は、活性化関数回路24aの出力信号として出力端子ORY[j]与えられる電圧VRY[j]を表している。
図7には、図6とは異なる活性化関数回路24bを示している。活性化関数回路24bは、配線OBSと、トランジスタ47とを有さない点が図6(A)と異なっている。活性化関数回路24bは、ランプ関数を有さないため第2の電位が次段のニューロンの入力信号として信号線RWに与えられる。より正確なデータを用いて演算するときには、ランプ関数を有さないことが好ましい。
図8では、図4と異なるメモリセルアレイ101Aについて説明する。図8では、メモリセルアレイ101と異なる点について説明し、メモリセルアレイ101と重複する構成要素については説明を省略する。メモリセルアレイ101Aでは、出力回路104bの構成が異なっている。
出力回路104bは、列出力回路31と、オフセット電流回路32とを有している。列出力回路31は、電流電圧変換回路31aと、オフセット回路31bとを有している。
電流電圧変換回路31aは、信号線SL[j]に流れる第2の電流を第3の電位に変換することができる。第3の電位は、オフセット回路31bに与えられる。オフセット回路31bは、メモリセルMC[i,j]乃至メモリセルMC[i+2,j]に入力信号が与えられていないときを基準として、入力信号が与えられるときの第3の電位を記憶することができる。オフセット回路31bは、第3の電位から生成する第4の電位を第1の出力端子に出力する。
図9では、列出力回路31の詳細な説明をする。列出力回路31は、電流電圧変換回路31a、オフセット回路31b、信号線ER、配線OREF、配線OPR、信号線RST、及び配線NBを有している。
電流電圧変換回路31aは、電流電圧変換素子R1と、スイッチSWとを有している。スイッチの電極の一方は、信号線SLと電気的に接続され、スイッチSWの電極の他方は電流電圧変換素子R1の電極の一方と電気的に接続され、電流電圧変換素子R1の他方の電極は、配線OREFと電気的に接続されている。スイッチSWは、信号線ERによって制御される。電流電圧変換素子R1は、抵抗素子が好ましいが限定はされない。ダイオード、又は容量素子などを用いてもよい。またスイッチSWは、トランジスタを用いることが好ましいが限定はされない。ダイオードなどを用いてもよい。ただしダイオードを用いるときは、信号線ERによる制御を必要としない。
スイッチSWをオフ状態にすることで、オフセット電流回路32が信号線SLのオフセット電流をキャンセルする期間として用いることができる。また、スイッチSWをオン状態にすることで、電流電圧変換回路31aが信号線SLに与えられる電流を電流電圧変換素子R1によって電位に変換することができる。よって、スイッチSWは、電流を流す期間を制御し、消費電力を小さくすることができる。
電流電圧変換素子R1は、配線OREFに与えられる電位VREFを基準電位として第2の電流を第3の電位に変換することができる。ただし、電位VREFには、ノードFN1に与えられる重み電位と、信号線RWに与えられる入力信号とを考慮して最適な電位VREFを与えることができる。
電流電圧変換回路31aは、一つの抵抗素子で電流を電圧に変換する例を示したが、複数の抵抗素子とスイッチとを有した構成でもよい。複数の抵抗素子と、スイッチを有することで、電流電圧変換回路31aは、電流の大きさに応じた検出範囲を切り替えることができる。
例えば、配線OREFに与えられる電位VREFは、ノードFN1に正の重み電位又は負の重み電位が与えられても第1の電位が正の電位を示すように設定することが好ましい。従って、トランジスタ42に流れる第1の電流は、ノードFN1に正の重み電位または負の重み電位のいずれかが与えられても配線COMに吸い込まれることが好ましい。ただし、第1の電流が、正の重みのとき配線COMに吸い込まれ、負の重みのとき配線COMから供給するように電位VREFを設定してもよい。また、電流源回路30は、信号線SL[j]に与えるIR[j]が、第2の電流より大きいことが好ましい。
続いて、オフセット回路は31bについて説明する。オフセット回路は31bは、リセット回路、第2のソースフォロワ回路、容量素子53、及び第1の出力端子を有している。リセット回路は、容量素子52と、トランジスタ43とを有している。第2のソースフォロワ回路は、トランジスタ44と、トランジスタ45とを有している。
オフセット回路は31bは、配線OPR、信号線RST、及び配線NBが電気的に接続されている。容量素子52の電極の一方は、信号線SL[j]に電気的に接続されている。容量素子53の電極の一方は、信号線FFBDと電気的に接続されている。容量素子52の電極の他方は、容量素子53の電極の他方と、トランジスタ43のソース又はドレインのいずれか一方と、トランジスタ44のゲートとが電気的に接続されている。トランジスタ43のソース又はドレインの他方は、配線OPRに電気的に接続されている。トランジスタ44のソース又はドレインの一方は、配線VDDに電気的に接続されている。トランジスタ44のソース又はドレインの他方は、トランジスタ45のソース又はドレインの一方と、出力端子OPS[j]とが電気的に接続されている。トランジスタ45のソース又はドレインの他方は、配線COMと電気的に接続されている。トランジスタ45のゲートは、配線NB1と電気的に接続されている。ノードFN2は、容量素子52の電極の他方と、トランジスタ43のソース又はドレインの一方と、トランジスタ44のゲートが接続することによって形成されている。
配線OPRには、ノードFN2のリセット電位VPRが与えられる。リセット回路は、信号線RSTにデジタル信号“H”を与えることで、トランジスタ43をオン状態にすることができる。従って、ノードFN2は、電位VPRが与えられる。ノードFN2は、リセット電位VPRが与えられている第1の期間を有している。第1の期間は、信号線SL[j]がメモリセルMCに対して入力データが与えられていない状態であることが好ましい。
トランジスタ43がオフ状態になり、メモリセルMCには、信号線RWから入力信号が与えられる。容量素子52の電極の一方には、電流電圧変換回路31aが第2の電流から生成する第4の電位が与えられる。ノードFN2は、容量素子52による容量結合によって第4の電位に変化する。このとき、ノードFN2に生成された第4の電位には、容量素子53を介してフィードバック回路109からフィードバック信号が加えられてもよい。ノードFN2に与えられた第4の電位は、第2のソースフォロワ回路を構成するトランジスタ44のゲートに与えられる。トランジスタ45のゲートは、配線NB1によって固定電位が与えられている。従って、トランジスタ45は第2のソースフォロワ回路の定電流源として機能することができる。トランジスタ44及びトランジスタ45は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。
出力端子OPS[j]には、第2のソースフォロワ回路の出力が与えられる。従って、出力端子OPS[j]は、トランジスタ44のゲートに与えられた第4の電位からトランジスタ44の閾値電圧だけ低い電位が出力される。
図10では、オフセット電流回路32について説明する。オフセット電流回路32は、電流吸込み回路32a、電流供給回路32b、信号線ORM、信号線OSM、信号線ORP、信号線OSP、配線COM、及び配線VDDを有している。電流吸込み回路32aは、トランジスタ61、トランジスタ62、トランジスタ63、及び容量素子64を有し、電流供給回路32bは、トランジスタ65、トランジスタ66、トランジスタ67、及び容量素子68を有している。
信号線SL[j]に着目して説明をする。電流吸込み回路32a[j]、及び電流供給回路32b[j]は、図10で表示されていないが信号線SL[j]を介して電流源回路30、電流電圧変換回路31a[j]、オフセット回路31b[j]、及びメモリセルMC[i、j]乃至メモリセルMC[i+2、j]と電気的に接続されている。
信号線SL[j]は、トランジスタ61のソース又はドレインの一方と、トランジスタ65のソース又はドレインの一方とが電気的に接続されている。
トランジスタ61のソース又はドレインの一方は、さらに、トランジスタ62のソース及びドレインの一方と電気的に接続され、トランジスタ61のゲートは、容量素子64の電極の一方と、トランジスタ62のソース又はドレインの他方と、トランジスタ63のソース又はドレインの一方とが電気的に接続され、トランジスタ63のソース又はドレインの他方は、配線COMと、トランジスタ61のソース又はドレインの他方と、容量素子64の電極の他方とが電気的に接続され、トランジスタ62のゲートは、配線OSPと電気的に接続され、トランジスタ63のゲートは、配線ORPと電気的に接続されている。
トランジスタ65のソース又はドレインの一方は、さらに、トランジスタ66のソース及びドレインの一方と電気的に接続され、トランジスタ65のゲートは、容量素子68の電極の一方と、トランジスタ66のソース又はドレインの他方と、トランジスタ67のソース又はドレインの一方とが電気的に接続され、トランジスタ67のソース又はドレインの他方は、配線VDDと、トランジスタ65のソース又はドレインの他方と、容量素子68の電極の他方とが電気的に接続され、トランジスタ66のゲートは、配線OSMと電気的に接続され、トランジスタ67のゲートは、配線ORMと電気的に接続されている。
信号線RWには、初期電位が与えられ、さらに、メモリセルMC[i、j]乃至メモリセルMC[i+2、j]のノードFN1には、それぞれ異なる重み係数が重み電位として与えられる。よって、トランジスタ42には、ノードFN1に与えられた重み電位の大きさによって電流が流れる。信号線RWが初期電位のとき、トランジスタ42が重み電位の大きさによって流す電流をオフセット電流とすることができる。ただし、オフセット電流とは、メモリセルMC[i、j]乃至メモリセルMC[i+2、j]のトランジスタ42にそれぞれに流れる電流の合計電流を示している。
シナプス回路23aは、それぞれの入力信号に重み係数を乗算し、乗算結果を加算することで変化量を判断する。そのため、重み係数が設定されることによって発生するオフセット成分は、キャンセルされることが好ましい。
続いて、オフセット成分をキャンセルする方法について説明する。まず、信号線SL[j]には、電流源回路30が有するカレントミラー回路から基準電流が与えられている。重み係数が与えられず、メモリセルMCのトランジスタ42がオフセット電流を流さなないとき、信号線SL[j]には、電流電圧変換回路31a[j]によって基準電位が生成される。しかし、重み係数がそれぞれのメモリセルMCに与えられると、オフセット電流がトランジスタ42に流れ、信号線SL[j]は、電流電圧変換回路31a[j]によって生成される電圧の大きさが変化する。
従って、シナプス回路23aは、メモリセルMCに重み係数を設定した後、重み係数によって発生するオフセット電流をキャンセルことが好ましい。重み係数は、正の重み係数、又は負の重み係数を取ることができる。従って、重み係数によらず、基準電流を維持するためには、電流吸込み回路32a[j]がオフセット電流をキャンセルするための電流を吸い込むことができ、もしくは、電流供給回路32b[j]がオフセット電流をキャンセルするための電流を供給できることが好ましい。
まず、電流吸込み回路32a[j]がオフセット電流をキャンセルするために電流を吸い込む方法について説明する。トランジスタ63は、信号線ORPにデジタル信号“H”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ63を介して配線COMの電位で初期化される。
続いてトランジスタ63をオフ状態にしたのち、トランジスタ62は、信号線OSPにデジタル信号“H”の信号が与えられるとオン状態になる。従って、信号線SL[j]に流れるオフセット電流は、容量素子64に与えられ、トランジスタ61と、容量素子64はソースフォロワ回路を形成する。トランジスタ61が流す電流と、オフセット電流とが均衡を得ると容量素子64の電位が安定化する。トランジスタ61は、nチャネル型トランジスタであることが好ましい。続いてトランジスタ62をオフ状態にし、容量素子64にオフセット電流に応じたオフセットキャンセル電位を保持することができる。
次に、電流供給回路32b[j]がオフセット電流をキャンセルするために電流を供給する方法について説明する。トランジスタ67は、信号線ORMにデジタル信号“H”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ67を介して配線VDDの電位で初期化される。
続いてトランジスタ67をオフ状態にしたのち、トランジスタ66は、信号線OSMにデジタル信号“H”の信号が与えられるとオン状態になる。従って、信号線SL[j]に流れるオフセット電流は、容量素子68に与えられ、トランジスタ65と、容量素子68はソースフォロワ回路を形成する。トランジスタ65が流す電流と、オフセット電流とが均衡を得ると容量素子68の電位が安定化する。トランジスタ65は、pチャネル型トランジスタであることが好ましい。続いてトランジスタ626オフ状態にし、容量素子68にオフセット電流に応じたオフセットキャンセル電位を保持することができる。
電流吸込み回路32a[j]、及び電流供給回路32b[j]は、異なるタイミングでオフセット電流のキャンセル動作をすることが好ましい。
また、オフセット電流のキャンセル動作期間は、電流電圧変換回路31a[j]のスイッチSWがオフ状態であることが好ましい。電流電圧変換素子R1にオフセット電流を流さないことで、電流電圧変換素子R1による変換誤差の影響を抑えることができる。
もしくは、オフセット電流のキャンセル動作期間は、電流電圧変換回路31a[j]のスイッチSWがオン状態であってもよい。オフセット電流を電流電圧変換素子R1にも流すことで、電流電圧変換素子R1の影響を含んだオフセット補正をすることができる。
さらに、積和演算処理を停止している期間は、スイッチSWをオフ状態にすることで電流電圧変換素子R1が消費する電力を削減することができる。
図11では、図10と異なるオフセット電流回路32について説明する。電流吸込み回路32c[j]は、電流吸込み回路32a[j]と異なり、トランジスタ63と、信号線ORPと、を有しない。よって、容量素子64は、配線COMによって与えられる電位で初期化されない。また、電流供給回路32d[j]は、電流供給回路32b[j]と異なり、トランジスタ67と、信号線ORMと、を有しない。よって、容量素子68は、配線VDDによって与えられる電位で初期化されない。
よってオフセット電流回路32は、信号線の数を削減でき、さらに使用するトランジスタの数を削減できるため実装面積を小さくすることができる。さらに、初期化する時間を削減できるため処理速度を向上させることができる。
図12では、図6(A)と異なる活性化関数回路24cについて説明する。図6(A)の活性化関数回路24aと異なる点は、出力端子OPS[j]がトランジスタ48のゲートと電気的に接続されている。第1のソースフォロワについては、前述の第1のソースフォロワを参照できるため、詳細を省略する。
図13では、半導体装置100の動作をタイミングチャートで示す。図14で示すタイミングチャートでは、図10のオフセット電流回路32を用いた動作を説明する。また、説明を簡便化するために、図14では、メモリセルMC[i,j]乃至メモリセルMC[i+1,j+1]、メモリセルMREF[i]、及びメモリセルMREF[i+1]の動作について説明する。
時刻T01乃至時刻T04の期間では、メモリセルMCにアナログ信号を格納するステップである。
また、時刻T05から時刻T10の期間では、オフセット電流回路32にオフセットキャンセル電位を設定するステップである。
時刻T11乃至時刻T12の期間では、列出力回路31のオフセット回路31bにリセット電位を設定するステップである。
時刻T13乃至時刻T14の期間では、多層パーセプトロンの各階層の積和演算及び活性化関数の処理を実行し、多層ニューラルネットワークの出力を取得するステップである。
時刻T01から時刻T02の期間について説明する。信号線WDREFには、アナログ信号WSTの電位が与えられる。また、信号線WD[j]には、アナログ信号WST−VWX[i,j]の電位が与えられる。また、信号線WD[j+1]には、アナログ信号WST−VWX[i,j+1]の電位が与えられる。また、信号線RW[i]及び信号線RW[i+1]には、アナログ信号VXSTが基準電位として与えられる。よって、メモリセルMC[i,j]に与えられるアナログ信号VWX[i,j]、及びメモリセルMC[i,j+1]に与えられるアナログ信号VWX[i,j+1]は、それぞれ異なる重み係数を示している。
信号線WW[i]には、デジタル信号“H”が与えられ、信号線WW[i+1]には、デジタル信号“L”が与えられる。また、信号線ERには、デジタル信号“L”が与えられ、信号線RST[i]には、デジタル信号“H”が与えられる。
よって、ノードFNREF[i]には、アナログ信号WSTの電位が保持される。また、ノードFN1[i,j]には、アナログ信号WST−VWX[i,j]の電位が保持される。また、ノードFN1[i,j+1]には、アナログ信号WST−VWX[i,j+1]の電位が保持される。
メモリセルMC[i,j]が有するトランジスタ42には、ノードFN1[i,j]に与えられたアナログ信号WST−VWX[i,j]の電位に応じたオフセット電流が流れる。また、メモリセルMC[i,j+1]が有するトランジスタ42には、ノードFN1[i,j+1]に与えられたアナログ信号WST−VWX[i,j+1]の電位によってオフセット電流が流れる。
時刻T03から時刻T04の期間について説明する。信号線WW[i]には、デジタル信号“L”が与えられる。また、信号線WW[i+1]には、デジタル信号“H”が与えられる。また、信号線WD[j]には、アナログ信号WST−VWX[i+1,j]が与えられる。また、信号線WD[j+1]には、アナログ信号WST−VWX[i+1,j+1]が与えられる。また、信号線WDREFには、アナログ信号WSTが与えられる。よって、メモリセルMC[i+1,j]に与えられるアナログ信号VWX[i+1,j]、及びメモリセルMC[i+1,j+1]に与えられるアナログ信号VWX[i+1,j+1]は、それぞれ異なる重み係数を示している。
よって、ノードFNREF[i+1]には、アナログ信号WSTの電位が保持される。ノードFN1[i+1,j]には、アナログ信号WST−VWX[i+1,j]の電位が保持される。ノードFN1[i+1,j+1]には、アナログ信号WST−VWX[i+1,j+1]の電位が保持される。
従って、信号線SL[j]には、メモリセルMC[i,j]と、メモリセルMC[i+1,j]と、が有するそれぞれのトランジスタ42に流れる電流の和がオフセット電流として流れる。また、信号線SL[j+1]には、メモリセルMC[i,j+1]と、メモリセルMC[i+1,j+1]と、が有するそれぞれのトランジスタ42に流れる電流の和がオフセット電流として流れる。
時刻T05から時刻T06の期間について説明する。ここでは、説明を簡便化するために信号線SL[j]と電気的に接続されたオフセット電流回路32[j]に着目して説明する。
電流吸込み回路32a[j]は、信号線ORPにデジタル信号“H”が与えられると配線COMに与えられた電位で初期化される。また、電流供給回路32b[j]は、信号線ORMにデジタル信号“H”が与えられると配線VDDに与えられた電位で初期化される。
時刻T07から時刻T08の期間について説明する。まず、電流供給回路32b[j]によってオフセット電流をキャンセルする。図13では、オフセット電流として示している。信号線SL[j]には、重み係数によって発生したオフセット電流が流れている。信号線SL[j]には、電流源回路30が有するカレントミラー回路から供給される基準電流が流れることが好ましい。したがって、オフセット電流をキャンセルするための電流が、電流供給回路32b[j]から供給される。
時刻T09から時刻T10の期間について説明する。続いて、電流吸込み回路32a[j]によってオフセット電流をキャンセルする。信号線SL[j]には、重み係数によって発生したオフセット電流が流れている。信号線SL[j]には、電流源回路30が有するカレントミラー回路から供給される基準電流が流れることが好ましい。したがって、オフセット電流をキャンセルするための電流が、電流吸込み回路32a[j]に吸い込まれる。図13のタイミングチャートで示しているオフセット電流IOF[j]は、電流吸込み回路32a[j]及び電流供給回路32b[j]に流れるオフセット電流を示している。
時刻T11から時刻T12の期間について説明する。スイッチSWは、信号線ERにデジタル信号“H”が与えられるとオン状態になる。信号線SL[j]には、重み係数によって発生したオフセット電流がキャンセルされた電流が出力されている。電流電圧変換素子R1は、信号線SL[j]に流れる電流を基準電位に変換する。このとき、信号RSTによってノードFN2には、配線OPRを介してリセット電位VPRが与えられている。よって、オフセット回路31bが有する容量素子52には、ノードFN2[j]に与えられたリセット電位VPRを基準とした基準電位を保持することができる。
時刻T12から時刻T13の期間について説明する。ノードFN2[j]は、信号線RSTにデジタル信号“L”を与えることでフローティングノードになる。従って、ノードFN2[j]は、信号線SL[j]の電位の変化を検知することができる。
時刻T13から時刻T14の期間について説明する。信号線SL[j]に着目して説明をする。メモリセルMC[i,j]には、信号線RW[i]を介して入力データ電位が与えられる。ノードFN1[i,j]は、ノードFN1[i,j]に保持されているアナログ信号WST−VWX[i,j]に容量素子51を介して入力データ電位を加えることができる。よって、トランジスタ42のゲートには、アナログ信号WST−VWX[i,j]に入力データ電位が加えた電位が与えられる。従って、トランジスタ42は、トランジスタ42のコンダクタンスを用いて入力データ電位と重み電位とを乗算し、乗算結果を第1の電流に変換することができる。さらに、メモリセルMC[i+1,j]は、信号線RW[i+1]によって入力データ電位が与えられ、入力データ電位と重み電位とを乗算することができる。
信号線SL[j]には、メモリセルMC[i,j]及びメモリセルMC[i+1,j]で乗算される第1の電流が出力する、第2の電流は、それぞれの第1の電流を加算することで生成される。第2の電流は、電流電圧変換素子R1によって第3の電位に変換され、オフセット回路31bの容量素子52を介してノードFN2[j]に与えられる。よってノードFN2[j]が検出する第4の電位は、オフセット回路31bが有するソースフォロワ回路によって、第4の電位からトランジスタ44の閾値電圧だけ低い電位が出力端子OPSに出力される。
オフセット電流回路32は、積和演算結果が重み電位によって生成されるオフセット電流をキャンセルすることで、演算結果が重み電位によって検出範囲から外れることを防ぐことができる。さらに、ニューロン23は、スイッチSWを備えることで演算に寄与しない期間の消費電力を抑えることができる。
<メモリセルの構成例>
図14では、図4又は図8で説明したメモリセルMCと異なるトランジスタを有している。
図14(A)に示すメモリセルMCAでは、トランジスタ42pがメモリセルMCと異なる点である。トランジスタ42pは、トランジスタ41のnチャネル型とは異なる極性であるpチャネル型のトランジスタである。図14(A)に示すように、メモリセルMCに用いることができるトランジスタの極性は、多様な構成を選択することができる。
図14(B)に示すメモリセルMCBでは、トランジスタ41BがメモリセルMCと異なる点である。図14(B)に示すトランジスタ41Bは、配線BGに接続されたバックゲートを有する。トランジスタ41Bは、配線BGに与える電位によって閾値電圧を制御可能な構成とすることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、ニューロンが有する乗算回路の演算ばらつきを小さくするための補正方法について、図15乃至図17を用いて説明する。
図15では、実施の形態1とは異なるメモリセルアレイ101Aについて説明する。図15では、図8のメモリセルアレイ101Aと異なる点について説明し、メモリセルアレイ101Aと重複する構成要素については説明を省略する。
メモリセルアレイ101Bでは、メモリセルMC1が異なっている点である。さらに、メモリセルアレイ103aが、信号線G1、信号線G2、及び信号線G3を有している点が異なっている。
メモリセルMR1には、信号線WD、信号線WW、信号線SL、信号線RW、信号線G1、信号線G2、信号線G3、配線V1、及び配線COMと、が電気的に接続されている。図中では示されていないが信号線WD、信号線WW、信号線SL、信号線RW、信号線G1、信号線G2、及び信号線G3は、スキャンドライバ回路105によって制御されることが好ましい。
図16では、メモリセルMR1について詳細に説明する。メモリセルMR1は、トランジスタ11、トランジスタ12、トランジスタ13、トランジスタ14、トランジスタ15、容量素子16、容量素子17、第3のノードFN3、第4のノードFN4、及び第5のノードFN5を有している。
トランジスタ11のゲートは、信号線WWと電気的に接続され、トランジスタ11のソース又はドレインの一方は、信号線WDと電気的に接続され、トランジスタ11のソース又はドレインの他方は、トランジスタ12のゲートと、トランジスタ15のソース又はドレインの一方と、容量素子16の電極の一方と、が電気的に接続され、容量素子16の電極の他方は、信号線RWと電気的に接続され、トランジスタ12のソース又はドレインの一方は、信号線SLと電気的に接続され、トランジスタ12のソース又はドレインの他方は、トランジスタ13のソース又はドレインの一方と、トランジスタ15のソース又はドレインの他方と、容量素子17の電極の一方とが電気的に接続され、トランジスタ15のゲートは、信号線G1と電気的に接続され、トランジスタ13のソース又はドレインの他方は、配線COMと電気的に接続され、トランジスタ13のゲートは、信号線G2と電気的に接続され、容量素子17の電極の他方は、トランジスタ12のバックゲートと、トランジスタ14のソース又はドレインの一方とが電気的に接続され、トランジスタ14のソース又はドレインの他方は、配線V1と電気的に接続され、トランジスタ14のゲートは、信号線G3と電気的に接続される。
第3のノードFN3は、トランジスタ12のゲートと、トランジスタ11のソース又はドレインの他方と、15トランジスタのソース又はドレインの一方と、及び容量素子16の電極の一方とが接続されることで形成される。第4のノードFN4は、トランジスタ12のソース又はドレインの他方と、トランジスタ13のソース又はドレインの一方と、15トランジスタのソース又はドレインの他方と、容量素子17の電極の一方とが接続されることで形成される。第5のノードFN5は、容量素子17の電極の他方と、トランジスタ12のバックゲートと、トランジスタ14のソース又はドレインの一方とが接続されることで形成される。
図17では、乗算回路に用いられるメモリセルMC1の演算ばらつきを小さくするために、メモリセルMC1が有するトランジスタのばらつきを小さくするための補正方法をタイミングチャートで示す。図17では、メモリセルアレイ101Bが有するいずれか一のメモリセルMC1について説明する。メモリセルアレイ101Bが有する全てのメモリセルMC1及びメモリセルMREF1は同時に補正されてもよいし、それぞれ異なるタイミングで補正されてもよい。
時刻T11では、信号線G1、信号線G2、及び信号線G3にデジタル信号“H”の信号が与えられることでトランジスタ13、トランジスタ14、及びトランジスタ15がオン状態になるステップである。
このとき、信号線SLには、デジタル信号“H”に相当する大きな電圧が与えられることが好ましい。また、信号線RWと信号線WDには、配線COMと同じ初期化電圧が与えられていることが好ましい。また、配線V1には、トランジスタ12のバックゲートの閾値電圧よりも大きな電圧v1が与えられていることが好ましい。電圧v1は、式1で表すことができる。Vbthは、トランジスタ12のバックゲートの閾値電圧、αは、任意の電圧を示している。
v1=Vbth+α(式1)
トランジスタ13及びトランジスタ15がオン状態になることで第3のノードFN3及び第4のノードFN4は、配線COMに与えられた初期化電位になる。このとき、初期化電圧は、0Vであることが好ましいが、限定はされず0Vでなくてもよい。
トランジスタ14がオン状態になることで第5のノードFN5は、配線V1に与えられる第1の電位になる。
時刻T12では、信号線G2にデジタル信号“L”の信号が与えられることで、トランジスタ13がオフ状態となるステップである。よって、第4のノードFN4は、フローティング状態になる。
第4のノードFN4は、ノードFN5に与えられた第1の電位よりトランジスタ12のバックゲートの閾値電位だけ低い電位に収束する。第4のノードFN4の電位VFN4は、式2で表すことができる。
VFN4=v1−vbth(式2)
時刻T13では、信号線G3にデジタル信号“L”の信号を与え、次に信号線G2にデジタル信号“H”の信号が与えられる。まず、トランジスタ14がオフ状態になり、次にトランジスタ13がオン状態になるステップである。
トランジスタ14がオフ状態になることで第5のノードFN5は、フローティング状態になる。次にトランジスタ13がオン状態になることで第4のノードFN4は、配線COMに与えられた初期化電位になる。よって、容量素子17には、第4のノードFN4を基準としてトランジスタ12のバックゲートの閾値電圧が記憶される。
VFN4=v1−(v1−vbth)=vbth(式3)
時刻T13では、信号線G1、信号線G2、及び信号線G3にデジタル信号“L”の信号が与えられることでトランジスタ13、トランジスタ14、及びトランジスタ15がオフ状態になるステップである。
メモリセルMC1及びメモリセルMREF1の容量素子17には、トランジスタ12のバックゲートの閾値電圧が保存される。よって、メモリセルMC1を用いて乗算するときのばらつきを補正することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、上記実施の形態で説明した演算回路MACFを含む半導体装置に用いることが可能なoxトランジスタの構成例について説明する。
<半導体装置の構成例>
図18に示す半導体装置は、トランジスタ300と、トランジスタ200、及び容量素子160を有している。図19(A)はトランジスタ200のチャネル長方向の断面図であり、図19(B)はトランジスタ200のチャネル幅方向の断面図であり、図19(C)はトランジスタ300のチャネル幅方向の断面図である。
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
図18に示す半導体装置において、配線1001はトランジスタ300のソース及びドレインの一方と接続され、配線1002はトランジスタ300のソース及びドレインの他方と接続されている。また、配線1003はトランジスタ200のソース及びドレインの一方と接続され、配線1004はトランジスタ200のトップゲートと接続され、配線1006はトランジスタ200のボトムゲートと接続されている。そして、トランジスタ300のゲート、及びトランジスタ200のソース及びドレインの他方は、容量素子160の電極の一方と接続され、配線1005は容量素子160の電極の他方と接続されている。
ここで、実施の形態1に示す演算回路MACFのメモリセルアレイ103aが有するメモリセルMCに、本実施の形態に示す半導体装置を用いる場合、トランジスタ42はトランジスタ300に、トランジスタ41はトランジスタ200に、容量素子51は容量素子160に対応する。また、配線COMは、配線1001に、配線SLは、配線1002に、配線WDは、配線1003に、配線WL[1]は、配線1004に、配線RW[1]は、配線1005に対応する。なお、配線1006は、トランジスタ41がバックゲートを有する構成の場合、当該バックゲートと電気的に接続される配線に対応する。なお、メモリセルアレイ103aが有するメモリセルMC[2]、メモリセルMREF[1]、メモリセルMREF[2]の場合は、上述の記載を参酌する。
本発明の一態様の半導体装置は、図18に示すようにトランジスタ300、トランジスタ200、容量素子160を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子160はトランジスタ300、及びトランジスタ200の上方に設けられている。
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、及びソース領域またはドレイン領域として機能する低抵抗領域314a、及び低抵抗領域314bを有する。
トランジスタ300は、図19(C)に示すように、半導体領域313の上面及びチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ300のオフ特性を向上させることができる。
なお、トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、及び低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
低抵抗領域314a、及び低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、トランジスタのVthを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図18に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ200と同様に、トランジスタ300に酸化物半導体を用いる構成にしてもよい。
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326が順に積層して設けられている。
絶縁体320、絶縁体322、絶縁体324、及び絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atom/cm2以下、好ましくは5×1015atom/cm2以下であればよい。
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326には容量素子160、またはトランジスタ200と接続する導電体328、及び導電体330等が埋め込まれている。なお、導電体328、及び導電体330はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体326、及び導電体330上に、配線層を設けてもよい。例えば、図18において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、トランジスタ300と接続するプラグ、または配線として機能を有する。なお導電体356は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
絶縁体354、及び導電体356上に、配線層を設けてもよい。例えば、図18において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線として機能を有する。なお導電体366は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体364、及び導電体366上に、配線層を設けてもよい。例えば、図18において、絶縁体370、絶縁体372、及び絶縁体374が順に積層して設けられている。また、絶縁体370、絶縁体372、及び絶縁体374には、導電体376が形成されている。導電体376は、プラグ、または配線として機能を有する。なお導電体376は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体370は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体376は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体370が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体374、及び導電体376上に、配線層を設けてもよい。例えば、図18において、絶縁体380、絶縁体382、及び絶縁体384が順に積層して設けられている。また、絶縁体380、絶縁体382、及び絶縁体384には、導電体386が形成されている。導電体386は、プラグ、または配線として機能を有する。なお導電体386は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体380が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
上記において、導電体356を含む配線層、導電体366を含む配線層、導電体376を含む配線層、及び導電体386を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体356を含む配線層と同様の配線層を3層以下にしてもよいし、導電体356を含む配線層と同様の配線層を5層以上にしてもよい。
絶縁体384上には絶縁体210、絶縁体212、絶縁体214、及び絶縁体216が、順に積層して設けられている。絶縁体210、絶縁体212、絶縁体214、及び絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体210、及び絶縁体214には、例えば、基板311、またはトランジスタ300を設ける領域などから、トランジスタ200を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体324と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体210、及び絶縁体214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、例えば、絶縁体212、及び絶縁体216には、絶縁体320と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体212、及び絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体210、絶縁体212、絶縁体214、及び絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体203)等が埋め込まれている。なお、導電体218は、容量素子160、またはトランジスタ300と接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
特に、絶縁体210、及び絶縁体214と接する領域の導電体218は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、及び水に対するバリア性を有する層で、完全により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体216の上方には、トランジスタ200が設けられている。
図19(A)、(B)に示すように、トランジスタ200は、絶縁体214及び絶縁体216に埋め込まれるように配置された導電体203と、絶縁体216と導電体203の上に配置された絶縁体220と、絶縁体220の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、絶縁体224の上に配置された酸化物230aと、酸化物230aの上に配置された酸化物230bと、酸化物230b上に、互いに離して配置された導電体242a、及び導電体242bと、導電体242a及び導電体242b上に配置され、導電体242aと導電体242bの間に重畳して開口が形成された絶縁体280と、開口の中に配置された導電体260と、酸化物230b、導電体242a、導電体242b、及び絶縁体280と、導電体260と、の間に配置された絶縁体250と、酸化物230b、導電体242a、導電体242b、及び絶縁体280と、絶縁体250と、の間に配置された酸化物230cと、を有する。また、図19(A)、(B)に示すように、酸化物230a、酸化物230b、導電体242a、及び導電体242bと、絶縁体280の間に絶縁体244が配置されることが好ましい。また、図19(A)、(B)に示すように、導電体260は、絶縁体250の内側に設けられた導電体260aと、導電体260aの内側に埋め込まれるように設けられた導電体260bと、を有することが好ましい。また、図19(A)、(B)に示すように、絶縁体280、導電体260、及び絶縁体250の上に絶縁体274が配置されることが好ましい。
なお、以下において、酸化物230a、酸化物230b、及び酸化物230cをまとめて酸化物230という場合がある。また、導電体242a及び導電体242bをまとめて導電体242という場合がある。
なお、トランジスタ200では、チャネルが形成される領域と、その近傍において、酸化物230a、酸化物230b、及び酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230bと酸化物230aの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ200では、導電体260を2層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体260が、単層構造であってもよいし、3層以上の積層構造であってもよい。また、図18、図19(A)(B)に示すトランジスタ200は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体260は、トランジスタのゲート電極として機能し、導電体242a及び導電体242bは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体260は、絶縁体280の開口、及び導電体242aと導電体242bに挟まれた領域に埋め込まれるように形成される。導電体260、導電体242a及び導電体242bの配置は、絶縁体280の開口に対して、自己整合的に選択される。つまり、トランジスタ200において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体260を位置合わせのマージンを設けることなく形成することができるので、トランジスタ200の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体260が、導電体242aと導電体242bの間の領域に自己整合的に形成されるので、導電体260は、導電体242aまたは導電体242bと重畳する領域を有さない。これにより、導電体260と導電体242a及び導電体242bとの間に形成される寄生容量を低減することができる。よって、トランジスタ200のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体260は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電体203は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電体203に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のVthを制御することができる。特に、導電体203に負の電位を印加することにより、トランジスタ200のVthを0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体203に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。
導電体203は、酸化物230、及び導電体260と、重なるように配置する。これにより、導電体260、及び導電体203に電位を印加した場合、導電体260から生じる電界と、導電体203から生じる電界と、がつながり、酸化物230に形成されるチャネル形成領域を覆うことができる。本明細書において、第1のゲート電極、及び第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。
また、導電体203は、導電体218と同様の構成であり、絶縁体214及び絶縁体216の開口の内壁に接して導電体203aが形成され、さらに内側に導電体203bが形成されている。
絶縁体220、絶縁体222、絶縁体224、及び絶縁体250は、ゲート絶縁体としての機能を有する。
ここで、酸化物230と接する絶縁体224は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体224には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
また、絶縁体224が、過剰酸素領域を有する場合、絶縁体222は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。
絶縁体222が、酸素や不純物の拡散を抑制する機能を有することで、酸化物230が有する酸素は、絶縁体220側へ拡散することがなく、好ましい。また、導電体203が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などのいわゆるhigh−k材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体220は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、high−k材料の絶縁体と絶縁体220とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
なお、絶縁体220、絶縁体222、及び絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ200は、チャネル形成領域を含む酸化物230に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物230として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In−Ga酸化物、In−Zn酸化物を用いてもよい。
酸化物230においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物230は、酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
なお、酸化物230は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
また、酸化物230a及び酸化物230cの伝導帯下端のエネルギーが、酸化物230bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物230a及び酸化物230cの電子親和力が、酸化物230bの電子親和力より小さいことが好ましい。
ここで、酸化物230a、酸化物230b、及び酸化物230cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物230a、酸化物230b、及び酸化物230cの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、及び酸化物230bと酸化物230cとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を有する(主成分とする。)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn−Ga−Zn酸化物の場合、酸化物230a及び酸化物230cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物230bとなる。酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、及び酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流を得られる。
酸化物230b上には、ソース電極、及びドレイン電極として機能する導電体242(導電体242a、および導電体242b)が設けられる。導電体242としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図19(A)に示すように、酸化物230の、導電体242との界面とその近傍には、低抵抗領域として、領域243(領域243a、および領域243b)が形成される場合がある。このとき、領域243aはソース領域またはドレイン領域の一方として機能し、領域243bはソース領域またはドレイン領域の他方として機能する。また、領域243aと領域243bに挟まれる領域にチャネル形成領域が形成される。
酸化物230と接するように上記導電体242を設けることで、領域243の酸素濃度が低減する場合がある。また、領域243に導電体242に含まれる金属と、酸化物230の成分とを含む金属化合物層が形成される場合がある。このような場合、領域243のキャリア密度が増加し、領域243は、低抵抗領域となる。
絶縁体244は、導電体242を覆うように設けられ、導電体242の酸化を抑制する。このとき、絶縁体244は、酸化物230の側面を覆い、絶縁体224と接するように設けられてもよい。
絶縁体244として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体244として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体242が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体244は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの内側(上面および側面)接して配置することが好ましい。絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、酸素分子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、絶縁体250から、酸化物230cを通じて、酸化物230bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
また、絶縁体250が有する過剰酸素を、効率的に酸化物230へ供給するために、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への過剰酸素の拡散が抑制される。つまり、酸化物230へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体260の酸化を抑制することができる。当該金属酸化物としては、絶縁体244に用いることができる材料を用いればよい。
第1のゲート電極として機能する導電体260は、図19(A)、(B)では2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260bは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体280は、絶縁体244を介して、導電体242上に設けられる。絶縁体280は、過剰酸素領域を有することが好ましい。例えば、絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体280は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体280を、酸化物230cと接して設けることで、絶縁体280中の酸素を、酸化物230cを通じて、酸化物230の領域234へと効率良く供給することができる。なお、絶縁体280中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体280の開口は、導電体242aと導電体242bの間の領域に重畳して形成される。これにより、導電体260は、絶縁体280の開口、及び導電体242aと導電体242bに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体260の導電性が下がらないようにする必要がある。そのために導電体260の膜厚を大きくすると、導電体260はアスペクト比が高い形状となりうる。本実施の形態では、導電体260を絶縁体280の開口に埋め込むように設けるため、導電体260をアスペクト比の高い形状にしても、工程中に導電体260を倒壊させることなく、形成することができる。
絶縁体274は、絶縁体280の上面、導電体260の上面、及び絶縁体250の上面に接して設けられることが好ましい。絶縁体274をスパッタリング法で成膜することで、絶縁体250及び絶縁体280へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物230中に酸素を供給することができる。
例えば、絶縁体274として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体274の上に、層間膜として機能する絶縁体281を設けることが好ましい。絶縁体281は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体281、絶縁体274、絶縁体280、及び絶縁体244に形成された開口に、導電体240a及び導電体240bを配置する。導電体240a及び導電体240bは、導電体260を挟んで対向して設ける。導電体240a及び導電体240bは、後述する導電体246及び導電体248と同様の構成である。
絶縁体281上には、絶縁体282が設けられている。絶縁体282は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体282には、絶縁体214と同様の材料を用いることができる。例えば、絶縁体282には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、絶縁体282上には、絶縁体286が設けられている。絶縁体286は、絶縁体320と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体286として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体220、絶縁体222、絶縁体224、絶縁体244、絶縁体280、絶縁体274、絶縁体281、絶縁体282、及び絶縁体286には、導電体246、及び導電体248等が埋め込まれている。
導電体246、及び導電体248は、容量素子160、トランジスタ200、またはトランジスタ300と接続するプラグ、または配線として機能を有する。導電体246、及び導電体248は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
続いて、トランジスタ200の上方には、容量素子160が設けられている。容量素子160は、導電体161と、導電体162、絶縁体163とを有する。
また、導電体246、及び導電体248上に、導電体112を設けてもよい。導電体112は、トランジスタ200と接続するプラグ、または配線としての機能を有する。導電体161は、容量素子160の電極としての機能を有する。なお、導電体112、及び導電体161は、同時に形成することができる。
導電体112、及び導電体161には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図18では、導電体112、及び導電体161は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体163を介して、導電体161と重畳するように、導電体162を設ける。なお、導電体162は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
導電体162、及び絶縁体163上には、絶縁体150が設けられている。絶縁体150は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体150は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
<トランジスタの構成例>
図18及び図19では、ゲートとしての機能を機能する導電体260が、絶縁体280の開口の内部に形成されている構成例について説明したが、oxトランジスタの構成はこれに限られない。例えば、当該導電体の上方に、当該絶縁体が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図20、図21に示す。
図20(A)はトランジスタの上面図であり、図20(B)はトランジスタの斜視図である。また、図20(A)におけるX1−X2の断面図を図21(A)に示し、Y1−Y2の断面図を図21(B)に示す。
図20、図21に示すトランジスタは、バックゲートとしての機能を有する導電体BGEと、ゲート絶縁膜としての機能を有する絶縁体BGIと、酸化物半導体Sと、ゲート絶縁膜としての機能を有する絶縁体FGIと、フロントゲートとしての機能を有する導電体FGEと、配線としての機能を有する導電体WEと、を有する。また、導電体PEは、導電体WEと、酸化物半導体S、導電体BGE、又は導電体FGEと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Sが、3層の酸化物S1、S2、S3によって構成されている例を示している。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記の実施の形態で説明したoxトランジスタに用いることができる金属酸化物の構成について説明する。
<金属酸化物の構成>
明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<金属酸化物の構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)及び非晶質酸化物半導体などがある。
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC−OSは、インジウム、及び酸素を有する層(以下、In層)と、元素M、亜鉛、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC−OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、oxトランジスタにCAAC−OSを用いると、製造工程の自由度を広げることが可能となる。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<酸化物半導体を有するトランジスタ>
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態5)
本実施の形態は、上記実施の形態に示す半導体装置が組み込まれた電子部品及び電子機器の一例を示す。
<電子部品>
まず、半導体装置100が組み込まれた電子部品の例を、図22(A)、(B)を用いて説明を行う。
図22(A)に示す電子部品7000はICチップであり、リード及び回路部を有する。電子部品7000は、例えばプリント基板7002に実装される。このようなICチップが複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子部品が実装された基板(実装基板7004)が完成する。
電子部品7000の回路部に、半導体装置100を用いることができる。
図22(A)では、電子部品7000のパッケージにQFP(Quad Flat Package)を適用しているが、パケージの態様はこれに限定されない。例えば、QFN(Quad Flat Non−leaded package)、BGA(Ball Grid Array)、またはLGA(Land Grid Array)であってもよい。また、TCP(Tape Carrier Package)であってもよい。
図22(B)は、電子部品7400の模式図である。電子部品7400はカメラモジュールであり、イメージセンサチップ7451を内蔵している。電子部品7400は、イメージセンサチップ7451を固定するパッケージ基板7411、レンズカバー7421、及びレンズ7435等を有する。また、パッケージ基板7411及びイメージセンサチップ7451の間には撮像装置の駆動回路及び信号変換回路などの機能を有するICチップ7490も設けられており、SiP(System in package)としての構成を有している。ランド7441は電極パッド7461と電気的に接続され、電極パッド7461はイメージセンサチップ7451またはICチップ7490とワイヤ7471によって電気的に接続されている。図22(B)は、電子部品7400の内部を示すために、レンズカバー7421及びレンズ7435の一部を省略して図示している。
イメージセンサチップ7451の回路部は、半導体装置100(集積回路120、集積回路130、集積回路140)、層7033の積層でなる。
層7033は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたpn接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
セレン系材料はp型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物(CIS)、または、銅、インジウム、ガリウム、セレンの化合物(CIGS)などを用いることができる。
上記pn接合型フォトダイオードのn型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
また、層7033が有する受光素子として、p型シリコン半導体とn型シリコン半導体の用いたpn接合型フォトダイオードを用いてもよい。また、p型シリコン半導体とn型シリコン半導体の間にi型シリコン半導体層を設けたpin接合型フォトダイオードであってもよい。
上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層7032と層7033とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層7033に換えて、半導体装置100とMEMSセンサなどを組み合わせてもよい。半導体装置100と層7033に加えて、MEMSセンサなどを組み合わせてもよい。また、例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、匂い、または赤外線を測定する機能を含むセンサを組み合わせてもよい。
<電子機器>
次に、上記電子部品を備えた電子機器の例について図23乃至図24を用いて説明を行う。
図23(A)に示すロボット2100は、演算装置2110、照度センサ2101、マイクロフォン2102、上部カメラ2103、スピーカ2104、ディスプレイ2105、下部カメラ2106及び障害物センサ2107、移動機構2108を備える。
ロボット2100において、演算装置2110、照度センサ2101、上部カメラ2103、ディスプレイ2105、下部カメラ2106及び障害物センサ2107等に、上記電子部品を使用することができる。
マイクロフォン2102は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ2104は、音声を発する機能を有する。ロボット2100は、マイクロフォン2102及びスピーカ2104を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ2105は、種々の情報の表示を行う機能を有する。ロボット2100は、使用者の望みの情報をディスプレイ2105に表示することが可能である。ディスプレイ2105は、タッチパネルを搭載していてもよい。
上部カメラ2103及び下部カメラ2106は、ロボット2100の周囲を撮像する機能を有する。また、障害物センサ2107は、移動機構2108を用いてロボット2100が前進する際の進行方向における障害物の有無を察知することができる。ロボット2100は、上部カメラ2103、下部カメラ2106及び障害物センサ2107を用いて、周囲の環境を認識し、安全に移動することが可能である。
図23(B)に示す飛行体2120は、演算装置2121と、プロペラ2123と、カメラ2122と、を有し、自立して飛行する機能を有する。
飛行体2120において、演算装置2121及びカメラ2122に上記電子部品を用いることができる。
図23(C)は、自動車の一例を示す外観図である。自動車2980は、カメラ2981等を有する。また、自動車2980は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車2980は、カメラ2981が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
自動車2980において、カメラ2981に上記電子部品を用いることができる。
図23(D)に示す情報端末2910は、筐体2911に、表示部2912、マイク2917、スピーカ部2914、カメラ2913、外部接続部2916、及び操作スイッチ2915等を有する。表示部2912には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末2910は、筐体2911の内側にアンテナ、バッテリなどを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末2910はその内部の記憶装置とカメラ2913に上記電子部品を用いることができる。
図23(E)に腕時計型の情報端末の一例を示す。情報端末2960は、筐体2961、表示部2962、バンド2963、バックル2964、操作スイッチ2965、入出力端子2966などを備える。また、情報端末2960、筐体2961の内側にアンテナ、バッテリなどを備える。情報端末2960は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末2960はその内部の記憶装置に上記電子部品を用いることができる。
図23(F)にUSB型の周辺機器の一例を示す。周辺機器2920は、スティック型の周辺機器であり、筐体2921、コネクタ2922、半導体装置2923などを備える。半導体装置2923は筐体2921に設けられている。半導体装置2923に上記電子部品を用いることができる。
周辺機器2920は、USBポートを有するホスト機器とコネクタ2922を介して接続し、ホスト機器の機能を高めることができる。例えば、半導体装置2923が記憶装置として機能する場合、ホスト機器の記憶容量を増やすことができる。また、半導体装置2923がGPUとして機能する場合、ホスト機器の画像処理能力や並列演算処理能力などを高めることができる。周辺機器2920は可搬性に優れ、持ち運びが容易である。
なお、ホスト機器と周辺機器2920を接続するための通信規格はUSB規格に限らない。IEEE1394またはHDMI(登録商標)などの通信規格を用いてもよい。
図24は、掃除ロボットの一例を示す模式図である。
掃除ロボット5100は、上面に配置されたディスプレイ5101、側面に配置された複数のカメラ5102、ブラシ5103、操作ボタン5104を有する。また図示されていないが、掃除ロボット5100の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット5100は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット5100は、無線による通信手段を備えている。
カメラ5102に、上記電子部品を用いることができる。
掃除ロボット5100は自走し、ゴミ5120を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット5100はカメラ5102が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ5103に絡まりそうな物体を検知した場合は、ブラシ5103の回転を止めることができる。
ディスプレイ5101には、バッテリの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット5100が走行した経路をディスプレイ5101に表示させてもよい。また、ディスプレイ5101をタッチパネルとし、操作ボタン5104をディスプレイ5101に設けてもよい。
掃除ロボット5100は、スマートフォンなどの携帯電子機器5140と通信することができる。カメラ5102が撮影した画像は、携帯電子機器5140に表示させることができる。そのため、掃除ロボット5100の持ち主は、外出先からでも、部屋の様子を知ることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(本明細書等の記載に関する付記)
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つもしくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つもしくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧(接地電圧)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在するとき、AとBとの電気信号の授受を可能とするものをいう。