JP2019046374A - 半導体装置、電子部品、電子機器、及び半導体装置の駆動方法 - Google Patents

Abstract

【課題】乗算回路のばらつきを補正する。【解決手段】メモリセルは、第３及び第５のトランジスタをオン状態とすることで、第１のノード及び第２のノードに配線ＣＯＭから初期化電位が与えられ、第４のトランジスタをオン状態とすることで、第３のノードに信号線Ｖ１から第１の電位が与えられ、第３のトランジスタをオフ状態にすることで、第２のノードがフローティング状態となり、第２のノードの電位は、第３のノードに与えられた第１の電位よりも第２のトランジスタのバックゲートの閾値電位だけ低い電位に収束し、第４のトランジスタをオフ状態にすることで、第３のノードがフローティング状態となり、第３のトランジスタをオン状態にすることで、第２のノードに初期化電位を与えられ、第２の容量素子には、第２のトランジスタのバックゲートの閾値電圧が記憶され、第２のトランジスタの閾値電圧のばらつきが補正される。【選択図】図１６

Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの情報技術の発展により、扱われるデータ量が増大の傾向を示している。電子機器がＩｏＴ、ＡＩなどの情報技術を利用するためには、データを大量に記憶することのできる半導体装置が求められている。さらに、電子機器を快適に使用するためには、高速に処置ができる半導体装置が求められている。

特許文献１では、積和演算を行うデジタル回路において、メモリの使用方法により回路規模が削減された積和演算回路の構成について開示している。

特許文献２では、メモリセルにおけるトランジスタのノードに蓄積された電荷量に応じて当該トランジスタの閾値電圧が異なることを利用して、多値データの記憶を行う構成について開示している。

特開１９９７−３１９７３０号公報 米国特許出願公開第２０１２／００３３４８８号明細書

ＩｏＴと、ＡＩと、を組み合わせた電子機器は、小型で軽量であることが求められている。また、電子機器で使用される電子部品は、狭スペースで収納できるように電子部品の小型化を求められている。よって、電子部品の小型化は、処理能力を下げずに回路規模を小さくする課題がある。また、電子部品は、小型化に伴い低電力化が求められている。

ＡＩでは、様々な情報（画像、音声、ビッグデータなど）から機械学習により特徴の抽出に優れた検出効果を得ることができる。ＡＩはニューラルネットワークによって情報が処理されることが知られている。ニューラルネットワークでは、多層パーセプトロンを有し、パーセプトロンは複数のニューロンを有している。ニューロンは、シナプスの機能を模した積和演算処理が知られている。積和演算回路は、複数の入力信号を重み係数で乗算した結果の総和を算出することが知られている。ただし、ニューロンの演算は、デジタル演算によって処理されるため、論理規模が大きくなる問題がある。又消費電力が論理規模の大きさと比例して大きくなる問題がある。

上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ニューロンがアナログ信号を出力する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ニューロンの演算を低電力化させる半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ニューロンがアナログ信号で演算をするときのばらつきを補正する半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、ニューラルネットワークを有する半導体装置の駆動方法であって、ニューラルネットワークは、シナプス回路を有し、シナプス回路は、メモリセルを有している。シナプス回路は、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭを有している。メモリセルは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１の容量素子、第２の容量素子、第１のノード、第２のノード、及び第３のノードを有している。メモリセルには、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭが電気的に接続されている。第３のトランジスタ、第５のトランジスタをオン状態とすることで、第１のノード及び第２のノードに配線ＣＯＭから初期化電位が与えられ、第４のトランジスタをオン状態とすることで、第３のノードに信号線Ｖ１から第１の電位が与えられ、第３のトランジスタをオフ状態にすることで、第２のノードがフローティング状態となり、第２のノードの電位は、第３のノードに与えられた第１の電位よりも第２のトランジスタのバックゲートの閾値電位だけ低い電位に収束し、第４のトランジスタをオフ状態にすることで、第３のノードがフローティング状態となり、第３のトランジスタをオン状態にすることで、第２のノードに初期化電位を与えられ、第２の容量素子には、第２のトランジスタのバックゲートの閾値電圧が記憶され、第２のトランジスタの閾値電圧のばらつきを補正する、半導体装置の駆動方法である。

上記各構成において、メモリセルは、重み係数を記憶する機能を有し、乗算回路は、メモリセルが記憶する重み係数と、メモリセルに与えられる入力データとを乗算し、メモリセルは、重み係数を前記第１のノードに重み電位として記憶し、信号線ＲＷは、入力信号を第１の容量素子の電極の他方に与えられ、第１のノードは、第１の容量素子を介して重み電位に入力信号が加えられることで第２の電位に変化し、第２のトランジスタのゲートには、第２の電位が与えられ、第２のトランジスタは、第２のトランジスタのコンダクタンスに応じた第１の電流を流す機能を有し、第２のトランジスタは、入力信号に重み係数を乗算し第１の電流に変換する、半導体装置の駆動方法が好ましい。

本発明の一態様は、ニューラルネットワークを有する半導体装置の駆動方法であって、ニューラルネットワークは、シナプス回路を有し、シナプス回路は、メモリセルを有している。シナプス回路は、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭを有している。メモリセルは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１の容量素子、第２の容量素子、第１のノード、第２のノード、及び第３のノードを有している。メモリセルには、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭと、が電気的に接続されている。第１のトランジスタのゲートは、信号線ＷＷと電気的に接続され、第１のトランジスタのソース又はドレインの一方は、信号線ＷＤと電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲート、第５のトランジスタのソース又はドレインの一方、及び第１の容量素子の電極の一方が電気的に接続され、第１の容量素子の電極の他方は、信号線ＲＷと電気的に接続され、第２のトランジスタのソース又はドレインの一方は、信号線ＳＬと電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの他方、及び第２の容量素子の電極の一方が電気的に接続され、第５のトランジスタのゲートは、信号線Ｇ１と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、配線ＣＯＭと電気的に接続され、第３のトランジスタのゲートは、信号線Ｇ２と電気的に接続され、第２の容量素子の電極の他方は、第２のトランジスタのバックゲート、及び第４のトランジスタのソース又はドレインの一方とが電気的に接続され、第４のトランジスタのソース又はドレインの他方は、配線Ｖ１と電気的に接続され、第４のトランジスタのゲートは、信号線Ｇ３と電気的に接続され、第１のノードは、第２のトランジスタのゲート、第１のトランジスタのソース又はドレインの他方、第５のトランジスタのソース又はドレインの一方、及び第１の容量素子の電極の一方が接続されることで形成され、第２のノードは、第２のトランジスタのソース又はドレインの他方、第３のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの他方、及び第２の容量素子の電極の一方が接続されることで形成され、第３のノードは、第２の容量素子の電極の他方、第２のトランジスタのバックゲート、及び第４のトランジスタのソース又はドレインの一方とが接続されることで形成される、半導体装置である。

上記各構成において、第１のトランジスタ、又は第２のトランジスタのいずれか一は、半導体層に金属酸化物を有する半導体装置が好ましい。

上記各構成において、第１のトランジスタ、又は第２のトランジスタのいずれか一は、バックゲートを有することを特徴とする半導体装置が好ましい。

上記各構成において、前記半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品が好ましい。

上記各構成において、前記電子部品が設けられたプリント基板と、前記プリント基板が格納された筐体と、を有することを特徴とする電子機器が好ましい。

上記各構成において、前記半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品が好ましい。

上記各構成において、前記電子部品が設けられたプリント基板と、前記プリント基板が格納された筐体と、を有することを特徴とする電子機器が好ましい。

本発明の一態様は、新規な構成の半導体装置を提供することができる。又は、本発明の一態様は、ニューロンがアナログ信号を出力する半導体装置を提供することができる。又は、本発明の一態様は、ニューロンの演算を低電力化させる半導体装置を提供することができる。又は、本発明の一態様は、ニューロンがアナログ信号で演算をするときのばらつきを補正する半導体装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

ニューラルネットワークを説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 （Ａ）半導体装置を説明する回路図。（Ｂ）半導体装置の出力特性を説明する図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を駆動するタイミングチャート。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を駆動するタイミングチャート。 半導体装置の構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 電子部品の例を示す模式図。 電子機器の例を示す模式図。 電子機器の例を示す模式図。

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。

また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流をいう場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することをいう場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、又は、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、という場合がある。

また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流をいう場合もある。

また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。

（実施の形態１）
本実施の形態では、ニューラルネットワークの機能を有する半導体装置について、図１乃至図１４を用いて説明する。

図１は、半導体装置１００がニューラルネットワークとして機能するときの構成を説明するブロック図である。

図１では、代表的なニューラルネットワークとして３層（入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃ）で構成された例を示している。それぞれの層は、パーセプトロンと言い換えてもよい。ニューラルネットワークは、さらに、出力回路１０８と、フィードバック回路１０９とを有している。

入力層１０２ａは、メモリセルアレイ１０３ａと、出力回路１０４ａとを有し、中間層１０２ｂは、メモリセルアレイ１０３ｂと、出力回路１０４ｂとを有し、出力層１０２ｃはメモリセルアレイ１０３ｃと、出力回路１０４ｃとを有している。

図１では、パーセプトロンが３つのニューロンを有した例を示しているが、ニューロンの数は３つに限定されない。パーセプトロンはｍ個のニューロンを有することができる。また、それぞれのパーセプトロンが、異なる数のニューロンを有した構成でもよい。またパーセプトロンの階層は、入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃに限定されない。中間層１０２ｂは複数の階層で構成されてもよい。例えば、パーセプトロンは、１以上ｓ以下の階層を有することができる。以降では、それぞれのパーセプトロンを、入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃと言い換えて説明をする。ｍは、１以上の整数であり、ｓは２以上の整数である。

入力層１０２ａには、中間層１０２ｂが電気的に接続され、中間層１０２ｂには、出力層１０２ｃが電気的に接続され、出力層１０２ｃには出力回路１０８が電気的に接続されている。フィードバック回路１０９には、入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃが有する出力回路１０４ａ乃至出力回路１０４ｃが電気的に接続されている。

パーセプトロンを説明するために、入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃについて説明する。パーセプトロンは、複数のニューロンと、出力回路と、を有し、ニューロンは、シナプス回路を有し、シナプス回路は、複数の乗算回路を有し、乗算回路は、メモリセルを有している。

メモリセルには、重み係数を記憶することができ、乗算回路は、メモリセルが記憶する重み係数と、メモリセルに与えられる入力データとを乗算することができる。

入力層１０２ａは、ニューロンＮＰ１乃至ニューロンＮＰ３を有している。一例としてニューロンＮＰ１について説明する。ニューロンＮＰ１は、入力データＸｉｎ［ｊ］を第１の信号として第１の出力回路に出力することができる。このとき、入力データＸｉｎ［ｊ］に、重み係数と乗算して第１の信号を生成してもよい。出力回路１０４ａは、入力インピーダンスが高い第１の信号を出力インピーダンスが低い第２の信号に変換することができる。出力回路１０４ａは、第２の信号を中間層１０２ｂのニューロンＮＱ１乃至ニューロンＮＱ３と、フィードバック回路１０９と、に出力することができる。ｊは、ニューロンの番号を示す変数であり、１以上ｍ以下の整数である。

次に中間層１０２ｂは、ニューロンＮＱ１乃至ニューロンＮＱ３を有している。一例としてニューロンＮＱ１について説明する。ニューロンＮＱ１が有するシナプス回路は、乗算回路が有するメモリセルに保存されている重み係数と、ニューロンＮＰ１から与えられる第２の信号との演算結果を第３の信号として出力回路１０４ｂに出力することができる。このとき第３の信号には、ニューロンＮＰ２と重み係数の演算結果と、ニューロンＮＰ３と重み係数の演算結果とが加算されることが好ましい。出力回路１０４ｂは、入力インピーダンスが高い第３の信号を出力インピーダンスが低い第４の信号に変換することができる。出力回路１０４ｂは、第４の信号を中間層１０２ｂのニューロンＮＲ１乃至ニューロンＮＲ３と、フィードバック回路１０９と、に出力することができる。

次に出力層１０２ｃは、ニューロンＮＲ１乃至ニューロンＮＲ３を有している。一例としてニューロンＮＲ１について説明する。ニューロンＮＲ１が有するシナプス回路は、乗算回路が有するメモリセルに保存されている重み係数と、ニューロンＮＱ１から与えられる第４の信号との演算結果を第５の信号として出力回路１０４ｃに出力することができる。このとき第５の信号には、ニューロンＮＱ２と重み係数の演算結果と、ニューロンＮＱ３と重み係数の演算結果とが加算されることが好ましい。出力回路１０４ｃは、入力インピーダンスが高い第５の信号を低い出力インピーダンスの第６の信号に変換することができる。出力回路１０４ｃは、第６の信号を出力回路１０８と、フィードバック回路１０９と、に出力することができる。出力回路１０８は、比較回路を有し、比較回路によって判定された結果は、図示していないが電子機器が有する制御回路又はプロセッサによって使用される。

メモリセルに保存されている重み係数には、それぞれ異なる重み係数が設定されることが好ましい。又は、メモリセルに保存されている重み係数には、同じ重み係数が設定されてもよい。

図２では、図１で示したニューラルネットワークが機能する半導体装置１００について説明する。

図２は、メモリセルアレイ１０１、スキャンドライバ回路１０５、ウエイトドライバ回路１０６、データドライバ回路１０７、出力回路１０８、フィードバック回路１０９とを有している。メモリセルアレイ１０１は、入力層１０２ａ、中間層１０２ｂ、及び出力層１０２ｃを有している。入力層１０２ａは、メモリセルアレイ１０３ａと、出力回路１０４ａとを有している。中間層１０２ｂは、メモリセルアレイ１０３ｂと、出力回路１０４ｂとを有している。出力層１０２ｃは、メモリセルアレイ１０３ｃと、出力回路１０４ｃとを有している。

メモリセルアレイ１０３ａ、メモリセルアレイ１０３ｂ、及びメモリセルアレイ１０３ｃは、複数のニューロンを有し、それぞれのニューロンは、シナプス回路を有し、シナプス回路は、複数の乗算回路を有し、それぞれの乗算回路はメモリセルを有している。

メモリセルアレイ１０３ａ、メモリセルアレイ１０３ｂ、及びメモリセルアレイ１０３ｃが有するメモリセルには、スキャンドライバ回路１０５によって選択されることでウエイトドライバ回路１０６から重み係数が電圧値として与えられる。重み係数は、メモリセルに保存される。またメモリセルアレイ１０３ａには、データドライバ回路１０７から入力データが与えられる。つまり入力層１０２ａが有する

重み係数が保存されたメモリセルは、入力データが与えられることで重み係数と、入力データが乗算される。入力層１０２ａが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第１の信号を生成する。第１の信号は、出力回路１０４ａに出力される。

第１の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路１０４ａは、第１の信号を第１の信号よりも出力インピーダンスが低い第２の信号に変換することができる。第２の信号は、メモリセルアレイ１０３ｂの入力信号として与えられ、さらに、フィードバック回路１０９に出力される。

メモリセルアレイ１０３ｂの重み係数が保存されたメモリセルは、第２の信号が与えられることで重み係数と、第２の信号が乗算される。中間層１０２ｂが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第３の信号を生成する。第３の信号は、出力回路１０４ｂに出力される。

第３の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路１０４ｂは、第３の信号を第３の信号よりも出力インピーダンスが低い第４の信号に変換することができる。第４の信号は、メモリセルアレイ１０３ｂの入力信号として与えられ、さらに、フィードバック回路１０９に出力される。

メモリセルアレイ１０３ｃの重み係数が保存されたメモリセルは、第４の信号が与えられることで重み係数と、第４の信号が乗算される。出力層１０２ｃが有するシナプス回路は、複数のメモリセルの乗算結果を加算し第５の信号を生成する。第５の信号は、出力回路１０４ｃに出力される。

第５の信号は、複数のメモリセルの出力が加算されているため入力インピーダンスが高くなることがある。出力回路１０４ｃは、第５の信号を第５の信号よりも出力インピーダンスが低い第６の信号に変換することができる。第６の信号は、出力回路１０８に与えられ、さらに、フィードバック回路１０９に出力される。

フィードバック回路１０９は、入力された第２の信号、第４の信号、及び第６の信号をモニタ信号として出力することができる。信号線ＭＤＤには、アナログ信号でモニタ信号を出力し、信号線ＭＤＤには、デジタル信号が出力される。さらに、フィードバック回路１０９は、第２の信号を信号線ＦＦＢＤに与えることができる。第２の信号は、信号線ＦＦＢＤを介して出力回路１０４ｂ又は出力回路１０４ｃのいずれかに与えることができる。又は、フィードバック回路１０９は、第４の信号を信号線ＦＦＢＤに与えることができる。第４の信号は、信号線ＦＦＢＤを介して出力回路１０４ａ又は出力回路１０４ｃのいずれかに与えることができる。又は、フィードバック回路１０９は、第６の信号を信号線ＦＦＢＤに与えることができる。第６の信号は、信号線ＦＦＢＤを介して出力回路１０４ａ又は出力回路１０４ｂのいずれかに与えることができる。

図３では、さらに詳しく半導体装置１００について説明する。

図３では、さらに、半導体装置１００が、タイミング制御回路１１０を有している。またスキャンドライバ回路１０５は、第１のスキャン回路１０５ａと、第２のスキャン回路１０５ｂと、第３のスキャン回路１０５ｃとを有している。ウエイトドライバ回路１０６は、ラッチ回路１０６ａと、デジタルアナログ変換回路１０６ｂと、ソースフォロワ回路１０６ｃとを有している。データドライバ回路１０７は、ラッチ回路１０７ａと、デジタルアナログ変換回路１０７ｂと、ソースフォロワ回路１０７ｃとを有している。フィードバック回路１０９は、選択回路１０９ａと、選択回路１０９ｂと、増幅回路１０９ｃと、アナログデジタル変換回路１０９ｄと、増幅回路１０９ｅと、増幅回路１０９ｆとを有している。

スキャン回路１０５ａは、シフトレジスタ回路によって構成されることが好ましい。したがってスキャン回路１０５ａは、メモリセルアレイ１０３ａが有する信号線ＷＷに走査信号を与えることができる。スキャン回路１０５ｂは、メモリセルアレイ１０３ｂが有する信号線ＷＷに走査信号を与えることができる。スキャン回路１０５ｃは、メモリセルアレイ１０３ｃが有する信号線ＷＷに走査信号を与えることができる。走査線ＷＷについては、図７で詳細な説明をする。

タイミング制御回路１１０は、スキャンドライバ回路１０５にクロック信号ＣＫと、スタートパルスＳＰを与えることができる。スキャン回路１０５ａにスタートパルスＳＰが与えられたときは、順にスキャン回路１０５ａ、スキャン回路１０５ｂ、スキャン回路１０５ｃが駆動され、メモリセルアレイ１０３ａ乃至メモリセルアレイ１０３ｃの信号線ＷＷには、順に走査信号が与えられる。したがって、メモリセルアレイ１０３ａ乃至メモリセルアレイ１０３ｃが有するメモリセルには、異なる重みデータを与えることができる。

スキャン回路１０５ａ、スキャン回路１０５ｂ、及びスキャン回路１０５ｃに同時にスタートパルスＳＰが与えられたときは、メモリセルアレイ１０３ａ乃至メモリセルアレイ１０３ｃの信号線ＷＷに対して同時に走査信号が与えられる。したがって、ウエイトドライバ回路１０６によって、重み係数は、メモリセルアレイ１０３ａ、メモリセルアレイ１０３ｂ、及びメモリセルアレイ１０３ｃが有するメモリセルには、同じ重み係数が与えられる。

上述したスキャンドライバ回路１０５とは異なる構成を用いてもよい。図示していないが、スキャンドライバ回路１０５は、デコーダ回路を用いてもよい。スキャンドライバ回路１０５にデコーダ回路を用いるときは、アドレス信号と、イネーブル信号を与えることが好ましい。指定されたメモリセルの重み係数を更新するときは、デコーダ回路を用いることが好ましい。重み係数を必要に応じて更新することができるため、更新に要する時間を少なくすることができる。

ウエイトドライバ回路１０６は、スキャンドライバ回路１０５に同期して、重み係数をメモリセルに与えることが好ましい。したがって、スキャンドライバ回路１０５と同じクロック信号ＣＫをラッチ回路１０６ａと、デジタルアナログ変換回路１０６ｂとに与えることが好ましい。ソースフォロワ回路１０６ｃは、出力インピーダンスを低くすることができるため、メモリセルアレイ１０１に与える重み係数の電圧値をより正確に書き込むことができる。

データドライバ回路１０７は、メモリセルアレイ１０３ａに与える入力データをラッチ回路１０７ａに保持することができる。ラッチ回路１０７ａに入力データが保持されることによって、デジタルアナログ変換回路１０７ｂは、入力データをアナログ信号に変換する時間を確保することができる。アナログ信号に変換された入力データは、ソースフォロワ回路１０７ｃによって、出力インピーダンスを低くすることができるため、メモリセルアレイ１０３ａに与える入力データの電圧値をより正確に書き込むことができる。

フィードバック回路１０９が有する選択回路１０９ａは、出力回路１０４ａが出力する第２の信号、出力回路１０４ｂが出力する第４の信号、出力回路１０４ｃが出力する第６の信号をのいずれか一を選択し、信号ｓｄａｔａとして出力する。信号ｓｄａｔａは、選択回路１０９ｂ、アナログデジタル変換回路１０９ｄ、又は増幅回路１０９ｆに与えられる。

選択回路１０９ｂに与えられた信号ｓｄａｔａは、出力回路１０４ａ、出力回路１０４ｂ、又は出力回路１０４ｃのいずれか一に増幅回路１０９ｃを介して信号線ＦＦＢＤに与えることができる。

また、アナログデジタル変換回路１０９ｄに与えられた信号ｓｄａｔａは、デジタル変換され増幅回路１０９ｅを介して信号線ＭＤＤにデジタル信号で出力される。また、増幅回路１０９ｆに与えられた信号ｓｄａｔａは、信号線ＭＡＤにアナログ信号で出力される。

また、メモリセルに重み係数及び入力データに初期化電位を与えることで、出力回路１０４ａは、第１の補正データを生成することができる。また、出力回路１０４ｂは、第２の補正データを生成することができる。また、出力回路１０４ｃは、第３の補正データを生成することができる。初期化電圧には、０Ｖを与えることが好ましいが、必ずしも０Ｖに限定はされない。

よって出力回路１０４ａは、フィードバック回路１０９から第１の補正データが与えられることで第２の出力信号を補正することができる。また、出力回路１０４ｂは、フィードバック回路１０９から第２の補正データが与えられることで第４の出力信号を補正することができる。また、出力回路１０４ｃは、フィードバック回路１０９から第３の補正データが与えられることで第６の出力信号を補正することができる。

また、フィードバック回路１０９は、入力された第２の信号を信号線ＦＦＢＤに与えることができる。第２の信号は、信号線ＦＦＢＤを介して出力回路１０４ｂ又は出力回路１０４ｃのいずれかに与えることができる。つまり、第２の信号は、フィードフォワード信号として用いることができる。

また、フィードバック回路１０９は、第４の信号を信号線ＦＦＢＤに与えることができる。第４の信号は、信号線ＦＦＢＤを介して出力回路１０４ａ又は出力回路１０４ｃのいずれかに与えることができる。出力回路１０４ａに第４の信号を与えるときは、フィードバック信号として用いることができ、出力回路１０４ｃに第４の信号を与えるときは、フィードフォワード信号として用いることができる。

また、フィードバック回路１０９は、入力された第６の信号を信号線ＦＦＢＤに与えることができる。第６の信号は、信号線ＦＦＢＤを介して出力回路１０４ａ又は出力回路１０４ｂのいずれかに与えることができる。つまり、第６の信号は、フィードバック信号として用いることができる。

なお、フィードバック回路１０９を有することで、演算処理に時間展開可能なフィードバック機能を加えることができる。例えば、再帰型ニューラルネットワーク（ＲＮＮ）、又はニューラルネットワークとして、Ｌｏｎｇ Ｓｈｏｒｔ‐Ｔｅｒｍ Ｍｅｍｏｒｙ（ＬＳＴＭ：長・短期記憶）と呼ばれる機械学習のアルゴリズムに用いることができる。

図４では、パーセプトロンを説明するために、メモリセルアレイ１０１を用いて説明する。メモリセルアレイ１０１は、多層のパーセプトロンを有することができるが、一例として入力層１０２ａについて説明する。入力層１０２ａは、メモリセルアレイ１０３ａと、出力回路１０４ａと、電流源回路３０とを有している。メモリセルアレイ１０３ａは、複数のシナプス回路２３ａを有し、出力回路１０４ａは、複数の活性化関数回路２４ａを有している。電流源回路３０は、それぞれのパーセプトロンに配置されることが好ましい。よって、ニューロンは、シナプス回路２３ａ及び活性化関数回路２４ａによって構成されている。

メモリセルアレイ１０３ａは、信号線ＷＤ［ｊ］、信号線ＷＷ［ｉ］、信号線ＳＬ［ｊ］、信号線ＲＷ［ｉ］、及び配線ＣＯＭと、複数のメモリセルＭＣを有している。メモリセルＭＣは、トランジスタ４１、トランジスタ４２、及び容量素子５１を有している。説明を簡便化するために、図３では、一例としてメモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ＋２］を用いて説明する。

メモリセルＭＣは、信号線ＷＤ［ｊ］、信号線ＷＷ［ｉ］、信号線ＳＬ［ｊ］、信号線ＲＷ［ｉ］、及び配線ＣＯＭとが電気的に接続されている。トランジスタ４１のゲートは、信号線ＷＷと電気的に接続されている。トランジスタ４１のソース又はドレインの一方は、信号線ＷＤと電気的に接続されている。トランジスタ４１のソース又はドレインの他方は、トランジスタ４２のゲートと、容量素子５１の電極の一方と、が電気的に接続されている。トランジスタ４２のソース又はドレインの一方は、信号線ＳＬと電気的に接続されている。トランジスタ４２のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。容量素子５１の電極の他方は、信号線ＲＷと電気的に接続されている。ノードＦＮ１は、トランジスタ４２のゲートと、トランジスタ４１のソース又はドレインの他方、及び容量素子５１の電極の一方が接続されることで形成されている。

メモリセルＭＣは、ノードＦＮ１に重み係数を記憶することができる。重み係数は、アナログ信号で与えられるため重み電位として表すことができる。信号線ＲＷは、アナログ信号の入力信号が与えられる。よって、容量素子５１は、容量素子５１の電極の他方に入力信号が与えられる。ノードＦＮ１は、重み電位に容量素子５１を介して入力信号が加えられることで第１の電位に変化する。よって、トランジスタ４２のゲートには、第１の電位が与えられる。トランジスタ４２は、トランジスタ４２のゲートに与える第１の電位を変化させることでトランジスタ４２のコンダクタンスに応じた電流を流すことができる。つまり、トランジスタ４２は、入力信号に重み係数を乗算し前記第１の電流に変換することができる。従って乗算された結果は、第１の電流として出力される。配線ＣＯＭには、シナプス回路２３ａで使用する一番低い電位を与えることが好ましい。トランジスタ４２に流れる電流は、配線ＣＯＭに吸い込まれる方向に流れることが好ましい。

シナプス回路２３ａは、電流源回路３０と電気的に接続されている。電流源回路３０は、メモリユニット２３ｂが有している複数のメモリセルＭＲＥＦを用いて電流ＩＲＥＦを生成することができる。メモリセルＭＲＥＦは、メモリセルＭＣと同じ構成であることが好ましい。電流ＩＲＥＦは、信号線ＳＬ［ｊ］に電流を供給するときの基準電流になる。電流源回路３０は、カレントミラー回路を有し、電流ＩＲＥＦを電流ＩＲ［ｊ］にコピーすることができる。従って、信号線ＳＬ［ｊ］には、電流ＩＲＥＦと同じ大きさの電流ＩＲ［ｊ］を供給することができる。電流源回路３０については、図５で詳細な説明をする。

活性化関数回路２４ａは、複数の第１の電流を加算し、第２の電位をランプ関数によって第３の電位に変換することができる。第３の電位は、次段のニューロン２３が有する信号線ＲＷに与えられる。活性化関数回路２４ａの詳細な説明は図６にて行う。

図５では、電流源回路３０の詳細な説明をする。図５は、一例として電流源回路３０の回路構成を示している。電流源回路３０は、カレントミラー回路で構成されている。カレントミラー回路は、基準になるカレントミラー回路ＣＭＲＥＦと、複数のカレントミラー回路ＣＭによって構成されている。カレントミラー回路ＣＭの数は、ニューロン２３と同じ数が好ましい。カレントミラー回路ＣＭＲＥＦ及びカレントミラー回路ＣＭ［ｊ］は、ｐチャネル型のトランジスタ５９を有している。トランジスタ５９は、同じ大きさのチャネル長、チャネル幅、電気特性を有していることが好ましい。電流源回路３０は、信号線ＢＪ［ｊ］に同じ大きさの電流を流すことができればよく、図５で示した例のようにｐチャネル型のトランジスタで構成されたカレントミラー回路に限定されない。

カレントミラー回路ＣＭＲＥＦ及びカレントミラー回路ＣＭ［ｊ］が有するトランジスタ５９のソースは、配線ＶＤＤと電気的に接続されている。トランジスタ５９のゲートは、配線ＣＭＶと電気的に接続されている。トランジスタ５９のドレインは、信号線ＳＬ［ｊ］に電気的に接続されている。カレントミラー回路ＣＭＲＥＦは、トランジスタ５９のゲートとドレインとが電気的に接続されている。カレントミラー回路ＣＭＲＥＦは、信号線ＳＬＲＥＦを介してメモリセルＭＲＥＦと電気的に接続されている。

信号線ＳＬＲＥＦには、メモリセルＭＲＥＦが有するトランジスタ４２に流れる電流の和に等しい電流ＩＲＥＦが流れる。よって、カレントミラー回路ＣＭＲＥＦの有するトランジスタ４９のドレイン電位と、ゲート電位とが電流ＩＲＥＦによって決まる。カレントミラー回路ＣＭＲＥＦの有するトランジスタ４９のゲートに与えられた電位は、配線ＣＭＶを介してカレントミラー回路ＣＭの有するトランジスタ４９のゲートに与えられる。従って、電流ＩＲ［ｊ］は、電流ＩＲＥＦと同じ大きさの電流が与えられる。

図６（Ａ）では、活性化関数回路２４ａの詳細な説明をする。ニューラルネットワークでは、活性化関数回路のことをシグモイド関数と呼ばれることがある。活性化関数回路２４ａは、加算回路、第１のソースフォロワ回路、信号線ＲＳＴ、配線ＶＤＤ、配線ＯＢＳ、及び配線ＮＢ１を有している。加算回路は、容量素子２５、容量素子２６、トランジスタ２７と、及び第１のノードＮＤ１を有している。第１のソースフォロワ回路は、トランジスタ４６、トランジスタ４７、及びトランジスタ４８を有している。

まず、加算回路について説明する。容量素子２５の電極の一方は、信号線ＳＬ［ｊ］と電気的に接続され、容量素子２５の電極の他方は、容量素子２６の電極の一方と、トランジスタ２７のソース又はドレインの一方と、トランジスタ４８のゲートとが電気的に接続されている。容量素子２６の電極の他方は、信号線ＦＦＢＤ［ｊ］と電気的に接続されている。第１のノードＮＤ１は、容量素子２５の電極の他方と、容量素子２６の電極の一方と、トランジスタ２７のソース又はドレインの一方と、トランジスタ４８のゲートと接続されることで形成されている。

信号線ＳＬ［ｊ］には、シナプス回路２３ａが有するメモリセルＭＣが出力する第１の電流が加算されることで生成された第２の電流が流れている。容量素子２５は、第２の電流を第２の電位に変換することができる。第２の電位は、容量素子２５を介して第１のノードＮＤ１に与えられる。第１のノードＮＤ１の電位が変化することで、トランジスタ４８のゲートに与えられる電位が変化する。第１のノードＮＤ１には、信号線ＦＦＢＤ［ｊ］に与えられたフィードバック信号が容量素子２６を介して加えられてもよい。第２の電位は、第２の信号に相当する。トランジスタ２７のゲートには、信号線ＲＳＴに与えられるリセット信号によって、第１のノードＮＤ１を初期化することができることが好ましい。

次に、第１のソースフォロワ回路について説明する。トランジスタ４６のゲートは、配線ＮＢ１と電気的に接続されている。トランジスタ４７のゲートは、配線ＯＢＳと電気的に接続されている。第１のノードＮＤ１は、トランジスタ４８のゲートと電気的に接続されている。配線ＶＤＤは、トランジスタ４７のソース又はドレインの一方と、トランジスタ４８のソース又はドレインの一方と、が電気的に接続されている。トランジスタ４６のソース又はドレインの一方は、トランジスタ４７のソース又はドレインの他方と、トランジスタ４８のソース又はドレインの他方と、出力端子ＯＲＹ［ｊ］とが電気的に接続されている。トランジスタ４６のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。

活性化関数回路２４ａは、第２の電位をランプ関数によって第２の電位に変換することができる。トランジスタ４６のゲートは、配線ＮＢ１によって固定電位が与えられている。従って、トランジスタ４６は第２のソースフォロワ回路の定電流源として機能することができる。トランジスタ４７のゲートは、配線ＯＢＳによって電圧ＶＢＳを与えられる。トランジスタ４８のゲートには、第２の電位が与えられる。トランジスタ４６、トランジスタ４７、及びトランジスタ４８は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。

ランプ関数は、第１の出力範囲と、第２の出力範囲と、を有している。第１の出力範囲は、トランジスタ４７によって出力端子ＯＲＹ［ｊ］に固定電位が出力される。第２の出力範囲は、トランジスタ４８によって出力端子ＯＲＹ［ｊ］に第２の電位が出力される。より正確には、第１の出力範囲では、電圧ＶＢＳよりトランジスタ４７の閾値電圧だけ低い固定電位が出力端子ＯＲＹ［ｊ］に出力される。第２の出力範囲では、第２の電位よりトランジスタ４８の閾値電圧だけ低い電位が出力端子ＯＲＹ［ｊ］に出力される。

つまり換言すると、活性化関数回路２４ａが有するランプ関数は、第２の電位が電圧ＶＢＳより小さいとに出力端子ＯＲＹ［ｊ］の出力電圧を固定することができる。また、第２の電位が電圧ＶＢＳより大きいときは、出力端子ＯＲＹ［ｊ］をトランジスタ４８のゲートに与える第２の電位に応じた出力電圧に変化させることができる。

アナログ信号の演算は、素子の電気特性、又は配線などの時定数などの影響によってばらつくことがある。ただし、第１の出力範囲を有することで、ばらつきの影響を削減することができる。ランプ関数によって変換された第２の電位は、次段のニューロンの入力信号として信号線ＲＷに与えられる。

図６（Ｂ）は、活性化関数回路２４ａの出力特性を示している。ｘ軸は、活性化関数回路２４ａに入力信号として与えられる第２の電位を表している。説明のために、第２の電位を、電圧ＶＳＬ［ｊ］として図中に示している。ｙ軸は、活性化関数回路２４ａの出力信号として出力端子ＯＲＹ［ｊ］与えられる電圧ＶＲＹ［ｊ］を表している。

図７には、図６とは異なる活性化関数回路２４ｂを示している。活性化関数回路２４ｂは、配線ＯＢＳと、トランジスタ４７とを有さない点が図６（Ａ）と異なっている。活性化関数回路２４ｂは、ランプ関数を有さないため第２の電位が次段のニューロンの入力信号として信号線ＲＷに与えられる。より正確なデータを用いて演算するときには、ランプ関数を有さないことが好ましい。

図８では、図４と異なるメモリセルアレイ１０１Ａについて説明する。図８では、メモリセルアレイ１０１と異なる点について説明し、メモリセルアレイ１０１と重複する構成要素については説明を省略する。メモリセルアレイ１０１Ａでは、出力回路１０４ｂの構成が異なっている。

出力回路１０４ｂは、列出力回路３１と、オフセット電流回路３２とを有している。列出力回路３１は、電流電圧変換回路３１ａと、オフセット回路３１ｂとを有している。

電流電圧変換回路３１ａは、信号線ＳＬ［ｊ］に流れる第２の電流を第３の電位に変換することができる。第３の電位は、オフセット回路３１ｂに与えられる。オフセット回路３１ｂは、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋２，ｊ］に入力信号が与えられていないときを基準として、入力信号が与えられるときの第３の電位を記憶することができる。オフセット回路３１ｂは、第３の電位から生成する第４の電位を第１の出力端子に出力する。

図９では、列出力回路３１の詳細な説明をする。列出力回路３１は、電流電圧変換回路３１ａ、オフセット回路３１ｂ、信号線ＥＲ、配線ＯＲＥＦ、配線ＯＰＲ、信号線ＲＳＴ、及び配線ＮＢを有している。

電流電圧変換回路３１ａは、電流電圧変換素子Ｒ１と、スイッチＳＷとを有している。スイッチの電極の一方は、信号線ＳＬと電気的に接続され、スイッチＳＷの電極の他方は電流電圧変換素子Ｒ１の電極の一方と電気的に接続され、電流電圧変換素子Ｒ１の他方の電極は、配線ＯＲＥＦと電気的に接続されている。スイッチＳＷは、信号線ＥＲによって制御される。電流電圧変換素子Ｒ１は、抵抗素子が好ましいが限定はされない。ダイオード、又は容量素子などを用いてもよい。またスイッチＳＷは、トランジスタを用いることが好ましいが限定はされない。ダイオードなどを用いてもよい。ただしダイオードを用いるときは、信号線ＥＲによる制御を必要としない。

スイッチＳＷをオフ状態にすることで、オフセット電流回路３２が信号線ＳＬのオフセット電流をキャンセルする期間として用いることができる。また、スイッチＳＷをオン状態にすることで、電流電圧変換回路３１ａが信号線ＳＬに与えられる電流を電流電圧変換素子Ｒ１によって電位に変換することができる。よって、スイッチＳＷは、電流を流す期間を制御し、消費電力を小さくすることができる。

電流電圧変換素子Ｒ１は、配線ＯＲＥＦに与えられる電位ＶＲＥＦを基準電位として第２の電流を第３の電位に変換することができる。ただし、電位ＶＲＥＦには、ノードＦＮ１に与えられる重み電位と、信号線ＲＷに与えられる入力信号とを考慮して最適な電位ＶＲＥＦを与えることができる。

電流電圧変換回路３１ａは、一つの抵抗素子で電流を電圧に変換する例を示したが、複数の抵抗素子とスイッチとを有した構成でもよい。複数の抵抗素子と、スイッチを有することで、電流電圧変換回路３１ａは、電流の大きさに応じた検出範囲を切り替えることができる。

例えば、配線ＯＲＥＦに与えられる電位ＶＲＥＦは、ノードＦＮ１に正の重み電位又は負の重み電位が与えられても第１の電位が正の電位を示すように設定することが好ましい。従って、トランジスタ４２に流れる第１の電流は、ノードＦＮ１に正の重み電位又は負の重み電位のいずれかが与えられても配線ＣＯＭに吸い込まれることが好ましい。ただし、第１の電流が、正の重みのとき配線ＣＯＭに吸い込まれ、負の重みのとき配線ＣＯＭから供給するように電位ＶＲＥＦを設定してもよい。また、電流源回路３０は、信号線ＳＬ［ｊ］に与えるＩＲ［ｊ］が、第２の電流より大きいことが好ましい。

続いて、オフセット回路は３１ｂについて説明する。オフセット回路は３１ｂは、リセット回路、第２のソースフォロワ回路、容量素子５３、及び第１の出力端子を有している。リセット回路は、容量素子５２と、トランジスタ４３とを有している。第２のソースフォロワ回路は、トランジスタ４４と、トランジスタ４５とを有している。

オフセット回路は３１ｂは、配線ＯＰＲ、信号線ＲＳＴ、及び配線ＮＢが電気的に接続されている。容量素子５２の電極の一方は、信号線ＳＬ［ｊ］に電気的に接続されている。容量素子５３の電極の一方は、信号線ＦＦＢＤと電気的に接続されている。容量素子５２の電極の他方は、容量素子５３の電極の他方と、トランジスタ４３のソース又はドレインのいずれか一方と、トランジスタ４４のゲートとが電気的に接続されている。トランジスタ４３のソース又はドレインの他方は、配線ＯＰＲに電気的に接続されている。トランジスタ４４のソース又はドレインの一方は、配線ＶＤＤに電気的に接続されている。トランジスタ４４のソース又はドレインの他方は、トランジスタ４５のソース又はドレインの一方と、出力端子ＯＰＳ［ｊ］とが電気的に接続されている。トランジスタ４５のソース又はドレインの他方は、配線ＣＯＭと電気的に接続されている。トランジスタ４５のゲートは、配線ＮＢ１と電気的に接続されている。ノードＦＮ２は、容量素子５２の電極の他方と、トランジスタ４３のソース又はドレインの一方と、トランジスタ４４のゲートが接続することによって形成されている。

配線ＯＰＲには、ノードＦＮ２のリセット電位ＶＰＲが与えられる。リセット回路は、信号線ＲＳＴにデジタル信号“Ｈ”を与えることで、トランジスタ４３をオン状態にすることができる。従って、ノードＦＮ２は、電位ＶＰＲが与えられる。ノードＦＮ２は、リセット電位ＶＰＲが与えられている第１の期間を有している。第１の期間は、信号線ＳＬ［ｊ］がメモリセルＭＣに対して入力データが与えられていない状態であることが好ましい。

トランジスタ４３がオフ状態になり、メモリセルＭＣには、信号線ＲＷから入力信号が与えられる。容量素子５２の電極の一方には、電流電圧変換回路３１ａが第２の電流から生成する第４の電位が与えられる。ノードＦＮ２は、容量素子５２による容量結合によって第４の電位に変化する。このとき、ノードＦＮ２に生成された第４の電位には、容量素子５３を介してフィードバック回路１０９からフィードバック信号が加えられてもよい。ノードＦＮ２に与えられた第４の電位は、第２のソースフォロワ回路を構成するトランジスタ４４のゲートに与えられる。トランジスタ４５のゲートは、配線ＮＢ１によって固定電位が与えられている。従って、トランジスタ４５は第２のソースフォロワ回路の定電流源として機能することができる。トランジスタ４４及びトランジスタ４５は、トランジスタのチャネル長、チャネル幅、及び電気特性が同じであることが好ましい。

出力端子ＯＰＳ［ｊ］には、第２のソースフォロワ回路の出力が与えられる。従って、出力端子ＯＰＳ［ｊ］は、トランジスタ４４のゲートに与えられた第４の電位からトランジスタ４４の閾値電圧だけ低い電位が出力される。

図１０では、オフセット電流回路３２について説明する。オフセット電流回路３２は、電流吸込み回路３２ａ、電流供給回路３２ｂ、信号線ＯＲＭ、信号線ＯＳＭ、信号線ＯＲＰ、信号線ＯＳＰ、配線ＣＯＭ、及び配線ＶＤＤを有している。電流吸込み回路３２ａは、トランジスタ６１、トランジスタ６２、トランジスタ６３、及び容量素子６４を有し、電流供給回路３２ｂは、トランジスタ６５、トランジスタ６６、トランジスタ６７、及び容量素子６８を有している。

信号線ＳＬ［ｊ］に着目して説明をする。電流吸込み回路３２ａ［ｊ］、及び電流供給回路３２ｂ［ｊ］は、図１０で表示されていないが信号線ＳＬ［ｊ］を介して電流源回路３０、電流電圧変換回路３１ａ［ｊ］、オフセット回路３１ｂ［ｊ］、及びメモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］と電気的に接続されている。

信号線ＳＬ［ｊ］は、トランジスタ６１のソース又はドレインの一方と、トランジスタ６５のソース又はドレインの一方とが電気的に接続されている。

トランジスタ６１のソース又はドレインの一方は、さらに、トランジスタ６２のソース及びドレインの一方と電気的に接続され、トランジスタ６１のゲートは、容量素子６４の電極の一方と、トランジスタ６２のソース又はドレインの他方と、トランジスタ６３のソース又はドレインの一方とが電気的に接続され、トランジスタ６３のソース又はドレインの他方は、配線ＣＯＭと、トランジスタ６１のソース又はドレインの他方と、容量素子６４の電極の他方とが電気的に接続され、トランジスタ６２のゲートは、配線ＯＳＰと電気的に接続され、トランジスタ６３のゲートは、配線ＯＲＰと電気的に接続されている。

トランジスタ６５のソース又はドレインの一方は、さらに、トランジスタ６６のソース及びドレインの一方と電気的に接続され、トランジスタ６５のゲートは、容量素子６８の電極の一方と、トランジスタ６６のソース又はドレインの他方と、トランジスタ６７のソース又はドレインの一方とが電気的に接続され、トランジスタ６７のソース又はドレインの他方は、配線ＶＤＤと、トランジスタ６５のソース又はドレインの他方と、容量素子６８の電極の他方とが電気的に接続され、トランジスタ６６のゲートは、配線ＯＳＭと電気的に接続され、トランジスタ６７のゲートは、配線ＯＲＭと電気的に接続されている。

信号線ＲＷには、初期電位が与えられ、さらに、メモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］のノードＦＮ１には、それぞれ異なる重み係数が重み電位として与えられる。よって、トランジスタ４２には、ノードＦＮ１に与えられた重み電位の大きさによって電流が流れる。信号線ＲＷが初期電位のとき、トランジスタ４２が重み電位の大きさによって流す電流をオフセット電流とすることができる。ただし、オフセット電流とは、メモリセルＭＣ［ｉ、ｊ］乃至メモリセルＭＣ［ｉ＋２、ｊ］のトランジスタ４２にそれぞれに流れる電流の合計電流を示している。

シナプス回路２３ａは、それぞれの入力信号に重み係数を乗算し、乗算結果を加算することで変化量を判断する。そのため、重み係数が設定されることによって発生するオフセット成分は、キャンセルされることが好ましい。

続いて、オフセット成分をキャンセルする方法について説明する。まず、信号線ＳＬ［ｊ］には、電流源回路３０が有するカレントミラー回路から基準電流が与えられている。重み係数が与えられず、メモリセルＭＣのトランジスタ４２がオフセット電流を流さなないとき、信号線ＳＬ［ｊ］には、電流電圧変換回路３１ａ［ｊ］によって基準電位が生成される。しかし、重み係数がそれぞれのメモリセルＭＣに与えられると、オフセット電流がトランジスタ４２に流れ、信号線ＳＬ［ｊ］は、電流電圧変換回路３１ａ［ｊ］によって生成される電圧の大きさが変化する。

従って、シナプス回路２３ａは、メモリセルＭＣに重み係数を設定した後、重み係数によって発生するオフセット電流をキャンセルことが好ましい。重み係数は、正の重み係数、又は負の重み係数を取ることができる。従って、重み係数によらず、基準電流を維持するためには、電流吸込み回路３２ａ［ｊ］がオフセット電流をキャンセルするための電流を吸い込むことができ、もしくは、電流供給回路３２ｂ［ｊ］がオフセット電流をキャンセルするための電流を供給できることが好ましい。

まず、電流吸込み回路３２ａ［ｊ］がオフセット電流をキャンセルするために電流を吸い込む方法について説明する。トランジスタ６３は、信号線ＯＲＰにデジタル信号“Ｈ”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ６３を介して配線ＣＯＭの電位で初期化される。

続いてトランジスタ６３をオフ状態にしたのち、トランジスタ６２は、信号線ＯＳＰにデジタル信号“Ｈ”の信号が与えられるとオン状態になる。従って、信号線ＳＬ［ｊ］に流れるオフセット電流は、容量素子６４に与えられ、トランジスタ６１と、容量素子６４はソースフォロワ回路を形成する。トランジスタ６１が流す電流と、オフセット電流とが均衡を得ると容量素子６４の電位が安定化する。トランジスタ６１は、ｎチャネル型トランジスタであることが好ましい。続いてトランジスタ６２をオフ状態にし、容量素子６４にオフセット電流に応じたオフセットキャンセル電位を保持することができる。

次に、電流供給回路３２ｂ［ｊ］がオフセット電流をキャンセルするために電流を供給する方法について説明する。トランジスタ６７は、信号線ＯＲＭにデジタル信号“Ｈ”が与えられるとオン状態になる。よって容量素子の電極の一方は、トランジスタ６７を介して配線ＶＤＤの電位で初期化される。

続いてトランジスタ６７をオフ状態にしたのち、トランジスタ６６は、信号線ＯＳＭにデジタル信号“Ｈ”の信号が与えられるとオン状態になる。従って、信号線ＳＬ［ｊ］に流れるオフセット電流は、容量素子６８に与えられ、トランジスタ６５と、容量素子６８はソースフォロワ回路を形成する。トランジスタ６５が流す電流と、オフセット電流とが均衡を得ると容量素子６８の電位が安定化する。トランジスタ６５は、ｐチャネル型トランジスタであることが好ましい。続いてトランジスタ６２６オフ状態にし、容量素子６８にオフセット電流に応じたオフセットキャンセル電位を保持することができる。

電流吸込み回路３２ａ［ｊ］、及び電流供給回路３２ｂ［ｊ］は、異なるタイミングでオフセット電流のキャンセル動作をすることが好ましい。

また、オフセット電流のキャンセル動作期間は、電流電圧変換回路３１ａ［ｊ］のスイッチＳＷがオフ状態であることが好ましい。電流電圧変換素子Ｒ１にオフセット電流を流さないことで、電流電圧変換素子Ｒ１による変換誤差の影響を抑えることができる。

もしくは、オフセット電流のキャンセル動作期間は、電流電圧変換回路３１ａ［ｊ］のスイッチＳＷがオン状態であってもよい。オフセット電流を電流電圧変換素子Ｒ１にも流すことで、電流電圧変換素子Ｒ１の影響を含んだオフセット補正をすることができる。

さらに、積和演算処理を停止している期間は、スイッチＳＷをオフ状態にすることで電流電圧変換素子Ｒ１が消費する電力を削減することができる。

図１１では、図１０と異なるオフセット電流回路３２について説明する。電流吸込み回路３２ｃ［ｊ］は、電流吸込み回路３２ａ［ｊ］と異なり、トランジスタ６３と、信号線ＯＲＰと、を有しない。よって、容量素子６４は、配線ＣＯＭによって与えられる電位で初期化されない。また、電流供給回路３２ｄ［ｊ］は、電流供給回路３２ｂ［ｊ］と異なり、トランジスタ６７と、信号線ＯＲＭと、を有しない。よって、容量素子６８は、配線ＶＤＤによって与えられる電位で初期化されない。

よってオフセット電流回路３２は、信号線の数を削減でき、さらに使用するトランジスタの数を削減できるため実装面積を小さくすることができる。さらに、初期化する時間を削減できるため処理速度を向上させることができる。

図１２では、図６（Ａ）と異なる活性化関数回路２４ｃについて説明する。図６（Ａ）の活性化関数回路２４ａと異なる点は、出力端子ＯＰＳ［ｊ］がトランジスタ４８のゲートと電気的に接続されている。第１のソースフォロワについては、前述の第１のソースフォロワを参照できるため、詳細を省略する。

図１３では、半導体装置１００の動作をタイミングチャートで示す。図１４で示すタイミングチャートでは、図１０のオフセット電流回路３２を用いた動作を説明する。また、説明を簡便化するために、図１４では、メモリセルＭＣ［ｉ，ｊ］乃至メモリセルＭＣ［ｉ＋１，ｊ＋１］、メモリセルＭＲＥＦ［ｉ］、及びメモリセルＭＲＥＦ［ｉ＋１］の動作について説明する。

時刻Ｔ０１乃至時刻Ｔ０４の期間では、メモリセルＭＣにアナログ信号を格納するステップである。

また、時刻Ｔ０５から時刻Ｔ１０の期間では、オフセット電流回路３２にオフセットキャンセル電位を設定するステップである。

時刻Ｔ１１乃至時刻Ｔ１２の期間では、列出力回路３１のオフセット回路３１ｂにリセット電位を設定するステップである。

時刻Ｔ１３乃至時刻Ｔ１４の期間では、多層パーセプトロンの各階層の積和演算及び活性化関数の処理を実行し、多層ニューラルネットワークの出力を取得するステップである。

時刻Ｔ０１から時刻Ｔ０２の期間について説明する。信号線ＷＤＲＥＦには、アナログ信号ＷＳＴの電位が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が与えられる。また、信号線ＲＷ［ｉ］及び信号線ＲＷ［ｉ＋１］には、アナログ信号ＶＸＳＴが基準電位として与えられる。よって、メモリセルＭＣ［ｉ，ｊ］に与えられるアナログ信号ＶＷＸ［ｉ，ｊ］、及びメモリセルＭＣ［ｉ，ｊ＋１］に与えられるアナログ信号ＶＷＸ［ｉ，ｊ＋１］は、それぞれ異なる重み係数を示している。

信号線ＷＷ［ｉ］には、デジタル信号“Ｈ”が与えられ、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｌ”が与えられる。また、信号線ＥＲには、デジタル信号“Ｌ”が与えられ、信号線ＲＳＴ［ｉ］には、デジタル信号“Ｈ”が与えられる。

よって、ノードＦＮＲＥＦ［ｉ］には、アナログ信号ＷＳＴの電位が保持される。また、ノードＦＮ１［ｉ，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位が保持される。また、ノードＦＮ１［ｉ，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位が保持される。

メモリセルＭＣ［ｉ，ｊ］が有するトランジスタ４２には、ノードＦＮ１［ｉ，ｊ］に与えられたアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］の電位に応じたオフセット電流が流れる。また、メモリセルＭＣ［ｉ，ｊ＋１］が有するトランジスタ４２には、ノードＦＮ１［ｉ，ｊ＋１］に与えられたアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ＋１］の電位によってオフセット電流が流れる。

時刻Ｔ０３から時刻Ｔ０４の期間について説明する。信号線ＷＷ［ｉ］には、デジタル信号“Ｌ”が与えられる。また、信号線ＷＷ［ｉ＋１］には、デジタル信号“Ｈ”が与えられる。また、信号線ＷＤ［ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］が与えられる。また、信号線ＷＤ［ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］が与えられる。また、信号線ＷＤＲＥＦには、アナログ信号ＷＳＴが与えられる。よって、メモリセルＭＣ［ｉ＋１，ｊ］に与えられるアナログ信号ＶＷＸ［ｉ＋１，ｊ］、及びメモリセルＭＣ［ｉ＋１，ｊ＋１］に与えられるアナログ信号ＶＷＸ［ｉ＋１，ｊ＋１］は、それぞれ異なる重み係数を示している。

よって、ノードＦＮＲＥＦ［ｉ＋１］には、アナログ信号ＷＳＴの電位が保持される。ノードＦＮ１［ｉ＋１，ｊ］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ］の電位が保持される。ノードＦＮ１［ｉ＋１，ｊ＋１］には、アナログ信号ＷＳＴ−ＶＷＸ［ｉ＋１，ｊ＋１］の電位が保持される。

従って、信号線ＳＬ［ｊ］には、メモリセルＭＣ［ｉ，ｊ］と、メモリセルＭＣ［ｉ＋１，ｊ］と、が有するそれぞれのトランジスタ４２に流れる電流の和がオフセット電流として流れる。また、信号線ＳＬ［ｊ＋１］には、メモリセルＭＣ［ｉ，ｊ＋１］と、メモリセルＭＣ［ｉ＋１，ｊ＋１］と、が有するそれぞれのトランジスタ４２に流れる電流の和がオフセット電流として流れる。

時刻Ｔ０５から時刻Ｔ０６の期間について説明する。ここでは、説明を簡便化するために信号線ＳＬ［ｊ］と電気的に接続されたオフセット電流回路３２［ｊ］に着目して説明する。

電流吸込み回路３２ａ［ｊ］は、信号線ＯＲＰにデジタル信号“Ｈ”が与えられると配線ＣＯＭに与えられた電位で初期化される。また、電流供給回路３２ｂ［ｊ］は、信号線ＯＲＭにデジタル信号“Ｈ”が与えられると配線ＶＤＤに与えられた電位で初期化される。

時刻Ｔ０７から時刻Ｔ０８の期間について説明する。まず、電流供給回路３２ｂ［ｊ］によってオフセット電流をキャンセルする。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流が流れている。信号線ＳＬ［ｊ］には、電流源回路３０が有するカレントミラー回路から供給される基準電流が流れることが好ましい。したがって、オフセット電流をキャンセルするための電流が、電流供給回路３２ｂ［ｊ］から供給される。

時刻Ｔ０９から時刻Ｔ１０の期間について説明する。続いて、電流吸込み回路３２ａ［ｊ］によってオフセット電流をキャンセルする。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流が流れている。信号線ＳＬ［ｊ］には、電流源回路３０が有するカレントミラー回路から供給される基準電流が流れることが好ましい。したがって、オフセット電流をキャンセルするための電流が、電流吸込み回路３２ａ［ｊ］に吸い込まれる。図１３のタイミングチャートで示しているオフセット電流ＩＯＦ［ｊ］は、電流吸込み回路３２ａ［ｊ］及び電流供給回路３２ｂ［ｊ］に流れるオフセット電流を示している。

時刻Ｔ１１から時刻Ｔ１２の期間について説明する。スイッチＳＷは、信号線ＥＲにデジタル信号“Ｈ”が与えられるとオン状態になる。信号線ＳＬ［ｊ］には、重み係数によって発生したオフセット電流がキャンセルされた電流が出力されている。電流電圧変換素子Ｒ１は、信号線ＳＬ［ｊ］に流れる電流を基準電位に変換する。このとき、信号ＲＳＴによってノードＦＮ２には、配線ＯＰＲを介してリセット電位ＶＰＲが与えられている。よって、オフセット回路３１ｂが有する容量素子５２には、ノードＦＮ２［ｊ］に与えられたリセット電位ＶＰＲを基準とした基準電位を保持することができる。

時刻Ｔ１２から時刻Ｔ１３の期間について説明する。ノードＦＮ２［ｊ］は、信号線ＲＳＴにデジタル信号“Ｌ”を与えることでフローティングノードになる。従って、ノードＦＮ２［ｊ］は、信号線ＳＬ［ｊ］の電位の変化を検知することができる。

時刻Ｔ１３から時刻Ｔ１４の期間について説明する。信号線ＳＬ［ｊ］に着目して説明をする。メモリセルＭＣ［ｉ，ｊ］には、信号線ＲＷ［ｉ］を介して入力データ電位が与えられる。ノードＦＮ１［ｉ，ｊ］は、ノードＦＮ１［ｉ，ｊ］に保持されているアナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］に容量素子５１を介して入力データ電位を加えることができる。よって、トランジスタ４２のゲートには、アナログ信号ＷＳＴ−ＶＷＸ［ｉ，ｊ］に入力データ電位が加えた電位が与えられる。従って、トランジスタ４２は、トランジスタ４２のコンダクタンスを用いて入力データ電位と重み電位とを乗算し、乗算結果を第１の電流に変換することができる。さらに、メモリセルＭＣ［ｉ＋１，ｊ］は、信号線ＲＷ［ｉ＋１］によって入力データ電位が与えられ、入力データ電位と重み電位とを乗算することができる。

信号線ＳＬ［ｊ］には、メモリセルＭＣ［ｉ，ｊ］及びメモリセルＭＣ［ｉ＋１，ｊ］で乗算される第１の電流が出力する、第２の電流は、それぞれの第１の電流を加算することで生成される。第２の電流は、電流電圧変換素子Ｒ１によって第３の電位に変換され、オフセット回路３１ｂの容量素子５２を介してノードＦＮ２［ｊ］に与えられる。よってノードＦＮ２［ｊ］が検出する第４の電位は、オフセット回路３１ｂが有するソースフォロワ回路によって、第４の電位からトランジスタ４４の閾値電圧だけ低い電位が出力端子ＯＰＳに出力される。

オフセット電流回路３２は、積和演算結果が重み電位によって生成されるオフセット電流をキャンセルすることで、演算結果が重み電位によって検出範囲から外れることを防ぐことができる。さらに、ニューロン２３は、スイッチＳＷを備えることで演算に寄与しない期間の消費電力を抑えることができる。

＜メモリセルの構成例＞
図１４では、図４又は図８で説明したメモリセルＭＣと異なるトランジスタを有している。

図１４（Ａ）に示すメモリセルＭＣＡでは、トランジスタ４２ｐがメモリセルＭＣと異なる点である。トランジスタ４２ｐは、トランジスタ４１のｎチャネル型とは異なる極性であるｐチャネル型のトランジスタである。図１４（Ａ）に示すように、メモリセルＭＣに用いることができるトランジスタの極性は、多様な構成を選択することができる。

図１４（Ｂ）に示すメモリセルＭＣＢでは、トランジスタ４１ＢがメモリセルＭＣと異なる点である。図１４（Ｂ）に示すトランジスタ４１Ｂは、配線ＢＧに接続されたバックゲートを有する。トランジスタ４１Ｂは、配線ＢＧに与える電位によって閾値電圧を制御可能な構成とすることができる。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、ニューロンが有する乗算回路の演算ばらつきを小さくするための補正方法について、図１５乃至図１７を用いて説明する。

図１５では、実施の形態１とは異なるメモリセルアレイ１０１Ａについて説明する。図１５では、図８のメモリセルアレイ１０１Ａと異なる点について説明し、メモリセルアレイ１０１Ａと重複する構成要素については説明を省略する。

メモリセルアレイ１０１Ｂでは、メモリセルＭＣ１が異なっている点である。さらに、メモリセルアレイ１０３ａが、信号線Ｇ１、信号線Ｇ２、及び信号線Ｇ３を有している点が異なっている。

メモリセルＭＲ１には、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭと、が電気的に接続されている。図中では示されていないが信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、及び信号線Ｇ３は、スキャンドライバ回路１０５によって制御されることが好ましい。

図１６では、メモリセルＭＲ１について詳細に説明する。メモリセルＭＲ１は、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、トランジスタ１５、容量素子１６、容量素子１７、第３のノードＦＮ３、第４のノードＦＮ４、及び第５のノードＦＮ５を有している。

トランジスタ１１のゲートは、信号線ＷＷと電気的に接続され、トランジスタ１１のソース又はドレインの一方は、信号線ＷＤと電気的に接続され、トランジスタ１１のソース又はドレインの他方は、トランジスタ１２のゲートと、トランジスタ１５のソース又はドレインの一方と、容量素子１６の電極の一方と、が電気的に接続され、容量素子１６の電極の他方は、信号線ＲＷと電気的に接続され、トランジスタ１２のソース又はドレインの一方は、信号線ＳＬと電気的に接続され、トランジスタ１２のソース又はドレインの他方は、トランジスタ１３のソース又はドレインの一方と、トランジスタ１５のソース又はドレインの他方と、容量素子１７の電極の一方とが電気的に接続され、トランジスタ１５のゲートは、信号線Ｇ１と電気的に接続され、トランジスタ１３のソース又はドレインの他方は、配線ＣＯＭと電気的に接続され、トランジスタ１３のゲートは、信号線Ｇ２と電気的に接続され、容量素子１７の電極の他方は、トランジスタ１２のバックゲートと、トランジスタ１４のソース又はドレインの一方とが電気的に接続され、トランジスタ１４のソース又はドレインの他方は、配線Ｖ１と電気的に接続され、トランジスタ１４のゲートは、信号線Ｇ３と電気的に接続される。

第３のノードＦＮ３は、トランジスタ１２のゲートと、トランジスタ１１のソース又はドレインの他方と、１５トランジスタのソース又はドレインの一方と、及び容量素子１６の電極の一方とが接続されることで形成される。第４のノードＦＮ４は、トランジスタ１２のソース又はドレインの他方と、トランジスタ１３のソース又はドレインの一方と、１５トランジスタのソース又はドレインの他方と、容量素子１７の電極の一方とが接続されることで形成される。第５のノードＦＮ５は、容量素子１７の電極の他方と、トランジスタ１２のバックゲートと、トランジスタ１４のソース又はドレインの一方とが接続されることで形成される。

図１７では、乗算回路に用いられるメモリセルＭＣ１の演算ばらつきを小さくするために、メモリセルＭＣ１が有するトランジスタのばらつきを小さくするための補正方法をタイミングチャートで示す。図１７では、メモリセルアレイ１０１Ｂが有するいずれか一のメモリセルＭＣ１について説明する。メモリセルアレイ１０１Ｂが有する全てのメモリセルＭＣ１及びメモリセルＭＲＥＦ１は同時に補正されてもよいし、それぞれ異なるタイミングで補正されてもよい。

時刻Ｔ１１では、信号線Ｇ１、信号線Ｇ２、及び信号線Ｇ３にデジタル信号“Ｈ”の信号が与えられることでトランジスタ１３、トランジスタ１４、及びトランジスタ１５がオン状態になるステップである。

このとき、信号線ＳＬには、デジタル信号“Ｈ”に相当する大きな電圧が与えられることが好ましい。また、信号線ＲＷと信号線ＷＤには、配線ＣＯＭと同じ初期化電圧が与えられていることが好ましい。また、配線Ｖ１には、トランジスタ１２のバックゲートの閾値電圧よりも大きな電圧ｖ１が与えられていることが好ましい。電圧ｖ１は、式１で表すことができる。Ｖｂｔｈは、トランジスタ１２のバックゲートの閾値電圧、αは、任意の電圧を示している。
ｖ１＝Ｖｂｔｈ＋α（式１）

トランジスタ１３及びトランジスタ１５がオン状態になることで第３のノードＦＮ３及び第４のノードＦＮ４は、配線ＣＯＭに与えられた初期化電位になる。このとき、初期化電圧は、０Ｖであることが好ましいが、限定はされず０Ｖでなくてもよい。

トランジスタ１４がオン状態になることで第５のノードＦＮ５は、配線Ｖ１に与えられる第１の電位になる。

時刻Ｔ１２では、信号線Ｇ２にデジタル信号“Ｌ”の信号が与えられることで、トランジスタ１３がオフ状態となるステップである。よって、第４のノードＦＮ４は、フローティング状態になる。

第４のノードＦＮ４は、ノードＦＮ５に与えられた第１の電位よりトランジスタ１２のバックゲートの閾値電位だけ低い電位に収束する。第４のノードＦＮ４の電位Ｖ_ＦＮ４は、式２で表すことができる。
Ｖ_ＦＮ４＝ｖ１−ｖｂｔｈ（式２）

時刻Ｔ１３では、信号線Ｇ３にデジタル信号“Ｌ”の信号を与え、次に信号線Ｇ２にデジタル信号“Ｈ”の信号が与えられる。まず、トランジスタ１４がオフ状態になり、次にトランジスタ１３がオン状態になるステップである。

トランジスタ１４がオフ状態になることで第５のノードＦＮ５は、フローティング状態になる。次にトランジスタ１３がオン状態になることで第４のノードＦＮ４は、配線ＣＯＭに与えられた初期化電位になる。よって、容量素子１７には、第４のノードＦＮ４を基準としてトランジスタ１２のバックゲートの閾値電圧が記憶される。
Ｖ_ＦＮ４＝ｖ１−（ｖ１−ｖｂｔｈ）＝ｖｂｔｈ（式３）

時刻Ｔ１３では、信号線Ｇ１、信号線Ｇ２、及び信号線Ｇ３にデジタル信号“Ｌ”の信号が与えられることでトランジスタ１３、トランジスタ１４、及びトランジスタ１５がオフ状態になるステップである。

メモリセルＭＣ１及びメモリセルＭＲＥＦ１の容量素子１７には、トランジスタ１２のバックゲートの閾値電圧が保存される。よって、メモリセルＭＣ１を用いて乗算するときのばらつきを補正することができる。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算回路ＭＡＣＦを含む半導体装置に用いることが可能なｏｘトランジスタの構成例について説明する。

＜半導体装置の構成例＞
図１８に示す半導体装置は、トランジスタ３００と、トランジスタ２００、及び容量素子１６０を有している。図１９（Ａ）はトランジスタ２００のチャネル長方向の断面図であり、図１９（Ｂ）はトランジスタ２００のチャネル幅方向の断面図であり、図１９（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。

トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

図１８に示す半導体装置において、配線１００１はトランジスタ３００のソース及びドレインの一方と接続され、配線１００２はトランジスタ３００のソース及びドレインの他方と接続されている。また、配線１００３はトランジスタ２００のソース及びドレインの一方と接続され、配線１００４はトランジスタ２００のトップゲートと接続され、配線１００６はトランジスタ２００のボトムゲートと接続されている。そして、トランジスタ３００のゲート、及びトランジスタ２００のソース及びドレインの他方は、容量素子１６０の電極の一方と接続され、配線１００５は容量素子１６０の電極の他方と接続されている。

ここで、実施の形態１に示す演算回路ＭＡＣＦのメモリセルアレイ１０３ａが有するメモリセルＭＣに、本実施の形態に示す半導体装置を用いる場合、トランジスタ４２はトランジスタ３００に、トランジスタ４１はトランジスタ２００に、容量素子５１は容量素子１６０に対応する。また、配線ＣＯＭは、配線１００１に、配線ＳＬは、配線１００２に、配線ＷＤは、配線１００３に、配線ＷＬ［１］は、配線１００４に、配線ＲＷ［１］は、配線１００５に対応する。なお、配線１００６は、トランジスタ４１がバックゲートを有する構成の場合、当該バックゲートと電気的に接続される配線に対応する。なお、メモリセルアレイ１０３ａが有するメモリセルＭＣ［２］、メモリセルＭＲＥＦ［１］、メモリセルＭＲＥＦ［２］の場合は、上述の記載を参酌する。

本発明の一態様の半導体装置は、図１８に示すようにトランジスタ３００、トランジスタ２００、容量素子１６０を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１６０はトランジスタ３００、及びトランジスタ２００の上方に設けられている。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。

トランジスタ３００は、図１９（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。

なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

なお、図１８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子１６０、又はトランジスタ２００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線として機能を有する。また、プラグ又は配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。

各プラグ、及び配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線として機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、又は配線として機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、又は配線として機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、又は配線として機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。

絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体２１０、及び絶縁体２１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、及び絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、例えば、絶縁体２１２、及び絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、及び絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０３）等が埋め込まれている。なお、導電体２１８は、容量素子１６０、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

特に、絶縁体２１０、及び絶縁体２１４と接する領域の導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、及び水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体２１６の上方には、トランジスタ２００が設けられている。

図１９（Ａ）、（Ｂ）に示すように、トランジスタ２００は、絶縁体２１４及び絶縁体２１６に埋め込まれるように配置された導電体２０３と、絶縁体２１６と導電体２０３の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂ上に、互いに離して配置された導電体２４２ａ、及び導電体２４２ｂと、導電体２４２ａ及び導電体２４２ｂ上に配置され、導電体２４２ａと導電体２４２ｂの間に重畳して開口が形成された絶縁体２８０と、開口の中に配置された導電体２６０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、及び絶縁体２８０と、導電体２６０と、の間に配置された絶縁体２５０と、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、及び絶縁体２８０と、絶縁体２５０と、の間に配置された酸化物２３０ｃと、を有する。また、図１９（Ａ）、（Ｂ）に示すように、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、及び導電体２４２ｂと、絶縁体２８０の間に絶縁体２４４が配置されることが好ましい。また、図１９（Ａ）、（Ｂ）に示すように、導電体２６０は、絶縁体２５０の内側に設けられた導電体２６０ａと、導電体２６０ａの内側に埋め込まれるように設けられた導電体２６０ｂと、を有することが好ましい。また、図１９（Ａ）、（Ｂ）に示すように、絶縁体２８０、導電体２６０、及び絶縁体２５０の上に絶縁体２７４が配置されることが好ましい。

なお、以下において、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃをまとめて酸化物２３０という場合がある。また、導電体２４２ａ及び導電体２４２ｂをまとめて導電体２４２という場合がある。

なお、トランジスタ２００では、チャネルが形成される領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１８、図１９（Ａ）（Ｂ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａ及び導電体２４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体２６０は、絶縁体２８０の開口、及び導電体２４２ａと導電体２４２ｂに挟まれた領域に埋め込まれるように形成される。導電体２６０、導電体２４２ａ及び導電体２４２ｂの配置は、絶縁体２８０の開口に対して、自己整合的に選択される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体２６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ２００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

さらに、導電体２６０が、導電体２４２ａと導電体２４２ｂの間の領域に自己整合的に形成されるので、導電体２６０は、導電体２４２ａ又は導電体２４２ｂと重畳する領域を有さない。これにより、導電体２６０と導電体２４２ａ及び導電体２４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０３は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０３に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０３に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０３に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

導電体２０３は、酸化物２３０、及び導電体２６０と、重なるように配置する。これにより、導電体２６０、及び導電体２０３に電位を印加した場合、導電体２６０から生じる電界と、導電体２０３から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。本明細書において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、導電体２０３は、導電体２１８と同様の構成であり、絶縁体２１４及び絶縁体２１６の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。

絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２５０は、ゲート絶縁体としての機能を有する。

ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、又は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。

また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。

絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することがなく、好ましい。また、導電体２０３が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。

絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）又は（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。

又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

なお、絶縁体２２０、絶縁体２２２、及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。

酸化物２３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

酸化物２３０は、酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａ又は酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。

また、酸化物２３０ａ及び酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａ及び酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。

ここで、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、及び酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａ及び酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、及び酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。

酸化物２３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。

また、図１９（Ａ）に示すように、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。このとき、領域２４３ａはソース領域又はドレイン領域の一方として機能し、領域２４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域２４３ａと領域２４３ｂに挟まれる領域にチャネル形成領域が形成される。

酸化物２３０と接するように上記導電体２４２を設けることで、領域２４３の酸素濃度が低減する場合がある。また、領域２４３に導電体２４２に含まれる金属と、酸化物２３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域２４３のキャリア密度が増加し、領域２４３は、低抵抗領域となる。

絶縁体２４４は、導電体２４２を覆うように設けられ、導電体２４２の酸化を抑制する。このとき、絶縁体２４４は、酸化物２３０の側面を覆い、絶縁体２２４と接するように設けられてもよい。

絶縁体２４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。

特に、絶縁体２４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体２４２が耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体２４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの内側（上面および側面）接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、又は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｃを通じて、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。

また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体２４４に用いることができる材料を用いればよい。

第１のゲート電極として機能する導電体２６０は、図１９（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。

導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。

また、導電体２６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。

絶縁体２８０は、絶縁体２４４を介して、導電体２４２上に設けられる。絶縁体２８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

絶縁体２８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体２８０を、酸化物２３０ｃと接して設けることで、絶縁体２８０中の酸素を、酸化物２３０ｃを通じて、酸化物２３０の領域２３４へと効率良く供給することができる。なお、絶縁体２８０中の水又は水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０の開口は、導電体２４２ａと導電体２４２ｂの間の領域に重畳して形成される。これにより、導電体２６０は、絶縁体２８０の開口、及び導電体２４２ａと導電体２４２ｂに挟まれた領域に、埋め込まれるように形成される。

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体２６０の導電性が下がらないようにする必要がある。そのために導電体２６０の膜厚を大きくすると、導電体２６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体２６０を絶縁体２８０の開口に埋め込むように設けるため、導電体２６０をアスペクト比の高い形状にしても、工程中に導電体２６０を倒壊させることなく、形成することができる。

絶縁体２７４は、絶縁体２８０の上面、導電体２６０の上面、及び絶縁体２５０の上面に接して設けられることが好ましい。絶縁体２７４をスパッタリング法で成膜することで、絶縁体２５０及び絶縁体２８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０中に酸素を供給することができる。

例えば、絶縁体２７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。

また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。

また、絶縁体２８１、絶縁体２７４、絶縁体２８０、及び絶縁体２４４に形成された開口に、導電体２４０ａ及び導電体２４０ｂを配置する。導電体２４０ａ及び導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体２４０ａ及び導電体２４０ｂは、後述する導電体２４６及び導電体２４８と同様の構成である。

絶縁体２８１上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２４４、絶縁体２８０、絶縁体２７４、絶縁体２８１、絶縁体２８２、及び絶縁体２８６には、導電体２４６、及び導電体２４８等が埋め込まれている。

導電体２４６、及び導電体２４８は、容量素子１６０、トランジスタ２００、又はトランジスタ３００と接続するプラグ、又は配線として機能を有する。導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

続いて、トランジスタ２００の上方には、容量素子１６０が設けられている。容量素子１６０は、導電体１６１と、導電体１６２、絶縁体１６３とを有する。

また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、トランジスタ２００と接続するプラグ、又は配線としての機能を有する。導電体１６１は、容量素子１６０の電極としての機能を有する。なお、導電体１１２、及び導電体１６１は、同時に形成することができる。

導電体１１２、及び導電体１６１には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図１８では、導電体１１２、及び導電体１６１は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

絶縁体１６３を介して、導電体１６１と重畳するように、導電体１６２を設ける。なお、導電体１６２は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体１６２、及び絶縁体１６３上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。又は、消費電力が低減された半導体装置を提供することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。

＜トランジスタの構成例＞
図１８及び図１９では、ゲートとしての機能を機能する導電体２６０が、絶縁体２８０の開口の内部に形成されている構成例について説明したが、ｏｘトランジスタの構成はこれに限られない。例えば、当該導電体の上方に、当該絶縁体が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図２０、図２１に示す。

図２０（Ａ）はトランジスタの上面図であり、図２０（Ｂ）はトランジスタの斜視図である。また、図２０（Ａ）におけるＸ１−Ｘ２の断面図を図２１（Ａ）に示し、Ｙ１−Ｙ２の断面図を図２１（Ｂ）に示す。

図２０、図２１に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物半導体Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記の実施の形態で説明したｏｘトランジスタに用いることができる金属酸化物の構成について説明する。

＜金属酸化物の構成＞
明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。

ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ｏｘトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置が組み込まれた電子部品及び電子機器の一例を示す。

＜電子部品＞
まず、半導体装置１００が組み込まれた電子部品の例を、図２２（Ａ）、（Ｂ）を用いて説明を行う。

図２２（Ａ）に示す電子部品７０００はＩＣチップであり、リード及び回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。

電子部品７０００の回路部に、半導体装置１００を用いることができる。

図２２（Ａ）では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パケージの態様はこれに限定されない。例えば、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、又はＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）であってもよい。また、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）であってもよい。

図２２（Ｂ）は、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、及びレンズ７４３５等を有する。また、パッケージ基板７４１１及びイメージセンサチップ７４５１の間には撮像装置の駆動回路及び信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１又はＩＣチップ７４９０とワイヤ７４７１によって電気的に接続されている。図２２（Ｂ）は、電子部品７４００の内部を示すために、レンズカバー７４２１及びレンズ７４３５の一部を省略して図示している。

イメージセンサチップ７４５１の回路部は、半導体装置１００（集積回路１２０、集積回路１３０、集積回路１４０）、層７０３３の積層でなる。

層７０３３は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。

セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、又は、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。

上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、又はそれらが混在した酸化物などを用いることができる。

また、層７０３３が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体の用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。

上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層７０３２と層７０３３とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。

また、層７０３３に換えて、半導体装置１００とＭＥＭＳセンサなどを組み合わせてもよい。半導体装置１００と層７０３３に加えて、ＭＥＭＳセンサなどを組み合わせてもよい。また、例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、匂い、又は赤外線を測定する機能を含むセンサを組み合わせてもよい。

＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図２３乃至図２４を用いて説明を行う。

図２３（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６及び障害物センサ２１０７、移動機構２１０８を備える。

ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６及び障害物センサ２１０７等に、上記電子部品を使用することができる。

マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２及びスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。

ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。

上部カメラ２１０３及び下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６及び障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。

図２３（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自立して飛行する機能を有する。

飛行体２１２０において、演算装置２１２１及びカメラ２１２２に上記電子部品を用いることができる。

図２３（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。

自動車２９８０において、カメラ２９８１に上記電子部品を用いることができる。

図２３（Ｄ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、及び操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末２９１０はその内部の記憶装置とカメラ２９１３に上記電子部品を用いることができる。

図２３（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末２９６０はその内部の記憶装置に上記電子部品を用いることができる。

図２３（Ｆ）にＵＳＢ型の周辺機器の一例を示す。周辺機器２９２０は、スティック型の周辺機器であり、筐体２９２１、コネクタ２９２２、半導体装置２９２３などを備える。半導体装置２９２３は筐体２９２１に設けられている。半導体装置２９２３に上記電子部品を用いることができる。

周辺機器２９２０は、ＵＳＢポートを有するホスト機器とコネクタ２９２２を介して接続し、ホスト機器の機能を高めることができる。例えば、半導体装置２９２３が記憶装置として機能する場合、ホスト機器の記憶容量を増やすことができる。また、半導体装置２９２３がＧＰＵとして機能する場合、ホスト機器の画像処理能力や並列演算処理能力などを高めることができる。周辺機器２９２０は可搬性に優れ、持ち運びが容易である。

なお、ホスト機器と周辺機器２９２０を接続するための通信規格はＵＳＢ規格に限らない。ＩＥＥＥ１３９４又はＨＤＭＩ（登録商標）などの通信規格を用いてもよい。

図２４は、掃除ロボットの一例を示す模式図である。

掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。

カメラ５１０２に、上記電子部品を用いることができる。

掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。

また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具又は段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。

ディスプレイ５１０１には、バッテリの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。

掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つもしくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

ＦＮ１ ノード
ＦＮ２ ノード
ＦＮ３ ノード
ＦＮ４ ノード
ＦＮ５ ノード
Ｇ１ 信号線
Ｇ２ 信号線
Ｇ３ 信号線
ＭＣ１ メモリセル
ＭＲ１ メモリセル
ＭＲＥＦ１ メモリセル
ＮＢ１ 配線
ＮＤ１ ノード
ＮＰ１ ニューロン
ＮＰ２ ニューロン
ＮＰ３ ニューロン
ＮＱ１ ニューロン
ＮＱ２ ニューロン
ＮＱ３ ニューロン
ＮＲ１ ニューロン
ＮＲ３ ニューロン
Ｒ１ 電流電圧変換素子
Ｓ１ 酸化物
Ｖ１ 配線
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ 容量素子
１７ 容量素子
２３ ニューロン
２３ａ シナプス回路
２３ｂ メモリユニット
２４ａ 活性化関数回路
２４ｂ 活性化関数回路
２４ｃ 活性化関数回路
２５ 容量素子
２６ 容量素子
２７ トランジスタ
３０ 電流源回路
３１ 列出力回路
３１ａ 電流電圧変換回路
３１ｂ オフセット回路
３２ オフセット電流回路
３２ａ 電流吸込み回路
３２ｂ 電流供給回路
３２ｃ 電流吸込み回路
３２ｄ 電流供給回路
４１ トランジスタ
４１Ｂ トランジスタ
４２ トランジスタ
４２ｐ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５１ 容量素子
５２ 容量素子
５３ 容量素子
５９ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ 容量素子
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ 容量素子
１００ 半導体装置
１０１ メモリセルアレイ
１０１Ａ メモリセルアレイ
１０１Ｂ メモリセルアレイ
１０２ａ 入力層
１０２ｂ 中間層
１０２ｃ 出力層
１０３ａ メモリセルアレイ
１０３ｂ メモリセルアレイ
１０３ｃ メモリセルアレイ
１０４ａ 出力回路
１０４ｂ 出力回路
１０４ｃ 出力回路
１０５ スキャンドライバ回路
１０５ａ スキャン回路
１０５ｂ スキャン回路
１０５ｃ スキャン回路
１０６ ウエイトドライバ回路
１０６ａ ラッチ回路
１０６ｂ デジタルアナログ変換回路
１０６ｃ ソースフォロワ回路
１０７ データドライバ回路
１０７ａ ラッチ回路
１０７ｂ デジタルアナログ変換回路
１０７ｃ ソースフォロワ回路
１０８ 出力回路
１０９ フィードバック回路
１０９ａ 選択回路
１０９ｂ 選択回路
１０９ｃ 増幅回路
１０９ｄ アナログデジタル変換回路
１０９ｅ 増幅回路
１０９ｆ 増幅回路
１１０ タイミング制御回路
１１２ 導電体
１２０ 集積回路
１３０ 集積回路
１４０ 集積回路
１５０ 絶縁体
１６０ 容量素子
１６１ 導電体
１６２ 導電体
１６３ 絶縁体
２００ トランジスタ
２０３ 導電体
２０３ａ 導電体
２０３ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２３４ 領域
２４０ａ 導電体
２４０ｂ 導電体
２４２ 導電体
２４２ａ 導電体
２４２ｂ 導電体
２４３ 領域
２４３ａ 領域
２４３ｂ 領域
２４４ 絶縁体
２４６ 導電体
２４８ 導電体
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７４ 絶縁体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
６２６ トランジスタ
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
１３９４ ＩＥＥＥ
２１００ ロボット
２１０１ 照度センサ
２１０２ マイクロフォン
２１０３ 上部カメラ
２１０４ スピーカ
２１０５ ディスプレイ
２１０６ 下部カメラ
２１０７ 障害物センサ
２１０８ 移動機構
２１１０ 演算装置
２１２０ 飛行体
２１２１ 演算装置
２１２２ カメラ
２１２３ プロペラ
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ 周辺機器
２９２１ 筐体
２９２２ コネクタ
２９２３ 半導体装置
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９８０ 自動車
２９８１ カメラ
５１００ 掃除ロボット
５１０１ ディスプレイ
５１０２ カメラ
５１０３ ブラシ
５１０４ 操作ボタン
５１２０ ゴミ
５１４０ 携帯電子機器
７０００ 電子部品
７００２ プリント基板
７００４ 実装基板
７４００ 電子部品
７４１１ パッケージ基板
７４２１ レンズカバー
７４３５ レンズ
７４４１ ランド
７４５１ イメージセンサチップ
７４６１ 電極パッド
７４７１ ワイヤ
７４９０ ＩＣチップ

Claims (7)

1. ニューラルネットワークを有する半導体装置の駆動方法であって、
   前記ニューラルネットワークは、シナプス回路を有し、
   前記シナプス回路は、メモリセルを有し、
   前記シナプス回路は、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭを有し、
   前記メモリセルは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１の容量素子、第２の容量素子、第１のノード、第２のノード、及び第３のノードを有し、
   前記メモリセルには、前記信号線ＷＤ、前記信号線ＷＷ、前記信号線ＳＬ、前記信号線ＲＷ、前記信号線Ｇ１、前記信号線Ｇ２、前記信号線Ｇ３、前記配線Ｖ１、及び前記配線ＣＯＭが電気的に接続され、
   前記第３のトランジスタ、前記第５のトランジスタをオン状態とすることで、前記第１のノード及び前記第２のノードに前記配線ＣＯＭから初期化電位が与えられ、
   前記第４のトランジスタをオン状態とすることで、前記第３のノードに前記信号線Ｖ１から第１の電位が与えられ、
   前記第３のトランジスタをオフ状態にすることで、前記第２のノードがフローティング状態となり、前記第２のノードの電位は、前記第３のノードに与えられた前記第１の電位よりも前記第２のトランジスタのバックゲートの閾値電位だけ低い電位に収束し、
   前記第４のトランジスタをオフ状態にすることで、前記第３のノードがフローティング状態となり、
   前記第３のトランジスタをオン状態にすることで、前記第２のノードに初期化電位を与えられ、前記第２の容量素子には、前記第２のトランジスタのバックゲートの閾値電圧が記憶され、前記第２のトランジスタの閾値電圧のばらつきを補正する、
   半導体装置の駆動方法。
2. 請求項１において、
   前記メモリセルは、重み係数を記憶する機能を有し、
   前記乗算回路は、前記メモリセルが記憶する前記重み係数と、前記メモリセルに与えられる入力データとを乗算し、
   前記メモリセルは、前記重み係数を前記第１のノードに重み電位として記憶し、
   前記信号線ＲＷは、前記入力信号を前記第１の容量素子の電極の他方に与えられ、
   前記第１のノードは、前記第１の容量素子を介して前記重み電位に前記入力信号が加えられることで第２の電位に変化し、
   前記第２のトランジスタのゲートには、前記第２の電位が与えられ、
   前記第２のトランジスタは、前記第２のトランジスタのコンダクタンスに応じた前記第１の電流を流す機能を有し、
   前記第２のトランジスタは、前記入力信号に前記重み係数を乗算し前記第１の電流に変換する、
   半導体装置の駆動方法。
3. ニューラルネットワークを有する半導体装置であって、
   前記ニューラルネットワークは、シナプス回路を有し、
   前記シナプス回路は、メモリセルを有し、
   前記シナプス回路は、信号線ＷＤ、信号線ＷＷ、信号線ＳＬ、信号線ＲＷ、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｖ１、及び配線ＣＯＭを有し、
   前記メモリセルは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１の容量素子、第２の容量素子、第１のノード、第２のノード、及び第３のノードを有し、
   前記メモリセルには、前記信号線ＷＤ、前記信号線ＷＷ、前記信号線ＳＬ、前記信号線ＲＷ、前記信号線Ｇ１、前記信号線Ｇ２、前記信号線Ｇ３、前記配線Ｖ１、及び前記配線ＣＯＭと、が電気的に接続され、
   前記第１のトランジスタのゲートは、前記信号線ＷＷと電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記信号線ＷＤと電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート、前記第５のトランジスタのソース又はドレインの一方、及び前記第１の容量素子の電極の一方が、電気的に接続され、
   前記第１の容量素子の電極の他方は、前記信号線ＲＷと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記信号線ＳＬと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方、前記第５のトランジスタのソース又はドレインの他方、及び前記第２の容量素子の電極の一方と、電気的に接続され、
   前記第５のトランジスタのゲートは、前記信号線Ｇ１と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記配線ＣＯＭと電気的に接続され、
   前記第３のトランジスタのゲートは、前記信号線Ｇ２と電気的に接続され、
   前記第２の容量素子の電極の他方は、前記第２のトランジスタのバックゲート、及び前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記配線Ｖ１と電気的に接続され、
   前記第４のトランジスタのゲートは、前記信号線Ｇ３と電気的に接続され、
   前記第１のノードは、前記第２のトランジスタのゲート、前記第１のトランジスタのソース又はドレインの他方、前記第５のトランジスタのソース又はドレインの一方、及び前記第１の容量素子の電極の一方とが接続されることで形成され、
   前記第２のノードは、前記第２のトランジスタのソース又はドレインの他方、前記第３のトランジスタのソース又はドレインの一方、前記第５のトランジスタのソース又はドレインの他方、及び前記第２の容量素子の電極の一方とが接続されることで形成され、
   前記第３のノードは、前記第２の容量素子の電極の他方、前記第２のトランジスタのバックゲート、及び前記第４のトランジスタのソース又はドレインの一方とが接続されることで形成される、
   半導体装置。
4. 請求項３において、
   前記第１のトランジスタ、又は前記第２のトランジスタのいずれか一は、半導体層に金属酸化物を有する半導体装置。
5. 請求項４において、
   前記第１のトランジスタ、又は前記第２のトランジスタのいずれか一は、バックゲートを有することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一の前記半導体装置と、
   前記半導体装置に電気的に接続されたリードと、
   を有することを特徴とする電子部品。
7. 請求項６に記載の前記電子部品と、
   前記電子部品が設けられたプリント基板と、
   前記プリント基板が格納された筐体と、
   を有することを特徴とする電子機器。

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