WO2018220471A1 - 記憶装置及びその動作方法 - Google Patents

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WO2018220471A1
WO2018220471A1 PCT/IB2018/053594 IB2018053594W WO2018220471A1 WO 2018220471 A1 WO2018220471 A1 WO 2018220471A1 IB 2018053594 W IB2018053594 W IB 2018053594W WO 2018220471 A1 WO2018220471 A1 WO 2018220471A1
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oxide semiconductor
insulator
signal
wiring
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熱海知昭
加藤清
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株式会社半導体エネルギー研究所
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a memory device, a semiconductor device, or an electronic device using the memory device.
  • One embodiment of the present invention relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a display device, an electro-optical device, a power storage device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • Patent Document 1 a transistor using an oxide semiconductor or a metal oxide in a channel formation region (Oxide Semiconductor Transistor, hereinafter referred to as an OS transistor) has attracted attention (Patent Document 1).
  • the logic circuit can be classified into a static logic circuit, a dynamic logic circuit, a pseudo logic circuit, and the like. Since a dynamic logic circuit is a circuit that operates by temporarily holding data, a leakage current of a transistor becomes a problem as compared with a static logic circuit.
  • Patent Documents 2 to 5 disclose techniques for reducing a leakage current of a dynamic logic circuit using an OS transistor.
  • Patent Document 4 discloses a nonvolatile memory using an OS transistor.
  • a non-volatile memory using an OS transistor has no limit on the number of times data can be rewritten, and further consumes less power when rewriting data.
  • NOSRAM nonvolatile memory using an OS transistor
  • NOSRAM is an abbreviation for “Nonvolatile Oxide Semiconductor RAM” and refers to a RAM having gain cell type (2T type, 3T type) memory cells.
  • An object of one embodiment of the present invention is to provide a memory device with low power consumption. Another object of one embodiment of the present invention is to provide a memory device with a high operating frequency. Another object of one embodiment of the present invention is to provide a memory device with low manufacturing cost. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption. Another object of one embodiment of the present invention is to provide a semiconductor device with a high operating frequency. Another object of one embodiment of the present invention is to provide a semiconductor device with low manufacturing cost. Another object of one embodiment of the present invention is to provide a novel semiconductor device.
  • problems of one embodiment of the present invention are not limited to the problems listed above.
  • the problems listed above do not disturb the existence of other problems.
  • Other issues are issues not mentioned in this section, which are described in the following description. Problems not mentioned in this item can be derived from descriptions of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention solves at least one of the above-described description and other problems. Note that in one embodiment of the present invention, it is not necessary to solve all the problems with respect to the above-described description and other problems.
  • One embodiment of the present invention is a memory device including first to third transistors, a first wiring, a second wiring, a memory cell, and a capacitor.
  • a high power supply voltage is applied to the drain of the first transistor.
  • the source of the first transistor is electrically connected to the drain of the second transistor.
  • the source of the second transistor is electrically connected to the drain of the third transistor.
  • a low power supply voltage is applied to the source of the third transistor.
  • a first signal is supplied to the gate of the first transistor.
  • the gate of the second transistor is electrically connected to the memory cell via the first wiring.
  • a second signal is applied to the gate of the third transistor.
  • the second signal is an inverted signal of the first signal.
  • the source of the second transistor is electrically connected to the second wiring.
  • the capacitive element is electrically connected to the second wiring.
  • the first to third transistors have an oxide semiconductor in a channel formation region.
  • the fourth transistor is included.
  • a high power supply voltage is applied to the drain of the fourth transistor.
  • the source of the fourth transistor is electrically connected to the first wiring.
  • a third signal is supplied to the gate of the fourth transistor.
  • the fourth transistor includes an oxide semiconductor in a channel formation region.
  • the memory cell preferably includes a transistor including an oxide semiconductor in a channel formation region.
  • One embodiment of the present invention is a method for operating a memory device including first to third transistors, a first wiring, a second wiring, a memory cell, and a capacitor.
  • a high power supply voltage is applied to the drain of the first transistor.
  • the source of the first transistor is electrically connected to the drain of the second transistor.
  • the source of the second transistor is electrically connected to the drain of the third transistor.
  • a low power supply voltage is applied to the source of the third transistor.
  • a first signal is supplied to the gate of the first transistor.
  • the gate of the second transistor is electrically connected to the memory cell via the first wiring.
  • a second signal is applied to the gate of the third transistor.
  • the second signal is an inverted signal of the first signal.
  • the source of the second transistor is electrically connected to the second wiring.
  • the capacitive element is electrically connected to the second wiring.
  • the first to third transistors have an oxide semiconductor in a channel formation region. When the third transistor is on, the capacitive element is discharged. When the first transistor is on, data held in the memory cell is output from the second wiring.
  • the fourth transistor is included.
  • a high power supply voltage is applied to the drain of the fourth transistor.
  • the source of the fourth transistor is electrically connected to the first wiring.
  • the fourth transistor includes an oxide semiconductor in a channel formation region. When the fourth transistor is on, the first wiring is precharged. When the fourth transistor is off, the first wiring is electrically floated.
  • the memory cell preferably includes a transistor including an oxide semiconductor in a channel formation region.
  • a memory device with low power consumption can be provided.
  • a memory device with a high operating frequency can be provided.
  • a memory device with low manufacturing cost can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a semiconductor device with a high operating frequency can be provided.
  • a semiconductor device with low manufacturing cost can be provided.
  • a novel semiconductor device can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are effects not mentioned in this item described in the following description. Effects not mentioned in this item can be derived from the description of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and other effects. Accordingly, one embodiment of the present invention may not have the above-described effects depending on circumstances.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • the circuit diagram which shows the structural example of a memory cell.
  • the circuit diagram and timing chart which show the structural example of an AND circuit.
  • the circuit diagram which shows the structural example of a row decoder.
  • 4 is a timing chart illustrating an operation example of a storage device. 4 is a timing chart illustrating an operation example of a storage device.
  • 10A and 10B are a top view and a cross-sectional view illustrating a structure example of a transistor.
  • FIG. 10 is a cross-sectional view illustrating a structural example of a transistor.
  • FIG. 10 is a cross-sectional view illustrating a structural example of a transistor.
  • the schematic diagram which shows the example of an electronic component.
  • FIG. 11 is a schematic diagram illustrating an example of an electronic device.
  • FIG. 11 is a schematic diagram illustrating an example of an electronic device.
  • a high power supply voltage may be referred to as an H level (or V DD ), and a low power supply voltage may be referred to as an L level (or GND).
  • the memory cell MC represents one unspecified memory cell among the memory cells MC [0, 0] to MC [m, n] (m and n are each an integer of 1 or more).
  • FIG. 1 is a block diagram illustrating a configuration example of the storage device 10.
  • the storage device 10 includes a row decoder 11, a column driver 12, a memory cell array 13, and a control circuit 14.
  • the memory cell array 13 includes memory cells MC [0, 0] to MC [m, n] arranged in a matrix.
  • Each memory cell MC is electrically connected to a wiring WWL and a wiring RWL extended in the row direction and a wiring WBL and a wiring RBL extended in the column direction.
  • the row decoder 11 receives the signal RA.
  • Signal RA is a row address signal.
  • the row decoder 11 has a function of decoding the signal RA.
  • the row decoder 11 selects one of the wirings WWL [0] to WWL [m], and when the storage device 10 reads data from the memory cell array 13.
  • the row decoder 11 selects one of the wirings RWL [0] to RWL [m].
  • the column driver 12 is electrically connected to the input terminal DI and the output terminal DO.
  • a data signal for writing is input to the input terminal DI, and an output terminal DO outputs a data signal read from the memory cell array 13.
  • the column driver 12 has a function of writing data to the wiring WBL and a function of reading data from the wiring RBL. Further, the column driver 12 is provided with a decoder, and has a function of selecting one of the wirings WBL [0] to WBL [n] or one of the wirings RBL [0] to RBL [n]. Also good.
  • the control circuit 14 is a circuit for controlling the entire storage device 10.
  • the control circuit 14 has a function of decoding a command signal input from the outside.
  • the control circuit 14 controls circuits included in the storage device 10 based on command data generated from the decoded command signal, command data stored therein, and the like.
  • FIG. 2A is a circuit diagram illustrating a circuit configuration example of the memory cell MC.
  • the memory cell MC includes a transistor M1, a transistor M2, a transistor M3, and a capacitor C1.
  • the memory cell MC is electrically connected to the wiring WWL, the wiring RWL, the wiring WBL, the wiring RBL, the wiring SL, and the wiring BG1.
  • transistors M1 to M3 are described as n-channel transistors.
  • the transistors M1 to M3 each have a first gate and a second gate.
  • the first gate and the second gate preferably have regions overlapping each other with a semiconductor layer interposed therebetween.
  • the first gate may be referred to as “front gate” or simply “gate”.
  • the second gate may be referred to as a “back gate”.
  • the front gate of the transistor M1 is electrically connected to the wiring WWL, one of the source and the drain of the transistor M1 is electrically connected to the wiring WBL, and the other of the source and the drain of the transistor M1 is the front gate of the transistor M2. And electrically connected.
  • One of a source and a drain of the transistor M2 is electrically connected to the wiring RBL through the transistor M3, and the other of the source and the drain of the transistor M2 is electrically connected to the wiring SL.
  • the first terminal of the capacitor C1 is electrically connected to the front gate of the transistor M2, and the second terminal of the capacitor C1 is supplied with GND.
  • a node between the front gate of the transistor M2 and the other of the source and the drain of the transistor M1 is referred to as a node FN.
  • the memory cell MC can write data in the wiring WBL to the node FN by turning on the transistor M1. Further, data (charge) written to the node FN can be held by turning off the transistor M1.
  • a transistor with a small off-state current is preferably used as the transistor M1.
  • An OS transistor can be given as an example of a transistor with low off-state current.
  • the charge written in the node FN can be held for a long time when the transistor M1 is turned off.
  • the small off-state current in this specification means that the off-state current of the transistor per 1 ⁇ m of channel width is preferably 10 ⁇ 18 A / ⁇ m or less, more preferably 10 ⁇ 21 A / ⁇ m or less, and further preferably 10 ⁇ It means 24 A / ⁇ m or less.
  • OS transistors for the transistors M2 and M3.
  • the transistors M1 to M3 can be manufactured in the same manufacturing process. As a result, the manufacturing process of the memory cell MC can be simplified.
  • the transistor M2 is determined to be turned on / off according to the data written in the note FN. For example, when data “1” is written to the node FN, the transistor M2 is turned on, and when data “0” is written to the node FN, the transistor M2 is turned off.
  • the wiring RBL When reading data written to the node FN, the wiring RBL is first precharged to an H level, and then the wiring RBL is electrically floated. By turning on the transistor M3 and reading the potential of the wiring RBL, data written to the node FN can be read.
  • the wiring MBL is turned on, whereby the wiring RBL and the wiring SL are brought into conduction, and the wiring RBL is set at the L level.
  • the back gate of the transistor M1 is preferably electrically connected to the wiring BG1.
  • the threshold voltage (V th ) of the transistor M1 can be controlled.
  • the Vth of the transistor M1 can be increased, and the cut-off current of the transistor M1 can be reduced.
  • the cut-off current refers to the drain current when V GS (the voltage between the front gate and the source) is 0V.
  • the back gate of the transistor M3 is preferably electrically connected to the wiring BG1.
  • the cut-off current of the transistor M3 can be reduced.
  • the transistor M3 is turned off, a leakage current flowing between the wiring SL and the wiring RBL can be reduced, and malfunction of the memory cell MC can be prevented. Further, the power consumption of the memory cell MC can be reduced.
  • the transistor M2 preferably has an on-state current larger than that of the transistor M1. By doing so, the speed at which data is read from the memory cell MC can be improved. Therefore, the back gate of the transistor M2 is preferably electrically connected to the front gate. By doing so, the transistor M2 can be dual-gate driven, and the on-current can be increased.
  • the back gate of the transistor M3 may be electrically connected to the front gate.
  • a circuit diagram in that case is shown in FIG. By doing so, the speed at which data written in the memory cell MC is read can be further improved.
  • the wiring BG2 may be added, and the back gate of the transistor M2 may be electrically connected to the wiring BG2.
  • FIG. 2C the wiring BG2 preferably has a higher potential than the wiring BG1. That is, it is preferable to be smaller than V th of the V th of the transistor M2 transistors M1, M3. By doing so, the transistors M1 and M3 can reduce the cut-off current, and the transistor M2 can increase the on-current.
  • the memory cell MC in FIG. 2A needs to provide a region for connecting the front gate and the back gate of the transistor M2, but the memory cell MC in FIG. 2C does not need to have such a region. Thus, the area occupied by the memory cell can be reduced.
  • the back gate of the transistor M3 may be electrically connected to the wiring BG2.
  • a circuit diagram in that case is shown in FIG. By doing so, the speed at which data written in the memory cell MC is read can be further improved.
  • the wiring BG3 may be added, and the back gate of the transistor M3 may be electrically connected to the wiring BG3.
  • FIG. 2E A circuit diagram in that case is shown in FIG. In FIG. 2E, the wiring BG3 preferably has a higher potential than the wiring BG1 and a lower potential than the wiring BG2. By doing so, the memory cell MC can set the Vth of the transistor M3 to a more optimal value.
  • the wiring RBL and the wiring WBL may be combined into one wiring BL.
  • a circuit diagram in that case is shown in FIG. The same applies to the memory cells MC in FIGS.
  • FIG. 3A is a circuit diagram illustrating a configuration example of the AND circuit 20.
  • the AND circuit 20 includes transistors M21 to M27 and a capacitive element C21.
  • the transistors M21 to M27 are described as n-channel transistors.
  • the transistors M21 to M27 are connected in series, and the drain of the transistor M21 is supplied with V DD and the source of the transistor M27 is supplied with GND.
  • the source of the transistor M26 is electrically connected to the terminal OUT. Further, the first terminal of the capacitor C21 is electrically connected to the source of the transistor M26, and the second terminal of the capacitor C21 is supplied with GND. Note that a node between the source of the transistor M21, the first terminal of the capacitor C21, and the terminal OUT is referred to as a node N21.
  • the capacitor C21 may be substituted with a parasitic capacitance of a wiring connected to the node N21, a gate capacitance of a transistor connected to the terminal OUT, or the like.
  • Transistors M21 to M27 each have a front gate and a back gate.
  • the front gate and the back gate preferably have regions overlapping each other with the semiconductor layer interposed therebetween.
  • the back gate is electrically connected to the front gate. The same applies to the transistors M22 to M27.
  • a signal CLK is input to the front gate of the transistor M21.
  • a signal RA3 is input to the front gate of the transistor M22.
  • the signal RA2 is input to the front gate of the transistor M23.
  • the signal RA1 is input to the front gate of the transistor M24.
  • a signal RA0 is input to the front gate of the transistor M25.
  • the signal WRITE or the signal READ is input to the front gate of the transistor M26.
  • the signal CLKB is input to the front gate of the transistor M27.
  • Signals CLK and CLKB are clock signals, and signal CLKB is an inverted signal of signal CLK.
  • FIG. 3B is a timing chart showing an example of the operation of the AND circuit 20.
  • FIG. 3B shows potential changes of the signal RA3, the signal RA2, the signal RA1, the signal RA0, the signal WRITE, the signal CLK, the signal CLKB, and the terminal OUT in order from the top.
  • FIG. 3B is divided into periods P1 to P5 in accordance with the operation timing.
  • the signals RA3, RA2, RA1, and WRITE are supplied with a high potential (VH) during the periods P1 to P5. That is, the transistors M22, M23, M24, and M26 are kept on during the periods P1 to P5.
  • the signal CLKB becomes VH and the signal CLK becomes a low potential (VL).
  • Transistor M27 is turned on and transistor M21 is turned off. At this time, the terminal OUT is in a conductive state with the source of the transistor M27 and becomes L level.
  • VH is preferably equal to or higher than a voltage obtained by adding V DD and V t (V DD + V t ). By doing so, V DD can be accurately transmitted to the terminal OUT.
  • the VL may be GND.
  • VL is input to the signal CLKB and VH is input to the signal CLK.
  • Transistor M27 is turned off and transistor M21 is turned on.
  • V DD is supplied to the capacitor C21, and the capacitor C21 starts charging.
  • the terminal OUT outputs an H level.
  • VH is input to the signal CLKB and VL is input to the signal CLK.
  • Transistor M21 is turned off and transistor M27 is turned on.
  • the capacitive element C21 becomes conductive with the source of the transistor M27 and starts discharging.
  • the terminal OUT outputs the L level.
  • VL is input to the signal CLKB
  • VH is input to the signal CLK
  • VL is input to the signal RA0.
  • Transistor M27 is turned off, transistor M21 is turned on, and transistor M25 is turned off.
  • the capacitive element C21 holds the previous potential, and the terminal OUT continues to output L level.
  • VH is input to the signal CLKB and VL is input to the signal CLK.
  • Transistor M21 is turned off and transistor M27 is turned on.
  • the capacitive element C21 becomes conductive with the source of the transistor M27.
  • the terminal OUT outputs L level.
  • the AND circuit 20 forcibly outputs the L level from the terminal OUT while the signal CLK is VL and the signal CLKB is VH (periods P1, P3, and P5), and the signal CLK is VH and the signal CLKB is VL. It can be seen that the circuit operates as an AND circuit for the signals RA0 to RA3 during the periods (periods P2, P4).
  • the AND circuit 20 operates as a dynamic logic circuit that repeatedly charges and discharges the capacitive element C21.
  • the transistor M21 functions as a precharge transistor that charges the capacitor C21
  • the transistor M27 functions as a discharge transistor that discharges the charge accumulated in the capacitor C21.
  • the AND circuit 20 can reduce the number of transistors as compared with an AND circuit composed of CMOS. As a result, the area occupied by the circuit can be reduced.
  • four signals (RA0, RA1, RA2, RA3) are input to the AND circuit 20, and the corresponding transistors (M22, M23, M24, M25) are provided. It is not limited to.
  • the AND circuit 20 can be provided with a required number of transistors according to the number of input signals.
  • FIG. 4 is a block diagram illustrating a configuration example of the row decoder 11 using the AND circuit 20.
  • the row decoder 11 includes an AND circuit 20_W and an AND circuit 20_R.
  • the AND circuit 20_W has a function of supplying a signal to the wiring WWL
  • the AND circuit 20_R has a function of supplying a signal to the wiring RWL.
  • the AND circuits 20_W and 20_R the AND circuit 20 illustrated in FIG. 3A can be used.
  • the row decoder 11 receives a signal WRITE, a signal READ, a signal RA3G, a signal RA3GB, a signal RA2G, a signal RA2GB, a signal RA1G, a signal RA1GB, a signal RA0G, a signal RA0GB, a signal CLK, and a signal CLKB.
  • Signal RA3GB is an inverted signal of signal RA3G
  • signal RA2GB is an inverted signal of signal RA2G
  • signal RA1GB is an inverted signal of signal RA1G
  • signal RA0GB is an inverted signal of signal RA0G.
  • the signal RA in FIG. 1 is a combination of the signals RA3G, RA3GB, RA2G, RA2GB, RA1G, RA1G, RA0G, and RA0GB in FIG. These signals are address signals, and the row decoder 11 has a function of selecting a row of the memory cell array 13 by decoding the address signal.
  • the AND circuit 20_W functions as a decoder for writing data to the memory cell array 13, and receives a signal WRITE.
  • the AND circuit 20_R functions as a decoder for reading data from the memory cell array 13 and receives a signal READ.
  • the AND circuits 20_W [0] and 20_R [0] receive the signal RA3GB as the signal RA3, the signal RA2GB as the signal RA2, the signal RA1GB as the signal RA1, and the signal RA0GB as the signal RA0.
  • the AND circuits 20_W [1] and 20_R [1] receive the signal RA3GB as the signal RA3, the signal RA2GB as the signal RA2, the signal RA1GB as the signal RA1, and the signal RA0G as the signal RA0.
  • the AND circuits 20_W [2] and 20_R [2] receive the signal RA3GB as the signal RA3, the signal RA2GB as the signal RA2, the signal RA1G as the signal RA1, and the signal RA0GB as the signal RA0.
  • transistors with low off-state current are preferably used as the transistors M21 to M27.
  • an OS transistor can be given as a transistor with a small off-state current.
  • the AND circuit 20 can reduce the through current and power consumption. As a result, the row decoder 11 with reduced power consumption can be realized.
  • the transistor M21 by electrically connecting the front gate and the back gate, a gate voltage can be simultaneously applied to the semiconductor layer from the front gate and the back gate, and the on-state current can be increased.
  • the transistors M22 to M27 As a result, the AND circuit 20 can realize an AND circuit with a high operating frequency.
  • the row decoder 11 having a high operating frequency can be realized.
  • the row decoder 11 can be manufactured using the same manufacturing process as the memory cell array 13. As a result, the manufacturing cost of the storage device 10 can be reduced.
  • FIG. 5 is a circuit diagram showing a circuit configuration example of the column driver 12.
  • the column driver 12 has a read circuit 31 provided for each column.
  • the read circuit 31 includes transistors M31 to M34 and a capacitor C31.
  • the transistors M31 to M34 are described as n-channel transistors.
  • the transistors M31 to M34 each have a front gate and a back gate.
  • the front gate and the back gate preferably have regions overlapping each other with the semiconductor layer interposed therebetween.
  • the back gate is electrically connected to the front gate. The same applies to the transistors M32 to M34.
  • a signal SET is input to the front gate and the back gate of the transistor M31.
  • the drain of the transistor M31 is supplied with V DD and the source of the transistor M31 is electrically connected to the wiring RBL.
  • a signal RE is input to the front gate and the back gate of the transistor M32.
  • the drain of the transistor M32 is supplied with V DD and the source of the transistor M32 is electrically connected to the drain of the transistor M33.
  • a front gate and a back gate of the transistor M33 are electrically connected to the wiring RBL.
  • the source of the transistor M33 is electrically connected to the drain of the transistor M34.
  • the source of the transistor M33 is electrically connected to the wiring RL.
  • the signal REB is input to the front gate and the back gate of the transistor M34.
  • the source of the transistor M34 is supplied with GND.
  • the first terminal of the capacitor C31 is electrically connected to the wiring RL, and the second terminal is supplied with GND.
  • the capacitor C31 may be substituted with a parasitic capacitance of the wiring RL, a gate capacitance of a transistor connected to the wiring RL, or the like.
  • the wiring WBL is electrically connected to the input terminal DI, and the wiring RL is electrically connected to the output terminal DO.
  • the signal SET is a signal that gives timing for precharging the wiring RBL.
  • VH high potential
  • VL low potential
  • the signals RE and REB are signals that give timing for reading the potential of the wiring RBL.
  • the signal REB is an inverted signal of the signal RE.
  • the transistors M32 to M33 operate as a dynamic logic circuit that repeats charging and discharging of the capacitor C31.
  • the transistor M32 functions as a precharging transistor that charges the capacitive element C31
  • the transistor M34 functions as a discharging transistor that discharges the charge accumulated in the capacitive element C31.
  • the transistor M34 when the signal RE is at a low potential and the signal REB is at a high potential, the transistor M34 is turned on to discharge the charge of the capacitor C31. In addition, when the signal RE is at a high potential and the signal REB is at a low potential, the reading circuit 31 turns on the transistor M32 and outputs data read from the memory cell array 13 to the wiring RBL from the wiring RL. it can.
  • transistors M31 to M34 transistors with low off-state current are preferably used.
  • transistors with a small off-state current an OS transistor can be given.
  • the reading circuit 31 can reduce leakage current and power consumption. As a result, the column driver 12 with reduced power consumption can be realized.
  • the transistor M31 by electrically connecting the front gate and the back gate, a gate voltage can be applied to the semiconductor layer from the front gate and the back gate at the same time, and an on-current can be increased.
  • the transistors M32 to M34 As a result, the readout circuit 31 having a high operating frequency can be realized.
  • the column driver 12 can be manufactured by using the same manufacturing process as that of the memory cell array 13 and the row decoder 11. As a result, the manufacturing cost of the storage device 10 can be reduced.
  • FIG. 6 is a timing chart showing an operation when data is written to the storage device 10.
  • the node FN [0, 0] represents the node FN of the memory cell MC [0, 0].
  • FIG. 6 is divided into periods T00 to T12.
  • the signal CLK is VL
  • the signal CLKB is VH
  • all other signals are VL.
  • the wiring WBL [0] is given an H level, and all other wirings and nodes are at an L level.
  • the signal WRITE becomes VH
  • the signal CLK becomes VH
  • the signal CLKB becomes VL.
  • the AND circuit 20_W outputs a logical product of the signals RA3 to RA0 to the wiring WWL. Since the signals RA3G to RA0G are all VL (the signals RA3GB to RA0GB are all VH), the wiring WWL [0] is at the H level.
  • the memory cells MC [0, 0] to MC [0, n] in the first row are selected, and data “1” is written to the node FN [0, 0].
  • the signal CLK becomes VL and the signal CLKB becomes VH.
  • the AND circuit 20_W discharges the charge of the capacitor C21, and all the wirings WWL are at the L level.
  • the node FN [0, 0] holds data.
  • the signal RA0G becomes VH
  • the signal WBL [0] becomes L level
  • the signal CLK becomes VH
  • the signal CLKB becomes VL
  • the wiring WWL [1] is at the H level.
  • the memory cells MC [1, 0] to MC [1, n] in the second row are selected. Since WBL [0] is at the L level, data “0” is written to the node FN [1, 0].
  • the signal CLK becomes VL and the signal CLKB becomes VH.
  • the AND circuit 20_W discharges the charge of the capacitor C21, and all the wirings WWL are at the L level. Nodes FN [0, 0] and FN [1, 0] hold data.
  • the signal RA1G becomes VH
  • the signal RA0G becomes VL
  • the signal WBL [0] becomes H level.
  • the signal CLK becomes VH
  • the signal CLKB becomes VL. Since the signals RA3G, RA2G, and RA0G are VL and the signal RA1G is VH, the wiring WWL [2] is at the H level.
  • the memory cells MC [2, 0] to MC [2, n] in the third row are selected. Since WBL [0] is at the H level, data “1” is written to the node FN [2, 0].
  • the signal CLK becomes VL and the signal CLKB becomes VH.
  • the AND circuit 20_W discharges the charge of the capacitor C21, and all the wirings WWL are at the L level.
  • the nodes FN [0, 0], FN [1, 0], and FN [2, 0] hold data.
  • FIG. 7 is a timing chart showing the operation when reading data from the storage device 10.
  • the wiring RWL [0], the wiring RWL [1], the wiring RWL [2], the signal SET, the signal RE, the signal REB, the wiring RBL [0], and the potential change of the output terminal DO [0] are shown.
  • FIG. 7 is divided into periods T20 to T32.
  • the signal CLK is VL
  • the signal CLKB is VH
  • the signal RE is VL
  • the signal REB is VH
  • all other signals are VL.
  • the wiring WBL [0] is given an H level, and all other wirings and nodes are at an L level.
  • the state from FIG. 6 is taken over, data “1” is written to node FN [0, 0], data “0” is written to node FN [1, 0], and node FN [2, 0] is written. Data “1” is written.
  • the signal READ becomes VH and the signal SET becomes VH.
  • the wiring RBL [0] is precharged to the H level. After a while, the signal SET becomes VL, and the wiring RBL [0] is in an electrically floating state. Further, the signal CLK becomes VH and the signal CLKB becomes VL.
  • the AND circuit 20_R outputs a logical product of the signals RA3 to RA0 to the wiring RWL. Since the signals RA3G to RA0G are all VL (the signals RA3GB to RA0GB are all VH), the wiring RWL [0] is at the H level, and the memory cells MC [0, 0] to MC [0, n] in the first row. Is selected. Since data “1” is written in the node FN [0, 0], the wiring RBL [0] is brought into conduction with the wiring SL and is changed from the H level to the L level.
  • the signal RE becomes VH and the signal REB becomes VL.
  • the output terminal DO [0] outputs the potential (L level) of the wiring RBL [0]. By reading the potential of the output terminal DO [0] at this time, data written in the node FN [0, 0] is determined.
  • the signal RA0G becomes VH and the signal SET becomes VH. Further, the signal RE becomes VL, the signal REB becomes VH, and the output terminal DO [0] becomes L level. Further, the wiring RBL [0] is precharged again to the H level. After a while, the signal SET becomes VL, and the wiring RBL [0] is in an electrically floating state. Further, the signal CLK becomes VH and the signal CLKB becomes VL.
  • the AND circuit 20_R outputs a logical product of the signals RA3 to RA0 to the wiring RWL.
  • the wiring RWL [1] becomes the H level, and the memory cells MC [1, 0] to MC [1, n] in the second row are selected. Since data “0” is written in the node FN [1, 0], the wiring RBL [0] is brought out of electrical conduction with the wiring SL and maintains the H level.
  • the signal RE becomes VH and the signal REB becomes VL.
  • the output terminal DO [0] outputs the potential (H level) of the wiring RBL [0]. By reading the potential of the output terminal DO [0] at this time, data written to the node FN [1, 0] is determined.
  • the signal RA1G becomes VH
  • the signal RA0G becomes VL
  • the signal SET becomes VH
  • the signal RE becomes VL
  • the signal REB becomes VH
  • the output terminal DO [0] becomes L level.
  • the wiring RBL [0] is precharged again to the H level.
  • the signal SET becomes VL
  • the wiring RBL [0] is in an electrically floating state.
  • the signal CLK becomes VH and the signal CLKB becomes VL.
  • the AND circuit 20_R outputs a logical product of the signals RA3 to RA0 to the wiring RWL.
  • the wiring RWL [2] becomes the H level, and the memory cells MC [2, 0] to MC [2, n] in the third row are selected. Since data “1” is written in the node FN [2, 0], the wiring RBL [0] is brought into conduction with the wiring SL and is set at the L level.
  • the signal RE becomes VH and the signal REB becomes VL.
  • the output terminal DO [0] outputs the potential (L level) of the wiring RBL [0]. By reading the potential of the output terminal DO [0] at this time, the data written to the node FN [2, 0] is determined.
  • a memory device with low power consumption can be provided.
  • a memory device with a high operating frequency can be provided.
  • a storage device with low manufacturing cost can be provided.
  • FIG. 8A is a top view of the transistor 200.
  • 8B, 9A, 9B, and 10 are cross-sectional views of the transistor 200.
  • FIG. 8B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 8A and also a cross-sectional view in the channel length direction of the transistor 200.
  • 9A is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 8A and is a cross-sectional view in the channel width direction of the transistor 200.
  • FIG. FIG. 9B is a cross-sectional view taken along the dashed-dotted line A5-A6 in FIG. 8A and is a cross-sectional view of the source region or the drain region of the transistor 200. Note that in the top view of FIG. 8A, some elements are omitted for clarity.
  • the transistor 200 is an OS transistor and can be used for the transistors M1 to M3, the transistors M21 to M27, and the transistors M31 to M34 described in Embodiment 1.
  • the insulator 210, the insulator 212, the insulator 273, the insulator 274, and the insulator 280 function as an interlayer film that protects the transistor 200.
  • the transistor 200 is electrically connected to the conductor 203 functioning as a wiring and the conductor 240 (conductor 240a and 240b) functioning as a plug.
  • the conductor 203 is in contact with the inner wall of the opening of the insulator 212, the first conductor of the conductor 203 is formed, and the second conductor of the conductor 203 is further formed inside.
  • the height of the upper surface of the conductor 203 and the height of the upper surface of the insulator 212 can be approximately the same.
  • the conductor 203 may be provided as a single layer or a stacked structure including three or more layers.
  • an ordinal number may be given in the order of formation to be distinguished.
  • the insulator 273 is disposed over the transistor 200.
  • the insulator 274 is disposed on the insulator 273.
  • Insulator 280 is disposed on insulator 274.
  • the conductor 240 is formed in contact with the inner walls of the openings of the insulator 273, the insulator 274, and the insulator 280.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 280 can be approximately the same.
  • the conductor 240 may be a single layer or a stacked structure of three or more layers.
  • the transistor 200 is disposed so as to be embedded in the insulator 214 and the insulator 216 which are disposed over a substrate (not illustrated) and the insulator 214 and the insulator 216.
  • An oxide semiconductor 230 (oxide semiconductor 230a, oxide semiconductor 230b, and oxide semiconductor 230c) disposed over the insulator 224; an insulator 250 disposed over the oxide semiconductor 230; Metal oxide 252 disposed on body 250, conductor 260 (conductor 260a and conductor 260b) disposed on metal oxide 252, and disposed on conductor 260 And the insulator 271 disposed on the insulator 270 and the insulator 275 disposed in contact with at least the side surfaces of the oxide semiconductor 230c, the insulator 250, the metal oxide 252, and the conductor 260. And a layer 242 formed over the oxide semiconductor 230. In addition, the conductor 240a is disposed in contact with one of the layers 242.
  • one of the layers 242 functions as one of a source and a drain
  • the other of the layers 242 functions as the other of a source and a drain
  • the conductor 260 functions as a front gate
  • the conductor 205 functions as a back gate.
  • the transistor 200 has a structure in which three layers of the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c are stacked, the present invention is not limited thereto.
  • a structure in which a single layer of the oxide semiconductor 230b, a two-layer structure of the oxide semiconductor 230b and the oxide semiconductor 230a, a two-layer structure of the oxide semiconductor 230b and the oxide semiconductor 230c, or a stacked structure of four or more layers is provided. Also good.
  • the structure in which the conductors 260a and 260b are stacked is described; however, the present invention is not limited to this.
  • the transistor 200 functions as an oxide semiconductor in the oxide semiconductor 230 (the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c) including a region where a channel is formed (hereinafter also referred to as a channel formation region). It is preferable to use a metal oxide (hereinafter also referred to as an oxide semiconductor).
  • the transistor 200 including an oxide semiconductor in a channel formation region has extremely low leakage current in a non-conduction state, a memory device with low power consumption can be provided.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated memory device.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, A metal oxide such as one or more selected from neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be used. Further, as the oxide semiconductor 230, an In—Ga oxide or an In—Zn oxide may be used.
  • an oxide semiconductor forms a metal compound by adding a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, or tungsten in addition to the elements included in the oxide semiconductor, and has low resistance.
  • a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, or tungsten
  • aluminum, titanium, tantalum, tungsten, or the like is preferably used.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor. Further, by providing the film, part of oxygen in the oxide semiconductor located at or near the interface between the film and the oxide semiconductor is absorbed by the film and the like, and oxygen vacancies are formed. The vicinity of the interface may be reduced in resistance.
  • heat treatment may be performed in an atmosphere containing nitrogen.
  • a metal element which is a component of the film is converted into an oxide semiconductor or a component of an oxide semiconductor from a metal film, a nitride film containing a metal element, or an oxide film containing a metal element.
  • a certain metal element diffuses into the film, and the oxide semiconductor and the film form a metal compound, so that resistance can be reduced.
  • the metal element added to the oxide semiconductor is in a relatively stable state by forming a metal compound with the oxide semiconductor, the metal element, and thus a highly reliable memory device can be provided.
  • a compound layer (hereinafter also referred to as a different layer) may be formed at the interface between the metal film, the nitride film containing a metal element, the oxide film containing the metal element, and the oxide semiconductor.
  • a compound layer (different layer) is a layer having a metal compound including a metal film, a nitride film containing a metal element, or a component of an oxide film containing a metal element and a component of an oxide semiconductor.
  • a layer in which a metal element of an oxide semiconductor and an added metal element are alloyed may be formed as the compound layer. The alloyed layer is in a relatively stable state and can provide a highly reliable memory device.
  • the carrier density is increased when an impurity element such as hydrogen or nitrogen is present.
  • hydrogen in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, thereby forming oxygen vacancies.
  • oxygen vacancy When hydrogen enters the oxygen vacancy, the carrier density increases.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. That is, the resistance of an oxide semiconductor containing nitrogen or hydrogen is reduced.
  • a high resistance region and a low resistance region can be provided in the oxide semiconductor by selectively adding a metal element and an impurity element such as hydrogen and nitrogen to the oxide semiconductor. That is, by selectively reducing the resistance of the oxide semiconductor 230, the oxide semiconductor 230 processed into an island shape has a low resistance that functions as a region having a low carrier density and a source or drain region. A region can be provided.
  • FIG. 10 is an enlarged view of the oxide semiconductor 230b which is selectively reduced in resistance and is surrounded by a broken line in FIG. 8B.
  • the oxide semiconductor 230 includes a region 234 that functions as a channel formation region of a transistor, a region 231 (a region 231 a and a region 231 b) that functions as a source region or a drain region, a region 234, and a region 231. And a region 232 (region 232a and region 232b) provided between the first and second regions.
  • a region 231 functioning as a source region or a drain region is a region having a low oxygen concentration and a low resistance.
  • the region 234 functioning as a channel formation region is a high-resistance region having a higher oxygen concentration and a lower carrier density than the region 231 functioning as a source region or a drain region.
  • the region 232 has a higher oxygen concentration and a lower carrier density than the region 231 that functions as a source region or a drain region, and a lower oxygen concentration and a carrier density than the region 234 that functions as a channel formation region. It is a high area.
  • the region 231 preferably has a higher concentration of at least one of the metal element and the impurity element such as hydrogen and nitrogen than the region 232 and the region 234.
  • the region 231 preferably includes any one or more metal elements selected from metal elements such as aluminum, titanium, tantalum, tungsten, and chromium in addition to the oxide semiconductor 230.
  • a film containing a metal element may be provided in contact with the region 231 of the oxide semiconductor 230.
  • the film containing the metal element is preferably removed by etching after the region 231 is formed.
  • a metal film, an oxide film containing a metal element, or a nitride film containing a metal element can be used as the film containing the metal element.
  • a layer 242 may be formed at the interface between the film containing the metal element and the oxide semiconductor 230.
  • the layer 242 may be formed on the top surface and the side surface of the oxide semiconductor 230.
  • the layer 242 is a layer including a metal compound including a component of the film including the metal element and a component of the oxide semiconductor 230 and can also be referred to as a compound layer.
  • a layer in which a metal element in the oxide semiconductor 230 and an added metal element are alloyed may be formed.
  • a metal compound is formed in the oxide semiconductor 230, so that the resistance of the region 231 can be reduced.
  • the region 231 may also include a low resistance region of the layer 242.
  • at least part of the layer 242 may function as the source region or the drain region of the transistor 200 in some cases.
  • the region 232 has a region overlapping with the insulator 275.
  • the region 232 preferably has a higher concentration of at least one of a metal element such as aluminum, titanium, tantalum, tungsten, and chromium and an impurity element such as hydrogen and nitrogen than the region 234.
  • a metal element such as aluminum, titanium, tantalum, tungsten, and chromium
  • an impurity element such as hydrogen and nitrogen than the region 234.
  • the concentration of hydrogen in the region 232 in the vicinity of the region 231 may increase.
  • one or both of the region 232a and the region 232b may have a region overlapping with the conductor 260.
  • the conductor 260 can overlap the region 232a and the region 232b.
  • the region 234, the region 231, and the region 232 are formed in the oxide semiconductor 230 b, but are not limited thereto.
  • these regions may be formed in the layer 242, the compound layer formed between the layer 242 and the oxide semiconductor 230, the oxide semiconductor 230a, and the oxide semiconductor 230c.
  • the boundary between the regions is displayed substantially perpendicular to the upper surface of the oxide semiconductor 230; however, this embodiment is not limited to this.
  • the region 232 may protrude to the conductor 260 side in the vicinity of the surface of the oxide semiconductor 230b, and may recede to the conductor 240a side or the conductor 240b side in the vicinity of the lower surface of the oxide semiconductor 230b.
  • the concentration of the metal element detected in each region and the impurity elements such as hydrogen and nitrogen is not limited to a stepwise change for each region, but continuously changes (also referred to as gradation) in each region. May be. That is, the closer to the channel formation region, the lower the concentration of the metal element and impurity elements such as hydrogen and nitrogen.
  • a metal element that improves conductivity such as aluminum, titanium, tantalum, tungsten, and chromium
  • an impurity an element that forms oxygen vacancies, an element that is captured by oxygen vacancies, or the like may be used.
  • the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, and a rare gas.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the region 231 can have high carrier density and low resistance by increasing the content of the above-described metal element that increases conductivity, an element that forms oxygen vacancies, or an element that is trapped by oxygen vacancies. it can.
  • a film containing the above metal element may be formed in contact with the region 231 of the oxide semiconductor 230.
  • a metal film, an oxide film including a metal element, a nitride film including a metal element, or the like can be used as the film including the metal element.
  • the film containing the metal element is preferably provided over the oxide semiconductor 230 through at least the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, the insulator 271, and the insulator 275.
  • the film containing the metal element may have a thickness greater than or equal to 10 nm and less than or equal to 200 nm.
  • the film containing the metal element is a film containing a metal element such as aluminum, titanium, tantalum, tungsten, or chromium.
  • a metal element such as aluminum, titanium, tantalum, tungsten, or chromium.
  • the film containing the metal element can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the component of the film containing the metal element and the component of the oxide semiconductor 230 form a metal compound, which becomes a region 231 and has low resistance.
  • part of oxygen in the oxide semiconductor 230 located at or near the interface between the oxide semiconductor 230 and the film containing the metal element is absorbed by the layer 242 to form oxygen vacancies in the oxide semiconductor 230.
  • the resistance may be reduced and the region 231 may be formed.
  • heat treatment may be performed in an atmosphere containing nitrogen in a state where the oxide semiconductor 230 is in contact with the film containing the metal element.
  • the metal element which is a component of the film containing the metal element is changed from the film containing the metal element to the oxide semiconductor 230 or the metal element which is a component of the oxide semiconductor 230 is changed to a film containing the metal element.
  • the oxide semiconductor 230 and the film containing the metal element form a metal compound, which reduces resistance.
  • the layer 242 is formed between the oxide semiconductor 230 and the film containing the metal element.
  • the metal element of the oxide semiconductor 230 and the metal element of the film containing the metal element may be alloyed.
  • layer 242 may include an alloy. The alloy is in a relatively stable state and can provide a highly reliable memory device.
  • the heat treatment may be performed at, for example, 250 ° C. or more and 650 ° C. or less, preferably 300 ° C. or more and 500 ° C. or less, more preferably 320 ° C. or more and 450 ° C. or less.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere.
  • the heat treatment may be performed in a reduced pressure state.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas.
  • hydrogen in the oxide semiconductor 230 diffuses into the region 231 and enters a oxygen vacancy existing in the region 231 to be in a relatively stable state.
  • hydrogen in the oxygen vacancy existing in the region 234 escapes from the oxygen vacancy by heat treatment at 250 ° C. or higher, diffuses into the region 231, enters the oxygen vacancy existing in the region 231, and is in a relatively stable state.
  • the region 231 has a lower resistance
  • the region 234 has a higher purity (reduction of impurities such as water and hydrogen), and has a higher resistance.
  • the region (region 234 and region 232) overlapping with the conductor 260 and the insulator 275 of the oxide semiconductor 230 is interposed between the conductor 260 and the insulator 275, so that the addition of a metal element is suppressed.
  • oxygen atoms in the oxide semiconductor 230 are suppressed from being absorbed into the above-described film containing the metal element.
  • oxygen vacancies may be generated in the region 231 and the region 232 due to absorption of oxygen in the region 231 of the oxide semiconductor 230 and the region 232 adjacent to the region 231 in the film containing the metal element.
  • hydrogen in the oxide semiconductor 230 enters the oxygen vacancy, the carrier density in the region 231 and the region 232 increases. Accordingly, the resistance of the region 231 and the region 232 of the oxide semiconductor 230 is reduced.
  • the film containing the metal element has a characteristic of absorbing hydrogen
  • hydrogen in the oxide semiconductor 230 is absorbed into the film. Accordingly, hydrogen which is an impurity in the oxide semiconductor 230 can be reduced. Since the film containing the metal element is later removed by etching, most of the hydrogen absorbed from the oxide semiconductor 230 is removed.
  • a transistor including an oxide semiconductor if an impurity and an oxygen vacancy exist in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to change and reliability may be deteriorated.
  • an oxygen vacancy is included in a region where a channel is formed in an oxide semiconductor, the transistor is likely to be normally on. Therefore, oxygen vacancies in the region 234 where a channel is formed are preferably reduced as much as possible.
  • oxygen in contact with the insulator 250, the region 232 of the oxide semiconductor 230b, and the oxide semiconductor 230c is more oxygen than oxygen (also referred to as excess oxygen). It is preferable to provide an insulator 275 containing In other words, oxygen vacancies in the region 234 of the oxide semiconductor 230 can be reduced because excess oxygen included in the insulator 275 diffuses into the region 234 of the oxide semiconductor 230.
  • an oxide film may be formed as the insulator 273 in contact with the insulator 275 by a sputtering method.
  • a sputtering method for forming an oxide an insulator with few impurities such as water or hydrogen can be formed.
  • VDSP Vinyl Deposition SP
  • ions and sputtered particles exist between the target and the substrate.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • Ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, whereby particles sputtered from the target are ejected.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • Some ions recoil by the target pass through a film formed as recoil ions, and may be taken into the insulator 275 in contact with the deposition surface.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the inside of the insulator 275.
  • the ions are taken into the insulator 275, a region into which the ions are taken is formed in the insulator 275. That is, when the ions are oxygen-containing ions, an excess oxygen region is formed in the insulator 275.
  • an excess oxygen region can be formed in the insulator 275. Excess oxygen in the insulator 275 is supplied to the region 234 of the oxide semiconductor 230 so that oxygen vacancies in the oxide semiconductor 230 can be compensated.
  • the insulator 275 is preferably formed using silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes. Materials such as silicon oxynitride tend to form excess oxygen regions. On the other hand, compared to the above-described materials such as silicon oxynitride, the oxide semiconductor 230 has a tendency that an excessive oxygen region is hardly formed even when an oxide film formed by a sputtering method is formed over the oxide semiconductor 230. is there. Therefore, by providing the insulator 275 having an excess oxygen region around the region 234 of the oxide semiconductor 230, the excess oxygen of the insulator 275 can be effectively supplied to the region 234 of the oxide semiconductor 230. .
  • the insulator 273 is preferably formed using aluminum oxide.
  • Aluminum oxide may extract hydrogen from the oxide semiconductor 230 by heat treatment in the state of being close to the oxide semiconductor 230. Note that in the case where the layer 242 is provided between the oxide semiconductor 230 and aluminum oxide, the hydrogen in the layer 242 is absorbed by the aluminum oxide, and the layer 242 in which hydrogen is reduced May absorb hydrogen. Accordingly, the hydrogen concentration in the oxide semiconductor 230 can be reduced.
  • oxygen may be supplied from the insulator 273 to the oxide semiconductor 230, the insulator 224, or the insulator 222 by performing heat treatment in a state where the insulator 273 and the oxide semiconductor 230 are close to each other.
  • the oxide semiconductor 230 can be selectively reduced in resistance.
  • the transistor 200 can be miniaturized by setting the width of the conductor 260 to the minimum processing dimension.
  • the conductor 203 extends in the channel width direction and functions as a wiring for applying a potential to the conductor 205.
  • the conductor 203 is preferably provided in a state embedded in the insulator 212.
  • the extending direction of the conductor 203 is not limited thereto, and may be extended in the channel length direction of the transistor 200, for example.
  • the conductor 205 is disposed so as to overlap with the oxide semiconductor 230 and the conductor 260.
  • the conductor 205 is preferably provided in contact with the conductor 203.
  • the conductor 205 is preferably provided in a state embedded in the insulator 214 and the insulator 216.
  • the conductor 260 functions as a first gate (also referred to as front gate) electrode, and the conductor 205 functions as a second gate (also referred to as back gate) electrode.
  • the conductor 205 is provided so as to overlap with the oxide semiconductor 230 and the conductor 260.
  • the conductor 205 is preferably provided larger than the region 234 in the oxide semiconductor 230.
  • the conductor 205 is preferably extended also in a region outside the end portion intersecting with the channel width direction of the region 234 of the oxide semiconductor 230. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other through the insulator on the side surface in the channel width direction of the oxide semiconductor 230.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
  • the conductor 205 has a first conductor formed in contact with the inner walls of the openings of the insulator 214 and the insulator 216, and further has a second conductor formed inside.
  • the height of the top surfaces of the first conductor and the second conductor and the height of the top surface of the insulator 216 can be approximately the same.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a stacked structure of three or more layers. Good.
  • the first conductor of the conductor 205 or the conductor 203 includes a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), copper It is preferable to use a conductive material having a function of suppressing diffusion of impurities such as atoms (the impurities are difficult to permeate). Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen hardly transmits). Note that in this specification, the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 205 or the first conductor of the conductor 203 has a function of suppressing diffusion of oxygen
  • the conductor 205 or the second conductor of the conductor 203 is oxidized to reduce conductivity. This can be suppressed.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductive material may be a single layer or a stacked layer as the first conductor of the conductor 205 or the conductor 203. Accordingly, diffusion of impurities such as hydrogen and water to the transistor 200 side through the conductor 203 and the conductor 205 can be suppressed.
  • the second conductor of the conductor 205 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Note that the second conductor of the conductor 205 is illustrated as a single layer, but may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the second conductor of the conductor 203 functions as a wiring
  • a conductor having higher conductivity than the second conductor of the conductor 205 is preferably used.
  • a conductive material mainly containing copper or aluminum can be used.
  • the second conductor of the conductor 203 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 203 is preferably used for the conductor 203. Since copper has low resistance, it is preferably used for wiring and the like. On the other hand, since copper easily diffuses, the electrical characteristics of the transistor 200 may be deteriorated by diffusion into the oxide semiconductor 230.
  • the insulator 214 can be made of copper diffusion by using a material such as aluminum oxide or hafnium oxide having low copper permeability.
  • the conductor 205, the insulator 214, and the insulator 216 are not necessarily provided. In that case, part of the conductor 203 can function as the second gate electrode.
  • the insulator 210 and the insulator 214 preferably function as barrier insulating films that prevent impurities such as water or hydrogen from entering the transistor 200 from the substrate side. Therefore, the insulator 210 and the insulator 214 can diffuse impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use an insulating material having a function of suppressing (the above impurities are difficult to permeate).
  • an insulating material having a function of suppressing diffusion of oxygen for example, at least one of an oxygen atom and an oxygen molecule
  • an insulator that functions as a barrier insulating film similar to the insulator 210 or the insulator 214 may be provided over the insulator 280. Accordingly, impurities such as water or hydrogen can be prevented from entering the transistor 200 from above the insulator 280.
  • the insulator 210 aluminum oxide or the like is preferably used as the insulator 210, and silicon nitride or the like is preferably used as the insulator 214.
  • impurities such as hydrogen and water can be prevented from diffusing from the substrate side to the transistor 200 side with respect to the insulator 210 and the insulator 214.
  • diffusion of oxygen contained in the insulator 224 and the like to the substrate side with respect to the insulator 210 and the insulator 214 can be suppressed.
  • the insulator 214 can be provided between the conductor 203 and the conductor 205.
  • a metal that easily diffuses such as copper
  • silicon nitride or the like as the insulator 214, the metal diffuses into a layer above the insulator 214. Can be suppressed.
  • the insulator 212, the insulator 216, and the insulator 280 that function as interlayer films preferably have a lower dielectric constant than the insulator 210 or the insulator 214.
  • parasitic capacitance generated between the wirings can be reduced.
  • An insulator such as strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220, the insulator 222, and the insulator 224 function as gate insulators.
  • the insulator 224 in contact with the oxide semiconductor 230 is preferably formed using an insulator containing more oxygen than that in the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 224.
  • an insulator containing excess oxygen in contact with the oxide semiconductor 230 oxygen vacancies in the oxide semiconductor 230 can be reduced and the reliability of the transistor 200 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film is 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 222 has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen is difficult to transmit). It is preferable.
  • the insulator 222 has a function of suppressing diffusion of oxygen, oxygen in the excess oxygen region included in the insulator 224 can be efficiently supplied to the oxide semiconductor 230 without diffusing to the insulator 220 side. it can.
  • the conductor 205 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
  • the insulator 222 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • an insulator including one or both oxides of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the oxygen is difficult to transmit) is preferably used.
  • the insulator containing one or both of aluminum and hafnium, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 releases oxygen from the oxide semiconductor 230 or mixes impurities such as hydrogen into the oxide semiconductor 230 from the periphery of the transistor 200. Functions as a suppressing layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high relative dielectric constant can be obtained by combining an insulator of a high-k material and the insulator 220. Can do.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the oxide semiconductor 230 includes an oxide semiconductor 230a, an oxide semiconductor 230b over the oxide semiconductor 230a, and an oxide semiconductor 230c over the oxide semiconductor 230b.
  • the oxide semiconductor 230a is provided under the oxide semiconductor 230b, diffusion of impurities from the structure formed below the oxide semiconductor 230a to the oxide semiconductor 230b can be suppressed.
  • the oxide semiconductor 230c over the oxide semiconductor 230b, diffusion of impurities from the structure formed above the oxide semiconductor 230c to the oxide semiconductor 230b can be suppressed.
  • the oxide semiconductor 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide semiconductor 230a, the atomic ratio of the element M in the constituent element is higher than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide semiconductor 230b. It is preferable that it is large. In the metal oxide used for the oxide semiconductor 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide semiconductor 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide semiconductor 230a.
  • a metal oxide that can be used for the oxide semiconductor 230a or the oxide semiconductor 230b can be used.
  • the energy at the lower end of the conduction band of the oxide semiconductor 230a and the oxide semiconductor 230c is preferably higher than the energy at the lower end of the conduction band of the oxide semiconductor 230b.
  • the electron affinity of the oxide semiconductor 230a and the oxide semiconductor 230c is preferably smaller than the electron affinity of the oxide semiconductor 230b.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction of the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c can be said to be continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide semiconductor 230a and the oxide semiconductor 230b and the interface between the oxide semiconductor 230b and the oxide semiconductor 230c is preferably low.
  • the oxide semiconductor 230a and the oxide semiconductor 230b, and the oxide semiconductor 230b and the oxide semiconductor 230c have a common element (main component) in addition to oxygen, so that the density of defect states is low.
  • a mixed layer can be formed.
  • the oxide semiconductor 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide semiconductor 230a and the oxide semiconductor 230c.
  • the main path of carriers is the oxide semiconductor 230b.
  • the oxide semiconductor 230a and the oxide semiconductor 230c can be set to have the above structure, the density of defect states at the interface between the oxide semiconductor 230a and the oxide semiconductor 230b and the interface between the oxide semiconductor 230b and the oxide semiconductor 230c can be increased. Can be lowered. Therefore, the influence on the carrier conduction due to the interface scattering is reduced, and the transistor 200 can obtain a high on-state current.
  • the oxide semiconductor 230 includes a region 231, a region 232, and a region 234. Note that at least part of the region 231 has a region in proximity to the insulator 273. The region 232 has at least a region overlapping with the insulator 275.
  • the region 231a or the region 231b functions as a source region or a drain region.
  • at least part of the region 234 functions as a region where a channel is formed.
  • the region 232 since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased.
  • the region 232 since the region 232 includes the source region, the drain region, and the first gate electrode (conductor 260) in the channel length direction, unnecessary capacitance is formed between the two. Can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • the oxide semiconductor to be the region 234 preferably has a band gap of 2 eV or more, preferably 2.5 eV or more. In this manner, the off-state current of the transistor can be reduced by using an oxide semiconductor with a wide band gap.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide semiconductor 230c.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen molecules is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids Silicon oxide can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • An insulator from which oxygen is released by heating is provided as the insulator 250 in contact with the upper surface of the oxide semiconductor 230c, whereby oxygen is effectively supplied from the insulator 250 to the region 234 of the oxide semiconductor 230b. Can do.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • the metal oxide 252 may be provided in order to efficiently supply the excess oxygen included in the insulator 250 to the oxide semiconductor 230. Therefore, the metal oxide 252 preferably suppresses oxygen diffusion from the insulator 250. By providing the metal oxide 252 that suppresses oxygen diffusion, diffusion of excess oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide semiconductor 230 can be suppressed. In addition, oxidation of the conductor 260 due to excess oxygen can be suppressed.
  • the metal oxide 252 may function as part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide semiconductor 230 can be used as the metal oxide 252.
  • the conductor 260 by forming the conductor 260 by a sputtering method, the electric resistance value of the metal oxide 252 can be reduced, whereby the conductor can be obtained.
  • This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 252 may function as part of the gate insulator. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide 252 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 252 is illustrated as a single layer; however, a stacked structure including two or more layers may be used. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulator may be stacked.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260.
  • the distance between the conductor 260 and the oxide semiconductor 230 is kept depending on the physical thickness of the insulator 250 and the metal oxide 252.
  • leakage current between the conductor 260 and the oxide semiconductor 230 can be suppressed. Therefore, by providing the stacked structure of the insulator 250 and the metal oxide 252, a physical distance between the conductor 260 and the oxide semiconductor 230 and an electric field strength applied to the oxide semiconductor 230 from the conductor 260. Can be easily adjusted as appropriate.
  • the oxide semiconductor 230 can be used as the metal oxide 252.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat history in a later process.
  • the metal oxide 252 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to request
  • the conductor 260 functioning as the first gate electrode includes a conductor 260a and a conductor 260b over the conductor 260a.
  • the conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), a copper atom
  • a conductive material having a function of suppressing diffusion of impurities such as.
  • the conductor 260a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from being lowered due to oxidation of the conductor 260b due to excess oxygen included in the insulator 250 and the metal oxide 252.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductor 260b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 260 when the conductor 205 extends in a region outside the end portion that intersects the channel width direction of the oxide semiconductor 230, the conductor 260 Further, it is preferable to overlap with each other with the insulator 250 interposed therebetween. That is, it is preferable that the conductor 205, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide semiconductor 230.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
  • the insulator 270 functioning as a barrier film may be provided over the conductor 260b.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • the conductor 260 can be prevented from being oxidized by oxygen diffusing from above the insulator 270.
  • impurities such as water or hydrogen from above the insulator 270 can be prevented from entering the oxide semiconductor 230 through the conductor 260 and the insulator 250.
  • the insulator 271 functioning as a hard mask is preferably provided over the insulator 270.
  • the side surface of the conductor 260 is substantially vertical, specifically, the angle between the side surface of the conductor 260 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulator 275 to be formed next can be formed into a desired shape.
  • the insulator 271 may also serve as a barrier film by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 270 is not necessarily provided.
  • the insulator 275 functioning as a buffer layer is provided in contact with the side surface of the oxide semiconductor 230 c, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260, and the side surface of the insulator 270.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having voids are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 275 preferably has an excess oxygen region.
  • An insulator from which oxygen is released by heating is provided as the insulator 275 so as to be in contact with the oxide semiconductor 230c and the insulator 250, whereby oxygen can be effectively supplied from the insulator 250 to the region 234 of the oxide semiconductor 230b. Can be supplied.
  • the concentration of impurities such as water or hydrogen in the insulator 275 is preferably reduced.
  • the insulator 273 is provided over at least the layer 242 and the insulator 275.
  • an excess oxygen region can be provided in the insulator 275. Accordingly, oxygen can be supplied to the oxide semiconductor 230 from the excess oxygen region.
  • hydrogen in the oxide semiconductor 230 can be extracted to the insulator 273.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • an insulator 274 is provided over the insulator 273.
  • the insulator 274 is preferably formed using a film having barrier properties and a reduced hydrogen concentration.
  • silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, or the like may be used as the insulator 274.
  • the insulator 280 functioning as an interlayer film is preferably provided over the insulator 274.
  • the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • an insulator similar to the insulator 210 may be provided over the insulator 280.
  • a conductor 240a is formed in contact with the inner walls of the openings of the insulator 280, the insulator 274, and the insulator 273.
  • the conductor 240 a preferably overlaps with a side surface of the oxide semiconductor 230.
  • the conductor 240a may overlap with the side surface on the A1 side (A2 side) on the side surface intersecting the channel length direction of the oxide semiconductor 230.
  • the conductor 240a overlaps with the region 231 serving as the source region or the drain region and the side surface of the oxide semiconductor 230, whereby the projected area of the contact portion between the conductor 240a and the transistor 200 is increased.
  • the contact area of the contact portion can be increased, and the contact resistance between the conductor 240a and the transistor 200 can be reduced. Accordingly, the on-state current of the transistor can be increased. The same applies to the conductor 240b.
  • the conductor 240a and the conductor 240b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the oxide semiconductor 230 is a region in which the reduced resistance region of the region 231 is removed, and the oxide in which the resistance is not reduced is obtained.
  • the semiconductor 230 may be exposed.
  • a conductor used for a conductor in contact with the oxide semiconductor 230 of the conductor 240 (hereinafter also referred to as a first conductor of the conductor 240), a metal film, a nitride film containing a metal element, or a metal element It is preferable to use an oxide film having That is, when the oxide semiconductor 230 whose resistance is not reduced and the first conductor of the conductor 240 are in contact with each other, oxygen vacancies are formed in the metal compound or the oxide semiconductor 230 so that the region 231 of the oxide semiconductor 230 is formed. Reduce resistance.
  • the first conductor of the conductor 240 preferably contains a metal element such as aluminum, titanium, tantalum, or tungsten.
  • the insulator 280, the insulator 274, and the conductor in contact with the insulator 273 are formed of water, hydrogen, or the like as in the first conductor of the conductor 205.
  • a conductive material having a function of suppressing transmission of impurities For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer.
  • an insulator substrate As a substrate over which the transistor 200 is formed, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled and transferred to a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate may have elasticity.
  • the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • a memory device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the storage device on the substrate due to dropping or the like can be reduced. That is, a durable storage device can be provided.
  • the substrate which is a flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
  • a substrate that is a flexible substrate is preferably as the linear expansion coefficient is low because deformation due to the environment is suppressed.
  • the substrate that is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
  • An electronic component 7000 illustrated in FIG. 11A is an IC chip and includes a lead and a circuit portion.
  • the electronic component 7000 is mounted on a printed circuit board 7002, for example.
  • a plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
  • the circuit portion of the electronic component 7000 is formed by stacking a substrate 7031, a layer 7032, and a layer 7033.
  • the substrate 7031 a material that can be used for the substrate over which the transistor 200 described in Embodiment 2 is formed may be used.
  • a semiconductor substrate such as silicon
  • an integrated circuit may be formed over the substrate 7031 and the layer 7032 including an OS transistor may be formed thereover.
  • the layer 7032 includes the OS transistor described in the above embodiment.
  • a control circuit such as a CPU can be provided in the layer 7032.
  • the layer 7033 includes a memory.
  • a memory using an OS transistor such as NOSRAM or DOSRAM (registered trademark) (hereinafter referred to as an OS memory) can be used.
  • the storage device 10 described in the above embodiment can be used as the NOSRAM.
  • the OS memory can be provided by being stacked over another semiconductor element, the electronic component 7000 can be downsized. Further, the OS memory consumes less power when data is rewritten, and the power consumption of the electronic component 7000 can be reduced.
  • DOSRAM is an abbreviation of “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells. Like NOSRAM, DOSRAM is a type of OS memory that utilizes the low off-state current of OS transistors.
  • the OS memory may be provided in the layer 7032 instead of the layer 7033. By doing so, the IC chip manufacturing process can be shortened.
  • the layer 7033 includes ReRAM (Resistive Random Access Memory), MRAM (Magnetic Responsive Random Access Memory), PRAM (Phase change RAM), and FeRAM (Ferroelectric RAM).
  • ReRAM Resistive Random Access Memory
  • MRAM Magnetic Responsive Random Access Memory
  • PRAM Phase change RAM
  • FeRAM Feroelectric RAM
  • QFP Quad Flat Package
  • FIG. 11B is a schematic view of an electronic component 7400.
  • An electronic component 7400 is a camera module and includes an image sensor chip 7451.
  • the electronic component 7400 includes a package substrate 7411 for fixing the image sensor chip 7451, a lens cover 7421, a lens 7435, and the like.
  • an IC chip 7490 having functions such as a drive circuit and a signal conversion circuit of the imaging device is also provided between the package substrate 7411 and the image sensor chip 7451, and has a configuration as a SiP (System in package). Yes.
  • the land 7441 is electrically connected to the electrode pad 7461, and the electrode pad 7461 is electrically connected to the image sensor chip 7451 or the IC chip 7490 through a wire 7471.
  • a part of the lens cover 7421 and the lens 7435 is omitted in order to show the inside of the electronic component 7400.
  • the circuit portion of the image sensor chip 7451 is formed by stacking a substrate 7031, a layer 7032, a layer 7033, and a layer 7034.
  • the details of the substrate 7031, the layer 7032, and the layer 7033 may be referred to the description of the electronic component 7000 described above.
  • the layer 7034 includes a light receiving element.
  • a light receiving element for example, a pn junction photodiode using a selenium-based material as a photoelectric conversion layer can be used.
  • a photoelectric conversion element using a selenium-based material has high external quantum efficiency with respect to visible light, and can realize a highly sensitive photosensor.
  • Selenium-based materials can be used as p-type semiconductors.
  • the selenium-based material include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, selenium compound (CIS), or copper, indium, gallium, selenium compound (CIGS), etc. Can be used.
  • the n-type semiconductor of the pn junction photodiode is preferably formed using a material having a wide band gap and a light-transmitting property with respect to visible light.
  • a material having a wide band gap and a light-transmitting property with respect to visible light for example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • a pn junction photodiode using a p-type silicon semiconductor and an n-type silicon semiconductor may be used as the light-receiving element included in the layer 7034. Further, it may be a pin junction photodiode in which an i-type silicon semiconductor layer is provided between a p-type silicon semiconductor and an n-type silicon semiconductor.
  • the photodiode using silicon can be formed using single crystal silicon. At this time, it is preferable that the layer 7033 and the layer 7034 be electrically bonded by using a bonding process.
  • the photodiode using silicon can also be formed using a thin film such as amorphous silicon, microcrystalline silicon, or polycrystalline silicon.
  • a robot 2100 illustrated in FIG. 12A includes an arithmetic device 2110, an illuminance sensor 2101, a microphone 2102, an upper camera 2103, a speaker 2104, a display 2105, a lower camera 2106, an obstacle sensor 2107, and a moving mechanism 2108.
  • the electronic components can be used for the arithmetic device 2110, the illuminance sensor 2101, the upper camera 2103, the display 2105, the lower camera 2106, the obstacle sensor 2107, and the like.
  • the microphone 2102 has a function of detecting a user's speaking voice, environmental sound, and the like.
  • the speaker 2104 has a function of emitting sound.
  • the robot 2100 can communicate with the user using the microphone 2102 and the speaker 2104.
  • the display 2105 has a function of displaying various information.
  • the robot 2100 can display information desired by the user on the display 2105.
  • the display 2105 may be equipped with a touch panel.
  • the upper camera 2103 and the lower camera 2106 have a function of imaging the surroundings of the robot 2100.
  • the obstacle sensor 2107 can detect the presence or absence of an obstacle in the traveling direction when the robot 2100 moves forward using the moving mechanism 2108.
  • the robot 2100 can recognize the surrounding environment using the upper camera 2103, the lower camera 2106, and the obstacle sensor 2107, and can move safely.
  • a flying object 2120 illustrated in FIG. 12B includes a calculation device 2121, a propeller 2123, and a camera 2122, and has a function of flying independently.
  • the electronic components can be used for the arithmetic device 2121 and the camera 2122.
  • FIG. 12C is an external view illustrating an example of an automobile.
  • the automobile 2980 has a camera 2981 and the like.
  • the automobile 2980 includes various sensors such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 2980 can analyze an image taken by the camera 2981, determine surrounding traffic conditions such as the presence or absence of a pedestrian, and perform automatic driving.
  • the electronic component can be used for the camera 2981.
  • An information terminal 2910 shown in FIG. 12D includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • the information terminal 2910 can use the above electronic components for its internal storage device and camera 2913.
  • FIG. 12E shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, an operation switch 2965, an input / output terminal 2966, and the like.
  • the information terminal 2960 includes an antenna, a battery, and the like inside the housing 2961.
  • the information terminal 2960 can execute various applications such as mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the information terminal 2960 can use the above electronic components for its internal storage device.
  • FIG. 13 is a schematic diagram illustrating an example of a cleaning robot.
  • the cleaning robot 5100 includes a display 5101 disposed on the upper surface, a plurality of cameras 5102 disposed on the side surface, brushes 5103, and operation buttons 5104. Although not shown, the lower surface of the cleaning robot 5100 is provided with a tire, a suction port, and the like. In addition, the cleaning robot 5100 includes various sensors such as an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, and a gyro sensor. Moreover, the cleaning robot 5100 includes a wireless communication unit.
  • the electronic component can be used for the camera 5102.
  • the cleaning robot 5100 is self-propelled, can detect the dust 5120, and can suck the dust from the suction port provided on the lower surface.
  • the cleaning robot 5100 can analyze an image captured by the camera 5102 and determine whether there is an obstacle such as a wall, furniture, or a step. In addition, when an object that is likely to be entangled with the brush 5103 such as wiring is detected by image analysis, the rotation of the brush 5103 can be stopped.
  • the display 5101 can display the remaining battery level, the amount of dust sucked, and the like. Further, the route traveled by the cleaning robot 5100 may be displayed on the display 5101. Alternatively, the display 5101 may be a touch panel, and the operation buttons 5104 may be provided on the display 5101.
  • the cleaning robot 5100 can communicate with a portable electronic device 5140 such as a smartphone. An image captured by the camera 5102 can be displayed on the portable electronic device 5140. Therefore, the owner of the cleaning robot 5100 can know the state of the room even when away from home.
  • a portable electronic device 5140 such as a smartphone. An image captured by the camera 5102 can be displayed on the portable electronic device 5140. Therefore, the owner of the cleaning robot 5100 can know the state of the room even when away from home.
  • on-state current refers to drain current when a transistor is on.
  • the ON state (sometimes abbreviated as ON) is a state where the voltage between the gate and the source (V G ) is equal to or higher than the threshold voltage (V th ) in an n-channel transistor, unless otherwise specified, p
  • V G is a state of V th or less.
  • the on-current of the n-channel transistor V G refers to a drain current when the above V th.
  • the on-state current of the transistor may depend on a voltage (V D ) between the drain and the source.
  • off-state current refers to drain current when a transistor is off.
  • the OFF state (sometimes referred to as OFF), unless otherwise specified, the n-channel type transistor, V G is lower than V th state, the p-channel type transistor, V G is higher than V th state Say.
  • the off-current of the n-channel transistor refers to the drain current when V G is lower than V th.
  • Off-state current of the transistor may be dependent on the V G. Accordingly, the off current of the transistor is less than 10 -21 A, and may refer to the value of V G to off-current of the transistor is less than 10 -21 A are present.
  • the off-state current of the transistor may depend on V D.
  • the off-state current is such that the absolute value of V D is 0.1 V, 0.8 V, 1 V, 1.2 V, 1.8 V, 2.5 V, 3 V, 3.3 V, 10 V , 12V, 16V, or 20V may be represented.
  • the off-state current in V D used in a semiconductor device or the like including the transistor may be represented.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground potential (ground potential)
  • the voltage can be rephrased as a potential.
  • the ground potential does not necessarily mean 0V. Note that the potential is relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • X and Y are connected without passing through an element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • a switch for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • More than one element, light emitting element, load, etc. can be connected between X and Y.
  • the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current.
  • the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.

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Abstract

要約書 消費電力の小さい記憶装置を提供する。 第１乃至第３のトランジスタと、 第１配線と、 第２配線と、 メモリセルと、 容量素子を有する記憶装 置である。 第１乃至第３トランジスタは直列に接続されている。 第１トランジスタのドレインは高電 源電圧が与えられ、 第３トランジスタのソースは低電源電圧が与えられる。 第２トランジスタのゲー トは第１配線を介してメモリセルに電気的に接続される。 第２配線は、 第２トランジスタのソースお よび容量素子に電気的に接続される。 第１トランジスタのゲートはクロック信号が与えられ、 第３ト ランジスタのゲートは反転クロック信号が与えられる。第１乃至第３トランジスタはチャネル形成領 域に酸化物半導体を有する。

Description

記憶装置及びその動作方法
本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　トランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている（特許文献１）。
また、ロジック回路は、スタティックロジック回路、ダイナミックロジック回路、および疑似（ｐｓｅｕｄｏ）ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。例えば、特許文献２乃至５には、ＯＳトランジスタを用いてダイナミックロジック回路のリーク電流を低減する技術が開示されている。
ＯＳトランジスタはオフ電流が非常に小さい。そのことを利用して、特許文献４には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。ＯＳトランジスタを用いた不揮発性メモリは、データの書き換え可能回数に制限がなく、さらにデータを書き換えるときの消費電力も少ない。
なお、本明細書においてＯＳトランジスタを用いた不揮発性メモリをＮＯＳＲＡＭ（登録商標）と呼ぶ場合がある。ＮＯＳＲＡＭとは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。
特開２００７−１２３８６１号公報 特開２０１３−９３１１号公報 特開２０１３−９３１３号公報 特開２０１６−７２９８２号公報 特開２０１７−１７６９３号公報
本発明の一形態は消費電力の小さい記憶装置を提供することを課題の一とする。また、本発明の一形態は動作周波数の高い記憶装置を提供することを課題の一とする。また、本発明の一形態は製造コストの低い記憶装置を提供することを課題の一とする。また、本発明の一形態は消費電力の小さい半導体装置を提供することを課題の一とする。また、本発明の一形態は動作周波数の高い半導体装置を提供することを課題の一とする。また、本発明の一形態は製造コストの低い半導体装置を提供することを課題の一とする。また、本発明の一形態は新規な半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題について、全ての課題を解決する必要はない。
本発明の一形態は、第１乃至第３のトランジスタと、第１配線と、第２配線と、メモリセルと、容量素子と、を有する記憶装置である。第１トランジスタのドレインは高電源電圧が与えられる。第１トランジスタのソースは第２のトランジスタのドレインに電気的に接続される。第２トランジスタのソースは第３トランジスタのドレインに電気的に接続される。第３トランジスタのソースは低電源電圧が与えられる。第１トランジスタのゲートは第１信号が与えられる。第２トランジスタのゲートは第１配線を介してメモリセルに電気的に接続される。第３トランジスタのゲートは第２信号が与えられる。第２信号は第１信号の反転信号である。第２トランジスタのソースは第２配線に電気的に接続される。容量素子は第２配線に電気的に接続される。第１乃至第３トランジスタはチャネル形成領域に酸化物半導体を有する。
上記形態において、第４トランジスタを有する。第４トランジスタのドレインは高電源電圧が与えられる。第４トランジスタのソースは第１配線に電気的に接続される。第４トランジスタのゲートは第３信号が与えられる。第４トランジスタはチャネル形成領域に酸化物半導体を有する。
上記形態において、メモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタを含むことが好ましい。
本発明の一形態は、第１乃至第３のトランジスタと、第１配線と、第２配線と、メモリセルと、容量素子と、を有する記憶装置の動作方法である。第１トランジスタのドレインは高電源電圧が与えられる。第１トランジスタのソースは第２のトランジスタのドレインに電気的に接続される。第２トランジスタのソースは第３トランジスタのドレインに電気的に接続される。第３トランジスタのソースは低電源電圧が与えられる。第１トランジスタのゲートは第１信号が与えられる。第２トランジスタのゲートは第１配線を介してメモリセルに電気的に接続される。第３トランジスタのゲートは第２信号が与えられる。第２信号は第１信号の反転信号である。第２トランジスタのソースは第２配線に電気的に接続される。容量素子は第２配線に電気的に接続される。第１乃至第３トランジスタはチャネル形成領域に酸化物半導体を有する。第３トランジスタがオンのときに、容量素子は放電される。第１トランジスタがオンのときに、メモリセルが保持しているデータは第２配線から出力される。
上記形態において、第４トランジスタを有する。第４トランジスタのドレインは高電源電圧が与えられる。第４トランジスタのソースは第１配線に電気的に接続される。第４トランジスタはチャネル形成領域に酸化物半導体を有する。第４トランジスタがオンのとき、第１配線はプリチャージされる。第４トランジスタがオフのとき、第１配線は電気的に浮遊状態にされる。
上記形態において、メモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタを含むことが好ましい。
本発明の一形態により、消費電力の小さい記憶装置を提供することができる。また、本発明の一形態により、動作周波数の高い記憶装置を提供することができる。また、本発明の一形態により、製造コストの低い記憶装置を提供することができる。また、本発明の一形態により、消費電力の小さい半導体装置を提供することができる。また、本発明の一形態により、動作周波数の高い半導体装置を提供することができる。また、本発明の一形態により、製造コストの低い半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 ＡＮＤ回路の構成例を示す回路図とタイミングチャート。 行デコーダの構成例を示す回路図。 列ドライバの構成例を示す回路図。 記憶装置の動作例を示すタイミングチャート。 記憶装置の動作例を示すタイミングチャート。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 電子部品の例を示す模式図。 電子機器の例を示す模式図。 電子機器の例を示す模式図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
また、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書において、配列の括弧が省略されて記載されている場合、それは配列要素のうち、不特定の１つを表す。例えば、メモリセルＭＣは、メモリセルＭＣ［０、０］乃至ＭＣ［ｍ、ｎ］（ｍ、ｎはそれぞれ１以上の整数）のうち、不特定の１つのメモリセルを表す。
（実施の形態１）
　本実施の形態では、本発明の一形態であるＯＳトランジスタを用いた記憶装置について説明を行う。
＜記憶装置の構成例＞
図１は記憶装置１０の構成例を示すブロック図である。記憶装置１０は、行デコーダ１１、列ドライバ１２、メモリセルアレイ１３および制御回路１４を有する。
メモリセルアレイ１３は、マトリクス状に配置されたメモリセルＭＣ［０、０］乃至ＭＣ［ｍ、ｎ］を有する。
それぞれのメモリセルＭＣは、行方向に延伸された配線ＷＷＬおよび配線ＲＷＬと、列方向に延伸された配線ＷＢＬおよび配線ＲＢＬに電気的に接続されている。
行デコーダ１１は、信号ＲＡが入力される。信号ＲＡは行アドレス信号である。行デコーダ１１は信号ＲＡをデコードする機能を有する。記憶装置１０がメモリセルアレイ１３にデータを書き込む際は、行デコーダ１１は配線ＷＷＬ［０］乃至ＷＷＬ［ｍ］の中から１つを選択し、記憶装置１０がメモリセルアレイ１３からデータを読み出す際は、行デコーダ１１は配線ＲＷＬ［０］乃至ＲＷＬ［ｍ］の中から１つを選択する。
列ドライバ１２は入力端子ＤＩと出力端子ＤＯに電気的に接続される。入力端子ＤＩは書き込み用のデータ信号が入力され、出力端子ＤＯはメモリセルアレイ１３から読み出されたデータ信号を出力する。列ドライバ１２は、配線ＷＢＬにデータを書き込む機能および配線ＲＢＬからデータを読み出す機能を有する。また、列ドライバ１２にデコーダを設け、配線ＷＢＬ［０］乃至ＷＢＬ［ｎ］の中から１つ、または、配線ＲＢＬ［０］乃至ＲＢＬ［ｎ］の中から１つを選択する機能を備えてもよい。
制御回路１４は、記憶装置１０の全体を制御するための回路である。制御回路１４は、外部から入力されるコマンド信号をデコードする機能を有する。制御回路１４はデコードしたコマンド信号から生成するコマンドデータや内部に格納しているコマンドデータ等に基づいて、記憶装置１０に含まれる回路を制御する。
［メモリセル］
次にメモリセルＭＣの具体的な構成例について図２を用いて説明を行う。
図２（Ａ）はメモリセルＭＣの回路構成例を示す回路図である。メモリセルＭＣはトランジスタＭ１、トランジスタＭ２、トランジスタＭ３および容量素子Ｃ１を有する。また、メモリセルＭＣは、配線ＷＷＬと、配線ＲＷＬと、配線ＷＢＬと、配線ＲＢＬと、配線ＳＬと、配線ＢＧ１と、に電気的に接続されている。
以降では、トランジスタＭ１乃至Ｍ３をｎチャネル型トランジスタとして説明を行う。
トランジスタＭ１乃至Ｍ３はそれぞれ第１ゲートおよび第２ゲートを有する。第１ゲートと第２ゲートとは、半導体層を間に介して、互いに重なる領域を有することが好ましい。なお、本明細書では第１ゲートを「フロントゲート」または単に「ゲート」と呼ぶ場合がある。また、第２ゲートを「バックゲート」と呼ぶ場合がある。
　トランジスタＭ１のフロントゲートは、配線ＷＷＬと電気的に接続され、トランジスタＭ１のソース又はドレインの一方は、配線ＷＢＬと電気的に接続され、トランジスタＭ１のソース又はドレインの他方は、トランジスタＭ２のフロントゲートと電気的に接続される。
トランジスタＭ２のソース又はドレインの一方は、トランジスタＭ３を介して、配線ＲＢＬと電気的に接続され、トランジスタＭ２のソース又はドレインの他方は、配線ＳＬと電気的に接続される。
容量素子Ｃ１の第１端子はトランジスタＭ２のフロントゲートに電気的に接続され、容量素子Ｃ１の第２端子はＧＮＤが与えられる。
なお、トランジスタＭ２のフロントゲートと、トランジスタＭ１のソースまたはドレインの他方との結節点をノードＦＮと呼称する。
メモリセルＭＣは、トランジスタＭ１をオンにすることで、配線ＷＢＬのデータをノードＦＮに書き込むことができる。また、トランジスタＭ１をオフにすることで、ノードＦＮに書き込まれたデータ（電荷）を保持することができる。
トランジスタＭ１にはオフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとしてＯＳトランジスタが挙げられる。トランジスタＭ１にＯＳトランジスタを用いることで、トランジスタＭ１をオフにしたときに、ノードＦＮに書き込まれた電荷を長期間保持することができる。なお、本明細書でオフ電流が小さいとは、チャネル幅１μｍあたりのトランジスタのオフ電流が、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下のことを言う。
また、トランジスタＭ２、Ｍ３にもＯＳトランジスタを用いることが好ましい。トランジスタＭ１乃至Ｍ３にＯＳトランジスタを用いることで、トランジスタＭ１乃至Ｍ３を同じ製造工程で作製することができる。その結果、メモリセルＭＣの製造工程を簡略化することができる。
トランジスタＭ２は、ノートＦＮに書き込まれたデータに従ってオン・オフが決定される。例えば、ノードＦＮにデータ“１”が書き込まれた場合、トランジスタＭ２はオンになり、ノードＦＮにデータ“０”が書き込まれた場合、トランジスタＭ２はオフになる。
ノードＦＮに書き込まれたデータを読み出す際は、まず配線ＲＢＬをＨレベルにプリチャージし、次に、配線ＲＢＬを電気的に浮遊状態にする。トランジスタＭ３をオンにし、配線ＲＢＬの電位を読み出すことで、ノードＦＮに書き込まれたデータを読み出すことができる。
例えば、ノードＦＮにデータ“１”が書き込まれた場合、トランジスタＭ３をオンにすることで、配線ＲＢＬと配線ＳＬが導通状態になり、配線ＲＢＬはＬレベルになる。
例えば、ノードＦＮにデータ“０”が書き込まれた場合、トランジスタＭ３をオンにしても、トランジスタＭ２はオフであるため、配線ＲＢＬはＨレベルを維持する。
トランジスタＭ１のバックゲートは配線ＢＧ１に電気的に接続されることが好ましい。配線ＢＧ１にある一定の電位を与えることで、トランジスタＭ１のしきい値電圧（Ｖｔｈ）を制御することができる。特に、配線ＢＧ１に０Ｖ以下の電位を与えることで、トランジスタＭ１のＶｔｈを大きくすることが可能になり、トランジスタＭ１のカットオフ電流を小さくすることができる。なお、カットオフ電流とは、ＶＧＳ（フロントゲートとソース間の電圧）を０Ｖにしたときのドレイン電流を指す。その結果、メモリセルＭＣはノードＦＮに書き込まれたデータを長期間保持することが可能になる。
トランジスタＭ１と同様に、トランジスタＭ３のバックゲートも配線ＢＧ１に電気的に接続されることが好ましい。そうすることで、トランジスタＭ３のカットオフ電流を小さくすることができる。その結果、トランジスタＭ３をオフにしたときに、配線ＳＬと配線ＲＢＬとの間に流れるリーク電流を小さくすることが可能になり、メモリセルＭＣの誤動作を防ぐことができる。また、メモリセルＭＣの消費電力を小さくすることができる。
トランジスタＭ２は、トランジスタＭ１よりもオン電流が大きいことが好ましい。そうすることで、メモリセルＭＣからデータが読み出される際の速度を向上させることができる。そのため、トランジスタＭ２のバックゲートはフロントゲートに電気的に接続されることが好ましい。そうすることで、トランジスタＭ２はデュアルゲート駆動が可能になり、オン電流を増大させることができる。
図２（Ａ）のメモリセルＭＣにおいて、トランジスタＭ３のバックゲートは、そのフロントゲートに電気的に接続してもよい。その場合の回路図を図２（Ｂ）に示す。そうすることで、メモリセルＭＣに書き込まれたデータが読み出される際の速度をより向上させることができる。
図２（Ａ）のメモリセルＭＣにおいて、配線ＢＧ２を追加し、トランジスタＭ２のバックゲートを配線ＢＧ２に電気的に接続してもよい。その場合の回路図を図２（Ｃ）に示す。図２（Ｃ）において、配線ＢＧ２は配線ＢＧ１よりも高電位を与えることが好ましい。すなわち、トランジスタＭ２のＶｔｈをトランジスタＭ１、Ｍ３のＶｔｈよりも小さくすることが好ましい。そうすることで、トランジスタＭ１、Ｍ３はカットオフ電流を小さくし、トランジスタＭ２はオン電流を大きくすることができる。
図２（Ａ）のメモリセルＭＣは、トランジスタＭ２のフロントゲートとバックゲートを接続する領域を設ける必要があるが、図２（Ｃ）のメモリセルＭＣはそのような領域を設ける必要が無いため、メモリセルの占有面積を小さくすることができる。
図２（Ｃ）のメモリセルＭＣにおいて、トランジスタＭ３のバックゲートは、配線ＢＧ２に電気的に接続してもよい。その場合の回路図を図２（Ｄ）に示す。そうすることで、メモリセルＭＣに書き込まれたデータが読み出される際の速度をより向上させることができる。
図２（Ｃ）のメモリセルＭＣにおいて、配線ＢＧ３を追加し、トランジスタＭ３のバックゲートを配線ＢＧ３に電気的に接続してもよい。その場合の回路図を図２（Ｅ）に示す。図２（Ｅ）において、配線ＢＧ３は、配線ＢＧ１よりも高電位、かつ、配線ＢＧ２よりも低電位の電位を与えることが好ましい。そうすることで、メモリセルＭＣはトランジスタＭ３のＶｔｈをより最適な値に設定することができる。
なお、図２（Ａ）のメモリセルＭＣにおいて、配線ＲＢＬおよび配線ＷＢＬは、一本の配線ＢＬにまとめてもよい。その場合の回路図を図２（Ｆ）に示す。図２（Ｂ）乃至（Ｅ）のメモリセルＭＣについても同様である。
［行デコーダ］
次に、行デコーダ１１について図３および図４を用いて説明を行う。
まず、図３（Ａ）、（Ｂ）を用いて、行デコーダ１１が有するＡＮＤ回路２０について説明を行う。
図３（Ａ）は、ＡＮＤ回路２０の構成例を示す回路図である。ＡＮＤ回路２０は、トランジスタＭ２１乃至Ｍ２７および容量素子Ｃ２１を有する。以降では、トランジスタＭ２１乃至Ｍ２７をｎチャネル型トランジスタとして説明を行う。
図３（Ａ）に示すように、トランジスタＭ２１乃至Ｍ２７は直列に接続され、トランジスタＭ２１のドレインはＶＤＤが与えられ、トランジスタＭ２７のソースはＧＮＤが与えられる。
トランジスタＭ２６のソースは端子ＯＵＴに電気的に接続される。また、容量素子Ｃ２１の第１端子はトランジスタＭ２６のソースに電気的に接続され、容量素子Ｃ２１の第２端子はＧＮＤが与えられる。なお、トランジスタＭ２１のソース、容量素子Ｃ２１の第１端子および端子ＯＵＴの結節点をノードＮ２１と呼称する。
なお、容量素子Ｃ２１は、ノードＮ２１に接続された配線の寄生容量や、端子ＯＵＴに接続されたトランジスタのゲート容量などで代用してもよい。
トランジスタＭ２１乃至Ｍ２７はそれぞれフロントゲートおよびバックゲートを有する。フロントゲートとバックゲートとは、半導体層を間に介して、互いに重なる領域を有することが好ましい。図３（Ａ）に示すように、トランジスタＭ２１において、バックゲートはフロントゲートに電気的に接続される。トランジスタＭ２２乃至Ｍ２７についても同様である。
トランジスタＭ２１のフロントゲートには信号ＣＬＫが入力される。トランジスタＭ２２のフロントゲートには信号ＲＡ３が入力される。トランジスタＭ２３のフロントゲートには信号ＲＡ２が入力される。トランジスタＭ２４のフロントゲートには信号ＲＡ１が入力される。トランジスタＭ２５のフロントゲートには信号ＲＡ０が入力される。トランジスタＭ２６のフロントゲートには信号ＷＲＩＴＥまたは信号ＲＥＡＤが入力される。トランジスタＭ２７のフロントゲートには信号ＣＬＫＢが入力される。信号ＣＬＫ、ＣＬＫＢはクロック信号であり、信号ＣＬＫＢは信号ＣＬＫの反転信号である。
次に、ＡＮＤ回路２０の動作について説明を行う。
図３（Ｂ）はＡＮＤ回路２０の動作の一例を示すタイミングチャートである。図３（Ｂ）は、上から順に、信号ＲＡ３、信号ＲＡ２、信号ＲＡ１、信号ＲＡ０、信号ＷＲＩＴＥ、信号ＣＬＫ、信号ＣＬＫＢおよび端子ＯＵＴの電位変化を示している。また、図３（Ｂ）は動作のタイミングに合わせて期間Ｐ１乃至Ｐ５に分けられている。
信号ＲＡ３、ＲＡ２、ＲＡ１、ＷＲＩＴＥは、期間Ｐ１乃至Ｐ５の間、高電位（ＶＨ）が与えられている。すなわち、トランジスタＭ２２、Ｍ２３、Ｍ２４、Ｍ２６は、期間Ｐ１乃至Ｐ５の間、オン状態を維持している。
期間Ｐ１において、信号ＣＬＫＢはＶＨとなり、信号ＣＬＫは低電位（ＶＬ）となる。トランジスタＭ２７はオンになり、トランジスタＭ２１はオフになる。このとき、端子ＯＵＴはトランジスタＭ２７のソースと導通状態になり、Ｌレベルとなる。
なお、トランジスタＭ２１乃至Ｍ２６のしきい値電圧のうち、最も大きなものをＶｔとすると、ＶＨはＶＤＤとＶｔを足し合わせた電圧（ＶＤＤ＋Ｖｔ）以上にすることが好ましい。そうすることで、端子ＯＵＴにＶＤＤを正確に伝えることができる。ＶＬはＧＮＤとすればよい。
期間Ｐ２において、信号ＣＬＫＢにＶＬが入力され、信号ＣＬＫにＶＨが入力される。トランジスタＭ２７はオフになり、トランジスタＭ２１はオンになる。このとき、トランジスタＭ２２乃至Ｍ２６もオンであるため、容量素子Ｃ２１にＶＤＤが供給され、容量素子Ｃ２１は充電を開始する。最終的に端子ＯＵＴはＨレベルを出力する。
期間Ｐ３において、信号ＣＬＫＢにＶＨが入力され、信号ＣＬＫにＶＬが入力される。トランジスタＭ２１はオフになり、トランジスタＭ２７はオンになる。容量素子Ｃ２１はトランジスタＭ２７のソースと導通状態になり、放電を開始する。最終的に端子ＯＵＴはＬレベルを出力する。
期間Ｐ４において、信号ＣＬＫＢにＶＬが入力され、信号ＣＬＫにＶＨが入力され、信号ＲＡ０にＶＬが入力される。トランジスタＭ２７はオフになり、トランジスタＭ２１はオンになり、トランジスタＭ２５はオフになる。容量素子Ｃ２１は直前の電位を保持し、端子ＯＵＴはＬレベルを出力し続ける。
期間Ｐ５において、信号ＣＬＫＢにＶＨが入力され、信号ＣＬＫにＶＬが入力される。トランジスタＭ２１はオフになり、トランジスタＭ２７はオンになる。容量素子Ｃ２１はトランジスタＭ２７のソースと導通状態になる。端子ＯＵＴはＬレベルを出力する。
以上より、ＡＮＤ回路２０は、信号ＣＬＫがＶＬおよび信号ＣＬＫＢがＶＨの間（期間Ｐ１、Ｐ３、Ｐ５）、端子ＯＵＴからＬレベルを強制的に出力し、信号ＣＬＫがＶＨおよび信号ＣＬＫＢがＶＬの間（期間Ｐ２、Ｐ４）、信号ＲＡ０乃至ＲＡ３に対するＡＮＤ回路として動作することがわかる。
また、ＡＮＤ回路２０は、容量素子Ｃ２１の充電と放電を繰り返すダイナミックロジック回路として動作することがわかる。トランジスタＭ２１は容量素子Ｃ２１を充電するプリチャージ用のトランジスタとして機能し、トランジスタＭ２７は容量素子Ｃ２１に蓄積された電荷を放電するディスチャージ用のトランジスタとして機能する。
また、ＡＮＤ回路２０はＣＭＯＳで構成されるＡＮＤ回路と比較して、トランジスタの数を少なくすることができる。その結果、回路の占有面積を小さくすることができる。
本実施の形態では、ＡＮＤ回路２０に４つの信号（ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３）が入力され、それぞれに対応するトランジスタ（Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５）を設けたが、トランジスタの数はこれに限定されない。ＡＮＤ回路２０は入力される信号の数に応じて、必要な数のトランジスタを設けることができる。
図４は、ＡＮＤ回路２０を用いた行デコーダ１１の構成例を示すブロック図である。行デコーダ１１はＡＮＤ回路２０＿ＷおよびＡＮＤ回路２０＿Ｒを有する。ＡＮＤ回路２０＿Ｗは配線ＷＷＬに信号を供給し、ＡＮＤ回路２０＿Ｒは配線ＲＷＬに信号を供給する機能を有する。ＡＮＤ回路２０＿Ｗ、２０＿Ｒには、図３（Ａ）に示すＡＮＤ回路２０を用いることができる。
行デコーダ１１は、信号ＷＲＩＴＥ、信号ＲＥＡＤ、信号ＲＡ３Ｇ、信号ＲＡ３ＧＢ、信号ＲＡ２Ｇ、信号ＲＡ２ＧＢ、信号ＲＡ１Ｇ、信号ＲＡ１ＧＢ、信号ＲＡ０Ｇ、信号ＲＡ０ＧＢ、信号ＣＬＫ、信号ＣＬＫＢが入力される。信号ＲＡ３ＧＢは信号ＲＡ３Ｇの反転信号であり、信号ＲＡ２ＧＢは信号ＲＡ２Ｇの反転信号であり、信号ＲＡ１ＧＢは信号ＲＡ１Ｇの反転信号であり、信号ＲＡ０ＧＢは信号ＲＡ０Ｇの反転信号である。
図１の信号ＲＡは、図４の信号ＲＡ３Ｇ、ＲＡ３ＧＢ、ＲＡ２Ｇ、ＲＡ２ＧＢ、ＲＡ１Ｇ、ＲＡ１Ｇ、ＲＡ０Ｇ、ＲＡ０ＧＢを一纏めにしたものである。これらの信号はアドレス信号であり、行デコーダ１１はアドレス信号をデコードして、メモリセルアレイ１３の行を選択する機能を有する。
ＡＮＤ回路２０＿Ｗはメモリセルアレイ１３にデータを書き込む際のデコーダとして機能し、信号ＷＲＩＴＥが入力される。また、ＡＮＤ回路２０＿Ｒはメモリセルアレイ１３からデータを読み出す際のデコーダとして機能し、信号ＲＥＡＤが入力される。
ＡＮＤ回路２０＿Ｗ［０］、２０＿Ｒ［０］は、信号ＲＡ３として信号ＲＡ３ＧＢが入力され、信号ＲＡ２として信号ＲＡ２ＧＢが入力され、信号ＲＡ１として信号ＲＡ１ＧＢが入力され、信号ＲＡ０として信号ＲＡ０ＧＢが入力される。
ＡＮＤ回路２０＿Ｗ［１］、２０＿Ｒ［１］は、信号ＲＡ３として信号ＲＡ３ＧＢが入力され、信号ＲＡ２として信号ＲＡ２ＧＢが入力され、信号ＲＡ１として信号ＲＡ１ＧＢが入力され、信号ＲＡ０として信号ＲＡ０Ｇが入力される。
ＡＮＤ回路２０＿Ｗ［２］、２０＿Ｒ［２］は、信号ＲＡ３として信号ＲＡ３ＧＢが入力され、信号ＲＡ２として信号ＲＡ２ＧＢが入力され、信号ＲＡ１として信号ＲＡ１Ｇが入力され、信号ＲＡ０として信号ＲＡ０ＧＢが入力される。
図３（Ａ）のＡＮＤ回路２０において、トランジスタＭ２１乃至Ｍ２７は、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
トランジスタＭ２１乃至Ｍ２７にＯＳトランジスタを用いることで、ＡＮＤ回路２０は貫通電流を小さくし、消費電力を低減させることができる。その結果、消費電力の低減された行デコーダ１１を実現することができる。
トランジスタＭ２１は、フロントゲートとバックゲートを電気的に接続することで、フロントゲートとバックゲートから同時に半導体層にゲート電圧を印加することが可能になり、オン電流を増大させることができる。トランジスタＭ２２乃至Ｍ２７についても同様である。その結果、ＡＮＤ回路２０は、動作周波数の高いＡＮＤ回路を実現することができる。また、動作周波数の高い行デコーダ１１を実現することができる。
また、トランジスタＭ２１乃至Ｍ２７にＯＳトランジスタを用いることで、行デコーダ１１は、メモリセルアレイ１３と同じ製造プロセスを用いて作製することができる。その結果、記憶装置１０の製造コストを低減することができる。
［列ドライバ］
次に、列ドライバ１２について図５を用いて説明を行う。
図５は列ドライバ１２の回路構成例を示す回路図である。列ドライバ１２は、列毎に設けられた読み出し回路３１を有する。
読み出し回路３１は、トランジスタＭ３１乃至Ｍ３４および容量素子Ｃ３１を有する。以降では、トランジスタＭ３１乃至Ｍ３４をｎチャネル型トランジスタとして説明を行う。
トランジスタＭ３１乃至Ｍ３４はそれぞれフロントゲートおよびバックゲートを有する。フロントゲートとバックゲートとは、半導体層を間に介して、互いに重なる領域を有することが好ましい。図５に示すように、トランジスタＭ３１において、バックゲートはフロントゲートに電気的に接続される。トランジスタＭ３２乃至Ｍ３４についても同様である。
トランジスタＭ３１のフロントゲートおよびバックゲートは信号ＳＥＴが入力される。トランジスタＭ３１のドレインはＶＤＤが与えられ、トランジスタＭ３１のソースは配線ＲＢＬに電気的に接続される。
トランジスタＭ３２のフロントゲートおよびバックゲートは信号ＲＥが入力される。トランジスタＭ３２のドレインはＶＤＤが与えられ、トランジスタＭ３２のソースはトランジスタＭ３３のドレインに電気的に接続される。
トランジスタＭ３３のフロントゲートおよびバックゲートは配線ＲＢＬに電気的に接続される。トランジスタＭ３３のソースはトランジスタＭ３４のドレインに電気的に接続される。また、トランジスタＭ３３のソースは配線ＲＬに電気的に接続される。
トランジスタＭ３４のフロントゲートおよびバックゲートは信号ＲＥＢが入力される。トランジスタＭ３４のソースはＧＮＤが与えられる。
容量素子Ｃ３１の第１端子は配線ＲＬに電気的に接続され、第２端子はＧＮＤが与えられる。なお、容量素子Ｃ３１は、配線ＲＬの寄生容量や、配線ＲＬに接続されたトランジスタのゲート容量などで代用してもよい。
図５において、配線ＷＢＬは入力端子ＤＩに電気的に接続され、配線ＲＬは出力端子ＤＯに電気的に接続される。
信号ＳＥＴは配線ＲＢＬをプリチャージするタイミングを与える信号である。信号ＳＥＴに高電位（ＶＨ）を与え、トランジスタＭ３１をオンにすることで、配線ＲＢＬにＶＤＤを供給することができる。また、信号ＳＥＴに低電位（ＶＬ）を与え、トランジスタＭ３１をオフにすることで、配線ＲＢＬを電気的に浮遊状態にすることができる。
信号ＲＥ、ＲＥＢは配線ＲＢＬの電位を読み出すタイミングを与える信号である。信号ＲＥＢは信号ＲＥの反転信号である。
トランジスタＭ３２乃至Ｍ３３は、ＡＮＤ回路２０と同様に、容量素子Ｃ３１の充電と放電を繰り返すダイナミックロジック回路として動作する。トランジスタＭ３２は容量素子Ｃ３１を充電するプリチャージ用のトランジスタとして機能し、トランジスタＭ３４は容量素子Ｃ３１に蓄積された電荷を放電するディスチャージ用のトランジスタとして機能する。
読み出し回路３１は、信号ＲＥが低電位、信号ＲＥＢが高電位のときに、トランジスタＭ３４がオンになり、容量素子Ｃ３１の電荷を放電させる。また、読み出し回路３１は、信号ＲＥが高電位、信号ＲＥＢが低電位のときに、トランジスタＭ３２がオンになり、メモリセルアレイ１３から配線ＲＢＬに読み出されたデータを、配線ＲＬから出力することができる。
トランジスタＭ３１乃至Ｍ３４は、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
トランジスタＭ３１乃至Ｍ３４にＯＳトランジスタを用いることで、読み出し回路３１はリーク電流を小さくし、消費電力を低減させることができる。その結果、消費電力が低減された列ドライバ１２を実現することができる。
トランジスタＭ３１は、フロントゲートとバックゲートを電気的に接続することで、フロントゲートとバックゲートから同時に半導体層にゲート電圧を印加することが可能になり、オン電流を増大させることができる。トランジスタＭ３２乃至Ｍ３４についても同様である。その結果、動作周波数の高い読み出し回路３１を実現することができる。
また、トランジスタＭ３１乃至Ｍ３４にＯＳトランジスタを用いることで、列ドライバ１２は、メモリセルアレイ１３および行デコータ１１と同じ製造プロセスを用いて作製することができる。その結果、記憶装置１０の製造コストを低減することができる。
＜記憶装置の動作例＞
次に、図６および図７を用いて記憶装置１０の動作について説明を行う。
［書き込み動作］
図６は記憶装置１０にデータを書き込む際の動作を表すタイミングチャートである。上から順に、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＲＡ３Ｇ、信号ＲＡ２Ｇ、信号ＲＡ１Ｇ、信号ＲＡ０Ｇ、信号ＣＬＫ、信号ＣＬＫＢ、配線ＷＷＬ［０］、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＷＢＬ［０］、ノードＦＮ［０、０］、ノードＦＮ［１、０］、ノードＦＮ［２、０］の電位変化をそれぞれ示している。なお、ノードＦＮ［０、０］とは、メモリセルＭＣ［０、０］のノードＦＮを表す。また、図６は期間Ｔ００乃至Ｔ１２に分割されている。
期間Ｔ００乃至Ｔ０２において、信号ＣＬＫはＶＬとなり、信号ＣＬＫＢはＶＨとなり、それ以外の信号は全てＶＬとなっている。配線ＷＢＬ［０］はＨレベルが与えられ、それ以外の配線およびノードは全てＬレベルになっている。
期間Ｔ０３において、信号ＷＲＩＴＥがＶＨになり、しばらくして、信号ＣＬＫがＶＨ、信号ＣＬＫＢがＶＬになる。ＡＮＤ回路２０＿Ｗは、信号ＲＡ３乃至ＲＡ０の論理積を配線ＷＷＬに出力する。信号ＲＡ３Ｇ乃至ＲＡ０Ｇは全てＶＬ（信号ＲＡ３ＧＢ乃至ＲＡ０ＧＢは全てＶＨ）であることから、配線ＷＷＬ［０］はＨレベルとなる。１行目のメモリセルＭＣ［０、０］乃至ＭＣ［０、ｎ］が選択され、ノードＦＮ［０、０］にデータ“１”が書き込まれる。
期間Ｔ０４において、信号ＣＬＫはＶＬになり、信号ＣＬＫＢはＶＨになる。ＡＮＤ回路２０＿Ｗは容量素子Ｃ２１の電荷を放電し、配線ＷＷＬは全てＬレベルになる。ノードＦＮ［０、０］はデータを保持する。
期間Ｔ０５において、信号ＲＡ０ＧはＶＨになり、信号ＷＢＬ［０］はＬレベルになる。しばらくして、信号ＣＬＫがＶＨ、信号ＣＬＫＢがＶＬになる。信号ＲＡ３Ｇ乃至ＲＡ１ＧがＶＬ、信号ＲＡ０ＧがＶＨであることから、配線ＷＷＬ［１］がＨレベルになる。２行目のメモリセルＭＣ［１、０］乃至ＭＣ［１、ｎ］が選択される。ＷＢＬ［０］はＬレベルであることから、ノードＦＮ［１、０］にデータ“０”が書き込まれる。
期間Ｔ０６において、信号ＣＬＫはＶＬになり、信号ＣＬＫＢはＶＨになる。ＡＮＤ回路２０＿Ｗは容量素子Ｃ２１の電荷を放電し、配線ＷＷＬは全てＬレベルになる。ノードＦＮ［０、０］、ＦＮ［１、０］はデータを保持する。
期間Ｔ０７において、信号ＲＡ１ＧはＶＨになり、信号ＲＡ０ＧはＶＬになり、信号ＷＢＬ［０］はＨレベルになる。しばらくして、信号ＣＬＫがＶＨ、信号ＣＬＫＢがＶＬになる。信号ＲＡ３Ｇ、ＲＡ２Ｇ、ＲＡ０ＧがＶＬ、信号ＲＡ１ＧがＶＨであることから、配線ＷＷＬ［２］がＨレベルになる。３行目のメモリセルＭＣ［２、０］乃至ＭＣ［２、ｎ］が選択される。ＷＢＬ［０］はＨレベルであることから、ノードＦＮ［２、０］にデータ“１”が書き込まれる。
期間Ｔ０８において、信号ＣＬＫはＶＬになり、信号ＣＬＫＢはＶＨになる。ＡＮＤ回路２０＿Ｗは容量素子Ｃ２１の電荷を放電し、配線ＷＷＬは全てＬレベルになる。ノードＦＮ［０、０］、ＦＮ［１、０］、ＦＮ［２、０］はデータを保持する。
以降、同様の動作を繰り返すことで、４行目以降のメモリセルＭＣに、順次、データを書き込むことができる。
［読み出し動作］
図７は記憶装置１０からデータを読み出す際の動作を表すタイミングチャートである。上から順に、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＲＡ３Ｇ、信号ＲＡ２Ｇ、信号ＲＡ１Ｇ、信号ＲＡ０Ｇ、信号ＣＬＫ、信号ＣＬＫＢ、ノードＦＮ［０、０］、ノードＦＮ［１、０］、ノードＦＮ［２、０］、配線ＲＷＬ［０］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、信号ＳＥＴ、信号ＲＥ、信号ＲＥＢ、配線ＲＢＬ［０］、出力端子ＤＯ［０］の電位変化をそれぞれ示している。また、図７は期間Ｔ２０乃至Ｔ３２に分割されている。
期間Ｔ２０乃至Ｔ２２において、信号ＣＬＫはＶＬとなり、信号ＣＬＫＢはＶＨとなり、信号ＲＥはＶＬとなり、信号ＲＥＢはＶＨとなり、それ以外の信号は全てＶＬとなっている。配線ＷＢＬ［０］はＨレベルが与えられ、それ以外の配線およびノードは全てＬレベルになっている。図６からの状態を引き継ぎ、ノードＦＮ［０、０］にはデータ“１”が書き込まれ、ノードＦＮ［１、０］にはデータ“０”が書き込まれ、ノードＦＮ［２、０］にはデータ“１”が書き込まれている。
期間Ｔ２３において、信号ＲＥＡＤがＶＨになり、信号ＳＥＴがＶＨになる。配線ＲＢＬ［０］がＨレベルにプリチャージされる。しばらくして、信号ＳＥＴはＶＬになり、配線ＲＢＬ［０］は電気的に浮遊状態になる。また、信号ＣＬＫはＶＨとなり、信号ＣＬＫＢはＶＬとなる。ＡＮＤ回路２０＿Ｒは、信号ＲＡ３乃至ＲＡ０の論理積を配線ＲＷＬに出力する。信号ＲＡ３Ｇ乃至ＲＡ０Ｇは全てＶＬ（信号ＲＡ３ＧＢ乃至ＲＡ０ＧＢは全てＶＨ）であることから、配線ＲＷＬ［０］はＨレベルとなり、１行目のメモリセルＭＣ［０、０］乃至ＭＣ［０、ｎ］が選択される。ノードＦＮ［０、０］にはデータ“１”が書き込まれているため、配線ＲＢＬ［０］は配線ＳＬと導通状態になり、ＨレベルからＬレベルへ変化する。
期間Ｔ２４において、信号ＲＥがＶＨになり、信号ＲＥＢがＶＬになる。出力端子ＤＯ［０］は配線ＲＢＬ［０］の電位（Ｌレベル）を出力する。このときの出力端子ＤＯ［０］の電位を読み出すことで、ノードＦＮ［０、０］に書き込まれたデータを判定する。
期間Ｔ２５において、信号ＲＡ０ＧがＶＨになり、信号ＳＥＴがＶＨになる。また、信号ＲＥがＶＬになり、信号ＲＥＢがＶＨになり、出力端子ＤＯ［０］はＬレベルになる。また、配線ＲＢＬ［０］が再びＨレベルにプリチャージされる。しばらくして、信号ＳＥＴはＶＬになり、配線ＲＢＬ［０］は電気的に浮遊状態になる。また、信号ＣＬＫはＶＨとなり、信号ＣＬＫＢはＶＬとなる。ＡＮＤ回路２０＿Ｒは、信号ＲＡ３乃至ＲＡ０の論理積を配線ＲＷＬに出力する。配線ＲＷＬ［１］はＨレベルとなり、２行目のメモリセルＭＣ［１、０］乃至ＭＣ［１、ｎ］が選択される。ノードＦＮ［１、０］にはデータ“０”が書き込まれているため、配線ＲＢＬ［０］は配線ＳＬと非導通状態になり、Ｈレベルを維持する。
期間Ｔ２６において、信号ＲＥがＶＨになり、信号ＲＥＢがＶＬになる。出力端子ＤＯ［０］は配線ＲＢＬ［０］の電位（Ｈレベル）を出力する。このときの出力端子ＤＯ［０］の電位を読み出すことで、ノードＦＮ［１、０］に書き込まれたデータを判定する。
期間Ｔ２７において、信号ＲＡ１ＧがＶＨになり、信号ＲＡ０ＧがＶＬになり、信号ＳＥＴがＶＨになる。また、信号ＲＥがＶＬになり、信号ＲＥＢがＶＨになり、出力端子ＤＯ［０］はＬレベルになる。また、配線ＲＢＬ［０］が再びＨレベルにプリチャージされる。しばらくして、信号ＳＥＴはＶＬになり、配線ＲＢＬ［０］は電気的に浮遊状態になる。また、信号ＣＬＫはＶＨとなり、信号ＣＬＫＢはＶＬとなる。ＡＮＤ回路２０＿Ｒは、信号ＲＡ３乃至ＲＡ０の論理積を配線ＲＷＬに出力する。配線ＲＷＬ［２］はＨレベルとなり、３行目のメモリセルＭＣ［２、０］乃至ＭＣ［２、ｎ］が選択される。ノードＦＮ［２、０］にはデータ“１”が書き込まれているため、配線ＲＢＬ［０］は配線ＳＬと導通状態になり、Ｌレベルとなる。
期間Ｔ２８において、信号ＲＥがＶＨになり、信号ＲＥＢがＶＬになる。出力端子ＤＯ［０］は配線ＲＢＬ［０］の電位（Ｌレベル）を出力する。このときの出力端子ＤＯ［０］の電位を読み出すことで、ノードＦＮ［２、０］に書き込まれたデータを判定する。
以降、同様の動作を繰り返すことで、４行目以降のメモリセルＭＣに書き込まれたデータを、順次、出力端子ＤＯ［０］から読み出すことができる。
以上、本実施の形態に示す記憶装置を用いることで、消費電力の小さい記憶装置を提供することができる。また、動作周波数の高い記憶装置を提供することができる。また、製造コストの低い記憶装置を提供することができる。
（実施の形態２）
以下では、上記実施の形態に示すトランジスタＭ１乃至Ｍ３、トランジスタＭ２１乃至Ｍ２７およびトランジスタＭ３１乃至Ｍ３４に用いることが可能なＯＳトランジスタの構成例について、図８乃至図１０を用いて説明する。
図８（Ａ）は、トランジスタ２００の上面図である。また、図８（Ｂ）、図９（Ａ）、（Ｂ）および図１０はトランジスタ２００の断面図である。ここで、図８（Ｂ）は、図８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図９（Ａ）は、図８（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図９（Ｂ）は、図８（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面図でもある。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００はＯＳトランジスタであり、実施の形態１に示すトランジスタＭ１乃至Ｍ３、トランジスタＭ２１乃至Ｍ２７およびトランジスタＭ３１乃至Ｍ３４に用いることができる。
絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０は、トランジスタ２００を保護する層間膜として機能する。
また、トランジスタ２００は、配線として機能する導電体２０３およびプラグとして機能する導電体２４０（導電体２４０ａ、導電体２４０ｂ）に電気的に接続されている。
導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３の第１の導電体が形成され、さらに内側に導電体２０３の第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
絶縁体２７３は、トランジスタ２００上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。
また、導電体２４０は、絶縁体２７３、絶縁体２７４、および絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、又は３層以上の積層構造でもよい。
図８（Ｂ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、酸化物半導体２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも酸化物半導体２３０ｃ、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面と接して配置された絶縁体２７５と、酸化物半導体２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電体２４０ａが配置される。
トランジスタ２００において、層２４２の一方がソース及びドレインの一方として機能し、層２４２の他方がソース及びドレインの他方として機能し、導電体２６０がフロントゲートとして機能し、導電体２０５がバックゲートとして機能する。
なお、トランジスタ２００では、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物半導体２３０ｂの単層、酸化物半導体２３０ｂと酸化物半導体２３０ａの２層構造、酸化物半導体２３０ｂと酸化物半導体２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。
次に、トランジスタ２００に用いる酸化物半導体２３０に係る詳細の説明を行う。トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の記憶装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の記憶装置を構成するトランジスタ２００に用いることができる。
例えば、酸化物半導体２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。
酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が当該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い記憶装置を提供することができる。
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物半導体２３０を選択的に低抵抗化することで、島状に加工した酸化物半導体２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
ここで、図８（Ｂ）において破線で囲む、選択的に低抵抗化した酸化物半導体２３０ｂの拡大図を図１０に示す。
図１０に示すように、酸化物半導体２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。
ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。
なお、領域２３１は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。
例えば、領域２３１は、酸化物半導体２３０の他に、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
領域２３１を形成するために、例えば、酸化物半導体２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後にエッチングにより除去することが好ましい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物半導体２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、酸化物半導体２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物半導体２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物半導体２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。
酸化物半導体２３０に、金属元素が添加されることで、酸化物半導体２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。
領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。
領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物半導体２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物半導体２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。
なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０と重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０と、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。
また、図１０では、領域２３４、領域２３１、および領域２３２が、酸化物半導体２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物半導体２３０との間に形成された化合物層、酸化物半導体２３０ａ、および酸化物半導体２３０ｃにも、形成されていてもよい。また、図１０では、各領域の境界を、酸化物半導体２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物半導体２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物半導体２３０ｂの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。
また、酸化物半導体２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
酸化物半導体２３０を、選択的に低抵抗化するには、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
領域２３１を低抵抗化するために、例えば、酸化物半導体２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物半導体２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
酸化物半導体２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物半導体２３０の成分とが、金属化合物を形成し、領域２３１となり、低抵抗化する。また、酸化物半導体２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物半導体２３０中の酸素の一部が層２４２に吸収され、酸化物半導体２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。
また、酸化物半導体２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物半導体２３０へ、または酸化物半導体２３０の成分である金属元素が当該金属元素を有する膜へと、拡散し、酸化物半導体２３０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、酸化物半導体２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物半導体２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。
上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。
また、酸化物半導体２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
一方、酸化物半導体２３０の導電体２６０、および絶縁体２７５と重畳する領域（領域２３４、および領域２３２）は、導電体２６０、および絶縁体２７５を介しているため、金属元素の添加が抑制される。また、酸化物半導体２３０の領域２３４、および領域２３２において、酸化物半導体２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。
また、上記金属元素を有する膜に、酸化物半導体２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、および領域２３２に酸素欠損が生じる場合がある。酸化物半導体２３０中の水素が、当該酸素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は増加する。従って、酸化物半導体２３０の領域２３１、および領域２３２は、低抵抗化される。
ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物半導体２３０中の水素は、当該膜へと吸収される。従って、酸化物半導体２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後にエッチングにより除去されるので、酸化物半導体２３０から吸収した水素の大部分は除去される。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
そこで、図１０に示すように、絶縁体２５０、酸化物半導体２３０ｂの領域２３２、および酸化物半導体２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物半導体２３０の領域２３４へと拡散することで、酸化物半導体２３０の領域２３４における酸素欠損を低減することができる。
また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７３となる絶縁体の成膜時に酸化物半導体２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ　Ｄｅｐｏｓｉｓｉｏｎ　ＳＰ）（登録商標）と呼ぶことができる。
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。
絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物半導体２３０の領域２３４に供給され、酸化物半導体２３０の酸素欠損を補償することができる。
なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域が形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物半導体２３０は、スパッタリング法を用いた酸化膜を、酸化物半導体２３０上に形成したとしても、過剰酸素領域が形成されにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物半導体２３０の領域２３４の周辺に設けることで、酸化物半導体２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。
また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物半導体２３０と近接した状態で、熱処理を行うことで、酸化物半導体２３０中の水素を引き抜く場合がある。なお、酸化物半導体２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物半導体２３０中の水素を吸収する場合がある。従って、酸化物半導体２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物半導体２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物半導体２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。
上記構成、または上記工程を組み合わせることで、酸化物半導体２３０の選択的な低抵抗化を行うことができる。
つまり、酸化物半導体２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物半導体２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
以下では、トランジスタ２００の各構成要素の詳細について説明を行う。
導電体２０３は、図９（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれた状態で設けられることが好ましい。導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
導電体２０５は、酸化物半導体２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれた状態で設けられることが好ましい。
ここで、導電体２６０は、第１のゲート（フロントゲートともいう。）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する。
導電体２０５は、図８（Ａ）に示すように、酸化物半導体２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物半導体２３０における領域２３４よりも、大きく設けるとよい。特に、図９（Ａ）に示すように、導電体２０５は、酸化物半導体２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物半導体２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物半導体２３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５の第１の導電体または導電体２０５の第２の導電体などの限定がない場合は、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体２０５、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
導電体２０５、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を持つことにより、導電体２０５、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物半導体２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
絶縁体２１０、および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０、および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、絶縁体２８０の上に、絶縁体２１０または絶縁体２１４と同様のバリア絶縁膜として機能する絶縁体を設けてもよい。これにより、絶縁体２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。
例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４よりも基板側に、拡散することを抑制することができる。
また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物半導体２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物半導体２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物半導体２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物半導体２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。酸化物半導体２３０ｂ下に酸化物半導体２３０ａを有することで、酸化物半導体２３０ａよりも下方に形成された構造物から、酸化物半導体２３０ｂへの不純物の拡散を抑制することができる。また、酸化物半導体２３０ｂ上に酸化物半導体２３０ｃを有することで、酸化物半導体２３０ｃよりも上方に形成された構造物から、酸化物半導体２３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物半導体２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物半導体２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物半導体２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物半導体２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物半導体２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物半導体２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物半導体２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物半導体２３０ｃは、酸化物半導体２３０ａまたは酸化物半導体２３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃの伝導帯下端のエネルギーが、酸化物半導体２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物半導体２３０ａおよび酸化物半導体２３０ｃの電子親和力が、酸化物半導体２３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａ、酸化物半導体２３０ｃを上述の構成とすることで、酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
また、酸化物半導体２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。
なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電体２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
例えば、領域２３４となる酸化物半導体としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物半導体２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物半導体２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物半導体２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物半導体２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物半導体２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。
なお、金属酸化物２５２は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物半導体２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低電位化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物２５２を設けることで、当該金属酸化物２５２がゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、当該金属酸化物２５２がゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物半導体２３０との間の距離を保つことで、導電体２６０と酸化物半導体２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物半導体２３０との間の物理的な距離、および導電体２６０から酸化物半導体２３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物半導体２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および金属酸化物２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、図９（Ａ）に示すように、導電体２０５が、酸化物半導体２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、重畳していることが好ましい。つまり、酸化物半導体２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物半導体２３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方から拡散する酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方からの水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物半導体２３０に混入することを抑制することができる。
また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。
なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。
バッファ層として機能する絶縁体２７５は、酸化物半導体２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。
例えば、絶縁体２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンには、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物半導体２３０ｃ、および絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物半導体２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体２７３は、少なくとも層２４２および絶縁体２７５上に設けられる。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物半導体２３０に酸素を供給することができる。また、絶縁体２７３を、酸化物半導体２３０ａ、酸化物半導体２３０ｂ上の層２４２上に設けることで、酸化物半導体２３０中の水素を、絶縁体２７３へと引き抜くことができる。
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。当該絶縁体をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。
絶縁体２８０、絶縁体２７４、および絶縁体２７３の開口の内壁に接して導電体２４０ａが形成されている。ここで、図９（Ｂ）に示すように、導電体２４０ａは、酸化物半導体２３０の側面と重畳することが好ましい。特に、導電体２４０ａは、酸化物半導体２３０のチャネル幅方向と交わる側面において、Ａ５側の側面、およびＡ６側の側面の双方または一方と重畳することが好ましい。また、導電体２４０ａが、酸化物半導体２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成にしてもよい。このように、導電体２４０ａが、ソース領域またはドレイン領域となる領域２３１、および酸化物半導体２３０の側面と重畳する構成とすることで、導電体２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのオン電流を大きくすることができる。また、導電体２４０ｂについても同様である。
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物半導体２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物半導体２３０が露出する場合がある。その場合、導電体２４０の酸化物半導体２３０と接する導電体（以下、導電体２４０の第１の導電体ともいう。）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物半導体２３０と導電体２４０の第１の導電体とが接することで、金属化合物、または酸化物半導体２３０に酸素欠損が形成され、酸化物半導体２３０の領域２３１が、低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物半導体２３０を低抵抗化することで、酸化物半導体２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。
また、導電体２４０を積層構造とする場合、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０を通じて酸化物半導体２３０に混入するのを抑制することができる。
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する記憶装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の記憶装置に加わる衝撃などを緩和することができる。すなわち、丈夫な記憶装置を提供することができる。
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１０が組み込まれた電子部品の例を、図１１（Ａ）、（Ｂ）を用いて説明を行う。
図１１（Ａ）に示す電子部品７０００はＩＣチップであり、リード及び回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。
電子部品７０００の回路部は、基板７０３１、層７０３２、層７０３３の積層でなる。
基板７０３１として、実施の形態２に記載のトランジスタ２００を形成する基板に用いることが可能な材料を適用すればよい。また、基板７０３１としてシリコンなどの半導体基板を用いた場合、基板７０３１に集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。
層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、ＣＰＵなどの制御回路を層７０３２に設けることができる。
層７０３３はメモリを有する。当該メモリとして、例えば、ＮＯＳＲＡＭ、ＤＯＳＲＡＭ（登録商標）などのＯＳトランジスタを用いたメモリ（以下、ＯＳメモリと呼ぶ）を用いることができる。また、ＮＯＳＲＡＭとして上記実施の形態に示す記憶装置１０を用いることができる。
ＯＳメモリは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。また、ＯＳメモリはデータを書き換える際の消費電力が小さく、電子部品７０００の消費電力を低減させることができる。
なお、ＤＯＳＲＡＭとは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＮＯＳＲＡＭと同様に、ＤＯＳＲＡＭはＯＳトランジスタのオフ電流が低いことを利用したＯＳメモリの一種である。
上記ＯＳメモリは、層７０３３ではなく、層７０３２に設けてもよい。そうすることで、ＩＣチップの製造工程を短縮することができる。
層７０３３はＯＳメモリ以外に、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）などのメモリを設けてもよい。
図１１（Ａ）では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１１（Ｂ）は、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、およびレンズ７４３５等を有する。また、パッケージ基板７４１１およびイメージセンサチップ７４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１またはＩＣチップ７４９０とワイヤ７４７１によって電気的に接続されている。図１１（Ｂ）は、電子部品７４００の内部を示すために、レンズカバー７４２１およびレンズ７４３５の一部を省略して図示している。
イメージセンサチップ７４５１の回路部は、基板７０３１、層７０３２、層７０３３、層７０３４の積層でなる。
基板７０３１、層７０３２および層７０３３の詳細は、上述の電子部品７０００の記載を参照すればよい。
層７０３４は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
また、層７０３４が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体の用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。
上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層７０３３と層７０３４とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図１２乃至図１３を用いて説明を行う。
図１２（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記電子部品を使用することができる。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図１２（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自立して飛行する機能を有する。
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記電子部品を用いることができる。
図１２（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
自動車２９８０において、カメラ２９８１に上記電子部品を用いることができる。
　図１２（Ｄ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリーなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末２９１０はその内部の記憶装置とカメラ２９１３に上記電子部品を用いることができる。
　図１２（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリーなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末２９６０はその内部の記憶装置に上記電子部品を用いることができる。
図１３は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
カメラ５１０２に、上記電子部品を用いることができる。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
なお、本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
１０：記憶装置、１１：行デコーダ、１２：列ドライバ、１３：メモリセルアレイ、１４：制御回路、２０：ＡＮＤ回路、２０＿Ｒ：ＡＮＤ回路、２０＿Ｗ：ＡＮＤ回路、Ｍ１−Ｍ３４：トランジスタ、３１：読み出し回路、２００：トランジスタ、２０３：導電体、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物半導体、２３０ａ：酸化物半導体、２３０ｂ：酸化物半導体、２３０ｃ：酸化物半導体、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３２：領域、２３２ａ：領域、２３２ｂ：領域、２３４：領域、２３９：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４２：層、２５０：絶縁体、２５２：金属酸化物、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７０：絶縁体、２７１：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２８０：絶縁体、２１００：ロボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算装置、２１２２：カメラ、２１２３：プロペラ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９６０：情報端末、２９６１：筐体、２９６２：表示部、２９６３：バンド、２９６４：バックル、２９６５：操作スイッチ、２９６６：入出力端子、２９８０：自動車、２９８１：カメラ、５１００：掃除ロボット、５１０１：ディスプレイ、５１０２：カメラ、５１０３：ブラシ、５１０４：操作ボタン、５１２０：ゴミ、５１４０：携帯電子機器、７０００：電子部品、７００２：プリント基板、７００４：実装基板、７０３１：基板、７０３２：層、７０３３：層、７０３４：層、７４００：電子部品、７４１１：パッケージ基板、７４２１：レンズカバー、７４３５：レンズ、７４４１：ランド、７４５１：イメージセンサチップ、７４６１：電極パッド、７４７１：ワイヤ、７４９０：ＩＣチップ

Claims (7)

  1. 　読み出し回路とメモリセルを有し、
    　前記読み出し回路は、第１乃至第４のトランジスタと、第１配線と、第２配線と、容量素子とを有し、
    　前記第１乃至第４のトランジスタはそれぞれ、ゲートとバックゲートを有し、
    　前記第１トランジスタのドレインは高電源電圧が与えられ、
    　前記第１トランジスタのソースは前記第２のトランジスタのドレインに電気的に接続され、
    　前記第２トランジスタのソースは前記第３トランジスタのドレインに電気的に接続され、
    　前記第３トランジスタのソースは低電源電圧が与えられ、
    　前記第１トランジスタの前記ゲートと前記バックゲートは第１信号が与えられ、
    　前記第２トランジスタの前記ゲートと前記バックゲートは前記第１配線を介して前記メモリセルに電気的に接続され、
    　前記第３トランジスタの前記ゲートと前記バックゲートは前記第１信号の反転信号である第２信号が与えられ、
    　前記第２トランジスタのソースと前記容量素子の第１の端子は前記第２配線に電気的に接続され、
    　前記第４トランジスタのドレインは前記高電源電圧が与えられ、
    　前記第４トランジスタのソースは前記第１配線に電気的に接続され、
    　前記第４トランジスタの前記ゲートと前記バックゲートは第３信号が与えられ、
    　前記第１乃至第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  2. 　第１乃至第３のトランジスタと、第１配線と、第２配線と、容量素子と、メモリセルと、を有し、
    　前記第１トランジスタのドレインは高電源電圧が与えられ、
    　前記第１トランジスタのソースは前記第２のトランジスタのドレインに電気的に接続され、
    　前記第２トランジスタのソースは前記第３トランジスタのドレインに電気的に接続され、
    　前記第３トランジスタのソースは低電源電圧が与えられ、
    　前記第１トランジスタのゲートは第１信号が与えられ、
    　前記第２トランジスタのゲートは前記第１配線を介して前記メモリセルに電気的に接続され、
    　前記第３トランジスタのゲートは前記第１信号の反転信号である第２信号が与えられ、
    　前記第２トランジスタのソースと前記容量素子の第１の端子は前記第２配線に電気的に接続され、
    　前記第１乃至第３トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  3. 　請求項２において、
    　第４トランジスタを有し、
    　前記第４トランジスタのドレインは前記高電源電圧が与えられ、
    　前記第４トランジスタのソースは前記第１配線に電気的に接続され、
    　前記第４トランジスタのゲートは第３信号が与えられ、
    　前記第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  4. 　請求項２において、
    　前記メモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタを含むことを特徴とする記憶装置。
  5. 　第１乃至第３のトランジスタと、第１配線と、第２配線と、容量素子と、メモリセルと、を有する記憶装置の動作方法であって、
    　前記第１トランジスタのドレインは高電源電圧が与えられ、
    　前記第１トランジスタのソースは前記第２のトランジスタのドレインに電気的に接続され、
    　前記第２トランジスタのソースは前記第３トランジスタのドレインに電気的に接続され、
    　前記第３トランジスタのソースは低電源電圧が与えられ、
    　前記第１トランジスタのゲートは第１信号が与えられ、
    　前記第２トランジスタのゲートは前記第１配線を介して前記メモリセルに電気的に接続され、
    　前記第３トランジスタのゲートは前記第１信号の反転信号である第２信号が与えられ、
    　前記第２トランジスタのソースと前記容量素子の第１の端子は前記第２配線に電気的に接続され、
    　前記第１乃至第３トランジスタはチャネル形成領域に酸化物半導体を有し、
    　前記第３トランジスタがオンのときに、前記容量素子を放電し、
    　前記第１トランジスタがオンのときに、前記メモリセルが保持しているデータを前記第２配線から出力することを特徴とする記憶装置の動作方法。
  6. 　請求項５において、
    　第４トランジスタを有し、
    　前記第４トランジスタのドレインは前記高電源電圧が与えられ、
    　前記第４トランジスタのソースは前記第１配線に電気的に接続され、
    　前記第４トランジスタのゲートは第３信号が与えられ、
    　前記第４トランジスタはチャネル形成領域に酸化物半導体を有し、
    　前記第４トランジスタがオンのときに、前記第１配線はプリチャージされ、
    　前記第４トランジスタがオフのときに、前記第１配線は電気的に浮遊状態にされることを特徴とする記憶装置の動作方法。
  7. 　請求項５において、
    　前記メモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタを含むことを特徴とする記憶装置の動作方法。
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