JP7328146B2 - 記憶装置及び電子機器 - Google Patents

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Description

本発明の一形態は、記憶装置、及び当該記憶装置を用いた半導体装置に関する。なお、本発明の一態様は、上記の技術分野に限定されない。
本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等を含む。例えば、電子回路、電子回路を備えたチップは、半導体装置の一例である。記憶装置、表示装置、発光装置、照明装置、電気光学装置、および電子機器等は、半導体装置の一例である。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、容量素子での電荷の蓄積によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御する書込みトランジスタのオフ電流が小さいほど、データ保持期間を長く確保することができ、リフレッシュ動作の頻度を低減できるので好ましい。
一方、トランジスタの一種として、金属酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物半導体）を半導体層に含むトランジスタが知られている。金属酸化物半導体を半導体層に含むトランジスタはオフ電流が極めて低くなることが知られている。なお、本明細書では、半導体層に金属酸化物を含むトランジスタのことを、酸化物半導体トランジスタ、金属酸化物トランジスタまたはＯＳトランジスタなどと呼ぶ場合がある。
ＯＳトランジスタを用いることで保持特性の優れた記憶装置を提供することが可能である。なお、メモリセルにＯＳトランジスタが用いられている記憶装置のことを、酸化物半導体記憶装置、金属酸化物記憶装置などと呼ぶ場合がある。例えば、特許文献１には、周辺回路とメモリセルアレイを積層することで金属酸化物記憶回路を小型化できることが記載されている。
特開２０１２－２５６８２０号公報
コンピューティングシステムの性能向上および消費電力の削減のために、ＤＲＡＭをはじめとする記憶装置のさらなる消費電力の低減、動作速度の向上、小型化、記憶容量の向上などが求められている。
本発明の一形態の課題は、半導体装置における、消費電力の低減、動作速度の向上、小型化、記憶容量の向上、または製造工程の簡素化である。
これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一形態は、これらの課題の全てを解決する必要はないものとする。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１配線および第１トランジスタが設けられている第１回路と、第２トランジスタが設けられている第２回路とを有する半導体装置であり、第２回路は第１回路上に積層され、第１トランジスタと第２トランジスタとは第１配線に電気的に接続され、第２回路には、第１配線の引き回し部が設けられていない半導体装置である。
（２）本発明の一態様は、第１回路および第２回路を有する半導体装置であり、第１回路は、第１トランジスタと、第１トランジスタに電気的に接続されている第１配線とを有し、第２回路は、導電体と、導電体を介して、第１配線に電気的に接続されている第２トランジスタとを有し、導電体は、第２トランジスタの半導体層の下面に接する部分を有する半導体装置である。
（３）上掲の形態（１）又は（２）において、第２トランジスタの半導体層は金属酸化物を有する。
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３個の端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２個の端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子等と呼ぶ場合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
本発明の一形態は、ビット線寄生容量を低減すること、動作速度を向上すること、小型化すること、記憶容量を増加すること、または製造工程を簡素化することが可能である。
これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
Ａ：ＤＯＳＲＡＭの構成例を示すブロック図。Ｂ：メモリセル及びセンスアンプアレイの構成例を示す図。Ｃ：メモリセルの構成例を示す回路図。 Ａ乃至Ｄ：ビット線の構成例を説明する図。 Ａ、Ｂ：ローカルセルアレイとセンスアンプブロックとの積層例を示す回路図。 ローカルセルアレイ、およびセンスアンプブロックの構成例を示す回路図。 ローカルセルアレイとセンスアンプブロックとの積層例を示す回路図。 ＮＯＳＲＡＭのメモリセルの構成例を示す回路図。 アプリケーションプロセッサ（ＡＰ）チップの構成例を示すブロック図。 電子機器を例示する図。 ＤＯＳＲＡＭの構成例を示す断面図。 ＤＯＳＲＡＭの構成例を示す断面図。
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、使用方法例、製造方法例等も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下の実施の形態の記載内容に限定して解釈されるものではない。
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、１個の回路ブロックで示されていても、実際の回路ブロックにおいては１個の回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
〔実施の形態１〕
本実施の形態では、酸化物半導体記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙに由来する。“ＤＯＳＲＡＭ”とは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、かつ書込みトランジスタがＯＳトランジスタである記憶装置のことである。
＜＜ＤＯＳＲＡＭの構成例＞＞
図１は、ＤＯＳＲＡＭの構成例を示す機能ブロック図である。図１に示すＤＯＳＲＡＭ１００は、制御回路１０２、行回路１０４、列回路１０５、メモリセル（ＭＣ）及びセンスアンプ（ＳＡ）アレイ１２０を有する。行回路１０４はデコーダ１１１、ワード線ドライバ１１２、列セレクタ１１３、センスアンプドライバ１１４を有する。列回路１０５はグローバルセンスアンプブロック１１５、入出力（Ｉ／Ｏ）回路１１６を有する。
ＤＯＳＲＡＭ１００には、電圧ＶＤＤＤ、ＶＤＨ、ＶＳＳＳ、Ｖｂｇ１、クロック信号ＣＬＫ、アドレス信号ＡＤＤＲ、信号ＣＥ、ＧＷ、ＢＷが入力される。ＤＯＳＲＡＭ１００において、各回路、各信号および各電圧は適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＤＯＳＲＡＭ１００の入力信号および出力信号の構造（例えば、ビット長）は、ＤＯＳＲＡＭ１００の動作、回路構成等に基づいて設定される。
制御回路１０２は、ＤＯＳＲＡＭ１００の動作全般を制御する機能を有するロジック回路である。制御回路１０２は、信号ＣＥ、ＧＷ、ＢＷを論理演算して、動作を決定する機能、決定した動作が実行されるように、行回路１０４、列回路１０５の制御信号を生成する機能を有する。なお、信号ＣＥ、ＧＷ、ＢＷのそれぞれは、チップイネーブル信号、グローバル書込みイネーブル信号、バイト書込みイネーブル信号である。
ＤＯＳＲＡＭ１００は、階層ビット線構造をとる。ＭＣ及びＳＡアレイ１２０は複数のブロック１３０、複数のグローバルビット線を有する。ブロック１３０は、複数のメモリセル、複数のビット線、および複数のワード線を有する。ここでは、ブロック１３０の数をＮ０（Ｎ０は１以上の整数）としている。なお、ブロック１３０のうち１つを特定する必要があるときは、符号１３０＜０＞等を使用し、任意のセルブロックを指すときには符号１３０を用いる。他の要素についても同様であり、複数の要素を区別するために、＜１＞等の符号が用いられる。
図１Ｂを参照して、ＭＣ及びＳＡアレイ１２０、ブロック１３０の構成を説明する。ＭＣ及びＳＡアレイ１２０は、センスアンプアレイ１２１上に、メモリセルアレイ１２５を積層した構造をもつ。センスアンプアレイ１２１はＮ０個のセンスアンプブロック１３１を有し、メモリセルアレイ１２５はＮ０個のローカルセルアレイ１３５を有する。ブロック１３０は、センスアンプブロック１３１にローカルセルアレイ１３５を積層した構造である。
ローカルセルアレイ１３５は、複数のメモリセル２０を有する。図１Ｃに示すように、メモリセル２０は、トランジスタＴｗ１、容量素子Ｃ１を有し、ワード線ＷＬ、ビット線ＢＬ（またはＢＬＢ）、配線ＢＧＬ、および電圧ＶＳＳＳ用の電源線に電気的に接続されている。トランジスタＴｗ１はバックゲートを有するＯＳトランジスタである。バックゲートは配線ＢＧＬに電気的に接続される。配線ＢＧＬには、例えば、電圧Ｖｂｇ１が入力される。電圧Ｖｂｇ１によってトランジスタＴｗ１のしきい値電圧を変更することができる。ローカルセルアレイ１３５には、メモリセル２０の配列に応じて、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＢＧＬが設けられる。
金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、室温（２５℃）下において、ソースとドレイン間の電圧が３．５Ｖであるとき、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。そのため、メモリセル２０は、トランジスタＴｗ１を介して保持ノードからリークする電荷量が極めて少ない。従って、ＤＯＳＲＡＭ１００は不揮発性記憶装置として用いることができる。
ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ‐ＯＳ、ＣＡＣ－ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ‐ＯＳとは、ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ‐ＯＳとは、Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ‐ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ＣＡＣ‐ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ‐ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。よって、ＯＳトランジスタは、メモリセルの書込みトランジスタに非常に好適である。
センスアンプブロック１３１には、複数のセンスアンプ１３２が設けられている。センスアンプ１３２は、ビット線ＢＬとビット線ＢＬＢと電圧を比較する機能、ビット線ＢＬとビット線ＢＬＢとの電圧差を増幅する機能を有する。なお、センスアンプ１３２によって、同時に比較される２本のビット線をビット線対とよぶ。図１Ｂの例では、ＢＬとＢＬＢとがビット線対をなす。本明細書では、ビット線対（ＢＬ，ＢＬＢ）と記載する場合がある。
トランジスタＴｗ１がＯＳトランジスタであるため、ローカルセルアレイ１３５をセンスアンプブロック１３１に積層することが可能である。このような積層構造によって、ビット線を短くすることができる。以下、図２Ａ乃至図２Ｄを参照して、ビット線を短くできることを説明する。図２Ａは、本発明の一形態に係るビット線の構造例を示し、図２Ｂ乃至図２Ｄには比較例を示す。
図２Ｄの比較例においては、センスアンプアレイとメモリセルアレイが積層構造をもたず、センスアンプが列回路に設けられている。よって、図２Ｄの比較例では、ビット線はメモリセルアレイと同程度の長さをもつ。
図２Ｃの比較例では、メモリセルアレイを複数のローカルセルアレイに分割し、ローカルセルアレイをセンスアンプブロックに積層している。そのため、ローカルセルアレイに設けられるビット線の長さを、センスアンプブロックと同程度の長さに短くすることができる。この比較例では、ビット線あたりのメモリセル数（以下、ＣＰＢとも呼ぶ）が小さくなる。ＣＰＢが小さいほど、ビット線を短くすることができるので、ビット線に付随する容量（ビット線容量とも呼ぶ）は小さくなる。
従来のＳｉトランジスタを用いたＤＲＡＭと同様、メモリセル２０の容量素子Ｃ１の容量Ｃｓを小さくすることができれば、ＤＯＳＲＡＭ１００の動作速度、消費電力、製造歩留まり等において、好ましい。ビット線容量を減らすことは、容量Ｃｓの低減につながる。小さな容量Ｃｓであることで、容量素子Ｃ１の構造、およびその製造工程を簡素化することができる。さらに、ＤＯＳＲＡＭ１００の小型化、あるいは記憶容量の増加が可能である。
図２Ｂは、図２Ｃのローカルセルアレイとセンスアンプブロックの一部を拡大して示した図である。図２Ｂに示すように、ローカルセルアレイをセンスアンプブロック上に積層することで、センスアンプとメモリセルとを接続するためのビット線対（ＢＬ，ＢＬＢ）が、ローカルセルアレイとセンスアンプブロックとの双方に引き回されている。そこで、本実施の形態では、ビット線容量をさらに低減するための構成例を開示する。具体的には、図２Ａに示すように、ローカルセルアレイでは、ビット線を引き回さない。メモリセルとセンスアンプとの主な導通部は、ビア内に設けられた導電体で構成される。つまり、センスアンプ内のビット線と、ローカルセルアレイ内のビット線とを一体化する。
まず、図４を参照して、センスアンプブロック１３１、ローカルセルアレイ１３５の回路構成例を説明する。図４の例では、ローカルセルアレイ１３５のＣＰＢが８であり、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）に対して２組のビット線対（ＢＬ，ＢＬＢ）が設けられている例を示す。
センスアンプブロック１３１には、信号ＥＱ、ＥＱＢ、ＳＥＮ、ＳＥＮＢ、ＣＳＥＬ［３：０］、電圧Ｖｐｒｅが入力される。信号ＥＱＢ、ＳＥＮＢはそれぞれ信号ＥＱ、ＳＥＮの反転信号である。
センスアンプ１３２は、イコライザ３１、センスアンプ３２、セレクタ３３を有する。信号ＥＱ、ＥＱＢはイコライザ３１をアクティブにするための信号であり、信号ＳＥＮ、ＳＥＮＢはセンスアンプ３２をアクティブにするための信号である。信号ＥＱ、ＥＱＢ、ＳＥＮ、ＳＥＮＢはセンスアンプドライバ１１４で生成される。ローカルセルアレイ１３５＜ｊ＞（ｊは０乃至Ｎ０－１の整数）がアクセス対象である場合、センスアンプブロック１３１＜ｊ＞はアクティブであり、その他のセンスアンプブロック１３１は非アクティブであるように、センスアンプドライバ１１４は信号ＥＱ、ＥＱＢ、ＳＥＮ、ＳＥＮＢを生成する。このような制御により、ＤＯＳＲＡＭ１００の消費電力を低減できる。
信号ＣＳＥＬ［３：０］は、列セレクタ１１３で生成される。信号ＣＳＥＬ［３：０］によって、４組のビット線対（ＢＬ，ＢＬＢ）のうち、何れか１組がグローバルビット線対（ＧＢＬ，ＧＢＬＢ）に導通される。
グローバルセンスアンプブロック１１５において、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）毎にグローバルセンスアンプ１４０が設けられている。入出力回路１１６において、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）毎に、書込み回路１４２、読出し回路１４３が設けられている。書込み回路１４２は、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）にデータを書き込む機能を持つ。読出し回路１４３は、グローバルビット線対（ＧＢＬ，ＧＢＬＢ）に入力されたデータを保持する機能、保持しているデータを出力する機能を持つ。
図４の回路図においては、センスアンプブロック１３１とローカルセルアレイ１３５とにビット線ＢＬが引き回されているように図示されているが、図３Ａに示すように、センスアンプブロック１３１とローカルセルアレイ１３５とを積層することで、ビット線ＢＬの引き回し部分は、ローカルセルアレイ１３５内のみに設けることが可能である。なお、図３Ａは、図２Ａの回路図に相当する。比較例として、図３Ｂに、図２Ｂの回路図を示す。
図３Ｂの比較例では、ローカルセルアレイ１３５において、トランジスタＴｗ１の上方にビット線ＢＬの引き回し部分が設けられている。これに対して、図３Ａの構成例では、この引き回し部分がローカルセルアレイ１３５に設けられていない。図３Ａにおいて、点線で示されている部分がビット線ＢＬの削減された部分を表している。図３Ａのビット線ＢＬの長さは、図３Ｂのおよそ１／２となる。より具体的なビット線ＢＬとメモリセル２０との接続構造例については、実施の形態３で説明する。
ビット線を短くすることで、ビット線容量を小さくすることができる。読み出し性能に影響する指標として、ビット線容量（Ｃｂｉｔ）と容量Ｃｓとの比がある。Ｃｓ／Ｃｂｉｔが大きいほど、メモリセル２０からデータを読み出した時に得られるビット線対の電圧差は大きくなる。従って、Ｃｓ／Ｃｂｉｔが大きいほど、高速あるいは安定な読み出し動作を実現できる。同じ読み出し性能のもとでは、ビット線容量Ｃｂｉｔを小さくすることで、容量素子Ｃの容量Ｃｓを小さくすることができる。したがって、容量素子Ｃ１の容量値Ｃｓが同じ場合は、ＤＯＳＲＡＭ１００は、Ｓｉトランジスタを用いた従来のＤＲＡＭと比較して、優れた読み出し性能を有する。
トランジスタＴｗ１は極小オフ電流であるＯＳトランジスタであるので、ＤＲＡＭよりも小さい容量Ｃｓであっても、ＤＯＳＲＡＭ１００は、従来のＤＲＡＭと比較して優れた保持特性をもつ。このため、ＤＯＳＲＡＭ１００は容量素子Ｃ１の容量Ｃｓをより小さくすることができ、好ましい。
ＤＯＳＲＡＭ１００において、ローカルセルアレイ１３５を多層構造にすることが可能である。図５には、３層のセルアレイ１３５ａ乃至１３５ｃでローカルセルアレイ１３５を構成した例を示す。この構成例においては、セルアレイ１３５ｂにビット線ＢＬの引き回し部分を設け、この引き回し部分に、セルアレイ１３５ｃのトランジスタＴｗ１が電気的に接続されている。
センスアンプ１３２は、Ｓｉトランジスタで構成される例を示したが、ＯＳトランジスタで構成してもよい。
本実施の形態で開示するビット線の構造は、他の酸化物半導体記憶装置にも適用できる。例えば、ＮＯＳＲＡＭ（登録商標）に適用できる。ＮＯＳＲＡＭとは、Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭの略称であり、２Ｔ型または３Ｔ型ゲインセルでメモリセルが構成され、メモリセルのトランジスタがＯＳトランジスタである酸化物半導体記憶装置である。例えば、図６に示すメモリセル２２は、３個のトランジスタＴｗ２、Ｔｒ２、Ｔｓ２を有する。トランジスタＴｗ２、Ｔｒ２、Ｔｓ２はバックゲートを有するＯＳトランジスタである。メモリセル２２に、トランジスタＴｒ２のゲート電圧を保持するための容量素子を設けてもよい。メモリセル２２は、書込みワード線ＷＷＬ、読出しワードＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、ソース線ＳＬに電気的に接続されている。書込みビット線ＷＢＬ、読出しビット線ＲＢＬはセンスアンプに電気的に接続される。書込みビット線ＷＢＬ、読出しビット線ＲＢＬの一方または双方に、本実施の形態のビット線の構造を適用することができる。
本実施の形態で開示するビット線の構造は、トランジスタを積層することで構成される半導体装置に適用することができる。配線を短くすることで、配線の寄生容量が小さくなるので、半導体装置の性能向上につながる。
〔実施の形態２〕
本実施の形態では、上掲の酸化物半導体記憶装置を有する電子部品、電子機器等について説明する。
上掲の酸化物半導体記憶装置は、ＣＰＵチップ、ＧＰＵチップ、ＦＰＧＡチップ、およびアプリケーションプロセッサ（ＡＰ）チップなどの各種のプロセッサチップに組み込むことが可能である。ここでは、一例としてＡＰチップの構成例を示す。
図７に示すＡＰチップ６００は、ＣＰＵ（中央演算装置）６１０、ＧＰＵ（グラフィック演算装置）６１２、記憶装置６１４、バス６１５、インターフェース部６１６、メモリ制御部６２１、オーディオ処理部６２２、ビデオ処理部６２３、ディスプレイ制御部６２４を有する。これら集積回路は１つのダイに設けられている。なお、ＡＰチップ６００に設けられる回路は、用途等に応じて適宜取捨される。記憶装置６１４に上掲の酸化物半導体記憶装置が用いられる。
様々な機能回路を設けることで、ＡＰチップ６００で各種の周辺機器を制御できるようにしている。例えば、メモリ制御部６２１には、メモリコントローラ、ＤＲＡＭ用コントローラ、フラッシュメモリ用コントローラが設けられる。オーディオ処理部６２２は、音声データ等を処理する。ビデオ処理部６２３には、ビデオデコーダ、ビデオエンコーダ、カメラ用画像処理回路などが設けられる。ディスプレイ制御部６２４には、ディスプレイコントローラ、マルチモニタコントローラが設けられる。
上掲の酸化物半導体記憶装置で構成されるメモリチップ６３０、および、上掲の酸化物半導体記憶装置を組み込んだプロセッサチップ６４０は、様々な電子機器に組み込むことができる。例えば、電子機器において、メモリチップ６３０は、ＤＲＡＭチップ、または、フラッシュメモリチップに置き換えて用いることができる。図８に、メモリチップ６３０及び／又はプロセッサチップ６４０が組み込まれた幾つかの電子機器を例示する。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。プロセッサチップ６４０は、これら周辺機器を制御する。例えば、メモリチップ６３０はセンサで取得されたデータを記憶する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。プロセッサチップ６４０はこれら周辺機器を制御する。
例えば、カメラで撮影した画像データは、メモリチップ６３０に記憶される。プロセッサチップ６４０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、プロセッサチップ６４０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、プロセッサチップ６４０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、プロセッサチップ６４０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データはメモリチップ６３０に記憶される。
メモリチップ６３０及び／又はプロセッサチップ６４０は、ＴＶ（テレビジョン受像）装置７２００、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵されたプロセッサチップ６４０は画像エンジンとして機能させることができる。例えば、プロセッサチップ６４０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。プロセッサチップ６４０によってこれら周辺機器が制御される。
ＰＣ７２２０、７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線又は有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、メモリチップ６３０及び／又はプロセッサチップ６４０を組み込むこともできる。
〔実施の形態３〕
本実施の形態では、ＤＯＳＲＡＭ１００の積層構造例について説明する。図９は、代表的なブロック１３０の断面を示している。上掲したように、ブロック１３０において、センスアンプブロック１３１にローカルセルアレイ１３５が積層されている。なお、図９は、図３Ａの回路図の断面図に対応する。
図９に示すように、センスアンプブロック１３１には、ビット線ＢＬ、ＳｉトランジスタＴａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シリコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプ１３２を構成し、ビット線ＢＬに電気的に接続されている。
ローカルセルアレイ１３５において、２個のトランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬ間に複数の導電体が積層されている。これら導電体によって、トランジスタＴｗ１がビット線ＢＬに導通される。このような接続構造によって、センスアンプブロック１３１とローカルセルアレイ１３５は、ローカルセルアレイ１３５内のビット線ＢＬを共有することができる。
従って、ビット線ＢＬが短くなり、かつビット線ＢＬがワード線ＷＬとの交差部を持たないので、ビット線寄生容量Ｃｂｉｔを小さくすることができる。よって、小さな容量Ｃｓの容量素子Ｃ１でメモリセル２０を構成することができる。例えば、容量素子Ｃ１を図１０に示すような構造にしてもよい。容量素子Ｃ１の面積を小さくすることで、メモリセル２０の面積が低減でき、ＤＯＳＲＡＭ１００を小型化できる。
図９、図１０に示すような半導体層と配線との接続構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。
図９、図１０中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
ここでは、トランジスタＴｗ１の半導体層が３層の金属酸化物層で構成されている例を示している。これらの金属酸化物層は、上掲の金属酸化物で構成されることが好ましく、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることがより好ましい。
金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域およびドレイン領域を設けることができる。
なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例は、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンがある。
例えば、ダミーゲートを用いることで、半導体層を選択的に低抵抗化することができる。具体的には、絶縁層を介して半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上掲の元素を半導体層に添加する。したがって、半導体層においてダミーゲートと重畳していない領域は、当該元素が添加され、低抵抗化される。元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などがある。
導電体に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
２０、２２：メモリセル、 ３１：イコライザ、 ３２：センスアンプ、 ３３：セレクタ、１００：ＤＯＳＲＡＭ、 １０２：制御回路、 １０４：行回路、 １０５：列回路、 １１１：デコーダ、 １１２：ワード線ドライバ、 １１３：列セレクタ、 １１４：センスアンプドライバ、 １１５：グローバルセンスアンプブロック、 １１６：入出力回路、 １２０：メモリセル及びセンスアンプ（ＭＣ及びＳＡ）アレイ、 １２１：センスアンプアレイ、 １２５：メモリセルアレイ、 １３０：ブロック、 １３１：センスアンプブロック、 １３２：センスアンプ、 １３５：ローカルセルアレイ、 １３５ａ、１３５ｂ、１３５ｃ：セルアレイ、 １４０：グローバルセンスアンプ、 １４２、１４３：回路、６００：ＡＰ（アプリケーションプロセッサ）チップ、 ６１４：記憶装置、 ６１５：バス、 ６１６：インターフェース部、 ６２１：メモリ制御部、 ６２２：オーディオ処理部、 ６２３：ビデオ処理部、 ６２４：ディスプレイ制御部、 ６３０：メモリチップ、 ６４０：プロセッサチップ、７１００：ロボット、 ７１２０：飛行体、 ７１４０：掃除ロボット、 ７１６０：自動車、 ７２００：ＴＶ装置、 ７２００：装置、 ７２１０：スマートフォン、 ７２２０、７２３０：ＰＣ、 ７２３２：キーボード、 ７２３３：モニタ装置、 ７２４０：ゲーム機、 ７２６０：ゲーム機、 ７２６２：コントローラ

Claims (3)

  1. センスアンプブロックと、
    前記センスアンプブロック上に積層されているメモリセルアレイとを有する記憶装置であって、
    前記センスアンプブロックは、
    ビット線と、
    前記ビット線に電気的に接続されているセンスアンプとを有し、
    前記メモリセルアレイは、第１の導電体と、第２の導電体と、メモリセルとを有し、
    前記メモリセルは、
    前記第１の導電体及び前記第２の導電体を介して前記ビット線に電気的に接続されている書込みトランジスタと、
    前記書込みトランジスタに電気的に接続されている容量素子とを有し、
    前記第１の導電体は、前記書込みトランジスタのチャネル形成領域を有する半導体層の下面に接する部分を有し、且つ前記第２の導電体の上方に配置され、
    前記第２の導電体は、前記書込みトランジスタのバックゲートと同層に配置され、
    前記第１の導電体は、前記バックゲートと前記半導体層の間に配置されたゲート絶縁層として機能する領域を有する絶縁層に埋め込まれている、記憶装置。
  2. 請求項１において、
    前記書込みトランジスタの前記半導体層は、金属酸化物を有する記憶装置。
  3. 請求項１又は２に記載の記憶装置を有する電子機器。
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