JP2015187905A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体膜を用いたメモリにおいて、新規なリフレッシュ回路を有する半導体装置を提供する。
【解決手段】酸化物半導体膜を用いたメモリをリフレッシュする際に駆動する回路として、センスアンプ回路２４０と、ラッチ回路２４２と、第１のスイッチ２４４と、第２のスイッチ２４５とを有する。リフレッシュ動作の際は、メモリに記憶されている電位を反映した電位が、センスアンプ回路２４０に入力され、センスアンプ回路２４０の出力がラッチ回路２４２に入力され、ラッチ回路２４２の出力が、酸化物半導体をチャネルとして有する第１のトランジスタ２０１及び第１のスイッチ２４４を介して、再びメモリに書き込まれる。
【選択図】図１

Description

本発明の一態様は、電源の供給を停止しても、データを一時的に保持可能なメモリセルを有する記憶装置または半導体装置に関する。本発明の一態様は、記憶装置または半導体装置を備えた電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
メモリであるＳＲＡＭやＤＲＡＭは、既に様々な電子機器に使用されている。例えば、キャッシュメモリにもＳＲＡＭやＤＲＡＭが広く使われている。キャッシュメモリは、中央演算処理装置（ＣＰＵ）、ハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）などの機器に使用される。キャッシュメモリは、論理回路に対して迅速にデータの入出力を行うことを目的として設けられる。
昨今の電子機器では消費電力の低減が求められている。例えばパワーゲーティングという手法により、複数の回路を有する電子機器において、その時々で、使用しない回路の電源を切り、使用する回路の電源を入れることで、消費電力を低減する手法がある。
一方で、ＳＲＡＭやＤＲＡＭは揮発性であるため、電源を切るとデータが消えてしまうという課題があった。したがって、パワーゲーティングを用いると、ＳＲＡＭ及びＤＲＡＭに記憶されたデータが消失してしまうため、電源投入後、再度データを入力する必要が生じ、応答が遅くなるという課題があった。そのため、不揮発性のメモリが求められていた。
不揮発性のメモリとしては、フラッシュメモリがあるが、フラッシュメモリは応答が遅い。新しいメモリとして酸化物半導体を用いたメモリが提案されている。
酸化物半導体を用いたＦＥＴはオフ電流を非常に低くできる。たとえば、チャネル幅１μｍあたりのオフ電流として、８５℃で、１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０−２４Ａ）以下という数値が得られている。このため、酸化物半導体を用いたＦＥＴと容量とで、長時間データを保持可能なメモリ素子が構成できる（例えば、特許文献１参照）。
酸化物半導体を用いたメモリの保持時間が、たとえ１０年を超える長い期間だとしても、さらに長期間のデータ保持を目指して、メモリの容量に電荷を再度蓄える、いわゆるリフレッシュ動作の需要がある。
また、酸化物半導体を用いたＦＥＴは、しきい値を制御する技術が開発途上にある。しきい値がマイナス方向にずれた場合、Ｖｇ＝０Ｖの条件にて、オフ電流が増加する。したがって、しきい値がずれることにより、データ保持時間が短くなるという課題もある。したがって、データ保持期間を長くするために、メモリの容量に電荷を再度蓄えるリフレッシュ動作の需要が考えられる。
定期的なリフレッシュ動作により、酸化物半導体を用いたメモリの容量に電荷を再度蓄えて、データの保持時間を長くする手段もある（例えば、特許文献２参照）。
特開２０１１−１８１１６７ 特開２０１３−１９１２６５
特許文献２で記載されているリフレッシュ回路は、書き込み用ビット線ＷＢＬと、読み出し用ビット線ＲＢＬとが別々に設けられたメモリセルに対するものであった。そのため、特許文献１で記載されているような、書き込み用ビット線と読み出し用ビット線を共有するメモリセルにおいては、特許文献２に記載のリフレッシュ回路は適用できない。
新規なリフレッシュ回路を有する記憶装置を提供することを目的の一とする。新規なリフレッシュ回路を有する半導体装置を提供することを目的の一とする。新規なリフレッシュ回路を有する記憶装置または半導体装置を有する電子機器を提供することを目的の一とする。新規な記憶装置、新規な半導体装置、または、新規な電子機器を提供することを目的の一とする。
書き込み用ビット線と読み出し用ビット線とが共通の線でなるメモリセルであっても、リフレッシュ動作が可能な記憶装置または半導体装置を提供することを目的の一とする。消費電力を大幅に削減可能な記憶装置または半導体装置を提供することを目的の一とする。高速動作が可能な記憶装置または半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。なお、これらの課題以外の他の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これらの課題以外の他の課題を抽出することが可能である。
本発明の一態様は、メモリセルと、センスアンプ回路と、ラッチ回路と、第１のスイッチと、第２のスイッチと、駆動回路とを有する半導体装置である。センスアンプ回路と、ラッチ回路と、第１のスイッチと、第２のスイッチとは、メモリセルのリフレッシュ動作の際に駆動する半導体装置である。メモリセルは、第１のトランジスタと、第２のトランジスタと、容量とを有する半導体装置である。第１のトランジスタは、チャネル形成領域として酸化物半導体を有する半導体装置である。第１のトランジスタのソースまたはドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、容量の一方の端子に電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのゲートは、第２の配線に電気的に接続され、容量の他方の端子は、第３の配線に電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第４の配線に電気的に接続され、センスアンプ回路の第１の入力端子は、第１の配線に電気的に接続され、センスアンプ回路の出力端子は、ラッチ回路の入力端子に電気的に接続され、ラッチ回路の出力端子は、第１のスイッチの一方の端子に電気的に接続され、第１のスイッチの他方の端子は、第１の配線に電気的に接続され、第２のスイッチの一方の端子は、第１の配線に電気的に接続され、第２のスイッチの他方の端子は、駆動回路に電気的に接続される半導体装置である。
本発明の一態様は、リフレッシュ動作において、第１の電位が、第２のトランジスタのゲートの電位を反映した第１の配線の電位であるとき、第１の電位がセンスアンプ回路の第１の入力端子に入力される。第１の電位がセンスアンプ回路に入力されることで、センスアンプ回路はラッチ回路に信号を出力する。センスアンプ回路の出力がラッチ回路に入力され、ラッチ動作が行われる。ラッチ動作が行われた後に、第１のスイッチ、第１の配線及び第１のトランジスタを介して、ラッチ回路からの出力である第２の電位が、第２のトランジスタのゲート及び容量の一方の端子に入力される。本発明の一態様は、以上の動作を行う半導体装置である。
本願発明が開示する回路またはリフレッシュ動作によりデータ保持期間が更に長い記憶装置または半導体装置を提供できる。書き込み用ビット線と読み出し用ビット線とが共通の線でなるメモリセルにおいて、リフレッシュ動作が可能な記憶装置または半導体装置を提供できる。
消費電力を抑えた記憶装置または半導体装置を提供できる。高速動作可能な記憶装置または半導体装置を提供できる。新規な記憶装置または半導体装置を提供できる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これらの効果以外の他の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これらの効果以外の他の効果を抽出することが可能である。
半導体装置の回路図 半導体装置の動作に係るタイミングチャート 半導体装置の動作に係るタイミングチャート 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の動作に係るタイミングチャート 半導体装置の動作に係るタイミングチャート 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 電子部品の作製工程を示すフローチャート及び斜視模式図。 電子部品を用いた電子機器。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解のしやすさを優先するため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置（記憶装置）の回路構成およびその動作について、図１乃至図３を参照して説明する。本実施の形態では、メモリセル内の酸化物半導体トランジスタとしてｎ型トランジスタ（ｎチャネル型トランジスタ）を用い、メモリセル内のシリコントランジスタとしてｐ型トランジスタ（ｐチャネル型トランジスタ）を用いる場合について説明する。なお、シリコントランジスタはｎ型トランジスタ（ｎチャネル型トランジスタ）であってもよい。
図１に本実施の形態で開示する半導体装置の回路構成を示す。図１に示す半導体装置は、メモリセル２００と、メモリセル２００の容量素子に電荷を蓄える際に、いわゆるリフレッシュ動作する際に駆動する回路２５０とを有する。
メモリセル２００は、第１のトランジスタ２０１と、第２のトランジスタ２０２と、容量２６４とを有する。第１の配線２１３と第１のトランジスタ２０１のゲートが電気的に接続されている。第１のトランジスタ２０１のソースまたはドレインの一方と、第２のトランジスタ２０２のゲートと、容量２６４の一方の端子とが電気的に接続されている。容量２６４の他方の端子と、第２の配線２１１とが電気的に接続されている。第２のトランジスタ２０２のソースまたはドレインの一方と、第３の配線２２１とが電気的に接続されている。第１のトランジスタ２０１のソースまたはドレインの他方と、第２のトランジスタ２０２のソースまたはドレインの他方とが、第４の配線２１２（ビット線とも呼ぶ）と電気的に接続されている。第１のトランジスタ２０１は書き込み用のトランジスタとして機能し、第２のトランジスタ２０２は読み出し用のトランジスタとして機能する。図１に示す半導体装置は、書き込み用の第１のトランジスタ２０１と読み出し用の第２のトランジスタ２０２とにおいて、第４の配線２１２を共用している。
書き込み用の第１のトランジスタ２０１には、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が極めて小さいという特徴を有している。このため、第１のトランジスタ２０１をオフ状態とすることで、第１のトランジスタ２０１のソースまたはドレインの一方と、第２のトランジスタ２０２のゲートと、容量２６４の一方の端子とが電気的に接続されたノード２８１（ノードＮＤとも呼ぶ）の電荷を極めて長時間にわたって保持することが可能となる。そして、容量２６４を有することにより、ノード２８１に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。第１のトランジスタ２０１は酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることから、図１では、第１のトランジスタ２０１を、酸化物半導体の頭文字をとってＯＳとも表記する。
回路２５０は、センスアンプ回路２４０と、ラッチ回路２４２と、第１のスイッチ２４４と、第２のスイッチ２４５とを有する。センスアンプ回路２４０の第１の入力端子は第４の配線２１２に電気的に接続されており、第２の入力端子には参照電位Ｖｒｅｆ１が与えられている。センスアンプ回路２４０は、第１の入力端子の電位が参照電位Ｖｒｅｆ１より高いと出力端子よりハイを出力し、第１の入力端子の電位が参照電位Ｖｒｅｆ１より低いと出力端子よりロウを出力する。
センスアンプ回路２４０の出力端子には、ラッチ回路２４２を介して、第１のスイッチ２４４の一方の端子に電気的に接続されている。また、センスアンプ回路２４０の出力端子は、第５の配線２１４に電気的に接続されている。第１のスイッチ２４４の他方の端子は、第４の配線２１２に電気的に接続されている。
第２のスイッチ２４５は、第６の配線２４８を介した駆動回路からメモリセル２００への信号の入力、非入力を制御するスイッチである。第２のスイッチ２４５の一方の端子は、第４の配線２１２を介してメモリセル２００に電気的に接続され、第２のスイッチ２４５の他方の端子は第６の配線２４８を介して図示しない駆動回路へ電気的に接続される。第３のスイッチ２４７は、第４の配線２１２に電源２５２が電気的に接続するか否かを制御するスイッチである。第３のスイッチ２４７の一方の端子は電源２５２に電気的に接続され、第３のスイッチ２４７の他方の端子は、第４の配線２１２を介してメモリセル２００及び回路２５０に電気的に接続される。電源２５２の電位をＶｒｅｆ２とし、Ｖｒｅｆ１＞Ｖｒｅｆ２とする。
第１のスイッチ２４４、第２のスイッチ２４５、及び第３のスイッチ２４７は、それぞれ３端子のトランジスタで構成してもよい。
メモリセル２００のノード２８１にハイレベル電位が保持されている状態からリフレッシュ動作を行う手順について、図２のタイミングチャートを用いて説明する。
まず、第２のスイッチ２４５をオフにして、第６の配線２４８を介して駆動回路からメモリセル２００に信号が入力されないようにしておく。リフレッシュ動作を行っている間は第２のスイッチ２４５はオフにしておく。
次に、第１の動作として、第２の配線２１１の電位をロウとし、第３の配線２２１の電位をハイとし、ほぼ同時に第３のスイッチ２４７をオンさせる。第３のスイッチ２４７がオンするため、第４の配線２１２と電源２５２とが電気的に接続され、第４の配線２１２は電源２５２から電位Ｖｒｅｆ２のプリチャージが行われる。第２のトランジスタ２０２のゲートであるノード２８１にはハイレベル電位が記憶されているが、第３の配線２２１の電位がハイ、つまり第２のトランジスタ２０２のソースもハイのため、第２のトランジスタ２０２はオフする。
第１の動作において、第４の配線２１２には、電源２５２から電位Ｖｒｅｆ２が与えられる。プリチャージが終了すると第３のスイッチ２４７はオフする。
第２の動作として、第４の配線２１２の電位に応じた、センスアンプ回路２４０の出力とラッチ回路２４２の出力とが得られる。センスアンプ回路２４０の第１の入力端子には、第４の配線２１２の電位が入力される。そして、第４の配線２１２の電位は参照電位Ｖｒｅｆ１よりも低いＶｒｅｆ２であるため、センスアンプ回路２４０はロウを出力する。センスアンプ回路２４０のロウの出力は、ラッチ回路２４２に入力される。ラッチ回路２４２に入力された信号は、一定期間、ラッチ回路２４２に保持される。ラッチ回路２４２にはインバータが内蔵されているため、ラッチ回路に入力されたロウの信号は、一定期間保持された後、反転されハイで出力される。
第３の動作として、第１のスイッチ２４４をオンし、第１の配線２１３の電位をハイとする。第１の配線２１３の電位がハイとなることで、第１のトランジスタ２０１をオン状態とする。第１のスイッチ２４４を介して、ラッチ回路２４２の出力端子と第４の配線２１２とが電気的に接続する。ラッチ回路２４２から出力されたハイの電位は、第４の配線２１２に与えられ、第４の配線２１２のハイの電位は、第１のトランジスタ２０１を介してノード２８１に供給され、容量２６４に充電される。ノード２８１へのハイレベル電位の供給が終了すると、第１のスイッチ２４４をオフし、第１の配線２１３の電位をロウとして第１のトランジスタ２０１をオフ状態とする。以上によりリフレッシュ動作は完了する。
センスアンプ回路２４０からラッチ回路２４２への入力に対し、ラッチ回路２４２の出力が反転されない場合、リフレッシュ動作前のノード２８１の電位と、リフレッシュ動作により回路２５０から第４の配線２１２を介してノード２８１に入力される電位とは、逆相になってしまう。したがって、確実にリフレッシュ動作を行うために、ラッチ回路２４２において入力に対する出力を反転させるのは肝要である。また、ラッチ回路２４２内で信号を反転しなくとも、センスアンプ回路２４０から出力した電位が、ノード２８１に供給されるまでの電流経路において信号を反転させればよい。または、センスアンプ回路２４０内に信号を反転させるインバータ等を内蔵させて、第１の入力端子からの入力に対するセンスアンプ回路２４０の出力を反転させてもよい。
第４の配線２１２の電位は、図２のとおり、第２の動作まではＶｒｅｆ２であり、センスアンプ回路２４０に入力される参照電位Ｖｒｅｆ１よりも低い。しかし、第３の動作では、ラッチ回路２４２のハイの出力が第４の配線２１２に供給されるため、センスアンプ回路２４０の第１の入力端子に入力される電位もハイとなる。その場合、第２の動作ではセンスアンプ回路２４０の第１の入力端子に入力される電位Ｖｒｅｆ２がＶｒｅｆ１より低いのに対し、第３の動作では第１の入力端子に入力される電位がＶｒｅｆ１よりも高くなるため、センスアンプ回路２４０の出力もロウからハイに反転する。しかしながら、第２の動作における、最初のセンスアンプ回路２４０からの出力はラッチ回路２４２に既に取り込まれてあるので、センスアンプ回路２４０の出力が変化してもラッチ回路２４２の出力は影響を受けない。つまり、センスアンプ回路２４０の出力をラッチ回路２４２でラッチすることで、ノード２８１に記憶されていたデータを確実に再書き込みすることができる。
図３を用いて、ノード２８１にロウレベル電位が保持されている状態からリフレッシュ動作を行う手順について説明する。
まず、リフレッシュ動作を行っている間は第２のスイッチ２４５はオフにしておく。第１の動作として、第２の配線２１１の電位をロウとし、第３の配線２２１の電位をハイとし、ほぼ同時に第３のスイッチ２４７をオンにする。第３のスイッチ２４７がオンするため、第４の配線２１２と電源２５２が電気的に接続され、第４の配線２１２には電源２５２からプリチャージが行われる。ここまでは、図２と同じである。
次に、第２のトランジスタ２０２のゲートであるノード２８１にはロウレベル電位が記憶されているため、第２のトランジスタ２０２はオン状態となる。第２のトランジスタ２０２がオンすることにより、第２のトランジスタ２０２より第４の配線２１２に電流が流れるが、電源２５２が電流を吸収するため第４の配線２１２の電位はＶｒｅｆ２のままである。プリチャージが終了し、第３のスイッチ２４７がオフすると、第２のトランジスタ２０２から第４の配線２１２に電流が流れているため、第４の配線２１２の電位は上昇する。
第１の動作において、第３のスイッチ２４７がオンの間は、第４の配線２１２には電源２５２からプリチャージの電位Ｖｒｅｆ２が与えられる。次に、第１の動作において、第３のスイッチ２４７がオフすると、第２のトランジスタ２０２からの電流によって、第４の配線２１２の電位は、プリチャージの電位Ｖｒｅｆ２よりも更に上昇する。
第４の配線２１２の電位が参照電位Ｖｒｅｆ１よりも高くなると、第２の動作として、第１の入力端子に第４の配線２１２の電位が入力されたセンスアンプ回路２４０は信号を出力する。第４の配線２１２の電位（第１の入力端子の電位）は参照電位Ｖｒｅｆ１よりも高いため、センスアンプ回路２４０はハイを出力する。センスアンプ回路２４０のハイの出力は、ラッチ回路２４２に入力され一定期間保持される。ラッチ回路２４２にて一定期間、信号が保持された後、インバータを内蔵するラッチ回路２４２からは反転されたロウが出力される。
第３の動作として、第１のスイッチ２４４をオンし、第１の配線２１３の電位をハイとして第１のトランジスタ２０１をオン状態とする。これにより、ラッチ回路２４２の出力電位がノード２８１に供給され、容量２６４に充電される。ノード２８１へのロウレベル電位の供給が終了すると、第１のスイッチ２４４をオフし、第１の配線２１３の電位をロウとして第１のトランジスタ２０１をオフ状態とする。
図１乃至図３では、第２のトランジスタ２０２をｐ型トランジスタとして説明してきたが、第２のトランジスタ２０２をｎ型トランジスタとしても可能である。また、第２のトランジスタ２０２の半導体層はシリコンに限られたものではなく、酸化物半導体であってもいいし、その他の半導体材料であってもよい。第２のトランジスタ２０２の半導体層を酸化物半導体とする場合、工程簡略化のために、第１のトランジスタ２０１と第２のトランジスタ２０２との半導体層を同一材料としてもよい。もしくは、書き込み用の第１のトランジスタ２０１と読み出し用の第２のトランジスタ２０２のそれぞれの機能を鑑みて、互いに異なる材料の酸化物半導体を半導体層として用いてもよい。
以上のリフレッシュ動作は予め設定された所定の期間ごとに行われる。このようなリフレッシュ動作により、ノード２８１への電荷の再書き込みが可能となり、更に長い時間のデータの保持が可能になる。また、第１のトランジスタ２０１のしきい値制御が困難であり、第１のトランジスタ２０１がＶｇ＝０Ｖにおいてノーマリーオンであったとしても、ノード２８１への電荷再書き込みによりデータの長時間保持が可能となる。
また、本形態の酸化物半導体を用いたメモリは、ＤＲＡＭよりもリフレッシュ回数が劇的に少なく、リフレッシュ回数を、ＤＲＡＭのリフレッシュ回数の１００万分の１回以下にすることが可能である。例えば、ＤＲＡＭでは１秒に３０回のリフレッシュが必要であるところ、本形態の酸化物半導体を用いたメモリは、１日に１回以下にすることが可能である。そのため、本形態のメモリは、リフレッシュに必用な電力を大幅に削減でき、消費電力を抑えることができる。
本形態の酸化物半導体を用いたメモリをキャッシュメモリ等に使用した場合、キャッシュメモリを長時間使用しなくとも、定期的にリフレッシュが行われ、データを長期にわたり保持することができる。
図４に図１で示すラッチ回路２４２の一例を示す。ラッチ回路２４２は、アナログスイッチ１０１、アナログスイッチ１０２、インバータ１０３、インバータ１０４、インバータ１０５、インバータ１０６より構成される。入力端子ＩＮには、センスアンプ回路２４０の出力端子が電気的に接続され、図１のセンスアンプ回路２４０からの信号が入力される。出力端子ＯＵＴには、第１のスイッチ２４４の一方の端子が電気的に接続され、ラッチ回路２４２の出力は図１の第１のスイッチ２４４に入力される。端子Ｌはラッチ入力端子であり、端子Ｌからの信号に応じてラッチ回路２４２の動作を制御できる。
図４に示すラッチ回路２４２において、入力端子ＩＮから入力された信号は、インバータ１０３により反転した状態で、出力端子ＯＵＴから出力される。
ラッチ回路２４２の駆動方法を説明する。ラッチ入力端子Ｌにロウが入力される場合は、アナログスイッチ１０１がオフ、アナログスイッチ１０２がオンとなり、インバータ１０３及び１０４がループを組み、入力端子ＩＮからの信号が保持される。
ラッチ入力端子Ｌにハイが入力される場合は、アナログスイッチ１０１がオン、アナログスイッチ１０２がオフとなり、インバータ１０３及び１０４のインバータループは開放され、入力端子ＩＮからの信号は保持されない。その後、再度ラッチ入力端子Ｌにロウが入力されると、再びインバータ１０３及び１０４によりインバータループが形成され、入力端子ＩＮからの信号がインバータループにラッチされる。このようにしてラッチ回路２４２は動作する。
図２及び図３の第２の動作から第３の動作への移行にあたり、第４の配線２１２の電位がＶｒｅｆ１よりも高い電位から低い電位へ、もしくはＶｒｅｆ１より低い電位から高い電位へ変化する。第４の配線２１２の電位の変化に伴い、センスアンプ回路２４０の出力も第２の動作から第３の動作への移行時に変化する。しかし、ラッチ回路２４２でインバータループを形成し入力信号を保持することで、ラッチ回路２４２の出力はセンスアンプ回路２４０の出力の変化の影響を受けない。そして、改めてセンスアンプ回路２４０の出力をラッチ回路２４２に取り込みたい際は、一度インバータループを開放した後に、インバータループを再形成して、センスアンプ回路の出力を取り込む。例えば、複数行のメモリセルアレイにおいて、１行目のメモリセルのリフレッシュ動作が終了した後に、ラッチ回路２４２のインバータループを開放し、２行目のメモリセルのリフレッシュ動作時に、再度、ラッチ回路２４２のインバータループを形成する場合がある。
なお、本発明のラッチ回路は図４の構成に限定されず他の回路を用いてもよい。
（実施の形態２）
図５に、図１に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
図５に示す半導体装置は、ｍ本の第１の配線１２と、ｍ本の第２の配線１４と、ｍ本の第３の配線１６と、ｎ本の第４の配線１８と、ｎ本の第５の配線１９と、ｎ本の第６の配線２０とを有する。また、図５に示す半導体装置は、メモリセルアレイと、第１の駆動回路１２１１、第２の駆動回路１２１２、及び第３の駆動回路１２１３の周辺回路とを有する。メモリセルアレイは、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置された複数のメモリセル１２００を有する。また、リフレッシュ動作する際に駆動するｎ個の回路１２１０を有する。回路１２１０は、１本の第４の配線１８に対し１つずつ設けられる。プリチャージ用の第３のスイッチ２６は１本の第４の配線１８ごとに１つずつ設けられる。プリチャージ用の電源２８も１本の第４の配線１８ごとに１つずつ設けられる。もしくは、全ての第４の配線１８に対してプリチャージ用の電源２８を１つ設けてもよいし、複数本の第４の配線１８でプリチャージ用の電源２８を共用してもよい。第１の配線１２はワード線、第２の配線１４は容量ワード線、第３の配線１６はソース線、第４の配線１８はビット線ともいう。なお、図５の第１の配線１２乃至第３の配線１６に付記されるｉは、図中の（ｉ−１）≧１であることから、２≦ｉ≦ｍ（ｉは自然数）とする。
第１の配線１２は第３の駆動回路１２１３と電気的に接続される。第２の配線１４と第３の配線１６とは第１の駆動回路１２１１と電気的に接続される。第４の配線１８と第５の配線１９と第６の配線２０とは第２の駆動回路１２１２と電気的に接続される。これは一例であり、どの配線をどの駆動回路で駆動するかは適宜設定すればよい。例えば第１の配線１２乃至第３の配線１６を全て同一の駆動回路で駆動してもよいし、第３の配線１６を第２の駆動回路１２１２に電気的に接続して、第２の駆動回路１２１２で駆動してもよい。
メモリセル１２００は、酸化物半導体を半導体層として有する書き込み用の第１のトランジスタ１２０１、読み出し用の第２のトランジスタ１２０２、保持容量１２６４を有する。メモリセル１２００は、第１の配線１２と、第２の配線１４と、第３の配線１６と、第４の配線１８とに電気的に接続する。回路１２１０は、第１のスイッチ２４、センスアンプ回路２１、ラッチ回路２２、第２のスイッチ２５を有する。回路１２１０は、第４の配線１８と第５の配線１９と第６の配線２０とに電気的に接続する。
リフレッシュ動作は、一定期間ごとに全てのｍ×ｎ個のメモリセル１２００に行われる。一般的には同一行のメモリセル１２００に対して一斉にリフレッシュが行われ、これを行数分（ｍ回）順次行い、全てのメモリセル１２００にリフレッシュ動作が行われる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１ではリフレッシュ動作について説明した。本発明の半導体装置はリフレッシュ動作以外にも、書き込み、読み出し、保持を行う。本形態ではリフレッシュ動作以外の動作について図６乃至図８を用いて説明する。図６で示す各素子の符号は図１と同一である。
図６（Ａ）及び図７を用いて書き込みモードの動作を説明する。ノード２８１にハイを書き込む動作について説明する。まず、第１の動作として、駆動回路から第６の配線２４８にハイの電位を供給し、第２のスイッチ２４５をオンすると、第４の配線２１２にハイが供給される。
次に、第２の動作として、第１の配線２１３の電位をハイとし、第１のトランジスタ２０１をオン状態とする。また、第２の配線２１１、及び第３の配線２２１の電位をロウとする。すると、第１のトランジスタ２０１を介して、ノード２８１にハイが供給される。
次に、第３の動作として、第１の配線２１３の電位をロウとし、第１のトランジスタ２０１をオフ状態とする。ノード２８１に供給された電荷は、第１のトランジスタ２０１がオフ状態となっても保持される。
ここで、第１のトランジスタ２０１がオフ状態となる前に、第２の配線２１１、第３の配線２２１、及び第４の配線２１２（第２の配線２１１乃至第４の配線２１２）の電位が変動すると、ノード２８１の電位が正しく保持されない可能性がある。第２の配線２１１乃至第４の配線２１２の電位を変動させる場合は、第１のトランジスタ２０１をオフ状態としてから行う必要がある。第３の動作以降に、第２の配線２１１乃至第４の配線２１２の電位が変動しても、ノード２８１に供給された電荷は保持されたままとなる。
なお、第１の動作と、第２の動作は、順序を入れ換えて行うことが可能である。書き込みモードの動作の際は、第１のスイッチ２４４と第３のスイッチ２４７とはオフ状態にしておく。
図６（Ｂ）及び図８を用いて読み出しモードの動作を説明する。図８は、読み出しモードの動作を説明するタイミングチャートである。読み出しモードの動作は、実施の形態１で説明したリフレッシュ動作と一部似ている。リフレッシュ動作では、センスアンプ回路２４０の出力をラッチ回路２４２及び第１のスイッチ２４４を介して、再び第４の配線２１２に供給することで、ノード２８１に電荷の供給を行う。一方、読み出しモードでは、センスアンプ回路２４０の出力を駆動回路に入力し、センスアンプ回路２４０の出力電位によって、ノード２８１に保持されている情報を読み出す。
図８（Ａ）では、ノード２８１にハイレベル電位が保持されている場合の動作について説明する。まず、第２のスイッチ２４５をオフにして、第６の配線２４８を介して駆動回路からメモリセル２００に信号が入力されないようにしておく。読み出しモードの間は第２のスイッチ２４５はオフにしておき、第１の配線２１３の電位もロウにして、第１のトランジスタ２０１がオフ状態となっているようにする。
次に、第１の動作として、第２の配線２１１の電位をロウとし、第３の配線２２１の電位をハイとし、ほぼ同時に第３のスイッチ２４７をオンさせる。第３のスイッチ２４７がオンするため、第４の配線２１２と電源２５２が電気的に接続され、第４の配線２１２は電源２５２からプリチャージが行われる。第２のトランジスタ２０２のゲートであるノード２８１にはハイレベルの電位が記憶されているが、第２のトランジスタ２０２のソースもハイのため、第２のトランジスタ２０２はオフする。
第１の動作において、第４の配線２１２には、電源２５２から電位Ｖｒｅｆ２が与えられる。プリチャージが終了すると第３のスイッチ２４７はオフする。
第２の動作として、第４の配線２１２の電位に応じた、センスアンプ回路２４０の出力が得られる。センスアンプ回路２４０の第１の入力端子には、第４の配線２１２の電位が入力される。第４の配線２１２の電位Ｖｒｅｆ２は参照電位Ｖｒｅｆ１よりも低いため、センスアンプ回路２４０は第５の配線２１４にロウを出力する。センスアンプ回路２４０の出力はラッチ回路２４２にも入力されるが、第１のスイッチ２４４はオフのままであるため、ラッチ回路２４２の出力はメモリセル２００には入力されない。
ノード２８１にロウレベルの電位が保持されている場合のタイミングチャートを、図８（Ｂ）に示す。第１の動作として、第２の配線２１１の電位をロウとし、第３の配線２２１の電位をハイとし、ほぼ同時に第３のスイッチ２４７をオンにするまでは、図８（Ａ）と同じである。第３のスイッチ２４７がオンするため、第４の配線２１２と電源２５２が電気的に接続され、第４の配線２１２には電源２５２から電位Ｖｒｅｆ２のプリチャージが行われる。
ノード２８１にロウレベルの電位が保持されているため、第２のトランジスタ２０２はオン状態となる。第２のトランジスタ２０２がオンすることにより第４の配線２１２に電流が流れるが、電源２５２が電流を吸収するため、第４の配線２１２の電位はＶｒｅｆ２のままである。プリチャージが終了し、第３のスイッチ２４７がオフすると、第２のトランジスタ２０２から第４の配線２１２に電流が流れているため、第４の配線２１２の電位は上昇する。
第１の動作において、第３のスイッチ２４７がオンの間は、第４の配線２１２には電源２５２からプリチャージの電位Ｖｒｅｆ２が与えられ、第３のスイッチ２４７がオフすると、第２のトランジスタ２０２からの電流によって、第４の配線２１２の電位は、プリチャージの電位Ｖｒｅｆ２よりも上昇する。
第４の配線２１２の電位が参照電位Ｖｒｅｆ１よりも高くなると、第２の動作として、第４の配線２１２の電位に応じた、センスアンプ回路２４０の出力が得られる。第４の配線２１２の電位は参照電位Ｖｒｅｆ１よりも高いため、センスアンプ回路２４０は第５の配線２１４にハイを出力する。
以上の動作により、ノード２８１にハイレベル電位が保持されている場合と、ロウレベル電位が保持されている場合とで、センスアンプ回路２４０の出力が変わるため、ノード２８１に記憶されているデータを読み出すことができる。
データ保持モードの動作を図６（Ｃ）を用いて説明する。第１のスイッチ２４４と、第２のスイッチ２４５と、第３のスイッチ２４７をオフにし、第１の配線２１３の電位をロウにして、第１のトランジスタ２０１もオフ状態にする。このようにすることで、ノード２８１の電荷を保持することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した、オフ電流の低い書き込み用の第１のトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。書き込み用の第１のトランジスタ以外のトランジスタ、例えば、読み出し用の第２のトランジスタ、第１のスイッチ乃至第３のスイッチ、センスアンプ回路、ラッチ回路で用いられるトランジスタ等にも、以下で説明する酸化物半導体層をチャネル層として用いることは可能である。
第１のトランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
第１のトランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、水素が酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため、酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図９（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図９（ｂ）は、図９（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図９（ｃ）は、図９（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図９（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１０（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１０（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１０（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
また、図１０（Ｄ）に、図１０（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１０（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１０（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１０（Ｂ）に示したような回折パターンが観測される。
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１１（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１１（Ｂ）および図１１（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１１（Ｂ）と図１１（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
書き込み用の第１のトランジスタの半導体層として、本形態の酸化物半導体膜を用いることで、極めて優れたオフ電流特性を実現できる。書き込み用の第１のトランジスタの半導体層として、本形態のＣＡＡＣ−ＯＳ膜を用いることで、更に電気特性の変動が小さく、信頼性の高い書き込み用の第１のトランジスタとすることができる。そのため本形態の酸化物半導体層を有する書き込み用の第１のトランジスタと実施の形態１に示すリフレッシュに関する回路を備えることで、データ保持時間が非常に長い半導体装置を提供できる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
図１２に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１２では、上記実施の形態１の図１で図示した書き込み用の第１のトランジスタ２０１、及び読み出し用の第２のトランジスタ２０２の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、第１のトランジスタ２０１、及び第２のトランジスタ２０２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、第１のトランジスタ２０１、及び第２のトランジスタ２０２のチャネル幅方向における構造を示している。ただし、本発明の一態様では、第１のトランジスタ２０１のチャネル長方向と第２のトランジスタ２０２のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
また、図１２では、酸化物半導体膜にチャネル形成領域を有する第１のトランジスタ２０１が、単結晶のシリコン基板にチャネル形成領域を有する第２のトランジスタ２０２上に形成されている場合を例示している。図１２の構成とすることで、第１のトランジスタ２０１、及び第２のトランジスタ２０２同士を互いに重ねて設けることができる。あるいは図１２の構成とすることで、第１のトランジスタ２０１のチャネル形成領域と、第２のトランジスタ２０２のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成として半導体装置では、レイアウト面積の縮小を図ることができる。
第２のトランジスタ２０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、第２のトランジスタ２０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、第１のトランジスタ２０１は第２のトランジスタ２０２上に積層されていなくとも良く、第１のトランジスタ２０１と第２のトランジスタ２０２とは、同一の層に形成されていても良い。
シリコンの薄膜を用いて第２のトランジスタ２０２を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
第２のトランジスタ２０２が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１２では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、第２のトランジスタ２０２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１２では、トレンチ分離法を用いて第２のトランジスタ２０２を電気的に分離する場合を例示している。具体的に、図１２では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、第２のトランジスタ２０２を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、第２のトランジスタ２０２の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、第２のトランジスタ２０２は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
第２のトランジスタ２０２では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、第２のトランジスタ２０２の基板上における専有面積を小さく抑えつつ、第２のトランジスタ２０２におけるキャリアの移動量を増加させることができる。その結果、第２のトランジスタ２０２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、第２のトランジスタ２０２のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いた第２のトランジスタ２０２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
第２のトランジスタ２０２上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、第１のトランジスタ２０１が設けられている。
第１のトランジスタ２０１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１２において、第１のトランジスタ２０１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
第１のトランジスタ２０１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１２では、第１のトランジスタ２０１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、第１のトランジスタ２０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１２に示すように、第１のトランジスタ２０１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、第１のトランジスタ２０１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１２に示す第１のトランジスタ２０１は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１２に示す第１のトランジスタ２０１では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このような第１のトランジスタ２０１の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、第１のトランジスタ２０１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、第１のトランジスタ２０１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、第１のトランジスタ２０１のオフ電流を小さく抑えることができる。よって、第１のトランジスタ２０１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、第１のトランジスタ２０１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、第１のトランジスタ２０１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、第１のトランジスタ２０１におけるキャリアの移動量が増加する。この結果、第１のトランジスタ２０１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図１２を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１３に示すような構造でもよい。
以上のような微細化されたトランジスタを用いて、メモリセルまたはリフレッシュ動作する際に駆動する回路を構成することにより、高速動作が可能な記憶装置または半導体装置を作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。
図１４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態５の図１２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、低コスト化が図られた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能な携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１５（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能な電子書籍が実現される。
図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、消費電力が低く、高速動作可能なテレビジョン装置が実現される。
図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため消費電力が低く、高速動作可能なスマートフォンが実現される。
図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能なデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力が低く、高速動作可能な電子機器が実現される。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２６４ 容量
２８１ ノード
２１３ 第１の配線
２１１ 第２の配線
２２１ 第３の配線
２１２ 第４の配線
２１４ 第５の配線
２４８ 第６の配線
２４０ センスアンプ回路
２４２ ラッチ回路
２４４ 第１のスイッチ
２４５ 第２のスイッチ
２４７ 第３のスイッチ
２５２ 電源
２００ メモリセル
２５０ 回路

Claims (3)

  1. メモリセルと、センスアンプ回路と、ラッチ回路と、第１のスイッチと、第２のスイッチと、駆動回路とを有し、
    前記センスアンプ回路と、前記ラッチ回路と、前記第１のスイッチと、前記第２のスイッチとは、前記メモリセルのリフレッシュ動作の際に駆動し、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量とを有し、
    前記第１のトランジスタは、チャネル形成領域として酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、第１の配線に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記容量の一方の端子に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのゲートは、第２の配線に電気的に接続され、
    前記容量の他方の端子は、第３の配線に電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、第４の配線に電気的に接続され、
    前記センスアンプ回路の第１の入力端子は、前記第１の配線に電気的に接続され、
    前記センスアンプ回路の出力端子は、前記ラッチ回路の入力端子に電気的に接続され、
    前記ラッチ回路の出力端子は、前記第１のスイッチの一方の端子に電気的に接続され、
    前記第１のスイッチの他方の端子は、前記第１の配線に電気的に接続され、
    前記第２のスイッチの一方の端子は、前記第１の配線に電気的に接続され、
    前記第２のスイッチの他方の端子は、前記駆動回路に電気的に接続されることを特徴とする半導体装置。
  2. 請求項１において、
    前記リフレッシュ動作において、
    第１の電位は、前記第２のトランジスタのゲートの電位を反映した前記第１の配線の電位であり、
    前記第１の電位が前記センスアンプ回路の前記第１の入力端子に入力され、
    前記第１の電位が前記センスアンプ回路に入力されることで、前記センスアンプ回路は前記ラッチ回路に信号を出力し、
    前記センスアンプ回路の出力が前記ラッチ回路に入力され、ラッチ動作が行われ、
    前記第１のスイッチ、前記第１の配線及び前記第１のトランジスタを介して、前記ラッチ回路からの出力である第２の電位が、前記第２のトランジスタのゲート及び前記容量の一方の端子に入力されることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタが有する前記酸化物半導体は、インジウムと亜鉛とを有することを特徴とする半導体装置。
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