JP3555076B2 - 多値記憶半導体記憶装置の読み出し回路 - Google Patents
多値記憶半導体記憶装置の読み出し回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は多値記憶半導体記憶装置のワード電圧を２段階目→１段階目→３段階目又は４段階目→２段階目→６段階目→１段階目→３段階目→５段階目→７段階目というような階段状に変化させる半導体記憶装置の読み出し回路に関し、特に、センスアンプ動作時間を短縮することにより消費電力を削減させた多値記憶半導体記憶装置の読み出し回路に関する。
【０００２】
【従来の技術】
従来、多値記憶装置における読み出し方法は各段階夫々のワード電圧ごとに毎回センスアンプを動作させ、多値セルのしきい値電圧ＶＴに応じたＯＮ／ＯＦＦ出力を得る。そして、各段階のワード電圧での出力結果を夫々ラッチ回路でラッチし、更に、夫々のラッチ出力をエンコーダで論理演算してから出力回路にデータを転送する。
【０００３】
図８は、従来の読み出し回路の一例を示す回路図、図９はこの回路図の真理値表を示す図、図１０はその回路動作を示すタイミングチャート図である。読み出し回路７４０のセル７１２の出力はセンスアンプ７１３に入力され、センスアンプ７１３からラッチ回路群７１１に入力される。ラッチ回路群７１１は、１段目用乃至３段目用ラッチ回路７４２，７４１，７４３を有し、１段目のラッチ回路７４２及び３段目のラッチ回路７４３の出力Ｌ１，Ｌ３はエンコーダ回路７１７のＥＯＲ論理ゲート７１５に入力され、このＥＯＲ論理ゲート ７１５の出力が上位データＢ１として、また２段目用ラッチ回路７４１の出力Ｌ２が下位データＢ０として出力回路７１８に入力される。
【０００４】
次に、上述の従来の読み出し回路の動作について説明する。先ず、図１０のＴ１の区間において、ワード電圧を２段階目に設定する信号φ２が”Ｈ”であるため、センスアンプ７１３はワードレベルが２段階目の時のセル読み出しを行う。図９の真理値表に示されるように、ＶＴ１セルは２段階目のワードレベルでＯＮするため、センスアンプ出力は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力する。
【０００５】
次に、Ｔ１の区間からＴ２の区間に遷移するとき、ラッチ回路に入力されるφ２信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを２段目用ラッチ回路７４１がラッチし、エンコーダ回路７１７を介し、下位データＢ０として出力回路７１８に伝達する。つまり、この時点で、図９の真理値表の下位データを決定することになる。また、Ｔ２、Ｔ３区間までラッチ信号φ２は”Ｌ”であるため、ラッチデータＬ２はＴ４区間まではずっと”Ｌ”が維持される。
【０００６】
更に、Ｔ２の区間において、ワード電圧を１段階目に設定する信号φ１が”Ｈ”であるため、センスアンプ７１３はワードレベルが１段階目の時のデータを出力する。
【０００７】
次に、Ｔ２の区間からＴ３の区間に遷移するとき、ラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを１段目用ラッチ回路７４２がラッチする。上述と同様にして、Ｔ３、Ｔ４区間までラッチ信号φ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ５区間まではずっと維持される。
【０００８】
更に、Ｔ３の区間において、ワード電圧を３段階目に設定する信号φ３が”Ｈ”であるため、センスアンプ７１３はワードレベルが３段階目の時のデータを出力する。
【０００９】
次に、Ｔ３の区間からＴ４の区間に遷移するとき、ラッチ回路に入力されるφ３信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを３段目用ラッチ回路７４２がラッチする。上述と同様にして、Ｔ４、Ｔ５区間までラッチ信号φ３は”Ｌ”であるため、ラッチデータＬ３は次のＴ６区間まではずっと維持される。そして、３段目用ラッチ回路を介してエンコーダ回路に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。つまり、この時点で図９の真理値表の上位データが決定することになる。以上のような回路動作により、この動作例におけるセンスアンプ７１３は１つのセルを読み出す時に、各段階のワード電圧に対して、常に動作し続けている。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の回路は以下に示す欠点を有している。即ち、２段階目のセル読み出しの結果でＯＮするセルは、３段階目のワード電圧でもＯＮすることが明らかであり、また、２段階目のセル読み出しの結果でＯＦＦするセルは、１段階目のワード電圧でもＯＦＦすることが明らかだが、センスアンプ動作を常に行なって各ワード電圧でのセンスアンプ出力をラッチすることで、余分な電力を消費している。
【００１１】
なお、多値記憶半導体記憶装置の基本的な構成が特開平１−１９６７９１号公報に記載され、センスアンプの個数を減少させ、チップ面積の削減を図った多値メモリが特開平７−３７３９３号公報に記載され、データの読み出し速度の高速化を図った多値メモリが特開平１０−１１９８２号公報に記載され、微小な多値データの読み出しを行うことができる半導体記憶装置が特開平１１−１１０９７４号公報に記載されているが、これらの公報に記載された従来技術は、センスアンプの動作に基づく消費電力の低減を図ったものではない。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、センスアンプ動作停止手段及びラッチ入力補正手段を用い、余分なセンスアンプ動作を削減し、センスアンプ消費電力を低減することができる多値記憶半導体記憶装置の読み出し回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る多値記憶半導体記憶装置の読み出し回路は、１つのセルに対して第１段階、第２段階、・・・及び第ｍ（ｍ：自然数）段階からなる複数段階のワード電圧を、最初に第１段階、第２段階、・・・及び第ｍ段階の中の特定段階、次に前記特定段階以外の各段階について与えて各ワード電圧レベル別にラッチする多値記憶半導体記憶装置の読み出し回路において、セル読み出しを行うセンスアンプと、夫々前記ワード電圧の前記第１段階、第２段階、・・・及び第ｍ段階別に対応する第１の制御信号、第２の制御信号、・・・及び第ｍの制御信号に応答してラッチを行い且つ前記センスアンプに共通ノードにて共通に接続された複数のラッチ回路と、前記ラッチ回路の出力を２値変換するエンコーダ回路と、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より下位の段階の前記制御信号に応じて第１の出力信号を生成する第１の論理回路、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より上位の段階の前記制御信号に応じて第２の出力信号を生成する第２の論理回路、及び前記第１及び第２の出力信号に応答して第３の出力信号を生成する第３の論理回路を有する停止補正回路とを備え、前記第１の出力信号が活性化レベルにあるときに前記共通ノードに第１の電源電位を供給し、前記第２の出力信号が活性化レベルにあるときに前記共通ノードに第２の電源電位を供給し、前記第３の出力信号が活性化レベルにあるときに前記センスアンプの回路動作を停止させることを特徴とする。
【００１４】
例えば、１段目用ラッチ回路、２段目用ラッチ回路及び３段目用ラッチ回路の３個のラッチ回路を有する４値セルの場合は、２段目のセルの読み出しの結果でＯＮするセルは、２段目のワード電圧よりもセルしきい値が低く、２段目のワード電圧よりも高い３段目のワード電圧で読み出した時にＯＮすることが明らかであり、２段目のセルの読み出しの結果でＯＦＦするセルは２段目のワード電圧よりもセルしきい値が高く、２段目のワード電圧よりも低い１段目のワード電圧で読み出した時にＯＦＦすることが明らかであることから、本発明においては、この２条件が成立するセル読み出しの場合のみ、センスアンプ動作を停止させる。そして、このセンスアンプの停止期間にセンスアンプ出力が期待されていたデータをラッチ入力補正トランジスタから供給する。これにより、消費電力を低減することができる。
【００１５】
前記停止補正回路は、例えば、ワード電圧１段階目の読み出しを行う制御信号φ１が”Ｈ”になった時に、前記２段階目の読み出し結果が”ＯＦＦ”であれば、２段階目のワード電圧よりもセルしきい値が高く、結果が”ＯＦＦ”であると推定されるため、センスアンプ動作を停止し、ラッチ入力信号線に”ＯＦＦ”を示す”Ｈ”信号を与え、また、ワード電圧３段階目の読み出しを行う制御信号φ３が”Ｈ”になった時に、２段階目の読み出し結果が”ＯＮ”であれば、２段階目のワード電圧よりもセルしきい値が低く、結果が”ＯＮ”であると推定されるため、センスアンプ動作を停止し、ラッチ入力信号線に”ＯＮ”を示す”Ｌ”信号を与えるものである。
【００１６】
具体的には、前記ラッチ回路群は、１段目用、２段目用及び３段目用のラッチ回路を有し、前記特定段目用ラッチ回路は、２段目用ラッチ回路であり、前記停止補正回路は、前記特定段目用ラッチ回路の出力Ｌ２及び１段目用ワード電圧制御信号φ１が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して特定段目用ラッチ回路出力Ｌ２が入力され、他方の入力端に３段目用ワード電圧制御信号φ３が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されるように構成される。
【００１７】
この場合に、前記エンコーダ回路は、前記１段目用ラッチ回路の出力と前記３段目用ラッチ回路の出力とが入力されるＥＯＲ論理ゲートを有し、このＥＯＲ論理ゲートの出力を上位データＢ１として前記出力回路に出力し、前記２段目用ラッチ回路の出力をそのまま下位データＢ０として前記出力回路に出力するように構成することができる。
【００１８】
また、前記ラッチ回路群は１段目用ラッチ回路〜（ｎ−１）段目用ラッチ回路を有し、前記特定段用のラッチ回路は、（ｎ／２）段目用ラッチ回路であると共に、前記停止補正回路は、１段目ワード電圧制御信号φ１〜（ｎ／２−１）段目ワード電圧制御信号φ（ｎ／２−１）が入力される第１のＯＲ論理ゲートと、（ｎ／２＋１）段目ワード制御信号φ（ｎ／２＋１）〜（ｎ−１）段目ワード電圧制御信号φ（ｎ−１）が入力される第２のＯＲ論理ゲートと、前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）及び前記第１のＯＲ論理ゲートの出力が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）が入力され、他方の入力端に前記第２のＯＲ論理ゲートの出力が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されるように構成することができる。
【００１９】
更に、前記ラッチ回路は、前記センスアンプの出力がドレインに入力される第１のトランスファトランジスタと、前記第１のトランスファトランジスタのソースに接続された第４のインバータと、前記第１のトランスファトランジスタのＮｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｐｃｈトランジスタのゲートにラッチパルスφｎの第５インバータによる反転パルスを入力する手段と、第２のトランスファトランジスタと、この第２のトランスファトランジスタのＰｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｎｃｈトランジスタのゲートにラッチパルスの第５インバータによる反転パルスを入力する手段と、前記第４インバータの出力を第６インバータを介して前記第２トランスファトランジスタのドレインに入力し、前記第１トランスファトランジスタのソースと前記第２トランスファトランジスタのソースとを接続する手段と、を有し、前記第４インバータの出力を出力とするように構成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の第１実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。図１を参照すると、読み出し回路４０は、セル１２に流れる電流を増幅し、ＯＮセル、ＯＦＦセルを判定するセンスアンプ１３と、センスアンプ１３からの出力データをラッチするラッチ回路１４１、１４２、１４３からなるラッチ回路群１１と、ラッチされたデータを２値変換するエンコーダ回路１７と、エンコードされたデータを出力する出力回路１８と、２段目用ラッチ回路１４１の出力結果により１段階目又は３段階目のセンスアンプ回路の動作を停止させつつ、停止中のセンスアンプ出力が期待されていた信号をラッチ入力信号Ｌ０として与える回路３１とから構成される。
【００２１】
本回路３１は、ラッチ入力信号補正及びセンスアンプ回路停止の２つの機能を有する。回路３１における前者の機能を有する部分の構成は、２段目用ラッチ回路１４１の出力Ｌ２及び１段目用ワード電圧制御信号φ１が入力されたＮＡＮＤ論理ゲート３０２と、一方の入力端にインバータ３００を介して２段目用ラッチ回路出力Ｌ２が入力され、他方の入力端に３段階目ワード電圧制御信号φ３が入力されたＮＡＮＤ論理ゲート３０１と、ラッチ入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ３０６と、同じくラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ３０７とを有し、論理ゲート３０２の出力がトランジスタ３０６のゲートに接続され、論理ゲート３０１の出力がインバータ３１０を介してトランジスタ３０７のゲートに接続されたものになっている。
【００２２】
回路３１における後者の機能を有する部分の構成は、論理ゲート３０２の出力及び論理ゲート３０１の出力を入力とするＮＡＮＤ論理ゲート３０３と、センスアンプ回路１３へ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ３０４と、センスアンプ１３のＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ３０５とを有し、論理ゲート３０３の出力がトランジスタ３０４のゲートに接続され、論理ゲート３０３の出力がインバータ３１１を介してトランジスタ３０５のゲートに接続されたものになっている。
【００２３】
次に、ラッチ回路１４１、１４２、１４３の構成について図２を用いて詳細に説明する。ラッチ回路１４１、１４２、１４３の回路構成は全く同じで、入力されるラッチ信号が異なるだけなので、ｎ段目用ラッチ回路としてφｎが入力される回路について説明する。センスアンプ１３からの出力ＳＡ（図１ではＬ０）はトランスファートランジスタ１２１のＰｃｈトランジスタ、Ｎｃｈトランジスタのドレインに接続される。そのトランスファートランジスタ１２１のＮｃｈトランジスタのゲートにはラッチパルスφｎが入力され、トランスファートランジスタ１２１のＰｃｈトランジスタのゲートにはラッチパルスφｎのインバータ１１１による反転パルスが入力されている。また、ラッチパルスφｎは、ラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のＰｃｈトランジスタのゲートに入力され、また、ラッチパルスφｎは、インバータ１１１により反転されてトランスファートランジスタ１２２のＮｃｈトランジスタのゲートに入力される。トランスファートランジスタ１２１のソースは、ラッチ部１０のインバータ１１２とラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のソースに接続されている。また、インバータ１１２の出力はラッチ部１０のインバータ１１３に接続され、インバータ１１３の出力はトランスファートランジスタ１２２のドレインに接続されると共に、エンコーダ回路１７に接続される。
【００２４】
最後に、２値変換を行うエンコーダ回路１７の構成を説明する。図１の例では２段階目のラッチ回路１４１の出力信号Ｌ２はそのまま下位データＢ０とし、１段階目及び３段階目のラッチ回路１４２，１４３の出力信号Ｌ１，Ｌ３はＥＯＲ論理ゲート１５に入力され、このＥＯＲ論理ゲート１５において生成されるデータを上位データＢ１として出力する。即ち、エンコーダ回路１７はＬ１及びＬ３を入力とするＥＯＲ論理ゲート１５で構成され、ゲート１５の出力端は出力回路に接続され、Ｌ２信号はそのまま出力回路に接続される。
【００２５】
これにより、２段目用ラッチ回路出力Ｌ２の結果により、φ１又はφ３のセンスアンプ回路動作期間のうちどちらを停止できるかを論理ゲート３０１，３０２，３０３で判定し、トランジスタ３０４，３０５でセンスアンプ１３の回路動作を停止させ、同時に停止期間のラッチ入力信号をトランジスタ３０６，３０７で補正することで、センスアンプ１３の回路動作時間を削減しつつ、正常なラッチ入力信号をラッチ回路に伝達し、ラッチされた信号は、エンコーダ回路により２値変換を行い、出力回路にデータを伝達する構成になっている。
【００２６】
次に、図１の回路の動作について説明する。図３は主要信号のタイミングチャート図であり、図４は真理値表である。ここでは例としてＴ１〜Ｔ３の区間でしきい値ＶＴ１のセルの読み出し、Ｔ４〜Ｔ６の区間でしきい値ＶＴ２のセルの読み出しを行うこととする。先ず、Ｔ１の区間においてワード電圧を２段階目に設定する信号φ２が”Ｈ”であるため、センスアンプ１３はワードレベルが２段階目の時のセル読み出しを行う。図４の真理値表に示されるように、ＶＴ１セルは２段階目のワードレベルでＯＮするため、センスアンプ１３の出力は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力する。次に、Ｔ１の区間からＴ２の区間に遷移するとき、ラッチ回路１４１に入力されるφ２信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ１３の出力データを２段目用ラッチ回路１４１がラッチし、エンコーダ回路１７を介し、下位データＢ０として出力回路１８に伝達する。つまり、この時点で図４の真理値表の下位データは決定することになる。また、Ｔ２、Ｔ３区間までラッチ信号φ２は”Ｌ”であるためラッチデータＬ２はＴ４区間まではずっと”Ｌ”が維持される。また、このＴ１の区間においては、φ１及びφ３の信号が”Ｌ”であるため、ラッチ入力補正トランジスタ３０６，３０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ３０４，３０５はＯＮのままであり、動作しない。
【００２７】
更に、Ｔ２の区間においてワード電圧を１段階目に設定する信号φ１が”Ｈ”であるため、センスアンプ１３はワードレベルが１段階目の時のデータを出力する。次に、Ｔ２の区間からＴ３の区間に遷移するときラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ１３の出力データを１段目用ラッチ回路１４２がラッチする。上述と同様にして、Ｔ３、Ｔ４区間までラッチ信号φ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ５区間まではずっと維持される。また、このＴ２の区間においては、２段階目ラッチ回路１４１の出力Ｌ２は”Ｌ”であり、φ１信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート３０２の出力は変化せず、ラッチ入力補正トランジスタ３０６，３０７はいずれもＯＦＦのまま動作しない。また、センスアンプ停止トランジスタ３０４，３０５はＯＮのままであり、動作しない。
【００２８】
次に、Ｔ３の区間においてワード電圧を３段階目に設定する信号φ３が”Ｈ”となるが、この場合、ラッチ入力補正トランジスタ３０６，３０７及びセンスアンプ停止トランジスタ３０４，３０５は動作する。具体的には、２段階目ラッチ回路出力Ｌ２は”Ｌ”であるため、Ｌ２の反転信号が入力されるＮＡＮＤ論理ゲート３０１の出力が”Ｈ”から”Ｌ”に変化し、ラッチ入力信号補正トランジスタ３０７がＯＮし、ラッチ入力信号線Ｌ０が”Ｌ”に固定される。また、同時に、ＮＡＮＤゲート３０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止回路のトランジスタ３０４，３０５がＯＦＦしセンスアンプ１３の回路動作を停止させる。次に、このＴ３の区間において、ラッチ入力信号補正トランジスタ３０７により”Ｌ”に固定されたラッチ入力信号Ｌ０はラッチ信号φ３が”Ｈ”の間、３段目用ラッチ回路を介してラッチデータＬ３としてエンコーダ回路に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。つまり、この時点で図２の真理値表の上位データＢ１が決定することになる。
【００２９】
次に、Ｔ４の区間においてＴ１の区間と同様にセンスアンプ１３はワードレベルが２段階目の時のデータ、読み出しセルが”ＯＦＦ”を示す”Ｈ”を出力する。次に、Ｔ４の区間からＴ５の区間に遷移するとき、Ｔ１の区間と同様に２段目用ラッチ回路１４１がラッチし、エンコーダ回路を介し、下位データＢ０として出力回路１８に伝達され、次のＴ７区間まではずっと”Ｈ”が維持される。また、このＴ４の区間においては、φ１及びφ３信号が”Ｌ”であるため、ラッチ入力補正トランジスタ３０６，３０７は共にＯＦＦし、センスアンプ停止トランジスタ３０４，３０５はＯＮとなり、動作しない。
【００３０】
更に、Ｔ５の区間においてワード電圧を１段階目に設定する信号φ１が”Ｈ”となるが、この場合、ラッチ入力補正トランジスタおよびセンスアンプ停止回路は動作する。具体的には、２段階目ラッチ回路出力Ｌ２は”Ｈ”であるため、この信号が入力されるＮＡＮＤ論理ゲート３０２の出力が”Ｈ”から”Ｌ”に変化し、ラッチ入力信号補正トランジスタ３０６がＯＮし、ラッチ入力信号線Ｌ０が”Ｈ”に固定される。また、同時に、ＮＡＮＤゲート３０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止回路トランジスタ３０４，３０５がＯＦＦし、センスアンプ回路動作を停止させる。次に、Ｔ５の区間からＴ６の区間に遷移するときＴ２区間と同様にラッチ入力信号補正トランジスタ３０６により”Ｈ”に固定されたラッチ入力信号Ｌ０は１段目用ラッチ回路１４２がラッチする。上述同様、Ｔ６、Ｔ７区間までφ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ８区間まではずっと維持される
更に、Ｔ６の区間においてワード電圧を３段階目に設定する信号φ３が”Ｈ”であるため、センスアンプ１３はワードレベルが３段階目の時のデータを出力する。次に、３段目用ラッチ回路１４３を介してエンコーダ回路１７に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。また、このＴ６の区間においては、２段階目ラッチ回路１４１の出力Ｌ２は”Ｈ”であり、φ３信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート３０１の出力は変化せず、ラッチ入力補正トランジスタ３０６，３０７及びセンスアンプ停止トランジスタ３０４，３０５は動作しない。
【００３１】
以上のような回路動作により、この動作例におけるセンスアンプ動作の停止期間は図３のタイミングチャートに示すようにＴ１〜Ｔ３の間ではＴ３、Ｔ４〜Ｔ６の間ではＴ５であり、４値セル読み出しで必要とするセンスアンプ動作３回のうち１回を停止させ、センスアンプ回路で消費される電力を２／３に低減することができる。
【００３２】
次に、本発明の第２実施例に係る半導体記憶装置について説明する。図５は本第２実施例の半導体記憶装置を示す回路図、図６は図５のタイミングチャート図、図７は読み出し真理値表である。なお、図７は一例としてｎ＝８の場合を示している。図５を参照すると、読み出し回路５４０はセル５１２に流れる電流を増幅しＯＮセル、ＯＦＦセルを判定するセンスアンプ５１３と、センスアンプ５１３からの出力データをラッチするラッチ回路群５１１と、ラッチされたデータをエンコードするエンコーダ回路５１７と、エンコードされたデータを出力する出力回路５１８と、（ｎ／２）段目用ラッチ回路の出力結果により１〜（ｎ／２−１）段階目又は（ｎ／２＋１）〜（ｎ−１）段階目のセンスアンプ回路動作を停止させつつ、停止中のセンスアンプ出力が期待されていた信号をラッチ入力信号として与える回路５３１から構成される。
【００３３】
本回路５３１は、ラッチ入力信号補正及びセンスアンプ回路停止の２つ役割を持つ回路で構成される。回路５３１における前者の機能を有する部分の構成は、１〜（ｎ／２−１）段階目ワード電圧制御信号φ１〜φ（ｎ／２−１）がＯＲ論理ゲート５０９に入力され、この論理ゲート５０９の出力と（ｎ／２）段目用ラッチ回路５４２の出力Ｌ（ｎ／２）とが入力されたＮＡＮＤ論理ゲート５０２と、（ｎ／２＋１）〜（ｎ−１）段階目ワード電圧制御信号φ（ｎ／２＋１）〜φ（ｎ−１）がＯＲ論理ゲート５０８に入力され、論理ゲート５０８の出力と（ｎ／２）段目用ラッチ回路出力Ｌ（ｎ／２）からインバータ５００を介して入力された信号が入力されたＮＡＮＤ論理ゲート５０１と、ラッチ入力線Ｌ０をドレインとしソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ５０６と、同じくラッチ入力線Ｌ０をドレインとしソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ５０７と、を有し、論理ゲート５０２の出力がトランジスタ５０６のゲートに接続され、論理ゲート５０１の出力がインバータ５１０を介してトランジスタ５０７のゲートに接続された回路になっている。
【００３４】
回路５３１における後者の機能を有する部分の構成は、論理ゲート５０２の出力及び論理ゲート５０１の出力を入力とするＮＡＮＤ論理ゲート５０３と、センスアンプ回路へ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ５０４と、センスアンプ回路のＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ５０５とを有し、論理ゲート５０３の出力がトランジスタ５０４のゲートに接続され、論理ゲート５０３の出力がインバータ５１４を介してトランジスタ５０５のゲートに接続されたものになっている。
【００３５】
次に、ラッチ回路の構成について説明する。ラッチ回路群５１１の各ラッチ回路５４１〜５４３の構成は図２と全く同じであり、入力されるラッチ信号が異なるだけなので、ｎ段目用ラッチ回路としてφｎが入力される回路を説明する。センスアンプからの出力ＳＡ（図５ではＬ０）はトランスファートランジスタ１２１のＰｃｈトランジスタ、Ｎｃｈトランジスタのドレインに接続される。そのトランスファートランジスタ１２１のＮｃｈのゲートにはラッチパルスφｎが接続され、トランスファートランジスタ１２１のＰｃｈにはラッチパルスの反転パルスを入力するためにインバータ１１１を介して接続してある。また、ラッチパルスφｎはラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のＰｃｈのゲートに接続され、トランスファートランジスタ１２２のＮｃｈのゲートにはラッチパルスの反転パルスを生成するインバータ１１１を介して接続される。トランスファートランジスタ１２１のソースはラッチ部１０のインバータ１１２とラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のソースに接続される。また、インバータ１１２の出力はラッチ部１０のインバータ１１３に接続され、エンコーダ回路５１７に接続される。
【００３６】
また、ラッチされた信号をエンコードするエンコーダ回路５１７の詳細回路は省略するが、各ラッチされた信号から図７のように、ｎ＝８の場合は３ビットのデータビットを出力する真理値表を満たすようなエンコード機能を備えた回路になっている。
【００３７】
次に、図５の回路の動作について説明する。一例として、Ｔ１〜Ｔｎ−１の区間でＶＴ１セルの読み出しを行うものとする。先ず、Ｔ１の区間においてワード電圧を（ｎ／２）段階目に設定する信号φ（ｎ／２）が”Ｈ”であるため、センスアンプ５１３はワードレベルが（ｎ／２）段階目の時のセル読み出しを行う。図７の真理値表に示されるように、ＶＴ１セルは（ｎ／２）段階目のワードレベルでＯＮするため（図７の真理値表では、ｎ＝８の場合のため、４（＝ｎ／２）のワードレベルの時に該当）、センスアンプ出力Ｌ０は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力することとする。次に、Ｔ１の区間からＴ２の区間に遷移するときラッチ回路に入力されるφ（ｎ／２）信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ５１３の出力データを（ｎ／２）段目用ラッチ回路５４２がラッチし、エンコーダ回路に伝達される。また、Ｔ２からＴ７区間までラッチ信号φ（ｎ／２）は”Ｌ”であるため、ラッチデータＬ（ｎ／２）はＴ８区間まではずっと”Ｌ”が維持される。また、このＴ１の区間においては、φ１〜φ（ｎ／２−１）及びφ（ｎ／２＋１）〜φ（ｎ−１）信号が”Ｌ”であるため、ラッチ入力補正トランジスタ５０６，５０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００３８】
更に、Ｔ２の区間において、ワード電圧を１段階目に設定する信号φ１が”Ｈ”となるため、センスアンプ５１３はワードレベルが１段階目の時のデータを出力する。次に、Ｔ２の区間からＴ３の区間に遷移するとき、ラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ５１３の出力データをラッチ回路群５１１のなかの１段目用ラッチ回路５４１がラッチする。上述同様、ラッチデータＬ１は次回φ１信号の入力まで、ラッチ信号φ１は”Ｌ”であるため、ずっと維持される。また、このＴ２の区間においては、（ｎ／２）段階目ラッチ回路出力Ｌ２は”Ｌ”であり、φ１信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート５０２の出力は変化せず、ラッチ入力補正トランジスタ５０６，５０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００３９】
Ｔ２の区間と同様にして、Ｔ３からＴ（ｎ／２）の区間までは、Ｔ２と同様の動作でφｘ（ｘ＝２〜（ｎ／２−１））段目のワード電圧に応じたセンスアンプ出力Ｌｘを順次ラッチし保持する。また、この区間においては、ＮＡＮＤ論理ゲート５０２の出力は変化せず、ラッチ入力補正トランジスタ５０６，５０７は共にＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００４０】
次に、Ｔ（ｎ／２＋１）〜Ｔ（ｎ−１）区間までは、φｘ（ｘ＝（ｎ／２＋１）〜（ｎ−１））段目のワード電圧をｘ段階目に設定する信号φｘが”Ｈ”となるが、この場合、ラッチ入力補正トランジスタ及びセンスアンプ停止回路のトランジスタが動作する。具体的には、ＯＲゲート５０８がφｘの”Ｈ”信号により出力が”Ｌ”から”Ｈ”に変化し、次段のＮＡＮＤ論理ゲート５０１に伝達し、かつ、（ｎ／２）段階目ラッチ回路出力Ｌ（ｎ／２）は”Ｌ”であるため、Ｌ（ｎ／２）の反転信号である”Ｈ”が同じく論理ゲート５０１に入力され、結果的にＮＡＮＤ論理ゲート５０１の出力が”Ｈ”から”Ｌ”に変化する。そして、ラッチ入力信号補正トランジスタ５０７がＯＮし、ラッチ入力信号線Ｌ０が”Ｌ”に固定される。また、同時に、ＮＡＮＤゲート５０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止トランジスタ５０４，５０５がＯＦＦし、センスアンプ５１３の回路動作を停止させる。次に、このＴ（ｎ／２＋１）〜Ｔ（ｎ−１）の区間において、ラッチ入力信号補正トランジスタ５０７により”Ｌ”に固定されたラッチ入力信号Ｌ０はラッチ信号φｘが”Ｈ”の間、ｘ段目用ラッチ回路を介してエンコーダ回路５１７に伝達され、このエンコーダ回路５１７でエンコードされ、出力回路５１８に伝達される。
【００４１】
以上のような回路動作により、この動作例におけるセンスアンプの動作の停止期間はＴ１〜Ｔ（ｎ−１）の間でＴ（ｎ／２＋１）〜Ｔ（ｎ−１）の区間であり、ｎ値セル読み出しで要していたセンスアンプ動作（ｎ−１）回のうち（ｎ／２−１）回を停止させ、センスアンプ回路で消費される電力を低減することができる。本回路による具体的なセンスアンプ動作時間は、８値セルの場合４／７（５７．１％）、１６値セルの場合８／１５（５３．３％）にすることができ、センスアンプで消費される電力を大幅に削減することができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、センスアンプの消費電力が著しく低減される。例えば、従来の４値セルの読み出しでは、１段階目、２段階目及び３段階目の３つのワード電圧をセルに入力し、合計３回のセンスアンプ動作により読み出しを行うが、本発明では２回のセンスアンプ動作で４値セルを読み出すことができるため、４値セルの場合は、センスアンプ消費電力が２／３に削減される。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図２】本実施例のラッチ回路を示す回路図である。
【図３】本実施例の読み出し動作のタイミングチャート図である。
【図４】本実施例の読み出しの真理値表を示す。
【図５】本発明の第２実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図６】本実施例の読み出し動作のタイミングチャート図である。
【図７】本実施例の読み出しの真理値表を示す。
【図８】従来の多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図９】従来の回路の真理値表を示す。
【図１０】従来の回路の読み出し動作のタイミングチャート図である。
【符号の説明】
１１、５１１：ラッチ回路群
１２、５１２：セル
１３、５１３：センスアンプ
１７、５１７：エンコーダ回路
１８、５１８：出力回路
３１、５３１：停止補正回路
１２１，１２２：トランスファトランジスタ
１４１，１４２，１４３、５４１，５４２，５４３：ラッチ回路
３０１，３０２，３０３、５０１，５０２，５０３：ＮＡＮＤゲート
５０８，５０９：ＯＲ論理ゲート
【発明の属する技術分野】
本発明は多値記憶半導体記憶装置のワード電圧を２段階目→１段階目→３段階目又は４段階目→２段階目→６段階目→１段階目→３段階目→５段階目→７段階目というような階段状に変化させる半導体記憶装置の読み出し回路に関し、特に、センスアンプ動作時間を短縮することにより消費電力を削減させた多値記憶半導体記憶装置の読み出し回路に関する。
【０００２】
【従来の技術】
従来、多値記憶装置における読み出し方法は各段階夫々のワード電圧ごとに毎回センスアンプを動作させ、多値セルのしきい値電圧ＶＴに応じたＯＮ／ＯＦＦ出力を得る。そして、各段階のワード電圧での出力結果を夫々ラッチ回路でラッチし、更に、夫々のラッチ出力をエンコーダで論理演算してから出力回路にデータを転送する。
【０００３】
図８は、従来の読み出し回路の一例を示す回路図、図９はこの回路図の真理値表を示す図、図１０はその回路動作を示すタイミングチャート図である。読み出し回路７４０のセル７１２の出力はセンスアンプ７１３に入力され、センスアンプ７１３からラッチ回路群７１１に入力される。ラッチ回路群７１１は、１段目用乃至３段目用ラッチ回路７４２，７４１，７４３を有し、１段目のラッチ回路７４２及び３段目のラッチ回路７４３の出力Ｌ１，Ｌ３はエンコーダ回路７１７のＥＯＲ論理ゲート７１５に入力され、このＥＯＲ論理ゲート ７１５の出力が上位データＢ１として、また２段目用ラッチ回路７４１の出力Ｌ２が下位データＢ０として出力回路７１８に入力される。
【０００４】
次に、上述の従来の読み出し回路の動作について説明する。先ず、図１０のＴ１の区間において、ワード電圧を２段階目に設定する信号φ２が”Ｈ”であるため、センスアンプ７１３はワードレベルが２段階目の時のセル読み出しを行う。図９の真理値表に示されるように、ＶＴ１セルは２段階目のワードレベルでＯＮするため、センスアンプ出力は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力する。
【０００５】
次に、Ｔ１の区間からＴ２の区間に遷移するとき、ラッチ回路に入力されるφ２信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを２段目用ラッチ回路７４１がラッチし、エンコーダ回路７１７を介し、下位データＢ０として出力回路７１８に伝達する。つまり、この時点で、図９の真理値表の下位データを決定することになる。また、Ｔ２、Ｔ３区間までラッチ信号φ２は”Ｌ”であるため、ラッチデータＬ２はＴ４区間まではずっと”Ｌ”が維持される。
【０００６】
更に、Ｔ２の区間において、ワード電圧を１段階目に設定する信号φ１が”Ｈ”であるため、センスアンプ７１３はワードレベルが１段階目の時のデータを出力する。
【０００７】
次に、Ｔ２の区間からＴ３の区間に遷移するとき、ラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを１段目用ラッチ回路７４２がラッチする。上述と同様にして、Ｔ３、Ｔ４区間までラッチ信号φ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ５区間まではずっと維持される。
【０００８】
更に、Ｔ３の区間において、ワード電圧を３段階目に設定する信号φ３が”Ｈ”であるため、センスアンプ７１３はワードレベルが３段階目の時のデータを出力する。
【０００９】
次に、Ｔ３の区間からＴ４の区間に遷移するとき、ラッチ回路に入力されるφ３信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ７１３の出力データを３段目用ラッチ回路７４２がラッチする。上述と同様にして、Ｔ４、Ｔ５区間までラッチ信号φ３は”Ｌ”であるため、ラッチデータＬ３は次のＴ６区間まではずっと維持される。そして、３段目用ラッチ回路を介してエンコーダ回路に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。つまり、この時点で図９の真理値表の上位データが決定することになる。以上のような回路動作により、この動作例におけるセンスアンプ７１３は１つのセルを読み出す時に、各段階のワード電圧に対して、常に動作し続けている。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の回路は以下に示す欠点を有している。即ち、２段階目のセル読み出しの結果でＯＮするセルは、３段階目のワード電圧でもＯＮすることが明らかであり、また、２段階目のセル読み出しの結果でＯＦＦするセルは、１段階目のワード電圧でもＯＦＦすることが明らかだが、センスアンプ動作を常に行なって各ワード電圧でのセンスアンプ出力をラッチすることで、余分な電力を消費している。
【００１１】
なお、多値記憶半導体記憶装置の基本的な構成が特開平１−１９６７９１号公報に記載され、センスアンプの個数を減少させ、チップ面積の削減を図った多値メモリが特開平７−３７３９３号公報に記載され、データの読み出し速度の高速化を図った多値メモリが特開平１０−１１９８２号公報に記載され、微小な多値データの読み出しを行うことができる半導体記憶装置が特開平１１−１１０９７４号公報に記載されているが、これらの公報に記載された従来技術は、センスアンプの動作に基づく消費電力の低減を図ったものではない。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、センスアンプ動作停止手段及びラッチ入力補正手段を用い、余分なセンスアンプ動作を削減し、センスアンプ消費電力を低減することができる多値記憶半導体記憶装置の読み出し回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る多値記憶半導体記憶装置の読み出し回路は、１つのセルに対して第１段階、第２段階、・・・及び第ｍ（ｍ：自然数）段階からなる複数段階のワード電圧を、最初に第１段階、第２段階、・・・及び第ｍ段階の中の特定段階、次に前記特定段階以外の各段階について与えて各ワード電圧レベル別にラッチする多値記憶半導体記憶装置の読み出し回路において、セル読み出しを行うセンスアンプと、夫々前記ワード電圧の前記第１段階、第２段階、・・・及び第ｍ段階別に対応する第１の制御信号、第２の制御信号、・・・及び第ｍの制御信号に応答してラッチを行い且つ前記センスアンプに共通ノードにて共通に接続された複数のラッチ回路と、前記ラッチ回路の出力を２値変換するエンコーダ回路と、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より下位の段階の前記制御信号に応じて第１の出力信号を生成する第１の論理回路、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より上位の段階の前記制御信号に応じて第２の出力信号を生成する第２の論理回路、及び前記第１及び第２の出力信号に応答して第３の出力信号を生成する第３の論理回路を有する停止補正回路とを備え、前記第１の出力信号が活性化レベルにあるときに前記共通ノードに第１の電源電位を供給し、前記第２の出力信号が活性化レベルにあるときに前記共通ノードに第２の電源電位を供給し、前記第３の出力信号が活性化レベルにあるときに前記センスアンプの回路動作を停止させることを特徴とする。
【００１４】
例えば、１段目用ラッチ回路、２段目用ラッチ回路及び３段目用ラッチ回路の３個のラッチ回路を有する４値セルの場合は、２段目のセルの読み出しの結果でＯＮするセルは、２段目のワード電圧よりもセルしきい値が低く、２段目のワード電圧よりも高い３段目のワード電圧で読み出した時にＯＮすることが明らかであり、２段目のセルの読み出しの結果でＯＦＦするセルは２段目のワード電圧よりもセルしきい値が高く、２段目のワード電圧よりも低い１段目のワード電圧で読み出した時にＯＦＦすることが明らかであることから、本発明においては、この２条件が成立するセル読み出しの場合のみ、センスアンプ動作を停止させる。そして、このセンスアンプの停止期間にセンスアンプ出力が期待されていたデータをラッチ入力補正トランジスタから供給する。これにより、消費電力を低減することができる。
【００１５】
前記停止補正回路は、例えば、ワード電圧１段階目の読み出しを行う制御信号φ１が”Ｈ”になった時に、前記２段階目の読み出し結果が”ＯＦＦ”であれば、２段階目のワード電圧よりもセルしきい値が高く、結果が”ＯＦＦ”であると推定されるため、センスアンプ動作を停止し、ラッチ入力信号線に”ＯＦＦ”を示す”Ｈ”信号を与え、また、ワード電圧３段階目の読み出しを行う制御信号φ３が”Ｈ”になった時に、２段階目の読み出し結果が”ＯＮ”であれば、２段階目のワード電圧よりもセルしきい値が低く、結果が”ＯＮ”であると推定されるため、センスアンプ動作を停止し、ラッチ入力信号線に”ＯＮ”を示す”Ｌ”信号を与えるものである。
【００１６】
具体的には、前記ラッチ回路群は、１段目用、２段目用及び３段目用のラッチ回路を有し、前記特定段目用ラッチ回路は、２段目用ラッチ回路であり、前記停止補正回路は、前記特定段目用ラッチ回路の出力Ｌ２及び１段目用ワード電圧制御信号φ１が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して特定段目用ラッチ回路出力Ｌ２が入力され、他方の入力端に３段目用ワード電圧制御信号φ３が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されるように構成される。
【００１７】
この場合に、前記エンコーダ回路は、前記１段目用ラッチ回路の出力と前記３段目用ラッチ回路の出力とが入力されるＥＯＲ論理ゲートを有し、このＥＯＲ論理ゲートの出力を上位データＢ１として前記出力回路に出力し、前記２段目用ラッチ回路の出力をそのまま下位データＢ０として前記出力回路に出力するように構成することができる。
【００１８】
また、前記ラッチ回路群は１段目用ラッチ回路〜（ｎ−１）段目用ラッチ回路を有し、前記特定段用のラッチ回路は、（ｎ／２）段目用ラッチ回路であると共に、前記停止補正回路は、１段目ワード電圧制御信号φ１〜（ｎ／２−１）段目ワード電圧制御信号φ（ｎ／２−１）が入力される第１のＯＲ論理ゲートと、（ｎ／２＋１）段目ワード制御信号φ（ｎ／２＋１）〜（ｎ−１）段目ワード電圧制御信号φ（ｎ−１）が入力される第２のＯＲ論理ゲートと、前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）及び前記第１のＯＲ論理ゲートの出力が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）が入力され、他方の入力端に前記第２のＯＲ論理ゲートの出力が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されるように構成することができる。
【００１９】
更に、前記ラッチ回路は、前記センスアンプの出力がドレインに入力される第１のトランスファトランジスタと、前記第１のトランスファトランジスタのソースに接続された第４のインバータと、前記第１のトランスファトランジスタのＮｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｐｃｈトランジスタのゲートにラッチパルスφｎの第５インバータによる反転パルスを入力する手段と、第２のトランスファトランジスタと、この第２のトランスファトランジスタのＰｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｎｃｈトランジスタのゲートにラッチパルスの第５インバータによる反転パルスを入力する手段と、前記第４インバータの出力を第６インバータを介して前記第２トランスファトランジスタのドレインに入力し、前記第１トランスファトランジスタのソースと前記第２トランスファトランジスタのソースとを接続する手段と、を有し、前記第４インバータの出力を出力とするように構成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の第１実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。図１を参照すると、読み出し回路４０は、セル１２に流れる電流を増幅し、ＯＮセル、ＯＦＦセルを判定するセンスアンプ１３と、センスアンプ１３からの出力データをラッチするラッチ回路１４１、１４２、１４３からなるラッチ回路群１１と、ラッチされたデータを２値変換するエンコーダ回路１７と、エンコードされたデータを出力する出力回路１８と、２段目用ラッチ回路１４１の出力結果により１段階目又は３段階目のセンスアンプ回路の動作を停止させつつ、停止中のセンスアンプ出力が期待されていた信号をラッチ入力信号Ｌ０として与える回路３１とから構成される。
【００２１】
本回路３１は、ラッチ入力信号補正及びセンスアンプ回路停止の２つの機能を有する。回路３１における前者の機能を有する部分の構成は、２段目用ラッチ回路１４１の出力Ｌ２及び１段目用ワード電圧制御信号φ１が入力されたＮＡＮＤ論理ゲート３０２と、一方の入力端にインバータ３００を介して２段目用ラッチ回路出力Ｌ２が入力され、他方の入力端に３段階目ワード電圧制御信号φ３が入力されたＮＡＮＤ論理ゲート３０１と、ラッチ入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ３０６と、同じくラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ３０７とを有し、論理ゲート３０２の出力がトランジスタ３０６のゲートに接続され、論理ゲート３０１の出力がインバータ３１０を介してトランジスタ３０７のゲートに接続されたものになっている。
【００２２】
回路３１における後者の機能を有する部分の構成は、論理ゲート３０２の出力及び論理ゲート３０１の出力を入力とするＮＡＮＤ論理ゲート３０３と、センスアンプ回路１３へ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ３０４と、センスアンプ１３のＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ３０５とを有し、論理ゲート３０３の出力がトランジスタ３０４のゲートに接続され、論理ゲート３０３の出力がインバータ３１１を介してトランジスタ３０５のゲートに接続されたものになっている。
【００２３】
次に、ラッチ回路１４１、１４２、１４３の構成について図２を用いて詳細に説明する。ラッチ回路１４１、１４２、１４３の回路構成は全く同じで、入力されるラッチ信号が異なるだけなので、ｎ段目用ラッチ回路としてφｎが入力される回路について説明する。センスアンプ１３からの出力ＳＡ（図１ではＬ０）はトランスファートランジスタ１２１のＰｃｈトランジスタ、Ｎｃｈトランジスタのドレインに接続される。そのトランスファートランジスタ１２１のＮｃｈトランジスタのゲートにはラッチパルスφｎが入力され、トランスファートランジスタ１２１のＰｃｈトランジスタのゲートにはラッチパルスφｎのインバータ１１１による反転パルスが入力されている。また、ラッチパルスφｎは、ラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のＰｃｈトランジスタのゲートに入力され、また、ラッチパルスφｎは、インバータ１１１により反転されてトランスファートランジスタ１２２のＮｃｈトランジスタのゲートに入力される。トランスファートランジスタ１２１のソースは、ラッチ部１０のインバータ１１２とラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のソースに接続されている。また、インバータ１１２の出力はラッチ部１０のインバータ１１３に接続され、インバータ１１３の出力はトランスファートランジスタ１２２のドレインに接続されると共に、エンコーダ回路１７に接続される。
【００２４】
最後に、２値変換を行うエンコーダ回路１７の構成を説明する。図１の例では２段階目のラッチ回路１４１の出力信号Ｌ２はそのまま下位データＢ０とし、１段階目及び３段階目のラッチ回路１４２，１４３の出力信号Ｌ１，Ｌ３はＥＯＲ論理ゲート１５に入力され、このＥＯＲ論理ゲート１５において生成されるデータを上位データＢ１として出力する。即ち、エンコーダ回路１７はＬ１及びＬ３を入力とするＥＯＲ論理ゲート１５で構成され、ゲート１５の出力端は出力回路に接続され、Ｌ２信号はそのまま出力回路に接続される。
【００２５】
これにより、２段目用ラッチ回路出力Ｌ２の結果により、φ１又はφ３のセンスアンプ回路動作期間のうちどちらを停止できるかを論理ゲート３０１，３０２，３０３で判定し、トランジスタ３０４，３０５でセンスアンプ１３の回路動作を停止させ、同時に停止期間のラッチ入力信号をトランジスタ３０６，３０７で補正することで、センスアンプ１３の回路動作時間を削減しつつ、正常なラッチ入力信号をラッチ回路に伝達し、ラッチされた信号は、エンコーダ回路により２値変換を行い、出力回路にデータを伝達する構成になっている。
【００２６】
次に、図１の回路の動作について説明する。図３は主要信号のタイミングチャート図であり、図４は真理値表である。ここでは例としてＴ１〜Ｔ３の区間でしきい値ＶＴ１のセルの読み出し、Ｔ４〜Ｔ６の区間でしきい値ＶＴ２のセルの読み出しを行うこととする。先ず、Ｔ１の区間においてワード電圧を２段階目に設定する信号φ２が”Ｈ”であるため、センスアンプ１３はワードレベルが２段階目の時のセル読み出しを行う。図４の真理値表に示されるように、ＶＴ１セルは２段階目のワードレベルでＯＮするため、センスアンプ１３の出力は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力する。次に、Ｔ１の区間からＴ２の区間に遷移するとき、ラッチ回路１４１に入力されるφ２信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ１３の出力データを２段目用ラッチ回路１４１がラッチし、エンコーダ回路１７を介し、下位データＢ０として出力回路１８に伝達する。つまり、この時点で図４の真理値表の下位データは決定することになる。また、Ｔ２、Ｔ３区間までラッチ信号φ２は”Ｌ”であるためラッチデータＬ２はＴ４区間まではずっと”Ｌ”が維持される。また、このＴ１の区間においては、φ１及びφ３の信号が”Ｌ”であるため、ラッチ入力補正トランジスタ３０６，３０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ３０４，３０５はＯＮのままであり、動作しない。
【００２７】
更に、Ｔ２の区間においてワード電圧を１段階目に設定する信号φ１が”Ｈ”であるため、センスアンプ１３はワードレベルが１段階目の時のデータを出力する。次に、Ｔ２の区間からＴ３の区間に遷移するときラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ１３の出力データを１段目用ラッチ回路１４２がラッチする。上述と同様にして、Ｔ３、Ｔ４区間までラッチ信号φ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ５区間まではずっと維持される。また、このＴ２の区間においては、２段階目ラッチ回路１４１の出力Ｌ２は”Ｌ”であり、φ１信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート３０２の出力は変化せず、ラッチ入力補正トランジスタ３０６，３０７はいずれもＯＦＦのまま動作しない。また、センスアンプ停止トランジスタ３０４，３０５はＯＮのままであり、動作しない。
【００２８】
次に、Ｔ３の区間においてワード電圧を３段階目に設定する信号φ３が”Ｈ”となるが、この場合、ラッチ入力補正トランジスタ３０６，３０７及びセンスアンプ停止トランジスタ３０４，３０５は動作する。具体的には、２段階目ラッチ回路出力Ｌ２は”Ｌ”であるため、Ｌ２の反転信号が入力されるＮＡＮＤ論理ゲート３０１の出力が”Ｈ”から”Ｌ”に変化し、ラッチ入力信号補正トランジスタ３０７がＯＮし、ラッチ入力信号線Ｌ０が”Ｌ”に固定される。また、同時に、ＮＡＮＤゲート３０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止回路のトランジスタ３０４，３０５がＯＦＦしセンスアンプ１３の回路動作を停止させる。次に、このＴ３の区間において、ラッチ入力信号補正トランジスタ３０７により”Ｌ”に固定されたラッチ入力信号Ｌ０はラッチ信号φ３が”Ｈ”の間、３段目用ラッチ回路を介してラッチデータＬ３としてエンコーダ回路に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。つまり、この時点で図２の真理値表の上位データＢ１が決定することになる。
【００２９】
次に、Ｔ４の区間においてＴ１の区間と同様にセンスアンプ１３はワードレベルが２段階目の時のデータ、読み出しセルが”ＯＦＦ”を示す”Ｈ”を出力する。次に、Ｔ４の区間からＴ５の区間に遷移するとき、Ｔ１の区間と同様に２段目用ラッチ回路１４１がラッチし、エンコーダ回路を介し、下位データＢ０として出力回路１８に伝達され、次のＴ７区間まではずっと”Ｈ”が維持される。また、このＴ４の区間においては、φ１及びφ３信号が”Ｌ”であるため、ラッチ入力補正トランジスタ３０６，３０７は共にＯＦＦし、センスアンプ停止トランジスタ３０４，３０５はＯＮとなり、動作しない。
【００３０】
更に、Ｔ５の区間においてワード電圧を１段階目に設定する信号φ１が”Ｈ”となるが、この場合、ラッチ入力補正トランジスタおよびセンスアンプ停止回路は動作する。具体的には、２段階目ラッチ回路出力Ｌ２は”Ｈ”であるため、この信号が入力されるＮＡＮＤ論理ゲート３０２の出力が”Ｈ”から”Ｌ”に変化し、ラッチ入力信号補正トランジスタ３０６がＯＮし、ラッチ入力信号線Ｌ０が”Ｈ”に固定される。また、同時に、ＮＡＮＤゲート３０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止回路トランジスタ３０４，３０５がＯＦＦし、センスアンプ回路動作を停止させる。次に、Ｔ５の区間からＴ６の区間に遷移するときＴ２区間と同様にラッチ入力信号補正トランジスタ３０６により”Ｈ”に固定されたラッチ入力信号Ｌ０は１段目用ラッチ回路１４２がラッチする。上述同様、Ｔ６、Ｔ７区間までφ１は”Ｌ”であるため、ラッチデータＬ１は次のＴ８区間まではずっと維持される
更に、Ｔ６の区間においてワード電圧を３段階目に設定する信号φ３が”Ｈ”であるため、センスアンプ１３はワードレベルが３段階目の時のデータを出力する。次に、３段目用ラッチ回路１４３を介してエンコーダ回路１７に伝達され、ＥＯＲ論理ゲート１５により１段目用ラッチ出力Ｌ１と演算され、上位データＢ１が決定され、出力回路に伝達される。また、このＴ６の区間においては、２段階目ラッチ回路１４１の出力Ｌ２は”Ｈ”であり、φ３信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート３０１の出力は変化せず、ラッチ入力補正トランジスタ３０６，３０７及びセンスアンプ停止トランジスタ３０４，３０５は動作しない。
【００３１】
以上のような回路動作により、この動作例におけるセンスアンプ動作の停止期間は図３のタイミングチャートに示すようにＴ１〜Ｔ３の間ではＴ３、Ｔ４〜Ｔ６の間ではＴ５であり、４値セル読み出しで必要とするセンスアンプ動作３回のうち１回を停止させ、センスアンプ回路で消費される電力を２／３に低減することができる。
【００３２】
次に、本発明の第２実施例に係る半導体記憶装置について説明する。図５は本第２実施例の半導体記憶装置を示す回路図、図６は図５のタイミングチャート図、図７は読み出し真理値表である。なお、図７は一例としてｎ＝８の場合を示している。図５を参照すると、読み出し回路５４０はセル５１２に流れる電流を増幅しＯＮセル、ＯＦＦセルを判定するセンスアンプ５１３と、センスアンプ５１３からの出力データをラッチするラッチ回路群５１１と、ラッチされたデータをエンコードするエンコーダ回路５１７と、エンコードされたデータを出力する出力回路５１８と、（ｎ／２）段目用ラッチ回路の出力結果により１〜（ｎ／２−１）段階目又は（ｎ／２＋１）〜（ｎ−１）段階目のセンスアンプ回路動作を停止させつつ、停止中のセンスアンプ出力が期待されていた信号をラッチ入力信号として与える回路５３１から構成される。
【００３３】
本回路５３１は、ラッチ入力信号補正及びセンスアンプ回路停止の２つ役割を持つ回路で構成される。回路５３１における前者の機能を有する部分の構成は、１〜（ｎ／２−１）段階目ワード電圧制御信号φ１〜φ（ｎ／２−１）がＯＲ論理ゲート５０９に入力され、この論理ゲート５０９の出力と（ｎ／２）段目用ラッチ回路５４２の出力Ｌ（ｎ／２）とが入力されたＮＡＮＤ論理ゲート５０２と、（ｎ／２＋１）〜（ｎ−１）段階目ワード電圧制御信号φ（ｎ／２＋１）〜φ（ｎ−１）がＯＲ論理ゲート５０８に入力され、論理ゲート５０８の出力と（ｎ／２）段目用ラッチ回路出力Ｌ（ｎ／２）からインバータ５００を介して入力された信号が入力されたＮＡＮＤ論理ゲート５０１と、ラッチ入力線Ｌ０をドレインとしソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ５０６と、同じくラッチ入力線Ｌ０をドレインとしソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ５０７と、を有し、論理ゲート５０２の出力がトランジスタ５０６のゲートに接続され、論理ゲート５０１の出力がインバータ５１０を介してトランジスタ５０７のゲートに接続された回路になっている。
【００３４】
回路５３１における後者の機能を有する部分の構成は、論理ゲート５０２の出力及び論理ゲート５０１の出力を入力とするＮＡＮＤ論理ゲート５０３と、センスアンプ回路へ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとしたＰ−ｃｈトランジスタ５０４と、センスアンプ回路のＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとしたＮ−ｃｈトランジスタ５０５とを有し、論理ゲート５０３の出力がトランジスタ５０４のゲートに接続され、論理ゲート５０３の出力がインバータ５１４を介してトランジスタ５０５のゲートに接続されたものになっている。
【００３５】
次に、ラッチ回路の構成について説明する。ラッチ回路群５１１の各ラッチ回路５４１〜５４３の構成は図２と全く同じであり、入力されるラッチ信号が異なるだけなので、ｎ段目用ラッチ回路としてφｎが入力される回路を説明する。センスアンプからの出力ＳＡ（図５ではＬ０）はトランスファートランジスタ１２１のＰｃｈトランジスタ、Ｎｃｈトランジスタのドレインに接続される。そのトランスファートランジスタ１２１のＮｃｈのゲートにはラッチパルスφｎが接続され、トランスファートランジスタ１２１のＰｃｈにはラッチパルスの反転パルスを入力するためにインバータ１１１を介して接続してある。また、ラッチパルスφｎはラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のＰｃｈのゲートに接続され、トランスファートランジスタ１２２のＮｃｈのゲートにはラッチパルスの反転パルスを生成するインバータ１１１を介して接続される。トランスファートランジスタ１２１のソースはラッチ部１０のインバータ１１２とラッチ部１０の開閉を目的とするトランスファートランジスタ１２２のソースに接続される。また、インバータ１１２の出力はラッチ部１０のインバータ１１３に接続され、エンコーダ回路５１７に接続される。
【００３６】
また、ラッチされた信号をエンコードするエンコーダ回路５１７の詳細回路は省略するが、各ラッチされた信号から図７のように、ｎ＝８の場合は３ビットのデータビットを出力する真理値表を満たすようなエンコード機能を備えた回路になっている。
【００３７】
次に、図５の回路の動作について説明する。一例として、Ｔ１〜Ｔｎ−１の区間でＶＴ１セルの読み出しを行うものとする。先ず、Ｔ１の区間においてワード電圧を（ｎ／２）段階目に設定する信号φ（ｎ／２）が”Ｈ”であるため、センスアンプ５１３はワードレベルが（ｎ／２）段階目の時のセル読み出しを行う。図７の真理値表に示されるように、ＶＴ１セルは（ｎ／２）段階目のワードレベルでＯＮするため（図７の真理値表では、ｎ＝８の場合のため、４（＝ｎ／２）のワードレベルの時に該当）、センスアンプ出力Ｌ０は読み出しセルが”ＯＮ”したことを示す”Ｌ”データを出力することとする。次に、Ｔ１の区間からＴ２の区間に遷移するときラッチ回路に入力されるφ（ｎ／２）信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ５１３の出力データを（ｎ／２）段目用ラッチ回路５４２がラッチし、エンコーダ回路に伝達される。また、Ｔ２からＴ７区間までラッチ信号φ（ｎ／２）は”Ｌ”であるため、ラッチデータＬ（ｎ／２）はＴ８区間まではずっと”Ｌ”が維持される。また、このＴ１の区間においては、φ１〜φ（ｎ／２−１）及びφ（ｎ／２＋１）〜φ（ｎ−１）信号が”Ｌ”であるため、ラッチ入力補正トランジスタ５０６，５０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００３８】
更に、Ｔ２の区間において、ワード電圧を１段階目に設定する信号φ１が”Ｈ”となるため、センスアンプ５１３はワードレベルが１段階目の時のデータを出力する。次に、Ｔ２の区間からＴ３の区間に遷移するとき、ラッチ回路に入力されるφ１信号が”Ｈ”から”Ｌ”に変化するため、センスアンプ５１３の出力データをラッチ回路群５１１のなかの１段目用ラッチ回路５４１がラッチする。上述同様、ラッチデータＬ１は次回φ１信号の入力まで、ラッチ信号φ１は”Ｌ”であるため、ずっと維持される。また、このＴ２の区間においては、（ｎ／２）段階目ラッチ回路出力Ｌ２は”Ｌ”であり、φ１信号が”Ｌ”から”Ｈ”に変化したが、ＮＡＮＤ論理ゲート５０２の出力は変化せず、ラッチ入力補正トランジスタ５０６，５０７はいずれもＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００３９】
Ｔ２の区間と同様にして、Ｔ３からＴ（ｎ／２）の区間までは、Ｔ２と同様の動作でφｘ（ｘ＝２〜（ｎ／２−１））段目のワード電圧に応じたセンスアンプ出力Ｌｘを順次ラッチし保持する。また、この区間においては、ＮＡＮＤ論理ゲート５０２の出力は変化せず、ラッチ入力補正トランジスタ５０６，５０７は共にＯＦＦで動作しない。また、センスアンプ停止トランジスタ５０４，５０５はＯＮのままであり、動作しない。
【００４０】
次に、Ｔ（ｎ／２＋１）〜Ｔ（ｎ−１）区間までは、φｘ（ｘ＝（ｎ／２＋１）〜（ｎ−１））段目のワード電圧をｘ段階目に設定する信号φｘが”Ｈ”となるが、この場合、ラッチ入力補正トランジスタ及びセンスアンプ停止回路のトランジスタが動作する。具体的には、ＯＲゲート５０８がφｘの”Ｈ”信号により出力が”Ｌ”から”Ｈ”に変化し、次段のＮＡＮＤ論理ゲート５０１に伝達し、かつ、（ｎ／２）段階目ラッチ回路出力Ｌ（ｎ／２）は”Ｌ”であるため、Ｌ（ｎ／２）の反転信号である”Ｈ”が同じく論理ゲート５０１に入力され、結果的にＮＡＮＤ論理ゲート５０１の出力が”Ｈ”から”Ｌ”に変化する。そして、ラッチ入力信号補正トランジスタ５０７がＯＮし、ラッチ入力信号線Ｌ０が”Ｌ”に固定される。また、同時に、ＮＡＮＤゲート５０３の出力も”Ｌ”から”Ｈ”に変化し、センスアンプ停止トランジスタ５０４，５０５がＯＦＦし、センスアンプ５１３の回路動作を停止させる。次に、このＴ（ｎ／２＋１）〜Ｔ（ｎ−１）の区間において、ラッチ入力信号補正トランジスタ５０７により”Ｌ”に固定されたラッチ入力信号Ｌ０はラッチ信号φｘが”Ｈ”の間、ｘ段目用ラッチ回路を介してエンコーダ回路５１７に伝達され、このエンコーダ回路５１７でエンコードされ、出力回路５１８に伝達される。
【００４１】
以上のような回路動作により、この動作例におけるセンスアンプの動作の停止期間はＴ１〜Ｔ（ｎ−１）の間でＴ（ｎ／２＋１）〜Ｔ（ｎ−１）の区間であり、ｎ値セル読み出しで要していたセンスアンプ動作（ｎ−１）回のうち（ｎ／２−１）回を停止させ、センスアンプ回路で消費される電力を低減することができる。本回路による具体的なセンスアンプ動作時間は、８値セルの場合４／７（５７．１％）、１６値セルの場合８／１５（５３．３％）にすることができ、センスアンプで消費される電力を大幅に削減することができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、センスアンプの消費電力が著しく低減される。例えば、従来の４値セルの読み出しでは、１段階目、２段階目及び３段階目の３つのワード電圧をセルに入力し、合計３回のセンスアンプ動作により読み出しを行うが、本発明では２回のセンスアンプ動作で４値セルを読み出すことができるため、４値セルの場合は、センスアンプ消費電力が２／３に削減される。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図２】本実施例のラッチ回路を示す回路図である。
【図３】本実施例の読み出し動作のタイミングチャート図である。
【図４】本実施例の読み出しの真理値表を示す。
【図５】本発明の第２実施例に係る多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図６】本実施例の読み出し動作のタイミングチャート図である。
【図７】本実施例の読み出しの真理値表を示す。
【図８】従来の多値記憶半導体記憶装置の読み出し回路を示す回路図である。
【図９】従来の回路の真理値表を示す。
【図１０】従来の回路の読み出し動作のタイミングチャート図である。
【符号の説明】
１１、５１１：ラッチ回路群
１２、５１２：セル
１３、５１３：センスアンプ
１７、５１７：エンコーダ回路
１８、５１８：出力回路
３１、５３１：停止補正回路
１２１，１２２：トランスファトランジスタ
１４１，１４２，１４３、５４１，５４２，５４３：ラッチ回路
３０１，３０２，３０３、５０１，５０２，５０３：ＮＡＮＤゲート
５０８，５０９：ＯＲ論理ゲート
Claims (6)
- １つのセルに対して第１段階、第２段階、・・・及び第ｍ（ｍ：自然数）段階からなる複数段階のワード電圧を、最初に第１段階、第２段階、・・・及び第ｍ段階の中の特定段階、次に前記特定段階以外の各段階について与えて各ワード電圧レベル別にラッチする多値記憶半導体記憶装置の読み出し回路において、セル読み出しを行うセンスアンプと、夫々前記ワード電圧の前記第１段階、第２段階、・・・及び第ｍ段階別に対応する第１の制御信号、第２の制御信号、・・・及び第ｍの制御信号に応答してラッチを行い且つ前記センスアンプに共通ノードにて共通に接続された複数のラッチ回路と、前記ラッチ回路の出力を２値変換するエンコーダ回路と、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より下位の段階の前記制御信号に応じて第１の出力信号を生成する第１の論理回路、前記特定段階にてラッチされたラッチ回路の出力及びその特定段階より上位の段階の前記制御信号に応じて第２の出力信号を生成する第２の論理回路、及び前記第１及び第２の出力信号に応答して第３の出力信号を生成する第３の論理回路を有する停止補正回路とを備え、前記第１の出力信号が活性化レベルにあるときに前記共通ノードに第１の電源電位を供給し、前記第２の出力信号が活性化レベルにあるときに前記共通ノードに第２の電源電位を供給し、前記第３の出力信号が活性化レベルにあるときに前記センスアンプの回路動作を停止させることを特徴とする多値記憶半導体記憶装置の読み出し回路。
- 前記停止補正回路は、ワード電圧１段階目の読み出しを行う制御信号φ１が"Ｈ"になった時に、前記特定段目の読み出し結果が"ＯＦＦ"であれば、センスアンプ動作を停止し、ラッチ入力信号線に"ＯＦＦ"を示す"Ｈ"信号を与え、また、ワード電圧最高段目の読み出しを行う制御信号φ３が"Ｈ"になった時に、前記特定段目の読み出し結果が"ＯＮ"であれば、センスアンプ動作を停止し、ラッチ入力信号線に"ＯＮ"を示す"Ｌ"信号を与えるものであることを特徴とする請求項１に記載の多値記憶半導体記憶装置の読み出し回路。
- 前記ラッチ回路群は、１段目用、２段目用及び３段目用のラッチ回路を有し、前記特定段目用ラッチ回路は、２段目用ラッチ回路であり、前記停止補正回路は、前記特定段目用ラッチ回路の出力Ｌ２及び１段目用ワード電圧制御信号φ１が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して特定段目用ラッチ回路出力Ｌ２が入力され、他方の入力端に３段目用ワード電圧制御信号φ３が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されたことを特徴とする請求項１又は２に記載の多値記憶半導体記憶装置の読み出し回路。
- 前記エンコーダ回路は、前記１段目用ラッチ回路の出力と前記３段目用ラッチ回路の出力とが入力されるＥＯＲ論理ゲートを有し、このＥＯＲ論理ゲートの出力を上位データＢ１として前記出力回路に出力し、前記２段目用ラッチ回路の出力をそのまま下位データＢ０として前記出力回路に出力することを特徴とする請求項３に記載の多値記憶半導体記憶装置の読み出し回路。
- 前記ラッチ回路群は１段目用ラッチ回路〜（ｎ−１）段目用ラッチ回路を有し、前記特定段用のラッチ回路は、（ｎ／２）段目用ラッチ回路であると共に、前記停止補正回路は、１段目ワード電圧制御信号φ１〜（ｎ／２−１）段目ワード電圧制御信号φ（ｎ／２−１）が入力される第１のＯＲ論理ゲートと、（ｎ／２＋１）段目ワード制御信号φ（ｎ／２＋１）〜（ｎ−１）段目ワード電圧制御信号φ（ｎ−１）が入力される第２のＯＲ論理ゲートと、前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）及び前記第１のＯＲ論理ゲートの出力が入力された第１ＮＡＮＤ論理ゲートと、一方の入力端に第１インバータを介して前記（ｎ／２）段目用ラッチ回路の出力Ｌ（ｎ／２）が入力され、他方の入力端に前記第２のＯＲ論理ゲートの出力が入力された第２ＮＡＮＤ論理ゲートと、ラッチ回路群の入力線Ｌ０をドレインとし、ソースをＶＣＣレベルとする第１Ｐｃｈトランジスタと、前記ラッチ入力線Ｌ０をドレインとし、ソースをＧＮＤレベルとする第１Ｎｃｈトランジスタと、前記第１ＮＡＮＤ論理ゲートの出力及び前記第２ＮＡＮＤ論理ゲートの出力を入力とする第３ＮＡＮＤ論理ゲートと、前記センスアンプへ供給するＶＣＣ側電源配線ＶＳをドレインとし、ソースをＶＣＣレベルとした第２Ｐｃｈトランジスタと、センスアンプのＧＮＤ側電源配線ＧＳをドレインとし、ソースをＧＮＤレベルとした第２Ｎｃｈトランジスタとを有し、前記第３ＮＡＮＤ論理ゲートの出力が前記第２Ｐｃｈトランジスタのゲートに接続され、前記第３ＮＡＮＤ論理ゲートの出力が第２インバータを介して第２Ｎｃｈトランジスタのゲートに接続され、前記第１ＮＡＮＤ論理ゲートの出力が前記第１Ｐｃｈトランジスタのゲートに接続され、前記第２ＮＡＮＤ論理ゲートの出力が第３インバータを介して前記第１Ｎｃｈトランジスタのゲートに接続されたことを特徴とする請求項２に記載の多値記憶半導体記憶装置の読み出し回路。
- 前記ラッチ回路は、前記センスアンプの出力がドレインに入力される第１のトランスファトランジスタと、前記第１のトランスファトランジスタのソースに接続された第４のインバータと、前記第１のトランスファトランジスタのＮｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｐｃｈトランジスタのゲートにラッチパルスφｎの第５インバータによる反転パルスを入力する手段と、第２のトランスファトランジスタと、この第２のトランスファトランジスタのＰｃｈトランジスタのゲートにラッチパルスφｎを入力し、Ｎｃｈトランジスタのゲートにラッチパルスの第５インバータによる反転パルスを入力する手段と、前記第４インバータの出力を第６インバータを介して前記第２トランスファトランジスタのドレインに入力し、前記第１トランスファトランジスタのソースと前記第２トランスファトランジスタのソースとを接続する手段と、を有し、前記第４インバータの出力を出力とする請求項１乃至５のいずれか１項に記載の多値記憶半導体装置の読み出し回路。
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