KR100883138B1 - 입력블록을 구비하는 반도체메모리소자 - Google Patents

입력블록을 구비하는 반도체메모리소자 Download PDF

Info

Publication number
KR100883138B1
KR100883138B1 KR1020070063715A KR20070063715A KR100883138B1 KR 100883138 B1 KR100883138 B1 KR 100883138B1 KR 1020070063715 A KR1020070063715 A KR 1020070063715A KR 20070063715 A KR20070063715 A KR 20070063715A KR 100883138 B1 KR100883138 B1 KR 100883138B1
Authority
KR
South Korea
Prior art keywords
voltage
signal
internal
output
level
Prior art date
Application number
KR1020070063715A
Other languages
English (en)
Other versions
KR20080114302A (ko
Inventor
강길옥
한우승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070063715A priority Critical patent/KR100883138B1/ko
Publication of KR20080114302A publication Critical patent/KR20080114302A/ko
Application granted granted Critical
Publication of KR100883138B1 publication Critical patent/KR100883138B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Abstract

본 발명은 적은 구동전류를 갖는 입력블록을 구비하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부전압보다 낮은 전압 레벨을 갖는 내부전압과 접지전압으로 스윙하는 구동신호를 생성하기 위한 버퍼구동 제어수단; 상기 구동신호에 응답하여 기준전압에 대한 외부신호의 레벨을 감지하여 내부신호로 출력하기 위한 버퍼수단; 및 상기 내부신호에 대응되는 동작을 수행하는 내부회로를 구비하는 반도체메모리소자를 제공한다.
Figure R1020070063715
버퍼, 전류소모, 레벨 쉬프팅, 내부전압, 스윙폭

Description

입력블록을 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH INPUT BLOCK}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 도 1에 도시된 어드레스 버퍼부의 내부 회로도.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 구성도.
도 4는 도 3에 도시된 레벨 쉬프팅부의 내부 회로도.
도 5A는 본 발명 및 종래기술에 따른 반도체메모리소자가 구동신호의 레벨에 따라 갖는 입력신호와 출력신호를 도시한 시뮬레이션 파형도.
도 5B는 본 발명과 종래기술에 따른 버퍼부가 갖는 전류소모량을 비교 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : 버퍼구동 제어부
140 : 레벨 쉬프팅부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 구동전류를 갖는 입력블록을 포함하는 반도체메모리소자에 관한 것이다.
일반적으로, 동기식 반도체메모리소자(Synchronous Semiconductor Memory Device)는 외부에서 입력되는 클럭, 어드레스, 커맨드, 및 데이터를 기반으로 주어진 규칙에 따라 신호처리를 하여, 메모리셀 어레이에 데이터를 저장하거나 저장된 데이터를 읽을 수 있도록 하는 메모리 장치이다.
이렇게, 외부로부터 동기식 메모리 장치에 인가되는 클럭, 어드레스, 커맨드, 데이터를 메모리소자 내부에서 사용하기 위해 신호특성을 변환하여야 하는데, 이러한 변환을 위한 회로구성 요소를 입력 버퍼(input buffer)라고 한다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 구동신호(EN)를 출력하기 위한 버퍼구동 제어부(10)와, 구동신호(EN)에 응답하여 복수의 어드레스(ADD<0:N-1>)와 기준전압(VREF)을 인가받아 복수의 내부어드레스(INT_ADD<0:N-1>)로 출력하기 위한 어드레스 버퍼부(20)와, 구동신호(EN)에 응답하여 복수의 커맨드(CMD<0:M-1>)와 기준전압(VREF)을 인가받아 복수의 내부커맨드(INT_CMD<0:M-1>)로 출력하기 위한 커맨드 버퍼부(30)와, 구동신호(EN)에 응답하여 복수의 데이터(DQ<0:K-1>)와 기준전압(VREF)을 인가받아 복수의 내부데이터(INT_DQ<0:K-1>)로 출력하기 위한 데이터 버퍼부(40)와, 내부어드레스(INT_ADD<0:N-1>)와 내부커맨 드(INT_CMD<0:M-1>)와 내부데이터(INT_DQ<0:K-1>)를 입력받아 이에 대응되는 구동을 수행하는 내부회로(50)를 구비한다.
다음에서는 종래기술에 따른 입력블록의 구동을 간략히 살펴보도록 한다.
먼저, 버퍼구동 제어부(10)는 구동신호(EN)를 논리레벨 'H', 펄스 형태로 활성화한다. 이어, 어드레스 버퍼부(20)는 구동신호(EN)의 활성화에 응답하여, 기준전압(VREF)에 대한 복수의 어드레스(ADD<0:N-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부어드레스(INT_ADD<0:N-1>)로 출력한다. 그리고 커맨드 버퍼부(30)는 구동신호(EN)의 활성화에 응답하여 기준전압(VREF)에 대한 복수의 커맨드(CMD<0:M-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부커맨드(INT_CMD<0:M-1>)로 출력한다. 데이터 버퍼부(40)는 구동신호(EN)의 활성화에 응답하여 기준전압(VREF)에 대한 복수의 데이터(DQ<0:K-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부데이터(INT_DQ<0:K-1>)로 출력한다.
이후, 내부회로(50)는 이러한 복수의 내부어드레스(INT_ADD<0:N-1>), 내부커맨드(INT_CMD<0:M-1>), 및 내부데이터(INT_DQ<0:K-1>)를 인가받아, 이에 따른 구동을 수행한다.
참고적으로, 어드레스 버퍼부(20)와 커맨드 버퍼부(30)와 데이터 버퍼부(40)는 동일한 회로적 구현을 가지므로, 어드레스 버퍼부(20)에서 한 비트의 어드레스를 인가받는 경우를 예시로서 회로구현 및 구동을 살펴보도록 한다.
도 2는 도 1에 도시된 어드레스 버퍼부(20)의 내부 회로도이다.
도 2를 참조하면, 어드레스 버퍼부(20)는 구동신호(EN)를 게이트 입력으로 가지며 노드 N1과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 기준전압(VREF)을 게이트 입력으로 가지며 출력노드와 노드 N1 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 입력신호(IN)를 게이트 입력으로 가지며 노드 N1에 자신의 소스단이 접속된 NMOS트랜지스터(NM3)와, NMOS트랜지스터(NM3)의 소스단에 자신의 게이트단과 드레인단이 접속되고, 소스단은 외부전압(VDD)의 공급단에 접속된 PMOS트랜지스터(PM2)와, NMOS트랜지스터(NM3)의 드레인단에 자신의 게이트단이 접속되고 외부전압(VDD)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)를 포함하여, 출력노드에 걸린 전압을 출력신호(OUT)로 출력한다.
여기서, 입력신호(IN)는 어드레스 버퍼부(20)의 경우 해당 어드레스이며, 출력신호(OUT)는 내부어드레스(INT_ADD<0:N-1>)이다. 또한, 커맨드 버퍼부(30)인 경우에 입력신호(IN)는 해당 커맨드이며, 출력신호(OUT)는 내부커맨드(INT_CMD<0:M-1>)이다. 또한, 데이터 버퍼부(40)인 경우에 입력신호(IN)는 해당 데이터이며, 출력신호(OUT)는 내부데이터(INT_DQ<0:K-1>)이다.
참고적으로, 기준전압(VREF)은 JEDEC 스펙에서 규정된 바와같이, 외부전압(VDD)의 절반 레벨, 즉 1/2 VDD를 갖는다. 또한, 입력신호(IN)는 논리레벨 'H' 및 'L'를 표현할 때, 기준전압(VREF) ±0.15V, 즉 VREF + 0.15V, VREF - 0.15V를 갖는다.
한편, 도 2에 도시된 어드레스 버퍼부(20)의 구동을 간략히 살펴보도록 한 다.
먼저, 입력신호(IN)가 논리레벨 'H'로서, 기준전압(VREF)보다 높은 레벨을 갖는 경우를 살펴본다.
구동신호(EN)가 논리레벨 'H'를 가지면, NMOS트랜지스터(NM1)가 액티브되어 구동에 필요로되는 전류를 공급한다. 이어, 입력신호(IN)가 기준전압(VREF)보다 높은 레벨을 가지므로, NMOS트랜지스터 NM2가 NM3보다 적게 턴온된다. 따라서, 출력노드가 논리레벨 'H'에 대응되는 전압레벨을 가져, 출력신호(OUT)는 외부전압(VDD)의 레벨을 갖는다.
한편, 입력신호(IN)가 논리레벨 L로서, 기준전압(VREF)보다 낮은 레벨을 갖는 경우를 살펴본다.
구동신호(EN)가 논리레벨 'H'를 가지면, NMOS트랜지스터(NM1)가 액티브되어 구동에 필요로되는 전류를 공급한다. 이어, 입력신호(IN)가 기준전압(VREF)보다 높은 레벨을 가지므로, NMOS트랜지스터 NM2가 NM3보다 많이 턴온된다. 따라서, 출력노드가 논리레벨 'L'에 대응되는 전압레벨을 가져, 출력신호(OUT)는 접지전압(VSS)의 레벨을 갖는다.
그러므로, 어드레스 버퍼부(20)는 입력신호(IN)가 기준전압(VREF)보다 높은 레벨을 갖는 경우에는, 내부어드레스(INT_ADD<0:N-1>)로 논리레벨 'H'에 대응되는 외부전압(VDD) 레벨을 출력한다. 또한, 입력신호(IN)가 기준전압(VREF)보다 낮은 레벨을 갖는 경우에는, 내부어드레스(INT_ADD<0:N-1>)로 논리레벨 'L'에 대응되는 접지전압(VSS) 레벨을 출력한다. 다시 언급하면, 어드레스 버퍼부(20)는 기준전 압(VREF)보다 0.15V 작거나 낮은 전압레벨로 스윙하는 어드레스(ADD<0:N-1>)를, 외부전압(VDD)과 접지전압(VSS)으로 보다 큰 스윙폭을 갖는 내부어드레스(INT_ADD<0:N-1>)로 출력한다.
한편, 앞서 언급한 바와 같이 작은 스윙폭을 갖는 소신호를, 큰 스윙폭을 갖는 대신호로 변환하는 버퍼부(20, 30, 40)의 구동을 위해서는, 구동신호(EN)가 활성화되어야 한다. 이러한, 구동신호(EN)는 외부전압(VDD)과 접지전압(VSS)으로 스윙하는 신호로서, JEDEC 스펙에서는 1.8-0.1V, 1.8+0.1V 즉, 1.7V~1.9V까지 허용하고 있다.
이와 같이, 1.9V와 0V사이에서 스윙하는 구동신호(EN)를 사용하는 경우, 어드레스 버퍼부(20), 커맨드 버퍼부(30), 및 데이터 버퍼부(40)가 많은 양의 구동전류를 소모하는 문제점이 있다. 이러한 소모량은 외부전압(VDD)의 레벨이 높아질 수 록 더욱 커진다.
더욱이, 이러한 버퍼부는 어드레스와, 커맨드와, 데이터의 각 비트 단위로 구비되기 때문에, 소자 내 구비되는 수가 많아 이러한 큰 구동전류는 반도체메모리소자에 많은 부담이 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 구동전류를 갖는 입력블록을 구비하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 외부전압보다 낮은 전압 레벨을 갖는 내부전압과 접지전압으로 스윙하는 구동신호를 생성하기 위한 버퍼구동 제어수단; 상기 구동신호에 응답하여 기준전압에 대한 외부신호의 레벨을 감지하여 내부신호로 출력하기 위한 버퍼수단; 및 상기 내부신호에 대응되는 동작을 수행하는 내부회로를 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 외부전압과 접지전압으로 스윙하는 프리-구동신호를 생성하기 위한 버퍼구동신호 생성수단; 상기 프리-구동신호를 내부전압과 상기 접지전압으로 스윙하는 구동신호로 스윙폭을 조절하여 출력하기 위한 레벨 쉬프팅수단; 상기 구동신호에 응답하여 기준전압에 대한 외부신호의 레벨을 감지하여 내부신호로 출력하기 위한 버퍼수단; 및 상기 내부신호에 대응되는 동작을 수행하는 내부회로를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 구성도이다.
도 3을 참조하면, 본 발명에 따른 반도체메모리소자는 내부전압(VCORE)과 접지전압(VSS)으로 스윙하는 구동신호(EN)로 출력하기 위한 버퍼구동 제어부(100)와, 구동신호(EN)에 응답하여 복수의 어드레스(ADD<0:N-1>)와 기준전압(VREF)을 인가받 아 복수의 내부어드레스(INT_ADD<0:N-1>)로 출력하기 위한 어드레스 버퍼부(200)와, 구동신호(EN)에 응답하여 복수의 커맨드(CMD<0:M-1>)와 기준전압(VREF)을 인가받아 복수의 내부커맨드(INT_CMD<0:M-1>)로 출력하기 위한 커맨드 버퍼부(300)와, 구동신호(EN)에 응답하여 복수의 데이터(DQ<0:K-1>)와 기준전압(VREF)을 인가받아 복수의 내부데이터(INT_DQ<0:K-1>)로 출력하기 위한 데이터 버퍼부(400)와, 내부어드레스(INT_ADD<0:N-1>)와 내부커맨드(INT_CMD<0:M-1>)와 내부데이터(INT_DQ<0:K-1>)를 입력받아 이에 대응되는 구동을 수행하는 내부회로(500)를 구비한다.
그리고 버퍼구동 제어부(100)는 외부전압(VDD)과 접지전압(VSS)으로 스윙하는 프리-구동신호(PRE_EN)를 출력하기 위한 버퍼구동신호 생성부(120)와, 내부전압(VCORE)을 인가받아 프리-구동신호(PRE_EN)를 내부전압(VCORE)과 접지전압(VSS)으로 스윙하는 구동신호(EN)로 출력하기 위한 레벨 쉬프팅부(140)를 포함한다.
참고적으로, 본 발명은 외부전압(VDD)을 다운 컨버팅하여 내부전압(VCORE)을 생성하여, 레벨 쉬프팅부(140)에 인가하기 위한 내부전압 발생부(700) 더 포함한다. 이때, 내부전압(VCORE)은 외부전압(VDD)보다 낮은 전압레벨을 가지며, 외부전압(VDD)의 레벨이 상승하는 경우에도 일정한 전압레벨을 갖는다.
또한, 어드레스 버퍼부(20), 커맨드 버퍼부(30) 및 데이터 버퍼부(40)는 도 2에 도시된 종래기술과 동일한 회로적 구현을 가지므로, 이에 대한 구체적인 언급은 생략하도록 한다.
도 3에 도시된 본 발명을 도 1의 종래기술과 비교하여 보면, 본 발명은 레벨 쉬프팅부(140)를 더 포함하여, 접지전압(VSS)과 내부전압(VCORE)으로 스윙하는 구 동신호(EN)를 생성한다. 이와 같이, 본 발명은 구동신호(EN)의 스윙폭을 종래보다 작게함으로써, 어드레스 버퍼부(200)와, 커맨드 버퍼부(300)와, 데이터 버퍼부(400)의 소모전류량을 적게한다.
한편, 다음에서는 레벨 쉬프팅부(140)의 구체적인 실시 예와, 이에 따른 시뮬레이션 파형도를 살펴보도록 한다.
도 4는 도 3에 도시된 레벨 쉬프팅부(140)의 내부 회로도이다.
도 4를 참조하면, 레벨 쉬프팅부(140)는 프리-구동신호(PRE_EN)를 반전하여 출력신호가 내부전압(VCORE)과 접지전압(VSS)으로 스윙하도록 하는 인버터(142)와, 인버터(142)의 출력신호(PRE_ENB)를 반전하여 내부전압(VCORE)과 접지전압(VSS)으로 스윙하는 구동신호(EN)를 출력하기 위한 인버터(144)를 포함한다.
인버터(142)는 프리-구동신호(PRE_EN)를 게이트 입력으로 가지며 출력노드와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 프리-구동신호(PRE_EN)를 게이트 입력으로 가지며 내부전압(VCORE)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)를 포함하여, 출력노드(PRE_ENB)에 걸린전압을 출력한다.
인버터(144)는 인버터(142)의 출력신호(PRE_ENB)를 게이트 입력으로 가지며 출력노드와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 인버터(142)의 출력신호(PRE_ENB)를 게이트 입력으로 가지며 내부전압(VCORE)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)를 포함하여, 출력노드에 걸린 전압을 구동신호(EN)로 출력한다.
다음에서는 도 4에 도시된 레벨 쉬프팅부(140)의 구동을 간략히 살펴보도록 한다.
먼저, 프리-구동신호(PRE_EN)가 외부전압(VDD) 레벨을 가져, 논리레벨 'H'를 나타내는 경우를 살펴보자.
프리-구동신호(PRE_EN)가 논리레벨 'H'이므로, 이를 게이트 입력으로 갖는 PMOS트랜지스터(PM3)는 턴오프되며, NMOS트랜지스터(NM4)가 턴온된다. 따라서, 액티브된 NMOS트랜지스터(NM4)에 의해 출력노드가 풀다운 구동되어, 출력신호(PRE_ENB)는 접지전압(VSS)의 레벨을 갖는다. 이어, 인버터(142)의 출력신호(PRE_ENB)에 응답하여, NMOS트랜지스터(NM5)는 턴오프되고, PMOS트랜지스터(PM4)가 턴온된다. 액티브된 PMOS트랜지스터(PM4)가 출력노드를 내부전압(VCORE)으로 드라이빙한다. 즉, 출력노드가 내부전압(VCORE)의 레벨을 가지므로, 구동신호(EN)는 내부전압(VCORE) 레벨을 가져 논리레벨 'H'를 나타낸다.
또한, 프리-구동신호(PRE_EN)가 접지전압(VSS) 레벨을 가져, 논리레벨 'L'를 나타내는 경우를 살펴보자.
프리-구동신호(PRE_EN)가 논리레벨 'L'이므로, 이를 게이트 입력으로 갖는 NMOS트랜지스터(NM4)는 턴오프되며, PMOS트랜지스터(PM3)가 턴온된다. 따라서, 액티브된 PMOS트랜지스터(PM3)에 의해 출력노드가 풀업 구동되어, 출력신호(PRE_ENB)는 내부전압(VCORE)의 레벨을 갖는다. 이어, 인버터(142)의 출력신호(PRE_ENB)에 응답하여, PMOS트랜지스터(PM4)는 턴오프되고, NMOS트랜지스터(NM5)가 턴온된다. 액티브된 NMOS트랜지스터(NM5)가 출력노드를 접지전압(VSS)으로 드라이빙한다. 즉, 출력노드가 접지전압(VSS)의 레벨을 가지므로, 구동신호(EN)는 접지전압(VSS) 레벨을 가져 논리레벨 'L'를 나타낸다.
그러므로, 레벨 쉬프팅부(140)는 외부전압(VDD)과 접지전압(VSS)으로 스윙하는 프리-구동신호(PRE_EN)를, 내부전압(VCORE)과 접지전압(VSS)으로 스윙하는 구동신호(EN)로 출력한다. 즉, 스윙폭을 줄여 구동신호(EN)로 출력한다.
한편, 도 3 및 도 4에 도시된 반도체메모리소자의 구동을 간략히 살펴보도록 한다.
먼저, 버퍼구동 제어부(100)는 구동신호(EN)를 논리레벨 'H', 펄스 형태로 활성화한다. 이때, 구동신호(EN)는 내부전압(VCORE)과 접지전압(VSS)으로 스윙한다.
이어, 어드레스 버퍼부(200)는 구동신호(EN)의 활성화에 응답하여, 기준전압(VREF)에 대한 복수의 어드레스(ADD<0:N-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부어드레스(INT_ADD<0:N-1>)로 출력한다. 그리고 커맨드 버퍼부(300)는 구동신호(EN)의 활성화에 응답하여 기준전압(VREF)에 대한 복수의 커맨드(CMD<0:M-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부커맨드(INT_CMD<0:M-1>)로 출력한다. 데이터 버퍼부(400)는 구동신호(EN)의 활성화에 응답하여 기준전압(VREF)에 대한 복수의 데이터(DQ<0:K-1>)의 레벨을 감지하고, 이를 외부전압(VDD)과 접지전압(VSS) 레벨로 스윙하는 복수의 내부데이터(INT_DQ<0:K-1>)로 출력한다.
이후, 내부회로(500)는 이러한 복수의 내부어드레스(INT_ADD<0:N-1>), 내부커맨드(INT_CMD<0:M-1>), 및 내부데이터(INT_DQ<0:K-1>)를 인가받아, 이에 따른 구동을 수행한다.
한편, 도 5A는 본 발명 및 종래기술에 따른 반도체메모리소자가 구동신호(EN)의 레벨에 따라 갖는 입력신호(IN)와 출력신호를 도시한 시뮬레이션 파형도이다. 참고적으로, 외부전압(VDD) VDD는 1.9V를, 내부 전압 VCORE는 1.5V를 갖는 것으로 가정한다.
도 5A에 도시된 바와 같이, 종래기술의 구동신호(EN)는 활성화 시 외부전압(VDD)의 레벨을 가지며, 본 발명의 구동신호(EN)는 활성화 시 내부전압(VCORE)의 레벨을 갖는다. 따라서, 본 발명의 구동신호(EN)는 종래의 구동신호(EN)가 활성화 시 갖는 전압레벨에 비해 낮은 활성화 전압레벨을 갖는다.
구동신호(EN)의 레벨 차이에 따른 출력신호(OUT)의 레벨 차이를 살펴보면, 동일한 레벨의 입력신호(IN)에 대해 본 발명의 출력신호(OUT) 레벨이 종래보다 낮아지는 것을 알 수 있다. 그러나, 이는 매우 미미한 정도로 무시될 수 있다.
도 5B는 본 발명과 종래기술에 따른 버퍼부가 갖는 전류소모량을 비교 도시한 것으로, 본 발명에 따른 버퍼부가 종래보다 적은 전류소모량을 갖는 것을 알 수 있다.
이는 앞서 언급한 바와 같이, 구동신호(EN)의 레벨이 종래보다 낮으므로, 이를 인가받는 NMOS트랜지스터 NM1(도 2에 도시된 버퍼부)의 턴온되는 정도가 줄어들어, 흐르는 전류량이 줄어든다.
그러므로, 전술한 본 발명은 레벨 쉬프터를 더 포함하여, 구동신호(EN)의 스윙폭을 줄여줌으로써, 버퍼부의 소모 전류량을 줄여준다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 레벨 쉬프터를 더 포함하여, 구동신호의 스윙폭을 줄여줌으로써, 반도체메모리소자의 소모 전류량을 줄여준다.

Claims (8)

  1. 외부전압보다 낮은 전압 레벨을 갖는 내부전압과 접지전압으로 스윙하는 구동신호를 생성하기 위한 버퍼구동 제어수단;
    상기 구동신호에 응답하여 기준전압에 대한 외부신호의 레벨을 감지하여 내부신호로 출력하기 위한 버퍼수단; 및
    상기 내부신호에 대응되는 동작을 수행하는 내부회로
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 버퍼수단은,
    상기 구동신호에 응답하여 복수의 어드레스와 상기 기준전압을 인가받아 복수의 내부어드레스로 출력하기 위한 어드레스 버퍼부와,
    상기 구동신호에 응답하여 복수의 커맨드와 상기 기준전압을 인가받아 복수의 내부커맨드로 출력하기 위한 커맨드 버퍼부와,
    상기 구동신호에 응답하여 복수의 데이터와 상기 기준전압을 인가받아 복수의 내부데이터로 출력하기 위한 데이터 버퍼부를 포함하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 버퍼구동 제어수단은,
    상기 외부전압과 상기 접지전압으로 스윙하는 프리-구동신호를 생성하기 위한 버퍼구동신호 생성수단과,
    상기 프리-구동신호를 상기 내부전압과 상기 접지전압으로 스윙하는 상기 구동신호로 스윙폭을 조절하여 출력하기 위한 레벨 쉬프팅수단을 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 외부전압과 접지전압으로 스윙하는 프리-구동신호를 생성하기 위한 버퍼구동신호 생성수단;
    상기 프리-구동신호를 내부전압과 상기 접지전압으로 스윙하는 구동신호로 스윙폭을 조절하여 출력하기 위한 레벨 쉬프팅수단;
    상기 구동신호에 응답하여 기준전압에 대한 외부신호의 레벨을 감지하여 내부신호로 출력하기 위한 버퍼수단; 및
    상기 내부신호에 대응되는 동작을 수행하는 내부회로
    를 구비하는 반도체메모리소자.
  5. 제3항 또는 제4항에 있어서,
    상기 레벨 쉬프팅수단은,
    상기 프리-구동신호를 반전하여 자신의 출력신호가 상기 내부전압과 상기 접지전압으로 스윙하도록 하는 제1 인버터와,
    상기 제1 인버터의 출력신호를 반전하여 상기 내부전압과 상기 접지전압으로 스윙하는 상기 구동신호를 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 외부전압을 다운 컨버팅하여, 상기 외부전압의 레벨 상승 시에도 일정한 레벨을 유지하는 상기 내부전압을 생성하고, 이를 상기 레벨 쉬프팅수단에 인가하기 위한 내부전압 발생수단을 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 제1 인버터는,
    상기 프리-구동신호를 게이트 입력으로 가지며 제1 출력노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터와,
    상기 프리-구동신호를 게이트 입력으로 가지며 상기 내부전압의 공급단과 상기 제1 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터를 포함하여, 상기 제1 출력노드에 걸린 전압을 상기 자신의 출력신호로 출력하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 제2 인버터는,
    상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 제2 출력노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와,
    상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 내부전압의 공급단과 상기 제2 출력노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 포함하여,
    상기 제2 출력 노드에 걸린 전압을 상기 구동신호로 출력하는 것
    을 특징으로 하는 반도체메모리소자.
KR1020070063715A 2007-06-27 2007-06-27 입력블록을 구비하는 반도체메모리소자 KR100883138B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070063715A KR100883138B1 (ko) 2007-06-27 2007-06-27 입력블록을 구비하는 반도체메모리소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063715A KR100883138B1 (ko) 2007-06-27 2007-06-27 입력블록을 구비하는 반도체메모리소자

Publications (2)

Publication Number Publication Date
KR20080114302A KR20080114302A (ko) 2008-12-31
KR100883138B1 true KR100883138B1 (ko) 2009-02-10

Family

ID=40371424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063715A KR100883138B1 (ko) 2007-06-27 2007-06-27 입력블록을 구비하는 반도체메모리소자

Country Status (1)

Country Link
KR (1) KR100883138B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980068000A (ko) * 1997-02-14 1998-10-15 문정환 반도체 소자의 입력전압 제어회로
KR20020072720A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법
KR100535249B1 (ko) 2004-06-15 2005-12-08 삼성전자주식회사 레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식입력 버퍼

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980068000A (ko) * 1997-02-14 1998-10-15 문정환 반도체 소자의 입력전압 제어회로
KR20020072720A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법
KR100535249B1 (ko) 2004-06-15 2005-12-08 삼성전자주식회사 레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식입력 버퍼

Also Published As

Publication number Publication date
KR20080114302A (ko) 2008-12-31

Similar Documents

Publication Publication Date Title
KR100270000B1 (ko) 승압펄스 발생회로
US7564728B2 (en) Semiconductor memory device and its driving method
US9112488B2 (en) Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
KR100238247B1 (ko) 고속 저전력 신호라인 드라이버 및 이를 이용한 반도체메모리장치
KR100961210B1 (ko) 제어신호생성회로 및 이를 이용하는 센스앰프회로
JP2007143151A5 (ko)
JP6697015B2 (ja) １ｔ１ｄ ｄｒａｍセル並びにｄｒａｍのためのアクセス方法及び関連する装置
US7315195B2 (en) High voltage generation circuit
JP2008293604A (ja) 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法
KR100526576B1 (ko) 고전압 전달 회로
TWI625711B (zh) 閘極驅動電路
US9142282B2 (en) Power supply scheme for small swing data line and method of operating the same
KR100883138B1 (ko) 입력블록을 구비하는 반도체메모리소자
JP2005071491A (ja) メモリ回路
US7636266B2 (en) Semiconductor memory apparatus capable of writing data at high speed
KR100870424B1 (ko) 내부 전압 생성 회로
US10923173B2 (en) Voltage generating circuit, semiconductor memory device, and voltage generating method
US8797814B2 (en) Multi-test apparatus and method for testing a plurailty of semiconductor chips
JPWO2016157719A1 (ja) 半導体記憶装置の書き換え方法及び半導体記憶装置
JP2011159914A (ja) Ｅｓｄ保護回路及び半導体装置
US7274620B2 (en) Semiconductor memory device
US7576590B2 (en) Swing width control circuit and high voltage pumping circuit using the same
JP4964907B2 (ja) 記憶体制御器及び復号器
KR100774459B1 (ko) 레벨 쉬프터
KR100935729B1 (ko) 센스앰프 오버드라이빙 전압 공급 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee