TWI625711B

TWI625711B - 閘極驅動電路

Info

Publication number: TWI625711B
Application number: TW106129383A
Authority: TW
Inventors: 林煒力
Original assignee: 友達光電股份有限公司
Priority date: 2017-08-29
Filing date: 2017-08-29
Publication date: 2018-06-01
Also published as: CN107909957B; CN107909957A; TW201913614A

Abstract

本發明提出一種閘極驅動電路，上述閘極驅動電路具有多個移位暫存器，該些移位暫存器之第n級移位暫存器包括有上拉單元、上拉控制單元、穩壓單元、第一控制下拉單元、第一下拉單元、第二控制下拉單元以及第二下拉單元。上拉單元電性耦接第n級第一節點、時脈訊號與第n級輸出端。上拉控制單元電性耦接時脈訊號、系統高電位以及第n級第二節點。穩壓單元電性耦接第n級第一節點、第n級第二節點、參考電位、第n+4級輸出端與第n+6級輸出端。

Description

閘極驅動電路

本發明係關於一種閘極驅動電路，尤其是有關於一種可降低漏電流的閘極驅動電路。

一般而言，顯示裝置中的閘極驅動電路是由多級且串接的移位暫存器所組成，每級移位暫存器用以輸出一閘極驅動訊號，並透過此閘極驅動訊號開啟對應的畫素列，使得該畫素列中的每一畫素皆能寫入所需的顯示資料。

然而，閘極驅動訊號的穩定性會影響移位暫存器的驅動能力，當閘極驅動訊號在耦合(Coupling)操作區間及維持(Holding)操作區間時容易有漏電流的情況，而漏電流的情況尤其在高溫的環境中更容易發生，進而影響到閘極驅動訊號的穩定性，在傳統移位暫存器的電路架構下，上拉控制電路通常是主要的漏電路徑，因此如何改善上拉控制電路，以降低其在耦合操作區間及維持操作區間造成的漏電流問題乃是一個重要的課題。

本發明之一目的在提供一種閘極驅動電路，其針對上拉控制電路進行修正，使得主要漏電路徑的漏電流下降，提升閘極驅動訊號的穩定性，進而改善移位暫存器的驅動能力。

本發明提出一種閘極驅動電路，該閘極驅動電路包括有複數級移位暫存器，其中該些移位暫存器之第n級移位暫存器包括有上拉單元、上拉控制單元、穩壓單元、第一控制下拉單元、第一下拉單元、第二控制下拉單元以及第二下拉單元。上拉單元，電性耦接第n級第一節點、時脈訊號與第n級輸出端，用以依據第n級第一節點的電壓與時脈訊號而自第n級輸出端輸出閘極驅動訊號。上拉控制單元，電性耦接時脈訊號、系統高電位以及第n級第二節點，用以依據第n級第二節點的電壓與系統高電位產生傳遞訊號，利用傳遞訊號與時脈訊號輸出第n+2級第二節點訊號以及第n+2級第一節點訊號。穩壓單元，電性耦接第n級第一節點、第n級第二節點、參考電位、第n+4級輸出端與第n+6級輸出端，用以依據第n+4級輸出端與第n+6級輸出端的電壓將第一節點與第二節點下拉至該參考電位。第一控制下拉單元，電性耦接第三節點、第n級第一節點、第n+2級第一節點、第n-2級第一節點與參考電位，用以依據第n+2級第一節點、第n級第一節點以及第n-2級第一節點的電壓輸出一第一控制訊號。第一下拉單元，電性耦接第三節點、第n級第一節點、第n級第二節點、第n級輸出端、傳遞訊號與參考電位，用以依據第一控制訊號將第n級第一節點、第n級第二節點、第n級輸出端、傳遞訊號下拉至參考電位。第二控制下拉單元，電性耦接第四節點、第n級第一節點、第n+2級第一節點、第n-2級第一節點與參考電位，用以依據第n+2級第一節點、該第n級第一節點以及該第n-2級第一節點的電壓輸出第二控制訊號。第二下拉單元，電性耦接第四節點、第n級第一節點、第n級第二節點、第n級輸出端、傳遞訊號與參考電位，用以依據第二控制訊號將第n級第一節點、第n級第二節點、第n級輸出端、傳遞訊號下拉至參考電位VSS。

在本發明之閘極驅動電路中，每級移位暫存器在輸出閘極驅動訊號時，係先利用上拉控制單元產生傳遞訊號，傳遞訊號會將上拉控制訊號維持在相對高電壓位準，因此在耦合操作區間時可以維持上拉控制訊號的位準，使得漏電流減少讓上拉控制訊號達到相較於以往更高的電壓位準，並且在維持操作區間時，傳遞訊號可以對受到漏電流影響的上拉控制訊號進行電荷補充，以減低漏電流對上拉控制訊號的影響。

為了讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧移位暫存器

11‧‧‧上拉單元

12‧‧‧上拉控制單元

13‧‧‧穩壓單元

14、16‧‧‧控制下拉單元

15、17‧‧‧下拉單元

Q(n)、Q(n+2)、Q(n-2)、Qs(n)、Qs(n+2)、Qs(n-2)、Qs(3)、Qs(5)、P(n)、K(n)‧‧‧節點

HC(n)、HC(1)、HC(2)、HC(3)、HC(4)、HC(5)、HC(6)、HC(7)、HC(8)‧‧‧時脈訊號

OUT(n)、OUT(n+4)、OUT(n+6)‧‧‧輸出端

G(n)、G(3)‧‧‧閘極驅動訊號

ST(n)‧‧‧傳遞訊號

CTL1、CTL2‧‧‧控制訊號

VSS、VSS1‧‧‧參考電位

VGH‧‧‧系統高電位

T11、T12、T13、T14、T21、T31、T32、T33、T34、T35、T36、T37、T38、T41、T42‧‧‧電晶體

T1、T2、T3、T4‧‧‧時段

圖1為依照本發明一實施例之移位暫存器的電路示意圖；圖2為依照本發明第一實施例之移位暫存器的部分電路圖；圖3為依照本發一實施例之移位暫存器的訊號時序圖；圖4為依照本發明第二實施例之移位暫存器的部分電路圖；圖5為依照本發明第三實施例之移位暫存器的部分電路圖；以及圖6為依照本發明一實施例之移位暫存器的電路圖。

本發明的閘極驅動電路是由多級且串接的移位暫存器組成，接著將說明每級移位暫存器的實現方式，並且以下的各實施例皆以第n級移位暫存器來舉例說明之。

請參考圖1，圖1為依照本發明一實施例之移位暫存器的電路示意圖。如圖1所示，此移位暫存器100包括有上拉單元11、上拉控制單元12、穩壓單元13、控制下拉單元14、下拉單元15、控制下拉單元16與下拉單元17。上拉單元11，電性耦接第n級節點Q(n)、時脈訊號HC(n)與第n級輸出端G(n)，用以依據第n級節點Q(n)的電壓大小與時脈訊號HC(n)而自第n級輸出端輸出閘極驅動訊號G(n)，其中第n級節點Q(n)的訊號即為上拉控制訊號。

上拉控制單元12，電性耦接時脈訊號HC(n)、系統高電位VGH以及第n級節點Qs(n)，用以依據第n級節點Qs(n)的電壓大小、時脈訊號HC(n)與系統高電位VGH輸出第n+2級節點Qs(n+2)訊號以及第n+2級節點Q(n+2)訊號。穩壓單元13，電性耦接第n級節點Q(n)、第n級節點Qs(n)、參考電位VSS、第n+4級輸出端OUT(n+4)與第n+6級輸出端OUT(n+6)，用以依據第n+4級輸出端OUT(n+4)與第n+6級輸出端OUT(n+6)的電壓大小將節點Q(n)與節點Qs(n)下拉至參考電位VSS。

控制下拉單元14，電性耦接節點P(n)、第n級節點Q(n)、第n+2級節點Q(n+2)、第n-2級節點Q(n-2)與參考電位VSS，用以依據第n+2級節點Q(n+2)、第n級節點Q(n)以及第n-2級節點Q(n-2)的電壓大小輸出控制訊號CTL1。下拉單元15，電性耦接節點P(n)、第n級節點Q(n)、第n級節點Qs(n)、第n級輸出端OUT(n)、傳遞訊號ST(n)與參考電位 VSS，用以依據該控制訊號CTL1(意即節點P(n)的電位)將第n級節點Q(n)、第n級節點Qs(n)、第n級輸出端OUT(n)、傳遞訊號ST(n)下拉至參考電位VSS。

控制下拉單元16，電性耦接節點K(n)、第n級節點Q(n)、第n+2級節點Q(n+2)、第n-2級節點Q(n-2)與參考電位VSS，用以依據第n+2級節點Q(n+2)、第n級節點Q(n)以及第n-2級節點Q(n-2)的電壓大小輸出控制訊號CTL2。下拉單元17，電性耦接節點K(n)、第n級節點Q(n)、第n級節點Qs(n)、第n級輸出端OUT(n)、傳遞訊號ST(n)與參考電位VSS，用以依據該控制訊號CTL2(意即節點K(n)的電位)將第n級節點Q(n)、第n級節點Qs(n)、第n級輸出端QUT(n)、傳遞訊號ST(n)下拉至參考電位VSS。

接下來請參考圖2，圖2為依照本發明第一實施例之移位暫存器的部分電路圖，其包含上拉單元11、上拉控制單元12以及穩壓單元13。繼續說明上拉單元11的實現方式，上拉單元11包括有電晶體T21(即所謂的驅動電晶體)，電晶體T21的第一端用以接收時脈訊號HC(n)，電晶體T21的第二端電性耦接第n級輸出端OUT(n)，而電晶體T21的控制端電性耦接第n級節點Q(n)。

接下來繼續說明上拉控制單元12及穩壓單元13的實現方式，上拉控制單元12包括有電晶體T11、T12、T13與T14。電晶體T13的第一端用以接收時脈訊號HC(n)，而電晶體T13的控制端電性耦接第n級節點Qs(n)。電晶體T14的第一端用以接收系統高電位VGH，而電晶體T14的控制端電性耦接第n級節點Qs(n)。電晶體T12的第一端電性耦接電晶體T14的第二端，電晶體T12的第二端用以輸出第n+2級節點Qs(n+2)訊號，而電晶體T12的控制端電性耦接電晶體T13的第二端。電晶體T11 的第一端及控制端電性耦接電晶體T14的第二端，電晶體T11的第二端用以輸出第n+2級節點Q(n+2)訊號。穩壓單元13包括有電晶體T41與T42，電晶體T41的第一端電性耦接第n級節點Q(n)，電晶體T41的第二端電性耦接參考電位VSS，而電晶體T41的控制端則接收第n+4級輸出端OUT(n+4)的訊號。電晶體T42的第一端電性耦接第n級節點Qs(n)，電晶體T42的第二端電性耦接參考電位VSS，而電晶體T42的控制端則接收第n+6級輸出端OUT(n+6)的訊號。

圖3為依照本發一實施例之移位暫存器的訊號時序圖。在圖3中，標示與圖2中之標示相同者表示為相同的訊號。以下將以圖3所示的四個時段(時段T1~T4)，並且以第3級的移位暫存器(即n=3)來說明圖2所示之上拉單元11、上拉控制單元12以及穩壓單元13的操作，請同時參照圖2與圖3。

在時段T1中，意即為預充電(Pre-charging)操作區間，藉由第3級節點Qs(3)的訊號來導通(turn on)電晶體T13與T14，電晶體T14經由系統高電位VGH產生傳遞訊號ST(3)並且將傳遞訊號ST(3)上拉至致能位準，接著傳遞訊號ST(3)導通電晶體T11後，電晶體T11將第5級節點Q(5)的訊號上拉至致能位準，此外第3級節點Qs(3)的訊號是由第1級移位暫存器所產生，其生成第3級節點Qs(3)的訊號的方式與第3級移位暫存器生成第5級節點Qs(5)的訊號的方式相同。

在時段T2中，意即為預充電(Pre-charging)操作區間，電晶體T13與T14繼續由第3級節點Qs(3)的訊號導通，電晶體T14繼續將傳遞訊號ST(3)維持在致能位準，由於傳遞訊號ST(3)維持在致能位準電晶體T11也繼續將第5級節點Q(5)的訊號維持在致能位準，時脈訊號HC(3)由禁能位準轉態為致能位準導通電晶體T12，電晶體T12將第5級節點 Qs(5)的訊號上拉至致能位準，同時亦可透過電晶體T13的寄生電容來將第3級節點Qs(3)的訊號耦合至更高位準VGH⁺，接著透過電晶體T21的寄生電容來將第3級節點Q(3)的訊號耦合至更高位準VGH⁺，同時電晶體T21輸出第3級的閘極驅動訊號G(3)。

在時段T3中，意即為耦合(Coupling)操作區間，由於第3級節點Qs(3)的訊號持續維持在致能位準，因此電晶體T13與T14持續導通傳遞訊號ST(3)繼續維持在致能位準，電晶體T14繼續將傳遞訊號ST(3)維持在致能位準，此外，第5級節點Qs(5)的訊號及第5級節點Q(5)的訊號是由第5級的移位暫存器的電路，藉由時脈訊號HC(5)由禁能位準轉態為致能位準，將第5級節點Qs(5)的訊號及第5級節點Q(5)的訊號耦合至更高位準VGH⁺。

在時段T4中，意即為維持(Holding)操作區間，第3級節點Qs(3)的訊號持續維持在致能位準，電晶體T13與T14持續導通傳遞訊號ST(3)繼續維持在致能位準，第7級輸出端OUT(7)的訊號導通電晶體T41，電晶體T41將第3級節點Q(3)的訊號拉低至禁能位準，電晶體T21關閉，且其禁能位準亦為參考電位VSS，而傳遞訊號ST(3)持續將第5級節點Q(5)的訊號維持在致能位準，直到第9級輸出端OUT(9)的訊號導通電晶體T42後，電晶體T42將第3級節點Qs(3)的訊號下拉至禁能位準，電晶體T13與T14關閉。下拉單元15及17會根據控制訊號CTL1及CTL2將傳遞訊號ST(3)下拉至禁能位準，由於第9級輸出端OUT(9)的訊號導通電晶體T41使第5級節點Q(5)的訊號也被下拉至禁能位準。其中，電晶體T41及T42的控制端是分別接收第n+4級輸出端OUT(n+4)及第n+6級輸出端OUT(n+6)的訊號，在以n=3為例的本實施例中，電晶體T41及T42是分別接收第7級輸出端OUT(7)及第9級輸出端OUT(9)，第7級輸出端 OUT(7)可以等效於時脈訊號HC(7)的時脈，而第9級輸出端OUT(9)可以等效於時脈訊號HC(1)的時脈。

接著請繼續參考圖4，圖4為依照本發明第二實施例之移位暫存器的部分電路圖，其包含上拉單元11、上拉控制單元12以及穩壓單元13，其中上拉單元11及穩壓單元13與前述的上拉單元11及穩壓單元13相同，在此便不再贅述。在此僅說明第二實施例之上拉控制單元12的實現方式，上拉控制單元12包含有電晶體T11、T12、T13及T14，第一實施例與第二實施例的差異在於電晶體T11的耦接方式，而電晶體T12、T13及T14的耦接關係與第一實施例相同，因此接著僅說明電晶體T11的耦接方式，電晶體T11的第一端電性耦接電晶體T14的第一端，電晶體T11的第二端用以輸出第n+2級節點Q(n+2)的訊號，而電晶體T11的控制端電性耦接電晶體T14的第二端及電晶體T12的第一端。由於電晶體T11的第一端耦接至電晶體T14的第一端，電晶體T11的第一端也接收系統高電位VGH，因此只要傳遞訊號ST(n)導通電晶體T11，電晶體T11即可持續將第n+2級節點Q(n+2)的訊號上拉至致能位準，電晶體T13導通電晶體T12，電晶體T12可將第n+2級節點Qs(n+2)的訊號維持在致能位準，而第二實施例之上拉單元11、上拉控制單元12以及穩壓單元13的操作與第一實施例相同，在此便不再贅述。

接著請繼續參考圖5，圖5為依照本發明第三實施例之移位暫存器的部分電路圖，其包含上拉單元11、上拉控制單元12以及穩壓單元13，其中上拉單元11及穩壓單元13與前述的上拉單元11及穩壓單元13相同，在此便不再贅述。在此僅說明第三實施例之上拉控制單元12的實現方式，上拉控制單元12包含有電晶體T11、T12、T13及T14，第一實施例與第三實施例的差異在於電晶體T11及T12的耦接方式，而電晶體 T13及T14的耦接關係與第一實施例相同，因此接著僅說明電晶體T11及T12的耦接方式，電晶體T12的第一端電性耦接電晶體T14的第一端，電晶體T12的第二端用以輸出第n+2級節點Qs(n+2)的訊號，而電晶體T12的控制端電性耦接電晶體T13的第二端。電晶體T11的第一端電性耦接電晶體T14的第一端，電晶體T11的第二端用以輸出第n+2級節點Q(n+2)的訊號，而電晶體T11的控制端電性耦接電晶體T14的的第二端。由於電晶體T11及T12的第一端皆耦接至電晶體T14的第一端，電晶體T11及T12的第一端也接收系統高電位VGH，因此只要傳遞訊號ST(n)導通電晶體T11，電晶體T11即可持續將第n+2級節點Q(n+2)的訊號上拉至致能位準，電晶體T13導通電晶體T12，電晶體T12可將第n+2級節點Qs(n+2)的訊號維持在致能位準，而第三實施例之上拉單元11、上拉控制單元12以及穩壓單元13的操作與第一實施例相同，在此便不再贅述。

接著請參考圖6，圖6為依照本發明一實施例之移位暫存器的電路圖，圖6的上拉控制電路12是以第一實施例中的上拉控制電路12為例，也可以使用第二或第三實施例的上拉控制電路12皆不影響本發明。圖6包含有上拉單元11、上拉控制單元12、穩壓單元13、下拉控制單元14、下拉單元15、下拉控制單元16及下拉單元17。而上拉單元11、上拉控制單元12及穩壓單元13的操作及耦接方式已如上所述，下拉控制單元14及16的操作及耦接方式係為習知技術也並非本發明之重點，因此在此便不再贅述。下拉單元15包括有電晶體T31、T32、T33及T34，其中電晶體T31、T32及T33皆為習知技術中的電晶體，其用以根據節點P(n)的電位(意即控制訊號CTL1)將第n級節點Q(n)、第n級輸出端OUT(n)及傳遞訊號ST(n)的電位下拉至參考電位VSS1，而本發明多增加了電晶體T34，電晶體T34的第一端電性耦接第n級節點Qs(n)，電晶體 T34的第二端電性耦接參考電位VSS1，而電晶體T34的控制端電性耦接節點P(n)，其用以根據節點P(n)的電位將第n級節點Qs(n)的電位下拉至參考電位VSS1。

下拉單元17包括有電晶體T35、T36、T37及T38，其中電晶體T35、T36及T37皆為習知技術中的電晶體，其用以根據節點K(n)的電位(意即控制訊號CTL2)將第n級節點Q(n)、第n級輸出端OUT(n)及傳遞訊號ST(n)的電位下拉至參考電位VSS1，而本發明多增加了電晶體T38，電晶體T38的第一端電性耦接第n級節點Qs(n)，電晶體T38的第二端電性耦接參考電位VSS1，而電晶體T38的控制端電性耦接節點K(n)，其用以根據節點K(n)的電位將第n級節點Qs(n)的電位下拉至參考電位VSS1。

綜上所述，在本發明之實施例之閘極驅動電路中，每級移位暫存器在輸出閘極驅動訊號時，係先利用上拉控制單元產生傳遞訊號，傳遞訊號會將上拉控制訊號維持在相對高電壓位準(此處的上拉控制訊號即為第n級節點Q(n)的訊號)，因此在耦合操作區間時可以維持上拉控制訊號的位準，使得漏電流減少讓上拉控制訊號達到相較於以往更高的電壓位準，並且在維持操作區間時，傳遞訊號或系統高電位可以對受到漏電流影響的上拉控制訊號進行電荷補充，以減低漏電流對上拉控制訊號的影響。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技術者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾，因此本發明之保護範圍當視後付之申請專利範圍所界定者位準。

Claims

一種閘極驅動電路，該閘極驅動電路包括有複數級移位暫存器，其中該些移位暫存器之一第n級移位暫存器包括：一上拉單元，電性耦接一第n級第一節點、一時脈訊號與一第n級輸出端，用以依據該第n級第一節點的電壓與該時脈訊號而自該第n級輸出端輸出一閘極驅動訊號；一上拉控制單元，電性耦接該時脈訊號、一系統高電位以及一第n級第二節點，用以依據該第n級第二節點的電壓與該系統高電位產生一傳遞訊號，利用該傳遞訊號與該時脈訊號輸出一第n+2級第二節點訊號以及一第n+2級第一節點訊號；一穩壓單元，電性耦接該第n級第一節點、該第n級第二節點、一參考電位、一第n+4級輸出端與一第n+6級輸出端，用以依據該第n+4級輸出端與該第n+6級輸出端的電壓將該第一節點與該第二節點下拉至該參考電位；一第一控制下拉單元，電性耦接一第三節點、該第n級第一節點、一第n+2級第一節點、一第n-2級第一節點與該參考電位，用以依據該第n+2級第一節點、該第n級第一節點以及該第n-2級第一節點的電壓輸出一第一控制訊號；一第一下拉單元，電性耦接該第三節點、該第n級第一節點、該第n級第二節點、該第n級輸出端、該傳遞訊號與該參考電位，用以依據該第一控制訊號將該第n級第一節點、該第n級第二節點、該第n級輸出端、該傳遞訊號下拉至該參考電位；一第二控制下拉單元，電性耦接一第四節點、該第n級第一節點、該第n+2級第一節點、該第n-2級第一節點與該參考電位，用以依據該第n+2級第一節點、該第n級第一節點以及該第n-2級第一節點的電壓輸出一第二控制訊號；以及一第二下拉單元，電性耦接該第四節點、該第n級第一節點、該第n級第二節點、該第n級輸出端、該傳遞訊號與該參考電位，用以依據該第二控制訊號將該第n級第一節點、該第n級第二節點、該第n級輸出端、該傳遞訊號下拉至該參考電位。
如申請專利範圍第1項所述之閘極驅動電路，其中該上拉單元包括一電晶體，具有一第一端、一第二端與一控制端，該第一端用以接收該時脈訊號，該第二端電性耦接該輸出端，而該控制端電性耦接該第n級第一節點。
如申請專利範圍第1項所述之閘極驅動電路，其中上拉控制單元包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端用以接收該時脈訊號，而該第一控制端電性耦接該第n級第二節點；一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端用以接收該系統高電位，而該第二控制端電性耦接該第n級第二節點；一第三電晶體，具有一第五端、一第六端與一第三控制端，該第五端電性耦接該第四端，該第六端用以輸出該第n+2級第二節點訊號，而該第三控制端電性耦接該第二端；以及一第四電晶體，具有一第七端、一第八端與一第四控制端，該第七端電性耦接該第四端，該第八端用以輸出該第n+2級第一節點訊號，而該第四控制端電性耦接該第四端、該第五端及該第七端。
如申請專利範圍第1項所述之閘極驅動電路，其中上拉控制單元包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端用以接收該時脈訊號，而該第一控制端電性耦接該第n級第二節點；一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端用以接收該系統高電位，而該第二控制端電性耦接該第n級第二節點；一第三電晶體，具有一第五端、一第六端與一第三控制端，該第五端電性耦接該第四端，該第六端用以輸出該第n+2級第二節點訊號，而該第三控制端電性耦接該第二端；以及一第四電晶體，具有一第七端、一第八端與一第四控制端，該第七端電性耦接該第三端，該第八端用以輸出該第n+2級第一節點訊號，而該第四控制端電性耦接該第四端及該第五端。
如申請專利範圍第1項所述之閘極驅動電路，其中上拉控制單元包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端用以接收該時脈訊號，而該第一控制端電性耦接該第n級第二節點；一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端用以接收該系統高電位，而該第二控制端電性耦接該第n級第二節點；一第三電晶體，具有一第五端、一第六端與一第三控制端，該第五端電性耦接該第三端，該第六端用以輸出該第n+2級第二節點訊號，而該第三控制端電性耦接該第二端；以及一第四電晶體，具有一第七端、一第八端與一第四控制端，該第七端電性耦接該第三端，該第八端用以輸出該第n+2級第一節點訊號，而該第四控制端電性耦接該第四端。
如申請專利範圍第1項所述之閘極驅動電路，其中該穩壓單元包括：一第一電晶體，該電晶體具有一第一端、一第二端與一第一控制端，該第一端電性耦接該第n級第一節點，該第二端電性耦接該參考電位，而該控制端則接收該第n+4級輸出端的訊號；以及一第二電晶體，該電晶體具有一第三端、一第四端與一第二控制端，該第三端電性耦接該第n級第二節點，該第四端電性耦接該參考電位，而該控制端則接收該第n+6級輸出端的訊號。
如申請專利範圍第1項所述之閘極驅動電路，其中該第一下拉單元包括一電晶體，該電晶體具有一第一端、一第二端與一控制端，該第一端電性耦接該第n級第二節點，該第二端電性耦接該參考電位，而該控制端電性耦接該第三節點。
如申請專利範圍第1項所述之閘極驅動電路，其中該第二下拉單元包括一電晶體，該電晶體具有一第一端、一第二端與一控制端，該第一端電性耦接該第n級第二節點，該第二端電性耦接該參考電位，而該控制端電性耦接該第四節點。