TWI480882B - 移位暫存器及其驅動方法 - Google Patents

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Description

移位暫存器及其驅動方法
本發明是有關於一種顯示器之技術，且特別是有關於一種移位暫存器及其驅動方法。
在目前液晶顯示器的製程中，有部分的廠商透過閘極驅動電路基板(Gate driver On Array，GOA)的技術製作移位暫存器，來減少顯示器面板對於大量驅動IC的材料依賴性，藉以符合輕薄短小的設計趨勢。
隨著顯示器解析度的提升，顯示器畫素與畫素之間的距離越來越小，進而使得畫素驅動時，畫素之間的相互影響更加明顯，其中一個問題是已經完成充電(亦即顯示資料的更新)的畫素的電位會受到後續進行充電的畫素電位耦合影響，進而可能造成畫面顯示異常問題。
另外，在目前液晶顯示面板的畫素陣列結構中，有一種被稱為半源極驅動(half source driving，HSD)架構。所述的HSD架構係藉著將掃描線的數目加倍可以使得資料線的數目減半，且由於資料線的數目減半，所以源極驅動器的價格也會相對地降低。然而在閘極驅動電路基板上若採用HSD架構時(無論是GOA架構或是以IC封裝的閘極驅動器架構)上述已經完成充電(亦即顯示資料的更新)的畫素的電位會受到後續進行充電的畫素電位耦合影響，進而可能造成畫面顯示異常問題更加明顯。
本發明提出一種顯示器的驅動方法，掃描訊號提供預充脈波，以降低前充的畫素電位會受到後充的畫素電位耦合影響。
本發明提出一種能夠在一幀中輸出兩個脈波移位暫存器及其驅動方法。
因此，本發明實施例的移位暫存器包括有第一移位暫存器串與第二移位暫存器串。所述的第一移位暫存器串用以接收第一啟始訊號並輸出第一級控制訊號。所述的第二移位暫存器串電性連接於第一移位暫存器串。所述的第二移位暫存器串用以接收第一級控制訊號以及第二啟始訊號，並根據第一級控制訊號以及第二啟始訊號以輸出第一級掃描訊號的第一脈波，再根據第二啟始訊號輸出第一級掃描訊號的第二脈波，其中第一脈波與第二脈波的脈波寬度不同。
接著，本發明實施例的移位暫存器的驅動方法，係用以驅動第一移位暫存器串與一第二移位暫存器串，其驅動方法包括有：提供第一啟始訊號至第一移位暫存器串，以使第一移位暫存器串輸出第一級控制訊號；及提供第一級控制訊號以及第二啟始訊號至第二移位暫存器串，以使第二移位暫存器串根據第一級控制訊號以及第二啟始訊號以輸出第一級掃描訊號的第一脈波，再根據第二啟始訊號輸出第一級掃描訊號的第二脈波，其中第一脈波與第二脈波的脈波寬度不同。
另外，本發明實施例的移位暫存器包括有移位暫存器串。所述的移位暫存器串具有第一下拉單元與第二下拉單元。所述的移位暫存器串用以接收控制訊號以及啟始訊號，並根據控制訊號以及啟始訊號以輸出第一級掃描訊號的第一脈波，再根據啟始訊號輸出第一級掃描訊號的第二脈波，其中第一脈波與第 二脈波的脈波寬度不同。
綜上所述，本發明的移位暫存器及其驅動方法，係於掃描訊號提供一個預充脈波對後畫素進行充電，以縮小後續畫素充電時，充電前電位及充電後需達到的電位的電位差，進而避免前畫素的電位會受到後續畫素充電時的電位耦合影響，藉此來改善畫面顯示異常問題。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
請參照圖1，其為本發明實施例的電路方塊圖。如圖1所示，本發明第一實施例的移位暫存器電路100包括有第一移位暫存器串10與第二移位暫存器串20。
第一移位暫存器串10包括有第一級第一移位暫存器11與第二級第一移位暫存器13。所述的第一級第一移位暫存器11用以接收啟始訊號SP2、時脈訊號CK2、互補時脈訊號XCK2與第二級控制訊號K(2)，並輸出第一級控制訊號K(1)給第一級第二移位暫存器21及第二級第一移位暫存器13。所述的第二級第一移位暫存器13用以接收第一級控制訊號K(1)、時脈訊號CK2、互補時脈訊號XCK2與次一級控制訊號K(3)，並輸出第二級控制訊號K(2)給第二級第二移位暫存器23及次一級第一移位暫存器(圖中未示)，可依此類推至第n級第一移位暫存器。
第二移位暫存器串20包括有第一級第二移位暫存器21與第二級第二移位暫存器23。所述的第一級第二移位暫存器21用以接收啟始訊號SP1、時脈訊號CK1、互補時脈訊號 XCK1、第一級控制訊號K(1)與第二級掃描訊號G(2)，並輸出第一級掃描訊號G(1)。所述的第二級第二移位暫存器23用以接收第一級掃描訊號G(1)、時脈訊號CK1、互補時脈訊號XCK1、第二級控制訊號K(2)與次一級掃描訊號G(3)，並輸出第二級掃描訊號G(2)，可依此類推至第n級第二移位暫存器。
接下來，請參照圖2，其為本發明實施例的訊號波形示意圖。如圖2所示，圖2中分割時間軸的虛線兩兩之間具有相同的時間長度，並且第一級第一移位暫存器11所接收的啟始訊號SP2於一個幀的期間提供一個脈波，並根據時脈訊號CK2、互補時脈訊號XCK2與第二級控制訊號K(2)而輸出第一級控制訊號K(1)給第一級第二移位暫存器21及第二級第一移位暫存器13。
接著，第一級第二移位暫存器21所接收的啟始訊號SP1於一個幀的期間提供兩個脈波，並根據時脈訊號CK1、互補時脈訊號XCK1、第一級控制訊號K(1)與第二級掃描訊號G(2)而輸出第一級掃描訊號G(1)。
此外，第一級第二移位暫存器21根據第一級控制訊號K(1)以及啟始訊號SP1以輸出第一級掃描訊號G(1)的第一脈波，再根據啟始訊號SP1輸出第一級掃描訊號G(1)的第二脈波，其中第一脈波與第二脈波的脈波寬度不同。更進一步說，所述的第一脈波的脈波寬度可為第二脈波的脈波寬度的一半。另外，第一下拉單元25(如圖3B所示)與第二下拉單元27(如圖3B所示)根據第一級控制訊號K(1)導通，以形成第一級掃描訊號G(1)的第一脈波。因此，本發明實施例利用第一脈波對畫素進行預先充電，以縮小畫素透過第一級掃描訊號G(1)的第二脈波進行充電時，充電前及充電後的電位差。藉此，於畫素進行 充電時，可降低畫素的電壓耦合情形影響了先前已經完成充電的畫素的電位，並改善畫面顯示異常問題。
舉例而言，在一幀(Frame Period)中，第二級掃描訊號G(2)的第二脈波控制接收第二級掃描訊號的畫素進行更新時，由於在此之前已經透過第二級掃描訊號G(2)的第一脈波控制而進行預充電，第二級掃描訊號G(2)的第二脈波控制接收第二級掃描訊號的畫素進行更新時，這些畫素電位變化較小。藉此，第二級掃描訊號G(2)的第二脈波所控制的畫素更新時的電位變化的對於接收第一掃描訊號G(1)的畫素(此之前已經完成本幀的更新)透過雜散電容所造成的耦合較小，進而改善畫面顯示異常問題。
除此之外，請再參照圖2，啟始訊號SP2的脈波落後啟始訊號SP1的第一脈波，舉例而言，啟始訊號SP1的脈波與啟始訊號SP2具有相同的脈波寬度，而啟始訊號SP2的脈波落後啟始訊號SP1的第一脈波半個脈波寬度。此外，第一級掃描訊號G(1)的第一脈波領先第二級掃描訊號G(2)的第一脈波；第二級掃描訊號G(2)的第一脈波領先第三級掃描訊號G(3)的第一脈波；第一級掃描訊號G(1)的第二脈波領先第二級掃描訊號G(2)的第二脈波，第二級掃描訊號的第二脈波G(2)領先第三級掃描訊號G(3)的第二脈波。
請一併參照圖3A與圖3B，圖3A與圖3B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第一實施例的細部電路示意圖。如圖3A所示，第一級第一移位暫存器11包括有輸入單元11a與輸出單元11b。輸入單元11a與輸出單元11b電性連接於節點bt1。所述的輸入單元11a接收啟始訊號SP2與第二級第一移位暫存器13輸出的第二級控制訊號 K(2)。所述的輸出單元11b接收時脈訊號CK2與互補時脈訊號XCK2，並根據節點bt1的電壓位準，以輸出第一級控制訊號K(1)。
如圖3A所示，輸入單元11a包括有電晶體T1、T2。具體地，所述的電晶體T1具有第一端、控制端與第二端。電晶體T1的第一端電性連接至電晶體T1的控制端。電晶體T1的控制端接收啟始訊號SP2。電晶體T1的第二端電性連接至節點bt1。所述的電晶體T2具有第一端、控制端與第二端。電晶體T2的第一端電性連接至電晶體T1的第二端。電晶體T2的控制端接收第二級控制訊號K(2)。電晶體T2的第二端接收電壓源VSS。
如圖3A所示，輸出單元11b包括有電容器C1、電晶體T3~T7。具體地，所述的電容器C1具有第一端與第二端。電容器C1的第一端接收時脈訊號CK2。所述的電晶體T3具有第一端、控制端與第二端。電晶體T3的第一端電性連接至電容器C1的第二端。電晶體T3的控制端電性連接至節點bt1，電晶體T3的第二端接收電壓源VSS。所述的電晶體T4具有第一端、控制端與第二端。電晶體T4的第一端接收時脈訊號CK2。電晶體T4的控制端電性連接至節點bt1。電晶體T4的第二端輸出第一級控制訊號K(1)。
如圖3A所示，所述的電晶體T5具有第一端、控制端與第二端。電晶體T5的第一端電性連接至電晶體T4的控制端。電晶體T5的控制端電性連接至電晶體T3的第一端。電晶體T5的第二端電性連接至電晶體T4的第二端。所述的電晶體T6具有第一端、控制端與第二端。電晶體T6的第一端電性連接至電晶體T5的第二端。電晶體T6的控制端電性連接至電 晶體T5的控制端。電晶體T6的第二端接收電壓源VSS。所述的電晶體T7具有第一端、控制端與第二端。電晶體T7的第一端電性連接至電晶體T6的第一端。電晶體T7的控制端接收互補時脈訊號XCK2。電晶體T7的第二端接收電壓源VSS。
如圖3B所示，第一級第二移位暫存器21包括有輸入單元21a與輸出單元21b。輸入單元21a與輸出單元21b電性連接至節點bt2。所述的輸入單元21a接收啟始訊號SP1、第二級第二移位暫存器23輸出的第二級掃瞄訊號G(2)。所述的輸出單元21b接收時脈訊號CK1與互補時脈訊號XCK1，並根據節點bt2的電壓位準，以輸出第一級掃描訊號G(1)。
如圖3B所示，輸入單元21a包括有電晶體T8、T9。具體地，所述的電晶體T8具有第一端、控制端與第二端。電晶體T8的第一端電性連接至電晶體T8的控制端。電晶體T8的控制端接收啟始訊號SP1。電晶體T8的第二端電性連接至節點bt2。所述的電晶體T9具有第一端、控制端與第二端。電晶體T9的第一端電性連接至電晶體T8的第二端。電晶體T9的控制端接收第二級掃描訊號G(2)。電晶體T9的第二端接收電壓源VSS。
如圖3B所示，輸出單元21b包括有電容器C2、電晶體T10~T14。具體地，所述的電容器C2具有第一端與第二端。電容器C2的第一端接收時脈訊號CK1。所述的電晶體T10具有第一端、控制端與第二端。電晶體T10的第一端電性連接至電容器C2的第二端。電晶體T10的控制端電性連接至節點bt2。電晶體T10的第二端接收電壓源VSS。所述的電晶體T11(即輸出電晶體)具有第一端、控制端與第二端。電晶體T11 的第一端接收時脈訊號CK1。電晶體T11的控制端電性連接至節點bt2。電晶體T11的第二端輸出第一級掃描訊號G(1)。
如圖3B所示，所述的電晶體T12具有第一端、控制端與第二端。電晶體T12的第一端電性連接至電晶體T11的控制端。電晶體T12的控制端電性連接至電晶體T10的第一端。電晶體T12的第二端電性連接至電晶體T11的第二端。所述的電晶體T13具有第一端、控制端與第二端。電晶體T13的第一端電性連接至電晶體T12的第二端。電晶體T13的控制端電性連接至電晶體T12的控制端。電晶體T13的第二端接收電壓源VSS。所述的電晶體T14具有第一端、控制端與第二端。電晶體T14的第一端電性連接至電晶體T13的第一端。電晶體T14的控制端接收互補時脈訊號XCK1。電晶體T14的第二端接收電壓源VSS。
如圖3B所示，第一下拉單元25電性連接至輸出單元21b，並接收第一級控制訊號K(1)。具體地，第一下拉單元25包括有下拉電晶體PD1所述的下拉電晶體PD1具有第一端、控制端與第二端。下拉電晶體PD1的第一端電性連接至電晶體T11的第二端。下拉電晶體PD1的控制端接收第一級控制訊號K(1)。下拉電晶體PD1的第二端接收電壓源VSS。
如圖3B所示，第二下拉單元27電性連接至節點bt2，並接收第一級控制訊號K(1)。具體地，第二下拉單元27包括有下拉電晶體PD2。所述的下拉電晶體PD2具有第一端、控制端與第二端。下拉電晶體PD2的第一端電性連接至節點bt2。下拉電晶體PD2的控制端接收第一級控制訊號K(1)。下拉電晶體PD2的第二端接收電壓源VSS。另外，所述的電晶體T1~電晶體T14、下拉電晶體PD1、PD2可由場效電晶體或雙極性 電晶體所構成，較佳者為P型或N型薄膜電晶體。
接下來將以圖3A與圖3B為例來說明掃描訊號中之第一脈波的產生方式。請先參照圖3A與圖3B。圖3A與圖3B之移位暫存器的電路架構二者的電路架構大致相同，差別在於圖3B所示電路多採用了下拉電晶體PD1與PD2來分別作為第一下拉單元25與第二下拉單元27。請再參照圖2、圖3A與圖3B，當第一級第二移位暫存器21與第一級第一移位暫存器11分別接收到啟始訊號SP1的第一個脈波與啟始訊號SP2的脈波之後，便會分別對應產生第一級掃描訊號G(1)中的第一脈波與第一級控制訊號K(1)的脈波。
然而，由於在第一級掃描訊號G(1)之第一脈波的寬度達到第二脈波的寬度的一半的時候，第一下拉單元25與第二下拉單元27就會因為接收到第一級控制訊號K(1)中的脈波而導通，進而將電晶體T11的控制端與第二端皆電性連接至電壓源VSS。換句話說，第一級掃描訊號G(1)的第一脈波會相應於第一級控制訊號K(1)中的脈波的上升緣而由邏輯高準位轉換為邏輯低準位。因此，第一級掃描訊號G(1)之第一脈波的寬度就只會是第二脈波的寬度的一半。至於其他掃描訊號中之第一脈波的產生方式，請依此類推，在此不再贅述。
接下來，請一併參照圖4A與圖4B，圖4A與圖4B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第二實施例的細部電路示意圖，其中第二實施例適用於雙向移位暫存器。第二實施例與第一實施例不同之處在於：第二實施例的輸入單元11a、21a所接收的訊號不同，其餘電路架構與第一實施例相同，以下不再贅述。
如圖4A所示，所述的電晶體T1的第一端接收輸入訊號 Bi。電晶體T1的控制端接收啟始訊號SP2。電晶體T1的第二端電性連接至節點bt1。所述的電晶體T2第一端電性連接至電晶體T1的第二端。電晶體T2的控制端接收第二級控制訊號K(2)。電晶體T2的第二端接收第二輸入訊號XBi。
如圖4B所示，所述的電晶體T8的第一端接收輸入訊號Bi。電晶體T8的控制端接收啟始訊號SP1。電晶體T8的第二端電性連接至節點bt2。所述的電晶體T9第一端電性連接至電晶體T8的第二端。電晶體T9的控制端接收第二級掃描訊號G(2)。電晶體T9的第二端接收第二輸入訊號XBi。
接下來，請一併參照圖5A與圖5B，圖5A與圖5B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第三實施例的細部電路示意圖。第三實施例與第二實施例不同之處在於：第三實施例的輸出單元11b、21b採用二極體形式的電晶體(diode-connected transistor)作穩壓來取代電容器，其餘電路架構與第二實施例相同，以下不再贅述。
如圖5A所示，所述的電晶體T15的第一端接收時脈訊號CK2。電晶體T15的控制端電性連接至電晶體T15的第二端與電晶體T3的第一端。所述的電晶體T16的第一端接收時脈訊號CK2。電晶體T16的控制端電性連接至電晶體T16的第一端。電晶體T16的第二端電性連接至電晶體T3的第一端。
如圖5B所示，所述的電晶體T17的第一端接收時脈訊號CK1。電晶體T17的控制端電性連接至電晶體T17的第二端與電晶體T10的第一端。所述的電晶體T18的第一端接收時脈訊號CK1。電晶體T18的控制端電性連接至電晶體T18的第一端。電晶體T18的第二端電性連接至電晶體T10的第一端。
上述圖3A與圖3B、圖4A與圖4B與圖5A與圖5B繪示 本發明第一級第一移位暫存器與第一級第二移位暫存器串實施例的細部電路示意圖，技術人員應可了解，根據本發明之揭露，第一移位暫存器與第一級第二移位暫存器串中各級移位暫存器與第一級移位暫存器具有相對應的電路架構，其差別在於其接收的訊號與輸出的訊號須依照各級移位暫存器進行調整。第一移位暫存器與第一級第二移位暫存器串中各級移位暫存器接收的訊號與輸出的訊號請考圖7。
請一併參照圖1與圖6，圖6為本發明實施例的驅動方法的步驟流程圖。如圖6所示，在步驟S601中，提供啟始訊號SP2至第一移位暫存器串10，以使第一移位暫存器串10輸出第一級控制訊號K(1)。
接下來，在步驟S603中，提供第一級控制訊號K(1)以及啟始訊號SP1至第二移位暫存器串20，以使第二移位暫存器串20根據第一級控制訊號K(1)以及啟始訊號SP1以輸出第一級掃描訊號G(1)的第一脈波。然後，第二移位暫存器串20再根據啟始訊號SP1輸出第一級掃描訊號G(1)的第二脈波，其中第一脈波與第二脈波的脈波寬度不同。更進一步說，第一脈波的脈波寬度為第二脈波的脈波寬度的一半。
此外，根據上述之教示，本領域具有通常知識者當可歸納出第一移位暫存器串10中除第一級外之任一級的第一移位暫存器與第二移位暫存器串20中除第一級外之任一級的第二移位暫存器的訊號連接方式，一如圖7所示。
圖7係繪示第一移位暫存器串中除第一級外之任一級的第一移位暫存器與第二移位暫存器串中除第一級外之任一級的第二移位暫存器的訊號連接方式。請參照圖7，以第一移位暫存器串10中第n級的第一移位暫存器為例，其必須接收時 脈訊號CK2、互補時脈訊號XCK2、第n+1級之第一移位暫存器所輸出的控制訊號K(n+1)與第n-1級之第一移位暫存器所輸出的控制訊號K(n-1)，並需輸出第n級的控制訊號K(n)。而以第二移位暫存器串20中第n級的第二移位暫存器為例，其必須接收時脈訊號CK1、互補時脈訊號XCK1、第n級的第一移位暫存器所輸出的控制訊號K(n)、第n+1級之第二移位暫存器所輸出的掃描訊號G(n+1)與第n-1級之第二移位暫存器所輸出的掃描訊號G(n-1)，並需輸出第n級的掃描訊號G(n)。此外，技術人員根據本發明實施例的揭露並參照該領域的通常知識，應可了解在最後一級第一移位暫存器與第二移位暫存器串之後，可設置至少一冗餘的移位暫存器，用以提供回授的訊號。
圖8為採用本發明之移位暫存器電路的顯示裝置的示意圖。請參照圖8，此顯示裝置800包括有移位暫存器電路82、資料驅動電路84與顯示面板86。顯示面板86具有多個畫素(如標號88所示)、多條資料線(如標號90所示)與多條掃描線(如標號92所示)。資料驅動電路84係電性連接該些資料線90，而移位暫存器電路82係電性連接該些掃描線92。此外，如此圖所示，移位暫存器電路82又包括有第一移位暫存器串10與第二移位暫存器串20。第一移位暫存器串10包括有多級的第一移位暫存器，在此例為第一級至第六級的第一移位暫存器(分別以11~19與1D來標示)。而第二移位暫存器串20包括有多級的第二移位暫存器，在此例為第一級至第六級的第二移位暫存器(分別以21~29與2D來標示)。上述之第一移位暫存器1D與第二移位暫存器2D皆是冗餘的移位暫存器，因此在第二移位暫存器串20中，只有前五級的第二移位暫存器會分別輸出掃描訊號G(1)~G(5)。
請參照圖8，圖8中掃描線G(1)~G(5)每一條掃描線在一幀中分別用以傳送移位暫存器電路82提供的兩個脈波，其中每一幀中的第一個脈波係用以作為預充電的功能。以掃描線G(1)及掃描線G(2)為例，請一併參照圖2，掃描線G(1)在第一幀中的第二個脈波致能期間，電性耦接掃描線G(1)的畫素寫入正確的電壓後，掃描線G(2)在第一幀中的第二個脈波進入致能狀態，繼而將電性耦接掃描線G(2)的畫素寫入正確的電壓，而此寫入的動作可能會對於電性耦接掃描線G(1)的畫素造成電壓耦合的影響，然而電性耦接掃描線G(1)的畫素已經完成在這一幀的寫入動作的，因此電性耦接掃描線G(2)的畫素更新時的電壓耦合將導致畫面品質下降。但由於在掃描線G(2)在第一幀中的第一個脈波致能期間，已經對於電性耦接掃描線G(2)的畫素進行預充電，因此，在第二個脈波致能期間畫素更新時，畫素儲存的電壓變化較少，因此可以降低第二個脈波致能期間的電壓耦合情形。
綜上所述，本發明的移位暫存器及其驅動方法，係於掃描訊號提供一個預充脈波對後畫素進行充電，以縮小後續畫素充電時，充電前電位及充電後需達到的電位的電位差，進而避免前畫素的電位會受到後續畫素充電時的電位耦合影響，藉此來改善畫面顯示異常問題。具體而言，這些被預充電的部分像素電路在後續要被寫入顯示資料的時候的電壓變化可以被減少，並據此降低這一部分的像素電路對於其他像素電路的電荷耦合效應，提升整體顯示時的亮度均勻性。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後 附之申請專利範圍所界定者為準。
10‧‧‧第一移位暫存器串
11~19、1D‧‧‧第一移位暫存器
11a‧‧‧輸入單元
11b‧‧‧輸出單元
20‧‧‧第二移位暫存器串
21~29、2D‧‧‧第二移位暫存器
21a‧‧‧輸入單元
21b‧‧‧輸出單元
25‧‧‧第一下拉單元
27‧‧‧第二下拉單元
800‧‧‧顯示裝置
82‧‧‧移位暫存器電路
84‧‧‧資料驅動電路
86‧‧‧顯示面板
88‧‧‧畫素
90‧‧‧資料線
92‧‧‧掃描線
100‧‧‧移位暫存器電路
bt1‧‧‧節點
bt2‧‧‧節點
Bi‧‧‧輸入訊號
XBi‧‧‧第二輸入訊號
C1‧‧‧電容器
C2‧‧‧電容器
CK1‧‧‧時脈訊號
CK2‧‧‧時脈訊號
G(1)~G(5)、G(n-1)、G(n)、G(n+1)‧‧‧掃描訊號
K(1)~K(3)、K(n-1)、K(n)、K(n+1)‧‧‧控制訊號
PD1‧‧‧下拉電晶體
PD2‧‧‧下拉電晶體
SP1‧‧‧啟始訊號
SP2‧‧‧啟始訊號
T1~T18‧‧‧電晶體
VSS‧‧‧電壓源
XCK1‧‧‧互補時脈訊號
XCK2‧‧‧互補時脈訊號
S601~S603‧‧‧方法步驟說明
圖1繪示為本發明實施例的電路方塊圖。
圖2繪示為本發明實施例的訊號波形示意圖
圖3A與圖3B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第一實施例的細部電路示意圖。
圖4A與圖4B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第二實施例的細部電路示意圖。
圖5A與圖5B分別為本發明第一級第一移位暫存器與第一級第二移位暫存器之第三實施例的細部電路示意圖。
圖6繪示為本發明實施例的驅動方法的步驟流程圖。
圖7係繪示第一移位暫存器串中除第一級外之任一級的第一移位暫存器與第二移位暫存器串中除第一級外之任一級的第二移位暫存器的訊號連接方式。
圖8為採用本發明之移位暫存器電路的顯示裝置的示意圖。
10‧‧‧第一移位暫存器串
11、13‧‧‧第一移位暫存器
20‧‧‧第二移位暫存器串
21、23‧‧‧第二移位暫存器
100‧‧‧移位暫存器電路
CK1‧‧‧時脈訊號
CK2‧‧‧時脈訊號
G(1)~G(3)‧‧‧掃描訊號
K(1)~K(3)‧‧‧控制訊號
SP1‧‧‧啟始訊號
SP2‧‧‧啟始訊號
XCK1‧‧‧互補時脈訊號
XCK2‧‧‧互補時脈訊號

Claims (13)

  1. 一種移位暫存器電路，包括有：一第一移位暫存器串，用以接收一第一啟始訊號並輸出一第一級控制訊號；及一第二移位暫存器串，電性連接至該第一移位暫存器串，並用以接收該第一級控制訊號以及一第二啟始訊號，並根據該第一級控制訊號以及該第二啟始訊號以輸出一第一級掃描訊號的第一脈波，再根據該第二啟始訊號輸出該第一級掃描訊號的第二脈波，其中該第一脈波與該第二脈波的脈波寬度不同。
  2. 如申請專利範圍第1項所述之移位暫存器電路，其中該第一級掃描訊號的第一脈波相應於該第一級控制訊號的上升緣而由邏輯高準位轉換為邏輯低準位；以及該第二移位暫存器串具有一第一級第二移位暫存器，該第一級第二移位暫存器包含：一輸出電晶體，具有一第一端，一第二端與一控制端；一輸出端，電性耦接該輸出電晶體的該第二端，用以輸出該第一級掃描訊號的該第一脈波與該第二脈波；一第一下拉單元，電性耦接該輸出端，用以接收該第一級控制訊號，並相應於該第一級控制訊號的上升緣而下拉該輸出端的電位；以及一第二下拉單元，電性耦接該輸出電晶體的控制端，用以接收該第一級控制訊號，並相應於該第一級控制訊號的上升緣而下拉該控制端的電位。
  3. 如申請專利範圍第1項所述之移位暫存器電路，其中：該第一移位暫存器串包括有一第一級至第二級第一移位暫存器，該第二移位暫存器串包括有一第一級至第二級第二移位暫存器；該第一級第一移位暫存器用以接收該第一啟始訊號，並輸出該第一級控制訊號給該第一級第二移位暫存器及該第二級第一移位暫存器；以及該第二級第一移位暫存器用以接收該第一級控制訊號並輸出一第二級控制訊號給該第二級第二移位暫存器。
  4. 如申請專利範圍第3項所述之移位暫存器電路，其中：該第一級第一移位暫存器包括有：一第一輸入單元，接收該第一啟始訊號與該第二級第一移位暫存器輸出的第二級控制訊號；一第一節點；及一第一輸出單元，電性連接至該第一節點，接收一第一時脈訊號與一互補第一時脈訊號，並根據該第一節點的電壓位準，以輸出該第一級控制訊號；該第一級第二移位暫存器包括有：一第二輸入單元，接收該第二啟始訊號、該第二級第二移位暫存器輸出的第二級掃描訊號；一第二節點；一第二輸出單元，電性連接至該第二節點，接收一第二時脈訊號與一互補第二時脈訊號，並根據該第二節點的電壓位準，以輸出該第一級掃描訊號；一第一下拉單元，電性連接至該第二輸出單元，並接收該 第一級控制訊號；及一第二下拉單元，電性連接至該第二節點，並接收該第一級控制訊號。
  5. 如申請專利範圍第4項所述之移位暫存器電路，其中該第一輸入單元包括有：一第一電晶體，具有一第一端、一控制端與一第二端，該第一電晶體的第一端電性連接至該第一電晶體的控制端，該第一電晶體的控制端接收該第一啟始訊號，該第一電晶體的第二端電性連接至該第一節點；及一第二電晶體，具有一第一端、一控制端與一第二端，該第二電晶體的第一端電性連接至該第一電晶體的第二端，該第二電晶體的控制端接收該第二級控制訊號，該第二電晶體的第二端接收一電壓源；該第一輸出單元包括有：一第一電容器，具有一第一端與一第二端，該第一電容器的第一端接收該第一時脈訊號；一第三電晶體，具有一第一端、一控制端與一第二端，該第三電晶體的第一端電性連接至該第一電容器的第二端，該第三電晶體的控制端電性連接至該第一節點，該第三電晶體的第二端接收該電壓源；一第四電晶體，具有一第一端、一控制端與一第二端，該第四電晶體的第一端接收該第一時脈訊號，該第四電晶體的控制端電性連接至該第一節點，該第四電晶體的第二端輸出該第一級控制訊號；一第五電晶體，具有一第一端、一控制端與一第二端，該 第五電晶體的第一端電性連接至該第四電晶體的控制端，該第五電晶體的控制端電性連接至該第三電晶體的第一端，該第五電晶體的第二端電性連接至該第四電晶體的第二端；一第六電晶體，具有一第一端、一控制端與一第二端，該第六電晶體的第一端電性連接至該第五電晶體的第二端，該第六電晶體的控制端電性連接至該第五電晶體的控制端，該第六電晶體的第二端接收該電壓源；及一第七電晶體，具有一第一端、一控制端與一第二端，該第七電晶體的第一端電性連接至該第六電晶體的第一端，該第七電晶體的控制端接收該互補第一時脈訊號，該第七電晶體的第二端接收該電壓源；該第二輸入單元包括有：一第八電晶體，具有一第一端、一控制端與一第二端，該第八電晶體的第一端電性連接至該第八電晶體的控制端，該第八電晶體的控制端接收該第二啟始訊號，該第八電晶體的第二端電性連接至該第二節點；及一第九電晶體，具有一第一端、一控制端與一第二端，該第九電晶體的第一端電性連接至該第八電晶體的第二端，該第九電晶體的控制端接收該第二級掃描訊號，該第九電晶體的第二端接收該電壓源；該第二輸出單元包括有：一第二電容器，具有一第一端與一第二端，該第二電容器的第一端接收該第二時脈訊號；一第十電晶體，具有一第一端、一控制端與一第二端，該第十電晶體的第一端電性連接至該第二電容器的第二端，該第十電晶體的控制端電性連接至該第二節點，該第十電晶體的第 二端接收該電壓源；一第十一電晶體，具有一第一端、一控制端與一第二端，該第十一電晶體的第一端接收該第二時脈訊號，該第十一電晶體的控制端電性連接至該第二節點，該第十一電晶體的第二端輸出該第一級掃描訊號；一第十二電晶體，具有一第一端、一控制端與一第二端，該第十二電晶體的第一端電性連接至該第十一電晶體的控制端，該第十二電晶體的控制端電性連接至該第十電晶體的第一端，該第十二電晶體的第二端電性連接至該第十一電晶體的第二端；一第十三電晶體，具有一第一端、一控制端與一第二端，該第十三電晶體的第一端電性連接至該第十二電晶體的第二端，該第十三電晶體的控制端電性連接至該第十二電晶體的控制端，該第十三電晶體的第二端接收該電壓源；及一第十四電晶體，具有一第一端、一控制端與一第二端，該第十四電晶體的第一端電性連接至該第十三電晶體的第一端，該第十四電晶體的控制端接收該互補第二時脈訊號，該第十四電晶體的第二端接收該電壓源；該第一下拉單元包括有第一下拉電晶體，具有一第一端、一控制端與一第二端，該第一下拉電晶體的第一端電性連接至該第十一電晶體的第二端，該第一下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源；該第二下拉單元包括有第二下拉電晶體，具有一第一端、一控制端與一第二端，該第二下拉電晶體的第一端電性連接至該第二節點，該第二下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源。
  6. 如申請專利範圍第4項所述之移位暫存器電路，其中該第一輸入單元包括有：一第一電晶體，具有一第一端、一控制端與一第二端，該第一電晶體的第一端接收第一輸入訊號，該第一電晶體的控制端接收該第一啟始訊號，該第一電晶體的第二端電性連接至該第一節點；及一第二電晶體，具有一第一端、一控制端與一第二端，該第二電晶體的第一端電性連接至該第一電晶體的第二端，該第二電晶體的控制端接收該第二級控制訊號，該第二電晶體的第二端接收一第二輸入訊號；該第一輸出單元包括有：一第一電容器，具有一第一端與一第二端，該第一電容器的第一端接收該第一時脈訊號；一第三電晶體，具有一第一端、一控制端與一第二端，該第三電晶體的第一端電性連接至該第一電容器的第二端，該第三電晶體的控制端電性連接至該第一節點，該第三電晶體的第二端接收該電壓源；一第四電晶體，具有一第一端、一控制端與一第二端，該第四電晶體的第一端接收該第一時脈訊號，該第四電晶體的控制端電性連接至該第一節點，該第四電晶體的第二端輸出該第一級控制訊號；一第五電晶體，具有一第一端、一控制端與一第二端，該第五電晶體的第一端電性連接至該第四電晶體的控制端，該第五電晶體的控制端電性連接至該第三電晶體的第一端，該第五電晶體的第二端電性連接至該第四電晶體的第二端； 一第六電晶體，具有一第一端、一控制端與一第二端，該第六電晶體的第一端電性連接至該第五電晶體的第二端，該第六電晶體的控制端電性連接至該第五電晶體的控制端，該第六電晶體的第二端接收該電壓源；及一第七電晶體，具有一第一端、一控制端與一第二端，該第七電晶體的第一端電性連接至該第六電晶體的第一端，該第七電晶體的控制端接收該互補第一時脈訊號，該第七電晶體的第二端接收該電壓源；該第二輸入單元包括有：一第八電晶體，具有一第一端、一控制端與一第二端，該第八電晶體的第一端接收第一輸入訊號，該第八電晶體的控制端接收該第二啟始訊號，該第八電晶體的第二端電性連接至該第二節點；及一第九電晶體，具有一第一端、一控制端與一第二端，該第九電晶體的第一端電性連接至該第八電晶體的第二端，該第九電晶體的控制端接收該第二級掃描訊號，該第九電晶體的第二端接收該第二輸入訊號；該第二輸出單元包括有：一第二電容器，具有一第一端與一第二端，該第二電容器的第一端接收該第二時脈訊號；一第十電晶體，具有一第一端、一控制端與一第二端，該第十電晶體的第一端電性連接至該第二電容器的第二端，該第十電晶體的控制端電性連接至該第二節點，該第十電晶體的第二端接收該電壓源；一第十一電晶體，具有一第一端、一控制端與一第二端，該第十一電晶體的第一端接收該第二時脈訊號，該第十一電晶 體的控制端電性連接至該第二節點，該第十一電晶體的第二端輸出該第一級掃描訊號；一第十二電晶體，具有一第一端、一控制端與一第二端，該第十二電晶體的第一端電性連接至該第十一電晶體的控制端，該第十二電晶體的控制端電性連接至該第十電晶體的第一端，該第十二電晶體的第二端電性連接至該第十一電晶體的第二端；一第十三電晶體，具有一第一端、一控制端與一第二端，該第十三電晶體的第一端電性連接至該第十二電晶體的第二端，該第十三電晶體的控制端電性連接至該第十二電晶體的控制端，該第十三電晶體的第二端接收該電壓源；及一第十四電晶體，具有一第一端、一控制端與一第二端，該第十四電晶體的第一端電性連接至該第十三電晶體的第一端，該第十四電晶體的控制端接收該互補第二時脈訊號，該第十四電晶體的第二端接收該電壓源；該第一下拉單元包括有第一下拉電晶體，具有一第一端、一控制端與一第二端，該第一下拉電晶體的第一端電性連接至該第十一電晶體的第二端，該第一下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源；該第二下拉單元包括有第二下拉電晶體，具有一第一端、一控制端與一第二端，該第二下拉電晶體的第一端電性連接至該第二節點，該第二下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源。
  7. 如申請專利範圍第4項所述之移位暫存器電路，其中該第一輸入單元包括有： 一第一電晶體，具有一第一端、一控制端與一第二端，該第一電晶體的第一端接收第一輸入訊號，該第一電晶體的控制端接收該第一啟始訊號，該第一電晶體的第二端電性連接至該第一節點；及一第二電晶體，具有一第一端、一控制端與一第二端，該第二電晶體的第一端電性連接至該第一電晶體的第二端，該第二電晶體的控制端接收該第二級控制訊號，該第二電晶體的第二端接收一第二輸入訊號；該第一輸出單元包括有：一第三電晶體，具有一第一端、一控制端與一第二端，該第三電晶體的控制端電性連接至該第一節點，該第三電晶體的第二端接收該電壓源；一第四電晶體，具有一第一端、一控制端與一第二端，該第四電晶體的第一端接收該第一時脈訊號，該第四電晶體的控制端電性連接至該第一節點，該第四電晶體的第二端輸出該第一級控制訊號；一第五電晶體，具有一第一端、一控制端與一第二端，該第五電晶體的第一端電性連接至該第四電晶體的控制端，該第五電晶體的控制端電性連接至該第三電晶體的第一端，該第五電晶體的第二端電性連接至該第四電晶體的第二端；一第六電晶體，具有一第一端、一控制端與一第二端，該第六電晶體的第一端電性連接至該第五電晶體的第二端，該第六電晶體的控制端電性連接至該第五電晶體的控制端，該第六電晶體的第二端接收該電壓源；一第七電晶體，具有一第一端、一控制端與一第二端，該第七電晶體的第一端電性連接至該第六電晶體的第一端，該第 七電晶體的控制端接收該互補第一時脈訊號，該第七電晶體的第二端接收該電壓源；一第八電晶體，具有一第一端、一控制端與一第二端，該第八電晶體的第一端接收該第一時脈訊號，該第八電晶體的控制端電性連接至該第八電晶體的第二端與該第三電晶體的第一端；及一第九電晶體，具有一第一端、一控制端與一第二端，該第九電晶體的第一端接收該第一時脈訊號，該第九電晶體的控制端電性連接至該第九電晶體的第一端，該第九電晶體的第二端電性連接至該第三電晶體的第一端；該第二輸入單元包括有：一第十電晶體，具有一第一端、一控制端與一第二端，該第十電晶體的第一端接收該第一輸入訊號，該第十電晶體的控制端接收該第二啟始訊號，該第十電晶體的第二端電性連接至該第二節點；及一第十一電晶體，具有一第一端、一控制端與一第二端，該第十一電晶體的第一端電性連接至該第十電晶體的第二端，該第十一電晶體的控制端接收該第二級掃描訊號，該第十一電晶體的第二端接收該第二輸入訊號；該第二輸出單元包括有：一第十二電晶體，具有一第一端、一控制端與一第二端，該第十二電晶體的控制端電性連接至該第二節點，該第十二電晶體的第二端接收該電壓源；一第十三電晶體，具有一第一端、一控制端與一第二端，該第十三電晶體的第一端接收該第二時脈訊號，該第十三電晶體的控制端電性連接至該第二節點，該第十三電晶體的第二端 輸出該第一級掃描訊號；一第十四電晶體，具有一第一端、一控制端與一第二端，該第十四電晶體的第一端電性連接至該第十三電晶體的控制端，該第十四電晶體的控制端電性連接至該第十二電晶體的第一端，該第十四電晶體的第二端電性連接至該第十三電晶體的第二端；一第十五電晶體，具有一第一端、一控制端與一第二端，該第十五電晶體的第一端電性連接至該第十四電晶體的第二端，該第十五電晶體的控制端電性連接至該第十四電晶體的控制端，該第十五電晶體的第二端接收該電壓源；一第十六電晶體，具有一第一端、一控制端與一第二端，該第十六電晶體的第一端電性連接至該第十五電晶體的第一端，該第十六電晶體的控制端接收該互補第二時脈訊號，該第十六電晶體的第二端接收該電壓源；一第十七電晶體，具有一第一端、一控制端與一第二端，該第十七電晶體的第一端接收該第二時脈訊號，該第十七電晶體的控制端電性連接至該第十七電晶體的第二端與該第十二電晶體的第一端；及一第十八電晶體，具有一第一端、一控制端與一第二端，該第十八電晶體的第一端接收該第二時脈訊號，該第十八電晶體的控制端電性連接至該第十八電晶體的第一端，該第十八電晶體的第二端電性連接至該第十二電晶體的第一端；該第一下拉單元包括有第一下拉電晶體，具有一第一端、一控制端與一第二端，該第一下拉電晶體的第一端電性連接至該第十三電晶體的第二端，該第一下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源； 該第二下拉單元包括有第二下拉電晶體，具有一第一端、一控制端與一第二端，該第二下拉電晶體的第一端電性連接至該第二節點，該第二下拉電晶體的控制端接收該第一級控制訊號，該第一下拉電晶體的第二端接收該電壓源。
  8. 一種移位暫存器電路的驅動方法，係用以驅動一第一移位暫存器串與一第二移位暫存器串，該驅動方法包括有：提供一第一啟始訊號至該第一移位暫存器串，以使該第一移位暫存器串輸出一第一級控制訊號；及提供該第一級控制訊號以及一第二啟始訊號至該第二移位暫存器串，以使該第二移位暫存器串根據該第一級控制訊號以及該第二啟始訊號以輸出一第一級掃描訊號的第一脈波，再根據該第二啟始訊號輸出該第一級掃描訊號的第二脈波，其中該第一脈波與該第二脈波的脈波寬度不同。
  9. 如申請專利範圍第8項所述之移位暫存器電路的驅動方法，其中該第一級掃描訊號的第一脈波相應於該第一級控制訊號的上升緣而由邏輯高準位轉換為邏輯低準位。
  10. 如申請專利範圍第9項所述之移位暫存器電路的驅動方法，其中於提供該第一級控制訊號以及第二啟始訊號至該第二移位暫存器串，以使該第二移位暫存器串根據該第一級控制訊號以及該第二啟始訊號以輸出一第一級掃描訊號的第一脈波，再根據該第二啟始訊號輸出該第一級掃描訊號的第二脈波，其中該第一脈波與該第二脈波的脈波寬度不同的步驟中還包括有： 透過該第一級控制訊號致能該第二移位暫存器串中的一第一下拉單元與一第二下拉單元，以使該第一脈波的脈波寬度為該第二脈波的脈波寬度的一半。
  11. 一種移位暫存器電路，用以透過如請求項9所述的驅動方法以輸出具有脈波寬度不同的第一脈波與第二脈波的掃描訊號。
  12. 一種移位暫存器電路，包括有：一移位暫存器串，具有一第一下拉單元與一第二下拉單元，該移位暫存器串用以接收一控制訊號以及一啟始訊號，並根據該控制訊號以及該啟始訊號以輸出一第一級掃描訊號的第一脈波，再根據該啟始訊號輸出該第一級掃描訊號的第二脈波，其中該第一脈波與該第二脈波的脈波寬度不同。
  13. 如申請專利範圍第12項所述之移位暫存器電路，其中透過該控制訊號致能該第一下拉單元與第二下拉單元，以使該第一脈波的脈波寬度為該第二脈波的脈波寬度的一半。
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