CN104700766B - 控制子单元、移位寄存单元、移位寄存器和显示装置 - Google Patents

控制子单元、移位寄存单元、移位寄存器和显示装置 Download PDF

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Abstract

本发明提供一种控制子单元，包括低电平输入端、选通模块和N组节点，每组节点都包括第一控制节点和第二控制节点，当一组所述节点中的第一控制节点为高电平、第二控制节点为低电平时，所述选通模块能够将其余N‑1组所述节点的第二控制节点与所述低电平输入端导通，以使得所述其余N‑1组节点中的第一控制节点和第二控制节点均为低电平，其中N为大于1的正整数。本发明还提供一种移位寄存单元、一种移位寄存器和一种显示装置。通过增设控制子单元实现了将多个信号合并，无需设置额外的信号线引线，因此，利用本发明所提供的移位寄存单元不仅可以实现信号的合并，而且可以实现显示面板的窄边框设计。

Description

控制子单元、移位寄存单元、移位寄存器和显示装置
技术领域
本发明涉及显示装置领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。OLED显示装置按照驱动方式的不同可分为PMOLED(PassiveMatrix Driving OLED，无源矩阵驱动有机发光二极管)和AMOLED(Active Matrix DrivingOLED，有源矩阵驱动有机发光二极管)两种，由于AMOLED显示器具有低制造成本、高应答速度、省电、可用于便携式设备的直流驱动、工作温度范围大等等优点而可望成为取代LCD(liquid crystal display，液晶显示器)的下一代新型平面显示器。因此，AMOLED显示面板已得到越来越多人们的青睐。
AMOLED显示面板一般需要使用具有多个脉冲的栅极驱动信号进行驱动，另外，在LCD面板中，为了保证使充电更充分，也需要要使用具有多个脉冲的栅极驱动信号进行驱动。但是现有技术中不能通过一个移位寄存器产生具有多个脉冲的栅极驱动信号。
发明内容
本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器和一种包括该移位寄存器的显示装置，所述移位寄存单元可以输出多个脉冲信号。
为了实现上述目的，作为本发明的一个方面，提供一种控制子单元，其中，所述控制子单元包括低电平输入端、选通模块和N组节点，每组节点都包括第一控制节点和第二控制节点，当一组所述节点中的第一控制节点为高电平、第二控制节点为低电平时，所述选通模块能够将其余N-1组所述节点的第二控制节点与所述低电平输入端导通，以使得所述其余N-1组节点中的第一控制节点和第二控制节点均为低电平，其中N为大于1的正整数。
优选地，N为2。
优选地，所述选通模块包括：
第一薄膜晶体管，所述第一薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第一薄膜晶体管的第一极与另一组所述节点的第一控制节点相连，所述第一薄膜晶体管的第二极与所述低电平输入端相连；
第二薄膜晶体管，所述第二薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二薄膜晶体管的第二极与所述低电平输入端相连；
第三薄膜晶体管，所述第三薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第三薄膜晶体管的第一极与所述低电平输入端相连，所述第三薄膜晶体管的第二极与另一组所述节点的第二控制节点相连；和
第四薄膜晶体管，所述第四薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第四薄膜晶体管的第一极与所述低电平输入端相连，所述第四薄膜晶体管的第二极与一组所述节点的第二控制节点相连。
优选地，每组所述节点均包括第一反馈节点，所述选通模块还包括：
第一反馈抑制薄膜晶体管，所述第一反馈抑制薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第一极与另一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第二极与另一组所述节点的第一反馈节点相连；和
第二反馈抑制薄膜晶体管，所述第二反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第二极与一组所述节点的第一反馈节点相连。
作为本发明的另一个方面，提供一种移位寄存单元，其中，所述移位寄存单元具有总输出端，所述移位寄存单元包括控制子单元和N个移位寄存子单元，多个所述移位寄存子单元能够分别在不同的时间段输出具有预定波形的信号，所述控制子单元本发明所提供的上述控制子单元，所述控制子单元的N组所述节点分别与N个所述移位寄存子单元一一对应，其中，对于任意一组所述节点而言，该组节点的所述第一控制节点与和该组节点对应的移位寄存子单元的上拉节点相连，该组节点的所述第二控制节点为和与该组节点对应的移位寄存子单元下拉节点相连，从而使得所述控制子单元能够在任意一个所述移位寄存子单元的输出阶段将其他所述移位寄存子单元的下拉节点与所述低电平输入端导通，进而使得其他所述移位寄存子单元输出高阻态。
优选地，每个所述移位寄存子单元都包括传递模块、输出模块和传递端，
所述传递模块包括传递上拉晶体管和传递下拉晶体管，所述传递上拉晶体管的栅极与所述上拉节点相连，所述传递下拉晶体管的栅极与所述下拉节点相连，所述传递上拉晶体管的第一极与时钟信号输入相连，所述传递上拉晶体管的第二极与所述传递下拉晶体管的第一极相连，所述传递下拉晶体管的第二极与低电平输入端相连，所述传递端连接在所述传递上拉晶体管的第二极和所述传递下拉晶体管的第一极之间，
所述输出模块包括输出上拉晶体管和输出下拉晶体管，所述输出上拉晶体管的栅极与所述上拉节点相连，所述输出下拉晶体管的栅极与所述下拉节点相连，所述输出上拉晶体管的第一极与时钟信号输入相连，所述输出上拉晶体管的第二极与所述输出下拉晶体管的第一极相连，所述输出下拉晶体管的第二极与低电平输入端相连，所述总输出端连接在所述输出上拉晶体管的第二极和所述输出下拉晶体管的第一极之间。
优选地，在所述控制子单元中，每组所述节点均包括第一反馈节点，所述选通模块还包括：
第一反馈抑制薄膜晶体管，所述第一反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第一极与另一组所述节点的第一反馈节点相连，所述第一反馈抑制薄膜晶体管的第二极与所述第一反馈节点相连；和
第二反馈抑制薄膜晶体管，所述第二反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第二极与一组所述节点的第一反馈节点相连；
每个所述移位寄存子单元均包括第二反馈节点；
所述第一反馈节点与相应的所述移位寄存子单元的第二反馈节点相连，其中，
当两级所述移位寄存子单元中一级的所述移位寄存子单元的上拉节点为高电平时，该一级的所述移位寄存单元子单元的第二反馈节点也为高电平；
当两级所述移位寄存子单元中位于另一级的所述移位寄存子单元的上拉节点为高电平时，另一级的所述移位寄存单元子单元的第二反馈节点也为高电平。
优选地，每个所述移位寄存子单元还包括反馈模块，所述反馈模块包括反馈上拉晶体管、反馈下拉晶体管和反馈输出晶体管，所述反馈上拉晶体管的栅极与所述上拉节点相连，所述反馈下拉晶体管的栅极与所述下拉节点相连，所述反馈上拉晶体管的第一极与所述时钟信号输入相连，所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极相连，所述反馈下拉晶体管的第二极与低电平输入端相连，所述反馈输出晶体管的栅极与所述传递端相连，所述反馈输出晶体管的第一极与所述第二反馈节点相连，所述反馈输出晶体管的第二极连接在所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极之间。
作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，在相邻两级移位寄存单元中，上一级所述移位寄存单元中的多个所述移位寄存子单元与下一级所述移位寄存单元中的多个所述移位寄存子单元一一对应地级联。
作为本发明的再一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路包括本发明所提供的上述移位寄存器。
在本发明所提供的移位寄存单元中，通过增设控制子单元实现了将多个信号合并，从而可以实现一个移位寄存单元输出多个信号。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明所提供的移位寄存单元的模块示意图，所述移位寄存单元包括本发明所提供的控制子单元；
图2(a)是单独的移位寄存子单元201的上拉节点的信号时序示意图；
图2(b)是单独的移位寄存子单元201的下拉节点的信号时序示意图；
图2(c)是单独的移位寄存子单元202的上拉节点的信号时序示意图；
图2(d)是单独的移位寄存子单元202的下拉节点的信号时序示意图；
图2(e)是单独的移位寄存子单元20N的上拉节点的信号时序示意图；
图2(f)是单独的移位寄存子单元20N的下拉节点的信号时序示意图；
图2(g)是单独的移位寄存子单元201的输出信号的信号时序图；
图2(h)是单独的移位寄存子单元202的输出信号的信号时序图；
图2(i)是单独的移位寄存子单元20N的输出信号的信号时序图；
图2(j)是本发明所提供的移位寄存单元的输出信号的信号时序图；
图3是本发明所提供的控制子单元的第一种实施方式的示意图；
图4是本发明所提供的控制子单元的第二种实施方式的示意图；
图5是本发明所提供的移位寄存单元的一部分的示意图。
附图标记说明
100：控制子单元
201、202、20N：移位寄存子单元
300：总输出端
Q1：移位寄存子单元201的上拉节点
QB1：移位寄存子单元201的下拉节点
Q2：移位寄存子单元202的上拉节点
QB1：移位寄存子单元202的下拉节点
Q1’：两组节点中的一组节点的第一控制节点
QB1’：两组节点中的一组节点的第二控制节点
Q2’：两组节点中的另一组节点的第一控制节点
QB2’：两组节点中的另一组节点的第二控制节点
VGL：低电平输入端
M1_1：第一反馈抑制薄膜晶体管
M1_2：第一薄膜晶体管
M2_1：第二反馈抑制薄膜晶体管
M2_2：第二薄膜晶体管
M3：第三薄膜晶体管
M4：第四薄膜晶体管
OFF_1’：一组节点的第一反馈节点
OFF_2’：另一组节点的第一反馈节点
M51：移位寄存子单元201的传递上拉晶体管
M52：移位寄存子单元202的传递上拉晶体管
M61：移位寄存子单元201的传递下拉晶体管
M62：移位寄存子单元202的传递下拉晶体管
M71：移位寄存子单元201的输出上拉晶体管
M72：移位寄存子单元202的输出上拉晶体管
M81：移位寄存子单元201的输出下拉晶体管
M82：移位寄存子单元202的输出下拉晶体管
M91：移位寄存子单元201的反馈上拉晶体管
M92：移位寄存子单元202的反馈上拉晶体管
M101：移位寄存子单元201的反馈下拉晶体管
M102：移位寄存子单元202的反馈下拉晶体管
M111：移位寄存子单元201的反馈输出晶体管
M112：移位寄存子单元202的反馈输出晶体管
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1所示，作为本发明的一个方面，提供一种控制子单元100，其中，该控制子单元100包括低电平输入端VGL、选通模块和N组节点，每组节点都包括第一控制节点和第二控制节点，当一组所述节点中的第一控制节点为高电平、第二控制节点为低电平时，所述选通模块能够将其余N-1组所述节点的第二控制节点与低电平输入端VGL导通，以使得所述其余N-1组节点中的第一控制节点和第二控制节点均为低电平，其中N为大于1的正整数。
在图1中所示的实施方式中，控制子单元100的第一组节点的第一控制节点为Q1’，第二控制节点为QB1’；控制子单元100的第二组节点的第一控制节点为Q2’，第二控制节点为QB2’；依次类推，控制子单元100的第N组节点的第一控制节点为QN’，第二控制节点为QBN’。
如图1中所示，本发明所提供的控制子单元100可以用于移位寄存单元中，该移位寄存单元包括N个移位寄存子单元，每个移位寄存子单元都都包括上拉节点和下拉节点。每个移位寄存子单元对应于控制子单元100中的一组节点。
对于任意一个控制子单元100而言，该控制子单元100的第一控制节点与和该控制子单元100对应的移位寄存子单元的上拉节点相连，该控制子单元100的第二控制节点与和该控制子单元100对应的移位寄存子单元的下拉节点相连。
由于一个移位寄存单元包括N个移位寄存子单元，在其中任意一个移位寄存子单元输出时，选通模块将除了与正在输出的移位寄存子单元对应的一组节点之外的其他N-1组节点的第二控制节点与低电平输入端VGL导通，从而使得其他N-1组的第一控制节点以及第二控制节点的电平均为低电平。对于任意一组节点而言，第一控制节点的电平与相应的移位寄存子单元的上拉节点相同，第二控制节点与相应的移位寄存子单元的下拉节点相同，因此，除正在输出的移位寄存子单元之外，其余N-1组移位寄存子单元的上拉节点和下拉节点均为低电平，从而实现了其余N-1组移位寄存子单元的输出端可以输出高阻态。
由此可知，利用本发明所提供的控制子单元可以实现移位寄存子单元输出高阻态，进而可以实现在同一根栅线上输出具有不同波形的扫描信号。
除了用于移位寄存单元中之外，本发明所提供的控制子单元还可以用于其他的电路结构中。
在本发明中，N的具体数值并不做限定，只要是大于1的整数即可。
当然，需要根据控制子单元100的具体应用场合来确定N的值。例如，当控制子单元100用于移位寄存单元中时，可以根据移位寄存子单元的数量来确定N值。当具有控制子单元100的移位寄存单元中包括两个移位寄存子单元时，N为2。
图3和图4中示出的是控制子单元的两种具体实施方式。如图3中所示，控制子单元具有两组节点，一组节点包括第一控制节点Q1’和第二控制节点QB1’；另一组节点包括第一控制节点Q2’所述选通模块包括：
第一薄膜晶体管M1_2，该第一薄膜晶体管M1_2的栅极与一组所述节点的第一控制节点Q1’相连，第一薄膜晶体管M1_2的第一极与另一组所述节点的第一控制节点Q2’相连，第一薄膜晶体管M1_2的第二极与所述低电平输入端VGL相连；
第二薄膜晶体管M2_2，该第二薄膜晶体管M2_2的栅极与另一组所述节点的第一控制节点Q2’相连，第二薄膜晶体管M2_2的第一极与一组所述节点的第一控制节点Q1’相连，第二薄膜晶体管M2_2的第二极与所述低电平输入端VGL相连；
第三薄膜晶体管M3，该第三薄膜晶体管M3的栅极与一组所述节点的第一控制节点Q1’相连，第三薄膜晶体管M3的第一极与低电平输入端VGL相连，第三薄膜晶体管M3的第二极与另一组所述节点的第二控制节点QB2’相连；和
第四薄膜晶体管M4，该第四薄膜晶体管M4的栅极与另一组所述节点的第一控制节点Q2’相连，M4第四薄膜晶体管的第一极与低电平输入端VGL相连，第四薄膜晶体管M4的第二极与一组所述节点的第二控制节点QB1’相连。
下文中将结合控制子单元的具体应用场合解释图3中所示的控制子单元的工作原理，这里先不赘述。
图4中所示的，每组所述节点均包括第一反馈节点，所述选通模块还包括：
第一反馈抑制薄膜晶体管M1_1，该第一反馈抑制薄膜晶体管M1_1的栅极与一组所述节点的第一控制节点Q1’相连，第一反馈抑制薄膜晶体管M1_1的第一极与另一组所述节点的第一控制节点Q2’相连，第一反馈抑制薄膜晶体管M1_1的第二极与另一组所述节点的第一反馈节点OFF_2’相连；和
第二反馈抑制薄膜晶体管M2_1，该第二反馈抑制薄膜晶体管M2_1的栅极与另一组所述节点的第一控制节点Q2’相连，第二反馈抑制薄膜晶体管M2_1的第一极与一组所述节点的第一控制节点Q1’相连，第二反馈抑制薄膜晶体管M2_1的第二极与一组所述节点的第一反馈节点OFF_1’相连。
下文中经结合具体的实施方式介绍设置第一反馈薄膜晶体管和第二反馈薄膜晶体管的优点，这里先不赘述。
如图1所示，作为本发明的另一个方面，提供一种移位寄存单元，其中，所述移位寄存单元具有总输出端300，所述移位寄存单元包括控制子单元100和N个移位寄存子单元(如图1中所示的移位寄存子单元201、移位寄存子单元202……移位寄存子单元20N)，多个所述移位寄存子单元能够分别在不同的时间段输出具有预定波形的信号，控制子单元100为本发明所提供的上述控制子单元，该控制子单元的N组节点分别与N个移位寄存子单元一一对应，其中，对于任意一组所述节点而言，该组节点的第一控制节点与和该组节点对应的移位寄存子单元的上拉节点相连，该组节点的第二控制节点和与该组节点对应的移位寄存子单元的下拉节点相连，从而使得所述控制子单元能够在任意一个所述移位寄存子单元的输出阶段将其他所述移位寄存子单元的下拉节点与所述低电平输入端导通，进而使得其他所述移位寄存子单元输出高阻态。
在图1中，移位寄存子单元201的上拉节点为Q1与控制子单元100的第一组节点中的第一控制节点Q1’相连，移位寄存子单元201的下拉节点为QB1，与控制子单元的第一组节点中的第二控制节点QB1’相连；移位寄存子单元202的上拉节点为Q2，与控制子单元100的第二组节点中的第一控制节点Q2’相连，移位寄存子单元202的下拉节点为QB2，与控制子单元100的第二组节点中的第二控制节点QB2’相连；移位寄存子单元20N的上拉节点为QN，与控制子单元100的第N组节点中的第一控制节点QN’相连，移位寄存子单元20N的下拉节点为QBN，与控制子单元100的第二组节点中的第二控制节点QBN’相连。
在本发明中的一个移位寄存子单元相当于现有技术中的一个移位寄存单元，本发明中的移位寄存子单元输出状态受到自身上拉节点和下拉节点电位的控制，当移位寄存子单元的上拉节点和下拉节点均为低电平时，该移位寄存器单元的输出端对于负载是悬空状态，移位寄存器内部的高低电平信号和输出端之间有晶体管的巨大的关态电阻，因此该移位寄存子单元无法输出任何信号，相当于输出了高阻态。
下面结合图2对本发明所提供的移位寄存单元进行进一步的解释。
如果移位寄存子单元201、202……20N的输出端没有和总输出端300相连，且没有设置控制子单元100的话，在t1时间段，移位寄存子单元201输出第一组脉冲信号(如图2(g)所示)，其他移位寄存子单元均输出低电平，在t2时间段，移位寄存子单元202输出第二组脉冲信号(如图2(h)所示)，其他移位寄存子单元均输出低电平信号，……，在tN时间段，移位寄存子单元20N输出第N个脉冲信号(如图2(i)所示)，其他移位寄存子单元输出低电平信号。
当移位寄存子单元201单独使用时(即，移位寄存子单元201的输出端不与其他移位寄存子单元的输出端相连)，为了在t1时间段内输出图2(g)中所示的波形，其上拉节点Q1的电位如图2(a)所示，其下拉节点QB1的电位如图2(b)所示。通过附图可以看出，当上拉节点Q1为高电平时，移位寄存子单元201输出高电平，当下拉节点QB1为高电平时，移位寄存子单元输出低电平。
当移位寄存子单元202单独使用时(即，移位寄存子单元202的输出端不与其他移位寄存子单元的输出端相连)，为了在t2时间段内输出图2(h)中所示的波形，其上拉节点Q2的电位如图2(c)所示，其下拉节点QB1的电位如图2(d)所示。通过附图可以看出，当上拉节点Q2为高电平时，移位寄存子单元202输出高电平，当下拉节点QB2为高电平时，移位寄存子单元输出低电平。
当移位寄存子单元20N单独使用时(即，移位寄存子单元202的输出端不与其他移位寄存子单元的输出端相连)，为了在tn时间段内输出图2(i)中所示的波形，其上拉节点QN的电位如图2(e)所示，其下拉节点QBN的电位如图2(f)所示。通过附图可以看出，当上拉节点QN为高电平时，移位寄存子单元202输出高电平，当下拉节点QBN为高电平时，移位寄存子单元输出低电平。
将N个移位寄存子单元的输出端与总输出端N相连之后，由于移位寄存子单元201、202……20N的输出端与总输出端相连，且设置了控制子单元100，因此，在t1时间段内，控制子单元100控制移位寄存子单元202……20N的上拉节点以及下拉节点均为低电平，因此，移位寄存子单元202……20N均输出高阻态，所以，在t1时间段内，只有移位寄存子单元201输出的第一个脉冲信号被输出至总输出端，并由总输出端300输出至与该总输出端相连的栅线。
相应地，在t2时间段内，控制子单元100控制除移位寄存子单元202之外的其他所有移位寄存子单元的上拉节点以及下拉节点均为低电平，因此，除移位寄存子单元202之外的其他所有移位寄存子单元均输出高阻态，所以，在t2时间段内，只有移位寄存子单元202输出的第二个脉冲信号被输出至总输出端，并由总输出端300输出至与该总输出端相连的栅线。
相应地，在tN时间段内，控制子单元100控制除移位寄存子单元20N之外的其他所有移位寄存子单元的上拉节点以及下拉节点均为低电平，因此，除移位寄存子单元20N之外的其他所有移位寄存子单元均输出高阻态，所以，在tN时间段内，只有移位寄存子单元20N输出的第N个脉冲信号被输出至总输出端，并由总输出端300输出至与该总输出端相连的栅线。
最后，总输出端300输出的信号的波形如图2(j)所示。
在本发明所提供的移位寄存单元中，通过增设控制子单元实现了将多个信号合并，无需设置额外的信号线引线，因此，利用本发明所提供的移位寄存单元可以实现显示面板的窄边框设计。
在本发明中，对移位寄存子单元的数量并没有特殊的限制，作为本发明的一种具体实施方式，所述移位寄存单元包括两个所述移位寄存子单元。
即，所述移位寄存单元包括移位寄存子单元201(下文中所谓的“一级移位寄存子单元”)和移位寄存子单元202(下文中所谓的“另一级移位寄存子单元”)。移位寄存子单元201的上拉节点为Q1，移位寄存子单元201的下拉节点为QB1，移位寄存子单元202的上拉节点为Q2，移位寄存子单元202的下拉节点为QB2。相应地，控制子单元包括两组节点，一组节点包括第一控制节点Q1’和第二控制节点QB1’；另一组节点包括第一控制节点Q2’和第二控制节点QB2’。
为了不影响移位寄存单元中各个移位寄存子单元的信号输出，优选地，每个所述移位寄存子单元都包括传递模块、输出模块和传递端，
所述传递模块包括传递上拉晶体管和传递下拉晶体管，所述传递上拉晶体管的栅极与所述上拉节点相连，所述传递下拉晶体管的栅极与所述下拉节点相连，所述传递上拉晶体管的第一极与时钟信号输入相连，所述传递上拉晶体管的第二极与所述传递下拉晶体管的第一极相连，所述传递下拉晶体管的第二极与低电平输入端相连，所述传递端连接在所述传递上拉晶体管的第二极和所述传递下拉晶体管的第一极之间，
所述输出模块包括输出上拉晶体管和输出下拉晶体管，所述输出上拉晶体管的栅极与所述上拉节点相连，所述输出下拉晶体管的栅极与所述下拉节点相连，所述输出上拉晶体管的第一极与时钟信号输入相连，所述输出上拉晶体管的第二极与所述输出下拉晶体管的第一极相连，所述输出下拉晶体管的第二极与低电平输入端相连，所述总输出端连接在所述输出上拉晶体管的第二极和所述输出下拉晶体管的第一极之间。
所述输出模块只用于向总输出端提供信号，传递模块用于通过传递端向下一级移位寄存子单元提供开始和复位信号。控制子单元可以实现对输出模块和传递模块的控制。
在本发明中，对控制子单元100的具体结构也没有特殊的要求，只要能确保在一个移位寄存子单元输出一组脉冲信号时，将其他移位寄存子单元的下拉节点均拉低即可。作为本发明的一种具体实施方式，当所述移位寄存单元包括两个移位寄存子单元时，如图3所示，所述控制子单元包括第一薄膜晶体管M1_2、第二薄膜晶体管M2_2、第三薄膜晶体管M3和第四薄膜晶体管M4。第一薄膜晶体管M1_2的第一极与两个所述移位寄存子单元中位于另一级的移位寄存子单元的上拉节点Q2相连，第一薄膜晶体管M1_2的第二极与低电平输入端VGL相连，第一薄膜晶体管M1_2的栅极与两个所述移位寄存子单元中一级所述移位寄存子单元的上拉节点Q1相连，第二薄膜晶体管M2_2的第一极与两个所述移位寄存子单元中一级所述移位寄存子单元的上拉节点Q1相连，第二薄膜晶体管M2_2的第二极与低电平输入端VGL相连，第二薄膜晶体管M2_2的栅极与两个所述移位寄存子单元中位于另一级的移位寄存子单元的上拉节点Q2相连，第三薄膜晶体管M3的第一极与第一薄膜晶体管M1_2的第一极相连，第三薄膜晶体管M3的第二极与两个所述移位寄存子单元中位于另一级的移位寄存子单元的下拉节点QB2相连，第三薄膜晶体管M3的栅极与第一薄膜晶体管M1_2的第一极相连，第四薄膜薄膜晶体管M4的第一极与第二薄膜晶体管M2_2的第二极相连，第四薄膜晶体管M4的第二极与两个所述移位寄存子单元中位于一级的移位寄存子单元的下拉节点QB1相连，第四薄膜晶体管M3的栅极与第二薄膜晶体管M2_2的栅极相连。
下面介绍这种控制子单元的工作原理。当一级移位寄存子单元输出时，上拉节点Q1为高电平时，下拉节点QB1则是低电平。另一级移位寄存子单元的上拉节点Q2是低电平，下拉节点QB2是高电平，因此，第一薄膜晶体管M1_2和第三薄膜晶体管M3是导通的，而第二薄膜晶体管M2_2和第四薄膜晶体管M4是断开的，因此，另一级移位寄存子单元的下拉节点QB2与低电平输入端VGL导通，利用低电平输入端VGL将另一级移位寄存子单元的下拉节点QB2下拉至低电平VGL。此时，另一级移位寄存子单元的上拉节点Q2和下拉节点QB2均为低电平，因此，另一级移位寄存子单元输出高阻态，而一级移位寄存子单元将高电平信号输出至所述总输出端。
相似地，当另一级移位寄存子单元输出时，上拉节点Q2为高电平时，下拉节点QB2则是低电平。一级移位寄存子单元的上拉节点Q1是低电平，下拉节点QB1是高电平，因此，第二薄膜晶体管M2_2和第四薄膜晶体管M4是导通的，而第一薄膜晶体管M1_2和第三薄膜晶体管M3是断开的，因此，一级移位寄存子单元的下拉节点QB1与低电平输入端VGL导通，利用低电平输入端VGL将一级移位寄存子单元的下拉节点QB1下拉至低电平VGL。此时，一级移位寄存子单元的上拉节点Q1和下拉节点QB1均为低电平，因此，一级移位寄存子单元输出高阻态，而另一级移位寄存子单元将高电平信号输出至所述总输出端。
作为控制子单元100的一种具体实施方式，为了确保薄膜晶体管的关闭，优选地，如图4所示所述控制子单元还包括第一反馈抑制薄膜晶体管M1_1和第二反馈抑制薄膜晶体管M2_1，在这种情况中，控制子单元的每组节点都还可以包括第一反馈节点。例如，在他4中所示的实施方式中，控制子单元的一组节点包括第一反馈节点OFF_1’，控制子单元的另一组节点包括第一反馈节点OFF_2’，上文中已经描述了第一反馈抑制薄膜晶体管M1_1和M2_1的具体连接方式，这里不再赘述。相应地，每个所述移位寄存子单元上都应包括第二反馈节点，所述第一反馈节点与相应的所述移位寄存子单元的第二反馈节点相连。
需要指出的是，当两级所述移位寄存子单元中位于一级的所述移位寄存子单元的上拉节点Q1为高电平时，一级的所述移位寄存单元子单元的第二反馈节点也为高电平；当两级所述移位寄存子单元中位于另一级的所述移位寄存子单元的上拉节点Q2为高电平时，另一级的所述移位寄存单元子单元的第二反馈节点也为高电平。
设置了第一反馈抑制薄膜晶体管M1_1和第二反馈抑制薄膜晶体管M2_1之后，可以确保在一级移位寄存子单元输出时，第二薄膜晶体管M2_2是关断的，同样地可以确保另一级移位寄存子单元输出时，第一薄膜晶体管M2_1是关断的。
具体地，当一级移位寄存子单元输出时，上拉节点Q1为高电平时，下拉节点QB1则是低电平，该一级移位寄存子单元的第二反馈节点是高电平，从而使得与该第二反馈节点相连的第一反馈节点OFF_1’也是高电平，因此，第一薄膜晶体管M1_2和第三薄膜晶体管M3是导通的，而第二薄膜晶体管M2_2和第四薄膜晶体管M4是完全断开的(因一级组节点中的第一反馈节点OFF_1是高电平，明显高于另一级移位寄存子单元的下拉节点Q2的低电平，从而可以确保第二薄膜晶体管M2_2和第四薄膜晶体管M4完全断开)，因此，另一级移位寄存子单元的下拉节点QB2与低电平输入端VGL导通，利用低电平输入端VGL将另一级移位寄存子单元的下拉节点QB2下拉至低电平VGL。此时，另一级移位寄存子单元的上拉节点Q2和下拉节点QB2均为低电平，因此，另一级移位寄存子单元输出高阻态，而一级移位寄存子单元将高电平信号输出至所述总输出端。
同样地，当另一级移位寄存子单元输出时，上拉节点Q2为高电平时，下拉节点QB2则是低电平。一级移位寄存子单元的上拉节点Q1是低电平，下拉节点QB1是高电平，因此，第二薄膜晶体管M2_2和第四薄膜晶体管M4是导通的，而第一薄膜晶体管M1_2和第三薄膜晶体管M3是完全断开的(因另一级移位寄存子单元的第二反馈节点OFF_2是高电平，明显高于一级移位寄存子单元的下拉节点Q1的低电平，从而可以确保第二薄膜晶体管M2_2和第四薄膜晶体管M4完全断开)，因此，一级移位寄存子单元的下拉节点QB1与低电平输入端VGL导通，利用低电平输入端VGL将一级移位寄存子单元的下拉节点QB1下拉至低电平VGL。此时，一级移位寄存子单元的上拉节点Q1和下拉节点QB1均为低电平，因此，一级移位寄存子单元输出高阻态，而另一级移位寄存子单元将高电平信号输出至所述总输出端。
在本发明中，对一级的所述移位寄存单元子单元的第二反馈节点以及另一级所述移位寄存单元子单元的第二反馈节点的具体位置并没有特殊的限定，只要能够满足以下条件即可：当两级所述移位寄存子单元中位于一级的所述移位寄存子单元的上拉节点Q1为高电平时，一级的所述移位寄存单元子单元的第二反馈节点也为高电平，当两级所述移位寄存子单元中位于一级的所述移位寄存子单元的上拉节点Q1为低电平时，一级的所述移位寄存单元子单元的第二反馈节点也为低电平；当两级所述移位寄存子单元中位于另一级的所述移位寄存子单元的上拉节点Q2为高电平时，另一级的所述移位寄存单元子单元的第二反馈节点也为高电平，当两级所述移位寄存子单元中位于另一级的所述移位寄存子单元的上拉节点Q2为低电平时，另一级的所述移位寄存单元子单元的第二反馈节点也为低电平。
作为本发明的一种优选实施方式，每个所述移位寄存子单元还包括反馈模块，所述反馈模块包括反馈上拉晶体管、反馈下拉晶体管和反馈输出晶体管，所述反馈上拉晶体管的栅极与所述上拉节点相连，所述反馈下拉晶体管的栅极与所述下拉节点相连，所述反馈上拉晶体管的第一极与所述时钟信号输入相连，所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极相连，所述反馈下拉晶体管的第二极与低电平输入端相连，所述反馈输出晶体管的栅极与所述传递端相连，所述反馈输出晶体管的第一极与所述第二反馈节点相连，所述反馈输出晶体管的第二极连接在所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极之间。
图5中所示的是本发明所提供的移位寄存单元的一种具体实施方式的一部分，如图5中所示，所述移位寄存单元包括移位寄存子单元201、移位寄存子单元202和连接在移位寄存子单元201与移位寄存子单元202之间的控制子单元100。需要指出的是，图5中仅示出的移位寄存子单元201的一部分和移位寄存子单元202的一部分。
移位寄存子单元201的传递模块包括传递上拉晶体管51、传递下拉晶体管61和传递输出端CR1，传递上拉晶体管51的栅极与上拉节点Q1相连，传递下拉晶体管61的栅极与下拉节点QB1相连，传递上拉晶体管51的第一端与时钟信号输入端CLKB1相连，传递上拉晶体管51的第二极与传递下拉晶体管61的第一极相连，传递下拉晶体管61的第二极与低电平输入端VGL相连。
移位寄存子单元201的输出模块包括输出上拉晶体管M71和输出下拉晶体管M81，输出上拉晶体管M71的栅极与上拉节点Q1相连，输出下拉晶体管M81的栅极与下拉节点QB1相连，输出上拉晶体管M71的第一极与时钟信号输入端CLKB1相连，输出上拉晶体管M71的第二极与输出下拉晶体管M81的第一极相连，输出下拉晶体管M81的第二极与低电平输入端VGL相连，总输出端300连接在输出上拉晶体管M71的第二极和输出下拉晶体管M81的第一极之间。
移位寄存子单元201的反馈模块包括反馈上拉晶体管M91、反馈下拉晶体管M101和反馈输出晶体管M111，反馈上拉晶体管M91的栅极与上拉节点Q1相连，反馈下拉晶体管M101的栅极与下拉节点QB1相连，反馈上拉晶体管M91的第一极与时钟信号输入端CLKB1相连，反馈上拉晶体管M91的第二极与反馈下拉晶体管M101的第一极相连，反馈下拉晶体管M101的第二极与低电平输入端VGL相连。反馈输出晶体管M111的栅极与传递输出端CR1相连，反馈输出晶体管M111的第一极与第二反馈节点OFF_1相连，反馈输出晶体管M111的第二极连接在反馈上拉晶体管M91的第二极和反馈下拉晶体管M92的第一极之间。
当上拉节点Q1为高电平、下拉节点QB1为低电平时，移位寄存子单元201向总输出端300输出高电平，传递输出端CR1输出高电平，使得反馈晶体管M111打开，并且反馈晶体管M111的漏极为高电平(即，反馈上拉晶体管M111的第一极为时钟信号输入端CLKB1输入的高电平)，使得第二反馈节点OFF_1为高电平。
移位寄存子单元202的传递模块包括传递上拉晶体管52、传递下拉晶体管62和传递输出端CR2，传递上拉晶体管52的栅极与上拉节点Q2相连，传递下拉晶体管62的栅极与下拉节点QB2相连，传递上拉晶体管52的第一端与时钟信号输入端CLKB2相连，传递上拉晶体管52的第二极与传递下拉晶体管62的第一极相连，传递下拉晶体管62的第二极与低电平输入端VGL相连。
移位寄存子单元202的输出模块包括输出上拉晶体管M72和输出下拉晶体管M82，输出上拉晶体管M72的栅极与上拉节点Q2相连，输出下拉晶体管M82的栅极与下拉节点QB2相连，输出上拉晶体管M72的第一极与时钟信号输入端CLKB2相连，输出上拉晶体管M72的第二极与输出下拉晶体管M82的第一极相连，输出下拉晶体管M82的第二极与低电平输入端VGL相连，总输出端300连接在输出上拉晶体管M72的第二极和输出下拉晶体管M82的第一极之间。
移位寄存子单元202的反馈模块包括反馈上拉晶体管M92、反馈下拉晶体管M102和反馈输出晶体管M112，反馈上拉晶体管M92的栅极与上拉节点Q2相连，反馈下拉晶体管M102的栅极与下拉节点QB2相连，反馈上拉晶体管M92的第一极与时钟信号输入端CLKB2相连，反馈上拉晶体管M92的第二极与反馈下拉晶体管M102的第一极相连，反馈下拉晶体管M102的第二极与低电平输入端VGL相连。反馈输出晶体管M112的栅极与传递输出端CR2相连，反馈输出晶体管M112的第一极与第二反馈节点OFF_2相连，反馈输出晶体管M112的第二极连接在反馈上拉晶体管M92的第二极和反馈下拉晶体管M92的第一极之间。
当上拉节点Q2为高电平、下拉节点QB2为低电平时，移位寄存子单元202向总输出端300输出高电平，传递输出端CR2输出高电平，使得反馈晶体管M112打开，并且反馈晶体管M112的漏极为高电平(即，反馈上拉晶体管M112的第一极为时钟信号输入端CLKB2输入的高电平)，使得第二反馈节点OFF_2为高电平。
作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，在相邻两级移位寄存单元中，上一级所述移位寄存单元中的多个所述移位寄存子单元与下一级所述移位寄存单元中的多个所述移位寄存子单元一一对应地级联。
通过上述描述可知，所述移位寄存器的一个输出端能够输出多种不同的脉冲信号却不会增加引线的数量，从而可以实现显示面板的窄边框设计。
当所述移位寄存单元中的每个移位寄存子单元都包括传递模块时，上一级移位寄存子单元的传递输出端与下一级移位寄存子单元的输入端相连，通过传递模块传递信号可以避免对输出信号造成影响。
作为本发明的再一个方面，提供一种栅极驱动电路，其中，所述栅极驱动电路包括本发明所提供的上述移位寄存器。
作为本发明的还一个方面，提供一种显示装置，其中，所述显示装置包括本发明所提供的上述栅极驱动电路。
由于所述栅极驱动电路为本发明所提供的上述栅极驱动电路，因此，所述显示装置可以实现窄边框。在本发明中，所述显示装置可以为电视、电脑显示屏、手机、平板电脑、导航仪等。并且，所述显示装置可以是液晶显示装置，也可以是有机发光二极管(OLED)显示装置。
当所述显示装置为液晶显示装置时，所述栅极驱动电路为每条栅线输出多组不同的脉冲信号，从而分次将液晶显示装置中液晶电容充满。当所述显示装置为OLED显示装置时，所述栅极驱动电路为每条栅线输出多组不同的脉冲信号，从而分别实现OLED显示装置的每个像素电路中的不同阶段(例如，预充电节点、补偿阶段和发光阶段)。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种控制子单元，其特征在于，所述控制子单元包括低电平输入端、选通模块和N组节点，每组节点都包括第一控制节点和第二控制节点，当一组所述节点中的第一控制节点为高电平、第二控制节点为低电平时，所述选通模块能够将其余N-1组所述节点的第二控制节点与所述低电平输入端导通，以使得所述其余N-1组节点中的第一控制节点和第二控制节点均为低电平，其中N为大于1的正整数，当一组所述节点的第一控制节点和所述第二控制节点用于控制输出脉冲信号时，其余组节点的第一控制节点和第二控制节点均用于控制输出高阻态。
2.根据权利要求1所述的控制子单元，其特征在于，N为2。
3.根据权利要求2所述的控制子单元，其特征在于，所述选通模块包括：
第一薄膜晶体管，所述第一薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第一薄膜晶体管的第一极与另一组所述节点的第一控制节点相连，所述第一薄膜晶体管的第二极与所述低电平输入端相连；
第二薄膜晶体管，所述第二薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二薄膜晶体管的第二极与所述低电平输入端相连；
第三薄膜晶体管，所述第三薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第三薄膜晶体管的第一极与所述低电平输入端相连，所述第三薄膜晶体管的第二极与另一组所述节点的第二控制节点相连；和
第四薄膜晶体管，所述第四薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第四薄膜晶体管的第一极与所述低电平输入端相连，所述第四薄膜晶体管的第二极与一组所述节点的第二控制节点相连。
4.根据权利要求3所述的控制子单元，其特征在于，每组所述节点均包括第一反馈节点，所述选通模块还包括：
第一反馈抑制薄膜晶体管，所述第一反馈抑制薄膜晶体管的栅极与一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第一极与另一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第二极与另一组所述节点的第一反馈节点相连；和
第二反馈抑制薄膜晶体管，所述第二反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第二极与一组所述节点的第一反馈节点相连。
5.一种移位寄存单元，其特征在于，所述移位寄存单元具有总输出端，所述移位寄存单元包括控制子单元和N个移位寄存子单元，多个所述移位寄存子单元能够分别在不同的时间段输出具有预定波形的信号，所述控制子单元为权利要求1至3中任意一项所述的控制子单元，所述控制子单元的N组所述节点分别与N个所述移位寄存子单元一一对应，其中，对于任意一组所述节点而言，该组节点的所述第一控制节点与和该组节点对应的移位寄存子单元的上拉节点相连，该组节点的所述第二控制节点为和与该组节点对应的移位寄存子单元下拉节点相连，从而使得所述控制子单元能够在任意一个所述移位寄存子单元的输出阶段将其他所述移位寄存子单元的下拉节点与所述低电平输入端导通，进而使得其他所述移位寄存子单元输出高阻态。
6.根据权利要求5所述的移位寄存单元，其特征在于，每个所述移位寄存子单元都包括传递模块、输出模块和传递端，
所述传递模块包括传递上拉晶体管和传递下拉晶体管，所述传递上拉晶体管的栅极与所述上拉节点相连，所述传递下拉晶体管的栅极与所述下拉节点相连，所述传递上拉晶体管的第一极与时钟信号输入相连，所述传递上拉晶体管的第二极与所述传递下拉晶体管的第一极相连，所述传递下拉晶体管的第二极与低电平输入端相连，所述传递端连接在所述传递上拉晶体管的第二极和所述传递下拉晶体管的第一极之间，
所述输出模块包括输出上拉晶体管和输出下拉晶体管，所述输出上拉晶体管的栅极与所述上拉节点相连，所述输出下拉晶体管的栅极与所述下拉节点相连，所述输出上拉晶体管的第一极与时钟信号输入相连，所述输出上拉晶体管的第二极与所述输出下拉晶体管的第一极相连，所述输出下拉晶体管的第二极与低电平输入端相连，所述总输出端连接在所述输出上拉晶体管的第二极和所述输出下拉晶体管的第一极之间。
7.根据权利要求6所述的移位寄存单元，其特征在于，在所述控制子单元中，每组所述节点均包括第一反馈节点，所述选通模块还包括：
第一反馈抑制薄膜晶体管，所述第一反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第一反馈抑制薄膜晶体管的第一极与另一组所述节点的第一反馈节点相连，所述第一反馈抑制薄膜晶体管的第二极与所述第一反馈节点相连；和
第二反馈抑制薄膜晶体管，所述第二反馈抑制薄膜晶体管的栅极与另一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第一极与一组所述节点的第一控制节点相连，所述第二反馈抑制薄膜晶体管的第二极与一组所述节点的第一反馈节点相连；
每个所述移位寄存子单元均包括第二反馈节点；
所述第一反馈节点与相应的所述移位寄存子单元的第二反馈节点相连，其中，
当两级所述移位寄存子单元中一级的所述移位寄存子单元的上拉节点为高电平时，该一级的所述移位寄存单元子单元的第二反馈节点也为高电平；
当两级所述移位寄存子单元中位于另一级的所述移位寄存子单元的上拉节点为高电平时，另一级的所述移位寄存单元子单元的第二反馈节点也为高电平。
8.根据权利要求7所述的移位寄存单元，其特征在于，每个所述移位寄存子单元还包括反馈模块，所述反馈模块包括反馈上拉晶体管、反馈下拉晶体管和反馈输出晶体管，所述反馈上拉晶体管的栅极与所述上拉节点相连，所述反馈下拉晶体管的栅极与所述下拉节点相连，所述反馈上拉晶体管的第一极与所述时钟信号输入相连，所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极相连，所述反馈下拉晶体管的第二极与低电平输入端相连，所述反馈输出晶体管的栅极与所述传递端相连，所述反馈输出晶体管的第一极与所述第二反馈节点相连，所述反馈输出晶体管的第二极连接在所述反馈上拉晶体管的第二极与所述反馈下拉晶体管的第一极之间。
9.一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求5至8中任意一项所述的移位寄存单元，在相邻两级移位寄存单元中，上一级所述移位寄存单元中的多个所述移位寄存子单元与下一级所述移位寄存单元中的多个所述移位寄存子单元一一对应地级联。
10.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路包括权利要求9所述的移位寄存器。
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