CN102682689A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器，包括复数个级联的移位寄存器子单元，每个所述移位寄存器子单元均包括第一至第三薄膜晶体管、第十一薄膜晶体管、第一电容以及用于控制第二薄膜晶体管的导通或截止的第一复位控制模块，并且，除第一级移位寄存器子单元以外，其余移位寄存器子单元中的第二薄膜晶体管栅极控制端分别与其上一级移位寄存器子单元中的第三薄膜晶体管栅极控制端相连。相应地，还提供一种包括所述移位寄存器的栅极驱动电路以及包括所述栅极驱动电路的显示装置。本发明所述移位寄存器与现有技术相比，其可靠性得到极大的提高，且占用面积较小。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明属于显示器制造技术领域，具体涉及一种移位寄存器、包括所述移位寄存器的栅极驱动电路、以及包括所述栅极驱动电路的显示装置。
背景技术
在液晶显示装置(LCD，Liquid Crystal Display)与有机发光二极管(OLED，Organic Light-Emitting Diode)显示装置中，都包括由复数个行扫描线(scan line)与复数个列数据线(data line)交叉构成的有源矩阵。以有源矩阵OLED(Active Matrix OLED，AMOLED)显示装置为例，如图1所示，包括由各行的扫描线与各列的数据线交叉构成的有源矩阵，其工作原理为：采用逐行扫描的方法，依次打开各行的门管，然后将各列数据线上的电压分别传输至各像素驱动管，并转化为电流以驱动各OLED。
栅极驱动电路(即行扫描线的驱动电路)通常由移位寄存器(shift register)来实现。移位寄存器按照类型可分为动态移位寄存器和静态移位寄存器。其中，动态移位寄存器的结构一般相对简单，需要较少数量的薄膜晶体管(TFT，Thin Film Transistor)即可，但是其功耗较大，且工作频率带宽有限；静态移位寄存器需要较多数量的薄膜晶体管，但是其工作带宽大，功耗较低。
随着显示面板尺寸的增大，栅极驱动电路通常直接制作在显示面板之上，这样可以减少与外围驱动电路之间的互联，减小显示面板尺寸和成本。基于显示面板设计的栅极驱动电路对速度的要求不高，但是需要结构紧凑及占用面积小，因此栅极驱动电路多采用动态移位寄存器来实现，而所述动态移位寄存器多采用N型或P型薄膜晶体管的动态电路。目前显示面板制造所采用的工艺有很多种，如a-Si TFT(非晶硅薄膜晶体管)、LTPS TFT(低温多晶硅薄膜晶体管)与Oxide TFT(氧化物薄膜晶体管)等。其中，LTPS TFT的速度快、稳定性好，但是其均匀性差、成本高，不适于大尺寸面板的制备；a-Si TFT的工艺较成熟、成本低，但是a-Si TFT具有迁移率低和稳定性差的缺点；Oxide TFT的迁移率较高、均匀性好、成本低，但是同样具有稳定性差的缺点。如图2所示，Oxide TFT在老化测试时，阈值电压ΔVth会随施加栅极电压Vg的增大和老化时间的增加而逐渐变大。而且随着阈值电压的增加，会使薄膜晶体管的开启电流减小、速度降低，如果阈值电压最终增加到大于薄膜晶体管的栅极施加的最大电压，则薄膜晶体管无法正常开启，从而引起电路工作异常或失效。
如图3所示，传统的移位寄存器子单元(一个移位寄存器包括复数个级联的移位寄存器子单元，每一移位寄存器子单元均对应一行扫描线)包括薄膜晶体管T1和T2(均为N型管)，其中薄膜晶体管T1用于传输来自时钟信号CLK的高电平至输出端OUT，薄膜晶体管T2用于传输来自低电平信号VGL的低电平至输出端OUT。可以看出，采用逐行扫描时，在整个显示面板一帧图像的扫描时间内(如显示装置的屏幕刷新频率为60Hz，则一帧图像的扫描时间为17ms)，每一行扫描线对应的移位寄存器子单元只有在该行的扫描时间内输出端OUT的输出为高电平，即QB点大部分时间都为高电平并使薄膜晶体管T2导通，因此整个移位寄存器电路中薄膜晶体管T2的栅极会被长时间施加高电压，导致其老化速度较快、阈值电压不断升高，如果最终薄膜晶体管T2的阈值电压升高到使得QB点的高电平不足以导通薄膜晶体管T2，则薄膜晶体管T2无法正常开启，导致薄膜晶体管T2不能传输来自低电平信号VGL的低电平至输出端OUT。同时由于薄膜晶体管T2无法正常开启，使其输出浮空，此时如果移位寄存器受到外界信号的干扰，则其各个子单元也可能会输出错误的高电平而使显示面板显示异常，可靠性较差。
发明内容
本发明所要解决的技术问题是针对现有技术中存在的上述问题，提供一种在提高可靠性的同时又能减少占用面积的移位寄存器、包括所述移位寄存器的栅极驱动电路、以及包括所述栅极驱动电路的显示装置。
解决本发明技术问题所采用的技术方案是：
所述移位寄存器包括复数个级联的移位寄存器子单元，所述移位寄存器子单元包括：
第一薄膜晶体管，其栅极与第一节点相连、源极与信号输出端相连，漏极与第一时钟信号输入端相连；
第二薄膜晶体管，其栅极与第二薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第三薄膜晶体管，其栅极与第三薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第十一薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与第一节点相连，漏极与信号输入端相连；
第一电容，连接在第一节点与信号输出端之间；
第一复位控制模块，分别与第十一薄膜晶体管的源极、电平信号输入端、信号输入端、第一时钟信号输入端、第二时钟信号输入端以及第二薄膜晶体管栅极控制端相连，用于控制第二薄膜晶体管的导通或截止；
并且，除第一级移位寄存器子单元以外，其余移位寄存器子单元中的第二薄膜晶体管栅极控制端分别与其上一级移位寄存器子单元中的第三薄膜晶体管栅极控制端相连，即每一级移位寄存器子单元中的第一复位控制模块还用于控制上一级移位寄存器子单元中第三薄膜晶体管的导通或截止。
优选的是，所述第一复位控制模块包括：
第六薄膜晶体管，其栅极与信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第七薄膜晶体管，其栅极与第一时钟信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第八薄膜晶体管，其栅极与第二节点相连，源极与所述第二薄膜晶体管栅极控制端相连，漏极与第二时钟信号输入端相连；
第九薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与第二节点相连，漏极与第二时钟信号输入端相连；
第十薄膜晶体管，其栅极与第十一薄膜晶体管的源极相连，源极与电平信号输入端相连，漏极与第二节点相连。
或者，所述第一复位控制模块包：
第六薄膜晶体管，其栅极与信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第七薄膜晶体管，其栅极与第一时钟信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第九薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与所述第二薄膜晶体管栅极控制端相连，漏极与第二时钟信号输入端相连；
第十薄膜晶体管，其栅极与第十一薄膜晶体管的源极相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连。
优选的是，所述第十薄膜晶体管的宽长比是第九薄膜晶体管的宽长比的5～10倍。
优选的是，所述移位寄存器子单元还包括第二复位控制模块，其分别与第一节点、第二薄膜晶体管栅极控制端、第三薄膜晶体管栅极控制端以及电平信号输入端相连，用于对第一节点进行复位控制。
进一步优选的是，所述第二复位控制模块包括：
第四薄膜晶体管，其栅极与第三薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与第一节点相连；
第五薄膜晶体管，其栅极与第二薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与第一节点相连。
优选的是，初始脉冲信号输入至第一级移位寄存器子单元的信号输入端；除最后一级移位寄存器子单元以外，其余移位寄存器子单元的信号输出端均与下一级移位寄存器子单元的信号输入端相连；
每个所述移位寄存器子单元中，第二时钟信号输入端输入的时钟信号为第一时钟信号输入端输入的时钟信号的反相信号；
相邻两级所述移位寄存器子单元的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。
优选的是，所述每个移位寄存器子单元中包括的各个薄膜晶体管均采用N型管或均采用P型管。
本发明同时提供一种包括上述移位寄存器的栅极驱动电路。
本发明同时还提供一种包括上述栅极驱动电路的显示装置。
有益效果：
1)本发明所述移位寄存器包括复数个级联的移位寄存器子单元，所述移位寄存器子单元中的第二薄膜晶体管与第三薄膜晶体管交替导通以交替传输电平信号输入端(针对N型管来说，所述电平信号输入端为低电平信号输入端；针对P型管来说，所述电平信号输入端为高电平信号输入端)的电平信号至信号输出端，其与现有技术中只采用一个薄膜晶体管来传输电平信号输入端的电平信号至信号输出端相比，极大的提高了移位寄存器的可靠性；
所述移位寄存器子单元中的第一复位控制模块既用于控制本级移位寄存器子单元中的第二薄膜晶体管的导通或截止，又复用控制上一级移位寄存器子单元中的第三薄膜晶体管的导通或截止，即只需设置一个用于控制第二薄膜晶体管导通或截止的第一复位控制模块即可，该移位寄存器子单元中的第三薄膜晶体管的导通或截止由下一级移位寄存器子单元的第一复位控制模块控制，因此本发明移位寄存器占用面积较小。
2)本发明所述移位寄存器的结构简单，成本较低。
附图说明
图1为有源矩阵有机发光二极管(AMOLED)显示装置的工作原理示意图；
图2为Oxide TFT的老化测试曲线图；
其中，图2(a)为阈值电压ΔVth与栅电压Vg的关系示意图；
图2(b)为阈值电压ΔVth与老化时间的关系示意图；
图3为传统移位寄存器子单元的示意图；
其中，图3(a)为传统移位寄存器子单元的结构示意图；
图3(b)为图3(a)的时序控制图；
图4为本发明实施例1中由n个移位寄存器子单元级联组成的移位寄存器的结构示意图，其中n为正整数；
图5为本发明实施例1中移位寄存器子单元的结构示意图；
图6为图5的具体电路示意图；
图7为本发明实施例1中移位寄存器子单元的时序控制图；
图8为本发明实施例4中移位寄存器子单元的结构示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明移位寄存器、包括所述移位寄存器的栅极驱动电路、以及包括所述栅极驱动电路的显示装置作进一步详细描述。
所述移位寄存器包括复数个级联的移位寄存器子单元，所述移位寄存器子单元包括：
第一薄膜晶体管，其栅极与第一节点相连、源极与信号输出端相连，漏极与第一时钟信号输入端相连；
第二薄膜晶体管，其栅极与第二薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第三薄膜晶体管，其栅极与第三薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第十一薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与第一节点相连，漏极与信号输入端相连；
第一电容，连接在第一节点与信号输出端之间；
第一复位控制模块，分别与第十一薄膜晶体管的源极、电平信号输入端、信号输入端、第一时钟信号输入端、第二时钟信号输入端以及第二薄膜晶体管栅极控制端相连，用于控制第二薄膜晶体管的导通或截止；
并且，除第一级移位寄存器子单元以外，其余移位寄存器子单元中的第二薄膜晶体管栅极控制端分别与其上一级移位寄存器子单元中的第三薄膜晶体管栅极控制端相连，即每一级移位寄存器子单元中的第一复位控制模块还用于控制上一级移位寄存器子单元中第三薄膜晶体管的导通或截止。
所述栅极驱动电路，包括上述的移位寄存器。
所述显示装置，包括上述的栅极驱动电路。
实施例1：
如图4所示，本实施例中，所述移位寄存器包括n个级联的移位寄存器子单元，其中n为正整数。
初始脉冲信号STV输入至第一级移位寄存器子单元的信号输入端IN，除最后一级移位寄存器子单元以外，其余移位寄存器子单元的信号输出端OUT均与下一级移位寄存器子单元的信号输入端IN相连。每个移位寄存器子单元中，第二时钟信号输入端CLKB输入的时钟信号为第一时钟信号输入端CLK输入的时钟信号的反相信号，且两者的占空比均为50％。
相邻两级移位寄存器子单元的第一时钟信号输入端CLK输入的时钟信号互为反相，第二时钟信号输入端CLKB输入的时钟信号互为反相。比如第一级移位寄存器子单元的第一时钟信号输入端CLK输入第一外部时钟信号XCLK，第二时钟信号输入端CLKB输入第二外部时钟信号XCLKB；而第二级移位寄存器子单元的第一时钟信号输入端CLK输入第二外部时钟信号XCLKB，第二时钟信号输入端CLKB输入第一外部时钟信号XCLK；其中第一外部时钟信号XCLK与第二外部时钟信号XCLKB的相位相反，且两者的占空比均为50％。
如图5所示，所述移位寄存器子单元包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第十一薄膜晶体管T11、第一电容C1、第一复位控制模块以及第二复位控制模块。
本实施例中，所述移位寄存器中包括的各个薄膜晶体管均采用N型管。所述N型管具有栅极输入高电平信号后导通，栅极输入低电平信号后截止的特性，因此本实施例中采用低电平信号输入端VGL来代替电平信号输入端。
所述第一薄膜晶体管T1的栅极与第一节点Q相连、源极与信号输出端OUT(n)相连，漏极与第一时钟信号输入端CLK相连。第一薄膜晶体管T1用于传输来自第一时钟信号输入端CLK的信号至信号输出端OUT(n)，其中n为正整数。
所述第二薄膜晶体管T2的栅极与第二薄膜晶体管栅极控制端AC_OUT相连，源极与低电平信号输入端VGL相连，漏极与信号输出端OUT(n)相连。第二薄膜晶体管T2用于传输来自低电平信号输入端VGL的低电平信号至信号输出端OUT(n)。
所述第三薄膜晶体管T3的栅极与第三薄膜晶体管栅极控制端AC_IN相连，源极与低电平信号输入端VGL相连，漏极与信号输出端OUT(n)相连。第三薄膜晶体管T3用于传输来自低电平信号输入端VGL的低电平信号至信号输出端OUT(n)。
所述第十一薄膜晶体管T11的栅极与第二时钟信号输入端CLKB相连，源极与第一节点Q相连，漏极与信号输入端IN相连。
所述第一电容C1连接在第一节点Q与信号输出端OUT(n)之间。
所述第一复位控制模块分别与第十一薄膜晶体管T11的源极、低电平信号输入端VGL、信号输入端IN、第一时钟信号输入端CLK、第二时钟信号输入端CLKB以及第二薄膜晶体管栅极控制端AC_OUT相连，用于控制第二薄膜晶体管T2的导通或截止。
如图6所示，本实施例中，所述第一复位控制模块包括：
第六薄膜晶体管T6，其栅极与信号输入端IN相连，源极与低电平信号输入端VGL相连，漏极与所述第二薄膜晶体管栅极控制端AC_OUT相连；
第七薄膜晶体管T7，其栅极与第一时钟信号输入端CLK相连，源极与低电平信号输入端VGL相连，漏极与第二薄膜晶体管栅极控制端AC_OUT相连；
第八薄膜晶体管T8，其栅极与第二节点N相连，源极与第二薄膜晶体管栅极控制端AC_OUT相连，漏极与第二时钟信号输入端CLKB相连；
第九薄膜晶体管T9，其栅极与第二时钟信号输入端CLKB相连，源极与第二节点N相连，漏极与第二时钟信号输入端CLKB相连；
第十薄膜晶体管T10，其栅极与第十一薄膜晶体管T11的源极相连(也即与第一节点Q相连)，源极与低电平信号输入端VGL相连，漏极与第二节点N相连。
通过设置第十薄膜晶体管T10的宽长比和第九薄膜晶体管T9的宽长比的比例，可以使得在第二时钟信号输入端CLKB与信号输入端IN均输入高电平信号时(此时第十薄膜晶体管T10与第九薄膜晶体管T9均导通)，第二节点N处于低电位。可选的是，第十薄膜晶体管T10的宽长比远大于第九薄膜晶体管T9的宽长比，使得第九薄膜晶体管T9的电阻远大于第十薄膜晶体管T10的电阻，当第二时钟信号输入端CLKB与信号输入端IN均输入高电平信号时，第二节点N处的电位经第九薄膜晶体管T9与第十薄膜晶体管T10的电阻分压为低电位。优选所述第十薄膜晶体管T10的宽长比是第九薄膜晶体管T9的宽长比的5～10倍。
在本发明移位寄存器中，除第一级移位寄存器子单元以外，其余移位寄存器子单元中的第二薄膜晶体管栅极控制端AC_OUT分别与其上一级移位寄存器子单元中的第三薄膜晶体管栅极控制端AC_IN相连，即每一级移位寄存器子单元中的第一复位控制模块还用于控制上一级移位寄存器子单元中第三薄膜晶体管T3的导通或截止，且最后一级移位寄存器子单元的第三薄膜晶体管栅极控制端AC_IN与低电平信号输入端VGL相连(即AC_IN置低不工作)。
通过上述设置，使得相邻两个移位寄存器子单元中，下一级移位寄存器子单元的第二薄膜晶体管栅极控制端AC_OUT输出的信号与本级移位寄存器子单元的第二薄膜晶体管栅极控制端AC_OUT输出的信号相比，右移(即脉冲信号前进的方向)了一个脉冲宽度(详见图7)，而下一级移位寄存器子单元的第二薄膜晶体管栅极控制端AC_OUT与本级移位寄存器子单元的第三薄膜晶体管栅极控制端AC_IN相连，也即每个移位寄存器子单元的第三薄膜晶体管栅极控制端AC_IN输入的信号均与第二薄膜晶体管栅极控制端AC_OUT输出的信号相比右移了一个脉冲宽度。而每一移位寄存器子单元在驱动其对应的行扫描线的门管开启之后，即该移位寄存器子单元的信号输出端输出一个高电平信号之后，该移位寄存器子单元的第二薄膜晶体管栅极控制端AC_OUT输出占空比为50％的时钟信号，因此第三薄膜晶体管栅极控制端AC_IN输入的信号与第二薄膜晶体管栅极控制端AC_OUT输出的信号互为反相，且两者的占空比均为50％。
由于所述第二薄膜晶体管栅极控制端AC_OUT与第二薄膜晶体管T2的栅极相连，第三薄膜晶体管栅极控制端AC_IN与第三薄膜晶体管T3的栅极相连，且通过上述设置控制第二薄膜晶体管栅极控制端AC_OUT输出的信号与第三薄膜晶体管栅极控制端AC_IN输入的信号在信号输出端输出一个高电平信号之后互为反相，因此可交替控制第二薄膜晶体管T2与第三薄膜晶体管T3导通(第二薄膜晶体管栅极控制端AC_OUT输出的时钟信号与第三薄膜晶体管栅极控制端AC_IN输入的时钟信号分别用于控制第二薄膜晶体管T2与第三薄膜晶体管T3的导通或截止，即双时钟复位)。
此种结构的移位寄存器中，通过第二薄膜晶体管T2与第三薄膜晶体管T3交替导通以交替传输低电平信号至信号输出端，避免了现有技术中只采用一个薄膜晶体管来传输低电平信号至信号输出端而造成老化速度较快、阈值电压不断升高并最终导致其无法开启及输出浮空的缺陷，又减小了第二薄膜晶体管T2与第三薄膜晶体管T3的阈值漂移，从而提高了移位寄存器的稳定性与寿命。
同时，由于每个移位寄存器子单元的第一复位控制模块既用于控制本级的第二薄膜晶体管T2导通从而为本级移位寄存器子单元提供低电平信号输出，又复用控制上一级移位寄存器子单元的第三薄膜晶体管T3导通从而为上一级移位寄存器子单元提供低电平信号输出，因此每个移位寄存器子单元不用为了分别控制本级的第二薄膜晶体管T2与第三薄膜晶体管T3的导通或截止而分别设计两组控制电路，仅设计一个复位控制模块来控制本级的第二薄膜晶体管T2的导通或截止即可，本级的第三薄膜晶体管T3的导通或截止由下一级移位寄存器子单元的第一复位控制模块来控制(即复用下一级移位寄存器子单元中的第二薄膜晶体管栅极控制端AC_OUT输出的时钟信号)，如此设计减小了移位寄存器电路的面积，有效地复用了资源，并降低了成本。
所述第二复位控制模块分别与第一节点Q、第二薄膜晶体管栅极控制端AC_OUT、第三薄膜晶体管栅极控制端AC_IN以及低电平信号输入端VGL相连，用于对第一节点Q进行复位控制。
如图6所示，本实施例中，所述第二复位控制模块包括：
第四薄膜晶体管T4，其栅极与第三薄膜晶体管栅极控制端AC_IN相连，源极与低电平信号输入端VGL相连，漏极与第一节点Q相连；
第五薄膜晶体管T5，其栅极与第二薄膜晶体管栅极控制端AC_OUT相连，源极与低电平信号输入端VGL相连，漏极与第一节点Q相连。
这里，设计两个薄膜晶体管来对Q点进行复位的原因与设计第二薄膜晶体管T2和第三薄膜晶体管T3来交替传输来自低电平信号输入端VGL的低电平信号的原因相同，即避免只采用一个薄膜晶体管来传输低电平信号至第一节点Q而造成该薄膜晶体管的老化速度较快、阈值电压不断升高并最终导致其无法开启及输出浮空的缺陷。
当然，所述第二复位控制模块的电路结构不限于上述结构，还可采用其他能够实现同样功能的其他电路结构，比如第二复位控制模块只包括一个薄膜晶体管，其栅极同时与第二薄膜晶体管栅极控制端AC_OUT和第三薄膜晶体管栅极控制端AC_IN相连；或者，第二复位控制模块除包括第四薄膜晶体管T4与第五薄膜晶体管T5之外，还包括一个与第四薄膜晶体管T4并联的薄膜晶体管，和/或，一个与第五薄膜晶体管T5并联的薄膜晶体管，其好处是，当第四薄膜晶体管T4和/或第五薄膜晶体管T5出现问题而无法导通时，可作为备用的薄膜晶体管仍然能对第一节点Q进行复位控制。
需要说明的是，对于薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。
如图7所示，本实施例所述移位寄存器子单元的工作原理为：
选择图7所示时序控制图中的一部分并将其划分为四个阶段，分别为第一阶段至第四阶段，在图7中分别用一、二、三、四进行标识。
以下，为简化描述，仅用字母和数字符号表示薄膜晶体管，比如，第一薄膜晶体管仅用T1表示；同时，用Q点直接表示第一节点，N点直接表示第二节点，C1直接表示第一电容，CLK直接表示第一时钟信号输入端，CLKB直接表示第二时钟信号输入端，VGL直接表示低电平信号输入端，IN直接表示信号输入端，OUT(n)直接表示信号输出端，AC_IN直接表示第三薄膜晶体管栅极控制端，AC_OUT直接表示第二薄膜晶体管栅极控制端。
1)第一阶段(预充阶段)：
CLK输入低电平信号、CLKB输入高电平信号、IN输入高电平信号时，T11导通，Q点被充电至高电位，使得T10导通，同时T9被CLKB输入的高电平信号导通，通过设置T10的宽长比和T9的宽长比的比例，可使得N点处于低电位以控制T8截止，优选T10的宽长比是T9的宽长比的5～10倍，使得T9的电阻远大于T10的电阻，因此N点处电位经T9与T10的电阻分压为低电位，导致T8截止，且T7被CLK输入的低电平信号截止，T6被IN输入的高电平信号导通，使得AC_OUT输出低电平信号，导致T2与T5截止，由于上一阶段(即前一个脉冲宽度的时间段)AC_OUT输出低电平信号，导致此阶段AC_IN也输入低电平信号，使得T3与T4截止，而由于Q点处于高电位，T1导通。此时T1用于传输来自CLK的低电平信号至OUT(n)，即OUT(n)输出低电平信号。
2)第二阶段(求值阶段)：
CLK输入高电平信号、CLKB输入低电平信号、IN输入低电平信号时，T11截止，使得Q点浮空且上一阶段(即预充阶段)存储在C1两端的电压差使Q点处的电压继续上升，因此Q点处于更高电位并使T10导通，同时T9被CLKB输入的低电平信号截止，N点继续保持上一阶段(即预充阶段)的低电位，使得T8截止，且T7被CLK输入的高电平信号导通，T6被IN输入的低电平信号截止，使得AC_OUT输出低电平信号，导致T2与T5截止，由于上一阶段(即预充阶段)AC_OUT输出低电平信号，导致此时AC_IN也输入低电平信号，使得T3与T4截止。由于本阶段与上一阶段相比，Q点处的电压继续上升而使得T1完全导通，此时由T1传输来自CLK的高电平信号至OUT(n)且T1无阈值损失，即OUT(n)输出高电平信号。
3)第三阶段(复位阶段1)：
CLK输入低电平信号、CLKB输入高电平信号、IN输入低电平信号时，T11导通，Q点被IN输入的低电平信号拉至低电位，使得T10截止，同时T9被CLKB输入的高电平信号导通，N点被拉高，且由于T8的栅源电容的自举效应使得N点被拉至高电位而使T8完全导通，并使得AC_OUT输出高电平信号，导致T2与T5导通，且T5的导通使得Q点处的电位被来自VGL的低电平信号进一步拉低，由于上一阶段(即求值阶段)AC_OUT输出低电平信号，导致此时AC_IN也输入低电平信号，使得T3与T4截止，且T7被CLK输入的低电平信号截止，T6被IN输入的低电平信号截止，而由于Q点处于低电位，T1截止。此时T2用于传输来自VGL的低电平信号至OUT(n)，即OUT(n)输出低电平信号。
4)第四阶段(复位阶段2)：
CLK输入高电平信号、CLKB输入低电平信号、IN输入低电平信号时，T11截止，由于Q点仍处于低电位，使得T10截止，同时T9被CLKB输入的低电平信号截止，T6被IN输入的低电平信号截止，且N点继续保持上一阶段(即复位阶段1)的高电位，使得T8导通，T7被CLK输入的高电平信号导通，使得AC_OUT输出低电平信号，导致T2与T5截止，由于上一阶段(即复位阶段1)AC_OUT输出高电平信号，导致此时AC_IN也输入高电平信号，使得T3与T4导通，且T4的导通使得Q点处的电位被来自VGL的低电平信号进一步拉低，可防止Q点处的电位受到其他信号影响而无法保持低电位，并使得T1截止。此时T3用于传输来自VGL的低电平信号至OUT(n)，即OUT(n)仍输出低电平信号。
在第一阶段至第四阶段中，第一阶段信号输入端IN输入高电平信号，第二阶段信号输出端OUT(n)输出高电平信号，完成了一次移位，因此第一阶段与第二阶段可视为该移位寄存器子单元的工作阶段；第三阶段与第四阶段中，信号输入端IN、信号输出端OUT(n)均输出低电平信号，因此第三阶段与第四阶段为该移位寄存器子单元的信号输出端低电平保持阶段。
图7中仅示出了该移位寄存器子单元的部分时序控制图，显示装置每显示一帧图像，控制某一行像素的移位寄存器子单元都会输出一个高电平信号，而信号输入端IN、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第一节点Q、信号输出端OUT(n)、第二薄膜晶体管栅极控制端AC_OUT及第三薄膜晶体管栅极控制端AC_IN都会重复第一阶段、第二阶段的输入时序，然后信号输入端IN、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第一节点Q、信号输出端OUT(n)、第二薄膜晶体管栅极控制端AC_OUT及第三薄膜晶体管栅极控制端AC_IN都会重复与第三阶段、第四阶段相同的输入时序，并重复第三阶段、第四阶段直至信号输入端IN再次输入高电平信号为止，此时再重复第一阶段、第二阶段，如此往复。
本发明所述移位寄存器子单元的数量大于其所应用的显示装置中行扫描线的行数。如行扫描线的行数为n-1，则寄存器子单元的数量至少为n，n为正整数，这是因为第n级移位寄存器子单元的第二薄膜晶体管栅极控制端AC_OUT需要为第n-1级移位寄存器子单元的第三薄膜晶体管栅极控制端AC_IN提供输入信号。
本实施例同时提供一种栅极驱动电路，包括移位寄存器，所述移位寄存器采用上述的移位寄存器。
本实施例同时还提供一种显示装置，包括由复数个行扫描线与复数个列数据线交叉构成的矩阵，其中，用于驱动所述复数个行扫描线的栅极驱动电路采用上述的栅极驱动电路。
优选所述显示装置包括液晶显示器(LCD)或有机发光二极管显示装置(OLED)。
实施例2：
本实施例与实施例1的区别在于：本实施例中，所述移位寄存器子单元中不包括第二复位控制模块。在所述第三阶段时，第一节点Q的电位由信号输入端IN输入的低电平信号拉低，在所述第四阶段时，第一节点Q浮空，可保持上一阶段(第三阶段)的低电位。
本实施例中的其他结构以及作用都与实施例1相同，这里不再赘述。
实施例3：
本实施例与实施例1的区别在于：
本实施例中，所述移位寄存器中包括的复数个薄膜晶体管均采用P型管，而P型管具有栅极输入低电平信号后导通，栅极输入高电平信号后截止的特性，因此采用P型管的移位寄存器的结构与采用N型管的移位寄存器的结构相比，除将采用N型管的移位寄存器中的低电平信号输入端VGL替换为高电平信号输入端VGH之外，其他结构组成均与采用N型管的移位寄存器相同；且采用P型管的移位寄存器子单元的时序控制图中的信号(CLK、CLKB、IN、Q、OUT(n)、AC_OUT与AC_IN)与采用N型管的移位寄存器子单元的时序控制图(即图7)中的信号相位相反。
本实施例中的其他结构以及作用都与实施例1相同，这里不再赘述。
实施例4：
本实施例与实施例1的区别在于：所述第一复位控制模块的结构与实施例1中的第一复位控制模块的结构不同，但是功能相同。
如图8所示，本实施例中，所述第一复位控制模块包括：
第六薄膜晶体管T6，其栅极与信号输入端IN相连，源极与低电平信号输入端VGL相连，漏极与所述第二薄膜晶体管栅极控制端AC_OUT相连；
第七薄膜晶体管T7，其栅极与第一时钟信号输入端CLK相连，源极与低电平信号输入端VGL相连，漏极与所述第二薄膜晶体管栅极控制端AC_OUT相连；
第九薄膜晶体管T9，其栅极与第二时钟信号输入端CLKB相连，源极与所述第二薄膜晶体管栅极控制端AC_OUT相连，漏极与第二时钟信号输入端CLKB相连；
第十薄膜晶体管T10，其栅极与第十一薄膜晶体管T11的源极相连，源极与低电平信号输入端VGL相连，漏极与所述第二薄膜晶体管栅极控制端AC_OUT相连。
其中，通过设置第十薄膜晶体管T10的宽长比和第九薄膜晶体管T9的宽长比的比例，可以使得在第二时钟信号输入端CLKB与信号输入端IN均输入高电平信号时(此时第十薄膜晶体管T10与第九薄膜晶体管T9均导通)，第九薄膜晶体管T9的源极处(也即T10的漏极处)为低电位。可选的是，第十薄膜晶体管T10的宽长比远大于第九薄膜晶体管T9的宽长比，使得第九薄膜晶体管T9的电阻远大于第十薄膜晶体管T10的电阻，当第二时钟信号输入端CLKB与信号输入端IN均输入高电平信号时，第九薄膜晶体管T9的源极处(也即T10的漏极处)的电位经第九薄膜晶体管T9与第十薄膜晶体管T10的电阻分压为低电位。优选所述第十薄膜晶体管T10的宽长比是第九薄膜晶体管T9的宽长比的5～10倍。
本实施例所述移位寄存器子单元的工作原理为：
由于本实施例所述第一复位控制模块的结构虽然与实施例1中的第一复位控制模块的结构不同，但是其功能与实施例1中的第一复位控制模块相同，因此本实施例所述移位寄存器子单元的时序控制图与图7相同，下面结合图7分析本实施例所述移位寄存器子单元的工作原理。
以下，为简化描述，仅用字母和数字符号表示薄膜晶体管，比如，第一薄膜晶体管仅用T1表示；同时，用Q点直接表示第一节点，C1直接表示第一电容，CLK直接表示第一时钟信号输入端，CLKB直接表示第二时钟信号输入端，VGL直接表示低电平信号输入端，IN直接表示信号输入端，OUT(n)直接表示信号输出端，AC_IN直接表示第三薄膜晶体管栅极控制端，AC_OUT直接表示第二薄膜晶体管栅极控制端。
1)第一阶段(预充阶段)：
CLK输入低电平信号、CLKB输入高电平信号、IN输入高电平信号时，因此T11导通，Q点被充电至高电位，使得T10导通，同时T9被CLKB输入的高电平信号导通，通过设置T10的宽长比和T9的宽长比的比例，可使得第九薄膜晶体管T9的源极处(也即T10的漏极处)为低电位以使AC_OUT输出低电平信号，优选T10的宽长比是T9的宽长比的5～10倍，使得T9的电阻远大于T10的电阻，因此第九薄膜晶体管T9的源极处(也即T10的漏极处)的电位经T9与T10的电阻分压为低电位，因此AC_OUT输出低电平信号，且T7被CLK输入的低电平信号截止，T6被IN输入的高电平信号导通，由于AC_OUT输出低电平信号，导致T2与T5截止，由于上一阶段(即前一个脉冲宽度的时间段)AC_OUT输出低电平信号，导致此阶段AC_IN也输入低电平信号，使得T3与T4截止，而由于Q点处于高电位，T1导通。此时T1用于传输来自CLK的低电平信号至OUT(n)，即OUT(n)输出低电平信号。
2)第二阶段(求值阶段)：
CLK输入高电平信号、CLKB输入低电平信号、IN输入低电平信号时，T11截止，使得Q点浮空且上一阶段(即预充阶段)存储在C1两端的电压差使Q点处的电压继续上升，因此Q点处于更高电位并使T10导通，使得AC_OUT输出低电平信号，同时T9被CLKB输入的低电平信号截止，且T6被IN输入的低电平信号截止，T7被CLK输入的高电平信号导通，也使得AC_OUT输出低电平信号，并导致T2与T5截止，由于上一阶段(即预充阶段)AC_OUT输出低电平信号，导致此时AC_IN也输入低电平信号，使得T3与T4截止。由于本阶段与上一阶段相比，Q点处的电压继续上升而使得T1完全导通，此时由T1传输来自CLK的高电平信号至OUT(n)且T1无阈值损失，即OUT(n)输出高电平信号。
3)第三阶段(复位阶段1)：
CLK输入低电平信号、CLKB输入高电平信号、IN输入低电平信号时，T11导通，Q点被IN输入的低电平信号拉至低电位，使得T10截止，同时T9被CLKB输入的高电平信号导通，使得AC_OUT输出高电平信号，导致T2与T5导通，且T5的导通使得Q点处的电位被来自VGL的低电平信号进一步拉低，由于上一阶段(即求值阶段)AC_OUT输出低电平信号，导致此时AC_IN也输入低电平信号，使得T3与T4截止，且T7被CLK输入的低电平信号截止，T6被IN输入的低电平信号截止，而由于Q点处于低电位，T1截止。此时T2用于传输来自VGL的低电平信号至OUT(n)，即OUT(n)输出低电平信号。
4)第四阶段(复位阶段2)：
CLK输入高电平信号、CLKB输入低电平信号、IN输入低电平信号时，T11截止，由于Q点仍处于低电位，使得T10截止，同时T9被CLKB输入的低电平信号截止，T6被IN输入的低电平信号截止，T7被CLK输入的高电平信号导通，使得AC_OUT输出低电平信号，导致T2与T5截止，由于上一阶段(即复位阶段1)AC_OUT输出高电平信号，导致此时AC_IN也输入高电平信号，使得T3与T4导通，且T4的导通使得Q点处的电位被来自VGL的低电平信号进一步拉低，可防止Q点处的电位受到其他信号影响而无法保持低电位，并使得T1截止。此时T3用于传输来自VGL的低电平信号至OUT(n)，即OUT(n)仍输出低电平信号。
在第一阶段至第四阶段中，第一阶段信号输入端IN输入高电平信号，第二阶段信号输出端OUT(n)输出高电平信号，完成了一次移位，因此第一阶段与第二阶段可视为该移位寄存器子单元的工作阶段；在第三阶段与第四阶段中，信号输入端IN、信号输出端OUT(n)均输出低电平信号，因此第三阶段与第四阶段为该移位寄存器子单元的信号输出端低电平保持阶段。
图7中仅示出了该移位寄存器子单元的部分时序控制图，显示装置每显示一帧图像，控制某一行像素的移位寄存器子单元都会输出一个高电平信号，信号输入端IN、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第一节点Q、信号输出端OUT(n)、第二薄膜晶体管栅极控制端AC_OUT及第三薄膜晶体管栅极控制端AC_IN都会重复第一阶段、第二阶段的输入时序，然后信号输入端IN、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第一节点Q、信号输出端OUT(n)、第二薄膜晶体管栅极控制端AC_OUT及第三薄膜晶体管栅极控制端AC_IN都会重复与第三阶段、第四阶段相同的输入时序，并重复第三阶段、第四阶段直至信号输入端IN再次输入高电平信号为止，此时再重复第一阶段、第二阶段，如此往复。
本实施例中的其他结构以及作用都与实施例1相同，这里不再赘述。
实施例5：
本实施例与实施例4的区别在于：本实施例中，所述移位寄存器中包括的复数个薄膜晶体管均采用P型管。
本实施例所述移位寄存器的结构与实施例3的移位寄存器的结构相比，除将低电平信号输入端VGL替换为高电平信号输入端VGH之外，其他结构组成均与实施例3相同；且本实施例所述移位寄存器子单元的时序控制信号(CLK、CLKB、IN、Q、OUT(n)、AC_OUT与AC_IN)与实施例3的移位寄存器子单元的时序控制信号相位相反。
本实施例中的其他结构以及作用都与实施例4相同，这里不再赘述。
当然，本发明所述移位寄存器的电路结构以及其中的第一复位控制模块、第二复位控制模块的电路结构不限于采用上述结构，也可采用其他能够实现同样功能的其他电路结构。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，包括复数个级联的移位寄存器子单元，其特征在于，所述移位寄存器子单元包括：
第一薄膜晶体管，其栅极与第一节点相连，源极与信号输出端相连，漏极与第一时钟信号输入端相连；
第二薄膜晶体管，其栅极与第二薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第三薄膜晶体管，其栅极与第三薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与信号输出端相连；
第十一薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与第一节点相连，漏极与信号输入端相连；
第一电容，连接在第一节点与信号输出端之间；
第一复位控制模块，分别与第十一薄膜晶体管的源极、电平信号输入端、信号输入端、第一时钟信号输入端、第二时钟信号输入端以及第二薄膜晶体管栅极控制端相连，用于控制第二薄膜晶体管的导通或截止；
并且，除第一级移位寄存器子单元以外，其余移位寄存器子单元中的第二薄膜晶体管栅极控制端分别与其上一级移位寄存器子单元中的第三薄膜晶体管栅极控制端相连，即每一级移位寄存器子单元中的第一复位控制模块还用于控制上一级移位寄存器子单元中第三薄膜晶体管的导通或截止。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位控制模块包括：
第六薄膜晶体管，其栅极与信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第七薄膜晶体管，其栅极与第一时钟信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第八薄膜晶体管，其栅极与第二节点相连，源极与所述第二薄膜晶体管栅极控制端相连，漏极与第二时钟信号输入端相连；
第九薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与第二节点相连，漏极与第二时钟信号输入端相连；
第十薄膜晶体管，其栅极与第十一薄膜晶体管的源极相连，源极与电平信号输入端相连，漏极与第二节点相连。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位控制模块包括：
第六薄膜晶体管，其栅极与信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第七薄膜晶体管，其栅极与第一时钟信号输入端相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连；
第九薄膜晶体管，其栅极与第二时钟信号输入端相连，源极与所述第二薄膜晶体管栅极控制端相连，漏极与第二时钟信号输入端相连；
第十薄膜晶体管，其栅极与第十一薄膜晶体管的源极相连，源极与电平信号输入端相连，漏极与所述第二薄膜晶体管栅极控制端相连。
4.根据权利要求2或3所述的移位寄存器，其特征在于，所述第十薄膜晶体管的宽长比是第九薄膜晶体管的宽长比的5～10倍。
5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器子单元还包括第二复位控制模块，其分别与第一节点、第二薄膜晶体管栅极控制端、第三薄膜晶体管栅极控制端以及电平信号输入端相连，用于对第一节点进行复位控制。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第二复位控制模块包括：
第四薄膜晶体管，其栅极与第三薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与第一节点相连；
第五薄膜晶体管，其栅极与第二薄膜晶体管栅极控制端相连，源极与电平信号输入端相连，漏极与第一节点相连。
7.根据权利要求1、2、3、5或6所述的移位寄存器，其特征在于，
初始脉冲信号输入至第一级移位寄存器子单元的信号输入端；除最后一级移位寄存器子单元以外，其余移位寄存器子单元的信号输出端均与下一级移位寄存器子单元的信号输入端相连；
每个移位寄存器子单元中，第二时钟信号输入端输入的时钟信号为第一时钟信号输入端输入的时钟信号的反相信号；
相邻两级移位寄存器子单元的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。
8.根据权利要求1、2、3、5或6所述的移位寄存器，其特征在于，所述每个移位寄存器子单元中包括的各个薄膜晶体管均采用N型管或均采用P型管。
9.一种栅极驱动电路，包括移位寄存器，其特征在于，所述移位寄存器采用权利要求1-8任一所述的移位寄存器。
10.一种显示装置，包括栅极驱动电路，其特征在于，所述栅极驱动电路采用权利要求9所述的栅极驱动电路。
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