CN105321490A - 阵列基板行驱动电路、阵列基板及液晶显示器件 - Google Patents
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Abstract
本发明涉及一种阵列基板行驱动电路包括M个GOA单元，其中，所述单个GOA单元包括：第一薄膜晶体管至第八薄膜晶体管、第一电容和第二电容，并设置有输入端、第一输出端至第二输出端、第一时钟信号端至第三时钟信号端、高电平端、低电平端、节点A以及节点B;所述第n-1个GOA单元的第一输出端与第n个GOA单元的输入端相连，n为2至M的自然数；第一级GOA单元输入端接入由IC提供的开启信号STV。还涉及一种阵列基板及液晶显示器件。与现有技术相比，能为大多数像素电路提供所有必需的GOA信号，降低成本和功耗，且节省空间，利于做窄边框的平板显示产品，另外GOA电路产生的信号更加稳定。
Description
技术领域
本发明涉及液晶显示器技术领域，具体地说是一种阵列基板行驱动电路、阵列基板及液晶显示器件。
背景技术
在液晶显示器技术领域,驱动像素电路工作需要GOA电路提供这两类特点信号：
1、在某段时间内，需要给某一整行像素扫入数据信号，此时需要驱动部分薄膜晶体管（TFT）打开，以便使得数据信号进入像素电路中的电容中进行储存，而其余时间让上述薄膜晶体管关闭，使电容不受后续数据信号的影响，将这种GOA信号称作SCANGOA信号。另外，通常像素电路在扫描数据信号进入电容之前会先对电容的电位进行同一初始化，或又对OLED的阳极进行初始化，这时用的信号也是SCAN信号或者SCAN信号的移位。其中，用以产生SCAN信号的现有电路如图1所示。
2、在SCAN信号驱动的薄膜晶体管打开的时候，需要通过驱动某些TFT用以禁止OLED发光，让数据读入正确，并且不至于在读入数据和初始化过程中发光，使OLED表现期望的灰阶，同时避免干扰初始化和数据读入的过程。将该GOA信号称为EMISSIONGOA信号，简称EMGOA。
目前，传统的GOA电路利用时钟和SCAN开启信号来产生SCANGOA信号，EMGOA信号需要另外产生，即传统的GOA电路将上述产生SCANGOA信号和产生EMGOA信号的电路分别各做成一个单元电路，因而，用以驱动像素电路工作所需的两个单元电路将需要更多的薄膜晶体管和电容，这不利于做窄边框产品。
发明内容
针对上述现有技术，本发明要解决的技术问题是提供一种阵列基板行驱动电路、阵列基板及液晶显示器件，能为大多数像素电路提供所有必需的GOA信号，降低成本和功耗，且节省空间，利于做窄边框的平板显示产品，另外GOA电路产生的信号更加稳定。
为了解决上述问题，本发明的阵列基板行驱动电路，包括M个GOA单元，其中，所述单个GOA单元包括：第一薄膜晶体管至第八薄膜晶体管（T1～T8）、第一电容和第二电容（C1～C2），并设置有输入端、第一输出端、第一时钟信号端至第三时钟信号端、高电平端、低电平端、节点A以及节点B;所述第n-1个GOA单元的第一输出端与第n个GOA单元的输入端相连，n为2至M的自然数；第一级GOA单元输入端接入由IC提供的开启信号STV，所述单个GOA单元中还设置有第二输出端；
所述第一薄膜晶体管T1串联在输入端SACAN_IN与节点A之间，其栅极与第一时钟信号端CK1连接；
所述第二薄膜晶体管T2串联在节点A与高电平端VGH之间，其栅极通过第一电容C1与第一时钟信号端CK1连接；
所述第三薄膜晶体管T3串联在所述第二薄膜晶体管T2的栅极与高电平端VGH之间，其栅极与节点A连接；
所述第四薄膜晶体管T4串联在节点B与低电平端VGL之间，其栅极与第三时钟信号端CK3连接；
在低电平端VGL与高电平端VGH之间依次接入第五薄膜晶体管T5和第六薄膜晶体管T6，其中，第五薄膜晶体管T5和第六薄膜晶体管T6之间的节点设置为第二输出端EM_OUT，所述第五薄膜晶体管T5的栅极通过节点B与所述第二薄膜晶体管T2的栅极连接，所述第六薄膜晶体管T6的栅极与节点A连接；
在所述第二时钟信号端CK2与高电平端VGH之间依次接入第七薄膜晶体管T7和第八薄膜晶体管T8，所述第七薄膜晶体管T7的栅极与节点A连接，所述第八薄膜晶体管T8的栅极与节点B连接，其中，第七薄膜晶体管T7和第八薄膜晶体管T8之间的节点设置为第一输出端SCAN_OUT，第二电容C2并联在第七薄膜晶体管T7的栅极和第一输出端SCAN_OUT之间。
优选的，所述的第n-2个GOA单元的第一时钟信号端CK1、第n-1个GOA单元的第三时钟信号端CK3和第n个GOA单元的第二时钟信号端CK2接入同一个时钟信号；第n-2个GOA单元的第二时钟信号端CK2、第n-1个GOA单元的第一时钟信号端CK1和第n个GOA单元的第三时钟信号端CK3接入同一个时钟信号；第n-2个GOA单元的第三时钟信号端CK3、第n-1个GOA单元的第二时钟信号端CK2和第n个GOA单元的第一时钟信号端CK1接入同一个时钟信号。
优选的，还包括与所述的阵列基板行驱动电路各个GOA单元输出端口分别相连的M个像素电路，所述的第n-1个GOA单元的第二输出端EM_OUT(n-1)与第n-1个像素电路的第一输入端I1连接，第n-2个GOA单元的第一输出端SCAN_OUT(n-2)与第n-1个像素电路的第二输入端I2连接，第n-1个GOA单元的第一输出端SCAN_OUT(n-1)与第n-1个像素电路的第三输入端I3连接。
优选的，所述的薄膜晶体管为P型薄膜晶体管。
为了解决上述问题，本发明的阵列基板，在所述阵列基板上形成有阵列基板行驱动电路；所述阵列基板行驱动电路为权利要求1～4任一项权利要求所述的阵列基板行驱动电路。
了解决上述问题，本发明的液晶显示器件，包括：阵列基板，在所述阵列基板上形成有阵列基板行驱动电路；所述阵列基板行驱动电路为权利要求1～4任一项权利要求所述的阵列基板行驱动电路。
与现有技术相比，本发明具有如下优点：
一、SCAN信号和EM信号的输出不容易错位，输出更稳定，噪声小。
二、两类输出信号的结合使用，相对于传统的GOA电路，需要的薄膜晶体管和电容总数更少，电路简单，通过合适的布局布线方案，更利于做窄边框的平板显示产品。
附图说明
图1为现有技术中实施的GOA单元电路图。
图2为本发明实施的GOA单元电路图。
图3为图2中的各输入输出信号的波形图。
图4为本发明实施的GOA电路和像素电路连接图。
图5为图4中的各关键信号的波形图。
具体实施方式
为了让本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步阐述。
本发明的具体实施方式如图2所示，一种阵列基板行驱动电路，包括M个GOA单元，其中，单个GOA单元包括：第一薄膜晶体管至第八薄膜晶体管（T1～T8）、第一电容和第二电容（C1～C2），并设置有输入端、第一输出端、第一时钟信号端至第三时钟信号端、高电平端、低电平端、节点A以及节点B;所述第n-1个GOA单元的第一输出端与第n个GOA单元的输入端相连，n为2至M的自然数；第一级GOA单元输入端接入由IC提供的开启信号STV，单个GOA单元中还设置有第二输出端；
第一薄膜晶体管T1串联在输入端SACAN_IN与节点A之间，其栅极与第一时钟信号端CK1连接；
第二薄膜晶体管T2串联在节点A与高电平端VGH之间，其栅极通过第一电容C1与第一时钟信号端CK1连接；
第三薄膜晶体管T3串联在第二薄膜晶体管T2的栅极与高电平端VGH之间，其栅极与节点A连接；
第四薄膜晶体管T4串联在节点B与低电平端VGL之间，其栅极与第三时钟信号端CK3连接；
在低电平端VGL与高电平端VGH之间依次接入第五薄膜晶体管T5和第六薄膜晶体管T6，其中，第五薄膜晶体管T5和第六薄膜晶体管T6之间的节点设置为第二输出端EM_OUT，第五薄膜晶体管T5的栅极通过节点B与第二薄膜晶体管T2的栅极连接，第六薄膜晶体管T6的栅极与节点A连接；
在第二时钟信号端CK2与高电平端VGH之间依次接入第七薄膜晶体管T7和第八薄膜晶体管T8，第七薄膜晶体管T7的栅极与节点A连接，第八薄膜晶体管T8的栅极与节点B连接，其中，第七薄膜晶体管T7和第八薄膜晶体管T8之间的节点设置为第一输出端SCAN_OUT，第二电容C2并联在第七薄膜晶体管T7的栅极和第一输出端SCAN_OUT之间。
下面，将结合图2和图3，进一步对电路的工作原理进行详细阐述。
阵列基板行驱动电路驱动过程的时序图如图3所示。
就第一个GOA单元而言，第一时钟信号CLK1接入第一时钟信号端CK1，第二时钟信号CLK2信号接入第二时钟信号端CK2，第三时钟信号CLK3信号接入第三时钟信号端CK3，其余GOA单元的时钟信号端连接关系可具体详见图4。高电平信号VGH接入VGH端，低电平信号VGL接入VGL端，开启信号SCAN_IN接入SCAN_IN端。其中，第一级GOA单元的开启信号为STV接入SCAN_IN（1）端，上述信号均有IC提供。
T1时间段，信号输入端SCAN_IN为低电平，CK1端为低电平，CK2端为高电平，CK3端为高电平，第一薄膜晶体管T1打开。此时节点A的电位为低电平，第三薄膜晶体管T3、第六薄膜晶体管T6以及第七薄膜晶体管T7打开，而节点B的电位为高电平，第五薄膜晶体管T5和第八薄膜晶体管T8截止，此时第一信号输出端SCAN_OUT为高电平，第二信号输出端EM_OUT为高电平。
T2时间段，信号输入端SCAN_IN为高电平，CK1端为高电平，CK2端为低电平，CK3端为高电平，第一薄膜晶体管T1截止。由于第二电容C2两端电压不能突变，此时节点A的电位维持为低电平，第三薄膜晶体管T3、第六薄膜晶体管T6以及第七薄膜晶体管T7打开，而节点B的电位为高电平，第五薄膜晶体管T5和第八薄膜晶体管T8截止，此时第一信号输出端SCAN_OUT为低电平，第二信号输出端EM_OUT为高电平。
T3时间段，信号输入端SCAN_IN为高电平，CK1端为高电平，CK2端为高电平，CK3端为低电平，第一薄膜晶体管T1截止和第四薄膜晶体管T4打开，此时节点A的电位为高电平，第六薄膜晶体管T6和第七薄膜晶体管T7截止，而节点B的电位为低电平，第二薄膜晶体管T2、第五薄膜晶体管T5以及第八薄膜晶体管T8打开，此时第一信号输出端SCAN_OUT为高电平，第二信号输出端EM_OUT为低电平。
T4时间段，信号输入端SCAN_IN为高电平，CK1端为低电平，CK2端为高电平，CK3端为高电平，第一薄膜晶体管T1打开，此时，节点A的电位为高电平，第三薄膜晶体管T3、第六薄膜晶体管T6以及第七薄膜晶体管T7截止，而由于第一电容两端电压不能突变，节点Ｂ的电位维持为低电平，第五薄膜晶体管T5和第八薄膜晶体管T8打开，此时第一信号输出端SCAN_OUT为高电平，第二信号输出端EM_OUT为低电平
需要说明的是，上述的薄膜晶体管的导通或截止不是绝对的，和薄膜晶体管的宽长比等因素有关。
在本实施例中，薄膜晶体管为P型薄膜晶体管。需要说明的是，薄膜晶体管不限于用P型薄膜晶体管，同时对N型薄膜晶体管也有用，对于用N型薄膜晶体管，则各个时序的高低电平倒转过来。
根据图4所示，第n-2个GOA单元的第一时钟信号端CK1、第n-1个GOA单元的第三时钟信号端CK3和第n个GOA单元的第二时钟信号端CK2接入同一个时钟信号；第n-2个GOA单元的第二时钟信号端CK2、第n-1个GOA单元的第一时钟信号端CK1和第n个GOA单元的第三时钟信号端CK3接入同一个时钟信号；第n-2个GOA单元的第三时钟信号端CK3、第n-1个GOA单元的第二时钟信号端CK2和第n个GOA单元的第一时钟信号端CK1接入同一个时钟信号。
在本实施例中，第n-2个GOA单元的第一时钟信号端CK1、第n-1个GOA单元的第三时钟信号端CK3和第n个GOA单元的第二时钟信号端CK2接入第二时钟信号CLK2；第n-2个GOA单元的第二时钟信号端CK2、第n-1个GOA单元的第一时钟信号端CK1和第n个GOA单元的第三时钟信号端CK3接入第三时钟信号CLK3；第n-2个GOA单元的第三时钟信号端CK3、第n-1个GOA单元的第二时钟信号端CK2和第n个GOA单元的第一时钟信号端CK1接入第一时钟信号CLK1。
图4中，还包括与阵列基板行驱动电路各个GOA单元输出端口分别相连的M个像素电路，第n-1个GOA单元的第二输出端EM_OUT(n-1)与第n-1个像素电路的第一输入端I1连接，第n-2个GOA单元的第一输出端SCAN_OUT(n-2)与第n-1个像素电路的第二输入端I2连接，第n-1个GOA单元的第一输出端SCAN_OUT(n-1)与第n-1个像素电路的第三输入端I3连接。其中，PIXEL（n）表示第n个像素电路。
其中，第n-1各像素电路的各个输入端波形图如图5所示。图5以第n个像素电路PIXEL（n）为例，展示了第n个像素电路PIXEL（n）三个输入端的波形。Ta1时间段，第一输入端I1的信号为高电平，此时，第二输入端I2的信号为低电平，第三输入端I3的信号为高电平，目的是用于存储电容的复位与OLED消残影；Ta2时间段，第一输入端I1的信号为高电平，此时，第二输入端I2的信号为高电平，第三输入端I3的信号为低电平，目的是将数据存入电容进行存储。
本实施例还提供一种阵列基板，在阵列基板上形成有上述的阵列基板行驱动电路。其连接电路及工作原理相同，在此不再赘述。
本实施例还提供一种液晶显示器件，包括：阵列基板，在阵列基板上形成有上述的阵列基板行驱动电路。其连接电路及工作原理相同，在此不再赘述。
需要说明的是，在本实施例中，未详细展开进行阐述的地方，均为本领域技术人员可根据现有公知常识与实践经验来实现。
以上所述为本发明的较佳实施方式，并非对本发明作任何形式上的限制。需要说明的是，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (6)
1.一种阵列基板行驱动电路，包括M个GOA单元，其中，所述单个GOA单元包括：第一薄膜晶体管至第八薄膜晶体管（T1～T8）、第一电容和第二电容（C1～C2），并设置有输入端、第一输出端、第一时钟信号端至第三时钟信号端、高电平端、低电平端、节点A以及节点B;所述第n-1个GOA单元的第一输出端与第n个GOA单元的输入端相连，n为2至M的自然数；第一级GOA单元输入端接入由IC提供的开启信号STV，其特征在于：所述单个GOA单元中还设置有第二输出端；
所述第一薄膜晶体管T1串联在输入端SACAN_IN与节点A之间，其栅极与第一时钟信号端CK1连接；
所述第二薄膜晶体管T2串联在节点A与高电平端VGH之间，其栅极通过第一电容C1与第一时钟信号端CK1连接；
所述第三薄膜晶体管T3串联在所述第二薄膜晶体管T2的栅极与高电平端VGH之间，其栅极与节点A连接；
所述第四薄膜晶体管T4串联在节点B与低电平端VGL之间，其栅极与第三时钟信号端CK3连接；
在低电平端VGL与高电平端VGH之间依次接入第五薄膜晶体管T5和第六薄膜晶体管T6，其中，第五薄膜晶体管T5和第六薄膜晶体管T6之间的节点设置为第二输出端EM_OUT，所述第五薄膜晶体管T5的栅极通过节点B与所述第二薄膜晶体管T2的栅极连接，所述第六薄膜晶体管T6的栅极与节点A连接；
在所述第二时钟信号端CK2与高电平端VGH之间依次接入第七薄膜晶体管T7和第八薄膜晶体管T8，所述第七薄膜晶体管T7的栅极与节点A连接，所述第八薄膜晶体管T8的栅极与节点B连接，其中，第七薄膜晶体管T7和第八薄膜晶体管T8之间的节点设置为第一输出端SCAN_OUT，第二电容C2并联在第七薄膜晶体管T7的栅极和第一输出端SCAN_OUT之间。
2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述的第n-2个GOA单元的第一时钟信号端CK1、第n-1个GOA单元的第三时钟信号端CK3和第n个GOA单元的第二时钟信号端CK2接入同一个时钟信号；第n-2个GOA单元的第二时钟信号端CK2、第n-1个GOA单元的第一时钟信号端CK1和第n个GOA单元的第三时钟信号端CK3接入同一个时钟信号；第n-2个GOA单元的第三时钟信号端CK3、第n-1个GOA单元的第二时钟信号端CK2和第n个GOA单元的第一时钟信号端CK1接入同一个时钟信号。
3.根据权利要求2所述的阵列基板行驱动电路，还包括与所述的阵列基板行驱动电路各个GOA单元输出端口分别相连的M个像素电路，特征在于，所述的第n-1个GOA单元的第二输出端EM_OUT(n-1)与第n-1个像素电路的第一输入端I1连接，第n-2个GOA单元的第一输出端SCAN_OUT(n-2)与第n-1个像素电路的第二输入端I2连接，第n-1个GOA单元的第一输出端SCAN_OUT(n-1)与第n-1个像素电路的第三输入端I3连接。
4.根据权利要求3所述的阵列基板行驱动电路，其特征在于，所述的薄膜晶体管为P型薄膜晶体管。
5.一种阵列基板，其特征在于：在所述阵列基板上形成有阵列基板行驱动电路；所述阵列基板行驱动电路为权利要求1～4任一项权利要求所述的阵列基板行驱动电路。
6.一种液晶显示器件，包括：阵列基板，其特征在于，在所述阵列基板上形成有阵列基板行驱动电路；所述阵列基板行驱动电路为权利要求1～4任一项权利要求所述的阵列基板行驱动电路。
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