CN106601190B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明的实施例涉及移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括移位寄存模块和反相模块。移位寄存模块根据互为反相的第一时钟信号和第二时钟信号，将来自输入端的输入信号的相位滞后，从而在第一输出端输出第一输出信号。反相模块生成第一输出信号的反相信号，并在第二输出端输出。移位寄存模块包括：第一输入子模块，其根据输入信号，控制第一节点的电位；第二输入子模块，其根据第一时钟信号，控制第二节点的电位；锁存子模块，其耦接在第一和第二节点之间，并将第一和第二节点的电位锁存为互为反相；第一输出子模块，其根据第一和第二节点的互为反相的电位，在第一输出端选择性地输出第二时钟信号或第一电位。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明的实施例涉及电子电路领域，特别涉及移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
有机发光二极管(OLED)作为一种电流型发光元件，因其轻薄、反应速度快、对比度高等特点已成为目前显示设备中的主流显示元件。按照驱动方式，可将OLED分为无源矩阵驱动OLED(PMOLED)和有源矩阵驱动OLED(AMOLED)。AMOLED具有驱动时间短、功耗低、宽视角等优点，因而越来越多应用于电视、平板等设备。
在AMOLED显示装置中，通常采用栅极驱动电路向每一行像素单元提供栅极驱动信号以实现逐行扫描。通常，栅极驱动电路可包括多个级联的移位寄存器单元。每个移位寄存器单元的输出信号成为所连接的栅极线的驱动信号。因此，合乎期望的是，提供一种结构简单且工作稳定的移位寄存器单元。
发明内容
本发明的实施例提供了一种结构简单且工作稳定的移位寄存器单元及其驱动方法，以及包括该移位寄存器单元的栅极驱动电路和显示装置。
根据本发明的第一方面，提供了一种移位寄存器单元。该移位寄存器单元包括移位寄存模块和反相模块。移位寄存模块用于根据互为反相的第一时钟信号和第二时钟信号，将来自输入端的输入信号的相位滞后，从而在第一输出端输出第一输出信号。反相模块用于生成第一输出信号的反相信号，并在第二输出端输出该反相信号。移位寄存模块包括：第一输入子模块，用于根据输入信号，控制第一节点的电位；第二输入子模块，用于根据第一时钟信号，控制第二节点的电位；锁存子模块，其耦接在第一和第二节点之间，用于将第一和第二节点的电位锁存为互为反相；以及第一输出子模块，用于根据第一和第二节点的互为反相的电位，在第一输出端选择性地输出第二时钟信号或第一电位。
可选地，所述反相模块包括：第三输入子模块，用于根据第一输出信号和第一时钟信号，将第三节点的电位置为与第一输出信号反相；以及第二输出子模块，用于根据第一输出信号和第三节点的互为反相的电位，选择性地输出第一电位或第二电位。
可选地，第一输入子模块包括第一晶体管。第一晶体管的控制极和第一极耦接输入端，第一晶体管的第二极耦接第一节点。
可选地，第二输入子模块包括第二晶体管。第二晶体管的控制极耦接第一时钟信号，第二晶体管的第一极耦接第二电位，第二晶体管的第二极耦接第二节点。
可选地，锁存子模块包括第三晶体管和第四晶体管。第三晶体管的控制极耦接第一节点，第三晶体管的第一极耦接第一电位，第三晶体管的第二极耦接第二节点。第四晶体管的控制极耦接第二节点，第四晶体管的第一极耦接第一电位，第四晶体管的第二极耦接第一节点。
可选地，第一输出子模块包括第五晶体管、第六晶体管和第一电容器。第五晶体管的控制极耦接第一节点，第五晶体管的第一极耦接第二时钟信号，第五晶体管的第二极耦接第一输出端，第五晶体管具有寄生电容。第六晶体管的控制极耦接第二节点，第六晶体管的第一极耦接第一电位，第六晶体管的第二极耦接第一输出端。第一电容器的第一端耦接第一电位，第一电容器的第二端耦接第二节点。
可选地，第三输入子模块包括第七晶体管和第八晶体管。第七晶体管的控制极耦接第一输出端，第七晶体管的第一极耦接第一电位，第七晶体管的第二极耦接第三节点。第八晶体管的控制极耦接第一时钟信号，第八晶体管的第一极耦接第二电位，第八晶体管的第二极耦接第三节点。
可选地，第二输出子模块包括第九晶体管、第十晶体管和第二电容器。第九晶体管的控制极耦接第一输出端，第九晶体管的第一极耦接第一电位，第九晶体管的第二极耦接第二输出端。第十晶体管的控制极耦接第三节点，第十晶体管的第一极耦接第二电位，第十晶体管的第二极耦接第二输出端。第二电容器的第一端耦接第三节点，第二电容器的第二端耦接第二输出端。
根据本发明的第二方面，提供了一种栅极驱动电路。该栅极驱动电路包括多级如上所述的移位寄存器单元。除第一级之外，任一级移位寄存器单元的输入端耦接上一级移位寄存器单元的第一输出端，且任一级移位寄存器单元的第一时钟信号与上一级移位寄存器单元的第一时钟信号互为反相。
根据本发明的第三方面，提供了一种显示装置，其包括如上所述的栅极驱动电路。
根据本发明的第四方面，提供了一种用于如上所述的移位寄存器单元的驱动方法。该驱动方法包括：在第一阶段，施加处于第二电位的输入信号和第一时钟信号、处于第一电位的第二时钟信号，从而将第一节点和第二节点分别置为互为反相的第二电位和第一电位，使第一输出端输出处于第一电位的第二时钟信号，进而使第二输出端输出处于第二电位的信号；在第二阶段，施加处于第一电位的输入信号和第一时钟信号、处于第二电位的第二时钟信号，从而使第一节点和第二节点分别保持互为反相的第二电位和第一电位，使第一输出端输出处于第二电位的第二时钟信号，进而使第二输出端输出处于第一电位的信号；以及在第三阶段，施加处于第一电位的输入信号和第二时钟信号、处于第二电位的第一时钟信号，从而将第二节点和第一节点分别置为互为反相的第二电位和第一电位，使第一输出端输出处于第一电位的信号，进而使第二输出端输出处于第二电位的信号。
可选地，第一输入子模块包括第一晶体管，第二输入子模块包括第二晶体管，锁存子模块包括第三晶体管和第四晶体管。在第一阶段，处于第二电位的输入信号使第一晶体管导通，从而将第一节点置为第二电位，处于第二电位的第一时钟信号使第二晶体管导通，处于第二电位的第一节点使第三晶体管导通、第四晶体管关断，从而将第二节点置为第一电位。在第二阶段，处于第一电位的输入信号使第一晶体管关断，处于第一电位的第一时钟信号使第二晶体管关断，第一输出子模块使第三晶体管保持导通、第四晶体管保持关断，从而使第一节点和第二节点分别保持第二电位和第一电位。在第三阶段，处于第二电位的第一时钟信号使第二晶体管导通，从而将第二节点置为第二电位，处于第一电位的输入信号使第一晶体管关断，处于第二电位的第二节点使第四晶体管导通、第三晶体管关断，从而将第一节点置为第一电位。
可选地，第一输出子模块包括第五晶体管、第六晶体管和第一电容器。在第一阶段，处于第一电位的第二节点使第六晶体管关断，处于第二电位的第一节点使第五晶体管导通，从而使第一输出端输出处于第一电位的第二时钟信号。在第二阶段，第五晶体管的寄生电容使第一节点保持第二电位，锁存子模块使第二节点保持第一电位，处于第二电位的第一节点使第五晶体管保持导通，处于第一电位的第二节点使第六晶体管保持关断，从而使第一输出端输出处于第二电位的第二时钟信号。在第三阶段，处于第一电位的第一节点使第五晶体管关断，处于第二电位的第二节点使第六晶体管导通，从而使第一输出端输出处于第一电位的信号。
可选地，第三输入子模块包括第七晶体管和第八晶体管。在第一阶段，处于第一电位的第一输出端使第七晶体管关断，处于第二电位的第一时钟信号使第八晶体管导通，从而将第三节点置为第二电位。在第二阶段，处于第一电位的第一时钟信号使第八晶体管关断，处于第二电位的第一输出端使第七晶体管导通，从而将第三节点置为第一电位。在第三阶段，处于第一电位的第一输出端使第七晶体管关断，处于第二电位的第一时钟信号使第八晶体管导通，从而将第三节点置为第二电位。
可选地，第二输出子模块包括第九晶体管、第十晶体管和第二电容器。在第一阶段，处于第一电位的第一输出端使第九晶体管关断，处于第二电位的第三节点使第十晶体管导通，从而使第二输出端输出处于第二电位的信号。在第二阶段，处于第一电位的第三节点使第十晶体管关断，处于第二电位的第一输出端使第九晶体管导通，从而使第二输出端输出处于第一电位的信号。在第三阶段，处于第一电位的第一输出端使第九晶体管关断，处于第二电位的第三节点使第十晶体管导通，从而使第二输出端输出处于第二电位的信号。
附图说明
为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简单介绍。以下描述的附图仅仅涉及本发明的一些实施例，而并非对本发明的限制。
图1是根据本发明的实施例的移位寄存器单元的示意性框图；
图2是用于说明图1所示的移位寄存器单元的示例性电路图；
图3是图2所示的移位寄存器单元的信号时序图；
图4是图2所示的移位寄存器单元的电路仿真时序图；
图5是根据本发明的实施例的栅极驱动电路的结构框图；以及
图6是根据本发明的实施例的移位寄存器单元的驱动方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指将这些部分直接结合到一起或通过一个或多个中间部件结合。
在本发明的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本发明的实施例中，统一将晶体管的受控中间端称为控制极，信号输入端称为第一极，信号输出端称为第二极。本发明的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
在本申请中，“第一电位”以及“第二电位”分别是高电位与低电位中的一个，且第一电位为高电位时第二电位为低电位，第一电位为低电位时第二电位为高电位。上述高电位与低电位是指相对于彼此而言较高和较低的两个预设电位，本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。
在本申请中，“正相时钟信号”和“反相时钟信号”是一对互为反相信号的时钟信号，正相时钟信号为高电位时反相时钟信号为低电位，正相时钟信号为低电位时反相时钟信号为高电位。本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。
下面以第一电位为高电位VGH(例如7V)而第二电位为低电位VGL(例如-7V)为例，对本发明的实施例进行详细描述。本领域的技术人员应了解，在本发明实施例的替代实施例中也可以采用第一电位为低电位VGL而第二电位为高电位VGH。
图1示出根据本发明的实施例的移位寄存器单元100的示意性框图。如图1所示，根据本发明的实施例的移位寄存器单元100包括移位寄存模块110和反相模块120。移位寄存模块110用于根据互为反相的第一时钟信号CK1和第二时钟信号CK2，将来自输入端的输入信号STV的相位滞后，从而在第一输出端输出第一输出信号OUT1。反相模块120用于生成该第一输出信号OUT1的反相信号OUT2，并在第二输出端输出该反相信号OUT2。
如图1所示，移位寄存模块110包括第一输入子模块111、第二输入子模块112、锁存子模块113以及第一输出子模块114。第一输入子模块111用于根据输入信号STV控制第一节点N1的电位。第二输入子模块112用于根据第一时钟信号CK1控制第二节点N2的电位。锁存子模块113耦接在第一节点N1和第二节点N2之间，用于将第一节点N1和第二节点N2的电位锁存为互为反相。第一输出子模块114用于根据第一节点N1和第二节点N2的互为反相的电位，在第一输出端选择性地输出第二时钟信号CK2或第一电位VGH。
反相模块120包括第三输入子模块121和第二输出子模块122。第三输入子模块121用于根据第一输出信号OUT1和第一时钟信号CK1，将第三节点N3的电位置为与第一输出信号OUT1反相。第二输出子模块122用于根据第一输出信号OUT1和第三节点N3的互为反相的电位，选择性地输出第一电位VGH或第二电位VGL。
根据上述配置，可以在一个移位寄存器单元中实现两个栅极驱动信号的输出，与采用两个移位寄存器单元分别输出的方式相比，可以简化电路结构，有利于缩小布局空间和降低制作成本。另外，由于包括锁存子模块，所以可以使移位寄存器单元的第一输出信号更稳定，进而使第二输出信号也更稳定。
图2是用于说明图1所示的移位寄存器单元的示例性电路图。如图2所示，在该示例性的示例中，第一输入子模块111包括第一晶体管T1。第一晶体管T1的控制极和第一极耦接输入端STV，第一晶体管T1的第二极耦接第一节点N1。
第二输入子模块112包括第二晶体管T2。第二晶体管T2的控制极耦接第一时钟信号CK1，第二晶体管T2的第一极耦接第二电位VGL，第二晶体管T2的第二极耦接第二节点N2。
锁存子模块113包括第三晶体管T3和第四晶体管T4。第三晶体管T3的控制极耦接第一节点N1，第三晶体管T3的第一极耦接第一电位VGH，第三晶体管T3的第二极耦接第二节点N2。第四晶体管T4的控制极耦接第二节点N2，第四晶体管T4的第一极耦接第一电位VGH，第四晶体管T4的第二极耦接第一节点N1。这样，由于第三晶体管T3的控制极和输出分别与第四晶体管T4的输出和控制极耦接，所以在同一时刻第三晶体管T3和第四晶体管T4只有一个导通，从而将第一节点N1和第二节点N2的电位锁存为互为反相。
作为一个示例，设定第二晶体管T2的宽长比小于第三晶体管T3的宽长比，使得第二晶体管T2的内阻大于第三晶体管T3的内阻。这样，当第二晶体管T2和第三晶体管T3同时导通时，第二节点N2的电位等于第三晶体管T3的第一极的电位。
第一输出子模块114包括第五晶体管T5、第六晶体管T6和第一电容器C1。第五晶体管T5的控制极耦接第一节点N1，第五晶体管T5的第一极耦接第二时钟信号CK2，第五晶体管T5的第二极耦接第一输出端OUT1。第六晶体管T6的控制极耦接第二节点N2，第六晶体管T6的第一极耦接第一电位VGH，第六晶体管T6的第二极耦接第一输出端OUT1。第一电容器C1的第一端耦接第一电位VGH，第一电容器C1的第二端耦接第二节点N2。
第五晶体管T5具有寄生电容。这样，在由于输入信号STV具有例如第二电位而将第一节点N1置为第二电位的情况下，第五晶体管T5导通从而在第一输出端OUT1输出第二时钟信号CK2。在输入信号STV接着具有例如第一电位的情况下，由于第五晶体管T5具有寄生电容，所以能够继续保持第一节点N1处于第二电位，从而在第一输出端OUT1继续输出第二时钟信号CK2。
如图2所示，在该示例性的示例中，第三输入子模块121包括第七晶体管T7和第八晶体管T8。第七晶体管T7的控制极耦接第一输出端OUT1，第七晶体管T7的第一极耦接第一电位VGH，第七晶体管T7的第二极耦接第三节点N3。第八晶体管T8的控制极耦接第一时钟信号CK1，第八晶体管T8的第一极耦接第二电位VGL，第八晶体管T8的第二极耦接第三节点N3。
第二输出子模块122包括第九晶体管T9、第十晶体管T10和第二电容器C2。第九晶体管T9的控制极耦接第一输出端OUT1，第九晶体管T9的第一极耦接第一电位VGH，第九晶体管T9的第二极耦接第二输出端OUT2。第十晶体管T10的控制极耦接第三节点N3，第十晶体管T10的第一极耦接第二电位VGL，第十晶体管T10的第二极耦接第二输出端OUT2。第二电容器C2的第一端耦接第三节点N3，第二电容器C2的第二端耦接第二输出端OUT2。
图3是图2所示的移位寄存器单元100的信号时序图。下面参考图3以P型晶体管为例来描述根据本发明实施例的移位寄存器单元100的工作过程。
在第一阶段，STV＝0，CK1＝0，CK2＝1，其中“0”表示低电位，“1”表示高电位。因此，VGH＝1，VGL＝0。
由于输入信号STV为低电位VGL，所以第一晶体管T1导通，从而使得第一节点N1为低电位VGL。因为第一节点N1为低电位VGL，所以第三晶体管T3和第五晶体管T5导通。由于第一时钟信号CK1为低电位VGL，因此第二晶体管T2导通。由于第二晶体管T2的宽长比小于第三晶体管T3的宽长比使得T2的内阻大于T3的内阻，所以第二节点N2的电位为从第三晶体管T3的第一极输入的高电位VGH。第二节点N2的高电位VGH向第一电容器C1的第二端充入高电位VGH并且使得第四晶体管T4和第六晶体管T6关断。第四晶体管T4关断使得第一节点N1的电位不受第四晶体管T4的影响。因为第五晶体管T5导通而第六晶体管T6关断，所以第一输出端OUT1输出从第五晶体管T5的第一极输入的第二时钟信号CK2，即高电位VGH。
因为第一输出端OUT1的电位为高电位VGH，所以第七晶体管T7和第九晶体管T9关断。在第一时钟信号CK1的低电位VGL的控制下，第八晶体管T8导通，从而将第三节点N3置为低电位VGL。第三节点N3的低电位VGL使得第十晶体管T10导通，从而在第二输出端OUT2输出低电位VGL。
在第二阶段，STV＝1，CK1＝1，CK2＝0。
由于输入信号STV为高电位VGH，所以第一晶体管T1关断。由于第一时钟信号CK1为高电位VGH，所以第二晶体管T2关断。电容器C1的第二端维持上一阶段时的高电位VGH，所以第二节点N2保持高电位VGH。因此第四晶体管T4关断，从而使得第一节点N1的电位不受第四晶体管T4的影响。此外，第五晶体管T5的寄生电容使得第一节点N1保持为低电位VGL。因为第一节点N1为低电位VGL，所以第三晶体管T3和第五晶体管T5继续导通。这样第二节点N2的电位被稳定为从第三晶体管T3的第一极输入的高电位VGH，从而使得第六晶体管T6关断。因为第五晶体管T5导通而第六晶体管T6关断，所以第一输出端OUT1输出从第五晶体管T5的第一极输入的第二时钟信号，即低电位VGL。
因为第一输出端OUT1的电位为低电位VGL，所以第七晶体管T7和第九晶体管T9导通。从第七晶体管T7的第一极输入高电位VGH，从而将第三节点N3置为高电位VGH。第一时钟信号CK1在本阶段为高电位VGH，因此第八晶体管T8关断，使得第三节点N3的电位不受第八晶体管T8的影响。第三节点N3的高电位VGH使得第十晶体管T10关断。因此第二输出端OUT2输出从第九晶体管T9的第一极输入的高电位VGH。
在第三阶段，STV＝1，CK1＝0，CK2＝1。
由于输入信号STV为高电位VGH，所以第一晶体管T1关断。由于第一时钟信号端CK1为低电位VGL，所以第二晶体管T2导通，从而对电容器C1的第二端放电。因此将第二节点N2置为低电位VGL。此时第四晶体管T4导通，将第一节点N1的电位拉为高电位。因为第一节点N1为高电位VGH，所以第三晶体管T3和第五晶体管T5都关断。因此第二节点N2的电位被稳定为从第二晶体管T2的第一极输入的低电位VGL，而不受到第三晶体管T3的影响。第二节点N2的低电位VGL使第六晶体管T6导通。因为第五晶体管T5关断而第六晶体管T6导通，所以第一输出端OUT1输出从第六晶体管T6的第一极输入的高电位VGH。
因为第一输出端OUT1的电位为高电位VGH，所以第七晶体管T7和第九晶体管T9关断。在第一时钟信号端CK1的低电位VGL的控制下，第八晶体管T8导通，从而将第三节点N3置为低电位VGL。第三节点N3的低电位VGL使第二电容器C2的第一端放电，并且使得第十晶体管T10导通，从而在第二输出端OUT2输出低电位VGL。
在此后的阶段中，因为STV始终为高电位VGH，所以第一节点N1的电位不受第一晶体管T1的影响，且维持为高电位VGH。这样第三晶体管T3一直关断而第四晶体管T4一直导通。第一电容器C1的第二端维持第三阶段的低电位VGL。因此第一输出端OUT1的电位维持在高电位VGH。
由于第一输出端OUT1的电位维持在高电位VGH，所以第七晶体管T7和第九晶体管T9保持关断状态。第三节点N3的电位不受第七晶体管T7的影响，而是由第二电容器C2的第一端维持为低电位VGL。这样，第二输出端OUT2保持输出低电位VGL。
在上述阶段中，第三晶体管T3和第四晶体管T4始终保持相反的状态，从而使得第一节点N1与第二节点N2的电位锁存为互为反相。因此使移位寄存器单元100的第一输出信号OUT1更稳定，继而使第二输出信号OUT2更稳定。
本领域的技术人员应理解的是，当第一电位为低电位VGL而第二电位为高电位VGH时，根据本发明实施例的移位寄存器单元100的电路可以采用N型晶体管来实现。
图4是图2所示的移位寄存器单元的电路仿真时序图。可以看出，图4中输入信号和输出信号的波形图与图3一致，从而说明根据该实施例的移位寄存器单元能够按照预期的时序正常工作，达到预期的技术效果。
图5是根据本发明的实施例的栅极驱动电路的结构框图。该栅极驱动电路包括多级如上所述的移位寄存器单元100，其中除第一级移位寄存器单元R1之外，任一级移位寄存器单元Rn的输入端STV_n连接上一级移位寄存器单元Rn-1的第一输出端OUT1_n-1，且任一级移位寄存器单元Rn的第一时钟信号CK1_n与上一级移位寄存器单元Rn-1的第一时钟信号CK1_n-1为正相和反相时钟信号中的一个(即，互为反相)。
因为每一级移位寄存器单元Rn的第一输出信号OUT1_n与第二输出信号OUT2_n都更加稳定，所以该栅极驱动电路的输出能够更加稳定。
图6是根据本发明的实施例的移位寄存器单元的驱动方法的流程图。如图所示，该驱动方法包括如下步骤。
在第一阶段(即步骤S502)，施加处于第二电位(例如VGL)的输入信号STV和第一时钟信号CK1、处于第一电位(例如VGH)的第二时钟信号CK2，从而将第一节点N1置为第二电位(例如VGL)，使第一输出端OUT1输出处于第一电位(例如VGH)的第二时钟信号CK2，进而将第三节点N3置为第二电位(例如VGL)，使第二输出端OUT2输出处于第二电位(例如VGL)的信号。
在第二阶段(即步骤S504)，施加处于第一电位(例如VGH)的输入信号STV和第一时钟信号CK1、处于第二电位(例如VGL)的第二时钟信号CK2，从而使第一节点N1保持第二电位(例如VGL)，使第一输出端OUT1输出处于第二电位(例如VGL)的第二时钟信号CK2，进而将第三节N3点置为第一电位(例如VGH)，使第二输出端OUT2输出处于第一电位(例如VGH)的信号。
在第三阶段(即步骤S506)，施加处于第一电位(例如VGH)的输入信号STV和第二时钟信号CK2、处于第二电位(例如VGL)的第一时钟信号CK1，从而将第二节点N2置为第二电位(例如VGL)，使第一输出端OUT1输出处于第一电位(例如VGH)的信号，进而将第三节点N3置为第二电位(例如VGL)，使第二输出端OUT2输出处于第二电位(例如VGL)的信号。
如前所述，根据本发明实施例的移位寄存器单元100及其驱动方法、栅极驱动电路和显示装置，通过采用锁存子模块113而使得移位寄存器单元100的输出信号更稳定。
本发明实施例提供的显示装置可以是例如OLED显示装置、液晶显示装置等，并且可以应用于任何具有显示功能的产品，例如电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框或导航仪等。
应注意的是，在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，而不应当被认为是独占性的。本申请的各个方面可以单独或者与一个或多个其它方面组合实施。另外，本文中的描述和特定实施例旨在仅用于说明的目的，而并非旨在限制本申请的范围。
以上所述仅是本发明的示范性实施方式，而并非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括：
移位寄存模块，用于根据互为反相的第一时钟信号和第二时钟信号，将来自输入端的输入信号的相位滞后，从而在第一输出端输出第一输出信号；以及
反相模块，用于生成所述第一输出信号的反相信号，并在第二输出端输出所述反相信号；
其中所述移位寄存模块包括：
第一输入子模块，用于根据所述输入信号，控制第一节点的电位；
第二输入子模块，用于根据所述第一时钟信号，控制第二节点的电位；
锁存子模块，其耦接在所述第一和第二节点之间，用于将所述第一和第二节点的电位锁存为互为反相；以及
第一输出子模块，用于根据所述第一和第二节点的互为反相的电位，在所述第一输出端选择性地输出所述第二时钟信号或第一电位。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述反相模块包括：
第三输入子模块，用于根据所述第一输出信号和第一时钟信号，将第三节点的电位置为与所述第一输出信号反相；以及
第二输出子模块，用于根据所述第一输出信号和所述第三节点的互为反相的电位，选择性地输出所述第一电位或第二电位。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入子模块包括第一晶体管，
其中所述第一晶体管的控制极和第一极耦接所述输入端，所述第一晶体管的第二极耦接所述第一节点。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入子模块包括第二晶体管，
其中所述第二晶体管的控制极耦接所述第一时钟信号，所述第二晶体管的第一极耦接第二电位，所述第二晶体管的第二极耦接所述第二节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述锁存子模块包括第三晶体管和第四晶体管，
其中所述第三晶体管的控制极耦接所述第一节点，所述第三晶体管的第一极耦接所述第一电位，所述第三晶体管的第二极耦接所述第二节点；
所述第四晶体管的控制极耦接所述第二节点，所述第四晶体管的第一极耦接所述第一电位，所述第四晶体管的第二极耦接所述第一节点。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出子模块包括第五晶体管、第六晶体管和第一电容器，
其中所述第五晶体管的控制极耦接所述第一节点，所述第五晶体管的第一极耦接所述第二时钟信号，所述第五晶体管的第二极耦接所述第一输出端，所述第五晶体管具有寄生电容；
所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第一极耦接所述第一电位，所述第六晶体管的第二极耦接所述第一输出端；
所述第一电容器的第一端耦接所述第一电位，所述第一电容器的第二端耦接所述第二节点。
7.根据权利要求2所述的移位寄存器单元，其特征在于，所述第三输入子模块包括第七晶体管和第八晶体管，
其中所述第七晶体管的控制极耦接所述第一输出端，所述第七晶体管的第一极耦接所述第一电位，所述第七晶体管的第二极耦接所述第三节点；
所述第八晶体管的控制极耦接所述第一时钟信号，所述第八晶体管的第一极耦接所述第二电位，所述第八晶体管的第二极耦接所述第三节点。
8.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二输出子模块包括第九晶体管、第十晶体管和第二电容器，
其中所述第九晶体管的控制极耦接所述第一输出端，所述第九晶体管的第一极耦接所述第一电位，所述第九晶体管的第二极耦接所述第二输出端；
所述第十晶体管的控制极耦接所述第三节点，所述第十晶体管的第一极耦接所述第二电位，所述第十晶体管的第二极耦接所述第二输出端；
所述第二电容器的第一端耦接所述第三节点，所述第二电容器的第二端耦接所述第二输出端。
9.一种栅极驱动电路，其特征在于，包括多级根据权利要求1至8中任一项所述的移位寄存器单元，其中除第一级之外，任一级移位寄存器单元的输入端耦接上一级移位寄存器单元的第一输出端，且任一级移位寄存器单元的第一时钟信号与上一级移位寄存器单元的第一时钟信号互为反相。
10.一种显示装置，其特征在于，包括根据权利要求9所述的栅极驱动电路。
11.一种用于根据权利要求1至8中任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
在第一阶段，施加处于第二电位的输入信号和第一时钟信号、处于第一电位的第二时钟信号，从而将第一节点和第二节点分别置为互为反相的第二电位和第一电位，使第一输出端输出处于第一电位的第二时钟信号，进而使第二输出端输出处于第二电位的信号；
在第二阶段，施加处于第一电位的输入信号和第一时钟信号、处于第二电位的第二时钟信号，从而使第一节点和第二节点分别保持互为反相的第二电位和第一电位，使第一输出端输出处于第二电位的第二时钟信号，进而使第二输出端输出处于第一电位的信号；以及
在第三阶段，施加处于第一电位的输入信号和第二时钟信号、处于第二电位的第一时钟信号，从而将第二节点和第一节点分别置为互为反相的第二电位和第一电位，使第一输出端输出处于第一电位的信号，进而使第二输出端输出处于第二电位的信号。
12.根据权利要求11所述的驱动方法，其特征在于，所述第一输入子模块包括第一晶体管，所述第二输入子模块包括第二晶体管，所述锁存子模块包括第三晶体管和第四晶体管；
在所述第一阶段，处于第二电位的输入信号使第一晶体管导通，从而将第一节点置为第二电位，处于第二电位的第一时钟信号使第二晶体管导通，处于第二电位的第一节点使第三晶体管导通、第四晶体管关断，从而将第二节点置为第一电位；
在所述第二阶段，处于第一电位的输入信号使第一晶体管关断，处于第一电位的第一时钟信号使第二晶体管关断，第一输出子模块使第三晶体管保持导通、第四晶体管保持关断，从而使第一节点和第二节点分别保持第二电位和第一电位；
在所述第三阶段，处于第二电位的第一时钟信号使第二晶体管导通，从而将第二节点置为第二电位，处于第一电位的输入信号使第一晶体管关断，处于第二电位的第二节点使第四晶体管导通、第三晶体管关断，从而将第一节点置为第一电位。
13.根据权利要求11所述的驱动方法，其特征在于，所述第一输出子模块包括第五晶体管、第六晶体管和第一电容器；
在所述第一阶段，处于第一电位的第二节点使第六晶体管关断，处于第二电位的第一节点使第五晶体管导通，从而使第一输出端输出处于第一电位的第二时钟信号；
在所述第二阶段，第五晶体管的寄生电容使第一节点保持第二电位，所述锁存子模块使第二节点保持第一电位，处于第二电位的第一节点使第五晶体管保持导通，处于第一电位的第二节点使第六晶体管保持关断，从而使第一输出端输出处于第二电位的第二时钟信号；
在所述第三阶段，处于第一电位的第一节点使第五晶体管关断，处于第二电位的第二节点使第六晶体管导通，从而使第一输出端输出处于第一电位的信号。
14.根据权利要求11所述的驱动方法，其特征在于，所述反相模块包括：
第三输入子模块，用于根据所述第一输出信号和第一时钟信号，将第三节点的电位置为与所述第一输出信号反相；以及
第二输出子模块，用于根据所述第一输出信号和所述第三节点的互为反相的电位，选择性地输出所述第一电位或第二电位；
其中，所述第三输入子模块包括第七晶体管和第八晶体管；
在所述第一阶段，处于第一电位的第一输出端使第七晶体管关断，处于第二电位的第一时钟信号使第八晶体管导通，从而将第三节点置为第二电位；
在所述第二阶段，处于第一电位的第一时钟信号使第八晶体管关断，处于第二电位的第一输出端使第七晶体管导通，从而将第三节点置为第一电位；
在所述第三阶段，处于第一电位的第一输出端使第七晶体管关断，处于第二电位的第一时钟信号使第八晶体管导通，从而将第三节点置为第二电位。
15.根据权利要求11所述的驱动方法，其特征在于，所述反相模块包括：
第三输入子模块，用于根据所述第一输出信号和第一时钟信号，将第三节点的电位置为与所述第一输出信号反相；以及
第二输出子模块，用于根据所述第一输出信号和所述第三节点的互为反相的电位，选择性地输出所述第一电位或第二电位；
其中，所述第二输出子模块包括第九晶体管、第十晶体管和第二电容器；
在所述第一阶段，处于第一电位的第一输出端使第九晶体管关断，处于第二电位的第三节点使第十晶体管导通，从而使第二输出端输出处于第二电位的信号；
在所述第二阶段，处于第一电位的第三节点使第十晶体管关断，处于第二电位的第一输出端使第九晶体管导通，从而使第二输出端输出处于第一电位的信号；
在所述第三阶段，处于第一电位的第一输出端使第九晶体管关断，处于第二电位的第三节点使第十晶体管导通，从而使第二输出端输出处于第二电位的信号。
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