CN111754944B - 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存单元，包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路，第一选通子电路、第二选通子电路和存储子电路；第一输入子电路响应于第一时钟信号端的控制，将第一电压端与第一节点导通；第一输出子电路响应于第一节点的控制，将第二电压端与输出端导通；第二输入子电路响应于第一时钟信号端的控制，将输入端与第二节点导通；第二输出子电路响应于第二节点的控制，将第二时钟信号端与输出端导通；第一选通子电路响应于第二节点的控制，将第一时钟信号端与第一节点导通；第二选通子电路响应于第一节点的控制，将第一时钟信号端与存储子电路导通。本发明还提供一种驱动方法、栅极驱动电路和显示装置。

Description

移位寄存单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置具有低制造成本、高应答速度、省电、可用于便携式设备的直流驱动、工作温度范围大等等优点，而越来越多地被应用于高性能显示领域当中。
发明内容
本发明提供一种移位寄存单元，其中，包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路，第一选通子电路、第二选通子电路和存储子电路，所述第一输入子电路、所述第一输出子电路、所述第一选通子电路和所述第二选通子电路连接于第一节点，所述第二输入子电路、第二输出子电路、所述第一选通子电路和所述存储子电路的第二端连接于第二节点，所述存储子电路的第一端与所述第二选通子电路连接；
所述第一输入子电路被配置为：响应于第一时钟信号端的控制，将第一电压端与所述第一节点导通；
所述第一输出子电路被配置为：响应于所述第一节点的电位的控制，将第二电压端与所述移位寄存单元的输出端导通；
所述第二输入子电路被配置为：响应于第一时钟信号端的控制，将所述移位寄存单元的输入端与所述第二节点导通；
所述第二输出子电路被配置为：响应于所述第二节点的电位的控制，将第二时钟信号端与所述移位寄存单元的输出端导通；
所述第一选通子电路被配置为：响应于所述第二节点的电位的控制，将所述第一时钟信号端与所述第一节点导通；
所述第二选通子电路被配置为：响应于所述第一节点的电位的控制，将所述第一时钟信号端与所述存储子电路的第一端导通；
其中，第一时钟信号端和第二时钟信号端交替提供有效电平信号。
可选地，所述第一选通子电路包括第一选通晶体管，所述第一选通晶体管的第一极与所述第一时钟信号端连接，所述第一选通晶体管的第二极与所述第一节点连接，所述第一选通晶体管的栅极与所述第二节点连接；
所述第二选通子电路包括第二选通晶体管，所述存储子电路包括第一电容，所述第二选通晶体管的第一极与所述第一时钟信号端连接，所述第二选通晶体管的第二极与所述第一电容的第一端连接，所述第二选通晶体管的栅极与所述第一节点连接，所述第一电容的第二端与所述第二节点连接。
可选地，所述第一选通晶体管的宽长比大于所述第二选通晶体管的宽长比。
可选地，所述第二输出子电路包括第二输出晶体管和第二电容，所述第二输出晶体管的第一极和所述第二电容的一端均与所述第二时钟信号端连接，所述第二输出晶体管的第二极与所述移位寄存单元的输出端连接，所述第二输出晶体管的栅极和所述第二电容的另一端均与所述第二节点连接。
可选地，所述第一输出子电路包括第一输出晶体管和第三电容，所述第一输出晶体管的第一极和所述第二电压端均与所述第三电容的一端连接，所述第一输出晶体管的第二极与所述移位寄存单元的输出端连接，所述第一输出晶体管的栅极和所述第三电容的另一端均与所述第一节点连接。
可选地，所述第一输入子电路包括第一输入晶体管，所述第一输入晶体管的第一极与第一电压端连接，所述第一输入晶体管的第二极与所述第一节点连接，所述第一输入晶体管的栅极与所述第一时钟信号端连接。
可选地，所述第二输入子电路包括第二输入晶体管，所述第二输入晶体管的第一极与所述移位寄存单元的输入端连接，所述第二输入晶体管的第二极与所述第二节点连接，所述第二输入晶体管的栅极与所述第一时钟信号端连接。
本发明还提供一种移位寄存单元的驱动方法，所述移位寄存单元为上述的移位寄存单元，所述第一电压端提供有效电平信号，所述第二电压端提供无效电平信号，其中，所述驱动方法包括：
在输入阶段，向所述第一时钟信号端提供有效电平信号，以及向所述移位寄存单元的输入端提供有效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点导通，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点导通；
在输出阶段，向所述第二时钟信号端提供有效电平信号，以及向所述第一时钟信号端提供无效电平信号，以使所述第一选通子电路将所述第一时钟信号端与所述第一节点导通，所述第一输出子电路将第二电压端与所述移位寄存单元的输出端断开，所述第二输出子电路将第二时钟信号端与所述移位寄存单元的输出端导通；
在第一降噪阶段，向所述移位寄存单元的输入端提供无效电平信号，向所述第一时钟信号端提供有效电平信号，以及向所述第二时钟信号端提供无效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点导通，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点导通，所述第一输出子电路将所述第二电压端与所述移位寄存单元的输出端导通，所述第二输出子电路将所述第二时钟信号端与所述移位寄存单元的输出端断开，所述第一选通子电路将所述第一时钟信号端与所述第一节点断开，所述第二选通子电路将所述第一时钟信号端与所述存储子电路的第一端导通；
在第二降噪阶段，向所述第二时钟信号端提供有效电平信号，以及向所述第一时钟信号端提供无效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点断开，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点断开，所述第二选通子电路将所述第一时钟信号端与所述存储子电路的第一端导通，所述第一输出子电路将第二电压端与所述移位寄存单元的输出端导通，所述第二输出子电路将第二时钟信号端与所述移位寄存单元的输出端断开。
本发明还提供一种栅极驱动电路，其中，包括多个移位寄存单元，所述移位寄存单元为上述的移位寄存单元，其中，第一级所述移位寄存单元的输入端与起始信号端连接，除第一级所述移位寄存单元外，每一级所述移位寄存单元的输入端均与前一级所述移位寄存单元的输出端连接。
本发明还提供一种显示装置，其中，包括上述的栅极驱动电路。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为一对比例中的移位寄存单元的结构示意图；
图2为本发明实施例提供的移位寄存单元的等效电路图；
图3为本发明实施例提供的移位寄存单元的时序图；
图4为本发明实施例提供的移位寄存单元的具体结构示意图；
图5为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
除非另作定义，本发明实施例使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1为一对比例中的移位寄存单元的结构示意图，如图1所示，该移位寄存单元包括：第一输入子电路1、第一输出子电路2、第二输入子电路3、第二输出子电路4，第一选通子电路5、第二选通子电路6和第三选通子电路7。第一输入子电路1、第一输出子电路2、第一选通子电路5和第二选通子电路6连接于第一节点N1’，第二输入子电路3、第二输出子电路4、第一选通子电路5和第三选通子电路7连接于第二节点N2’。第一输入子电路1被配置为：响应于第一时钟信号端CK’的控制，将第一电压端VL’与第一节点N1’导通。第一输出子电路2被配置为：响应于第一节点N1’的电位的控制，将第二电压端VH’与输出端OUT’导通。第二输入子电路3被配置为：响应于第一时钟信号端CK’的控制，将输入端INPUT’与第二节点N2’导通。第二输出子电路4被配置为：响应于第二节点N2’的电位的控制，将第二时钟信号端CB’与输出端OUT’导通。第一选通子电路5被配置为：响应于第二节点N2’的电位的控制，将第一时钟信号端CK’与第一节点N1’导通。第二选通子电路6被配置为：响应于第一节点N1’的电位的控制，将第二电压端VH’与第三选通子电路7导通，第三选通子电路7被配置为：响应于第二时钟信号端CB’的控制，将第二选通子电路6与第二节点N2’导通。采用上述结构的移位寄存单元，除输入阶段(第一时钟信号端CK’提供有效电平信号，输入端INPUT’提供有效电平信号)外，其余阶段均可使第一节点N1’和第二节点N2’二者中仅有一者达到有效电平电位，以实现第一输出子电路2和第二输出子电路4的互锁，从而保证移位寄存单元在输出阶段可以输出有效电平信号，而在其他阶段输出无效电平信号。然而，上述的移位寄存单元中，每个子电路均包括至少一个晶体管，从而使得整个移位寄存单元中包括较多的晶体管，结构复杂，不利于提高显示装置的像素密度(Pixels Per Inch，PPI)。
有鉴于此，本发明实施例提供一种移位寄存单元，图2为本发明实施例提供的移位寄存单元的等效电路图，如图2所示，该移位寄存单元包括：第一输入子电路11、第一输出子电路21、第二输入子电路12、第二输出子电路22，第一选通子电路31、第二选通子电路32和存储子电路4。第一输入子电路11、第一输出子电路21、第一选通子电路31和第二选通子电路32连接于第一节点N1，第二输入子电路12、第二输出子电路22、第一选通子电路31和存储子电路4的第二端连接于第二节点N2，存储子电路4的第一端与第二选通子电路32连接。第一输入子电路11被配置为：响应于第一时钟信号端CK的控制，将第一电压端VL与第一节点N1导通。第一输出子电路21被配置为：响应于第一节点N1的电位的控制，将第二电压端VH与移位寄存单元的输出端OUT导通。第二输入子电路12被配置为：响应于第一时钟信号端CK的控制，将移位寄存单元的输入端INPUT与第二节点N2导通。第二输出子电路22被配置为：响应于第二节点N2的电位的控制，将第二时钟信号端CB与移位寄存单元的输出端OUT导通。第一选通子电路31被配置为：响应于第二节点N2的电位的控制，将第一时钟信号端CK与第一节点N1导通。第二选通子电路32被配置为：响应于第一节点N1的电位的控制，将第一时钟信号端CK与存储子电路4的第一端导通。其中，第一时钟信号端CK和第二时钟信号端CB交替提供有效电平信号。
在本发明实施例中，第一电压端VL提供有效电平信号，第二电压端VH提供无效电平信号，移位寄存单元的每个工作周期包括：输入阶段T1、输出阶段T2、以及位于输出阶段T2和下一帧输入阶段T1之间的第一降噪阶段T3和第二降噪阶段T4。图3为本发明实施例提供的移位寄存单元的时序图，下面结合图2和图3对本发明实施例提供的移位寄存单元的工作过程进行说明。具体地：
在输入阶段T1，向第一时钟信号端CK提供有效电平信号，向第二时钟信号端CB提供无效电平信号，以及向移位寄存单元的输入端INPUT提供有效电平信号。此时，第一输入子电路11将第一电压端VL与第一节点N1导通，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2导通，第一节点N1和第二节点N2均达到有效电平电位，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT导通，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT导通，移位寄存单元的输出端OUT输出无效电平信号。
在输出阶段T2，向第二时钟信号端CB提供有效电平信号，以及向第一时钟信号端CK提供无效电平信号。此时，第一输入子电路11将第一电压端VL与第一节点N1断开，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2断开，第二节点N2为有效电平信号，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT导通，第一选通子电路31将第一时钟信号端CK与第一节点N1导通，第一节点N1达到无效电平电位，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT断开，移位寄存单元的输出端OUT输出有效电平信号。
在第一降噪阶段T3，向移位寄存单元的输入端INPUT提供无效电平信号，向第一时钟信号端CK提供有效电平信号，以及向第二时钟信号端CB提供无效电平信号。此时，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2导通，第二节点N2达到无效电平电位，第一选通子电路31将第一时钟信号端CK与第一节点N1断开，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT断开，第一输入子电路11将第一电压端VL与第一节点N1导通，第一节点N1达到有效电平电位，第二选通子电路32将第一时钟信号端CK与存储子电路4的第一端导通，存储子电路4的第一端(即图中第三节点N3)达到有效电平电位，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT导通，移位寄存单元的输出端OUT输出无效电平信号。
在第二降噪阶段T4，向第二时钟信号端CB提供有效电平信号，以及向第一时钟信号端CK提供无效电平信号。此时，第一输入子电路11将第一电压端VL与第一节点N1断开，第一节点N1保持在上一阶段(T3)的有效电平信号，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT导通，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2断开，第二选通子电路32将第一时钟信号端CK与存储子电路4的第一端导通，第三节点N3达到无效电平电位，第二节点N2达到无效电平电位，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT断开，移位寄存单元的输出端OUT输出无效电平信号。
在此之后，第一降噪阶段T3和第二降噪阶段T4交替进行，直至下一帧的输入阶段T1。
综上，在本发明实施例中，除输入阶段T1外，其余阶段均可使第一节点N1和第二节点N2二者中仅有一者达到有效电平电位，以实现第一输出子电路12和第二输出子电路22的互锁，从而保证移位寄存单元在输出阶段T2时可以输出有效电平信号，而在其他阶段时输出无效电平信号。
采用本发明实施例的移位寄存单元，相较于图1所示的移位寄存单元，其减少了选通子电路的个数，从而可以减少晶体管的数量，有利于提高显示装置的分辨率。
下面结合图3和图4对本发明实施例的移位寄存单元进行详细说明，需要说明的是，本发明实施例中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明实施例中，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管。本发明中的“有效电平信号”(或“有效电平电位”)是指能够控制相应晶体管导通的电压信号(或电位)，“无效电平信号”(或“无效电平电位”)是指能够控制相应晶体管截止的电压信号(或电位)；因此，当晶体管为N型晶体管时，有效电平信号是指高电平信号，无效电平信号是指低电平信号；当晶体管为P型晶体管时，有效电平信号是指低电平信号，无效电平信号是指高电平信号。本发明实施例以移位寄存单元中的晶体管均为P型晶体管为例进行说明。
图4为本发明实施例提供的移位寄存单元的具体结构示意图，如图4所示，在一些具体实施例中，第一选通子电路31包括第一选通晶体管M1，第一选通晶体管M1的第一极与第一时钟信号端CK连接，第一选通晶体管M1的第二极与第一节点N1连接，第一选通晶体管M1的栅极与第二节点N2连接。第二选通子电路32包括第二选通晶体管M2，存储子电路4包括第一电容C1，第二选通晶体管M2的第一极与第一时钟信号端CK连接，第二选通晶体管M2的第二极与第一电容C1的第一端连接，第二选通晶体管M2的栅极与第一节点N1连接，第一电容C1的第二端与第二节点N2连接。
在一些具体实施例中，第二输出子电路22包括第二输出晶体管M3和第二电容C2，第二输出晶体管M3的第一极和第二电容C2的一端均与第二时钟信号端CB连接，第二输出晶体管M3的第二极与移位寄存单元的输出端OUT连接，第二输出晶体管M3的栅极和第二电容C2的另一端均与第二节点N2连接。
在本发明实施例中，将第二电容C2连接第二输出晶体管M3的栅极与第二时钟信号端CB之间，可以在输出阶段T2使第二节点N2的电压，在第二电容C2自举的作用下被进一步下拉，从而使第二输出晶体管M3充分打开，防止第二输出晶体管M3的阈值电压影响移位寄存单元的输出端OUT的输出。
在一些具体实施例中，第一输出子电路21包括第一输出晶体管M4和第三电容C3，第一输出晶体管M4的第一极和第三电容C3的一端均与第二电压端VH连接，第一输出晶体管M4的第二极与移位寄存单元的输出端OUT连接，第一输出晶体管M4的栅极和第三电容C3的另一端均与第一节点N1连接。
在一些具体实施例中，第一输入子电路11包括第一输入晶体管M5，第一输入晶体管M5的第一极与第一电压端VL连接，第一输入晶体管M5的第二极与第一节点N1连接，第一输入晶体管M5的栅极与第一时钟信号端CK连接。
在一些具体实施例中，第二输入子电路12包括第二输入晶体管M6，第二输入晶体管M6的第一极与移位寄存单元的输入端INPUT连接，第二输入晶体管M6的第二极与第二节点N2连接，第二输入晶体管M6的栅极与第一时钟信号端CK连接。在一些具体实施例中，第一选通晶体管M1的宽长比可以大于或小于第二选通晶体管M2的宽长比。其中，当第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时，第一选通晶体管M1优先于第二选通晶体管M2导通；当第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比时，第二选通晶体管M2优先于第一选通晶体管M1导通。可选地，在本发明实施例中使第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比。
表1为第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比时各个节点在不同阶段的电压表，表2为第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时各个节点在不同阶段的电压表。下面结合图3和图4，以及表1和表2，分别对第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时，以及第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比时，移位寄存单元的工作过程进行说明。具体地，当第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比时：
在输入阶段T1，向第一时钟信号端CK提供有效电平信号，向第二时钟信号端CB提供无效电平信号，以及向移位寄存单元的输入端INPUT提供有效电平信号，其中，有效电平信号的电压为Vl，无效电平信号的电压为Vh。此时，第一输入晶体管M5和第二输入晶体管M6均开启，第一节点N1和第二节点N2的电压均为Vl，第一输出晶体管M4、第二输出晶体管M3、第一选通晶体管M1和第二选通晶体管M2均开启，第三节点N3的电压为Vl，移位寄存单元的输出端OUT输出无效电平信号。
在输出阶段T2，向第一时钟信号端CK提供无效电平信号，向第二时钟信号端CB提供有效电平信号，以及向移位寄存单元的输入端INPUT提供无效电平信号。此时，第一输入晶体管M5和第二输入晶体管M6均截止，由于第二选通晶体管M2优先于第一选通晶体管M1导通，因此，第三节点N3会在一定时间内与第一时钟信号端CK导通，导致第三节点N3的电压在一定时间内从Vl跳变为Vh，并且，此时的第一时钟信号端CK、第一电容C1、第二电容C2和第二时钟信号端CB串联，第一电容C1和第二电容C2分压，从而导致第二节点N2的电压从Vl跳变为Vl+(Vh-Vl)*C1’/(C1’+C2’)。由于第二时钟信号端CB从无效电平信号变为有效电平信号，第二节点N2的电压在第二电容C2自举的作用下进一步下拉，使第二节点N2的电压从Vl+(Vh-Vl)*C1’/(C1’+C2’)跳变为Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh，当Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh小于第二输出晶体管M3的开启电压时，第二输出晶体管M3开启，移位寄存单元的输出端OUT与第二时钟信号端CB导通，从而输出有效电平信号。其中，C1’为第一电容C1的容值，C2’为第二电容C2的容值。而第一选通晶体管M1的开启会使第一节点N1的电压从Vl跳变为Vh，此时，第一输出晶体管M4截止，第二选通晶体管M2截止，由于第二节点N2的电压在第二电容C2自举的作用下进一步下拉，因此，第三节点N3的电压在第一电容C1的自举作用下也被拉低，从Vh跳变为Vl。
在第一降噪阶段T3，向第一时钟信号端CK提供有效电平信号，向第二时钟信号端CB以及向移位寄存单元的输入端INPUT提供无效电平信号。此时，由于第二时钟信号端CB从有效电平信号变为无效电平信号，第二节点N2的电压在第二电容C2自举的作用下从Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh跳变为Vl+(Vh-Vl)*C1’/(C1’+C2’)，第三节点N3的电压在第一电容C1的自举作用下，从Vl跳变为Vh。第一输入晶体管M5开启，第一节点N1的电压从Vh跳变为Vl，第一输出晶体管M4开启，移位寄存单元的输出端OUT与第二电压端VH导通，从而输出无效电平信号。另外，第二选通晶体管M2开启，第三节点N3与第一时钟信号端CK导通，从而使第三节点N3的电压从Vh跳变为Vl。第二输入晶体管M6开启，第二节点N2与移位寄存单元的输入端INPUT导通，第二节点N2的电压从Vl+(Vh-Vl)*C1’/(C1’+C2’)跳变为Vh，第一选通晶体管M1截止，第二输出晶体管M3截止。
在第二降噪阶段T4，向第一时钟信号端CK以及向移位寄存单元的输入端INPUT提供无效电平信号，向第二时钟信号端CB提供有效电平信号。此时，第一输入晶体管M5、第二输入晶体管M6和第一选通晶体管M1均截止，第一节点N1维持在上一阶段的电压Vl，第一输出晶体管M4开启,移位寄存单元的输出端OUT与第二电压端VH导通，从而输出无效电平信号。第二选通晶体管M2开启，第三节点N3的电压从Vl跳变至Vh，此时的第一时钟信号端CK、第一电容C1、第二电容C2和第二时钟信号端CB串联，第一电容C1和第二电容C2分压，第二节点N2的电压在第一电容C1的自举作用下，从Vh跳变至V h+(Vh-Vl)*C1’/(C1’+C2’)，由于此时第二时钟信号端CB从无效电平信号变为有效电平信号，因此，第二节点N2的电压再在第二电容C2的自举作用下从Vh+(Vh-Vl)*C1’/(C1’+C2’)跳变为Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’)。当Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’)大于第二输出晶体管M3的开启电压时，第二输出晶体管M3截止。
当第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时：
在输入阶段T1，向第一时钟信号端CK提供有效电平信号，向第二时钟信号端CB提供无效电平信号，以及向移位寄存单元的输入端INPUT提供有效电平信号，其中，有效电平信号的电压为Vl，无效电平信号的电压为Vh。此时，第一输入晶体管M5和第二输入晶体管M6均开启，第一节点N1和第二节点N2的电压均为Vl，第一输出晶体管M4、第二输出晶体管M3、第一选通晶体管M1和第二选通晶体管M2均开启，第三节点的电压为Vl，移位寄存单元的输出端OUT输出无效电平信号。
在输出阶段T2，向第一时钟信号端CK提供无效电平信号，向第二时钟信号端CB提供有效电平信号，以及向移位寄存单元的输入端INPUT提供无效电平信号。此时，第一输入晶体管M5和第二输入晶体管M6均截止，第二节点N2在第二电容C2自举的作用下，进一步下拉，第二节点N2的电压从Vl跳变为2Vl-Vh，第二输出晶体管M3充分打开，移位寄存单元的输出端OUT输出有效电平信号。由于第一选通晶体管M1优先于第二选通晶体管M2导通，因此，第一节点N1的电压从Vl跳变为Vh，第一输出晶体管M4截止，第二选通晶体管M2截止，第三节点N3的电压在第一电容自举的作用下从Vl跳变至2Vl-Vh。
在第一降噪阶段T3，向第一时钟信号端CK提供有效电平信号，向第二时钟信号端CB提供无效电平信号，以及向移位寄存单元的输入端INPUT提供无效电平信号。此时，由于第二时钟信号端CB从有效电平信号变为无效电平信号，第二节点N2的电压在第二电容C2自举的作用下从2Vl-Vh跳变至Vl。第一输入晶体管M5开启，第一节点N1的电压从Vh跳变为Vl，第一输出晶体管M4开启，移位寄存单元的输出端OUT与第二电压端VH导通，从而输出无效电平信号，第二选通晶体管M2开启，第三节点N3的电压从Vh跳变为Vl，第二输入晶体管M6开启，第二节点N2的电压从Vl跳变为Vh，第一选通晶体管M1截止，第二输出晶体管M3截止。
在第二降噪阶段T4，向第一时钟信号端CK以及向移位寄存单元的输入端INPUT提供无效电平信号，向第二时钟信号端CB提供有效电平信号。此时，第一输入晶体管M5、第二输入晶体管M6和第一选通晶体管M1均截止，第一节点N1维持在上一阶段的电压Vl，第一输出晶体管M4开启,移位寄存单元的输出端OUT与第二电压端VH导通，从而输出无效电平信号。第二选通晶体管M2开启，第三节点N3的电压从Vl跳变至Vh，此时的第一时钟信号端CK、第一电容C1、第二电容C2和第二时钟信号端CB串联，第一电容C1和第二电容C2分压，第二节点N2的电压在第一电容C1的自举作用下，从Vh跳变至Vh+(Vh-Vl)*C1’/(C1’+C2’)，由于此时第二时钟信号端CB从无效电平信号变为有效电平信号，因此，第二节点N2的电压再在第二电容C2的自举作用下从Vh+(Vh-Vl)*C1’/(C1’+C2’)跳变为Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’)。当Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’)大于第二输出晶体管M3的开启电压时，第二输出晶体管M3截止。
综上，当第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比时，在输出阶段T2，为使第二节点N2的电压Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh小于第二输出晶体管M3的开启电压，需要使第一电容C1的容值远远小于第二电容C2的容值，同时，在选取第一电容C1和第二电容C2时，还需确保在第二降噪阶段T4，Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’)大于第二输出晶体管M3的开启电压，以确保第二输出晶体管M3在第二降噪阶段T4截止。
而当第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时，只需要使第一电容C1的容值大于第二电容C2的容值，即可保证第二输入晶体管M6在输出阶段T2开启，而在第二降噪阶段T4截止，从而使移位寄存单元的移位寄存单元的输出端OUT在输出阶段T2输出有效电平信号，而在第二降噪阶段T4输出无效电平信号，相较于第一选通晶体管M1的宽长比小于第二选通晶体管M2的宽长比的方案而言，当第一选通晶体管M1的宽长比大于第二选通晶体管M2的宽长比时，可以使第一电容C1和第二电容C2具有更广泛的选取范围，设计更加灵活。
表1
阶段/节点 N1 N2 N3 OUT
T1 Vl Vl Vl Vh
T2 Vh Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh Vl Vl
T3 Vl Vh Vl Vh
T4 Vl Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’) Vh Vh
表2
阶段/节点 N1 N2 N3 OUT
T1 Vl Vl Vl Vh
T2 Vh Vl+(Vh-Vl)*C1’/(C1’+C2’)+Vl-Vh Vl Vl
T3 Vl Vh Vl Vh
T4 Vl Vh+(Vh-Vl)*(C1’-C2’)/(C1’+C2’) Vh Vh
采用本发明实施例的移位寄存单元，最少仅需要六个晶体管即可实现移位寄存单元的正常工作，因此，移位寄存单元在显示装置中所占面积小，有利于提高显示装置的像素密度。
本发明还提供一种移位寄存单元的驱动方法，移位寄存单元为上述实施例中的移位寄存单元，第一电压端提供有效电平信号，第二电压端提供无效电平信号，其中，驱动方法包括：
在输入阶段T1，向第一时钟信号端提供有效电平信号，以及向移位寄存单元的输入端提供有效电平信号，以使第一输入子电路11将第一电压端VL与第一节点N1导通，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2导通。
在输出阶段T2，向第二时钟信号端CB提供有效电平信号，以及向第一时钟信号端CK提供无效电平信号，以使第一选通子电路31将第一时钟信号端CK与第一节点N1导通，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT断开，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT导通。
在第一降噪阶段T3，向移位寄存单元的输入端INPUT提供无效电平信号，向第一时钟信号端CK提供有效电平信号，以及向第二时钟信号端CB提供无效电平信号，以使第一输入子电路11将第一电压端VL与第一节点N1导通，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2导通，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT导通，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT断开，第一选通子电路31将第一时钟信号端CK与第一节点N1断开，第二选通子电路32将第一时钟信号端CK与存储子电路4的第一端导通。
在第二降噪阶段T4，向第二时钟信号端CB提供有效电平信号，以及向第一时钟信号端CK提供无效电平信号，以使第一输入子电路11将第一电压端VL与第一节点N1断开，第二输入子电路12将移位寄存单元的输入端INPUT与第二节点N2断开，第二选通子电路32将第一时钟信号端CK与存储子电路4的第一端导通，第一输出子电路21将第二电压端VH与移位寄存单元的输出端OUT导通，第二输出子电路22将第二时钟信号端CB与移位寄存单元的输出端OUT断开。
移位寄存单元的具体工作过程参见上述实施例中的描述，这里不再赘述。
本发明还提供一种栅极驱动电路，图5为本发明实施例提供的栅极驱动电路的结构示意图，如图5所示，该栅极驱动电路包括多个移位寄存单元GOA，移位寄存单元GOA上述实施例中的移位寄存单元。其中，第一级移位寄存单元GOA的移位寄存单元的输入端INPUT与起始信号端STV连接，除第一级移位寄存单元GOA外，每一级移位寄存单元GOA的移位寄存单元的输入端INPUT均与前一级移位寄存单元GOA的移位寄存单元的输出端OUT连接。在本发明实施例中，栅极驱动电路还包括两条时钟信号线CLK1和CLK2，相邻两个移位寄存单元GOA的第一时钟信号端CK与不同的时钟信号线连接，相邻两个移位寄存单元GOA的第二时钟信号端CB与不同的时钟信号线连接，且同一个移位寄存单元GOA的第一时钟信号端CK和第二时钟信号端CB与不同的时钟信号线连接。
本发明还提供一种显示装置，其中，包括上述实施例中的栅极驱动电路。
该显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种移位寄存单元，其特征在于，包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路，第一选通子电路、第二选通子电路和存储子电路，所述第一输入子电路、所述第一输出子电路、所述第一选通子电路和所述第二选通子电路连接于第一节点，所述第二输入子电路、所述第二输出子电路、所述第一选通子电路和所述存储子电路的第二端连接于第二节点，所述存储子电路的第一端与所述第二选通子电路连接；
所述第一输入子电路被配置为：响应于第一时钟信号端的控制，将第一电压端与所述第一节点导通；
所述第一输出子电路被配置为：响应于所述第一节点的电位的控制，将第二电压端与所述移位寄存单元的输出端导通；
所述第二输入子电路被配置为：响应于第一时钟信号端的控制，将所述移位寄存单元的输入端与所述第二节点导通；
所述第二输出子电路被配置为：响应于所述第二节点的电位的控制，将第二时钟信号端与所述移位寄存单元的输出端导通；所述第二输出子电路包括第二输出晶体管和第二电容，所述第二输出晶体管的第一极和所述第二电容的一端均与所述第二时钟信号端连接，所述第二输出晶体管的第二极与所述移位寄存单元的输出端连接，所述第二输出晶体管的栅极和所述第二电容的另一端均与所述第二节点连接；
所述第一选通子电路被配置为：响应于所述第二节点的电位的控制，将所述第一时钟信号端与所述第一节点导通；
所述第二选通子电路被配置为：响应于所述第一节点的电位的控制，将所述第一时钟信号端与所述存储子电路的第一端导通；
其中，第一时钟信号端和第二时钟信号端交替提供有效电平信号。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述第一选通子电路包括第一选通晶体管，所述第一选通晶体管的第一极与所述第一时钟信号端连接，所述第一选通晶体管的第二极与所述第一节点连接，所述第一选通晶体管的栅极与所述第二节点连接；
所述第二选通子电路包括第二选通晶体管，所述存储子电路包括第一电容，所述第二选通晶体管的第一极与所述第一时钟信号端连接，所述第二选通晶体管的第二极与所述第一电容的第一端连接，所述第二选通晶体管的栅极与所述第一节点连接，所述第一电容的第二端与所述第二节点连接。
3.根据权利要求2所述的移位寄存单元，其特征在于，所述第一选通晶体管的宽长比大于所述第二选通晶体管的宽长比。
4.根据权利要求1至3中任一项所述的移位寄存单元，其特征在于，所述第一输出子电路包括第一输出晶体管和第三电容，所述第一输出晶体管的第一极和所述第二电压端均与所述第三电容的一端连接，所述第一输出晶体管的第二极与所述移位寄存单元的输出端连接，所述第一输出晶体管的栅极和所述第三电容的另一端均与所述第一节点连接。
5.根据权利要求1至3中任一项所述的移位寄存单元，其特征在于，所述第一输入子电路包括第一输入晶体管，所述第一输入晶体管的第一极与第一电压端连接，所述第一输入晶体管的第二极与所述第一节点连接，所述第一输入晶体管的栅极与所述第一时钟信号端连接。
6.根据权利要求1至3中任一项所述的移位寄存单元，其特征在于，所述第二输入子电路包括第二输入晶体管，所述第二输入晶体管的第一极与所述移位寄存单元的输入端连接，所述第二输入晶体管的第二极与所述第二节点连接，所述第二输入晶体管的栅极与所述第一时钟信号端连接。
7.一种移位寄存单元的驱动方法，所述移位寄存单元为权利要求1至6中任意一项所述的移位寄存单元，所述第一电压端提供有效电平信号，所述第二电压端提供无效电平信号，其特征在于，所述驱动方法包括：
在输入阶段，向所述第一时钟信号端提供有效电平信号，以及向所述移位寄存单元的输入端提供有效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点导通，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点导通；
在输出阶段，向所述第二时钟信号端提供有效电平信号，以及向所述第一时钟信号端提供无效电平信号，以使所述第一选通子电路将所述第一时钟信号端与所述第一节点导通，所述第一输出子电路将第二电压端与所述移位寄存单元的输出端断开，所述第二输出子电路将第二时钟信号端与所述移位寄存单元的输出端导通；
在第一降噪阶段，向所述移位寄存单元的输入端提供无效电平信号，向所述第一时钟信号端提供有效电平信号，以及向所述第二时钟信号端提供无效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点导通，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点导通，所述第一输出子电路将所述第二电压端与所述移位寄存单元的输出端导通，所述第二输出子电路将所述第二时钟信号端与所述移位寄存单元的输出端断开，所述第一选通子电路将所述第一时钟信号端与所述第一节点断开，所述第二选通子电路将所述第一时钟信号端与所述存储子电路的第一端导通；
在第二降噪阶段，向所述第二时钟信号端提供有效电平信号，以及向所述第一时钟信号端提供无效电平信号，以使所述第一输入子电路将所述第一电压端与所述第一节点断开，所述第二输入子电路将所述移位寄存单元的输入端与所述第二节点断开，所述第二选通子电路将所述第一时钟信号端与所述存储子电路的第一端导通，所述第一输出子电路将第二电压端与所述移位寄存单元的输出端导通，所述第二输出子电路将第二时钟信号端与所述移位寄存单元的输出端断开。
8.一种栅极驱动电路，其特征在于，包括多个移位寄存单元，所述移位寄存单元为权利要求1至6中任一项所述的移位寄存单元，其中，第一级所述移位寄存单元的输入端与起始信号端连接，除第一级所述移位寄存单元外，每一级所述移位寄存单元的输入端均与前一级所述移位寄存单元的输出端连接。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
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