KR20210152085A - 게이트 드라이버 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 장치는, 게이트 라인들 및 게이트 라인들에 연결된 화소들을 포함한다. 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들 및 스테이지들에 제1 전압을 전달하는 게이트 전원 라인들을 포함하는 제1 게이트 드라이버를 포함한다. 스테이지들 중 제1 스테이지는 제1 노드 제어부 및 제1 출력부를 포함한다. 제1 노드 제어부는 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압을 제어한다. 제1 출력부는 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압에 응답하여 제1 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력한다. 제1 게이트 전원 라인 및 제2 게이트 전원 라인에는 실질적으로 동일한 전압이 인가된다.

Description

게이트 드라이버 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 드라이버 및 표시 장치에 관한 것이다.
표시 장치는 데이터 드라이버, 게이트 드라이버, 및 화소들을 포함한다. 데이터 드라이버는 데이터 라인들을 통해 화소들에 데이터 신호들을 제공한다. 게이트 드라이버는 외부에서 제공되는 게이트 전원과 클럭 신호를 이용하여 게이트 신호를 생성하며, 게이트 라인들을 통해 화소들에 게이트 신호를 순차적으로 제공한다. 예를 들어, 게이트 드라이버는 클럭 신호에 응답하여 게이트 전원을 턴-온 레벨의 게이트 신호로서 출력한다. 화소들 각각은 게이트 신호에 응답하여 대응되는 데이터 신호를 기록하고, 데이터 신호에 대응하여 발광할 수 있다.
게이트 라인에 게이트 신호가 공급될 때, 게이트 라인의 라인 커패시턴스가 충전되면서, 게이트 전원에 변동(fluctuation)이 발생한다. 게이트 신호들이 순차적으로 출력되므로, 게이트 신호의 기초가 되는 게이트 전원 주기적인 변동(또는, 리플(ripple))이 발생하며, 또한, 게이트 전원에 기초하여 생성된 게이트 신호들에 변동이 발생한다.
게이트 신호에 변동이 발생하는 시점에 데이터 신호를 기록한 화소는, 게이트 신호에 변동이 발생하지 않은 시점에 데이터 신호를 기록한 화소와 다른 휘도를 가지고 발광할 수 있다. 즉, 게이트 신호의 변동에 기인하여 휘도 편차가 발생할 수 있다.
본 발명은, 게이트 신호의 변동에 기인한 휘도 편차를 완화시키거나 방지할 수 있는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 전압이 인가되며, 서로 이격되어 연장하는 제1 게이트 전원 라인, 제2 게이트 전원 라인, 및 제3 게이트 전원 라인; 및 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 제1 게이트 드라이버를 포함한다. 상기 복수의 스테이지들 중 제1 스테이지 및 제2 스테이지 각각은 상호 동일한 구조를 가지고 연결된 트랜지스터들 및 적어도 하나의 커패시터를 포함한다. 상기 제1 스테이지 내 제1 트랜지스터의 제1 전극은 상기 제1 게이트 전원 라인에 연결되고, 상기 제1 스테이지 내 제1 트랜지스터의 제2 전극은 상기 제1 스테이지의 출력 단자에 연결된다. 상기 제2 스테이지 내 제1 트랜지스터의 제1 전극은 상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 트랜지스터의 제2 전극은 상기 제2 스테이지의 출력 단자에 연결된다.
일 실시예에 있어서, 상기 제1 스테이지 및 상기 제2 스테이지 각각은 제1 전극이 상기 제3 게이트 전원 라인에 연결되는 제2 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 기준 게이트 전원 라인을 더 포함하고, 상기 제1 스테이지는, 상기 출력 단자에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극을 포함하는 풀다운 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 제1 클럭 신호 라인; 제2 클럭 신호 라인; 및 시작 신호 라인을 더 포함하고, 상기 제1 스테이지는, 상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제0 트랜지스터; 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및 상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터; 상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 커플링 커패시터; 상기 제1 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및 상기 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 더 포할할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 커패시터; 및 상기 제0 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제0 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 시작 신호 라인 또는 상기 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터; 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 제2 게이트 드라이버를 더 포함하고, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인은 상기 표시 장치의 외곽을 따라 상기 제1 게이트 드라이버로부터 상기 제2 게이트 드라이버까지 연장할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인의 일 단부들은 상호 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시부; 상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들 및 상기 스테이지들에 제1 전압을 전달하는 게이트 전원 라인들을 포함하는 제1 게이트 드라이버를 포함한다. 상기 스테이지들 중 제1 스테이지는, 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압을 제어하는 제1 노드 제어부; 및 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제1 출력부를 포함하며, 상기 제1 게이트 전원 라인 및 상기 제2 게이트 전원 라인에는 실질적으로 동일한 전압이 인가된다.
일 실시예에 있어서, 제1 스테이지의 출력 단자는 상기 게이트 라인들 중 2개 이상의 게이트 라인들에 연결될 수 있다.
일 실시예에 있어서, 상기 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는, 상기 제1 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 제어 노드의 전압을 제어하는 제2 노드 제어부; 및 상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 상기 제1 제어 노드의 전압에 응답하여 상기 제2 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제2 출력부를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 게이트 전원 라인들과 다른 기준 게이트 전원 라인을 더 포함하고, 상기 제1 출력부는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 출력 단자에 연결되는 제2 전극, 및 상기 제1 제어 노드에 연결되는 게이트 전극을 포함하는 풀업 트랜지스터; 및 상기 출력 단자에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 풀다운 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제1 클럭 신호 라인; 제2 클럭 신호 라인; 및 시작 신호 라인을 더 포함하고, 상기 제1 노드 제어부는, 상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터; 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및 상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터; 상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 커플링 커패시터; 상기 제1 제어 노드에 연결되는 제1 전극, 상기 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및 상기 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 노드 제어부는, 상기 제2 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 제2 전극을 포함하는 커패시터; 및 상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 노드 제어부는, 상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터; 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전원 라인들은 상기 제1 게이트 드라이버의 내부에서 상호 이격되며 상기 제1 게이트 드라이버의 일측에서 상호 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 게이트 라인들에 게이트 신호들을 제공하는 제2 게이트 드라이버를 더 포함하고, 상기 제1 게이트 드라이버는 상기 표시부의 일측에 배치되고, 상기 제2 게이트 드라이버는 상기 표시부의 타측에 배치되며, 상기 게이트 전원 라인들은 상호 평행하게 상기 제1 게이트 드라이버로부터 상기 제2 게이트 드라이버까지 연장할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 전원 입력 단자는 상기 제1 게이트 전원 라인에 연결되고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 제2 게이트 전원 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제1 클럭 신호 라인 및 제2 클럭 신호 라인을 더 포함하고, 상기 스테이지들 각각은 제1 클럭 입력 단자 및 제2 클럭 입력 단자를 더 포함하고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 클럭 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 클럭 입력 단자는 상기 제1 클럭 신호 라인에 연결되고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 클럭 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 클럭 입력 단자는 상기 제2 클럭 신호 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는, 상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 제어 노드의 전압을 제어하는 제2 노드 제어부; 및 상기 게이트 전원 라인들 중 제3 게이트 전원 라인에 연결되며, 상기 제2 스테이지 내 상기 제1 제어 노드의 전압에 응답하여 상기 제3 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제2 출력부를 포함하고, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인에는 실질적으로 동일한 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고, 상기 스테이지들 각각의 제2 전원 입력 단자는 상기 제2 게이트 전원 라인에 연결되며, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자는 상기 제1 게이트 전원 라인에 연결되고, 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 제3 게이트 전원 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제1 클럭 신호 라인; 제2 클럭 신호 라인; 시작 신호 라인; 및 상기 게이트 전원 라인들과 다른 기준 게이트 전원 라인을 더 포함하고, 상기 제1 노드 제어부는, 상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터; 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터; 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는, 상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인은 상기 제1 게이트 드라이버의 내부에서 상호 이격되며 상기 제1 게이트 드라이버의 일측에서 상호 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 상호 구분된 표시 영역, 비표시 영역, 및 패드 영역을 포함하는 기판; 상기 표시 영역 상에 제공되는 게이트 라인들 및 상기 게이트 라인들에 연결되는 화소들; 상기 비표시 영역 상에 제공되고, 상기 게이트 라인들에 연결되는 스테이지들을 포함하는 게이트 드라이버; 상기 패드 영역 상에 제공되는 게이트 전원 패드; 및 상기 기판 상에 제공되고, 상기 게이트 전원 패드 및 상기 스테이지들을 연결하는 게이트 전원 라인들을 포함한다. 상기 게이트 전원 라인들은 상기 비표시 영역에서 상호 이격되며, 상기 패드 영역 상에서 상호 연결된다.
일 실시예에 있어서, 상기 스테이지들 각각은 상기 게이트 라인들 중 2개 이상의 게이트 라인들에 연결될 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 전원 입력 단자는 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고, 상기 스테이지들 각각의 제2 전원 입력 단자는 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되며, 상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제3 게이트 전원 라인에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트 드라이버는, 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들; 및 상기 스테이지들에 직류 형태의 제1 전압을 전달하는 게이트 전원 라인들을 포함한다. 상기 스테이지들 중 제1 스테이지는, 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압을 제어하는 제1 노드 제어부; 및 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제1 출력부를 포함한다. 상기 제1 게이트 전원 라인 및 상기 제2 게이트 전원 라인에는 실질적으로 동일한 전압이 인가된다.
본 발명의 실시예들에 따른 게이트 드라이버 및 표시 장치는 스테이지들을 포함하고, 스테이지들 각각은 게이트 전원 전압을 게이트 신호로서 출력하는 출력부 및 출력부의 동작을 제어하는 노드 제어부를 포함하고, 노드 제어부는 제1 게이트 전원 라인에 연결되며, 출력부는 제1 게이트 전원 라인과 다른 제2 게이트 전원 라인에 연결된다. 따라서, 제1 게이트 전원 라인에서의 게이트 전원 전압의 변동은 제2 게이트 전원 라인에서의 게이트 전원 전압에 영향을 미치지 않을 수 있다. 따라서, 게이트 전원 전압에 기초하여 생성되는 게이트 신호의 변동, 및 이에 기인한 휘도 편차가 완화될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 표시 장치의 일 예를 나타내는 평면도들이다.
도 3은 도 2a의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 2a 및 도 2b의 표시 장치에 포함된 보상 게이트 드라이버의 일 예를 나타내는 도면이다.
도 5는 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
도 6은 도 5의 제1 보상 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 7a는 도 2a의 표시 장치에 포함된 게이트 드라이버의 일 예를 나타내는 도면이다.
도 7b는 도 7a의 게이트 드라이버에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 8은 도 7a의 게이트 드라이버에서 측정된 신호들의 비교예를 나타내는 파형도이다.
도 9는 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 다른 예를 나타내는 회로도이다.
도 10은 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 또 다른 예를 나타내는 회로도이다.
도 11은 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 또 다른 예를 나타내는 회로도이다.
도 12a, 도 12b, 도 12c, 및 도 12d는 도 1의 표시 장치의 다른 예를 나타내는 평면도들이다.
도 13은 도 12a 내지 도 12d의 표시 장치에 포함된 보상 게이트 드라이버의 일 예를 나타내는 도면이다.
도 14는 도 13의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
도 15, 도 16, 및 도 17은 도 13의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 다양한 예를 나타내는 회로도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 타이밍 제어부(TC), 데이터 드라이버(DDV), 게이트 드라이버(GDV), 및 표시부(DP)(또는, 표시 패널)을 포함할 수 있다. 또한, 표시 장치(DD)는 전원 공급부(PS)를 더 포함할 수 있다.
타이밍 제어부(TC)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터(RGB data), 및 클록 신호를 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 펄스들 각각이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작될 수 있다. 수직 동기 신호의 펄스들 중 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 펄스들 각각이 발생하는 시점을 기준으로 이전 수평시간(horizontal period)이 종료되고 새로운 수평시간이 시작될 수 있다. 수평 동기 신호의 펄스들 중 인접한 펄스들 간의 간격이 1 수평시간에 해당할 수 있다. 데이터 인에이블 신호는 수평시간에서 RGB 데이터가 공급됨을 가리킬 수 있다. 예를 들어, 데이터 인에이블 신호에 대응하여 RGB 데이터는 수평시간들에서 화소 행 단위(예를 들어, 동일한 쓰기 게이트 라인에 연결된 화소들)로 공급될 수 있다.
타이밍 제어부(TC)는 표시 장치(DD)의 사양(specification)에 대응하도록 RGB 데이터에 기초하여 계조 값들을 생성할 수 있다. 예를 들어, 계조 값들은 표시부(DP)의 해상도 등에 대응하여 재배치된 RGB 데이터를 의미할 수 있다.
또한, 타이밍 제어부(TC)는 표시 장치(DD)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 드라이버(DDV), 및 게이트 드라이버(GDV)를 위한 제어 신호들을 생성할 수 있다.
데이터 드라이버(DDV)는 타이밍 제어부(TC)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 전압들(또는, 데이터 신호들)을 생성하고, 데이터 전압들을 데이터 라인들(DL1, DL2, DLm)에 제공할 수 있다. 여기서 m은 양의 정수일 수 있다. 예를 들어, 데이터 드라이버(DDV)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 생성하며, 화소 행 단위로 데이터 전압들을 데이터 라인들(DL1, DL2, DLm)에 공급할 수 있다.
게이트 드라이버(GDV)는 타이밍 제어부(TC)로부터 제어 신호들을 수신하고, 제어 신호들에 기초하여 게이트 신호들을 생성하며, 게이트 신호들을 게이트 라인들(GWL1, GCL1, GBL1, GIL1, EML1, GWLn, GCLn, GBLn, GILn, EMLn)에 제공할 수 있다. 여기서 n은 양의 정수일 수 있다.
실시예들에서, 게이트 드라이버(GDV)는 전원 공급부(PS)로부터 게이트 전원 라인들(VGHL)을 통해 게이트 전원 전압들(예를 들어, 논리 하이 레벨의 전압들)을 수신하며, 게이트 전원 전압의 펄스를 가지는 게이트 신호들을 게이트 라인들(GWL1, GCL1, GBL1, GIL1, EML1, GWLn, GCLn, GBLn, GILn, EMLn)(예를 들어, 보상 게이트 라인들(GCL1, GCLn))에 제공할 수 있다. 게이트 전원 라인들(VGHL)을 통해 공급되는 게이트 전원 전압들은 직류 형태를 가지며, 상호 동일한 전압 레벨을 가질 수 있다.
게이트 드라이버의 구체적인 구성에 대해서는 도 2a, 도 2b, 및 도 5를 참조하여 후술하기로 한다.
표시부(DP)는 화소들을 포함한다. 예를 들어, 화소(PXLnm)는 대응하는 데이터 라인(DLm), 쓰기 게이트 라인(GWLn), 보상 게이트 라인(GCLn), 바이패스 게이트 라인(GBLn), 초기화 게이트 라인(GILn), 및 발광 게이트 라인(EMLn)에 연결될 수 있다.
전원 공급부(PS)는 게이트 전원 라인들(VGHL)을 통해 게이트 드라이버(GDV)에 게이트 전원 전압들을 공급할 수 있다.
전원 공급부(PS)는 독립적인 집적 회로로 구현될 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 전원 공급부(PS)는 데이터 드라이버(DDV)와 함께 하나의 집적 회로로 구현될 수 있다. 즉, 게이트 전원 전압들은 데이터 드라이버(DDV)로부터 게이트 드라이버(GDV)에 제공될 수도 있다.
도 2a 및 도 2b는 도 1의 표시 장치의 일 예를 나타내는 평면도들이다. 도 2a 및 도 2b에는 게이트 드라이버(GDV)를 중심으로 표시 장치(DD)가 간략히 도시되어 있다.
먼저 도 1 및 도 2a를 참조하면, 표시 장치(DD)는 기판(SUB)을 포함할 수 있다.
기판(SUB)은 표시 영역(A_DP) 및 표시 영역(A_DP)의 적어도 일측에 위치하는 비표시 영역을 포함하며, 비표시 영역은 패드 영역(A_PD) 및 게이트 회로 영역(A_GDV)(또는, 제1 게이트 회로 영역)을 포함할 수 있다. 표시 영역(A_DP), 패드 영역(A_PD), 및 게이트 회로 영역(A_GDV)은 상호 구분될 수 있다. 예를 들어, 패드 영역(A_PD)은 표시 영역(A_DP)의 하측에 위치하며, 게이트 회로 영역(A_GDV)은 표시 영역(A_DP)의 좌측에 위치할 수 있다.
기판(SUB)의 표시 영역(A_DP) 상에는 데이터 라인들(DL1, DLm), 게이트 라인들(GWLn, GCLn, GBLn, GILn, EMLn) 및 화소(PXLnm)가 제공될 수 있다. 기판(SUB)의 표시 영역(A_DP)은 도 1을 참조하여 설명한 표시부(DP)에 대응할 수 있다.
기판(SUB)의 패드 영역(A_PD) 상에는 패드들(PD_D1, PD_Dm, PD_GC, PD_GW)이 배치될 수 있다.
데이터 패드들(PD_D1, PD_Dm)은 데이터 라인들(DL1, DLm)과 각각 연결될 수 있다. 데이터 패드들(PD_D1, PD_Dm)은 데이터 라인들(DL1, DLm)을 데이터 드라이버(DDV, 도 1)에 전기적으로 연결할 수 있다.
제1 게이트 전원 패드(PD_GC)는 게이트 전원 라인들에 연결될 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 제1 게이트 전원 패드(PD_GC)는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)에 연결될 수 있다. 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)은 기판(SUB)의 비표시 영역 상에 제공되며, 패드 영역(A_PD) 상에서 상호 연결되고, 패드 영역(A_PD)을 벗어난 비표시 영역에서는 상호 이격되어 배치될 수 있다. 한편, 도 2a에서 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 제1 게이트 전원 패드(PD_GC)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 패드 영역(A_PD)의 크기에 제한이 없다면, 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)은 상호 다른 전원 패드들에 각각 연결될 수도 있으며, 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)에는 전원 패드들을 통해 동일한 게이트 전원 전압이 인가될 수 있다. 제1 게이트 전원 패드(PD_GC)는 전원 공급부(PS, 도 1 참조)와 연결되며, 전원 공급부(PS)로부터 제1 게이트 전원 패드(PD_GC)에 게이트 전원 전압(예를 들어, 논리 하이 레벨의 전압)이 인가될 수 있다.
제2 게이트 전원 패드(PD_GW)는 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)에 연결될 수 있다. 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)은 기판(SUB)의 비표시 영역 상에 제공되며, 패드 영역(A_PD) 상에서 상호 연결될 수 있다. 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)은 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)으로부터 분리될 수 있다. 제2 게이트 전원 패드(PD_GW)는 전원 공급부(PS, 도 1 참조)와 연결되며, 전원 공급부(PS)로부터 제2 게이트 전원 패드(PD_GW)에 게이트 전원 전압(예를 들어, 논리 하이 레벨의 전압)이 인가될 수 있다. 제2 게이트 전원 패드(PD_GW)에 인가되는 게이트 전원 전압의 전압 레벨은 제1 게이트 전원 패드(PD_GC)에 인가되는 게이트 전원 전압의 전압 레벨과 같을 수 있을 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB)의 게이트 회로 영역(A_GDV) 상에는 게이트 드라이버(GDV)가 형성되거나 배치될 수 있다.
게이트 드라이버(GDV)는 쓰기 게이트 드라이버(GWDV), 보상 게이트 드라이버(GCDV)(또는, 제1 보상 게이트 드라이버), 및 발광 드라이버(EMDV)를 포함할 수 있다. 기판(SUB)의 게이트 회로 영역(A_GDV)은 상호 구분된 쓰기 게이트 회로 영역(A_GWDV), 보상 게이트 회로 영역(A_GCDV)(또는, 제1 보상 게이트 회로 영역), 및 발광 회로 영역(A_EMDV)을 포함하고, 쓰기 게이트 드라이버(GWDV), 보상 게이트 드라이버(GCDV), 및 발광 드라이버(EMDV)는 쓰기 게이트 회로 영역(A_GWDV), 보상 게이트 회로 영역(A_GCDV), 및 발광 회로 영역(A_EMDV) 상에 각각 배치되거나 형성될 수 있다.
일 실시예에서, 쓰기 게이트 드라이버(GWDV)는 표시부(DP)에 가장 인접하며, 보상 게이트 드라이버(GCDV)는 쓰기 게이트 드라이버(GWDV)보다 표시부(DP)로부터 이격되고, 발광 드라이버(EMDV)는 보상 게이트 드라이버(GCDV)보다 표시부(DP)로부터 이격되어 위치할 수 있다. 도 7b를 참조하여 후술하겠지만, 쓰기 게이트 드라이버(GWDV)에서 생성되는 쓰기 게이트 신호의 펄스의 폭이 가장 작아, 쓰기 게이트 신호가 RC(즉, 저항-커패시턴스) 딜레이에 가장 민감하고, 발광 드라이버(EMDV)에서 생성되는 발광 게이트 신호의 폭이 가장 커, 발광 게이트 신호가 RC 딜레이에 가장 둔감하기 때문이다.
쓰기 게이트 드라이버(GWDV)는 시프트 레지스터 형태일 수 있고, 복수의 쓰기 스테이지들을 포함할 수 있다. 쓰기 게이트 드라이버(GWDV)(또는, 쓰기 스테이지들)은 쓰기 게이트 전원 라인(VGHL_GW)에 연결될 수 있다. 타이밍 제어부(TC, 도 1 참조)로부터 수신한 쓰기 시작 신호에 대응하여, 쓰기 스테이지들은 턴-온 레벨(예를 들어, 논리 로우 레벨)의 쓰기 게이트 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 쓰기 게이트 신호들은 대응되는 쓰기 게이트 라인들(GWL1, GWLn, 도 1 참조)에 제공될 수 있다. 실시예에 따라, 쓰기 게이트 신호들은 바이패스 게이트 신호들로 이용되며, 턴-온 레벨의 쓰기 게이트 신호들은 대응되는 바이패스 게이트 라인들(GBL1, GBLn, 도 1 참조)에도 제공될 수 있다. 예를 들어, 쓰기 게이트 라인(GWLn)에 인가되는 쓰기 게이트 신호보다 이후에 생성된 쓰기 게이트 신호(즉, 이후 쓰기 게이트 신호)가 바이패스 게이트 신호로서 바이패스 게이트 라인(GBLn)에 제공될 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 쓰기 게이트 라인(GWLn)에 인가되는 쓰기 게이트 신호가 바이패스 게이트 신호로서 바이패스 게이트 라인(GBLn)에 제공될 수도 있다.
보상 게이트 드라이버(GCDV)(또는, 초기화 게이트 드라이버)는 시프트 레지스터 형태일 수 있고, 복수의 보상 스테이지들(또는, 초기화 스테이지들)을 포함할 수 있다. 보상 게이트 드라이버(GCDV)(또는, 보상 스테이지들 각각)은 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)에 연결될 수 있다. 타이밍 제어부(TC, 도 1 참조)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 보상 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들을 순차적으로 생성할 수 있다. 예를 들어, 보상 스테이지들 각각은 제1 게이트 전원 라인(VGHL1)에서의 제1 게이트 전원 전압 및 제2 게이트 전원 라인(VGHL2)에서의 제2 게이트 전원 전압 중 하나를, 대응되는 보상 게이트 신호의 펄스로서 출력할 수 있다. 보상 게이트 신호들은 대응되는 보상 게이트 라인들(GCL1, GCLn, 도 1 참조)에 제공될 수 있다. 예를 들어, 보상 스테이지들 중 홀수번째 보상 스테이지들은 제1 게이트 전원 라인(VGHL1)에서의 제1 게이트 전원 전압을 보상 게이트 신호들로서 출력하고, 보상 스테이지들 중 짝수번째 보상 스테이지들은 제2 게이트 전원 라인(VGHL2)에서의 제2 게이트 전원 전압을 보상 게이트 신호들로서 출력할 수 있다. 따라서, 보상 스테이지들 중 짝수번째 보상 스테이지들이 보상 게이트 신호들을 출력하는 시점들에 발생하는 제2 게이트 전원 전압(즉, 제2 게이트 전원 라인(VGHL2)에서의 제2 게이트 전원 전압)의 강하(또는, 변동)는 제1 게이트 전원 라인(VGHL1)에서의 제1 게이트 전원 전압에 영향을 미치지 않을 수 있다. 홀수번째 보상 스테이지들 및 짝수번째 보상 스테이지들에 동일한 게이트 전원 전압이 인가되더라도, 게이트 전원 전압을 전달하는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 분리되었기 때문이다. 또한, 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 패드 영역(A_PD)에서 연결되므로, 제2 게이트 전원 라인(VGHL2)에서의 제2 게이트 전원 전압의 강하는 패드 영역(A_PD)을 경유하면서 완화되고(즉, 전압 강하에 대한 경로가 길어지고, 또한, 이에 대응하는 커패시턴스에 의해 전압 강하에 RC 지연이 발생되고), 또한, 제1 게이트 전원 패드(PD_GC)에 인가되는 게이트 전원 전압에 의해 빠르게 회복되거나 충전되기 때문이다. 따라서, 게이트 전원 전압(즉, 제1 게이트 전원 전압 및 제2 게이트 전원 전압 각각)의 리플의 주기가 커지고, 게이트 전원 전압의 리플에 기인한 보상 게이트 신호들의 리플 및 휘도 편차가 완화될 수 있다. 보상 게이트 신호들의 리플 및 휘도 편차가 완화되는 보다 구체적인 내용에 대해서는 도 7b를 참조하여 후술하기로 한다.
실시예에 따라, 보상 게이트 신호들은 초기화 게이트 신호들로 이용되며, 턴-온 레벨의 보상 게이트 신호들은 대응되는 초기화 게이트 라인들(GIL1, GILn, 도 1 참조)에도 제공될 수 있다. 예를 들어, 보상 게이트 라인(GCLn)에 인가되는 보상 게이트 신호보다 이전에 생성된 보상 게이트 신호(즉, 이전 보상 게이트 신호)가 초기화 게이트 신호로서 초기화 게이트 라인(GILn)에 제공될 수 있다.
발광 드라이버(EMDV)는 시프트 레지스터 형태일 수 있고, 복수의 발광 스테이지들을 포함할 수 있다. 발광 드라이버(EMDV)(또는, 발광 스테이지들)은 발광 게이트 전원 라인(VGHL_EM)에 연결될 수 있다. 타이밍 제어부(TC, 도 1 참조)로부터 수신한 발광 시작 신호에 대응하여, 발광 스테이지들은 턴-오프 레벨의 발광 게이트 신호들을 순차적으로 생성할 수 있다. 턴-오프 레벨(예를 들어, 논리 하이 레벨)의 쓰기 게이트 신호들은 대응되는 발광 게이트 라인들(EML1, EMLn, 도 1 참조)에 제공될 수 있다. 예를 들어, 발광 스테이지들은 발광 게이트 전원 라인(VGHL_EM)에 인가된 게이트 전원 전압을 발광 게이트 신호의 펄스로서 출력할 수 있다.
도 2a에서 보상 게이트 드라이버(GCDV)는 표시부(DP)의 일측(예를 들어, 좌측)에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 2b를 참조하여 예를 들면, 기판(SUB)은 표시 영역(A_DP)의 타측(예를 들어, 우측)에 위치하는 제2 보상 게이트 회로 영역(A_GDVD2) 을 더 포함하고, 제2 보상 게이트 회로 영역(A_GDVD2) 상에는 제2 보상 게이트 드라이버(GCDV2)가 형성되거나 배치될 수 있다. 제2 보상 게이트 드라이버(GCDV2)는 게이트 드라이버(GDV)에 포함될 수 있다.
제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2') 각각은 표시 영역(A_DP)의 가장자리를 따라 제2 보상 게이트 회로 영역(A_GDVD2)까지 연장할 수 있다. 도 2a를 참조하여 설명한 바와 같이, 제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2')은 패드 영역(A_PD) 상에서 상호 연결되며, 패드 영역(A_PD)을 제외한 비표시 영역 상에서 상호 연결되지 않으며, 상호 이격되어 배치될 수 있다. 도 2b에 도시된 바와 같이, 제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2')의 일단들은 패드 영역(A_PD)에 제공되는 제1 게이트 전원 패드(PD_GC)에 연결되고, 제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2')의 일단들은 패드 영역(A_PD)에 제공되는 제3 게이트 전원 패드(PD_GC2)에 연결될 수 있다.
제2 보상 게이트 드라이버(GCDV2)는, 그 배치 위치를 제외하고, 보상 게이트 드라이버(GCDV)(또는, 제1 보상 게이트 드라이버)와 실질적으로 동일하거나 유사할 수 있다.
제2 보상 게이트 드라이버(GCDV2)는 시프트 레지스터 형태일 수 있고, 복수의 보상 스테이지들(또는, 초기화 스테이지들)을 포함할 수 있다. 제2 보상 게이트 드라이버(GCDV2)(또는, 보상 스테이지들 각각)는 제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2')에 연결될 수 있다. 타이밍 제어부(TC, 도 1 참조)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 보상 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들을 순차적으로 생성할 수 있다. 제2 보상 게이트 드라이버(GCDV2)에서 생성된 보상 게이트 신호들은 대응되는 보상 게이트 라인들(GCL1, GCLn, 도 1 참조)에 제공될 수 있다.
보상 게이트 라인들(GCL1, GCLn, 도 1 참조)이 보상 게이트 드라이버(GCDV)(또는, 제1 보상 게이트 드라이버) 및 제2 보상 게이트 드라이버(GCDV2)에 연결되며, 표시부(DP)의 양측으로부터 보상 게이트 라인들(GCL1, GCLn)에 보상 게이트 신호들이 인가될 수 있다. 이에 따라, 보상 게이트 신호들의 RC 딜레이가 최소화될 수 있다.
실시예에 따라, 제2 보상 게이트 드라이버(GCDV2)에서 생성된 보상 게이트 신호들은 초기화 게이트 신호들로 이용되며, 제2 보상 게이트 드라이버(GCDV2)에서 생성된 보상 게이트 신호들은 대응되는 초기화 게이트 라인들(GIL1, GILn, 도 1 참조)에도 제공될 수 있다.
도 2a에서 표시 영역(A_DP)의 우측에 제2 보상 게이트 드라이버(GCDV2)만이 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 영역(A_DP)의 우측에 제2 쓰기 게이트 드라이버 및 제2 발광 드라이버가 더 배치될 수도 있다. 이 경우, 쓰기 게이트 신호들의 RC 딜레이 및 발광 게이트 신호들의 RC 딜레이가 최소화될 수 있다.
도 2a 및 도 2b를 참조하여 설명한 바와 같이, 표시 장치(DD)는 보상 게이트 드라이버(GCDV)(또는, 보상 스테이지들 각각)에 연결되는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)(또는, 제1 게이트 전원 라인(VGHL1') 및 제2 게이트 전원 라인(VGHL2'))을 포함하고, 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)은 패드 영역(A_PD) 상에서 상호 연결되며, 패드 영역(A_PD)을 제외한 비표시 영역 상에서는 상호 이격되어 배치될 수 있다.
도 3은 도 2a의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 2a의 표시 장치에 포함된 화소들은 상호 실질적으로 동일하거나 유사하므로, 화소들을 포괄하여 화소(PXLnm)를 설명하기로 한다.
도 3을 참조하면, 화소(PXLnm)는 박막 트랜지스터들(M1~M7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)(또는, 발광 소자)를 포함할 수 있다.
제1 박막 트랜지스터(M1)의 제1 전극은 제2 노드(N2)에 연결되고, 제1 박막 트랜지스터(M1)의 제2 전극은 제3 노드(N3)에 연결되며, 제1 박막 트랜지스터(M1)의 게이트 전극은 노드(N1)에 연결될 수 있다. 제1 박막 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
제1 박막 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원 공급 라인(VDD)으로부터 발광 다이오드(LD)를 경유하여 제2 전원 공급 라인(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 박막 트랜지스터(M2)의 제1 전극은 데이터 라인(DLm)에 연결되고, 제2 박막 트랜지스터(M2)의 제2 전극은 제1 박막 트랜지스터(M1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제2 박막 트랜지스터(M2)의 게이트 전극은 쓰기 게이트 라인(GWLn)에 연결될 수 있다. 제2 박막 트랜지스터(M2)는 스위칭 트랜지스터로 명명될 수 있다.
제2 박막 트랜지스터(M2)는 쓰기 게이트 라인(GWLn)으로 쓰기 게이트 신호가 공급될 때 턴-온되어 데이터 라인(DLm)과 제1 박막 트랜지스터(M1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 박막 트랜지스터(M3)의 제1 전극은 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제3 박막 트랜지스터(M3)의 제2 전극은 제1 박막 트랜지스터(M1)의 제2 전극(또는, 제3 노드(N3))에 연결되며, 제3 박막 트랜지스터(M3)의 게이트 전극은 보상 게이트 라인(GCLn)에 연결될 수 있다. 제3 박막 트랜지스터(M3)는 보상 트랜지스터로 명명될 수 있다.
제3 박막 트랜지스터(M3)는 보상 게이트 라인(GCLn)으로 보상 게이트 신호가 공급될 때 턴-온되어 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 따라서, 제3 박막 트랜지스터(M3)가 턴-온 될 때 제1 박막 트랜지스터(M1)는 다이오드 형태로 접속될 수 있다.
제4 박막 트랜지스터(M4)의 제1 전극은 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제4 박막 트랜지스터(M4)의 제2 전극은 제1 초기화 라인(VINTL1)에 연결되며, 제4 박막 트랜지스터(M4)의 게이트 전극은 초기화 게이트 라인(GILn)에 연결될 수 있다. 제4 박막 트랜지스터(M4)는 초기화 트랜지스터로 명명될 수 있다.
제4 박막 트랜지스터(M4)는 초기화 게이트 라인(GILn)으로 초기화 게이트 신호가 공급될 때 턴-온되어 제1 노드(N1)를 초기화 라인(VINTL1)에 연결시킬 수 있다.
제5 박막 트랜지스터(M5)의 제1 전극은 제1 전원 공급 라인(VDD)에 연결되고, 제5 박막 트랜지스터(M5)의 제2 전극은 제1 박막 트랜지스터(M1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제5 박막 트랜지스터(M5)의 게이트 전극은 발광 게이트 라인(EMLn)에 연결될 수 있다. 제5 박막 트랜지스터(M5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 박막 트랜지스터(M6)의 제1 전극은 제1 박막 트랜지스터(M1)의 제2 전극(또는, 제3 노드(N3))에 연결되고, 제6 박막 트랜지스터(M6)의 제2 전극은 발광 다이오드(LD)의 애노드(또는, 애노드 전극)에 연결되며, 제6 박막 트랜지스터(M6)의 게이트 전극은 발광 게이트 라인(EMLn)에 연결될 수 있다. 제6 박막 트랜지스터(M6)는 제2 발광 트랜지스터로 명명될 수 있다.
제5 박막 트랜지스터(M5) 및 제6 박막 트랜지스터(M6)는 발광 게이트 라인(EMLn)으로 턴-오프 레벨의 발광 게이트 신호가 공급될 때 턴-오프되고, 발광 게이트 라인(EMLn)으로 턴-온 레벨의 발광 게이트 신호가 공급될 때 턴-온될 수 있다.
제7 박막 트랜지스터(M7)의 제1 전극은 발광 다이오드(LD)의 애노드에 연결되고, 제7 박막 트랜지스터(M7)의 제2 전극은 제2 초기화 라인(VINTL2)에 연결되며, 제7 박막 트랜지스터(M7)의 게이트 전극은 바이패스 게이트 라인(GBLn)에 연결될 수 있다. 제7 박막 트랜지스터(M7)는 바이패스 트랜지스터로 명명될 수 있다.
제7 박막 트랜지스터(M7)는 바이패스 게이트 라인(GBLn)으로 바이패스 게이트 신호가 공급될 때 턴-온되어 발광 다이오드(LD)의 애노드를 제2 초기화 라인(VINTL2)에 연결시킬 수 있다.
스토리지 커패시터(Cst)는 제1 전원 공급 라인(VDD) 및 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1)) 사이에 형성되거나 연결될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1 전극은 제1 전원 공급 라인(VDD)에 연결되고, 스토리지 커패시터(Cst)의 제2 전극은 제1 박막 트랜지스터(M1)의 게이트 전극에 연결될 수 있다. 스토리지 커패시터(Cst)는 데이터 전압 및 제1 박막 트랜지스터(M1)의 문턱전압에 대응하는 전압(예를 들어, 데이터 전압에 제1 박막 트랜지스터(M1)의 문턱전압이 반영된 전압)을 저장할 수 있다.
발광 다이오드(LD)의 애노드는 제6 박막 트랜지스터(M6)의 제2 전극에 연결되고, 발광 다이오드(LD)의 캐소드(또는, 캐소드 전극)은 제2 전원 공급 라인(VSS)에 연결될 수 있다. 발광 다이오드(LD)는 제1 박막 트랜지스터(M1)로부터 공급되는 전류에 대응하여 소정 휘도의 빛을 생성할 수 있다.
발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 또한, 발광 다이오드(LD)는 유기물과 무기물이 복합적으로 구성된 발광 소자일 수도 있다. 도 3에서 화소(PXLnm)는 단일(single) 발광 다이오드(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PXLnm)는 복수의 발광 다이오드들을 포함하며, 복수의 발광 다이오드들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
제1 전원 공급 라인(VDD)에 인가되는 전압은 제1 초기화 라인(VINTL1), 제2 초기화 라인(VINTL2), 및 제2 전원 공급 라인(VSS)에 인가되는 전압들 보다 크게 설정될 수 있다.
제1, 제2, 제5, 제6, 및 제7 박막 트랜지스터들(M1, M2, M5, M6, M7)은 P형 트랜지스터일 수 있다. 제1, 제2, 제5, 제6, 및 제7 박막 트랜지스터들(M1, M2, M5, M6, M7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
제3 및 제4 박막 트랜지스터들(M3, M4)은 N형 트랜지스터들일 수 있다. 제3 및 제4 박막 트랜지스터들(M3, M4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들의 턴-오프 상태에서 발생하는 누설 전류 량은 폴리 실리콘 트랜지스터들에 비해 작다.
도 4는 도 2a 및 도 2b의 표시 장치에 포함된 보상 게이트 드라이버의 일 예를 나타내는 도면이다.
도 2a 및 도 4를 참조하면, 보상 게이트 드라이버(GCDV)는 복수의 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)(또는, 스테이지들)을 포함할 수 있다. 도 4에서는 설명의 편의상, 보상 게이트 드라이버(GCDV)의 일부만이 도시되었다.
보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 입력 단자(IN0), 제1 전원 입력 단자(IN1), 제2 전원 입력 단자(IN2), 제3 전원 입력 단자(IN3), 제1 클럭 입력 단자(CIN1), 제2 클럭 입력 단자(CIN2), 리셋 단자(RST) 및 출력 단자(OUT)를 포함할 수 있다. 도 5를 참조하여 후술하겠지만, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)의 내부 회로 구성은 상호 실질적으로 동일할 수 있다.
보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 제1 게이트 전원 라인(VGHL1), 제2 게이트 전원 라인(VGHL2), 기준 게이트 전원 라인(VGLL), 클럭 신호 라인들(CLKL1, CLKL2), 및 리셋 신호 라인(RSTL)에 연결될 수 있다. 여기서, 기준 게이트 전원 라인(VGLL)에는 전원 공급부(PS, 도 1 참조)로부터 기준 게이트 전원 전압이 인가되며, 기준 게이트 전원 전압은 제1 및 제2 게이트 전원 라인들(VGHL1, VGHL2)에 인가되는 게이트 전원 전압(예를 들어, 논리 하이 레벨)보다 낮은 전압 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다. 클럭 신호 라인들(CLKL1, CLKL2)에는 타이밍 제어부(TC, 도 1 참조)로부터 클럭 신호들(또는, 보상 클럭 신호들)이 인가되며, 도 7b를 참조하여 후술하겠지만, 제2 클럭 신호 라인(CLKL2)에 인가되는 제2 클럭 신호(또는, 제2 보상 클럭 신호)는 제1 클럭 신호 라인(CLKL1)에 인가되는 제1 클럭 신호(또는, 제1 보상 클럭 신호)와 반전된 위상, 또는 180도 지연된 위상을 가질 수 있다. 리셋 신호 라인(RSTL)에는, 표시 장치(DD, 도 1 참조)의 파워-온시 및/또는 파워-오프시, 타이밍 제어부(TC, 도 1 참조)로부터 리셋 신호가 인가될 수 있다. 한편, 시작 신호 라인(STPL)에는 타이밍 제어부(TC, 도 1 참조)로부터 시작 신호(또는, 보상 시작 신호, 보상 스타트 펄스)가 인가될 수 있다.
예를 들어, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL1)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGHL2)에 연결되며, 제3 전원 입력 단자(IN3)는 기준 게이트 전원 라인(VGLL)에 연결되고, 제1 클럭 입력 단자(CIN1)는 제1 클럭 신호 라인(CLKL1)에 연결되며, 제2 클럭 입력 단자(CIN2)는 제2 클럭 신호 라인(CLKL2)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
예를 들어, 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)에서, 제1 전원 입력 단자(IN1)는 제2 게이트 전원 라인(VGHL2)에 연결되고, 제2 전원 입력 단자(IN2)는 제1 게이트 전원 라인(VGHL1)에 연결되며, 제3 전원 입력 단자(IN3)는 기준 게이트 전원 라인(VGLL)에 연결되고, 제1 클럭 입력 단자(CIN1)는 제2 클럭 신호 라인(CLKL2)에 연결되며, 제2 클럭 입력 단자(CIN2)는 제1 클럭 신호 라인(CLKL1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
참고로, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각에서, 제2 전원 입력 단자(IN2)에 인가되는 게이트 전원 전압은 내부 노드의 전압을 제어하는데 이용되며, 제1 전원 입력 단자(IN1)에 인가되는 게이트 전원 전압은 보상 게이트 신호를 출력하는데(또는, 보상 게이트 신호로서) 이용될 수 있다. 즉, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각에는 내부 노드의 전압 제어를 위한 게이트 전원 전압 및 보상 게이트 신호를 생성하기 위한 게이트 전원 전압이 상호 독립적으로 제공될 수 있다. 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)에 게이트 전원 전압을 전달하는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 패드 영역(A_PD)에서 연결되나, 이에 따라 전압 강하의 경로가 길어져, 전압 강하가 다른 게이트 전원 라인에 미치는 영향이 적어지기 때문이다. 따라서, 내부 노드의 전압 제어를 위한 게이트 전원 전압의 변동은 보상 게이트 신호를 생성하기 위한 게이트 전원 전압 및 보상 게이트 신호에 영향을 미치지 않으며, 보상 게이트 신호의 리플이 감소될 수 있다.
또한, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)의 제1 및 제2 게이트 전원 라인들(VGHL1, VGHL2)과의 연결 순서는 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)의 제1 및 제2 게이트 전원 라인들(VGHL1, VGHL2)과의 연결 순서와 반대일 수 있다. 즉, 보상 게이트 신호를 생성함에 있어서, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)는 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)의 게이트 전원 전압(즉, 제2 게이트 전원 라인(VGHL2)에 인가된 제2 게이트 전원 전압)과 다른 게이트 전원 전압(즉, 제1 게이트 전원 라인(VGHL1)에 인가된 제1 게이트 전원 전압)을 이용할 수 있다. 따라서, 이전 보상 스테이지의 보상 게이트 신호에 변동이 발생하더라도, 이후 보상 스테이지의 게이트 전원 전압 및 이후 보상 게이트 신호에 영향을 미치지 않으며, 보상 게이트 신호들의 리플이 감소될 수 있다.
보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 시작 신호 라인(STPL) 또는 이전 보상 스테이지의 출력 단자(OUT)에 연결되며, 시작 신호 라인(STPL)을 통해 제공된 시작 신호 및 이전 보상 스테이지의 이전 보상 게이트 신호에 대응하는 보상 게이트 신호를 생성할 수 있다.
예를 들어, 제1 보상 스테이지(GC_ST1)의 입력 단자(IN0)는 시작 신호 라인(STPL)에 연결될 수 있다. 제1 보상 스테이지(GC_ST1)는 시작 신호 라인(STPL)에 인가된 시작 신호에 대응하는(예를 들어, 시작 신호가 클럭 신호의 반 주기만큼 지연된) 제1 보상 게이트 신호를 생성할 수 있다. 예를 들어, 제2 보상 스테이지(GC_ST2)의 입력 단자(IN0)는 제1 보상 스테이지(GC_ST1)의 출력 단자(OUT)(또는, 제1 보상 게이트 라인(CGL1))에 연결될 수 있다. 제2 보상 스테이지(GC_ST2)는 제1 보상 게이트 신호에 대응하는(예를 들어, 제1 보상 게이트 신호가 클럭 신호의 반 주기만큼 지연된) 제2 보상 게이트 신호를 생성할 수 있다. 유사하게, 제3 보상 스테이지(GC_ST3)의 입력 단자(IN0)는 제2 보상 스테이지(GC_ST2)의 출력 단자(OUT)(또는, 제3 보상 게이트 라인(CGL3))에 연결될 수 있다. 제4 보상 스테이지(GC_ST4)의 입력 단자(IN0)는 제3 보상 스테이지(GC_ST3)의 출력 단자(OUT)(또는, 제5 보상 게이트 라인(CGL5))에 연결될 수 있다.
즉, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)은 시작 신호에 대응하는 보상 게이트 신호들을 순차적으로 생성할 수 있다.
실시예들에서, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 보상 게이트 라인들(GCL1, GCL2, GCL3, GCL4, GCL5, GCL6, GCL7, GCL8) 중 2개의 게이트 라인들에 연결되고, 2개의 게이트 라인들에 동시에 보상 게이트 신호를 출력할 수 있다.
예를 들어, 제1 보상 스테이지(GC_ST1)의 출력 단자(OUT)는 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(CGL2)에 연결될 수 있다. 제2 보상 스테이지(GC_ST2)의 출력 단자(OUT)는 제3 보상 게이트 라인(GCL3) 및 제4 보상 게이트 라인(CGL4)에 연결될 수 있다. 제3 보상 스테이지(GC_ST3)의 출력 단자(OUT)는 제5 보상 게이트 라인(GCL5) 및 제6 보상 게이트 라인(CGL6)에 연결될 수 있다. 제4 보상 스테이지(GC_ST4)의 출력 단자(OUT)는 제7 보상 게이트 라인(GCL7) 및 제8 보상 게이트 라인(CGL8)에 연결될 수 있다. 이 경우, 보상 게이트 드라이버(GCDV)는 2개의 게이트 라인들마다 보상 게이트 신호를 출력할 수 있다. 따라서, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각이 하나의 게이트 라인에만 연결되는 경우와 비교하여, 보상 게이트 드라이버(GCDV)의 구동 주파수가 감소되고, 소비 전력이 감소될 수 있다.
도 4에서, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 2개의 게이트 라인들에 연결되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 3개 이상의 게이트 라인들에 연결될 수 있고, 이 경우, 소비 전력이 보다 감소될 수도 있다.
도 4를 참조하여 설명한 바와 같이, 보상 게이트 드라이버(GCDV)는 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)을 포함하고, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)에는 제1 및 제2 게이트 전원 라인들(VGHL1, VGHL2)을 통해 내부 노드의 전압을 제어하기 위한 게이트 전원 전압 및 보상 게이트 신호를 생성하기 위한 게이트 전원 전압이 상호 독립적으로 제공될 수 있다. 또한, 보상 게이트 신호를 생성함에 있어서, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)는 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)의 게이트 전원 전압(즉, 제2 게이트 전원 라인(VGHL2)에 인가된 제2 게이트 전원 전압)과 다른 게이트 전원 전압(즉, 제1 게이트 전원 라인(VGHL1)에 인가된 제1 게이트 전원 전압)을 이용할 수 있다. 따라서, 내부 노드 제어를 위한 게이트 전원 전압의 변동 및 이전 보상 게이트 신호의 변동에 기인한, 보상 게이트 신호들의 리플이 감소될 수 있다.
도 5는 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다. 도 4를 참조하여 설명한 홀수번째 보상 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 스테이지(GC_ST1)와 실질적으로 동일하고, 짝수번째 보상 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 스테이지(GC_ST2)와 실질적으로 동일할 수 있다. 따라서, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)을 포괄하여, 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)를 설명하기로 한다.
도 4 및 도 5를 참조하면, 제1 보상 스테이지(GC_ST1)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL1)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGHL2)에 연결되며, 제3 전원 입력 단자(IN3)는 기준 게이트 전원 라인(VGLL)에 연결되고, 제1 클럭 입력 단자(CIN1)는 제1 클럭 신호 라인(CLKL1)에 연결되며, 제2 클럭 입력 단자(CIN2)는 제2 클럭 신호 라인(CLKL2)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다. 제1 게이트 전원 라인(VGHL1)에는 제1 게이트 전원 전압(VGH1)이 인가되고, 제2 게이트 전원 라인(VGHL2)에는 제2 게이트 전원 전압(VGH2)이 인가되며, 기준 게이트 전원 라인(VGLL)(및 제3 전원 입력 단자(IN3))에는 기준 게이트 전원 전압(VGL)이 인가되고, 제1 클럭 신호 라인(CLKL1)(및 제1 클럭 입력 단자(CIN1))에는 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 신호 라인(CLKL2)(및 제2 클럭 입력 단자(CIN2))에는 제2 클럭 신호(CLK2)가 인가될 수 있다. 입력 단자(IN0)는 시작 신호 라인(STPL)에 연결될 수 있다. 참고로, 제1 게이트 전원 라인(VGHL1)에는 제1 게이트 전원 전압(VGH1)에는 동일한 게이트 전원 전압이 인가되며, 설명의 편의상, 제1 게이트 전원 라인(VGHL1)에서의 게이트 전원 전압을 제1 게이트 전원 전압(VGH1)이라 하고, 제2 게이트 전원 라인(VGHL2)에서의 게이트 전원 전압을 제2 게이트 전원 전압(VGH2)라 명명하기로 한다. 예를 들어, 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)은 약 4V 내지 약 10V 이내이고, 기준 게이트 전원 전압(VGL)은 약 -4V 내지 약 -10V 이내일 수 있다.
제1 보상 스테이지(GC_ST1)(또는, 홀수번째 보상 스테이지(GC_ST_ODD))는 노드 제어부(SST1), 출력부(SST2)(또는, 버퍼부), 및 노드 유지부(SST3)를 포함할 수 있다.
먼저, 출력부(SST2)는 제1 전원 입력 단자(IN1) 및 제3 전원 입력 단자(IN3)에 연결되고, 출력부(SST2)는 제2 제어 노드(Q)의 전압 및 제1 제어 노드(QB)의 전압에 기초하여 제1 게이트 전원 전압(VGH1)을 제1 보상 게이트 신호로서 출력 단자(OUT)에 출력할 수 있다.
출력부(SST2)는 제9 트랜지스터(T9)(또는, 풀업 트랜지스터) 및 제10 트랜지스터(T10)(또는, 풀다운 트랜지스터)를 포함할 수 있다.
제9 트랜지스터(T9)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 출력 단자(OUT)에 연결되는 제2 전극, 및 제1 제어 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다.
제10 트랜지스터(T10)는 출력 단자(OUT)에 연결되는 제1 전극, 제3 전원 입력 단자(IN3)에 연결되는 제2 전극, 및 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
노드 제어부(SST1)는 입력 단자(IN0), 제2 전원 입력 단자(IN2), 제3 전원 입력 단자(IN3), 제1 클럭 입력 단자(CIN1), 및 제2 클럭 입력 단자(CIN2)에 연결될 수 있다. 노드 제어부(SST1)는 입력 단자(IN0)를 통해 제공되는 시작 신호(또는, 이전 보상 게이트 신호) 및 제2 전원 입력 단자(IN2)를 통해 제공되는 제2 게이트 전원 전압(VGH2)을 이용하여 제1 제어 노드(QB)의 전압 및 제2 제어 노드(Q)의 전압을 제어할 수 있다.
노드 제어부(SST1)는 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제11, 및 제12 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T11, T12), 제2 커패시터(C2)(또는, 커플링 커패시터), 및 제3 커패시터(C3)를 포함할 수 있다.
제1 트랜지스터(T1)(또는, 제0 트랜지스터)는 입력 단자(IN0)에 연결되는 제1 전극, 제12 트랜지스터(T12)의 제1 전극에 연결되는 제2 전극, 및 제1 클럭 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제2 전원 입력 단자(IN2)에 연결되는 제1 전극, 제3 트랜지스터(T3)의 제1 전극에 연결되는 제2 전극, 및 제11 트랜지스터(T11)의 제1 전극에 연결되는 게이트 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 제2 전극에 연결되는 제1 전극, 제2 클럭 입력 단자(CIN2)에 연결되는 제2 전극, 및 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
제3 커패시터(C3)는 제2 트랜지스터(T2)의 제2 전극 및 제2 제어 노드(Q) 사이에 형성되며, 제2 트랜지스터(T2)의 제2 전극에 연결되는 제1 전극 및 제2 제어 노드(Q)에 연결되는 제2 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제1 클럭 입력 라인(CIN1)에 연결되는 제2 전극, 및 제1 트랜지스터(T1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제3 전원 입력 단자(IN3)에 연결되는 제2 전극, 및 제1 클럭 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 제어 노드(QB)에 연결되는 제1 전극, 제7 트랜지스터(T7)의 제1 전극에 연결되는 제2 전극, 제2 클럭 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 전극에 연결되는 제1 전극, 제2 클럭 입력 단자(CIN2)에 연결되는 제2 전극, 및 제11 트랜지스터(T11)의 제2 전극에 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)(또는, 커플링 커패시터)는 제11 트랜지스터(T11)의 제2 전극 및 제6 트랜지스터(T6)의 제2 전극 사이에 형성되며, 제11 트랜지스터(T11)의 제2 전극에 연결되는 제1 전극 및 제6 트랜지스터(T6)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.
제11 트랜지스터(T11)(또는, 제1 커플링 트랜지스터)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제2 커패시터(C2)의 제1 전극에 연결되는 제2 전극, 및 제3 전원 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다.
제12 트랜지스터(T12)(또는, 제2 커플링 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 및 제3 전원 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다.
노드 유지부(SST3)는 제2 제어 노드(Q)의 전압에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지할 수 있다. 노드 유지부(SST3)는 제1 커패시터(C1), 제8 트랜지스터(T8), 및 제13 트랜지스터(T13)를 포함할 수 있다.
제1 커패시터(C1)는 제1 전원 입력 단자(IN1) 및 제1 제어 노드(QB) 사이에 형성되며, 제1 전원 입력 단자(IN1)에 연결되는 제1 전극 및 제1 제어 노드(QB)에 연결되는 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1 전원 입력 단자(IN1) 및 제1 제어 노드(QB)간의 전압 차를 일정하게 유지할 수 있다.
제8 트랜지스터(T8)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 제어 노드(QB)에 연결되는 제2 전극, 및 제1 트랜지스터(T1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제2 전극에서의 전압(즉, 제2 제어 노드(Q)의 전압)에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지하며, 예를 들어, 제2 제어 노드(Q)의 전압이 논리 로우 레벨을 가지는 경우, 제8 트랜지스터(T8)는 제1 게이트 전원 전압(VGH1)을 이용하여 제1 제어 노드(QB)의 전압을 논리 하이 레벨로 유지시킬 수 있다.
제13 트랜지스터(T13)(또는, 리셋 트랜지스터)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 트랜지스터(T1)의 제2 전극에 연결되는 제2 전극, 및 리셋 단자(RST)에 연결되는 게이트 전극을 포함할 수 있다. 표시 장치(DD, 도 1 참조)가 턴-온되거나 턴-오프되는 경우, 리셋 단자(RST)에 논리 로우 레벨의 리셋 신호가 인가되며, 제13 트랜지스터(T13)는 논리 로우 레벨의 리셋 신호에 응답하여 턴-온되며, 제1 트랜지스터(T1)의 제2 전극(및 제2 제어 노드(Q))에서의 전압이 제1 게이트 전원 전압(VGH1)을 가지도록, 리셋 동작을 수행할 수 있다.
제1 내지 제13 트랜지스터들(T1 내지 T13)은 각각은 P형 트랜지스터일 수 있다. 도 5에서 제1 내지 제13 트랜지스터들(T1 내지 T13)은 싱글 게이트 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 신뢰성(reliability) 향상을 위해, 제1 내지 제13 트랜지스터들(T1 내지 T13) 중 적어도 하나는 듀얼 게이트 트랜지스터(즉, 상호 직렬 연결되고 이들의 게이트 전극들이 상호 연결된 2개의 트랜지스터들로 구성된 듀얼 게이트 트랜지스터)로 구현될 수도 있다.
제2 보상 스테이지(GC_ST2)(또는, 짝수번째 보상 스테이지(GC_ST_EVEN))는, 제1 보상 스테이지(GC_ST1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 보상 스테이지(GC_ST2)에서, 제1 전원 입력 단자(IN1)는 제2 게이트 전원 라인(VGHL2)에 연결되고, 제2 전원 입력 단자(IN2)는 제1 게이트 전원 라인(VGHL1)에 연결되며, 제3 전원 입력 단자(IN3)는 기준 게이트 전원 라인(VGLL)에 연결되고, 제1 클럭 입력 단자(CIN1)는 제2 클럭 신호 라인(CLKL2)에 연결되며, 제2 클럭 입력 단자(CIN2)는 제1 클럭 신호 라인(CLKL1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)의 동작을 설명하기 위해 도 5가 참조될 수 있다.
도 6은 도 5의 제1 보상 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다. 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)의 동작들은 상호 실질적으로 동일하거나 유사하므로, 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)를 포괄하여, 제1 보상 스테이지(GC_ST1)의 동작을 설명한다.
도 5 및 도 6을 참조하면, 제1 클럭 입력 단자(CIN1)에 인가되는 제1 클럭 신호(CLK1)는 4 수평시간(4H)을 주기로, 제1 논리 로우 레벨 및 논리 하이 레벨을 가질 수 있다. 여기서, 제1 논리 로우 레벨은 P형 트랜지스터를 턴-온시키는 게이트-온 전압 레벨에 해당하며, 기준 게이트 전원 전압(VGL)의 전압 레벨과 같을 수 있다. 논리 하이 레벨은 P형 트랜지스터를 턴-오프시키는 게이트-오프 전압 레벨에 해당하며, 게이트 전원 전압(VGH)(또는, 제1 게이트 전원 전압(VGH1), 제2 게이트 전원 전압(VGH2))의 전압 레벨과 같을 수 있다.
제2 클럭 입력 단자(CIN2)에 인가되는 제2 클럭 신호(CLK2)는, 제1 클럭 신호(CLK1)가 반주기만큼(즉, 2 수평시간(2H)만큼) 지연된 파형을 가질 수 있다.
제1 시점(t1)에서, 입력 단자(IN0)에서의 입력 전압(V_IN)(예를 들어, 시작 신호)은 제1 논리 로우 레벨에서 논리 하이 레벨로 변화할 수 있다. 예를 들어, 입력 전압(V_IN)은 8 수평시간(8H) 동안 논리 하이 레벨로 유지될 수 있다.
제1 시점(t1)에서, 제2 제어 노드(Q)에서의 제2 노드 전압(V_Q)은 제2 논리 로우 레벨을 가지며, 제1 제어 노드(QB)에서의 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지고, 출력 단자(OUT)에서의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)는 논리 로우 레벨을 가질 수 있다. 여기서, 제2 논리 로우 레벨은 제1 논리 로우 레벨과 유사한 전압 레벨을 가지며, 예를 들어, 제2 논리 로우 레벨은 기준 게이트 전원 전압(VGL)보다 트랜지스터의 문턱전압(Vth)만큼 큰 전압 레벨을 가질 수 있다(즉, VGL + |Vth|).
제2 시점(t2)에서, 제1 클럭 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 논리 하이 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 기준 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 논리 하이 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 즉, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지도록 변할 수 있다.
또한, 제1 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 기준 게이트 전원 전압(VGL)이 제11 트랜지스터(T11)의 제1 전극에 인가될 수 있다. 제11 트랜지스터(T11)는 기준 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 기준 게이트 전원 전압(VGL)은 제2 커패시터(C2)의 제1 전극에 인가될 수 있다. 제7 트랜지스터(T7)는 기준 게이트 전원 전압(VGL)(즉, 제2 커패시터(C2)의 제1 전극에 인가된 기준 게이트 전원 전압(VGL))에 응답하여 턴-온되고, 제2 커패시터(C2)의 제2 전극에는 논리 하이 레벨의 제2 클럭 신호(CLK2)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에는 논리 하이 레벨 및 제1 논리 로우 레벨 간의 차이에 대응하는 전압이 충전될 수 있다.
제2 트랜지스터(T2)는 기준 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제2 게이트 전원 전압(VGH2)이 인가될 수 있다. 제3 커패시터(C3)의 제1 전극은 제2 제어 노드(Q)에 연결되고, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지므로, 제3 커패시터(C3)는 방전될 수 있다.
제3 시점(t3)에서, 제2 클럭 신호(CLK2)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제2 클럭 신호(CLK2)에 응답하여 제6 트랜지스터(T6)가 턴-온되고, 제2 커패시터(C2)에 의해 턴-온 상태인 제7 트랜지스터(T7) 및 턴-온된 제6 트랜지스터(T6)를 통해 제1 논리 로우 레벨의 제2 클럭 신호가 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 제1 논리 로우 레벨을 가지도록 변할 수 있다.
제1 논리 로우 레벨의 제1 노드 전압(V_QB)에 응답하여 제9 트랜지스터(T9)는 턴-온되고, 제1 게이트 전원 전압(VGH1)은 제1 입력 단자(IN1) 및 제9 트랜지스터(T9)를 통해 출력 단자(OUT)에 인가될 수 있다. 즉, 출력 전압(V_OUT)은 논리 하이 레벨을 가지도록 변할 수 있다.
도 5에 도시된 바와 같이, 제1 보상 스테이지(GC_ST1)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)에 인가되며, 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)의 로드에 의해(예를 들어, 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)의 커패시턴스들을 충전하기 위해), 제1 게이트 전원 전압(VGH1)에 일시적인 강하가 발생할 수 있다.
이후, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 변화에 의해 제1 제어 노드(QB)가 플로팅 상태가 되더라도, 제1 노드 전압(V_QB)은 제1 커패시터(C1)에 의해 제1 논리 로우 레벨로 유지되고, 출력 전압(V_OUT)은 논리 하이 레벨로 유지될 수 있다.
제4 시점(t4)에서, 입력 전압(V_IN)은 논리 하이 레벨에서 제1 논리 로우 레벨로 변화할 수 있다.
제5 시점(t5)에서, 제1 클럭 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 제1 논리 로우 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 기준 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 제12 트랜지스터(T12)의 문턱 전압에 의해, 제2 노드 전압(V_Q)은 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지도록 변할 수 있다.
제2 논리 로우 레벨의 제2 노드 전압(V_Q)에 응답하여 제10 트랜지스터(T10)가 턴-온되고, 기준 게이트 전원 전압(VGL)이 출력 단자(OUT)에 인가될 수 있다. 제2 논리 로우 레벨의 제2 노드 전압(V_Q) 및 제10 트랜지스터(T10)의 문턱 전압에 의해, 출력 전압(V_OUT)은 제4 전압 레벨(즉, VGL + 2|Vth|)을 가지도록 변할 수 있다.
한편, 제1 트랜지스터(T1)를 통해 제공되는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 제4 트랜지스터(T4)가 턴-온되며, 또한, 제1 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 기준 게이트 전원 전압(VGL)(및 제1 클럭 신호(CLK1))이 제2 트랜지스터(T2)의 게이트 전극에 인가될 수 있다.
제2 트랜지스터(T2)는 기준 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제2 게이트 전원 전압(VGH2)이 인가될 수 있다. 제3 커패시터(C3)의 제1 전극은 제2 제어 노드(Q)에 연결되어 있으므로, 제3 커패시터(C3)의 제1 전극에는 제2 논리 로우 레벨의 제2 노드 전압(V_Q)이 인가될 수 있다. 제3 커패시터(C3)의 양단에 전압차가 발생하므로, 제3 커패시터(C3)는 제2 트랜지스터(T2)를 통해 제공되는 제2 게이트 전원 전압(VGH2)에 의해 충전될 수 있다. 제3 커패시터(C3)의 충전을 위해, 제2 게이트 전원 전압(VGH2)에 일시적인 강하가 발생할 수 있다. 달리 말해, 제3 커패시터(C3)의 커플링 에러에 제2 게이트 전원 전압(VGH2)에 강하가 발생할 수 있다.
한편, 제8 트랜지스터(T8)는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 턴-온되고, 제1 게이트 전원 전압(VGH1)이 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지도록 변할 수 있다.
제6 시점(t6)에서, 제2 클럭 신호(CLK2)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
제3 트랜지스터(T3)는 제2 노드 전압(V_Q)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 제2 클럭 신호(CLK2)가 제3 커패시터(C3)의 제2 전극에 인가될 수 있다. 제2 노드 전압(V_Q)은 제3 커패시터(C3)에 의해 부스팅되며, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨을 가지도록 변할 수 있다. 또한, 제3 논리 로우 레벨의 제2 노드 전압(V_Q)에 대응하여 출력 전압(V_OUT)은 제1 논리 로우 레벨을 가지도록 변할 수 있다. 여기서, 제3 논리 로우 레벨은 제1 논리 로우 레벨보다 낮은 전압 레벨을 가지며, 예를 들어, 제2 논리 로우 레벨은 제2 논리 로우 레벨보다 기준 게이트 전원 전압(VGL)만큼 낮은 전압 레벨을 가질 수 있다(즉, 2VGL + |Vth|).
제7 시점(t7)에서, 제2 클럭 신호(CLK2)는 제1 논리 로우 레벨로부터 논리 하이 레벨로 천이 될 수 있다.
이 경우, 논리 하이 레벨의 제2 클럭 신호(CLK2)가 제3 트랜지스터(T3)를 통해 제3 커패시터(C3)의 제2 전극에 인가될 수 있다. 제2 노드 전압(V_Q)은 제3 커패시터(C3)에 의해 제4 전압 레벨(즉, VGL + 2|Vth|)을 가지도록 변할 수 있다.
도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 보상 스테이지(GC_ST1)는, 입력 전압(V_IN)(즉, 시작 신호)을 제2 클럭 신호(CLK2)의 반 주기만큼 지연시킨 파형에 대응하여, 제1 게이트 전원 전압(VGH1)을 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)으로서 출력할 수 있다.
한편, 제1 게이트 전원 전압(VGH1)은 제3 시점(t3)(즉, 출력 전압(V_OUT)이 논리 하이 레벨로 변하는 시점)에서 일시적으로 강하되고, 제2 게이트 전원 전압(VHG2)은 제5 시점(t5)(즉, 출력 전압(V_OUT)이 논리 로우 레벨인 상태에서, 제1 클럭 신호(CLK1)가 논리 하이 레벨에서 제1 논리 로우 레벨로 변하는 시점)에서 일시적으로 강하될 수 있다. 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 보상 게이트 회로 영역(A_GCDV, 도 2a 참조)에서 상호 분리된 상태이므로, 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)의 강하 횟수(즉, 리플)가 상대적으로 감소하고, 이에 기인한 휘도 편차가 완화될 수 있다.
제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)의 강하 횟수(즉, 리플)의 감소와 관련하여, 도 7a, 도 7b, 및 도 8을 참조하여 상세히 설명하기로 한다.
도 7a는 도 2a의 표시 장치에 포함된 게이트 드라이버의 일 예를 나타내는 도면이다. 도 7b는 도 7a의 게이트 드라이버에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 2a, 도 5, 도 7a, 및 도 7b를 참조하면, 게이트 드라이버(GDV)는 쓰기 게이트 드라이버(GWDV), 보상 게이트 드라이버(GCDV), 및 발광 드라이버(EMDV)를 포함할 수 있다. 쓰기 게이트 드라이버(GWDV)는 쓰기 스테이지들(GW_ST1, GW_ST2, GW_ST3, GW_ST4)을 포함하며, 쓰기 스테이지들(GW_ST1, GW_ST2, GW_ST3, GW_ST4) 각각은 바이패스 게이트 라인들(GBL0, GBL1, GBL2) 중 하나와, 쓰기 게이트 라인들(GWL1, GWL2, GWL3, GWL4) 중 하나에 연결될 수 있다. 보상 게이트 드라이버(GCDV)는 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7)을 포함하며, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7) 각각은 초기화 게이트 라인들(GIL1, GIL2, GIL3, GIL4, GIL11, GIL12, GIL13, GIL14) 중 2개와, 보상 게이트 라인들(GCL1, GCL2, GCL3, GCL4) 중 2개와 연결될 수 있다. 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7) 각각은 도 5를 참조하여 설명한 제1 보상 스테이지(GC_ST1) 또는 제2 보상 스테이지(GC_ST2)와 실질적으로 동일하거나 유사할 수 있다. 발광 드라이버(EMDV)는 발광 스테이지들(EM_ST1, EM_ST2)을 포함하고, 발광 스테이지들(EM_ST1, EM_ST2) 각각은 발광 게이트 라인들(EML1, EML2, EML3, EML4) 중 2개에 연결될 수 있다.
발광 시작 신호(EM_STP)는 발광 시작 라인(EM_SPTL)에 인가될 수 있다. 발광 시작 라인(EM_SPTL)은 발광 드라이버(EMDV)에서 발광 게이트 신호들(EM[1], EM[2], EM[3], EM[4])를 생성하는데 이용될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 도 4를 참조하여 설명한 바와 같이, 제1 클럭 신호 라인(CLKL1) 및 제2 클럭 신호 라인(CLKL2)을 통해 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7)에 제공될 수 있다. 도 4를 참조하여 설명한 바와 같이, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7) 중 인접한 보상 스테이지들의 다른 클럭 입력 단자들에 인가될 수 있다. 도 7b에 도시된 바와 같이, 제1 클럭 신호(CLK1)는 4 수평시간(4H)을 주기로, 논리 로우 레벨 및 논리 하이 레벨을 가질 수 있다. 제2 클럭 신호(CLK2)는 2 제1 클럭 신호(CLK2)가 2 수평시간(2H)만큼 지연된 파형을 가질 수 있다.
제1 발광 게이트 신호(EM[1]) 및 제2 발광 게이트 신호(EM[2])는 제1 발광 스테이지(EM_ST1)로부터 제1 발광 게이트 라인(EML1) 및 제2 발광 게이트 라인(EML2)에 제공될 수 있다. 제3 발광 게이트 신호(EM[3]) 및 제4 발광 게이트 신호(EM[4])는 제2 발광 스테이지(EM_ST2)로부터 제3 발광 게이트 라인(EML3) 및 제4 발광 게이트 라인(EML4)에 제공될 수 있다.
제1 쓰기 게이트 신호(GW[1])는 제1 쓰기 스테이지(GW_ST1)로부터 제1 쓰기 게이트 라인(GWL1)에 제공될 수 있다. 제0 바이패스 라인(GBL0)은 제1 쓰기 게이트 라인(GWL1)과 연결되어 있으므로, 제1 쓰기 게이트 신호(GW[1])는 제0 바이패스 게이트 신호(GB[0])로서 제0 바이패스 라인(GBL0)에 제공될 수 있다.
유사하게, 제2 쓰기 게이트 신호(GW[2])는 제2 쓰기 스테이지(GW_ST2)로부터 제2 쓰기 게이트 라인(GWL2)에 제공되며, 제1 바이패스 게이트 신호(GB[1])로서 제1 바이패스 라인(GBL1)에 제공될 수 있다. 제3 쓰기 게이트 신호(GW[3])는 제3 쓰기 스테이지(GW_ST3)로부터 제3 쓰기 게이트 라인(GWL3)에 제공되며, 제2 바이패스 게이트 신호(GB[2])로서 제2 바이패스 라인(GBL2)에 제공될 수 있다. 제4 쓰기 게이트 신호(GW[4])는 제4 쓰기 스테이지(GW_ST4)로부터 제4 쓰기 게이트 라인(GWL4)에 제공되며, 제3 바이패스 게이트 신호(GB[3])로서 제3 바이패스 라인(GBL3)에 제공될 수 있다.
초기화/보상 시작 신호(GI/GC_STP)는 시작 신호 라인(STPL)에 제공될 수 있다.
제1 초기화 게이트 신호(GI[1])는 제1 보상 스테이지(GC_ST1)로부터 제1 초기화 게이트 라인(GIL1)에 제공되며, 제2 초기화 게이트 신호(GI[2])로서 제2 초기화 게이트 라인(GIL2)(즉, 제1 초기화 게이트 라인(GIL1)에 연결된 제2 초기화 게이트 라인(GIL2))에 제공될 수 있다.
유사하게, 제3 초기화 게이트 신호(GI[3])는 제2 보상 스테이지(GC_ST2)로부터 제3 초기화 게이트 라인(GIL3)에 제공되며, 제4 초기화 게이트 신호(GI[4])로서 제4 초기화 게이트 라인(GIL4)(즉, 제3 초기화 게이트 라인(GIL3)에 연결된 제4 초기화 게이트 라인(GIL4))에 제공될 수 있다.
제11 초기화 게이트 신호(GI[11])는 제6 보상 스테이지(GC_ST6)로부터 제11 초기화 게이트 라인(GIL11)에 제공되며, 제12 초기화 게이트 신호(GI[12])로서 제12 초기화 게이트 라인(GIL12)에 제공될 수 있다. 또한, 제11 초기화 게이트 라인(GIL11)은 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)에 연결되므로, 제11 초기화 게이트 신호(GI[11])는 제1 보상 게이트 신호(CG[1]) 및 제2 보상 게이트 신호(GC[2])로서 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)에 각각 제공될 수 있다.
유사하게, 제13 초기화 게이트 신호(GI[13])는 제7 보상 스테이지(GC_ST7)로부터 제13 초기화 게이트 라인(GIL13)에 제공되며, 제14 초기화 게이트 신호(GI[14])로서 제14 초기화 게이트 라인(GIL14)에 제공될 수 있다. 또한, 제13 초기화 게이트 라인(GIL13)은 제3 보상 게이트 라인(GCL3) 및 제4 보상 게이트 라인(GCL4)에 연결되므로, 제13 초기화 게이트 신호(GI[13])는 제3 보상 게이트 신호(CG[3]) 및 제4 보상 게이트 신호(GC[4])로서 제3 보상 게이트 라인(GCL3) 및 제4 보상 게이트 라인(GCL4)에 각각 제공될 수 있다.
제1 게이트 전원 전압(VGH1)은 제1 게이트 전원 라인(VGHL1)에 제공되며, 제2 게이트 전원 전압(VGH2)은 제2 게이트 전원 라인(VGHL2)에 제공될 수 있다.
제11 시점(t11)에서, 발광 시작 신호(EM_ST)는 논리 로우 레벨(또는, 턴-온 레벨)에서 논리 하이 레벨(또는, 턴-오프 레벨)로 변할 수 있다. 이 경우, 제1 발광 스테이지(EM_ST1)는 발광 시작 신호(EM_ST)를 2 수평시간(2H)만큼 지연시켜 제1 발광 게이트 신호(EM[1]) 및 제2 발광 게이트 신호(EM[2])를 생성할 수 있다.
제12 시점(t12)에서 제1 발광 게이트 신호(EM[1]) 및 제2 발광 게이트 신호(EM[2])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 이 경우, 제2 발광 스테이지(EM_ST2)는 제1 발광 게이트 신호(EM[1])(또는 제2 발광 게이트 신호(EM[2]))를 2 수평시간(2H)만큼 지연시켜 제3 발광 게이트 신호(EM[3]) 및 제4 발광 게이트 신호(EM[4])를 생성할 수 있다.
제13 시점(t13)에서, 제3 발광 게이트 신호(EM[3]) 및 제4 발광 게이트 신호(EM[4])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다.
즉, 발광 스테이지들(EM_ST1, EM_ST2)(또는 발광 드라이버(EMDV))은 발광 시작 신호(EM_STP)에 대응하는 발광 게이트 신호들(EM[1], EM[2], EM[3], EM[4])을 2개씩 순차적으로 출력할 수 있다.
한편, 제13 시점(t13)에서, 초기화/보상 시작 신호(GI/GC_STP)는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 이 경우, 제1 보상 스테이지(GC_ST1)(또는, 제1 초기화 스테이지)는 초기화/보상 시작 신호(GI/GC_STP)를 제1 클럭 신호(CLK1)의 반주기(즉, 2 수평시간(2H))만큼 지연시켜 제1 초기화 게이트 신호(GI[1]) 및 제2 초기화 게이트 신호(GI[2])를 생성할 수 있다.
제14 시점(t14)에서, 제1 초기화 게이트 신호(GI[1]) 및 제2 초기화 게이트 신호(GI[2])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 보상 스테이지(GC_ST1)는 제1 게이트 전원 전압(VGH1)을 제1 초기화 게이트 신호(GI[1]) 및 제2 초기화 게이트 신호(GI[2])로서 출력하며, 제1 게이트 전원 전압(VGH1)에 일시적인 강하가 발생할 수 있다.
한편, 제2 보상 스테이지(GC_ST2)(또는, 제2 초기화 스테이지)는 제1 초기화 게이트 신호(GI[1])(또는, 제I 초기화 게이트 신호(GI[2]))를 2 수평시간(2H)만큼 지연시켜 제3 초기화 게이트 신호(GI[3]) 및 제4 초기화 게이트 신호(GI[4])를 생성할 수 있다.
제15 시점(t15)에서, 제3 초기화 게이트 신호(GI[3]) 및 제4 초기화 게이트 신호(GI[4])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 제2 보상 스테이지(GC_ST2)는 제2 게이트 전원 전압(VGH2)을 제3 초기화 게이트 신호(GI[3]) 및 제4 초기화 게이트 신호(GI[4])로서 출력하며, 제2 게이트 전원 전압(VGH2)에 일시적인 강하가 발생할 수 있다.
제16 시점(t16)에서, 초기화/보상 시작 신호(GI/GC_STP)는 논리 하이 레벨에서 논리 로우 레벨로 변할 수 있다. 여기서, 제16 시점(t16)은 제14 시점(t14)으로부터 8 수평시간(8H)이 경과한 시점일 수 있다. 이 경우, 도 6의 제5 시점(t5)에서와 동일하게, 커플링 에러에 의해 제2 게이트 전원 전압(VGH2)에 일시적인 강하가 발생할 수 있다.
제17 시점(t17)에서, 제15 시점(t15)과 유사하게, 제11 초기화 게이트 신호(GI[11]) 및 제12 초기화 게이트 신호(GI[12])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 즉, 제6 보상 스테이지(GC_ST6)는 각각 논리 하이 레벨을 가지는 제11 초기화 게이트 신호(GI[11]) 및 제12 초기화 게이트 신호(GI[12])를 출력할 수 있다. 또한, 제11 초기화 게이트 라인(GIL11)은 제1 보상 게이트 라인(GCL1) 및 제2 보상 게이트 라인(GCL2)에 연결되므로, 제1 보상 게이트 신호(GC[1]) 및 제2 보상 게이트 신호(GC[2])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다.
짝수번째 보상 스테이지인 제6 보상 스테이지(GC_ST6)는 제2 게이트 전원 전압(VGH2)을 제1 보상 게이트 신호(GC[1]) 및 제2 보상 게이트 신호(GC[2])로서 출력하며, 제2 게이트 전원 전압(VGH2)에 일시적인 강하가 발생할 수 있다.
제18 시점(t18)에서, 제14 시점(t14)과 유사하게, 제13 초기화 게이트 신호(GI[13]), 제14 초기화 게이트 신호(GI[14]), 제3 보상 게이트 신호(GC[3]) 및 제4 보상 게이트 신호(GC[4])는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 즉, 제7 보상 스테이지(GC_ST7)는 각각 논리 하이 레벨을 가지는 제13 초기화 게이트 신호(GI[13]), 제14 초기화 게이트 신호(GI[14]), 제3 보상 게이트 신호(GC[3]) 및 제4 보상 게이트 신호(GC[4])를 출력할 수 있다.
홀수번째 보상 스테이지인 제7 보상 스테이지(GC_ST7)는 제1 게이트 전원 전압(VGH1)을 제3 보상 게이트 신호(GC[3]) 및 제4 보상 게이트 신호(GC[4])로서 출력하며, 제2 게이트 전원 전압(VGH2)에 일시적인 강하가 발생할 수 있다.
이와 같은 게이트 드라이버(GDV)(또는, 보상 게이트 드라이버(GCDV))의 동작에 따라, 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)에 4 수평시간(4H)을 주기로 강하(또는, 리플)가 발생할 수 있다.
한편, 제18 시점(t18)에서(또는, 제1 쓰기 구간(P_W1) 동안), 제1 쓰기 게이트 신호(GW[1]) 및 제0 바이패스 게이트 신호(GB[0])는 논리 하이 레벨에서 논리 로우 레벨로 변할 수 있다. 이후, 1 수평시간(1H)을 간격으로, 나머지 쓰기 게이트 신호들(GW[2], GW[3], GW[4])(및 나머지 바이패스 게이트 신호들(GB[1], GB[2], GB[3])은 순차적으로 논리 하이 레벨에서 논리 로우 레벨로 변할 수 있다. 예를 들어, 제19 시점(t19)에서(또는, 제2 쓰기 구간(P_W2) 동안), 제2 쓰기 게이트 신호(GW[2]) 및 제1 바이패스 게이트 신호(GB[1])는 논리 하이 레벨에서 논리 로우 레벨로 변할 수 있다.
제1 쓰기 구간(P_W1) 및 제2 쓰기 구간(P_W2)에서, 제1 쓰기 게이트 신호(GW[1]) 및 제2 쓰기 게이트 신호(GW[2])에 대응하는 제1 보상 게이트 신호(GC[1]) 및 제2 보상 게이트 신호(GC[2]) 및 이들의 기초가 되는 제2 게이트 전원 전압(VGH2)은 전압 강하를 가지지 않을 수 있다. 따라서, 제2 게이트 전원 전압(VGH2)의 리플은 제1 쓰기 게이트 신호(GW[1]) 및 제2 쓰기 게이트 신호(GW[2])에 영향을 미치지 않을 수 있다. 즉, 제1 쓰기 게이트 신호(GW[1]) 및 제2 쓰기 게이트 신호(GW[2])가 제공되는 화소들은 제2 게이트 전원 전압(VGH2)의 리플과 무관하게, 내부에 데이터 전압을 정확하게 기록하며, 데이터 전압에 대응하는 휘도로 발광할 수 있다. 따라서, 화소들 사이에 휘도 편차가 발생하지 않을 수 있다.
도 8은 도 7a의 게이트 드라이버에서 측정된 신호들의 비교예를 나타내는 파형도이다. 도 8에는, 도 7a의 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 하나의 게이트 전원 라인으로 통합된 경우에, 게이트 드라이버에서 측정된 신호들이 도시되어 있다.
하나의 게이트 전원 라인에 인가되는 게이트 전원 전압(VGH')을 제외하고, 도 8에 도시된 파형들은 도 7b를 참조하여 설명한 파형들과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 7a를 참조하여 설명한 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7)이 제1 및 제2 게이트 전원 라인들(VGHL1, VGHL2) 대신에, 하나의 게이트 전원 라인에만 연결되는 경우, 하나의 게이트 전원 라인에 인가된 게이트 전원 전압(VGH')에는 2 수평시간(2H)을 주기로 강하(또는, 리플)가 발생할 수 있다. 이에 따라, 초기화 게이트 신호들(GI[1]', GI[2]', GI[3]', GI[4]') 및 보상 게이트 신호들(GC[1]', GC[2]', GC[3]', GC[4]')은 2 수평시간(2H)을 주기로 전압 강하를 가질 수 있다.
제1 쓰기 구간(P_W1')에서, 게이트 전원 전압(VGH') 및 제1 쓰기 게이트 신호(GW[1])에 대응하는 제1 보상 게이트 신호(GC[1]')는 전압 강하를 가질 수 있다. 따라서, 게이트 전원 전압(VGH')의 리플은 제1 쓰기 게이트 신호(GW[1])에 영향을 미칠 수 있다. 예를 들어, 제1 쓰기 게이트 신호(GW[1])가 제공되는 제1 화소들의 제3 박막 트랜지스터(M3, 도 3 참조)가 제1 보상 게이트 신호(GC[1]')(즉, 전압 강하를 가지는 제1 보상 게이트 신호(GC[1]'))에 의해 제대로 턴-온되지 않으므로, 데이터 전압은 제1 화소들의 스토리지 커패시터(Cst)에 정확하게 기록되지 못하며, 제1 화소들은 원하는 휘도를 가지고 발광하지 못할 수 있다.
한편, 제2 쓰기 구간(P_W2')에서, 게이트 전원 전압(VGH') 및 제2 쓰기 게이트 신호(GW[2])에 대응하는 제2 보상 게이트 신호(GC[2]')는 전압 강하를 가지지 않을 수 있다. 따라서, 제2 쓰기 게이트 신호(GW[2])가 제공되는 제2 화소들의 제3 박막 트랜지스터(M3, 도 3 참조)가 제2 보상 게이트 신호(GC[2]')에 의해 턴-온되고, 데이터 전압은 제2 화소들의 스토리지 커패시터(Cst)에 정확하게 기록되며, 제2 화소들은 원하는 휘도를 가지고 발광할 수 있다. 따라서, 제1 화소들과 제2 화소들 사이에 휘도 편차가 발생할 수 있다.
도 7a, 도 7b, 및 도 8을 참조하여 설명한 바와 같이, 보상 게이트 드라이버(GCDV)(또는, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7))는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)을 통해 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)을 수신하므로, 즉, 도 5에 참조하여 설명한 바와 같이, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST6, GC_ST7) 중 인접한 보상 스테이지들의 출력단들은 상호 독립적인 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)에 각각 연결되므로, 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)의 강하 횟수(즉, 리플)가 상대적으로 감소하고, 이에 기인한 휘도 편차가 완화될 수 있다.
도 9는 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 다른 예를 나타내는 회로도이다.
도 5 및 도 9를 참조하면, 제8 트랜지스터(T8)의 연결 구성을 제외하고, 제1 보상 스테이지(GC_ST1_1) 및 제2 보상 스테이지(GC_ST2_1)는 도 5를 참조하여 설명한 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 보상 스테이지(GC_ST1_1)에서, 제8 트랜지스터(T8)의 제1 전극은 제2 게이트 전원 라인(VGHL2)(또는, 제2 전원 입력 단자(IN2))에 연결될 수 있다. 제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제2 전극에서의 전압에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지하며, 예를 들어, 제2 제어 노드(Q)의 전압이 논리 로우 레벨을 가지는 경우, 제8 트랜지스터(T8)는 제2 게이트 전원 전압(VGH2)을 이용하여 제1 제어 노드(QB)의 전압을 논리 하이 레벨로 유지시킬 수 있다.
제2 게이트 전원 전압(VGH2)에 전압 강하가 발생하더라도, 제2 게이트 전원 전압(VGH2)의 전압 강하는, 제1 커패시터(C1)에 의해 제1 제어 노드(QB)에 거의 영향을 미치지 않을 수 있다.
따라서, 도 7b를 참조하여 설명한 제1 쓰기 구간(P_W1)에 대응하여, 제1 보상 스테이지(GC_ST1_1)는 전압 강하를 가지지 않는 제1 보상 게이트 신호를 출력할 수 있다.
유사하게, 제2 보상 스테이지(GC_ST2_1)에서, 제8 트랜지스터(T8)의 제1 전극은 제1 게이트 전원 라인(VGHL1)에 연결될 수 있다. 제1 게이트 전원 전압(VGH1)에 전압 강하가 발생하더라도, 제1 게이트 전원 전압(VGH1)의 전압 강하는, 제1 커패시터(C1)에 의해 제1 제어 노드(QB)에 거의 영향을 미치지 않을 수 있다.
도 10은 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 또 다른 예를 나타내는 회로도이다. 도 11은 도 4의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 또 다른 예를 나타내는 회로도이다.
먼저 도 5 및 도 10을 참조하면, 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2) 각각은 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)를 더 포함한다는 점에서, 도 5의 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)와 상이하다. 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)를 제외하고, 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2)는 도 5의 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
먼저, 제16 트랜지스터(T16)(또는, 제3 보조 트랜지스터)는 제13 트랜지스터(T13)의 게이트 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 및 제13 트랜지스터(T13)의 게이트 전극에 연결되는 게이트 전극을 포함할 수 있다. 즉, 제16 트랜지스터(T16)는 제13 트랜지스터(T13)의 게이트 전극 및 제2 제어 노드(Q) 사이에 다이오드 연결될 수 있다.
도 5 및 도 6을 참조하여 설명한 바와 같이, 도 5의 제1 보상 스테이지(GC_ST1)의 제2 제어 노드(Q)의 제2 노드 전압(V_Q)은, 제7 시점(t7) 이후에 제4 전압 레벨(즉, 2VGL + |Vth|) 및 제2 논리 로우 레벨(즉, VGL + |Vth|)을 교번하여 가질 수 있다. 이 경우, 제7 시점(t7) 이후에 출력 전압(V_OUT)(또는, 제1 보상 게이트 신호)은 제2 노드 전압(V_Q)에 대응하여 전압 변동을 가질 수 있다.
참고로, 제7 시점(t7)에서, 제2 클럭 신호(CLK2)는 제1 논리 로우 레벨로부터 논리 하이 레벨로 천이되고, 논리 하이 레벨의 제2 클럭 신호(CLK2)가 제3 트랜지스터(T3)를 통해 제3 커패시터(C3)의 제2 전극에 인가되기 때문이다. 제13 트랜지스터(T13)의 게이트 전극의 전압이 제4 전압 레벨(즉, VGL + 2|Vth|)로 변한 이후에는, 제16 트랜지스터(T16)는 제13 트랜지스터(T13)의 게이트 전극의 전압 변동과 무관하게, 제2 노드 전압(V_Q)을 일정하게 유지시킬 수 있다. 따라서, 도 6을 참조하여 설명한 제7 시점(t7) 이후에 출력 전압(V_OUT)(또는, 제1 보상 게이트 신호)은 전압 변동(또는, 리플)을 가지지 않으며, 출력 전압(V_OUT)의 전압 변동에 기인한 화소의 오동작이 방지될 수 있다.
제14 트랜지스터(T14)(또는, 제1 보조 트랜지스터)는 입력 단자(IN0)에 연결되는 제1 전극, 제15 트랜지스터(T15)의 제1 전극에 연결되는 제2 전극, 제1 클럭 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(T15)는 제14 트랜지스터(T14)의 제2 전극에 연결되는 제1 전극, 제13 트랜지스터(T13)의 게이트 전극에 연결되는 제2 전극, 및 제3 전원 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다.
제14 트랜지스터(T14)는 제1 클럭 입력 단자(CIN1)를 통해 제공되는 제1 클럭 신호(CLK1)에 응답하여, 입력 단자(IN0)에 제공되는 시작 신호(또는, 이전 보상 게이트 신호)를 이용하여, 제13 트랜지스터(T13)의 게이트 전극을 초기화 할 수 있다. 제16 트랜지스터(T16)가 추가됨에 따라, 제2 제어 노드(Q)에 의해서는 제13 트랜지스터(T13)의 게이트 전극이 초기화되지 않기 때문이다.
제15 트랜지스터(T15) (또는, 제2 보조 트랜지스터)는, 입력 단자(IN0) 및 제13 트랜지스터(T13)의 게이트 전극 사이에서 제14 트랜지스터(T14)에 걸리는 바이어스 전압을 감소시키거나 분배할 수 있다.
제2 보상 스테이지(GC_ST2_2)(또는, 짝수번째 보상 스테이지(GC_ST_EVEN))는, 제1 보상 스테이지(GC_ST1_2)(또는, 홀수번째 보상 스테이지(GC_ST_EVEN))와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 10을 참조하여 설명한 바와 같이, 제1 보상 스테이지(GC_ST1_2)(및 제2 보상 스테이지(GC_ST2_2))는 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)를 더 포함하고, 보상 게이트 신호가 논리 로우 레벨을 가지는 구간에서 변동하는 것을 방지할 수 있다.
한편, 도 10에서 제1 보상 스테이지(GC_ST1_2)의 제8 트랜지스터(T8)는 제1 게이트 전원 라인(VGHL1)에 연결되고, 제2 보상 스테이지(GC_ST2_2)의 제8 트랜지스터(T8)는 제2 게이트 전원 라인(VGHL2)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 9, 도 10, 및 도 11을 참조하면, 제1 보상 스테이지(GC_ST1_3)의 제8 트랜지스터(T8)는 제2 게이트 전원 라인(VGHL2)(또는, 제2 전원 입력 단자(IN2))에 연결되고, 제2 보상 스테이지(GC_ST2_3)의 제8 트랜지스터(T8)는 제1 게이트 전원 라인(VGHL1)에 연결될 수도 있다.
도 12a, 도 12b, 도 12c, 및 도 12d는 도 1의 표시 장치의 다른 예를 나타내는 평면도들이다.
도 2a, 도 12a, 도 12b, 도 12c, 및 도 12d를 참조하면, 표시 장치(DD_2)는 제3 게이트 전원 라인(VGHL3)을 더 포함한다는 점에서, 도 2a의 표시 장치(DD)와 상이하다.
제3 게이트 전원 라인(VGHL3)은 기판(SUB)의 비표시 영역 상에 제공되며, 패드 영역(A_PD) 상에서 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)에 연결되고, 패드 영역(A_PD)을 벗어난 비표시 영역에서는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)으로부터 이격되어 배치될 수 있다.
도 12a에 도시된 바와 같이, 제3 게이트 전원 라인(VGHL3)은 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)으로부터 전기적으로 분리될 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 게이트 전원 라인(VGHL3)은 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM) 중 적어도 하나에 전기적으로 연결될 수 있다. 도 12b에 도시된 바와 같이, 제3 게이트 전원 라인(VGHL3)은 게이트 회로 영역(A_GDV)의 상측에서(즉, 패드 영역(A_PD)에 인접한 게이트 회로 영역(A_GDV)의 일측에 반대하는 타측에서) 쓰기 게이트 전원 라인(VGHL_GW)과 연결될 수도 있다. 도 12c에 도시된 바와 같이, 제3 게이트 전원 라인(VGHL3)은 게이트 회로 영역(A_GDV)의 상측에서 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)과 연결될 수도 있다. 이 경우, 제3 게이트 전원 라인(VGHL3), 쓰기 게이트 전원 라인(VGHL_GW), 및 발광 게이트 전원 라인(VGHL_EM)에 인가되는 게이트 전원 전압의 강하가 완화될 수 있다.
제3 게이트 전원 라인(VGHL3)이 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM) 중 적어도 하나에 연결되는 실시예들에서도, 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)은 쓰기 게이트 전원 라인(VGHL_GW) 및 발광 게이트 전원 라인(VGHL_EM)에 직접적으로 연결되지 않는다.
보상 게이트 드라이버(GCDV_1)(또는, 초기화 게이트 드라이버)는 시프트 레지스터 형태일 수 있고, 복수의 보상 스테이지들(또는, 초기화 스테이지들)을 포함할 수 있다. 보상 게이트 드라이버(GCDV_1)(또는, 보상 스테이지들 각각)은 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2) 중 하나와, 제3 게이트 전원 라인(VGHL3)에 연결될 수 있다.
도 12a, 도 12b, 및 도 12c에서 보상 게이트 드라이버(GCDV)는 표시부(DP)의 일측(예를 들어, 좌측)에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 2b, 도 12a, 및 도 12d를 참조하여 예를 들면, 기판(SUB)은 표시 영역(A_DP)의 타측(예를 들어, 우측)에 위치하는 제2 보상 게이트 회로 영역(A_GDVD2)을 더 포함하고, 제2 보상 게이트 회로 영역(A_GDVD2) 상에는 제2 보상 게이트 드라이버(GCDV2_1)가 형성되거나 배치될 수 있다. 제2 보상 게이트 드라이버(GCDV2_1)는 게이트 드라이버(GDV)에 포함될 수 있다.
제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3') 각각은 표시 영역(A_DP)의 가장자리를 따라 제2 보상 게이트 회로 영역(A_GDVD2)까지 연장할 수 있다. 도 12a를 참조하여 설명한 바와 같이, 제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3')은 패드 영역(A_PD) 상에서 상호 연결되며, 패드 영역(A_PD)을 제외한 비표시 영역 상에서 상호 연결되지 않으며, 상호 이격되어 배치될 수 있다. 도 12d에 도시된 바와 같이, 제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3')의 일단들은 패드 영역(A_PD)에 제공되는 제1 게이트 전원 패드(PD_GC)에 연결되고, 제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3')의 일단들은 패드 영역(A_PD)에 제공되는 제3 게이트 전원 패드(PD_GC2)에 연결될 수 있다.
제2 보상 게이트 드라이버(GCDV2_1)는, 그 배치 위치를 제외하고, 보상 게이트 드라이버(GCDV)(또는, 제1 보상 게이트 드라이버)와 실질적으로 동일하거나 유사할 수 있다.
제2 보상 게이트 드라이버(GCDV2_1)는 시프트 레지스터 형태일 수 있고, 복수의 보상 스테이지들(또는, 초기화 스테이지들)을 포함할 수 있다. 제2 보상 게이트 드라이버(GCDV2_1)(또는, 보상 스테이지들 각각)은 제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3')에 연결될 수 있다. 타이밍 제어부(TC, 도 1 참조)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 보상 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들을 순차적으로 생성할 수 있다. 제2 보상 게이트 드라이버(GCDV2_1)에서 생성된 보상 게이트 신호들은 대응되는 보상 게이트 라인들(GCL1, GCLn, 도 1 참조)에 제공될 수 있다.
실시예에 따라, 제2 보상 게이트 드라이버(GCDV2_1)에서 생성된 보상 게이트 신호들은 초기화 게이트 신호들로 이용되며, 제2 보상 게이트 드라이버(GCDV2_1)에서 생성된 보상 게이트 신호들은 대응되는 초기화 게이트 라인들(GIL1, GILn, 도 1 참조)에도 제공될 수 있다.
한편, 도 12d에 도시된 제1 게이트 전원 라인(VGHL1'), 제2 게이트 전원 라인(VGHL2'), 및 제3 게이트 전원 라인(VGHL3')와, 제2 보상 게이트 드라이버(GCDV2_1)는 도 12b 및 도 12c의 표시 장치(DD_2)에도 적용될 수 있다.
보상 게이트 드라이버(GCDV_1) 및 제1, 제2, 및 제3 게이트 전원 라인들(VGHL1, VGHL2, VGHL3) 간의 연결 구성을 설명하기 위해, 도 13이 참조될 수 있다.
도 13은 도 12a 내지 도 12d의 표시 장치에 포함된 보상 게이트 드라이버의 일 예를 나타내는 도면이다. 도 14는 도 13의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
먼저, 도 12a 및 도 13을 참조하면, 보상 게이트 드라이버(GCDV_1)는 복수의 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)(또는, 스테이지들)을 포함할 수 있다. 도 13에서는 설명의 편의상, 보상 게이트 드라이버(GCDV_1)의 일부만이 도시되었다. 제3 게이트 전원 라인(VGHL3)을 제외하고, 보상 게이트 드라이버(GCEV_1)는 도 4의 보상 게이트 드라이버(GCDV)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)은 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2) 중 하나와, 제3 게이트 전원 라인(VGHL3)에 연결될 수 있다.
예를 들어, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL1)에 연결될 수 있다. 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)에서, 제1 전원 입력 단자(IN1)는 제2 게이트 전원 라인(VGHL2)에 연결될 수 있다. 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)에서, 제2 전원 입력 단자(IN2)는 제3 게이트 전원 라인(VGHL3)에 연결될 수 있다.
실시예에 따라, 도 4를 참조하여 설명한 바와 같이, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 보상 게이트 라인들(GCL1, GCL2, GCL3, GCL4, GCL5, GCL6, GCL7, GCL8) 중 2개의 게이트 라인들에 연결되고, 2개의 게이트 라인들에 동시에 보상 게이트 신호를 출력할 수 있다. 또한, 실시예에 따라, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 보상 게이트 신호들을 초기화 게이트 신호들로서 초기화 게이트 라인들(GIL1, GILn, 도 1 참조)에도 제공할 수 있다.
도 5, 도 13 및 도 14를 참조하면, 도 14의 제1 보상 스테이지(GC_ST1)(또는, 홀수번째 보상 스테이지(GC_ST_ODD))는 도 5의 제1 보상 스테이지(GC_ST1)와 실질적으로 동일하거나 유사하고, 도 14의 제2 보상 스테이지(GC_ST2)(또는, 짝수번째 보상 스테이지(GC_ST_EVEN))는 도 5의 제2 보상 스테이지(GC_ST2)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
즉, 도 5의 제1 및 제2 보상 스테이지들(GC_ST1, GC_ST2)와 비교하여, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각의 내부 회로 구성은 변경되지 않고, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)의 제1, 제2, 및 제3 입력 단자들(IN1, IN2, IN3)과 제1, 제2, 및 제3 게이트 전원 라인들(VGHL1, VGHL2, VGHL3) 간의 연결 구성만이 변경될 수 있다.
도 13 및 도 14에 도시된 바와 같이, 내부 노드(즉, 제1 노드(Q), 제2 노드(QB))의 전압을 제어하기 위해, 제3 게이트 전원 전압(즉, 제3 게이트 전원 라인(VGHL3)을 통해 제2 전원 입력 단자(IN2)에 인가되는 게이트 전원 전압)이 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)에 공통적으로 이용될 수 있다. 또한, 보상 게이트 신호를 출력하기 위해 제1 게이트 전원 라인(VGHL1)에 인가되는 제1 게이트 전원 전압(VGH1)이 홀수번째 보상 스테이지들(GC_ST1, GC_ST3)에 이용되며, 제2 게이트 전원 라인(VGHL2)에 인가되는 제2 게이트 전원 전압(VGH2)이 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)에 이용될 수 있다. 참고로, 도 4를 참조하여 설명한 바와 같이, 제1 게이트 전원 라인(VGHL1)에는 제1 게이트 전원 전압(VGH1)에는 동일한 게이트 전원 전압이 인가되며, 설명의 편의상, 제1 게이트 전원 라인(VGHL1)에서의 게이트 전원 전압을 제1 게이트 전원 전압(VGH1)이라 하고, 제2 게이트 전원 라인(VGHL2)에서의 게이트 전원 전압을 제2 게이트 전원 전압(VGH2)라 명명하기로 한다.
즉, 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각에는 내부 노드의 전압 제어를 위한 게이트 전원 전압 및 보상 게이트 신호를 생성하기 위한 게이트 전원 전압이 상호 독립적으로 제공될 수 있다. 보상 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)에 게이트 전원 전압을 전달하는 제1 게이트 전원 라인(VGHL1) 및 제2 게이트 전원 라인(VGHL2)이 패드 영역(A_PD)에서 연결되나, 이에 따라 전압 강하의 경로가 길어져, 전압 강하가 다른 게이트 전원 라인에 미치는 영향이 적어지기 때문이다. 따라서, 내부 노드의 전압 제어를 위한 게이트 전원 전압의 변동은 보상 게이트 신호를 생성하기 위한 게이트 전원 전압 및 보상 게이트 신호에 영향을 미치지 않으며, 보상 게이트 신호의 리플이 감소될 수 있다.
또한, 보상 게이트 신호를 생성함에 있어서, 홀수번째 보상 스테이지들(GC_ST1, GC_ST3) 및 짝수번째 보상 스테이지들(GC_ST2, GC_ST4)은 제1 게이트 전원 전압(VGH1) 및 제2 게이트 전원 전압(VGH2)을 교대로 이용할 수 있다. 따라서, 이전 보상 스테이지의 보상 게이트 신호에 변동이 발생하더라도, 이후 보상 스테이지의 게이트 전원 전압 및 이후 보상 게이트 신호에 영향을 미치지 않으며, 보상 게이트 신호들의 리플이 감소될 수 있다.
한편, 도 14에는 제1 보상 스테이지(GC_ST1)(또는, 홀수번째 보상 스테이지(GC_ST_ODD)) 및 제2 보상 스테이지(GC_ST2)(또는, 짝수번째 보상 스테이지(GC_ST_EVEN))의 구체적인 회로 구성이 예시적으로 도시되었으며, 이에 한정되는 것은 아니다.
도 15, 도 16, 및 도 17은 도 13의 보상 게이트 드라이버에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 다양한 예를 나타내는 회로도들이다.
먼저 도 14 및 도 15를 참조하면, 제8 트랜지스터(T8)의 연결 구성을 제외하고, 제1 보상 스테이지(GC_ST1_1) 및 제2 보상 스테이지(GC_ST2_1)는 도 14의 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 보상 스테이지(GC_ST1_1)에서, 제8 트랜지스터(T8)의 제1 전극은, 제2 게이트 전원 라인(VGHL2) 대신, 제3 게이트 전원 라인(VGHL3)(또는, 제2 전원 입력 단자(IN2))에 연결될 수도 있다. 유사하게, 제2 보상 스테이지(GC_ST2_1)에서, 제8 트랜지스터(T8)의 제1 전극은, 제1 게이트 전원 라인(VGHL1) 대신, 제3 게이트 전원 라인(VGHL3)에 연결될 수도 있다.
도 14 및 도 16을 참조하면, 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2) 각각은 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)를 더 포함할 수도 있다. 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)를 제외하고, 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2)는 도 14의 제1 보상 스테이지(GC_ST1) 및 제2 보상 스테이지(GC_ST2)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 제14 트랜지스터(T14), 제15 트랜지스터(T15), 및 제16 트랜지스터(T16)는 도 10을 참조하여 설명하였으므로, 이에 대한 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 제8 트랜지스터(T8)의 연결 구성을 제외하고, 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2)는 도 16의 제1 보상 스테이지(GC_ST1_2) 및 제2 보상 스테이지(GC_ST2_2)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 보상 스테이지(GC_ST1_3)에서, 제8 트랜지스터(T8)의 제1 전극은, 제2 게이트 전원 라인(VGHL2) 대신, 제3 게이트 전원 라인(VGHL3)(또는, 제2 전원 입력 단자(IN2))에 연결될 수도 있다. 유사하게, 제2 보상 스테이지(GC_ST2_3)에서, 제8 트랜지스터(T8)의 제1 전극은, 제1 게이트 전원 라인(VGHL1) 대신, 제3 게이트 전원 라인(VGHL3)에 연결될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
A_DP: 표시 영역
A_PD: 패드 영역
CIN1, CIN2: 제1 및 제2 클럭 입력 단자들
CLKL1, CLK2: 제1 및 제2 클럭 신호 라인들
DD: 표시 장치
DDV: 데이터 드라이버
DL: 데이터 라인
DP: 표시부
EMDV: 발광 드라이버
EML: 발광 게이트 라인
EM_ST: 발광 스테이지
GBL: 바이패스 게이트 라인
GCDV: 보상 게이트 드라이버
GCDV2: 제2 보상 게이트 드라이버
GCL: 보상 게이트 라인
GC_ST: 보상 스테이지
GDV: 게이트 드라이버
GIL: 초기화 게이트 라인
GWDV: 쓰기 게이트 드라이버
GWL: 쓰기 게이트 라인
GW_ST: 쓰기 스테이지
IN0: 입력 단자
IN1, IN2, IN3: 제1, 제2, 제3 전원 입력 단자들
OUT: 출력 단자
PD_GC: 제1 게이트 전원 패드
PD_GW: 제2 게이트 전원 패드
PD_D1, PD_Dm: 데이터 패드들
PS: 전원 공급부
PXL: 화소
RST: 리셋 단자
RSTL: 리셋 신호 라인
STPL: 시작 신호 라인
SUB: 기판
TC: 타이밍 제어부
VGHL1, VGHL2, VGHL3: 제1, 제2, 제3 게이트 전원 라인들
VGLL: 기준 게이트 전원 라인

Claims (39)

  1. 제1 전압이 인가되며, 서로 이격되어 연장하는 제1 게이트 전원 라인, 제2 게이트 전원 라인, 및 제3 게이트 전원 라인; 및
    게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 제1 게이트 드라이버를 포함하고,
    상기 복수의 스테이지들 중 제1 스테이지 및 제2 스테이지 각각은 상호 동일한 구조를 가지고 연결된 트랜지스터들 및 적어도 하나의 커패시터를 포함하며,
    상기 제1 스테이지 내 제1 트랜지스터의 제1 전극은 상기 제1 게이트 전원 라인에 연결되고, 상기 제1 스테이지 내 제1 트랜지스터의 제2 전극은 상기 제1 스테이지의 출력 단자에 연결되며,
    상기 제2 스테이지 내 제1 트랜지스터의 제1 전극은 상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 트랜지스터의 제2 전극은 상기 제2 스테이지의 출력 단자에 연결되는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 스테이지 및 상기 제2 스테이지 각각은 제1 전극이 상기 제3 게이트 전원 라인에 연결되는 제2 트랜지스터를 더 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    기준 게이트 전원 라인을 더 포함하고,
    상기 제1 스테이지는,
    상기 출력 단자에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극을 포함하는 풀다운 트랜지스터를 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    제1 클럭 신호 라인; 제2 클럭 신호 라인; 및 시작 신호 라인을 더 포함하고,
    상기 제1 스테이지는,
    상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제0 트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터;
    상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 커플링 커패시터;
    상기 제1 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  5. 제4 항에 있어서, 상기 제1 스테이지는,
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 커패시터; 및
    상기 제0 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함하는, 표시 장치.
  6. 제5 항에 있어서, 상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  7. 제6 항에 있어서, 상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제0 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함하는, 표시 장치.
  8. 제5 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  9. 제5 항에 있어서, 상기 제1 스테이지는,
    상기 시작 신호 라인 또는 상기 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터;
    상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 풀다운 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함하는, 표시 장치.
  10. 제9 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제0 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  11. 제1 항에 있어서,
    게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 제2 게이트 드라이버를 더 포함하고,
    상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인은 상기 표시 장치의 외곽을 따라 상기 제1 게이트 드라이버로부터 상기 제2 게이트 드라이버까지 연장하는, 표시 장치.
  12. 제11 항에 있어서, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인의 일 단부들은 상호 연결되는, 표시 장치.
  13. 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시부;
    상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들 및 상기 스테이지들에 제1 전압을 전달하는 게이트 전원 라인들을 포함하는 제1 게이트 드라이버를 포함하고,
    상기 스테이지들 중 제1 스테이지는,
    상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압을 제어하는 제1 노드 제어부; 및
    상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제1 출력부를 포함하며,
    상기 제1 게이트 전원 라인 및 상기 제2 게이트 전원 라인에는 실질적으로 동일한 전압이 인가되는, 표시 장치.
  14. 제13 항에 있어서, 제1 스테이지의 출력 단자는 상기 게이트 라인들 중 2개 이상의 게이트 라인들에 연결되는, 표시 장치.
  15. 제13 항에 있어서, 상기 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는,
    상기 제1 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 제어 노드의 전압을 제어하는 제2 노드 제어부; 및
    상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 상기 제1 제어 노드의 전압에 응답하여 상기 제2 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제2 출력부를 포함하는, 표시 장치.
  16. 제13 항에 있어서,
    상기 게이트 전원 라인들과 다른 기준 게이트 전원 라인을 더 포함하고,
    상기 제1 출력부는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 출력 단자에 연결되는 제2 전극, 및 상기 제1 제어 노드에 연결되는 게이트 전극을 포함하는 풀업 트랜지스터; 및
    상기 출력 단자에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 풀다운 트랜지스터를 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    제1 클럭 신호 라인; 제2 클럭 신호 라인; 및 시작 신호 라인을 더 포함하고,
    상기 제1 노드 제어부는,
    상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클럭 신호 라인에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 기준 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터;
    상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 커플링 커패시터;
    상기 제1 제어 노드에 연결되는 제1 전극, 상기 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 상기 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함하는, 표시 장치.
  18. 제17 항에 있어서, 상기 제1 노드 제어부는,
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 커패시터; 및
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함하는, 표시 장치.
  19. 제18 항에 있어서, 상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  20. 제19 항에 있어서, 상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함하는, 표시 장치.
  21. 제18 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  22. 제18 항에 있어서, 상기 제1 노드 제어부는,
    상기 시작 신호 라인 또는 상기 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터;
    상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함하는, 표시 장치.
  23. 제22 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  24. 제13 항에 있어서, 상기 게이트 전원 라인들은 상기 제1 게이트 드라이버의 내부에서 상호 이격되며 상기 제1 게이트 드라이버의 일측에서 상호 연결되는, 표시 장치.
  25. 제24 항에 있어서,
    상기 게이트 라인들에 게이트 신호들을 제공하는 제2 게이트 드라이버를 더 포함하고,
    상기 제1 게이트 드라이버는 상기 표시부의 일측에 배치되고,
    상기 제2 게이트 드라이버는 상기 표시부의 타측에 배치되며,
    상기 게이트 전원 라인들은 상기 표시부의 외곽을 따라 상기 제1 게이트 드라이버로부터 상기 제2 게이트 드라이버까지 연장하는, 표시 장치.
  26. 제13 항에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 전원 입력 단자는 상기 제1 게이트 전원 라인에 연결되고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 제2 게이트 전원 라인에 연결되는, 표시 장치.
  27. 제26 항에 있어서,
    제1 클럭 신호 라인 및 제2 클럭 신호 라인을 더 포함하고,
    상기 스테이지들 각각은 제1 클럭 입력 단자 및 제2 클럭 입력 단자를 더 포함하고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 클럭 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 클럭 입력 단자는 상기 제1 클럭 신호 라인에 연결되고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 클럭 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 클럭 입력 단자는 상기 제2 클럭 신호 라인에 연결되는, 표시 장치.
  28. 제13 항에 있어서, 상기 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는,
    상기 제2 게이트 전원 라인에 연결되고, 상기 제2 스테이지 내 제1 제어 노드의 전압을 제어하는 제2 노드 제어부; 및
    상기 게이트 전원 라인들 중 제3 게이트 전원 라인에 연결되며, 상기 제2 스테이지 내 상기 제1 제어 노드의 전압에 응답하여 상기 제3 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제2 출력부를 포함하고,
    상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인에는 실질적으로 동일한 전압이 인가되는, 표시 장치.
  29. 제28 항에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고,
    상기 스테이지들 각각의 제2 전원 입력 단자는 상기 제2 게이트 전원 라인에 연결되며,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자는 상기 제1 게이트 전원 라인에 연결되고,
    상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 제3 게이트 전원 라인에 연결되는, 표시 장치.
  30. 제29 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 포함하는, 표시 장치.
  31. 제29 항에 있어서, 상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 포함하는, 표시 장치.
  32. 제29 항에 있어서,
    제1 클럭 신호 라인; 제2 클럭 신호 라인; 시작 신호 라인; 및 상기 게이트 전원 라인들과 다른 기준 게이트 전원 라인을 더 포함하고,
    상기 제1 노드 제어부는,
    상기 시작 신호 라인 또는 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클럭 신호 라인에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 시작 신호 라인 또는 상기 이전 스테이지의 출력부에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클럭 신호 라인에 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터;
    상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 기준 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 보조 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함하는, 표시 장치.
  33. 제32 항에 있어서, 상기 제1 스테이지는,
    상기 제2 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는, 표시 장치.
  34. 제28 항에 있어서, 상기 제1 게이트 전원 라인, 상기 제2 게이트 전원 라인, 및 상기 제3 게이트 전원 라인은 상기 제1 게이트 드라이버의 내부에서 상호 이격되며 상기 제1 게이트 드라이버의 일측에서 상호 연결되는, 표시 장치.
  35. 상호 구분된 표시 영역, 비표시 영역, 및 패드 영역을 포함하는 기판;
    상기 표시 영역 상에 제공되는 게이트 라인들 및 상기 게이트 라인들에 연결되는 화소들;
    상기 비표시 영역 상에 제공되고, 상기 게이트 라인들에 연결되는 스테이지들을 포함하는 게이트 드라이버;
    상기 패드 영역 상에 제공되는 게이트 전원 패드; 및
    상기 기판 상에 제공되고, 상기 게이트 전원 패드 및 상기 스테이지들을 연결하는 게이트 전원 라인들을 포함하고,
    상기 게이트 전원 라인들은 상기 비표시 영역에서 상호 이격되며, 상기 패드 영역 상에서 상호 연결되는, 표시 장치.
  36. 제35 항에 있어서, 상기 스테이지들 각각은 상기 게이트 라인들 중 2개 이상의 게이트 라인들에 연결되는, 표시 장치.
  37. 제36 항에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 상기 제2 전원 입력 단자는 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제2 전원 입력 단자 및 상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되는, 표시 장치.
  38. 제36 항에 있어서, 상기 스테이지들 각각은 제1 전원 입력 단자 및 제2 전원 입력 단자를 포함하고,
    상기 스테이지들 각각의 제2 전원 입력 단자는 상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되며,
    상기 스테이지들 중 홀수번째 스테이지들 각각의 상기 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고,
    상기 스테이지들 중 짝수번째 스테이지들 각각의 제1 전원 입력 단자는 상기 게이트 전원 라인들 중 제3 게이트 전원 라인에 연결되는, 표시 장치.
  39. 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들; 및
    상기 스테이지들에 직류 형태의 제1 전압을 전달하는 게이트 전원 라인들을 포함하고,
    상기 스테이지들 중 제1 스테이지는,
    상기 게이트 전원 라인들 중 제2 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압을 제어하는 제1 노드 제어부; 및
    상기 게이트 전원 라인들 중 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 전압을 게이트 신호로서 출력하는 제1 출력부를 포함하며,
    상기 제1 게이트 전원 라인 및 상기 제2 게이트 전원 라인에는 실질적으로 동일한 전압이 인가되는, 표시 장치.
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