KR20230145637A - 주사 구동부 - Google Patents

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KR20230145637A
KR20230145637A KR1020220044062A KR20220044062A KR20230145637A KR 20230145637 A KR20230145637 A KR 20230145637A KR 1020220044062 A KR1020220044062 A KR 1020220044062A KR 20220044062 A KR20220044062 A KR 20220044062A KR 20230145637 A KR20230145637 A KR 20230145637A
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인해정
이민구
이승희
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삼성디스플레이 주식회사
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Abstract

본 발명의 주사 구동부는, 제1 클럭 신호, 제2 클럭 신호, 제1 캐리 클럭 신호, 제2 캐리 클럭 신호, 제1 전원, 및 제2 전원에 기초하여 주사선들에 주사 신호들을 공급하는 복수의 스테이지들을 포함한다. 스테이지들 중 제1 스테이지는, 입력 신호 및 제1 캐리 클럭 신호에 기초하여 제1 노드의 전압을 제어하는 입력부, 제1 전원, 제2 전원, 및 제1 노드의 전압에 기초하여 제2 노드의 전압을 제어하는 제1 제어부, 제1 전원, 제2 전원, 및 제1 노드의 전압에 기초하여 제3 노드의 전압을 제어하는 제2 제어부, 제1 노드의 전압, 제2 노드의 전압, 제3 노드의 전압, 제2 전원, 및 제2 캐리 클럭 신호에 기초하여 제1 출력 단자를 통해 제1 캐리 신호를 출력하는 제1 출력부, 및 제1 노드의 전압, 제2 노드의 전압, 제3 노드의 전압, 제1 전원, 및 제1 클럭 신호에 기초하여 제2 출력 단자를 통해 제1 주사 신호를 출력하는 제2 출력부를 포함한다. 제1 클럭 신호, 제2 클럭 신호, 제1 캐리 클럭 신호, 및 제2 캐리 클럭 신호 각각은 한 프레임의 적어도 일부 구간에서 일정한 신호 레벨을 가진다.

Description

주사 구동부{SCAN DRIVER}
본 발명은 주사 구동부에 관한 것이다.
표시 장치는 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부, 주사선들로 주사 신호를 공급하기 위한 주사 구동부, 발광 제어선으로 발광 제어 신호를 공급하기 위한 발광 구동부, 데이터선들, 주사선들 및 발광 제어선들과 접속되도록 위치되는 화소들을 구비한다.
주사 구동부는 주사 신호를 생성하는 스테이지를 포함한다. 스테이지는 복수의 트랜지스터들 및 커패시터들을 포함할 수 있고, 복수의 클럭 신호들에 기초하여 입력 신호가 시프트된 출력 신호를 생성할 수 있다.
본 발명의 일 목적은 소비 전력을 개선할 수 있는 주사 구동부를 제공하는 데 있다.
본 발명의 다른 일 목적은 출력부에 포함되는 트랜지스터들의 신뢰성을 개선할 수 있는 주사 구동부를 제공하는 데 있다.
본 발명의 실시예들에 의한 주사 구동부는, 제1 클럭 신호, 제2 클럭 신호, 제1 캐리 클럭 신호, 제2 캐리 클럭 신호, 제1 전원, 및 제2 전원에 기초하여 주사선들에 주사 신호들을 공급하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 중 제1 스테이지는, 입력 신호 및 상기 제1 캐리 클럭 신호에 기초하여 제1 노드의 전압을 제어하는 입력부, 상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제2 노드의 전압을 제어하는 제1 제어부, 상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제3 노드의 전압을 제어하는 제2 제어부, 상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제2 전원, 및 상기 제2 캐리 클럭 신호에 기초하여 제1 출력 단자를 통해 제1 캐리 신호를 출력하는 제1 출력부, 및 상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제1 전원, 및 상기 제1 클럭 신호에 기초하여 제2 출력 단자를 통해 제1 주사 신호를 출력하는 제2 출력부를 포함할 수 있다. 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제1 캐리 클럭 신호, 및 상기 제2 캐리 클럭 신호 각각은 한 프레임(frame)의 적어도 일부 구간에서 일정한 신호 레벨을 가질 수 있다.
일 실시예에서, 상기 한 프레임은 표시 주사 기간 및 자가 주사 기간을 포함할 수 있다. 상기 자가 주사 기간에서, 상기 제1 캐리 클럭 신호와 상기 제2 캐리 클럭 신호는 제1 레벨로 유지되고, 상기 자가 주사 기간에서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 상기 제1 레벨보다 낮은 제2 레벨로 유지될 수 있다.
일 실시예에서, 상기 제1 스테이지는, 상기 제1 노드와 상기 제1 출력 단자 사이에 접속되는 제1 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 입력부는, 상기 입력 신호가 공급되는 제1 입력 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제1 캐리 클럭 신호가 공급되는 제2 입력 단자에 접속되는 제1 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 제어부는, 제1 제어 노드와 상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터, 및 상기 제2 노드와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제3 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 제어부는, 상기 제1 제어 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제2 제어부는, 제2 제어 노드와 상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제4 트랜지스터, 및 상기 제3 노드와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제2 제어부는, 상기 제2 제어 노드와 상기 상기 제3 노드 사이에 접속되는 제3 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 출력부는, 상기 제1 노드와 제3 제어 노드 사이에 접속되며, 게이트 전극이 상기 제2 캐리 클럭 신호가 공급되는 제3 입력 단자에 접속되는 제6 트랜지스터, 상기 제3 제어 노드와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제7 트랜지스터, 및 상기 제3 제어 노드와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드에 접속되는 제8 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 출력부는, 상기 제3 입력 단자와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터, 상기 제1 출력 단자와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터, 및 상기 제1 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드 사이에 접속되는 제11 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 출력부는, 상기 제1 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되는 제4 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제2 출력부는, 상기 제1 클럭 신호가 공급되는 제4 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제12 트랜지스터, 상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제13 트랜지스터, 및 상기 제1 전원 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드에 접속되는 제14 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 스테이지는, 제1 노드 제어 신호에 기초하여 상기 제2 노드의 전압을 제어하는 제3 제어부, 및 제2 노드 제어 신호에 기초하여 상기 제3 노드의 전압을 제어하는 제4 제어부를 더 포함할 수 있다.
일 실시예에서, 상기 제3 제어부는, 상기 제1 노드 제어 신호가 공급되는 제5 입력 단자와 제1 제어 노드 사이에 접속되며, 게이트 전극이 상기 제5 입력 단자에 접속되는 제15 트랜지스터, 및 상기 제5 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제1 제어 노드에 접속되는 제16 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제4 제어부는, 상기 제2 노드 제어 신호가 공급되는 제6 입력 단자와 제2 제어 노드 사이에 접속되며, 게이트 전극이 상기 제6 입력 단자에 접속되는 제17 트랜지스터, 및 상기 제6 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 제어 노드에 접속되는 제17 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 한 프레임 동안 상기 제1 노드 제어 신호와 상기 제2 노드 제어 신호는 각각 일정한 신호 레벨을 가지며, 상기 제1 노드 제어 신호의 신호 레벨은 상기 제2 노드 제어 신호의 신호 레벨과 상이할 수 있다.
일 실시예에서, 상기 스테이지들 중 제2 스테이지는, 상기 제1 캐리 신호, 상기 제1 캐리 클럭 신호, 상기 제2 캐리 클럭 신호, 상기 제2 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제2 캐리 신호 및 제2 주사 신호를 생성할 수 있다.
본 발명의 실시예들에 의한 주사 구동부는, 제1 내지 제4 클럭 신호들, 제1 내지 제4 캐리 클럭 신호들, 제1 전원, 및 제2 전원에 기초하여 주사선들에 주사 신호들을 공급하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 중 제1 스테이지는, 입력 신호 및 상기 제1 캐리 클럭 신호에 기초하여 제1 노드의 전압을 제어하는 입력부, 상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제2 노드의 전압을 제어하는 제1 제어부, 상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제3 노드의 전압을 제어하는 제2 제어부, 상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제2 전원, 및 상기 제3 캐리 클럭 신호에 기초하여 제1 출력 단자를 통해 제1 캐리 신호를 출력하는 제1 출력부, 및 상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제1 전원, 및 상기 제1 클럭 신호에 기초하여 제2 출력 단자를 통해 제1 주사 신호를 출력하는 제2 출력부를 포함할 수 있다. 상기 제1 내지 제4 클럭 신호들 각각과 상기 제1 내지 제4 캐리 클럭 신호들 각각은 한 프레임(frame)의 적어도 일부 구간에서 일정한 신호 레벨을 가질 수 있다.
일 실시예에서, 상기 스테이지들 중 제2 스테이지는, 상기 입력 신호, 상기 제2 캐리 클럭 신호, 상기 제4 캐리 클럭 신호, 상기 제2 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제2 캐리 신호 및 제2 주사 신호를 생성할 수 있다.
일 실시예에서, 상기 스테이지들 중 제3 스테이지는, 상기 제1 캐리 신호, 상기 제1 캐리 클럭 신호, 상기 제3 캐리 클럭 신호, 상기 제3 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제3 캐리 신호 및 제3 주사 신호를 생성할 수 있다. 상기 스테이지들 중 제4 스테이지는, 상기 제2 캐리 신호, 상기 제2 캐리 클럭 신호, 상기 제4 캐리 클럭 신호, 상기 제4 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제4 캐리 신호 및 제4 주사 신호를 생성할 수 있다.
본 발명의 실시예들에 따르면, 한 프레임 기간 중 주사 신호들이 게이트-오프 레벨로 출력되는 자가 주사 기간에서, 클럭 신호들과 캐리 클럭 신호들은 일정한 신호 레벨로 유지될 수 있다. 이에 따라, 클럭 신호들의 신호 레벨과 캐리 클럭 신호들의 신호 레벨을 각각 일정 주기로 천이(또는, 클로킹(clocking))시키기 위한 소비 전력이 저감될 수 있다.
또한, 본 발명의 실시예들에 따른 주사 구동부는, 출력부의 풀-다운 기능(pull-down function)을 수행하는 트랜지스터들을 프레임 단위로 분리하여 구동시킴으로써, 풀-다운 기능을 수행하는 트랜지스터들의 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 주사 구동부(게이트 구동부)를 나타내는 블록도이다.
도 3은 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다.
도 4는 파워-온(power-on) 시 도 2의 주사 구동부의 구동의 일 예를 설명하기 위한 타이밍도이다.
도 5a는 표시 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 5b는 자가 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 6a는 표시 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 6b는 자가 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 7a 및 도 7b는 영상 리프레시 레이트에 따른 표시 장치와 주사 구동부의 구동 방법을 설명하기 위한 도면들이다.
도 8은 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다.
도 9는 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 주사 구동부(게이트 구동부)를 나타내는 블록도이다.
도 11a는 도 10의 주사 구동부에 포함되는 제1 스테이지 및 제3 스테이지의 일 예를 나타내는 회로도이다.
도 11b는 도 10의 주사 구동부에 포함되는 제2 스테이지 및 제4 스테이지의 일 예를 나타내는 회로도이다.
도 12a는 표시 주사 기간에서 도 11a의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 12b는 자가 주사 기간에서 도 11a의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 주사 구동부(200, 또는 제1 게이트 구동부), 발광 구동부(300, 또는 제2 게이트 구동부), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
이하, 주사 구동부(200) 및 발광 구동부(300)는 게이트 구동부의 일 구성인 것으로 이해될 수 있다.
표시 장치(1000)는 구동 조건에 따라 다양한 구동 주파수(또는, 영상 리프레시 레이트, 화면 재생률)로 영상을 표시할 수 있다. 구동 주파수는 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 신호가 기입되는 빈도수이다. 예를 들어, 구동 주파수는 화면 주사율, 화면 재생 빈도수라고도 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다. 표시 장치(1000)는 다양한 구동 주파수들에 대응하여 영상을 표시할 수 있다.
일 실시예에서, 영상 리프레시 레이트에 대응하여, 하나의 수평 라인(또는, 화소행)에 대한 데이터 구동부(400)의 출력 주파수 및/또는 주사 신호를 출력하는 주사 구동부(200)의 출력 주파수가 결정될 수 있다. 예를 들어, 동영상 구동을 위한 리프레시 레이트는 약 60Hz 이상(예를 들어, 80Hz, 96Hz, 120Hz, 240Hz 등)의 주파수일 수 있다.
일 실시예에서, 표시 장치(1000)는 구동 조건에 따라, 하나의 수평 라인(또는, 화소행)에 대한 주사 구동부(200)의 출력 주파수 및 이에 대응하는 데이터 구동부(400)의 출력 주파수를 조절할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 240Hz의 다양한 영상 리프레시 레이트들에 대응하여 영상을 표시할 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 240Hz 이상의 영상 리프레시 레이트(예를 들어, 480Hz)로도 영상을 표시할 수 있다.
화소부(100)는 영상을 표시할 수 있다. 화소부(100)는 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn) 및 발광 제어선들(EL1 내지 ELn)에 접속되도록 위치되는 화소(PX)들을 구비할 수 있다. 화소(PX)들은 외부로부터 제1 구동 전원(VDD), 제2 구동 전원(VSS), 및 초기화 전원의 전압들을 공급받을 수 있다. 일 실시예에서, 제2 구동 전원(VSS)의 전압 레벨은 제1 구동 전원(VDD)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 구동 전원(VDD)의 전압은 양(positive)의 전압이고, 제2 구동 전원(VSS)의 전압은 음(negative)의 전압일 수 있다.
추가적으로, 화소(PX)들은 화소 회로 구조에 대응하여 하나 이상의 주사선(SLi) 및 발광 제어선(ELi)에 접속될 수 있다. 화소(PX)는 구동 트랜지스터, n형 트랜지스터 및 p형 트랜지스터 중 적어도 하나로 구현되는 복수의 스위칭 트랜지스터들, 및 발광 소자를 포함할 수 있다.
타이밍 제어부(500)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호 및 입력 영상 신호를 수신할 수 있다. 타이밍 제어부(500)는 입력 영상 신호에 기초하여 화소부(100)의 동작 조건에 맞는 영상 데이터(RGB)를 생성하여 데이터 구동부(400)에 제공할 수 있다. 타이밍 제어부(500)는 입력 제어 신호에 기초하여 주사 구동부(200)의 구동 타이밍을 제어하기 위한 제1 제어 신호(SCS), 발광 구동부(300)의 구동 타이밍을 제어하기 위한 제2 제어 신호(ECS), 및 데이터 구동부(400)의 구동 타이밍을 제어하기 위한 제3 제어 신호(DCS)를 생성하여 각각 주사 구동부(200), 발광 구동부(300), 및 데이터 구동부(400)에 제공할 수 있다.
주사 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 주사 구동부(200)는 제1 제어 신호(SCS)에 응답하여 주사선들(SL1 내지 SLn)로 주사 신호를 공급할 수 있다. 제1 제어 신호(SCS)는 주사 신호를 위한 스타트 펄스 및 복수의 클럭 신호들을 포함할 수 있다.
일 실시예에서, 주사 구동부(200)는 표시 장치(1000)의 영상 리프레시 레이트와 동일한 주파수(예를 들어, 제2 주파수)로 주사 신호를 주사선들(SL1 내지 SLn)로 공급할 수 있다. 여기서, 주사 신호는 화소(PX)의 구동 트랜지스터에 데이터 신호를 기입하기 위한 주사 신호일 수 있다. 제2 주파수는 발광 구동부(300)를 구동하는 제1 주파수의 약수로 설정될 수 있다.
주사 구동부(200)는 한 프레임의 표시 주사 기간에 주사선들(SL1 내지 SLn)로 게이트-온 레벨의 펄스를 가지는 주사 신호를 공급할 수 있다. 일례로, 주사 구동부(200)는 표시 주사 기간 동안 주사선들(SL1 내지 SLn) 각각으로 적어도 하나의 주사 신호를 공급할 수 있다.
또한, 주사 구동부(200)는 한 프레임의 자가 주사 기간에 주사선들(SL1 내지 SLn)로 게이트-오프 레벨로 유지되는 주사 신호를 공급할 수 있다.
한편, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 주사 구동부(200)는 화소(PX)들로 초기화 및/또는 보상을 위한 주사 신호를 추가로 공급할 수도 있다.
발광 구동부(300)는 타이밍 제어부(500)로부터 제2 제어 신호(ECS)를 수신할 수 있다. 발광 구동부(300)는 제2 제어 신호(ECS)에 응답하여 발광 제어선들(EL1 내지 ELn)로 발광 제어 신호를 공급할 수 있다. 제2 제어 신호(ECS)는 발광 제어 신호를 위한 스타트 펄스 및 복수의 클럭 신호들을 포함할 수 있다.
일 실시예에서, 발광 구동부(300)는 제1 주파수로 발광 제어 신호를 발광 제어선들(EL1 내지 ELn)으로 공급할 수 있다. 예를 들어, 발광 구동부(300)는 영상 리프레시 레이트의 주파수와 관계없이 항상 일정한 주파수(예를 들어, 제1 주파수)로 발광 제어 신호를 발광 제어선들(EL1 내지 ELn)로 공급할 수 있다. 따라서, 한 프레임 내에서, 발광 제어선들(EL1 내지 ELn)들로 공급되는 발광 제어 신호들은 소정 주기마다 반복적으로 공급될 수 있다.
또한, 제1 주파수는 제2 주파수보다 크게 설정될 수 있다. 일 실시예에서, 영상 리프레시 레이트의 주파수(또는, 제2 주파수)는 제1 주파수의 약수로 설정될 수 있다.
예를 들어, 표시 장치(1000)가 구동 가능한 모든 구동 주파수들에서, 발광 구동부(300)는 표시 주사 기간 동안 스캐닝을 1회 수행하며, 자가 주사 기간 동안 영상 리프레시 레이트에 따라 스캐닝을 적어도 1회 수행할 수 있다.
즉, 표시 주사 기간 동안 발광 제어선들(EL1 내지 ELn) 각각으로 발광 제어 신호가 순차적으로 1회 출력되고, 자가 주사 기간 동안 발광 제어선들(EL1 내지 ELn) 각각으로 발광 제어 신호가 순차적으로 1회 이상 출력될 수 있다.
이에 따라, 영상 리프레시 레이트가 감소되는 경우, 한 프레임 내에서 발광 구동부(300)가 발광 제어선들(EL1 내지 ELn) 각각으로 발광 제어 신호를 공급하는 동작의 반복 횟수가 증가될 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS)에 응답하여 영상 데이터(RGB)를 아날로그 데이터 신호(예를 들어, 데이터 전압)으로 변환하고, 데이터 신호를 데이터선들(DL1 내지 DLm)로 공급할 수 있다.
한편, 도 1에는 설명의 편의를 위해 주사 구동부(200) 및 발광 구동부(300)가 각각 단일 구성인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 설계에 따라 주사 구동부(200)는 서로 다른 파형의 주사 신호들 중 적어도 하나를 각각 공급하는 복수의 주사 구동부들을 포함할 수 있다. 또한, 주사 구동부(200) 및 발광 구동부(300)의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수도 있다.
일 실시예에서, 표시 장치(1000)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 화소(PX)의 구동을 위한 제1 구동 전원(VDD)의 전압 및 제2 구동 전원(VSS)의 전압을 화소부(100)에 공급할 수 있다.
도 2는 본 발명의 실시예들에 따른 주사 구동부(게이트 구동부)를 나타내는 블록도이다.
한편, 설명의 편의를 위하여, 도 2에서는 주사 구동부(200)에 포함되는 4개의 스테이지들(ST1 내지 ST4) 및 이들로부터 출력되는 주사 신호들(또는, 출력 신호들(OUT1 내지 OUT4))을 도시하였다.
한편, 주사 구동부(200)는 게이트 구동부의 일 예이다.
도 2를 참조하면, 주사 구동부(200)는 복수의 스테이지들(ST1 내지 ST4)을 포함할 수 있다. 스테이지들(ST1 내지 ST4)은 각각 대응하는 주사선들(SL1 내지 SL4)에 접속되고, 클럭 신호들(CLK1, CLK2)과 캐리 클럭 신호들(RCLK1, RCLK2)에 대응하여 주사 신호를 출력할 수 있다.
제2 스테이지(ST2)는 제1 스테이지(ST1)에 종속하여 연결되고, 제3 스테이지(ST3)는 제2 스테이지(ST2)에 종속하여 연결되며, 제4 스테이지(ST4)는 제3 스테이지(ST3)에 종속하여 연결될 수 있다. 제1 내지 제4 스테이지들(ST1 내지 ST4)은 실질적으로 동일한 구성을 가질 수 있다.
스테이지들(ST1 내지 ST4) 각각은 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 제4 입력 단자(204), 제1 전원 입력 단자(205), 제2 전원 입력 단자(206), 제3 전원 입력 단자(207), 제1 출력 단자(208), 및 제2 출력 단자(209)를 포함할 수 있다.
실시예들에 따라, 스테이지들(ST1 내지 ST4) 각각은 제5 입력 단자(210), 제6 입력 단자(211), 및 제7 입력 단자(212)를 더 포함할 수 있다.
제1 스테이지(ST1)의 제1 입력 단자(201)는 스타트 펄스(SP)를 수신할 수 있다. 또한, 제2 내지 제4 스테이지들(ST2 내지 ST4)의 제1 입력 단자(201)들은 각각 이전 스테이지의 제1 출력 단자(208)로부터 출력된 캐리 신호(즉, 제1 내지 제3 캐리 신호들(CR1 내지 CR3) 중 하나)를 각각 수신할 수 있다. 예를 들어, 제2 스테이지(ST2)의 제1 입력 단자(201)는 제1 스테이지(ST1)의 제1 출력 단자(208)로부터 출력된 제1 캐리 신호(CR1)를 수신하고, 제3 스테이지(ST3)의 제1 입력 단자(201)는 제2 스테이지(ST2)의 제1 출력 단자(208)로부터 출력된 제2 캐리 신호(CR2)를 수신하며, 제4 스테이지(ST4)의 제1 입력 단자(201)는 제3 스테이지(ST3)의 제1 출력 단자(208)로부터 출력된 제3 캐리 신호(CR3)를 수신할 수 있다.
스테이지들(ST1 내지 ST4)의 제2 입력 단자(202) 및 제3 입력 단자(203)에는 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)가 교번하여 제공될 수 있다.
일 실시예에서, 제k(단, k는 0보다 큰 정수) 스테이지의 제2 입력 단자(202)는 제1 캐리 클럭 신호(RCLK1)를 수신하고, 제k 스테이지의 제3 입력 단자(203)는 제2 캐리 클럭 신호(RCLK2)를 수신할 수 있다. 반면에, 제k+1 스테이지의 제2 입력 단자(202)는 제2 캐리 클럭 신호(RCLK2)를 수신하고, 제k+1 스테이지의 제3 입력 단자(203)는 제1 캐리 클럭 신호(RCLK1)를 수신할 수 있다.
예를 들어, 제1 스테이지(ST1)와 제3 스테이지(ST3)의 제2 입력 단자(202)들은 각각 제1 캐리 클럭 신호(RCLK1)를 수신하며, 제1 스테이지(ST1)와 제3 스테이지(ST3)의 제3 입력 단자(203)들은 각각 제2 캐리 클럭 신호(RCLK2)를 수신할 수 있다. 또한, 제2 스테이지(ST2)와 제4 스테이지(ST4)의 제2 입력 단자(202)들은 각각 제2 캐리 클럭 신호(RCLK2)를 수신하며, 제2 스테이지(ST2)와 제4 스테이지(ST4)의 제3 입력 단자(203)들은 각각 제1 캐리 클럭 신호(RCLK1)를 수신할 수 있다.
일 실시예에서, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 표시 주사 기간에서, 동일한 주기를 가지며, 위상이 서로 중첩되지 않는 파형을 가질 수 있다. 일 예로, 표시 주사 기간에서, 제2 캐리 클럭 신호(RCLK2)는 제1 캐리 클럭 신호(RCLK1)에서 약 반주기만큼 시프트된 신호로 설정될 수 있다.
일 실시예에서, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 자가 주사 기간(SSP, 도 5b 참조)에서, 일정한 레벨로 유지되는 파형을 가질 수 있다. 일 예로, 자가 주사 기간에서, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 하이 레벨(또는, 하이 전압, 제1 레벨)로 유지되는 신호로 설정될 수 있다.
스테이지들(ST1 내지 ST4)의 제4 입력 단자(204)에는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)가 교번하여 제공될 수 있다.
일 실시예에서, 제k 스테이지의 제4 입력 단자(204)는 제1 클럭 신호(CLK1)를 수신할 수 있다. 반면에, 제k+1 스테이지의 제4 입력 단자(204)는 제2 클럭 신호(CLK2)를 수신할 수 있다.
예를 들어, 제1 스테이지(ST1)와 제3 스테이지(ST3)의 제4 입력 단자(204)들은 각각 제1 클럭 신호(CLK1)를 수신하며, 제2 스테이지(ST2)와 제4 스테이지(ST4)의 제4 입력 단자(204)들은 각각 제2 클럭 신호(CLK2)를 수신할 수 있다.
일 실시예에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 표시 주사 기간에서, 동일한 주기를 가지며 위상이 서로 중첩되지 않는 파형을 가질 수 있다. 일 예로, 표시 주사 기간에서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 약 반주기만큼 시프트된 신호로 설정될 수 있다.
일 실시예에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 자가 주사 기간에서, 일정한 레벨로 유지되는 파형을 가질 수 있다. 일 예로, 자가 주사 기간에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 로우 레벨(또는, 로우 전압, 제2 레벨)로 유지되는 신호로 설정될 수 있다.
도 1을 참조하여 설명한 바와 같이, 표시 장치(1000, 도 1 참조)의 영상 리프레시 레이트에 따라, 주사 구동부(200)는 한 프레임의 표시 주사 기간(DSP, 도 5a 참조)에서는 주사선들(SL1 내지 SL4)로 게이트-온 레벨(예를 들어, 하이 레벨)의 펄스를 가지는 주사 신호를 공급하며, 한 프레임의 자가 주사 기간(SSP, 도 5b 참조)에서는 주사선들(SL1 내지 SL4)로 게이트-오프 레벨(예를 들어, 로우 레벨)로 유지되는 주사 신호를 공급할 수 있다. 여기서, 본 발명의 실시예들에 따른 표시 장치(1000, 도 1 참조)(또는, 주사 구동부(200))는 주사 신호들(또는, 출력 신호들)이 게이트-오프 레벨(또는, 로우 레벨)로 유지되는 자가 주사 기간 동안, 주사 신호를 생성하기 위해 이용되는 클럭 신호들(CLK1, CLK2)과 캐리 클럭 신호들(RCLK1, RCLK2)을 일정한 레벨로 유지함으로써, 클럭 신호들(CLK1, CLK2)의 신호 레벨과 캐리 클럭 신호들(RCLK1, RCLK2)의 신호 레벨을 각각 일정 주기로 천이(또는, 클로킹(clocking))시키기 위한 소비 전력이 저감될 수 있다. 이에 대해서는 도 3, 도 5a 내지 도 6b를 참조하여 구체적으로 설명하기로 한다.
스테이지들(ST1 내지 ST4)의 제1 내지 제3 전원 입력 단자들(205, 206, 207)에는 스테이지들(ST1 내지 ST4)의 구동에 필요한 전원의 전압들이 인가될 수 있다.
예를 들어, 스테이지들(ST1 내지 ST4) 각각의 제1 전원 입력 단자(205)에는 제1 전원(VGL1)의 전압이 인가되고, 스테이지들(ST1 내지 ST4) 각각의 제2 전원 입력 단자(206)에는 제2 전원(VGL2)의 전압이 인가되며, 스테이지들(ST1 내지 ST4) 각각의 제3 전원 입력 단자(207)에는 제3 전원(VGH)의 전압이 인가될 수 있다. 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압은 직류 전압 레벨을 가질 수 있다. 여기서, 제3 전원(VGH)의 전압 레벨은 제1 전원(VGL1) 및 제2 전원(VGL2)의 전압 레벨보다 높게 설정될 수 있다. 일 실시예에서, 제2 전원(VGL2)의 전압 레벨은 제1 전원(VGL1)의 전압 레벨과 같거나 제1 전원(VGL1)의 전압 레벨보다 낮게 설정될 수 있다.
스테이지들(ST1 내지 ST4) 각각의 제1 출력 단자(208)들로 캐리 신호들(CR1 내지 CR4)이 출력될 수 있다. 상술한 바와 같이, 제1 출력 단자(208)들로 출력된 캐리 신호들(CR1 내지 CR4)은 각각 다음 스테이지의 제1 입력 단자(201)들로 제공될 수 있다. 예를 들어, 제1 스테이지(ST1)의 제1 출력 단자(208)로부터 출력된 제1 캐리 신호(CR1)는 제2 스테이지(ST2)의 제1 입력 단자(201)로 제공되고, 제2 스테이지(ST2)의 제1 출력 단자(208)로부터 출력된 제2 캐리 신호(CR2)는 제3 스테이지(ST3)의 제1 입력 단자(201)로 제공되며, 제3 스테이지(ST3)의 제1 출력 단자(208)로부터 출력된 제3 캐리 신호(CR3)는 제4 스테이지(ST4)의 제1 입력 단자(201)로 제공되고, 제4 스테이지(ST4)의 제1 출력 단자(208)로부터 출력된 제4 캐리 신호(CR4)는 제5 스테이지의 제1 입력 단자로 제공될 수 있다.
스테이지들(ST1 내지 ST4) 각각의 제2 출력 단자(209)들로 출력 신호들(OUT1 내지 OUT4)이 출력될 수 있다. 일 실시예에서, 제2 출력 단자(209)들로 출력되는 출력 신호들(OUT1 내지 OUT4)은 주사 신호로서 대응되는 주사선들(SL1 내지 SL4)로 제공될 수 있다.
스테이지들(ST1 내지 ST4)의 제5 입력 단자(210)와 제6 입력 단자(211)에는 각각 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)가 제공될 수 있다.
일 실시예에서, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 상호 상반된 신호 레벨을 가질 수 있다. 예를 들어, 제1 노드 제어 신호(GBI1)가 하이 레벨을 가지는 경우 제2 노드 제어 신호(GBI2)는 로우 레벨을 가질 수 있다. 다른 예로, 제1 노드 제어 신호(GBI1)가 로우 레벨을 가지는 경우 제2 노드 제어 신호(GBI2)는 하이 레벨을 가질 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 상호 동일한 신호 레벨(예를 들어, 하이 레벨)을 가질 수도 있다. 다른 예로, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 일부 구간에서는 상호 상반된 신호 레벨을 가지며, 다른 일부 구간에서는 상호 동일한 신호 레벨을 가질 수도 있다.
일 실시예에서, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 각각 프레임 단위로 가변할 수 있다. 예를 들어, 제1 노드 제어 신호(GBI1)는 한 프레임 동안 하이 레벨로 유지되며, 해당 프레임의 다음 프레임에서 제1 노드 제어 신호(GBI1)의 신호 레벨이 가변하여 로우 레벨로 천이될 수 있다. 유사하게, 제2 노드 제어 신호(GBI2)는 한 프레임 동안 로우 레벨로 유지되며, 해당 프레임의 다음 프레임에서 제2 노드 제어 신호(GBI2)의 신호 레벨이 가변하여 하이 레벨로 천이될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)의 신호 레벨은 2 이상의 프레임 단위로 가변할 수도 있다. 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)에 대해서는, 도 3, 도 5a 내지 도 7b를 참조하여 구체적으로 설명하기로 한다.
스테이지들(ST1 내지 ST4)의 제7 입력 단자(212)에는 초기화 제어 신호(SESR)가 제공될 수 있다. 초기화 제어 신호(SESR)는 표시 장치(1000, 도 1 참조)(또는, 주사 구동부(200))의 파워-온(power-on) 시 적어도 1회 제7 입력 단자(212)를 통해 스테이지들(ST1 내지 ST4)로 제공되며, 이후에는 제공되지 않을 수 있다.
일 실시예에서, 주사 구동부(200)에 포함되는 스테이지들(ST1 내지 ST4)은 제1 입력 단자(201)를 통해 수신하는 신호의 종류를 제외하고, 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제1 입력 단자(201)를 통해 스타트 펄스(SP)를 수신하는 최초의 스테이지인 제1 스테이지(ST1)와 제1 입력 단자(201)를 통해 이전 스테이지의 캐리 신호를 수신하는 나머지 스테이지들(예를 들어, 제2 내지 제4 스테이지들(ST2 내지 ST4))은 제1 입력 단자(201)를 통해 수신하는 입력 신호(즉, 스타트 펄스(SP) 또는 이전 스테이지의 캐리 신호)를 제외하고 실질적으로 동일한 회로 구성을 가지며 실질적으로 동일하게 동작할 수 있다.
이에 따라, 이하에서는 설명의 편의를 위하여, 주사 구동부(200)에 포함되는 스테이지들을 설명함에 있어서, 제1 스테이지(ST1)를 기준으로 설명하기로 한다.
도 3은 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 제1 스테이지(ST1)는 입력부(11), 제1 제어부(12), 제2 제어부(13), 제1 출력부(14)(또는, 캐리 신호 출력부), 제2 출력부(15)(또는, 주사 신호 출력부), 제1 커패시터(C1)(또는, 부스팅 커패시터), 제3 제어부(16), 및 제4 제어부(17)를 포함할 수 있다. 실시예들에 따라, 제1 스테이지(ST1)는 초기화부(18) 및 안정화부(19)를 더 포함할 수 있다.
한편, 제1 스테이지(ST1)의 구성은 제j(단, j는 2 이상의 정수) 스테이지에도 적용될 수 있다.
예를 들어, 제2 스테이지(ST2)는 입력부(21), 제1 제어부(22), 제2 제어부(23), 제1 출력부(24), 제2 출력부(25), 제1 커패시터(C1), 제3 제어부(26), 및 제4 제어부(27)를 포함할 수 있으며, 실시예들에 따라, 초기화부(28) 및 안정화부(29)를 더 포함할 수 있다.
여기서, 제1 입력 단자(예를 들어, 제2 스테이지(ST2)의 제1 입력 단자(201))를 통해 입력부(예를 들어, 제2 스테이지(ST2)의 입력부(21))로 제공되는 입력 신호가 제j-1 스테이지의 캐리 신호(예를 들어, 제1 캐리 신호(CR1))인 구성과 제2 내지 제4 입력 단자들(202, 203, 204)에 인가되는 신호들(즉, 클럭 신호, 캐리 클럭 신호)을 제외하고, 제j 스테이지는 제1 스테이지(ST1)와 실질적으로 동일하거나 유사하므로, 이하에서는 설명의 편의를 위하여, 제1 스테이지(ST1)를 기준으로 설명하기로 한다.
한편, 제1 스테이지(ST1)에 포함되는 트랜지스터들(T1 내지 T20)은 n형 트랜지스터일 수 있다. 다만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 제1 스테이지(ST1)에 포함되는 트랜지스터들(T1 내지 T20) 중 적어도 일부는 p형 트랜지스터일 수도 있다.
제1 스테이지(ST1)는 입력 신호(예를 들어, 스타트 펄스(SP)), 제1 캐리 클럭 신호(RCLK1), 제2 캐리 클럭 신호(RCLK2), 제1 클럭 신호(CLK1), 제1 노드 제어 신호(GBI1), 제2 노드 제어 신호(GBI2), 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압에 기초하여, 제1 캐리 신호(CR1) 및 제1 출력 신호(OUT1)(또는, 제1 주사 신호)를 생성 및 출력할 수 있다.
여기서, 도 2를 참조하여 설명한 바와 같이, 제3 전원(VGH)의 전압 레벨은 제1 전원(VGL1) 및 제2 전원(VGL2)의 전압 레벨 보다 높게 설정(예를 들어, 하이 전압으로 설정)될 수 있다. 또한, 제2 전원(VGL2)의 전압 레벨은 제1 전원(VGL1)의 전압 레벨과 같거나 제1 전원(VGL1)의 전압 레벨보다 낮게 설정될 수 있다. 이하에서는, 설명의 편의를 위하여 제1 전원(VGL1)의 전압 레벨과 제2 전원(VGL2)의 전압 레벨이 동일(예를 들어, 로우 전압으로 동일)한 것을 기준으로 설명하기로 한다.
일 실시예에서, 제1 스테이지(ST1)는 입력부(11), 제1 제어부(12), 제2 제어부(13), 제1 출력부(14), 제2 출력부(15), 제1 커패시터(C1), 제3 제어부(16) 및 제4 제어부(17)를 포함할 수 있다.
입력부(11)는 제1 입력 단자(201)를 통해 입력 신호(예를 들어, 스타트 펄스(SP))를 수신하고, 제2 입력 단자(202)를 통해 제1 캐리 클럭 신호(RCLK1)를 수신할 수 있다.
입력부(11)는 스타트 펄스(SP)와 제1 캐리 클럭 신호(RCLK1)에 기초하여, 제1 노드(Q)의 전압을 제어할 수 있다.
이를 위해, 입력부(11)는 제1 트랜지스터(T1)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 입력 단자(201)와 제1 노드(Q) 사이에 접속되며, 제2 입력 단자(202)에 접속되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제2 입력 단자(202)를 통해 공급되는 제1 캐리 클럭 신호(RCLK1)가 게이트 온 레벨(예를 들어, 하이 레벨)을 가질 때 턴-온되어, 제1 입력 단자(201)와 제1 노드(Q)를 전기적으로 접속시킬 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 서로 직렬로 연결된 제1 및 제2 서브 트랜지스터들(T1_1, T1_2)을 포함할 수 있다. 제1 및 제2 서브 트랜지스터들(T1_1, T1_2) 각각은 제2 입력 단자(202)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다(예를 들어, 듀얼 게이트 구조라 함). 이에 따라, 제1 트랜지스터(T1)에 의한 전류 누설이 최소화될 수 있다.
제1 제어부(12)는 제1 노드(Q)에 접속되며, 제1 전원 입력 단자(205)를 통해 제1 전원(VGL1)의 전압을 수신하고, 제2 전원 입력 단자(206)를 통해 제2 전원(VGL2)의 전압을 수신할 수 있다.
제1 제어부(12)는 제1 노드(Q)의 전압, 제1 전원(VGL1)의 전압, 및 제2 전원(VGL2)의 전압에 기초하여, 제2 노드(QB_A)의 전압을 제어할 수 있다.
이를 위해, 제1 제어부(12)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 커패시터(C2)를 포함할 수 있다.
제2 트랜지스터(T2)는 제1 제어 노드(N1)와 제1 전원 입력 단자(205) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제3 트랜지스터(T3)는 제2 노드(QB_A)와 제2 전원 입력 단자(206) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제3 트랜지스터(T3)가 턴-온되는 경우, 제2 노드(QB_A)로 로우 레벨의 제2 전원(VGL2)의 전압이 공급될 수 있다.
제2 커패시터(C2)는 제2 노드(QB_A)와 제1 제어 노드(N1) 사이에 접속될 수 있다. 예를 들어, 제2 커패시터(C2)는 제2 노드(QB_A)에 접속되는 제1 전극 및 제1 제어 노드(N1)에 접속되는 제2 전극을 포함할 수 있다.
한편, 제2 트랜지스터(T2)가 턴-온되는 경우, 제1 제어 노드(N1)와 제1 전원 입력 단자(205)가 전기적으로 접속되어, 정전압인 제1 전원(VGL1)의 전압이 제2 커패시터(C2)의 제2 전극(즉, 제1 제어 노드(N1))으로 공급될 수 있다. 이에 따라, 턴-온 상태의 제3 트랜지스터(T3)에 의해 제2 노드(QB_A)로 공급된 로우 레벨의 제2 전원(VGL2)의 전압이 제2 커패시터(C2)에 의해 안정적으로 유지될 수 있다.
제2 제어부(13)는 제1 노드(Q)의 전압, 제1 전원(VGL1)의 전압, 및 제2 전원(VGL2)의 전압에 기초하여, 제3 노드(QB_B)의 전압을 제어할 수 있다.
이를 위해, 제2 제어부(13)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제3 커패시터(C3)를 포함할 수 있다.
제4 트랜지스터(T4)는 제2 제어 노드(N2)와 제1 전원 입력 단자(205) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제5 트랜지스터(T5)는 제3 노드(QB_B)와 제2 전원 입력 단자(206) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제5 트랜지스터(T5)가 턴-온되는 경우, 제3 노드(QB_B)로 로우 레벨의 제2 전원(VGL2)의 전압이 공급될 수 있다.
제3 커패시터(C3)는 제3 노드(QB_B)와 제2 제어 노드(N2) 사이에 접속될 수 있다. 예를 들어, 제3 커패시터(C3)는 제3 노드(QB_B)에 접속되는 제1 전극 및 제2 제어 노드(N2)에 접속되는 제2 전극을 포함할 수 있다.
한편, 제4 트랜지스터(T4)가 턴-온되는 경우, 제2 제어 노드(N2)와 제1 전원 입력 단자(205)가 전기적으로 접속되어, 정전압인 제1 전원(VGL1)의 전압이 제3 커패시터(C3)의 제2 전극(즉, 제2 제어 노드(N2))으로 공급될 수 있다. 이에 따라, 턴-온 상태의 제5 트랜지스터(T5)에 의해 제3 노드(QB_B)로 공급된 로우 레벨의 제2 전원(VGL2)의 전압이 제3 커패시터(C3)에 의해 안정적으로 유지될 수 있다.
제1 출력부(14)는 제1 노드(Q), 제2 노드(QB_A), 및 제3 노드(QB_B)에 접속되며, 제3 입력 단자(203)를 통해 제2 캐리 클럭 신호(RCLK2)를 수신하고, 제2 전원 입력 단자(206)를 통해 제2 전원(VGL2)의 전압을 수신할 수 있다.
제1 출력부(14)는 제1 노드(Q)의 전압, 제2 노드(QB_A)의 전압, 제3 노드(QB_B)의 전압, 제2 캐리 클럭 신호(RCLK2), 및 제2 전원(VGL2)의 전압에 기초하여, 제1 캐리 신호(CR1)를 출력할 수 있다. 예를 들어, 제2 캐리 클럭 신호(RCLK2)의 하이 레벨은 제1 캐리 신호(CR1)의 하이 레벨에 대응하고, 제2 전원(VGL2)의 전압은 제1 캐리 신호(CR1)의 로우 레벨에 대응할 수 있다. 한편, 도 2를 참조하여 설명한 바와 같이, 제1 캐리 신호(CR1)는 제1 출력 단자(208)를 통해 다음 스테이지(예를 들어, 제2 스테이지(ST2))로 제공될 수 있다.
이를 위해, 제1 출력부(14)는 제6 내지 제11 트랜지스터들(T6 내지 T11) 및 제4 커패시터(C4)를 포함할 수 있다.
제6 트랜지스터(T6)는 제1 노드(Q)와 제3 제어 노드(N3) 사이에 접속되며, 제3 입력 단자(203)에 접속되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 제3 입력 단자(203)를 통해 공급되는 제2 캐리 클럭 신호(RCLK2)가 게이트 온 레벨(예를 들어, 하이 레벨)을 가질 때 턴-온되어, 제1 노드(Q)와 제3 제어 노드(N3)를 전기적으로 접속시킬 수 있다.
제7 트랜지스터(T7)는 제3 제어 노드(N3)와 제1 출력 단자(208) 사이에 접속되며, 제2 노드(QB_A)에 접속되는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 제2 노드(QB_A)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제8 트랜지스터(T8)는 제3 제어 노드(N3)와 제1 출력 단자(208) 사이에 접속되며, 제3 노드(QB_B)에 접속되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제3 노드(QB_B)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제9 트랜지스터(T9)는 제3 입력 단자(203)와 제1 출력 단자(208) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제9 트랜지스터(T9)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제9 트랜지스터(T9)가 턴-온되면, 제3 입력 단자(203)와 제1 출력 단자(208)가 전기적으로 접속될 수 있다. 제9 트랜지스터(T9)가 턴-온될 때 제3 입력 단자(203)를 통해 공급되는 제2 캐리 클럭 신호(RCLK2)가 하이 레벨을 가지는 경우, 제2 캐리 클럭 신호(RCLK2)의 하이 레벨은 제1 캐리 신호(CR1)의 하이 레벨에 대응할 수 있다.
제10 트랜지스터(T10)는 제2 전원 입력 단자(206)와 제1 출력 단자(208) 사이에 접속되며, 제2 노드(QB_A)에 접속되는 게이트 전극을 포함할 수 있다. 제10 트랜지스터(T10)는 제2 노드(QB_A)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제10 트랜지스터(T10)가 턴-온되면, 제2 전원 입력 단자(206)와 제1 출력 단자(208)가 전기적으로 접속될 수 있다. 제10 트랜지스터(T10)가 턴-온될 때, 제2 전원 입력 단자(206)를 통해 공급되는 제2 전원(VGL2)의 전압은 제1 캐리 신호(CR1)의 로우 레벨에 대응할 수 있다.
제11 트랜지스터(T11)는 제2 전원 입력 단자(206)와 제1 출력 단자(208) 사이에 접속되며, 제3 노드(QB_B)에 접속되는 게이트 전극을 포함할 수 있다. 제11 트랜지스터(T11)는 제3 노드(QB_B)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제11 트랜지스터(T11)가 턴-온되면, 제2 전원 입력 단자(206)와 제1 출력 단자(208)가 전기적으로 접속될 수 있다. 제11 트랜지스터(T11)가 턴-온될 때, 제2 전원 입력 단자(206)를 통해 공급되는 제2 전원(VGL2)의 전압은 제1 캐리 신호(CR1)의 로우 레벨에 대응할 수 있다.
즉, 제1 출력부(14)의 제9 트랜지스터(T9)가 제1 캐리 신호(CR1) 출력을 위한 풀-업 기능(pull-up function)을 담당하여 수행하고, 제10 및 제11 트랜지스터들(T10, T11)이 제1 캐리 신호(CR1) 출력을 위한 풀-다운 기능(pull-down function)을 담당하여 수행한다.
제4 커패시터(C4)는 제1 출력 단자(208)와 제2 전원 입력 단자(206) 사이에 접속될 수 있다. 예를 들어, 제4 커패시터(C4)는 제2 전원 입력 단자(206)에 접속되는 제1 전극 및 제1 출력 단자(208)에 접속되는 제2 전극을 포함할 수 있다. 여기서, 제4 커패시터(C4)의 제1 전극은 정전압인 제2 전원(VGL2)이 공급되는 제2 전원 입력 단자(206)에 접속되므로, 제1 출력 단자(208)에 대응하는 노드의 전압이 안정적으로 유지될 수 있다.
제2 출력부(15)는 제1 노드(Q), 제2 노드(QB_A), 및 제3 노드(QB_B)에 접속되며, 제4 입력 단자(204)를 통해 제1 클럭 신호(CLK1)를 수신하고, 제1 전원 입력 단자(205)를 통해 제1 전원(VGL1)의 전압을 수신할 수 있다.
제2 출력부(15)는 제1 노드(Q)의 전압, 제2 노드(QB_A)의 전압, 제3 노드(QB_B)의 전압, 제1 클럭 신호(CLK1), 및 제1 전원(VGL1)의 전압에 기초하여, 제1 출력 신호(OUT1)(또는, 제1 주사 신호)를 출력할 수 있다. 예를 들어, 제1 클럭 신호(CLK1)의 하이 레벨은 제1 출력 신호(OUT1)의 하이 레벨에 대응하고, 제1 전원(VGL1)의 전압은 제1 출력 신호(OUT1)의 로우 레벨에 대응할 수 있다. 제1 출력 신호(OUT1)는 주사 신호로서 제2 출력 단자(209)를 통해 제1 주사선(SL1)에 제공될 수 있다.
이를 위해, 제2 출력부(15)는 제12 내지 제14 트랜지스터들(T12 내지 T14)을 포함할 수 있다.
제12 트랜지스터(T12)는 제4 입력 단자(204)와 제2 출력 단자(209) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 제12 트랜지스터(T12)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제12 트랜지스터(T12)가 턴-온되면, 제4 입력 단자(204)와 제2 출력 단자(209)가 전기적으로 접속될 수 있다. 제12 트랜지스터(T12)가 턴-온될 때 제4 입력 단자(204)를 통해 공급되는 제1 클럭 신호(CLK1)가 하이 레벨을 가지는 경우, 제1 클럭 신호(CLK1)의 하이 레벨은 제1 출력 신호(OUT1)의 하이 레벨에 대응할 수 있다.
제13 트랜지스터(T13)는 제1 전원 입력 단자(205)와 제2 출력 단자(209) 사이에 접속되며, 제2 노드(QB_A)에 접속되는 게이트 전극을 포함할 수 있다. 제13 트랜지스터(T13)는 제2 노드(QB_A)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제13 트랜지스터(T13)가 턴-온되면, 제1 전원 입력 단자(205)와 제2 출력 단자(209)가 전기적으로 접속될 수 있다. 제13 트랜지스터(T13)가 턴-온될 때, 제1 전원 입력 단자(205)를 통해 공급되는 제1 전원(VGL1)의 전압은 제1 출력 신호(OUT1)의 로우 레벨에 대응할 수 있다.
제14 트랜지스터(T14)는 제1 전원 입력 단자(205)와 제2 출력 단자(209) 사이에 접속되며, 제3 노드(QB_B)에 접속되는 게이트 전극을 포함할 수 있다. 제14 트랜지스터(T14)는 제3 노드(QB_B)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제14 트랜지스터(T14)가 턴-온되면, 제1 전원 입력 단자(205)와 제2 출력 단자(209)가 전기적으로 접속될 수 있다. 제14 트랜지스터(T14)가 턴-온될 때, 제1 전원 입력 단자(205)를 통해 공급되는 제1 전원(VGL1)의 전압은 제1 출력 신호(OUT1)의 로우 레벨에 대응할 수 있다.
즉, 제2 출력부(15)의 제12 트랜지스터(T12)가 제1 출력 신호(OUT1) 출력을 위한 풀-업 기능을 담당하여 수행하고, 제13 및 제14 트랜지스터들(T13, T14)이 제1 출력 신호(OUT1) 출력을 위한 풀-다운 기능을 담당하여 수행한다.
제1 커패시터(C1)는 제1 노드(Q)와 제1 출력 단자(208) 사이에 접속될 수 있다. 예를 들어, 제1 커패시터(C1)는 제1 노드(Q)에 접속되는 제1 전극 및 제1 출력 단자(208)에 접속되는 제2 전극을 포함할 수 있다.
제3 제어부(16)는 제1 제어 노드(N1)에 접속되며, 제5 입력 단자(210)를 통해 제1 노드 제어 신호(GBI1)를 수신할 수 있다.
제3 제어부(16)는 제1 노드 제어 신호(GBI1)에 기초하여, 제2 노드(QB_A)의 전압을 제어할 수 있다.
이를 위해, 제3 제어부(16)는 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)를 포함할 수 있다.
제15 트랜지스터(T15)는 제5 입력 단자(210)와 제1 제어 노드(N1) 사이에 접속되며, 제5 입력 단자(210)에 접속되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(T15)는 제5 입력 단자(210)를 통해 공급되는 제1 노드 제어 신호(GBI1)가 게이트 온 레벨(예를 들어, 하이 레벨)을 가질 때 턴-온되어, 제5 입력 단자(210)와 제1 제어 노드(N1)를 전기적으로 접속시킬 수 있다.
일 실시예에서, 제15 트랜지스터(T15)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 예를 들어, 제15 트랜지스터(T15)는 서로 직렬로 연결된 제3 및 제4 서브 트랜지스터들(T15_1, T15_2)을 포함할 수 있다. 제3 및 제4 서브 트랜지스터들(T15_1, T15_2) 각각은 제5 입력 단자(210)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다(예를 들어, 듀얼 게이트 구조라 함). 이에 따라, 제15 트랜지스터(T15)에 의한 전류 누설이 최소화될 수 있다.
제16 트랜지스터(T16)는 제5 입력 단자(210)와 제2 노드(QB_A) 사이에 접속되며, 제1 제어 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제16 트랜지스터(T16)는 제1 제어 노드(N1)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제4 제어부(17)는 제2 제어 노드(N2)에 접속되며, 제6 입력 단자(211)를 통해 제2 노드 제어 신호(GBI2)를 수신할 수 있다.
제4 제어부(17)는 제2 노드 제어 신호(GBI2)에 기초하여, 제3 노드(QB_B)의 전압을 제어할 수 있다.
이를 위해, 제4 제어부(17)는 제17 트랜지스터(T17) 및 제18 트랜지스터(T18)를 포함할 수 있다.
제17 트랜지스터(T17)는 제6 입력 단자(211)와 제2 제어 노드(N2) 사이에 접속되며, 제6 입력 단자(211)에 접속되는 게이트 전극을 포함할 수 있다. 제17 트랜지스터(T17)는 제6 입력 단자(211)를 통해 공급되는 제2 노드 제어 신호(GBI2)가 게이트 온 레벨(예를 들어, 하이 레벨)을 가질 때 턴-온되어, 제6 입력 단자(211)와 제2 제어 노드(N2)를 전기적으로 접속시킬 수 있다.
일 실시예에서, 제17 트랜지스터(T17)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 예를 들어, 제17 트랜지스터(T17)는 서로 직렬로 연결된 제5 및 제6 서브 트랜지스터들(T17_1, T17_2)을 포함할 수 있다. 제5 및 제6 서브 트랜지스터들(T17_1, T17_2) 각각은 제6 입력 단자(211)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다(예를 들어, 듀얼 게이트 구조라 함). 이에 따라, 제17 트랜지스터(T17)에 의한 전류 누설이 최소화될 수 있다.
제18 트랜지스터(T18)는 제6 입력 단자(211)와 제3 노드(QB_B) 사이에 접속되며, 제2 제어 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제18 트랜지스터(T18)는 제2 제어 노드(N2)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
일 실시예에서, 제1 스테이지(ST1)는 초기화부(18)와 안정화부(19)를 더 포함할 수 있다.
초기화부(18)는 제1 전원 입력 단자(205)를 통해 제1 전원(VGL1)의 전압을 수신하고, 제7 입력 단자(212)를 통해 초기화 제어 신호(SESR)를 수신할 수 있다.
초기화부(18)는 초기화 제어 신호(SESR)와 제1 전원(VGL1)의 전압에 기초하여, 제1 노드(Q)의 전압을 제어할 수 있다. 예를 들어, 초기화부(18)는 파워-온 시 제1 노드(Q)(예를 들어, 제1 노드(Q)에 접속된 기생 커패시터 등)에 잔류된 전압을 방전시키기 위해, 파워-온 시 적어도 1회 제1 전원(VGL1)의 로우 전압을 제1 노드(Q)에 제공할 수 있다.
이를 위해, 초기화부(18)는 제19 트랜지스터(T19)를 포함할 수 있다.
제19 트랜지스터(T19)는 제1 전원 입력 단자(205)와 제1 노드(Q) 사이에 접속되며, 제7 입력 단자(212)에 접속되는 게이트 전극을 포함할 수 있다. 제19 트랜지스터(T19)는 제7 입력 단자(212)를 통해 공급되는 초기화 제어 신호(SESR)가 게이트 온 레벨(예를 들어, 하이 레벨)을 가질 때 턴-온되어, 제1 전원 입력 단자(205)를 통해 공급되는 제1 전원(VGL1)의 로우 전압이 제1 노드(Q)에 제공될 수 있다.
일 실시예에서, 제19 트랜지스터(T19)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 예를 들어, 제19 트랜지스터(T19)는 서로 직렬로 연결된 제7 및 제8 서브 트랜지스터들(T19_1, T19_2)을 포함할 수 있다. 제7 및 제8 서브 트랜지스터들(T19_1, T19_2) 각각은 제7 입력 단자(212)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다(예를 들어, 듀얼 게이트 구조라 함). 이에 따라, 제19 트랜지스터(T19)에 의한 전류 누설이 최소화될 수 있다.
초기화부(18)(또는, 제19 트랜지스터(T19))의 구체적인 동작에 대해서는, 도 4를 참조하여 보다 구체적으로 설명하기로 한다.
안정화부(19)는 제1 노드(Q)에 접속되며, 제3 전원 입력 단자(207)를 통해 제3 전원(VGH)의 전압을 수신할 수 있다.
안정화부(19)는 제1 노드(Q)의 전압과 제3 전원(VGH)의 전압에 기초하여, 제1 트랜지스터(T1)에 포함되는 서브-트랜지스터들(예를 들어, 제1 및 제2 서브 트랜지스터들(T1_1, T1_2)) 사이의 노드와 제19 트랜지스터(T19)에 포함되는 서브-트랜지스터들(예를 들어, 제7 및 제8 서브 트랜지스터들(T19_1, T19_2)) 사이의 노드를 안정화시킬 수 있다.
이를 위해, 안정화부(19)는 제20 트랜지스터(T20)를 포함할 수 있다.
제20 트랜지스터(T20)는 제3 전원 입력 단자(207)와 안정화 노드(NS) 사이에 접속되며, 제1 노드(Q)에 접속되는 게이트 전극을 포함할 수 있다. 여기서, 안정화 노드(NS)는 제1 트랜지스터(T1)에 포함되는 서브-트랜지스터들(예를 들어, 제1 및 제2 서브 트랜지스터들(T1_1, T1_2)) 사이의 노드와 제19 트랜지스터(T19)에 포함되는 서브-트랜지스터들(예를 들어, 제7 및 제8 서브 트랜지스터들(T19_1, T19_2)) 사이의 노드에 대응할 수 있다.
제20 트랜지스터(T20)는 제1 노드(Q)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제20 트랜지스터(T20)가 턴-온되는 경우는 제1 노드(Q)의 전압이 하이 레벨(또는, 하이 전압)인 경우에 대응하므로, 제20 트랜지스터(T20)는 제1 트랜지스터(T1)에 포함되는 서브-트랜지스터들(예를 들어, 제1 및 제2 서브 트랜지스터들(T1_1, T1_2)) 사이의 노드와 제19 트랜지스터(T19)에 포함되는 서브-트랜지스터들(예를 들어, 제7 및 제8 서브 트랜지스터들(T19_1, T19_2)) 사이의 노드(즉, 안정화 노드(NS))에 하이 전압인 제3 전원(VGH)의 전압을 인가함으로써, 제1 노드(Q)의 전압이 하이 레벨(또는, 하이 전압)을 안정적으로 유지할 수 있도록 할 수 있다.
일 실시예에서, 제20 트랜지스터(T20)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 예를 들어, 제20 트랜지스터(T20)는 서로 직렬로 연결된 제9 및 제10 서브 트랜지스터들(T20_1, T20_2)을 포함할 수 있다. 제9 및 제10 서브 트랜지스터들(T20_1, T20_2) 각각은 제1 노드(Q)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다.
다른 실시예에서, 제1 스테이지(ST1)의 회로 설계에 따라, 안정화부(19)의 구성은 생략될 수도 있다. 예를 들어, 제1 트랜지스터(T1)와 제19 트랜지스터(T19)가 복수의 서브-트랜지스터들을 포함하지 않고 단일(single) 트랜지스터로 구현되는 경우, 안정화부(19)의 구성은 생략될 수도 있다.
한편, 캐리 신호(예를 들어, 제1 캐리 신호(CR1))와 출력 신호(예를 들어, 제1 출력 신호(OUT1))는 각각 한 프레임의 자가 주사 기간에서 하이 레벨의 펄스를 가지는 신호 형태를 가질 수 있다. 즉, 제1 캐리 신호(CR1)와 제1 출력 신호(OUT1)는 자가 주사 기간 중 하이 레벨의 펄스를 가지는 구간을 제외하고는, 대부분의 구간 동안 로우 레벨을 유지하는 신호 형태를 가질 수 있다.
여기서, 제1 캐리 신호(CR1)가 로우 레벨로 유지되는 구간에서는, 제1 출력부(14)의 풀-다운 기능을 수행하는 제10 트랜지스터(T10)와 제11 트랜지스터(T11) 중 적어도 하나가 턴-온 상태를 유지하여, 로우 레벨(또는, 로우 전압)의 제2 전원(VGL2)이 제1 캐리 신호(CR1)로서 제1 출력 단자(208)를 통해 출력될 수 있다. 유사하게, 제1 출력 신호(OUT1)가 로우 레벨로 유지되는 구간에서는, 제2 출력부(15)의 풀-다운 기능을 수행하는 제13 트랜지스터(T13)와 제14 트랜지스터(T14) 중 적어도 하나가 턴-온 상태를 유지하여, 로우 레벨(또는, 로우 전압)의 제1 전원(VGL1)이 제1 출력 신호(OUT1)로서 제2 출력 단자(209)를 통해 제1 주사선(SL1)으로 출력될 수 있다.
여기서, 만약 제1 출력부(14)의 제10 및 제11 트랜지스터들(T10, T11)과 제2 출력부(15)의 제13 및 제14 트랜지스터들(T13, T14)가 모두 턴-온 상태로 유지되는 경우(즉, 제2 노드(QB_A)와 제3 노드(QB_B)의 전압이 모두 하이 전압(하이 레벨)으로 유지되는 경우)에는, 제10 및 제11 트랜지스터들(T10, T11)과 제13 및 제14 트랜지스터들(T13, T14) 각각의 게이트 전극에 지속적인 하이 전압이 인가되게 된다. 이때, 제10 및 제11 트랜지스터들(T10, T11)과 제13 및 제14 트랜지스터들(T13, T14)은 모두 n형 트랜지스터(예를 들어, 채널이 산화물 반도체로 구현된 트랜지스터)이므로, 지속적으로 인가되는 하이 전압에 의해, 제10 및 제11 트랜지스터들(T10, T11)과 제13 및 제14 트랜지스터들(T13, T14)의 문턱 전압(Vth, threshold voltage)이 양(positive)의 방향으로 이동(shift)되어 신뢰성이 문제될 수 있다.
실시예들에 따라, 도 1을 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 적어도 일부 구간에서 상호 상반된 신호 레벨을 가지며, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 각각 프레임 단위(예를 들어, 1 프레임 단위, 2 프레임 단위 등)로 가변할 수 있다. 상호 상반된 신호 레벨을 가지는 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)가 프레임 단위로 가변됨에 따라, 출력 신호(예를 들어, 제1 출력 신호(OUT1))와 캐리 신호(예를 들어, 제1 캐리 신호(CR1)) 각각의 신호 레벨이 로우 레벨로 유지되는 구간에 대응하여, 제1 출력부(14)와 제2 출력부(15) 각각의 풀-다운 기능을 수행하는 트랜지스터들 중 일부의 트랜지스터들만이 턴-온 상태로 유지되며, 나머지 트랜지스터들은 턴-오프 상태로 유지될 수 있다. 예를 들어, 제10 및 제13 트랜지스터들(T10, T13)만이 턴-온 상태로 유지되고 제11 및 제14 트랜지스터들(T11, T14)은 턴-오프 상태로 유지되거나, 및/또는 제11 및 제14 트랜지스터들(T11, T14)만이 턴-온 상태로 유지되고 제10 및 제13 트랜지스터들(T10, T13)은 턴-오프 상태로 유지될 수 있다.
즉, 본 발명의 실시예들에 따른 주사 구동부(200)(또는, 표시 장치(1000, 도 1 참조))는 제1 출력부(14)와 제2 출력부(15) 각각의 풀-다운 기능을 수행하는 트랜지스터들을 프레임 단위로 분리하여 구동시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따른 주사 구동부(200)(또는, 표시 장치(1000, 도 1 참조))는 제1 출력부(14)와 제2 출력부(15) 각각의 풀-다운 기능을 수행하는 트랜지스터들 중 일부의 트랜지스터들만을 턴-온 상태로 유지함으로써, 각 스테이지의 출력부들(14, 15)에 포함되는 트랜지스터들(즉, 풀-다운 기능을 수행하는 트랜지스터들)의 신뢰성이 향상될 수 있다.
이와 관련한 주사 구동부(200)(또는, 스테이지들(ST1 내지 ST4))의 동작에 대해서는, 도 5a 내지 도 7b를 참조하여 보다 구체적으로 설명하기로 한다.
도 4는 파워-온(power-on) 시 도 2의 주사 구동부의 구동의 일 예를 설명하기 위한 타이밍도이다.
도 2 내지 도 4를 참조하면, 초기화 제어 신호(SESR)는 주사 구동부(200)(또는, 표시 장치(1000))의 파워-온(P_ON) 시 하이 레벨(H)의 펄스를 가질 수 있다.
한편, 도 4에 도시된 하이 레벨(H, 또는, 하이 전압)은 제3 전원(VGH)의 전압에 대응하고, 도 4에 도시된 로우 레벨(L, 또는, 로우 전압)은 제1 전원(VGL1)의 전압(또는, 제2 전원(VGL2)의 전압)에 대응할 수 있다.
초기화 제어 신호(SESR)가 하이 레벨(H)인 경우, 제19 트랜지스터(T19)가 턴-온될 수 있다. 제19 트랜지스터(T19)가 턴-온되면 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제1 노드(Q)에 인가될 수 있다. 이 경우, 제1 노드(Q)(예를 들어, 제1 노드(Q)에 접속된 기생 커패시터 등)에 잔류된 전압이 로우 레벨(L)의 전압에 의해 방전될 수 있다. 이에 따라, 제1 노드(Q)의 잔류 전압에 의해 제12 트랜지스터(T12)가 턴-온되어 의도치 않은 출력 신호(예를 들어, 제1 출력 신호(OUT1))가 주사선(예를 들어, 제1 주사선(SL1))을 통해 출력되는 것을 방지할 수 있다.
한편, 초기화 제어 신호(SESR)는 주사 구동부(200)의 파워-온(P_ON)에 대응하여 하이 레벨(H)의 펄스를 가진 이후 로우 레벨(L)로 유지될 수 있다.
도 5a는 표시 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다. 도 5b는 자가 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 1 내지 도 3, 도 5a, 및 도 5b를 참조하면, 도 5a와 도 5b에는 주사선들(SL1 내지 SLn)을 통해 출력되어 화소(PX)들로 공급되는 주사 신호들(또는, 출력 신호들(OUT1, OUT2, OUT3, ...))이 도시되어 있다. 도 1을 참조하여 설명한 바와 같이, 주사 구동부(200)는 한 프레임의 표시 주사 기간(DSP)에서 주사선들(SL1 내지 SLn)로 게이트-온 레벨의 펄스를 포함하는 주사 신호를 공급할 수 있다.
한 프레임의 표시 주사 기간(DSP)에서 화소(PX)들은 영상 표시를 위한 신호들을 공급받을 수 있다. 예를 들어, 한 프레임의 표시 주사 기간(DSP)에서 주사선들(SL1 내지 SLn)을 통해 화소(PX)들로 공급된 주사 신호들(또는, 출력 신호들(OUT1, OUT2, OUT3, ...))에 기초하여 화소(PX)들 각각에 포함되고 주사 신호를 수신하는 트랜지스터(예를 들어, 스캔 트랜지스터)가 턴-온되어, 화소(PX)들 각각의 구동 트랜지스터에 데이터 신호가 기입될 수 있다.
또한, 주사 구동부(200)는 한 프레임의 자가 주사 기간(SSP)에서 주사선들(SL1 내지 SLn)로 게이트-오프 레벨로 유지되는 주사 신호를 공급할 수 있다.
한편, 이하에서 도시된 하이 레벨(H, 또는, 하이 전압)은 제3 전원(VGH)의 전압에 대응하고, 로우 레벨(L, 또는, 로우 전압)은 제1 전원(VGL1)의 전압(또는, 제2 전원(VGL2)의 전압)에 대응할 수 있다. 예를 들어, 제3 전원(VGH)의 전압은 양(positive)의 전압이고, 제1 전원(VGL1)의 전압(또는, 제2 전원(VGL2)의 전압)은 음(negative)의 전압일 수 있다. 다만, 이는 예시적인 것으로서, 하이 레벨(H)과 로우 레벨(L)이 이에 한정되는 것은 아니다. 예를 들어, 하이 레벨(H)의 전압과 로우 레벨(L)의 전압은 트랜지스터의 종류, 표시 장치의 사용 환경 등에 따라 설정될 수 있다.
일 실시예에서, 해당 프레임(예를 들어, 표시 주사 기간(DSP) 및 자가 주사 기간(SSP)) 동안, 제1 노드 제어 신호(GBI1)는 하이 레벨(H)로 유지되며, 제2 노드 제어 신호(GBI2)는 로우 레벨(L)로 유지될 수 있다. 즉, 도 2를 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 상호 상반된 신호 레벨을 가질 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 해당 프레임(예를 들어, 표시 주사 기간(DSP) 및 자가 주사 기간(SSP)) 동안, 제1 노드 제어 신호(GBI1)는 로우 레벨(L)로 유지되며, 제2 노드 제어 신호(GBI2)는 하이 레벨(H)로 유지될 수 있다.
도 5a 및 도 5b에서는, 제1 노드 제어 신호(GBI1)가 하이 레벨(H)로 유지되며, 제2 노드 제어 신호(GBI2)가 로우 레벨(L)로 유지되는 것을 기준으로 설명하기로 하며, 제1 노드 제어 신호(GBI1)가 로우 레벨(L)로 유지되며, 제2 노드 제어 신호(GBI2)가 하이 레벨(H)로 유지되는 실시예에 대해서는 도 6a 및 도 6b를 참조하여 설명하기로 한다.
먼저, 표시 주사 기간(DSP)에서 주사 구동부(200)에 포함되는 제1 스테이지(ST1)의 동작에 대해 설명하기 위해, 도 1 내지 도 3, 및 도 5a를 참조하면, 한 프레임의 표시 주사 기간(DSP)에서 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 서로 다른 타이밍에 공급될 수 있다. 예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기(예를 들어, 1수평기간(1H))만큼 시프트된 신호로 설정될 수 있다.
또한, 한 프레임의 표시 주사 기간(DSP)에서 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 서로 다른 타이밍에 공급될 수 있다. 예를 들어, 제2 캐리 클럭 신호(RCLK2)는 제1 캐리 클럭 신호(RCLK1)에서 반주기(예를 들어, 1수평기간(1H))만큼 시프트된 신호로 설정될 수 있다.
제1 시점(t1)으로부터 제5 시점(t5)까지의 기간에서, 스타트 펄스(SP)는 하이 레벨(H)을 가질 수 있다. 또한, 제1 시점(t1) 이전의 기간 및 제5 시점(t5) 이후의 기간에서, 스타트 펄스(SP)는 로우 레벨(L)을 가질 수 있다.
한편, 제1 시점(t1) 이전의 기간에서, 제1 노드(Q)의 전압은 로우 레벨(L)일 수 있다. 예를 들어, 제1 시점(t1) 이전의 기간 중 제1 캐리 클럭 신호(RCLK1)가 하이 레벨(H)인 시점에서, 제1 트랜지스터(T1)가 턴-온됨으로써, 로우 레벨(L)의 스타트 펄스(SP)가 제1 노드(Q)로 제공되어, 제1 노드(Q)의 전압은 로우 레벨(L)로 변할 수 있다(또는, 제1 노드(Q)의 전압이 로우 레벨(L)로 유지됨). 이에 따라, 제1 시점(t1) 이전의 기간에서, 제2 내지 제5 트랜지스터들(T2 내지 T5)은 턴-오프 상태를 유지할 수 있다.
한편, 제1 노드 제어 신호(GBI1)가 하이 레벨(H)로 유지되므로, 제15 트랜지스터(T15)는 턴-온되거나 턴-온 상태로 유지될 수 있다. 이에 따라, 제1 제어 노드(N1)에 하이 레벨(H)의 제1 노드 제어 신호(GBI1)가 제공되어, 제16 트랜지스터(T16)가 턴-온되거나 턴-온 상태를 유지할 수 있다. 이 경우, 하이 레벨(H)의 제1 노드 제어 신호(GBI1)가 제2 노드(QB_A)로 제공되므로, 제1 시점(t1) 이전의 기간에서, 제2 노드(QB_A)의 전압은 하이 레벨(H)을 가질 수 있다.
한편, 제1 노드 제어 신호(GBI1)와 다르게 제2 노드 제어 신호(GBI2)는 로우 레벨(L)로 유지되므로, 제17 트랜지스터(T17) 및 제18 트랜지스터(T18)는 턴-오프되거나 턴-오프 상태로 유지될 수 있다. 이에 따라, 제3 노드(QB_B)는 로우 레벨(L)로 유지될 수 있다.
제1 시점(t1)에서, 제1 입력 단자(201)를 통해 공급되는 스타트 펄스(SP)는 로우 레벨(L)에서 하이 레벨(H)로 천이될 수 있다.
이후 제2 시점(t2)에서, 제2 입력 단자(202)를 통해 하이 레벨(H)(또는, 게이트 온 레벨)의 제1 캐리 클럭 신호(RCLK1)가 공급되므로, 제1 트랜지스터(T1)가 턴-온될 수 있다.
제1 트랜지스터(T1)가 턴-온되면, 제1 노드(Q)에 스타트 펄스(SP)의 하이 레벨(H)이 공급될 수 있다. 이에 따라, 제1 노드(Q)의 전압은 로우 레벨(L)에서 하이 레벨(H)로 천이될 수 있다.
제1 노드(Q)의 하이 레벨(H)의 전압에 의해, 제2 내지 제5 트랜지스터들(T2 내지 T5)이 턴-온될 수 있다.
제3 트랜지스터(T3)가 턴-온되면, 로우 레벨(L)을 가지는 제2 전원(VGL2)의 전압이 제2 노드(QB_A)로 공급되며, 이에 따라, 제2 노드(QB_A)의 전압은 하이 레벨(H)에서 로우 레벨(L)로 천이될 수 있다.
한편, 도 3을 참조하여 설명한 바와 같이, 제2 트랜지스터(T2)가 턴-온되는 경우, 제1 제어 노드(N1)로 정전압인 제2 전원(VGL2)의 전압이 공급되므로, 제2 커패시터(C2)에 의해 제2 노드(QB_A)의 전압이 로우 레벨(L)로 안정적으로 유지될 수 있다.
한편, 제2 트랜지스터(T2)가 턴-온되므로 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제1 제어 노드(N1)에 공급되므로, 제16 트랜지스터(T16)는 턴-오프되거나 턴-오프 상태를 유지할 수 있다.
이때, 제1 노드 제어 신호(GBI1)는 하이 레벨(H)로 유지되므로, 턴-온된 제15 트랜지스터(T15)에 의해 제1 제어 노드(N1)에는 로우 레벨(L)의 제1 전원(VGL1)의 전압뿐만 아니라, 하이 레벨(H)의 제1 노드 제어 신호(GBI1)도 함께 공급될 수 있다. 여기서, 제1 노드 제어 신호(GBI1)는 그 신호 레벨이 가변하는 신호(signal)인 반면에, 제1 전원(VGL1)의 전압은 정전압원(constant voltage source)으로부터 공급되는 정전압에 해당하므로, 제1 전원(VGL1)의 전압 레벨이 제1 노드 제어 신호(GBI1)의 신호 레벨보다 안정적으로 유지될 수 있다. 이에 따라, 제1 노드 제어 신호(GBI1)가 제1 제어 노드(N1)에 공급되더라도, 턴-온된 제2 트랜지스터(T2)를 통해 공급되는 로우 레벨(L)의 제1 전원(VGL1)의 전압에 의해 제1 제어 노드(N1)는 로우 레벨(L)로 안정적으로 유지될 수 있다.
한편, 제1 노드(Q)의 하이 레벨(H)의 전압에 의해, 제9 트랜지스터(T9)와 제12 트랜지스터(T12)가 턴-온될 수 있다. 제2 시점(t2)에서 제2 캐리 클럭 신호(RCLK2)와 제1 클럭 신호(CLK1)는 모두 로우 레벨(L)을 가지므로, 제1 출력 단자(208)를 통해 출력되는 제1 캐리 신호(CR1)와 제2 출력 단자(209)를 통해 출력되는 제1 출력 신호(OUT1)는 모두 로우 레벨(L)을 가질 수 있다.
한편, 제1 노드(Q)의 전압은 하이 레벨(H)을 가지며, 제1 출력 단자(208)에 대응하는 노드의 전압은 로우 레벨(L)을 가지므로, 제1 커패시터(C1)는 하이 레벨(H)의 전압과 로우 레벨(L)의 전압의 차이(전압차)에 대응하는 전압을 저장할 수 있다.
이후 제3 시점(t3)에서, 제3 입력 단자(203)를 통해 하이 레벨(H)의 제2 캐리 클럭 신호(RCLK2)가 공급되고, 제4 입력 단자(204)를 통해 하이 레벨(H)의 제1 클럭 신호(CLK1)가 공급될 수 있다.
여기서, 하이 레벨(H)의 제1 노드(Q)의 전압에 의해 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 턴-온되거나 턴-온 상태를 유지할 수 있다.
제9 트랜지스터(T9)가 턴-온되거나 턴-온 상태를 유지하므로, 하이 레벨(H)의 제2 캐리 클럭 신호(RCLK2)가 제1 출력 단자(208)로 공급됨으로써, 제1 캐리 신호(CR1)는 하이 레벨(H)로 출력될 수 있다.
또한, 제12 트랜지스터(T12)가 턴-온되거나 턴-온 상태를 유지하므로, 하이 레벨(H)의 제1 클럭 신호(CLK1)가 제2 출력 단자(209)로 공급됨으로써, 제1 출력 신호(OUT1)는 하이 레벨(H)로 출력될 수 있다.
한편, 이와 같이 제1 출력 단자(208)에 대응하는 노드(즉, 제1 커패시터(C1)의 제2 전극에 접속되는 노드)의 전압이 기존의 로우 레벨(L)에서 하이 레벨(H)로 변할 수 있다. 이 경우, 제1 커패시터(C1)의 커플링에 의해 제1 노드(Q)의 전압은 기존의 하이 레벨(H)에서 2-하이 레벨(2H)로 상승될 수 있다. 이에 따라, 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 안정적으로 턴-온 상태를 유지할 수 있다.
한편, 2-하이 레벨(2H)은 제1 커패시터(C1)의 커플링에 의해 제1 출력 단자(208)에 대응하는 노드의 전압 변화량이 제1 노드(Q)의 전압에 반영된 전압 레벨에 해당할 수 있다. 예를 들어, 2-하이 레벨(2H)은 하이 레벨(H)에서 제1 출력 단자(208)에 대응하는 노드의 전압 변화량(즉, 하이 레벨(H)과 로우 레벨(L)의 차이)을 더한 값에 대응할 수 있다.
이후 제4 시점(t4)에서, 제3 입력 단자(203)를 통해 로우 레벨(L)의 제2 캐리 클럭 신호(RCLK2)가 공급되고, 제4 입력 단자(204)를 통해 로우 레벨(L)의 제1 클럭 신호(CLK1)가 공급될 수 있다.
여기서, 하이 레벨(H)의 제1 노드(Q)의 전압에 의해 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 턴-온되거나 턴-온 상태를 유지할 수 있다.
제9 트랜지스터(T9)가 턴-온되거나 턴-온 상태를 유지하므로, 로우 레벨(L)의 제2 캐리 클럭 신호(RCLK2)가 제1 출력 단자(208)로 공급됨으로써, 제1 캐리 신호(CR1)는 다시 로우 레벨(L)로 출력될 수 있다.
또한, 제12 트랜지스터(T12)가 턴-온되거나 턴-온 상태를 유지하므로, 로우 레벨(L)의 제1 클럭 신호(CLK1)가 제2 출력 단자(209)로 공급됨으로써, 제1 출력 신호(OUT1)는 다시 로우 레벨(L)로 출력될 수 있다.
한편, 이와 같이 제1 출력 단자(208)에 대응하는 노드(즉, 제1 커패시터(C1)의 제2 전극에 접속되는 노드)의 전압이 기존의 하이 레벨(H)에서 로우 레벨(L)로 변할 수 있다. 이 경우, 제1 커패시터(C1)의 커플링에 의해 제1 노드(Q)의 전압은 기존의 2-하이 레벨(2H)에서 다시 하이 레벨(H)로 하강될 수 있다.
이후 제5 시점(t5)에서, 제1 입력 단자(201)를 통해 공급되는 스타트 펄스(SP)는 하이 레벨(H)에서 로우 레벨(L)로 천이될 수 있다.
이후 제6 시점(t6)에서, 제2 입력 단자(202)를 통해 하이 레벨(H)(또는, 게이트 온 레벨)의 제1 캐리 클럭 신호(RCLK1)가 공급되어, 제1 트랜지스터(T1)가 턴-온될 수 있다.
제1 트랜지스터(T1)가 턴-온되면, 제1 노드(Q)에 스타트 펄스(SP)의 로우 레벨(L)이 공급될 수 있다. 이에 따라, 제1 노드(Q)의 전압은 하이 레벨(H)에서 로우 레벨(L)로 천이될 수 있다.
제1 노드(Q)의 로우 레벨(L)의 전압에 의해, 제9 및 제12 트랜지스터들(T9, T12)은 턴-오프될 수 있다.
또한, 제1 노드(Q)의 로우 레벨(L)의 전압에 의해, 제2 내지 제5 트랜지스터들(T2 내지 T5)은 턴-오프될 수 있다. 여기서, 제2 및 제3 트랜지스터들(T2, T3)이 턴-오프되므로, 로우 레벨(L)의 제2 전원(VGL2)의 전압이 제2 노드(QB_A)로 공급되는 것이 차단될 수 있다.
여기서, 상술한 바와 같이, 하이 레벨(H)의 제1 노드 제어 신호(GBI1)에 의해, 제15 및 제16 트랜지스터들(T15, T16)은 턴-온되거나 턴-온 상태를 유지하므로, 제2 노드(QB_A)의 전압은 로우 레벨(L)에서 하이 레벨(H)로 변할 수 있다.
제2 노드(QB_A)의 하이 레벨(H)의 전압에 의해, 제10 트랜지스터(T10)와 제13 트랜지스터(T13)는 턴-온될 수 있다.
제10 트랜지스터(T10)가 턴-온되므로, 로우 레벨(L)의 제2 전원(VGL2)의 전압이 제1 출력 단자(208)로 공급됨으로써, 제1 캐리 신호(CR1)는 로우 레벨(L)로 출력될 수 있다.
또한, 제13 트랜지스터(T13)가 턴-온되므로, 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제2 출력 단자(209)로 공급됨으로써, 제1 출력 신호(OUT)는 로우 레벨(L)로 출력될 수 있다.
다음으로, 자가 주사 기간(SSP)에서 주사 구동부(200)에 포함되는 제1 스테이지(ST1)의 동작에 대해 설명하기 위해, 도 5b를 더 참조하면, 한 프레임의 자가 주사 기간(SSP)에서 스타트 펄스(SP)는 로우 레벨(L)로 유지될 수 있다.
일 실시예에서, 한 프레임의 자가 주사 기간(SSP) 동안 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 일정한 레벨로 유지될 수 있다. 예를 들어, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 로우 레벨(L)로 유지될 수 있다.
또한, 한 프레임의 자가 주사 기간(SSP) 동안 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 일정한 레벨로 유지될 수 있다. 예를 들어, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 하이 레벨(H)로 유지될 수 있다.
제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)가 하이 레벨(H)로 유지되므로, 제1 트랜지스터(T1)는 턴-온 상태를 유지할 수 있다. 이 경우, 제1 노드(Q)에 스타트 펄스(SP)의 로우 레벨(L)이 공급되므로, 한 프레임의 자가 주사 기간(SSP) 동안 제1 노드(Q)의 전압은 로우 레벨(L)로 유지될 수 있다.
제1 노드(Q)의 전압이 로우 레벨(L)로 유지되므로, 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 턴-오프 상태로 유지될 수 있다. 또한, 제1 노드(Q)의 전압이 로우 레벨(L)로 유지되므로, 제2 내지 제5 트랜지스터들(T2 내지 T5)은 턴-오프 상태로 유지될 수 있다.
한편, 하이 레벨(H)로 유지되는 제1 노드 제어 신호(GBI1)에 의해 제2 노드(QB_A)의 전압은 하이 레벨(H)로 유지되므로, 제10 트랜지스터(T10)와 제13 트랜지스터(T13)는 턴-온 상태를 유지할 수 있다.
제10 트랜지스터(T10)가 턴-온 상태를 유지하므로, 로우 레벨(L)의 제2 전원(VGL2)의 전압이 제1 출력 단자(208)로 공급됨으로써, 제1 출력 단자(208)를 통해 출력되는 제1 캐리 신호(CR1)는 로우 레벨(L)로 유지될 수 있다.
또한, 제13 트랜지스터(T13)가 턴-온 상태를 유지하므로, 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제2 출력 단자(209)로 공급됨으로써, 제2 출력 단자(209)로 출력되는 제1 출력 신호(OUT1)는 로우 레벨(L)로 유지될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 표시 장치(1000, 도 1 참조)(또는, 주사 구동부(200))는, 주사 구동부(200)로부터 출력되는 주사 신호들(또는, 출력 신호들(OUT1, OUT2, OUT3, ...))이 게이트-오프 레벨(또는, 로우 레벨(L))로 유지되는 자가 주사 기간(SSP)에서, 클럭 신호들(CLK1, CLK2)과 캐리 클럭 신호들(RCLK1, RCLK2)을 일정한 신호 레벨로 유지시킴으로써, 클럭 신호들(CLK1, CLK2)의 신호 레벨과 캐리 클럭 신호들(RCLK1, RCLK2)의 신호 레벨을 각각 일정 주기로 천이(또는, 클로킹(clocking))시키기 위한 소비 전력이 저감될 수 있다.
도 6a는 표시 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다. 도 6b는 자가 주사 기간에서 도 3의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 1 내지 도 3, 도 6a, 및 도 6b를 참조하면, 도 6a에는 표시 주사 기간(DSP_1)에서의 신호들의 타이밍도가 도시되어 있으며, 도 6b에는 자가 주사 기간(SSP_1)에서의 신호들의 타이밍도가 도시되어 있다.
한편, 도 6a 및 도 6b에서는 제1 노드 제어 신호(GBI1)가 로우 레벨(L)로 유지되며 제2 노드 제어 신호(GBI2)가 하이 레벨(H)로 유지되는 것을 제외하고는, 도 6a의 표시 주사 기간(DSP_1)에서의 신호들의 타이밍도 및 도 6b의 자가 주사 기간(SSP_1)에서의 신호들의 타이밍도는 각각 도 5a의 표시 주사 기간(DSP)에서의 신호들의 타이밍도 및 도 5b의 자가 주사 기간(SSP)에서의 신호들의 타이밍도와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 해당 프레임(예를 들어, 표시 주사 기간(DSP_1) 및 자가 주사 기간(SSP)1)) 동안, 제1 노드 제어 신호(GBI1)는 로우 레벨(L)로 유지되며, 제2 노드 제어 신호(GBI2)는 하이 레벨(H)로 유지될 수 있다. 즉, 도 2를 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)와 제2 노드 제어 신호(GBI2)는 상호 상반된 신호 레벨을 가질 수 있다.
먼저, 표시 주사 기간(DSP_1)에서 주사 구동부(200)에 포함되는 제1 스테이지(ST1)의 동작에 대해 설명하기 위해, 도 1 내지 도 3, 및 도 6a를 참조하면, 제2 노드 제어 신호(GBI2)가 하이 레벨(H)로 유지되므로, 제17 트랜지스터(T17)는 턴-온되거나 턴-온 상태로 유지될 수 있다. 이에 따라, 제2 제어 노드(N2)에 하이 레벨(H)의 제2 노드 제어 신호(GBI2)가 제공되어, 제18 트랜지스터(T18)가 턴-온되거나 턴-온 상태를 유지할 수 있다. 이 경우, 하이 레벨(H)의 제2 노드 제어 신호(GBI2)가 제3 노드(QB_B)로 제공되므로, 제1 시점(t1) 이전의 기간에서, 제3 노드(QB_B)의 전압은 하이 레벨(H)을 가질 수 있다.
한편, 제2 노드 제어 신호(GBI2)와 다르게 제1 노드 제어 신호(GBI1)는 로우 레벨(L)로 유지되므로, 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)는 턴-오프되거나 턴-오프 상태로 유지될 수 있다. 이에 따라, 제2 노드(QB_A)는 로우 레벨(L)로 유지될 수 있다.
제7 시점(t7)에서, 제1 입력 단자(201)를 통해 공급되는 스타트 펄스(SP)는 로우 레벨(L)에서 하이 레벨(H)로 천이될 수 있다.
이후 제8 시점(t8)에서, 제2 입력 단자(202)를 통해 하이 레벨(H)(또는, 게이트 온 레벨)의 제1 캐리 클럭 신호(RCLK1)가 공급되어 제1 트랜지스터(T1)가 턴-온되고, 하이 레벨(H)의 스타트 펄스(SP)에 의해 제1 노드(Q)의 전압은 로우 레벨(L)에서 하이 레벨(H)로 천이될 수 있다.
제1 노드(Q)의 하이 레벨(H)의 전압에 의해 제2 내지 제5 트랜지스터들(T2 내지 T5)이 턴-온되어, 제2 노드(QB_A)의 전압은 하이 레벨(H)에서 로우 레벨(L)로 천이될 수 있다.
이후 제9 시점(t9)에서, 제3 입력 단자(203)를 통해 하이 레벨(H)의 제2 캐리 클럭 신호(RCLK2)가 공급되고, 제4 입력 단자(204)를 통해 하이 레벨(H)의 제1 클럭 신호(CLK1)가 공급될 수 있다.
여기서, 하이 레벨(H)의 제1 노드(Q)의 전압에 의해 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 턴-온되거나 턴-온 상태를 유지할 수 있다.
제9 트랜지스터(T9) 및 제12 트랜지스터(T12)가 턴-온되거나 턴-온 상태를 유지하므로, 제1 캐리 신호(CR1)와 제1 출력 신호(OUT1)는 각각 하이 레벨(H)로 출력될 수 있다.
이후 제10 시점(t10)에서, 제3 입력 단자(203)를 통해 로우 레벨(L)의 제2 캐리 클럭 신호(RCLK2)가 공급되고, 제4 입력 단자(204)를 통해 로우 레벨(L)의 제1 클럭 신호(CLK1)가 공급될 수 있다.
여기서, 하이 레벨(H)의 제1 노드(Q)의 전압에 의해 제9 트랜지스터(T9)와 제12 트랜지스터(T12)는 턴-온되거나 턴-온 상태를 유지하므로, 제1 캐리 신호(CR1)와 제1 출력 신호(OUT1)는 각각 로우 레벨(L)로 출력될 수 있다.
이후 제11 시점(t11)에서, 제1 입력 단자(201)를 통해 공급되는 스타트 펄스(SP)는 하이 레벨(H)에서 로우 레벨(L)로 천이될 수 있다.
이후 제12 시점(t12)에서, 제2 입력 단자(202)를 통해 하이 레벨(H)(또는, 게이트 온 레벨)의 제1 캐리 클럭 신호(RCLK1)가 공급되어, 제1 트랜지스터(T1)가 턴-온될 수 있다.
제1 트랜지스터(T1)가 턴-온되면, 제1 노드(Q)에 스타트 펄스(SP)의 로우 레벨(L)이 공급되어 제1 노드(Q)의 전압은 하이 레벨(H)에서 로우 레벨(L)로 천이되므로, 제9 및 제12 트랜지스터들(T9, T12)은 턴-오프될 수 있다.
또한, 제1 노드(Q)의 로우 레벨(L)의 전압에 의해, 제2 내지 제5 트랜지스터들(T2 내지 T5)은 턴-오프되며, 하이 레벨(H)의 제2 노드 제어 신호(GBI2)에 의해, 제17 및 제18 트랜지스터들(T17, T18)은 턴-온되거나 턴-온 상태를 유지하므로, 제3 노드(QB_B)의 전압은 로우 레벨(L)에서 하이 레벨(H)로 변할 수 있다.
제3 노드(QB_B)의 하이 레벨(H)의 전압에 의해, 제11 트랜지스터(T11)와 제14 트랜지스터(T14)는 턴-온될 수 있다.
제11 트랜지스터(T11)가 턴-온되므로, 로우 레벨(L)의 제2 전원(VGL2)의 전압이 제1 출력 단자(208)로 공급됨으로써, 제1 캐리 신호(CR1)는 로우 레벨(L)로 출력될 수 있다.
또한, 제14 트랜지스터(T14)가 턴-온되므로, 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제2 출력 단자(209)로 공급됨으로써, 제1 출력 신호(OUT)는 로우 레벨(L)로 출력될 수 있다.
다음으로, 자가 주사 기간(SSP_1)에서 주사 구동부(200)에 포함되는 제1 스테이지(ST1)의 동작에 대해 설명하기 위해, 도 6b를 더 참조하면, 한 프레임의 자가 주사 기간(SSP_1)에서 스타트 펄스(SP)는 로우 레벨(L)로 유지될 수 있다.
일 실시예에서, 한 프레임의 자가 주사 기간(SSP_1) 동안 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 일정한 레벨로 유지되며, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 일정한 레벨로 유지될 수 있다. 예를 들어, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 로우 레벨(L)로 유지되며, 제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)는 하이 레벨(H)로 유지될 수 있다.
제1 캐리 클럭 신호(RCLK1)와 제2 캐리 클럭 신호(RCLK2)가 하이 레벨(H)로 유지되므로, 제1 트랜지스터(T1)가 턴-온 상태로 유지되어, 한 프레임의 자가 주사 기간(SSP_1) 동안 제1 노드(Q)의 전압은 로우 레벨(L)로 유지될 수 있다.
제1 노드(Q)의 전압이 로우 레벨(L)로 유지되므로, 제2 내지 제5 트랜지스터들(T2 내지 T5), 제9 트랜지스터(T9), 및 제12 트랜지스터(T12)는 턴-오프 상태로 유지될 수 있다.
한편, 하이 레벨(H)로 유지되는 제2 노드 제어 신호(GBI2)에 의해 제3 노드(QB_B)의 전압은 하이 레벨(H)로 유지되므로, 제11 트랜지스터(T11)와 제14 트랜지스터(T14)는 턴-온 상태를 유지할 수 있다.
제11 트랜지스터(T11)가 턴-온 상태를 유지하므로, 로우 레벨(L)의 제2 전원(VGL2)의 전압이 제1 출력 단자(208)로 공급됨으로써, 제1 출력 단자(208)를 통해 출력되는 제1 캐리 신호(CR1)는 로우 레벨(L)로 유지될 수 있다.
또한, 제14 트랜지스터(T14)가 턴-온 상태를 유지하므로, 로우 레벨(L)의 제1 전원(VGL1)의 전압이 제2 출력 단자(209)로 공급됨으로써, 제2 출력 단자(209)로 출력되는 제1 출력 신호(OUT)는 로우 레벨(L)로 유지될 수 있다.
일 실시예에서, 도 2를 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 일정한 주기로 가변할 수 있다. 예를 들어, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 하나의 프레임 단위로 가변할 수 있다. 다른 예로, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 2 이상의 프레임 단위로 가변할 수 있다. 다만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 하나의 수평 라인(예를 들어, 1수평기간(1H)) 단위로 가변할 수도 있다.
도 7a 및 도 7b는 영상 리프레시 레이트에 따른 표시 장치와 주사 구동부의 구동 방법을 설명하기 위한 도면들이다.
도 1, 도 2, 도 3, 도 5a, 도 5b, 도 6a, 도 6b, 및 도 7a를 참조하면, 주사 구동부(200)(또는, 주사 구동부(200)의 스테이지들)는, 표시 주사 기간(DSP)에서 도 5a 또는 도 6a를 참조하여 설명한 주사 구동부(200)(또는, 주사 구동부(200)의 스테이지들)의 동작을 수행하고, 자가 주사 기간(SSP)에서 도 5b 또는 도 6b를 참조하여 설명한 주사 구동부(200)(또는, 주사 구동부(200)의 스테이지들)의 동작을 수행할 수 있다.
일 실시예에서, 영상 리프레시 레이트(RR)에 따라, 주사선들(SL1 내지 SLn)을 통해 출력되는 주사 신호들의 출력 주파수가 달라질 수 있다. 예를 들어, 주사 신호들 각각은 영상 리프레시 레이트(RR)와 동일한 주파수(제2 주파수)로 출력될 수 있다.
일 실시예에서, 표시 주사 기간(DSP)과 자가 주사 기간(SSP)의 길이는 실질적으로 동일할 수 있다. 다만, 한 프레임에 포함되는 자가 주사 기간(SSP)들의 개수는 영상 리프레시 레이트(RR)에 따라 결정될 수 있다.
예를 들어, 도 7a에 도시된 바와 같이, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 주사 기간(DSP) 및 하나의 자가 주사 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 2회씩 반복할 수 있다.
또한, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 주사 기간(DSP)과 연속된 두 개의 자가 주사 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 3회씩 반복할 수 있다.
상기와 유사한 방식으로 표시 장치(1000)는 한 프레임 기간에 포함되는 자가 주사 기간(SSP)의 개수를 조절함으로써 60Hz, 48Hz, 30Hz, 24Hz, 20Hz, 1Hz 등의 구동 주파수로 구동될 수 있다.
일 실시예에서, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 각각 프레임 단위로 가변할 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 제1 노드 제어 신호(GBI1)는 한 프레임 동안 하이 레벨(H)로 유지되며, 해당 프레임의 다음 프레임에서 제1 노드 제어 신호(GBI1)의 신호 레벨이 가변하여 로우 레벨(L)로 천이될 수 있다. 유사하게, 제2 노드 제어 신호(GBI2)는 한 프레임 동안 로우 레벨(L)로 유지되며, 해당 프레임의 다음 프레임에서 제2 노드 제어 신호(GBI2)의 신호 레벨이 가변하여 하이 레벨(H)로 천이될 수 있다.
여기서, 도 1 내지 도 3, 및 도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨에 대응하여, 주사 구동부(200)의 스테이지들 각각의 제2 노드(QB_A)의 전압과 제3 노드(QB_B)의 전압이 제어될 수 있다.
즉, 도 3을 참조하여 설명한 바와 같이, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 각각 프레임 단위로 가변되므로, 제2 노드(QB_A) 및 제3 노드(QB_B) 중 하나의 노드는 해당 프레임에서 로우 레벨(L)로 유지되므로, 각 스테이지의 출력부들(14, 15)에 포함되는 트랜지스터들(즉, 풀-다운 기능을 수행하는 트랜지스터들)의 신뢰성이 향상될 수 있다.
한편, 도 7a에는 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨이 1 프레임 단위로 가변되는 것이 도시되어 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.
예를 들어, 도 7b를 더 참조하면, 제1 노드 제어 신호(GBI1)의 신호 레벨과 제2 노드 제어 신호(GBI2)의 신호 레벨은 2 이상의 프레임 단위로 가변될 수도 있다.
도 8은 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다. 도 8에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 8에 도시된 제1 스테이지(ST1_1)와 제2 스테이지(ST2_1)는 각각 도 3을 참조하여 설명한 제1 스테이지(ST1)와 제2 스테이지(ST2)의 변형 실시예를 나타낸다.
도 3 및 도 8을 참조하면, 제1 스테이지(ST1_1)와 제2 스테이지(ST2_1)는 각각 입력부(11, 21), 제1 제어부(12, 22), 제2 제어부(13, 23), 제1 출력부(14_1, 24_1), 제2 출력부(15, 25), 제1 커패시터(C1), 제3 제어부(16, 26), 제4 제어부(17, 27), 초기화부(18, 28) 및 안정화부(19, 29)를 포함할 수 있다.
일 실시예에서, 제1 출력부(14_1, 24_1)는 제6 내지 제11 트랜지스터들(T6 내지 T11)을 포함할 수 있다. 즉, 제1 스테이지(ST1_1)와 제2 스테이지(ST2_1)의 회로 레이아웃(layout)에 따라, 제1 출력 단자(208)에 대응하는 노드와 제2 전원 입력 단자(206)에 대응하는 노드 사이의 기생 커패시턴스가 충분하다면, 제1 출력부(14_1, 24_1) 상에서 제4 커패시터(C4, 도 3 참조)는 생략될 수도 있다.
도 9는 도 2의 주사 구동부에 포함되는 제1 스테이지 및 제2 스테이지의 일 예를 나타내는 회로도이다. 도 9에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 9에 도시된 제1 스테이지(ST1_2)와 제2 스테이지(ST2_2)는 각각 도 3을 참조하여 설명한 제1 스테이지(ST1)와 제2 스테이지(ST2)의 변형 실시예를 나타낸다.
도 3 및 도 9를 참조하면, 제1 스테이지(ST1_2)와 제2 스테이지(ST2_2)는 각각 입력부(11, 21), 제1 제어부(12_2, 22_2), 제2 제어부(13_2, 23_2), 제1 출력부(14, 24), 제2 출력부(15, 25), 제1 커패시터(C1), 제3 제어부(16, 26), 제4 제어부(17, 27), 초기화부(18, 28) 및 안정화부(19, 29)를 포함할 수 있다.
일 실시예에서, 제1 제어부(12_2, 22_2)는 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다. 즉, 제1 스테이지(ST1_2)와 제2 스테이지(ST2_2)의 회로 레이아웃에 따라, 제1 제어 노드(N1)와 제2 노드(QB_A) 사이의 기생 커패시턴스가 충분하다면, 제1 제어부(12_1, 22_1) 상에서 제2 커패시터(C2, 도 3 참조)는 생략될 수도 있다.
일 실시예에서, 제2 제어부(13_2, 23_2)는 제4 및 제5 트랜지스터들(T4, T5)을 포함할 수 있다. 즉, 제1 스테이지(ST1_2)와 제2 스테이지(ST2_2)의 회로 레이아웃에 따라, 제2 제어 노드(N2)와 제3 노드(QB_B) 사이의 기생 커패시턴스가 충분하다면, 제2 제어부(13_1, 23_1) 상에서 제3 커패시터(C3, 도 3 참조)는 생략될 수도 있다.
도 10은 본 발명의 실시예들에 따른 주사 구동부(게이트 구동부)를 나타내는 블록도이다.
도 10에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 10에 도시된 주사 구동부(200_1)는 도 2를 참조하여 설명한 주사 구동부(200)의 변형 실시예를 나타낸다.
도 1, 도 2, 및 도 10을 참조하면, 주사 구동부(200_1)는 복수의 스테이지들(ST1_3 내지 ST4_3)을 포함할 수 있다. 스테이지들(ST1_3 내지 ST4_3)은 각각 대응하는 주사선들(SL1 내지 SL4)에 접속되고, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)과 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)에 대응하여 주사 신호를 출력할 수 있다.
제3 스테이지(ST3_3)는 제1 스테이지(ST1_3)에 종속하여 연결되고, 제4 스테이지(ST4_3)는 제2 스테이지(ST2_3)에 종속하여 연결될 수 있다. 제1 내지 제4 스테이지들(ST1_3 내지 ST4_3)은 실질적으로 동일한 구성을 가질 수 있다.
스테이지들(ST1_3 내지 ST4_3) 각각은 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 제4 입력 단자(204), 제1 전원 입력 단자(205), 제2 전원 입력 단자(206), 제3 전원 입력 단자(207), 제1 출력 단자(208), 및 제2 출력 단자(209)를 포함할 수 있다.
실시예들에 따라, 스테이지들(ST1_3 내지 ST4_3) 각각은 제5 입력 단자(210), 제6 입력 단자(211), 및 제7 입력 단자(212)를 더 포함할 수 있다.
제1 스테이지(ST1_3)와 제2 스테이지(ST2_3) 각각의 제1 입력 단자(201)는 스타트 펄스(SP)를 수신할 수 있다. 또한, 제i(단, i는 3 이상의 정수) 스테이지의 제1 입력 단자(201)는 제i-2 스테이지의 제1 출력 단자(208)로부터 출력된 캐리 신호를 수신할 수 있다. 예를 들어, 제3 스테이지(ST3_3)의 제1 입력 단자(201)는 제1 스테이지(ST1_3)의 제1 출력 단자(208)로부터 출력된 제1 캐리 신호(CR1)를 수신하고, 제4 스테이지(ST4_3)의 제1 입력 단자(201)는 제2 스테이지(ST2_3)의 제1 출력 단자(208)로부터 출력된 제2 캐리 신호(CR2)를 수신할 수 있다.
스테이지들(ST1_3 내지 ST4_3) 중 제2h-1(단, h는 0보다 큰 정수) 스테이지들의 제2 입력 단자(202) 및 제3 입력 단자(203)에는 제1 캐리 클럭 신호(RCLK1)와 제3 캐리 클럭 신호(RCLK3)가 교번하여 제공될 수 있다. 예를 들어, 제1 스테이지(ST1_3)의 제2 입력 단자(202)는 제1 캐리 클럭 신호(RCLK1)를 수신하고, 제1 스테이지(ST1_3)의 제3 입력 단자(203)는 제3 캐리 클럭 신호(RCLK3)를 수신할 수 있다. 반면에, 제3 스테이지(ST3_3)의 제2 입력 단자(202)는 제3 캐리 클럭 신호(RCLK3)를 수신하고, 제3 스테이지(ST3_3)의 제3 입력 단자(203)는 제1 캐리 클럭 신호(RCLK1)를 수신할 수 있다.
스테이지들(ST1_3 내지 ST4_3) 중 제2h-1(단, h는 0보다 큰 정수) 스테이지들의 제2 입력 단자(202) 및 제3 입력 단자(203)에는 제1 캐리 클럭 신호(RCLK1)와 제3 캐리 클럭 신호(RCLK3)가 교번하여 제공될 수 있다. 예를 들어, 제1 스테이지(ST1_3)의 제2 입력 단자(202)는 제1 캐리 클럭 신호(RCLK1)를 수신하고, 제1 스테이지(ST1_3)의 제3 입력 단자(203)는 제3 캐리 클럭 신호(RCLK3)를 수신할 수 있다. 반면에, 제3 스테이지(ST3_3)의 제2 입력 단자(202)는 제3 캐리 클럭 신호(RCLK3)를 수신하고, 제3 스테이지(ST3_3)의 제3 입력 단자(203)는 제1 캐리 클럭 신호(RCLK1)를 수신할 수 있다. 다만, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들어, 제1 스테이지(ST1_3)의 제2 입력 단자(202)는 제3 캐리 클럭 신호(RCLK3)를 수신하고, 제1 스테이지(ST1_3)의 제3 입력 단자(203)는 제1 캐리 클럭 신호(RCLK1)를 수신하며, 제3 스테이지(ST3_3)의 제2 입력 단자(202)는 제1 캐리 클럭 신호(RCLK1)를 수신하고, 제3 스테이지(ST3_3)의 제3 입력 단자(203)는 제3 캐리 클럭 신호(RCLK3)를 수신할 수도 있다.
스테이지들(ST1_3 내지 ST4_3) 중 제2h 스테이지들의 제2 입력 단자(202) 및 제3 입력 단자(203)에는 제2 캐리 클럭 신호(RCLK2)와 제4 캐리 클럭 신호(RCLK4)가 교번하여 제공될 수 있다. 예를 들어, 제2 스테이지(ST2_3)의 제2 입력 단자(202)는 제2 캐리 클럭 신호(RCLK2)를 수신하고, 제2 스테이지(ST2_3)의 제3 입력 단자(203)는 제4 캐리 클럭 신호(RCLK4)를 수신할 수 있다. 반면에, 제4 스테이지(ST4_3)의 제2 입력 단자(202)는 제4 캐리 클럭 신호(RCLK4)를 수신하고, 제4 스테이지(ST4_3)의 제3 입력 단자(203)는 제2 캐리 클럭 신호(RCLK2)를 수신할 수 있다. 다만, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들어, 제2 스테이지(ST2_3)의 제2 입력 단자(202)는 제4 캐리 클럭 신호(RCLK4)를 수신하고, 제2 스테이지(ST2_3)의 제3 입력 단자(203)는 제2 캐리 클럭 신호(RCLK2)를 수신하며, 제4 스테이지(ST4_3)의 제2 입력 단자(202)는 제2 캐리 클럭 신호(RCLK2)를 수신하고, 제4 스테이지(ST4_3)의 제3 입력 단자(203)는 제4 캐리 클럭 신호(RCLK4)를 수신할 수도 있다.
일 실시예에서, 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)은 표시 주사 기간에서, 동일한 주기를 가지며, 위상이 일부 중첩되는 파형을 가질 수 있다. 일 예로, 표시 주사 기간에서, 제2 캐리 클럭 신호(RCLK2)는 제1 캐리 클럭 신호(RCLK1)에서 약 1/4 주기만큼 시프트된 신호로 설정되고, 제3 캐리 클럭 신호(RCLK3)는 제2 캐리 클럭 신호(RCLK2)에서 약 1/4 주기만큼 시프트된 신호로 설정되며, 제4 캐리 클럭 신호(RCLK4)는 제3 캐리 클럭 신호(RCLK3)에서 약 1/4 주기만큼 시프트된 신호로 설정될 수 있다.
일 실시예에서, 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)은 자가 주사 기간에서, 일정한 레벨로 유지되는 파형을 가질 수 있다. 일 예로, 자가 주사 기간에서, 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)은 하이 레벨(또는, 하이 전압)로 유지되는 신호로 설정될 수 있다.
스테이지들(ST1 내지 ST4)의 제4 입력 단자(204)에는 제1 내지 제4 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 순차적으로 제공될 수 있다. 예를 들어, 제1 스테이지(ST1_1)의 제4 입력 단자(204)는 제1 클럭 신호(CLK1)를 수신하고, 제2 스테이지(ST2_1)의 제4 입력 단자(204)는 제2 클럭 신호(CLK2)를 수신하며, 제3 스테이지(ST3_1)의 제4 입력 단자(204)는 제3 클럭 신호(CLK3)를 수신하고, 제4 스테이지(ST4_1)의 제4 입력 단자(204)는 제4 클럭 신호(CLK4)를 수신할 수 있다.
일 실시예에서, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 표시 주사 기간에서, 동일한 주기를 가지며, 위상이 일부 중첩되는 파형을 가질 수 있다. 일 예로, 표시 주사 기간에서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 약 1/4 주기만큼 시프트된 신호로 설정되고, 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)에서 약 1/4 주기만큼 시프트된 신호로 설정되며, 제4 클럭 신호(CLK4)는 제3 클럭 신호(CLK3)에서 약 1/4 주기만큼 시프트된 신호로 설정될 수 있다.
일 실시예에서, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 자가 주사 기간에서, 일정한 레벨로 유지되는 파형을 가질 수 있다. 일 예로, 자가 주사 기간에서, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 로우 레벨(또는, 로우 전압)로 유지되는 신호로 설정될 수 있다.
일 실시예에서, 주사 구동부(200_1)에 포함되는 스테이지들(ST1_3 내지 ST4_3) 중 제2h-1 스테이지들은 제1 입력 단자(201)를 통해 수신하는 신호의 종류를 제외하고, 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제2h-1 스테이지들 중 제1 입력 단자(201)를 통해 스타트 펄스(SP)를 수신하는 제1 스테이지(ST1)와 제2h-1 스테이지들 중 나머지 스테이지들(예를 들어, 제3 스테이지(ST3_3))은 제1 입력 단자(201)를 통해 수신하는 입력 신호를 제외하고 실질적으로 동일한 회로 구성을 가지며 실질적으로 동일하게 동작할 수 있다.
즉, 도 10의 주사 구동부(200_1)에 포함되는 스테이지들(ST1_3 내지 ST4_3) 중 종속적으로 연결된 제2h-1 스테이지들(예를 들어, 제1 및 제3 스테이지들(ST1_3, ST3_3))의 구성 및 동작은, 도 3을 참조하여 설명한 주사 구동부(200)에 포함되며 서로 종속적으로 연결된 스테이지들(ST1 내지 ST4)의 구성 및 동작과 실질적으로 동일하거나 유사할 수 있다.
유사하게, 주사 구동부(200_1)에 포함되는 스테이지들(ST1_3 내지 ST4_3) 중 제2h 스테이지들은 제1 입력 단자(201)를 통해 수신하는 신호의 종류를 제외하고, 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제2h 스테이지들 중 제1 입력 단자(201)를 통해 스타트 펄스(SP)를 수신하는 제2 스테이지(ST2)와 제2h 스테이지들 중 나머지 스테이지들(예를 들어, 제4 스테이지(ST4_3))은 제1 입력 단자(201)를 통해 수신하는 입력 신호를 제외하고 실질적으로 동일한 회로 구성을 가지며 실질적으로 동일하게 동작할 수 있다.
즉, 도 10의 주사 구동부(200_1)에 포함되는 스테이지들(ST1_3 내지 ST4_3) 중 종속적으로 연결된 제2h 스테이지들(예를 들어, 제2 및 제4 스테이지들(ST2_3, ST4_3))의 구성 및 동작은, 도 3을 참조하여 설명한 주사 구동부(200)에 포함되며 서로 종속적으로 연결된 스테이지들(ST1 내지 ST4)의 구성 및 동작과 실질적으로 동일하거나 유사할 수 있다.
이에 따라, 이하에서는 설명의 편의를 위하여, 주사 구동부(200_1)에 포함되는 스테이지들을 설명함에 있어서, 주사 구동부(200_1)에 포함되는 스테이지들 중 제2h-1 스테이지들과 제2h 스테이지들을 구분하여 설명하기로 하며, 제2h-1 스테이지들에 대해서는 제1 스테이지(ST1_3)를 기준으로, 제2h 스테이지들에 대해서는 제2 스테이지(ST2_3)를 기준으로 설명하기로 한다.
도 11a는 도 10의 주사 구동부에 포함되는 제1 스테이지 및 제3 스테이지의 일 예를 나타내는 회로도이다. 도 11b는 도 10의 주사 구동부에 포함되는 제2 스테이지 및 제4 스테이지의 일 예를 나타내는 회로도이다. 도 12a는 표시 주사 기간에서 도 11a의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다. 도 12b는 자가 주사 기간에서 도 11a의 제1 스테이지의 구동의 일 예를 나타내는 타이밍도이다.
도 11a, 도 11b, 도 12a, 및 도 12b에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
먼저, 주사 구동부(200_1, 도 10 참조)에 포함되는 스테이지들 중 종속적으로 연결된 제2h-1 스테이지들에 대해 설명하기 위해, 도 3 및 도 11a를 참조하면, 제1 스테이지(ST1_3)와 제3 스테이지(ST3_3)는 각각 입력부(11, 31), 제1 제어부(12, 32), 제2 제어부(13, 33), 제1 출력부(14, 34), 제2 출력부(15, 35), 제1 커패시터(C1), 제3 제어부(16, 36), 제4 제어부(17, 37), 초기화부(18, 38) 및 안정화부(19, 39)를 포함할 수 있다.
제1 스테이지(ST1_3)는 입력 신호(예를 들어, 스타트 펄스(SP)), 제1 캐리 클럭 신호(RCLK1), 제3 캐리 클럭 신호(RCLK3), 제1 클럭 신호(CLK1), 제1 노드 제어 신호(GBI1), 제2 노드 제어 신호(GBI2), 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압에 기초하여, 제1 캐리 신호(CR1) 및 제1 출력 신호(OUT1)(또는, 제1 주사 신호)를 생성 및 출력할 수 있다.
유사하게, 제3 스테이지(ST3_3)는 입력 신호(예를 들어, 제1 스테이지(ST1_3)로부터 출력된 제1 캐리 신호(CR1)), 제1 캐리 클럭 신호(RCLK1), 제3 캐리 클럭 신호(RCLK3), 제3 클럭 신호(CLK3), 제1 노드 제어 신호(GBI1), 제2 노드 제어 신호(GBI2), 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압에 기초하여, 제3 캐리 신호(CR3) 및 제3 출력 신호(OUT3)(또는, 제3 주사 신호)를 생성 및 출력할 수 있다.
여기서, 제1 스테이지(ST1_3)와 제3 스테이지(ST3_3) 각각의 제2 내지 제4 입력 단자들(202, 203, 204)에 제공되는 신호들(예를 들어, 제1 캐리 클럭 신호(RCLK1), 제3 캐리 클럭 신호(RCLK3), 제1 클럭 신호(CLK1), 및 제3 클럭 신호(CLK3))을 제외하고, 도 11a에 도시된 제1 스테이지(ST1_3) 및 제3 스테이지(ST3_3) 각각의 구성 및 동작은 도 3을 참조하여 설명한 제1 스테이지(ST1) 및 제2 스테이지(ST2) 각각의 구성 및 동작과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
다음으로, 주사 구동부(200_1, 도 10 참조)에 포함되는 스테이지들 중 종속적으로 연결된 제2h 스테이지들에 대해 설명하기 위해, 도 3 및 도 11b를 참조하면, 제2 스테이지(ST2_3)와 제4 스테이지(ST4_3)는 각각 입력부(21, 41), 제1 제어부(22, 42), 제2 제어부(23, 43), 제1 출력부(24, 44), 제2 출력부(25, 45), 제1 커패시터(C1), 제3 제어부(26, 46), 제4 제어부(27, 47), 초기화부(28, 48) 및 안정화부(29, 49)를 포함할 수 있다.
제2 스테이지(ST2_3)는 입력 신호(예를 들어, 스타트 펄스(SP)), 제2 캐리 클럭 신호(RCLK2), 제4 캐리 클럭 신호(RCLK4), 제2 클럭 신호(CLK2), 제1 노드 제어 신호(GBI1), 제2 노드 제어 신호(GBI2), 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압에 기초하여, 제2 캐리 신호(CR2) 및 제2 출력 신호(OUT2)(또는, 제2 주사 신호)를 생성 및 출력할 수 있다.
유사하게, 제4 스테이지(ST4_3)는 입력 신호(예를 들어, 제2 스테이지(ST2_3)로부터 출력된 제2 캐리 신호(CR2)), 제2 캐리 클럭 신호(RCLK2), 제4 캐리 클럭 신호(RCLK4), 제4 클럭 신호(CLK4), 제1 노드 제어 신호(GBI1), 제2 노드 제어 신호(GBI2), 제1 전원(VGL1)의 전압, 제2 전원(VGL2)의 전압, 및 제3 전원(VGH)의 전압에 기초하여, 제4 캐리 신호(CR4) 및 제4 출력 신호(OUT4)(또는, 제4 주사 신호)를 생성 및 출력할 수 있다.
여기서, 제2 스테이지(ST2_3)와 제4 스테이지(ST4_3) 각각의 제2 내지 제4 입력 단자들(202, 203, 204)에 제공되는 신호들(예를 들어, 제2 캐리 클럭 신호(RCLK2), 제4 캐리 클럭 신호(RCLK4), 제2 클럭 신호(CLK2), 및 제4 클럭 신호(CLK4))을 제외하고, 도 11b에 도시된 제2 스테이지(ST2_3) 및 제4 스테이지(ST4_3) 각각의 구성 및 동작은 도 3을 참조하여 설명한 제1 스테이지(ST1) 및 제2 스테이지(ST2) 각각의 구성 및 동작과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 12a 및 도 12b를 더 참조하면, 도 12a와 도 12b에는 주사선들(SL1 내지 SLn, 도 1 참조)을 통해 출력되어 화소(PX, 도 1 참조)들로 공급되는 주사 신호들(또는, 출력 신호들(OUT1, OUT2, OUT3, OUT4, ...))이 도시되어 있다. 도 1을 참조하여 설명한 바와 같이, 주사 구동부(200_1)는 한 프레임의 표시 주사 기간(DSP_2)에서 주사선들(SL1 내지 SLn, 도 1 참조)로 게이트-온 레벨의 펄스를 포함하는 주사 신호를 공급할 수 있다.
또한, 주사 구동부(200_1)는 한 프레임의 자가 주사 기간(SSP_2)에서 주사선들(SL1 내지 SLn, 도 1 참조)로 게이트-오프 레벨로 유지되는 주사 신호를 공급할 수 있다.
먼저, 표시 주사 기간(DSP_2)에서 주사 구동부(200_1)에 포함되는 스테이지들의 동작에 대해 설명하기 위해, 도 12a를 참조하면, 한 프레임의 표시 주사 기간(DSP_2)에서 제1 내지 제4 클럭 신호들(CLK1, CLK2, CLK3, CLK4)들은 서로 다른 타이밍에 공급될 수 있다. 예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정되고, 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정되며, 제4 클럭 신호(CLK4)는 제3 클럭 신호(CLK3)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정될 수 있다.
또한, 한 프레임의 표시 주사 기간(DSP_2)에서 제1 내지 제4 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)들은 서로 다른 타이밍에 공급될 수 있다. 예를 들어, 제2 캐리 클럭 신호(RCLK2)는 제1 캐리 클럭 신호(RCLK1)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정되고, 제3 캐리 클럭 신호(RCLK3)는 제2 캐리 클럭 신호(RCLK2)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정되며, 제4 캐리 클럭 신호(RCLK4)는 제3 캐리 클럭 신호(RCLK3)에서 1/4 주기(예를 들어, 1수평기간(1H'))만큼 시프트된 신호로 설정될 수 있다.
여기서, 주사 구동부(200_1, 도 10 참조)에 포함되는 스테이지들 중 종속적으로 연결된 제2h-1 스테이지들(예를 들어, 제1 스테이지(ST1_3) 및 제3 스테이지(ST3_3))에 인가되는 신호들과 관련하여, 제1 클럭 신호(CLK1)와 제3 클럭 신호(CLK3)는 서로 반주기만큼 시프트된 신호로 설정되고, 제1 캐리 클럭 신호(RCLK1)와 제3 캐리 클럭 신호(RCLK3)는 서로 반주기만큼 시프트된 신호로 설정되므로, 제2h-1 스테이지들(예를 들어, 제1 스테이지(ST1_3) 및 제3 스테이지(ST3_3))이 캐리 신호 및 출력 신호를 출력하는 동작은, 도 3 및 도 5a를 참조하여 설명한 스테이지들(예를 들어, 도 3의 제1 스테이지(ST1) 및 제2 스테이지(ST2))의 캐리 신호 및 출력 신호를 출력하는 동작과 실질적으로 동일할 수 있다.
유사하게, 주사 구동부(200_1, 도 10 참조)에 포함되는 스테이지들 중 종속적으로 연결된 제2h 스테이지들(예를 들어, 제2 스테이지(ST2_3) 및 제4 스테이지(ST4_3))에 인가되는 신호들과 관련하여, 제2 클럭 신호(CLK2)와 제4 클럭 신호(CLK4)는 서로 반주기만큼 시프트된 신호로 설정되고, 제2 캐리 클럭 신호(RCLK2)와 제4 캐리 클럭 신호(RCLK4)는 서로 반주기만큼 시프트된 신호로 설정되므로, 제2h 스테이지들(예를 들어, 제2 스테이지(ST2_3) 및 제4 스테이지(ST4_3))이 캐리 신호 및 출력 신호를 출력하는 동작은, 도 3 및 도 5a를 참조하여 설명한 스테이지들(예를 들어, 도 3의 제1 스테이지(ST1) 및 제2 스테이지(ST2))의 캐리 신호 및 출력 신호를 출력하는 동작과 실질적으로 동일할 수 있다.
이에 따라, 도 12a에 도시된 바와 같이, 표시 주사 기간(DSP_3)에서 주사 구동부(200_1, 도 10 참조)의 스테이지들(ST1_3 내지 ST4_3)로부터 출력되는 주사 신호들(또는, 출력 신호들(OUT1, OUT2, OUT3, OUT4, ...))은 하이 레벨(H)의 펄스가 일부 중첩하면서, 순차적으로 출력될 수 있다.
다음으로, 자가 주사 기간(SSP_2)에서 주사 구동부(200_1)에 포함되는 스테이지들의 동작에 대해 설명하기 위해, 도 12b를 더 참조하면, 한 프레임의 자가 주사 기간(SSP_2) 동안 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 일정한 레벨로 유지될 수 있다. 예를 들어, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 로우 레벨(L)로 유지될 수 있다.
또한, 한 프레임의 자가 주사 기간(SSP_2) 동안 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)은 일정한 레벨로 유지될 수 있다. 예를 들어, 캐리 클럭 신호들(RCLK1, RCLK2, RCLK3, RCLK4)은 하이 레벨(H)로 유지될 수 있다.
이에 따라, 도 3 및 도 5b를 참조하여 설명한 바와 같이, 주사 구동부(200_1)의 스테이지들(ST1_3 내지 ST4_3)로부터 출력되는 출력 신호들(OUT1 내지 OUT4)는 로우 레벨(L)로 유지될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
11, 21, 31, 41: 입력부 12, 22, 32, 42: 제1 제어부
13, 23, 33, 43: 제2 제어부 14, 24, 34, 44: 제1 출력부
15, 25, 35, 45: 제2 출력부 16, 26, 36, 46: 제3 제어부
17, 27, 37, 47: 제4 제어부 18, 28, 38, 48: 초기화부
19, 29, 39, 49: 안정화부 100: 화소부
200, 200_1: 주사 구동부 300: 발광 구동부
400: 데이터 구동부 500: 타이밍 제어부
1000: 표시 장치 PX: 화소
ST1, ST2, ST3, ST4: 스테이지 T1 내지 T20: 트랜지스터
C1, C2, C3, C4: 커패시터

Claims (20)

  1. 제1 클럭 신호, 제2 클럭 신호, 제1 캐리 클럭 신호, 제2 캐리 클럭 신호, 제1 전원, 및 제2 전원에 기초하여 주사선들에 주사 신호들을 공급하는 복수의 스테이지들을 포함하며,
    상기 스테이지들 중 제1 스테이지는,
    입력 신호 및 상기 제1 캐리 클럭 신호에 기초하여 제1 노드의 전압을 제어하는 입력부;
    상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제2 노드의 전압을 제어하는 제1 제어부;
    상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제3 노드의 전압을 제어하는 제2 제어부;
    상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제2 전원, 및 상기 제2 캐리 클럭 신호에 기초하여 제1 출력 단자를 통해 제1 캐리 신호를 출력하는 제1 출력부; 및
    상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제1 전원, 및 상기 제1 클럭 신호에 기초하여 제2 출력 단자를 통해 제1 주사 신호를 출력하는 제2 출력부를 포함하며,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제1 캐리 클럭 신호, 및 상기 제2 캐리 클럭 신호 각각은 한 프레임(frame)의 적어도 일부 구간에서 일정한 신호 레벨을 가지는, 주사 구동부.
  2. 제1 항에 있어서, 상기 한 프레임은 표시 주사 기간 및 자가 주사 기간을 포함하며,
    상기 자가 주사 기간에서, 상기 제1 캐리 클럭 신호와 상기 제2 캐리 클럭 신호는 제1 레벨로 유지되며,
    상기 자가 주사 기간에서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 상기 제1 레벨보다 낮은 제2 레벨로 유지되는, 주사 구동부.
  3. 제1 항에 있어서, 상기 제1 스테이지는,
    상기 제1 노드와 상기 제1 출력 단자 사이에 접속되는 제1 커패시터를 더 포함하는, 주사 구동부.
  4. 제1 항에 있어서, 상기 입력부는,
    상기 입력 신호가 공급되는 제1 입력 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제1 캐리 클럭 신호가 공급되는 제2 입력 단자에 접속되는 제1 트랜지스터를 포함하는, 주사 구동부.
  5. 제1 항에 있어서, 상기 제1 제어부는,
    제1 제어 노드와 상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터; 및
    상기 제2 노드와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제3 트랜지스터를 포함하는, 주사 구동부.
  6. 제5 항에 있어서, 상기 제1 제어부는,
    상기 제1 제어 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터를 더 포함하는, 주사 구동부.
  7. 제1 항에 있어서, 상기 제2 제어부는,
    제2 제어 노드와 상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제4 트랜지스터; 및
    상기 제3 노드와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터를 포함하는, 주사 구동부.
  8. 제7 항에 있어서, 상기 제2 제어부는,
    상기 제2 제어 노드와 상기 상기 제3 노드 사이에 접속되는 제3 커패시터를 더 포함하는, 주사 구동부.
  9. 제1 항에 있어서, 상기 제1 출력부는,
    상기 제1 노드와 제3 제어 노드 사이에 접속되며, 게이트 전극이 상기 제2 캐리 클럭 신호가 공급되는 제3 입력 단자에 접속되는 제6 트랜지스터;
    상기 제3 제어 노드와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제7 트랜지스터; 및
    상기 제3 제어 노드와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드에 접속되는 제8 트랜지스터를 포함하는, 주사 구동부.
  10. 제9 항에 있어서, 상기 제1 출력부는,
    상기 제3 입력 단자와 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터;
    상기 제1 출력 단자와 상기 제2 전원의 전압이 공급되는 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터; 및
    상기 제1 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드 사이에 접속되는 제11 트랜지스터를 더 포함하는, 주사 구동부.
  11. 제10 항에 있어서, 상기 제1 출력부는,
    상기 제1 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되는 제4 커패시터를 더 포함하는, 주사 구동부.
  12. 제1 항에 있어서, 상기 제2 출력부는,
    상기 제1 클럭 신호가 공급되는 제4 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제12 트랜지스터;
    상기 제1 전원의 전압이 공급되는 제1 전원 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제13 트랜지스터; 및
    상기 제1 전원 입력 단자와 상기 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제3 노드에 접속되는 제14 트랜지스터를 포함하는, 주사 구동부.
  13. 제1 항에 있어서, 상기 제1 스테이지는,
    제1 노드 제어 신호에 기초하여 상기 제2 노드의 전압을 제어하는 제3 제어부; 및
    제2 노드 제어 신호에 기초하여 상기 제3 노드의 전압을 제어하는 제4 제어부를 더 포함하는, 주사 구동부.
  14. 제13 항에 있어서, 상기 제3 제어부는,
    상기 제1 노드 제어 신호가 공급되는 제5 입력 단자와 제1 제어 노드 사이에 접속되며, 게이트 전극이 상기 제5 입력 단자에 접속되는 제15 트랜지스터; 및
    상기 제5 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제1 제어 노드에 접속되는 제16 트랜지스터를 포함하는, 주사 구동부.
  15. 제13 항에 있어서, 상기 제4 제어부는,
    상기 제2 노드 제어 신호가 공급되는 제6 입력 단자와 제2 제어 노드 사이에 접속되며, 게이트 전극이 상기 제6 입력 단자에 접속되는 제17 트랜지스터; 및
    상기 제6 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 제어 노드에 접속되는 제17 트랜지스터를 포함하는, 주사 구동부.
  16. 제13 항에 있어서, 상기 한 프레임 동안 상기 제1 노드 제어 신호와 상기 제2 노드 제어 신호는 각각 일정한 신호 레벨을 가지며,
    상기 제1 노드 제어 신호의 신호 레벨은 상기 제2 노드 제어 신호의 신호 레벨과 상이한, 주사 구동부.
  17. 제1 항에 있어서, 상기 스테이지들 중 제2 스테이지는, 상기 제1 캐리 신호, 상기 제1 캐리 클럭 신호, 상기 제2 캐리 클럭 신호, 상기 제2 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제2 캐리 신호 및 제2 주사 신호를 생성하는, 주사 구동부.
  18. 제1 내지 제4 클럭 신호들, 제1 내지 제4 캐리 클럭 신호들, 제1 전원, 및 제2 전원에 기초하여 주사선들에 주사 신호들을 공급하는 복수의 스테이지들을 포함하며,
    상기 스테이지들 중 제1 스테이지는,
    입력 신호 및 상기 제1 캐리 클럭 신호에 기초하여 제1 노드의 전압을 제어하는 입력부;
    상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제2 노드의 전압을 제어하는 제1 제어부;
    상기 제1 전원, 상기 제2 전원, 및 상기 제1 노드의 전압에 기초하여 제3 노드의 전압을 제어하는 제2 제어부;
    상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제2 전원, 및 상기 제3 캐리 클럭 신호에 기초하여 제1 출력 단자를 통해 제1 캐리 신호를 출력하는 제1 출력부; 및
    상기 제1 노드의 전압, 상기 제2 노드의 전압, 상기 제3 노드의 전압, 상기 제1 전원, 및 상기 제1 클럭 신호에 기초하여 제2 출력 단자를 통해 제1 주사 신호를 출력하는 제2 출력부를 포함하며,
    상기 제1 내지 제4 클럭 신호들 각각과 상기 제1 내지 제4 캐리 클럭 신호들 각각은 한 프레임(frame)의 적어도 일부 구간에서 일정한 신호 레벨을 가지는, 주사 구동부.
  19. 제18 항에 있어서, 상기 스테이지들 중 제2 스테이지는, 상기 입력 신호, 상기 제2 캐리 클럭 신호, 상기 제4 캐리 클럭 신호, 상기 제2 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제2 캐리 신호 및 제2 주사 신호를 생성하는, 주사 구동부.
  20. 제19 항에 있어서, 상기 스테이지들 중 제3 스테이지는, 상기 제1 캐리 신호, 상기 제1 캐리 클럭 신호, 상기 제3 캐리 클럭 신호, 상기 제3 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제3 캐리 신호 및 제3 주사 신호를 생성하며,
    상기 스테이지들 중 제4 스테이지는, 상기 제2 캐리 신호, 상기 제2 캐리 클럭 신호, 상기 제4 캐리 클럭 신호, 상기 제4 클럭 신호, 상기 제1 전원, 및 상기 제2 전원에 기초하여, 제4 캐리 신호 및 제4 주사 신호를 생성하는, 주사 구동부.
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