KR101363194B1

KR101363194B1 - 표시장치

Info

Publication number: KR101363194B1
Application number: KR1020120038693A
Authority: KR
Inventors: 김빈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2014-02-13
Also published as: KR20130115907A

Abstract

본 발명의 실시예는, 표시패널; 및 표시패널에 연결되며 일부 구간이 중첩되는 클럭신호들을 출력하는 레벨 시프터와, 클럭신호들에 대응하여 게이트 출력펄스를 시프트하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제n스테이지는 Q노드의 전위에 대응하여 제X클럭신호를 제n스테이지의 출력단에 출력하는 풀업 트랜지스터와, QB노드의 전위에 대응하여 제1저전위전압을 제n스테이지의 출력단에 출력하는 풀다운 트랜지스터와, Q노드를 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 충방전시키는 Q노드 충방전부와, QB노드를 제X+2클럭신호에 대응하여 충방전시키는 QB노드 충방전부를 포함하는 표시장치를 제공한다.

Description

표시장치{Display Device}

본 발명의 실시예는 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 게이트 신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

게이트 신호를 출력하는 게이트 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel) 형태로 표시패널에 직접형성되는 내장형으로 구분된다.

게이트 구동부는 다수의 박막 트랜지스터(이하 TFT)들로 구성되므로 TFT의 특성에 의해 성능이 좌우된다. 게이트 구동부에 사용되는 TFT에는 문턱전압이 정극성(+) 방향에 위치하는 인핸스먼트 모드(Enhancement mode)와 부극성(-) 방향에 위치하는 디플리션 모드(Depletion mode)가 있다.

디플리션 모드 TFT의 경우 문턱전압이 부극성(-) 방향으로 시프트되어 있어, Vgs=0V 에서 전류 차단 기능(턴 오프 기능)이 제대로 수행되지 않는 단점이 있다. 따라서, 턴 오프 된 풀다운 트랜지스터에서 전류 누설이 발생하게 되고 그 결과, 게이트신호가 정상적으로 출력되지 않는다.

그러므로, 게이트 구동부를 내장형으로 구성할 경우 인핸스먼트 모드 TFT뿐만 아니라 디플리션 모드 TFT를 이용하더라도 회로의 오동작을 회피하며 동작 특성을 개선할 수 있는 방안이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 인핸스먼트 모드의 TFT뿐만 아니라 디플리션 모드 TFT의 턴온/오프 동작 특성을 향상시켜 출력 특성을 개선할 수 있는 게이트 구동부를 포함하는 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명의 실시예는, 표시패널; 및 표시패널에 연결되며 일부 구간이 중첩되는 클럭신호들을 출력하는 레벨 시프터와, 클럭신호들에 대응하여 게이트 출력펄스를 시프트하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제n스테이지는 Q노드의 전위에 대응하여 제X클럭신호를 제n스테이지의 출력단에 출력하는 풀업 트랜지스터와, QB노드의 전위에 대응하여 제1저전위전압을 제n스테이지의 출력단에 출력하는 풀다운 트랜지스터와, Q노드를 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 충방전시키는 Q노드 충방전부와, QB노드를 제X+2클럭신호에 대응하여 충방전시키는 QB노드 충방전부를 포함하는 표시장치를 제공한다.

풀업 트랜지스터는 Q노드에 게이트전극이 연결되고 제X클럭신호단에 제1전극이 연결되며 출력단에 제2전극이 연결되고, 풀다운 트랜지스터는 QB노드에 게이트전극이 연결되고 출력단에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결되고, Q노드 충방전부는 제X-1클럭신호단에 게이트전극이 연결되고 제n-1스테이지의 출력단에 제1전극이 연결되며 Q노드에 제2전극이 연결되며, QB노드 충방전부는 제X+2클럭신호단과 풀다운 트랜지스터의 게이트전극 사이에 연결된 배선으로 구성될 수 있다.

제n스테이지는 QB노드의 전위에 대응하여 Q노드를 제1저전위전압으로 방전시키는 제1트랜지스터를 포함할 수 있다.

QB노드 충방전부는 제X+2클럭신호에 대응하여 QB노드를 고전위전압으로 충전시키는 제2트랜지스터와, Q노드 전위에 대응하여 QB노드를 제1저전위전압으로 방전시키는 제3트랜지스터를 포함할 수 있다.

QB노드 충방전부는 고전위전압단에 게이트전극 및 제1전극이 연결된 제2-1트랜지스터와, 제2-1트랜지스터의 제2전극에 게이트전극이 연결되고 고전위전압단에 제1전극이 연결된 제2-2트랜지스터와, Q노드에 게이트전극이 연결되고 제2-1트랜지스터의 제2전극에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결된 제3-1트랜지스터와, Q노드에 게이트전극이 연결되고 제2-2트랜지스터의 제2전극 및 QB노드에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결된 제3-2트랜지스터를 포함할 수 있다.

QB노드 충방전부는 Q노드의 전위에 대응하여 QB노드를 제1저전위전압보다 낮은 제2저전위전압으로 방전시킨 이후 Q노드의 전위 및 고전위전압에 대응하여 QB노드를 고전위전압으로 충전시킬 수 있다.

QB노드 충방전부는 고전위전압단에 게이트전극 및 제1전극이 연결된 제2-1트랜지스터와, 제2-1트랜지스터의 제2전극에 게이트전극이 연결되고 고전위전압단에 제1전극이 연결된 제2-2트랜지스터와, Q노드에 게이트전극이 연결되고 제2-1트랜지스터의 제2전극에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결된 제3-1트랜지스터와, Q노드에 게이트전극이 연결되고 제2-2트랜지스터의 제2전극 및 QB노드에 제1전극이 연결되며 제2저전위전압단에 제2전극이 연결된 제3-2트랜지스터를 포함할 수 있다.

Q노드 충방전부는 제X-1클럭신호단에 게이트전극이 연결되고 제n-1스테이지의 출력단에 제1전극이 연결된 제4-1트랜지스터와, 제X-1클럭신호단에 게이트전극이 연결되고 제4-1트랜지스터의 제2전극에 제1전극이 연결되며 Q노드에 제2전극이 연결된 제4-2트랜지스터와, 제X클럭신호단에 게이트전극이 연결되고 제n스테이지의 출력단에 제1전극이 연결되며 제4-2트랜지스터의 제1전극에 제2전극이 연결된 제4-3트랜지스터를 포함할 수 있다.

QB노드 충방전부는 고전위전압단에 게이트전극 및 제1전극이 연결되고 QB노드에 제2전극이 연결된 제2트랜지스터와, Q노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되며 제1전위전압단 또는 제2전위전압단에 제2전극이 연결된 제3트랜지스터를 포함할 수 있다.

클럭신호들의 로직 로우전압은 제1저전위전압보다 낮을 수 있다.

본 발명의 실시예는, 인핸스먼트 모드의 TFT뿐만 아니라 디플리션 모드 TFT를 적용하더라도 TFT의 게이트 소오스 간의 전압(Vgs)이 네거티브가 되도록 구성하고 TFT의 턴온/오프 동작 특성을 향상시켜 출력 특성을 개선할 수 있는 게이트 구동부를 포함하는 표시장치를 제공하는 효과가 있다.

도 1은 표시장치의 개략적인 블록도.
도 2는 시프트 레지스터를 구성하는 스테이지들의 구성도.
도 3은 시프트 레지스터를 구성하는 TFT의 모드에 따른 문턱전압을 나타낸 도면.
도 4는 본 발명의 제1실시예에 따른 제n스테이지의 회로 구성도.
도 5는 제n스테이지의 입출력 신호 파형도.
도 6은 Q노드 및 출력단에 대한 시뮬레이션 파형도.
도 7은 본 발명의 제2실시예에 따른 제n스테이지의 회로 구성도.
도 8은 본 발명의 제3실시예에 따른 제n스테이지의 회로 구성도.
도 9는 본 발명의 제4실시예에 따른 제n스테이지의 회로 구성도.
도 10은 본 발명의 제5실시예에 따른 제n스테이지의 회로 구성도.
도 11은 변형된 예에 따른 Q노드 충방전부의 회로 구성도.
도 12는 변형된 예에 따른 QB노드 충방전부의 회로 구성도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

도 1은 표시장치의 개략적인 블록도 이고, 도 2는 시프트 레지스터를 구성하는 스테이지들의 구성도이며, 도 3은 시프트 레지스터를 구성하는 TFT의 모드에 따른 문턱전압을 나타낸 도면이다.

도 1에 도시된 바와 같이, 표시장치에는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동부(12) 및 게이트 구동부(13, 14)가 포함된다.

표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 게이트 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(10A)과 표시영역(10A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(10B)을 포함한다. 표시패널(10)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 중 어느 하나로 구현될 수 있다.

타이밍 콘트롤러(11)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로를 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 입력된 타이밍신호를 기준으로 데이터 구동부(12)와 게이트 구동부(13, 14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.

데이터 구동부(12)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(10)의 데이터 라인들(DL)에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(10)의 데이터 라인들(DL)에 접속된다.

게이트 구동부(13, 14)는 레벨 시프터(13) 및 시프트 레지스터(14)를 포함한다. 게이트 구동부(13, 14)는 레벨 시프터(13)와 시프트 레지스터(14)가 구분되어 형성된 게이트인패널(Gate In Panel; 이하 GIP) 방식 또는 IC 방식으로 형성된다. 이하 실시예에서는 시프트 레지스터(14)가 비표시영역(10B)에 형성되는 GIP 방식을 예로 한다.

레벨 시프터(13)는 타이밍 콘트롤러(11)로부터 0V~3.3V의 TTL(Transistor-Transistor- Logic) 레벨로 입력되는 클럭신호들(CLK)을 게이트 하이 레벨(Vgh)과 제1 또는 제2게이트 로우 레벨(Vgl1, Vgl2)로 레벨 시프팅한 후 시프트 레지스터(14)에 공급한다. 여기서, 제1게이트 로우 레벨(Vgl1)과 제2게이트 로우 레벨(Vgl2)은 Vgl1 > Vgl2 관계를 갖는다.

시프트 레지스터(14)는 GIP 방식에 의해 다수의 박막 트랜지스터(이하 TFT)들로 형성된다. 시프트 레지스터(14)는 클럭신호들(CLK)에 대응하여 게이트 출력펄스를 시프트하는 스테이지들로 구성된다. 시프트 레지스터(14)에 포함된 스테이지들은 출력단들을 통해 순차적으로 게이트신호들을 출력한다.

실시예의 시프트 레지스터(14)는 도 2에 도시된 바와 같이 각 스테이지들(ST[n-2] ~ ST[n+2])의 출력단들(Vg[n-2] ~ Vg[n+2])이 다음 단에 위치하는 스테이지에 연결되는 캐스케이드 형태로 구성된다.

한편, 시프트 레지스터(14)를 구성하는 TFT들은 도 3에 도시된 바와 같이 문턱전압이 정극성(+) 방향에 위치하는 인핸스먼트 모드(Enhancement mode)(E)와 부극성(-) 방향에 위치하는 디플리션 모드(Depletion mode)(D)가 있다.

인핸스먼트 모드 TFT와 달리 디플리션 모드 TFT의 경우 문턱전압이 부극성(-) 방향에 위치하고 있다. 따라서, 게이트 소오스 간의 전압 조건을 만족하지 않으면(Vgs = 0V에서 전류가 충분히 작지 않으면) 턴 오프(turn off) 기능이 제대로 수행되지 않는다.

그러므로, 실시예는 인핸스먼트 모드 TFT뿐만 아니라 디플리션 모드 TFT를 이용하더라도 회로의 오동작을 회피하며 동작 특성을 개선할 수 있는 GIP 방식(내장형 방식)의 게이트 구동부(13, 14)를 기반으로 하는 표시장치를 제공하는데 이에 대한 설명은 이하에서 다룬다.

<제1실시예>

도 4는 본 발명의 제1실시예에 따른 제n스테이지의 회로 구성도이고, 도 5는 제n스테이지의 입출력 신호 파형도 이며, 도 6은 Q노드 및 출력단에 대한 시뮬레이션 파형도 이다.

도 4에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제n스테이지에는 Q노드 충방전부(T4), QB노드 충방전부(CLK[X+2]), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)가 포함된다.

Q노드 충방전부(T4), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)는 인핸스먼트 모드 또는 디플리션 모드 TFT들로 구성된다. 인핸스먼트 모드 및 디플리션 모드 TFT들은 게이트, 소오스 및 드레인전극을 갖는다. 제1실시예에서는 TFT들이 n형(n-type)인 것을 일례로 하므로 드레인/소오스전극을 제1전극/제2전극으로 표기한다.

Q노드 충방전부(T4)는 제X-1클럭신호단(CLK[X-1])에 게이트전극이 연결되고 제n-1스테이지의 출력단(Vg[n-1])에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된 제4트랜지스터(T4)로 구성된다.

제4트랜지스터(T4)는 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 Q노드(Q)를 충전시킨 이후 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 Q노드(Q)를 방전시킨다. Q노드 충방전부(T4)를 구성하는 제4트랜지스터(T4)의 제1전극은 제n-1스테이지의 출력단(Vg[n-1])에 연결된다. 따라서, Q노드(Q)는 전단의 출력 전압이 로직 하이가 되면 충전이 되지만 이후 전단의 출력 전압은 로직 로우가 되므로 방전 상태를 유지하게 된다. 즉, Q노드 충방전부(T4)는 제X-1클럭신호에 대응하여 턴온 되고 제n-1스테이지의 출력단 전압에 따라 Q노드(Q)를 충전한 이후 방전 상태를 유지하게 된다.

QB노드 충방전부(CLK[X+2])는 제X+2클럭신호단(CLK[X+2])을 통해 공급되는 제X+2클럭신호에 대응하여 QB노드(QB)노드를 충방전시키도록 구성된다. 따라서, QB노드 충방전부는 트랜지스터와 같은 소자가 미사용된다. QB노드 충방전부(CLK[X+2])는 제X+2클럭신호가 로직 로우가 되면 방전이 되지만 이후 제X+2클럭신호가 로직 하이가 되면 충전이 된다.

풀업 트랜지스터(TPU1)는 Q노드(Q)에 게이트전극이 연결되고 제X클럭신호단(CLK[X])에 제1전극이 연결되며 출력단(Vg[n])에 제2전극이 연결된다. 풀업 트랜지스터(TPU1)는 Q노드(Q)의 전위에 대응하여 제X클럭신호를 제n스테이지의 출력단(Vg[n])에 출력한다.

풀다운 트랜지스터(TPD1)는 QB노드(QB)에 게이트전극이 연결되고 출력단(Vg[n])에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다. 풀다운 트랜지스터(TPD1)는 QB노드(QB)의 전위에 대응하여 제1저전위전압을 제n스테이지의 출력단(Vg[n])에 출력한다.

도 5에 도시된 바와 같이, 제n스테이지의 제X클럭신호단(CLK[X])은 제1 내지 제4클럭신호들(CLK1 ~ CLK4) 중 하나를 공급받을 수 있다. 도면에서는 시프트 레지스터가 일부 구간이 중첩된 4상의 클럭신호들을 공급받는 것을 일례로 하였다. 하지만 제1실시예의 시프트 레지스터는 2상 이상의 클럭신호들로도 구동이 가능하다. 또한, 제1 내지 제4클럭신호들(CLK1 ~ CLK4)의 로직 로우전압은 제1게이트 로우 레벨(Vgl1)에 해당하는 제1저전위전압과 제2게이트 로우 레벨(Vgl2)에 해당하는 제2저전위전압 사이의 전압을 가질 수 있다. 예컨대, 제1 내지 제4클럭신호들(CLK1 ~ CLK4)의 로직 로우전압은 제2게이트 로우 레벨(Vgl2)에 해당하는 제2저전위전압과 같거나 유사한 전압을 갖는다.

한편, Q노드(Q)는 Q노드 충방전부(T4)에 의해 충전 상태가 되면 QB노드(QB)는 QB노드 충방전부(CLK[X+2])에 의해 방전 상태가 된다. 그 결과, Q노드(Q) 및 QB(QB)노드는 반대로 충방전을 하게 되므로 제n스테이지의 출력단은 다음과 같은 게이트신호를 출력하게 된다.

먼저, Q노드(Q)가 충전 상태가 되면 풀업 트랜지스터(TPU1)는 턴온 된다. 따라서, 제n스테이지의 출력단(Vg[n])은 제1게이트 로우 레벨(Vgl1)에서 게이트 하이 레벨(Vgh)로 스위칭된 게이트신호를 출력하게 된다.

위와 같이 Q노드(Q)의 충전 기간 동안 제n스테이지의 출력단(Vg[n])의 출력이 이루어지고 나면 이후 Q노드(Q)는 방전 상태가 되고 풀업 트랜지스터(TPU1)는 턴오프 상태를 유지하게 된다.

다음, QB노드(QB)가 충전 상태가 되면 풀다운 트랜지스터(TPD1)는 턴온 된다. 따라서, 제n스테이지의 출력단(Vg[n])은 게이트 하이 레벨(Vgh)에서 제1게이트 로우 레벨(Vgl1)로 스위칭된 게이트신호를 출력하게 된다.

위와 같이 QB노드(QB)의 충전 기간 동안 제n스테이지의 출력단(Vg[n])의 출력이 이루어지고 나면 이후 QB노드(QB)는 방전 상태가 되고 풀다운 트랜지스터(TPD1)는 턴오프 상태를 유지하게 된다.

제1실시예에 따른 제n스테이지는 Q노드(Q)의 전위가 충전상태로 유지되는 기간 동안, 풀다운 트랜지스터(TPD1)의 게이트전극에는 제2게이트 로우 레벨(Vgl2)에 해당하는 제X+2클럭신호가 걸리게 되고 소오스전극에는 제1게이트 로우 레벨(Vgl1)에 해당하는 제1저전위전압이 걸리게 된다. 풀다운 트랜지스터(TPD1)의 게이트전극에 걸린 제2게이트 로우 레벨(Vgl2)은 소오스전극에 걸린 제1게이트 로우 레벨(Vgl1)보다 전위가 낮다. 그러므로, 풀다운 트랜지스터(TPD1)의 게이트 소오스 간의 전압(Vgs)은 0V보다 낮은 Vgl2 - Vgl1 < 0V 조건을 만족하게 된다. 따라서, 풀다운 트랜지스터(TPD1)의 게이트 소오스 간의 전압(Vgs)은 네거티브가 되고 드레인 소오스 간의 전류(Ids)는 도 3과 같이 I1이 아닌 I2가 되므로 전류 누설이 발생하지 않는다. 그 결과, 제n스테이지의 출력단(Vg[n])은 도 5와 같이 정상적인 게이트 하이 레벨(또는 게이트 로우 레벨)을 유지하며 게이트신호를 출력할 수 있게 된다.

또한, Q노드(Q)의 전위가 방전상태로 유지되는 기간 동안, 제4트랜지스터(T4)의 게이트전극에 걸리는 제X-1클럭신호는 제X클럭신호와 일부 구간이 중첩되므로 제4트랜지스터(T4)는 턴온 된다. 이때, 턴온 된 제4트랜지스터(T4)에 의해 Q노드(Q)의 전위는 제n-1스테이지의 출력단을 통해 방전된다. 따라서, Q노드 충방전부(T4)는 별도의 방전 트랜지스터 없이 제4트랜지스터(T4)만으로도 충전과 더불어 방전을 수행하며 제n-1스테이지의 출력단 전압으로 방전 상태를 유지할 수 있게 된다.

제1실시예는 위와 같은 구성 및 동작에 의해 시프트 레지스터를 구성하는 트랜지스터들의 게이트 소오스 간의 전압 조건이 Vgs = 0V를 만족시켜 TFT의 턴온/오프 동작 특성을 향상시킬 수 있게 되므로 출력 특성을 개선할 수 있게 된다. 그 이유는 위의 설명에서도 알 수 있듯이, Vgl1 > Vgl2 관계를 갖는 제1저전위전압 및 제2저전위전압에 해당하는 클럭신호를 이용하기 때문이다. 또한, Q노드 충방전부(T4)가 전단과 연동하여 Q노드(Q)의 방전 상태를 유지할 수 있기 때문이다.

위의 구성에 따르면, 도 4의 시프트 레지스터는 도 2에 도시된 바와 같은 형태를 갖도록 스테이지들을 구성할 할 수 있다. 제1실시예는 도 6의 시뮬레이션의 파형도에 나타난 Q노드 전압(Q-node) 및 출력 전압(Vg[n])을 통해 알 수 있듯이, 시프트 레지스터를 디플리션 모드 TFT로 구성하더라도 정상적인 출력을 수행할 수 있게 된다.

한편, 제1실시예에 따른 시프트 레지스터는 회로의 동작 및 출력 특성을 향상시키기 위해 다음과 같이 구성할 수도 있다.

<제2실시예>

도 7은 본 발명의 제2실시예에 따른 제n스테이지의 회로 구성도이다.

도 7에 도시된 바와 같이, 본 발명의 제2실시예에 따른 제n스테이지에는 Q노드 충방전부(T4), QB노드 충방전부(CLK[X+2]), 풀업 트랜지스터(TPU1), 풀다운 트랜지스터(TPD1) 및 제1트랜지스터(T1)가 포함된다.

Q노드 충방전부(T4), 풀업 트랜지스터(TPU1), 풀다운 트랜지스터(TPD1) 및 제1트랜지스터(T1)는 인핸스먼트 모드 또는 디플리션 모드 TFT들로 구성된다. 인핸스먼트 모드 및 디플리션 모드 TFT들은 게이트, 소오스 및 드레인전극을 갖는다. 제2실시예 또한 TFT들이 n형(n-type)인 것을 일례로 하므로 드레인/소오스전극을 제1전극/제2전극으로 표기한다.

본 발명의 제2실시예에 따른 제n스테이지는 제1트랜지스터(T1)의 구성 및 접속 관계를 제외하고 제1실시예와 동일하다. 따라서, 설명의 중복을 방지하기 위해 제1실시예 대비 다른 부분만 설명한다.

제1트랜지스터(T1)는 QB노드(QB)에 게이트전극이 연결되고 Q노드 충방전부(T4)를 구성하는 제4트랜지스터(T4)의 제2전극 및 Q노드(Q)에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다. 제1트랜지스터(T1)는 QB노드(QB)의 전위에 대응하여 Q노드(Q)를 제1저전위전압으로 방전시키는 즉, 리셋 역할을 한다.

제2실시예 또한 제1실시예와 마찬가지로, Q노드(Q)의 충전 기간 동안 출력단(Vg[n])의 출력이 이루어지고 나면 이후 Q노드(Q)는 방전 상태가 되고 풀업 트랜지스터(TPU1)는 턴오프 상태를 유지하게 된다.

그리고 QB노드(QB)의 충전 기간 동안 출력단(Vg[n])의 출력이 이루어지고 나면 이후 QB노드(QB)는 방전 상태가 되고 풀다운 트랜지스터(TPD1)는 턴오프 상태를 유지하게 된다.

특히, 제2실시예는 QB노드(QB)의 충전 기간 동안 제1트랜지스터(T1)가 턴온 되므로 Q노드(Q)는 제1저전위전압에 의해 안정적인 방전 상태를 유지할 수 있게 된다.

<제3실시예>

도 8은 본 발명의 제3실시예에 따른 제n스테이지의 회로 구성도이다.

도 8에 도시된 바와 같이, 본 발명의 제3실시예에 따른 제n스테이지에는 Q노드 충방전부(T4), QB노드 충방전부(T2, T3), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)가 포함된다.

Q노드 충방전부(T4), QB노드 충방전부(T2, T3), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)는 인핸스먼트 모드 또는 디플리션 모드 TFT들로 구성된다. 인핸스먼트 모드 및 디플리션 모드 TFT들은 게이트, 소오스 및 드레인전극을 갖는다. 제3실시예 또한 TFT들이 n형(n-type)인 것을 일례로 하므로 드레인/소오스전극을 제1전극/제2전극으로 표기한다.

본 발명의 제3실시예에 따른 제n스테이지는 QB노드 충방전부(T2, T3)의 구성 및 접속 관계를 제외하고 제1실시예와 동일하다. 따라서, 설명의 중복을 방지하기 위해 제1실시예 대비 다른 부분만 설명한다.

QB노드 충방전부(T2, T3)는 제2트랜지스터(T2) 및 제3트랜지스터(T3)로 구성된다. 제2트랜지스터(T2)는 제X+2클럭신호단(CLK[X+2])에 게이트전극이 연결되고 고전위전압단(VDD)에 제1전극이 연결되며 제3트랜지스터(T3)의 제1전극에 제2전극이 연결된다. 제3트랜지스터(T3)는 Q노드(Q)에 게이트전극이 연결되고 제2트랜지스터(T2)의 제2전극에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다.

제2트랜지스터(T2)는 제X+2클럭신호가 로직 하이가 되면 턴온 된다. 제2트랜지스터(T2)가 턴온 되면 QB노드(QB)는 고전위전압에 의해 충전된다. 제3트랜지스터(T3)는 Q노드(Q)가 충전 상태가 되어 로직 하이가 되면 턴온 된다. 제3트랜지스터(T3)가 턴온 되면 QB노드(QB)는 제1저전위전압에 의해 방전된다.

제2트랜지스터(T2)가 턴온 되어 QB노드(QB)를 충전하고 있을 때, 제3트랜지스터(T3)는 Q노드(Q)의 전위에 의해 턴 오프 상태가 된다. 이와 달리, 제3트랜지스터(T3)가 턴온 되어 QB노드(QB)를 방전하고 있을 때, 제2트랜지스터(T2)는 제X+2클럭신호에 의해 턴 오프 상태가 된다.

제3실시예 또한 제1실시예와 마찬가지로, Q노드(Q)의 충전 기간 동안 출력단(Vg[n])의 출력이 이루어지고 나면 이후 Q노드(Q)는 방전 상태가 되고 풀업 트랜지스터(TPU1)는 턴오프 상태를 유지하게 된다.

<제4실시예>

도 9는 본 발명의 제4실시예에 따른 제n스테이지의 회로 구성도이다.

도 9에 도시된 바와 같이, 본 발명의 제4실시예에 따른 제n스테이지에는 Q노드 충방전부(T4), QB노드 충방전부(T2-1, T2-2, T3-1, T3-2), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)가 포함된다.

Q노드 충방전부(T4), QB노드 충방전부(T2-1, T2-2, T3-1, T3-2), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)는 인핸스먼트 모드 또는 디플리션 모드 TFT들로 구성된다. 인핸스먼트 모드 및 디플리션 모드 TFT들은 게이트, 소오스 및 드레인전극을 갖는다. 제4실시예 또한 TFT들이 n형(n-type)인 것을 일례로 하므로 드레인/소오스전극을 제1전극/제2전극으로 표기한다.

본 발명의 제4실시예에 따른 제n스테이지는 QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)의 구성 및 접속 관계를 제외하고 제1실시예와 동일하다. 따라서, 설명의 중복을 방지하기 위해 제1실시예 대비 다른 부분만 설명한다.

QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)는 Q노드(Q)의 전위에 대응하여 QB노드(QB)를 제1저전위전압으로 방전시킨 이후 Q노드(Q)의 전위 및 고전위전압에 대응하여 QB노드(QB)를 고전위전압으로 충전시킨다. 이를 위해, QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)는 제2-1트랜지스터(T2-1), 제2-2트랜지스터(T2-2), 제3-1트랜지스터(T3-1) 및 제3-2트랜지스터(T3-2)로 구성된다.

제2-1트랜지스터(T2-1)는 고전위전압단(VDD)에 게이트전극 및 제1전극이 연결된다. 제2-2트랜지스터(T2-2)는 제2-1트랜지스터(T2-1)의 제2전극에 게이트전극이 연결되고 고전위전압단(VDD)에 제1전극이 연결된다. 제3-1트랜지스터(T3-1)는 Q노드(Q)에 게이트전극이 연결되고 제2-1트랜지스터(T2-1)의 제2전극에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다. 제3-2트랜지스터(T3-2)는 Q노드(Q)에 게이트전극이 연결되고 제2-2트랜지스터(T2-2)의 제2전극 및 QB노드(QB)에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다.

제2-1트랜지스터(T2-1)는 게이트전극이 고전위전압단(VDD)에 연결되어 있으므로 항시 턴온 상태를 유지한다. 반면, 제2-2트랜지스터(T2-2)는 게이트전극이 제2-1트랜지스터(T2-1)의 제1전극에 연결되어 있으므로 제2-1트랜지스터(T2-1)의 턴온 또는 턴오프 여부에 따라 턴온 된다. 따라서, QB노드(QB)는 제2-1 및 제2-2트랜지스터(T2-1, T2-2)가 턴온 되면 충전 상태가 된다.

제3-1트랜지스터(T3-1)는 Q노드(Q)에 게이트전극이 연결되어 있으므로 Q노드(Q)의 전위가 로직 하이 상태이면 턴온되고 Q노드(Q)의 전위가 로직 로우 상태이면 턴오프 된다. 따라서, 제3-1트랜지스터(T3-1)가 턴온 상태가 되면 제1저전위전압에 의해 제2-2트랜지스터(T2-2)는 턴오프 된다. 제3-2트랜지스터(T3-2) 또한 Q노드(Q)에 게이트전극이 연결되어 있으므로 Q노드(Q)의 전위가 로직 하이 상태이면 턴온되고 Q노드(Q)의 전위가 로직 로우 상태이면 턴오프 된다. 따라서, QB노드(QB)는 제3-2트랜지스터(T3-2)가 턴온 상태가 되면 제1저전위전압에 의해 방전 상태가 된다.

제4실시예 또한 제1실시예와 마찬가지로, Q노드(Q)의 충전 기간 동안 출력단(Vg[n])의 출력이 이루어지고 나면 이후 Q노드(Q)는 방전 상태가 되고 풀업 트랜지스터(TPU1)는 턴오프 상태를 유지하게 된다.

<제5실시예>

도 10은 본 발명의 제5실시예에 따른 제n스테이지의 회로 구성도이다.

도 10에 도시된 바와 같이, 본 발명의 제5실시예에 따른 제n스테이지에는 Q노드 충방전부(T4), QB노드 충방전부(T2-1, T2-2, T3-1, T3-2), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)가 포함된다.

Q노드 충방전부(T4), QB노드 충방전부(T2-1, T2-2, T3-1, T3-2), 풀업 트랜지스터(TPU1) 및 풀다운 트랜지스터(TPD1)는 인핸스먼트 모드 또는 디플리션 모드 TFT들로 구성된다. 인핸스먼트 모드 및 디플리션 모드 TFT들은 게이트, 소오스 및 드레인전극을 갖는다. 제5실시예 또한 TFT들이 n형(n-type)인 것을 일례로 하므로 드레인/소오스전극을 제1전극/제2전극으로 표기한다.

본 발명의 제5실시예에 따른 제n스테이지는 QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)의 접속 관계를 제외하고 제4실시예와 동일하다. 따라서, 설명의 중복을 방지하기 위해 제4실시예 대비 다른 부분만 설명한다.

QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)는 제2-1트랜지스터(T2-1), 제2-2트랜지스터(T2-2), 제3-1트랜지스터(T3-1) 및 제3-2트랜지스터(T3-2)로 구성된다.

제2-1트랜지스터(T2-1)는 고전위전압단(VDD)에 게이트전극 및 제1전극이 연결된다. 제2-2트랜지스터(T2-2)는 제2-1트랜지스터(T2-1)의 제2전극에 게이트전극이 연결되고 고전위전압단(VDD)에 제1전극이 연결된다. 제3-1트랜지스터(T3-1)는 Q노드(Q)에 게이트전극이 연결되고 제2-1트랜지스터(T2-1)의 제2전극에 제1전극이 연결되며 제1저전위전압단(VGL1)에 제2전극이 연결된다. 제3-2트랜지스터(T3-2)는 Q노드(Q)에 게이트전극이 연결되고 제2-2트랜지스터(T2-2)의 제2전극 및 QB노드(QB)에 제1전극이 연결되며 제2저전위전압단(VGL2)에 제2전극이 연결된다.

제2-1트랜지스터(T2-1)는 게이트전극이 고전위전압단(VDD)에 연결되어 있으므로 항시 턴온 상태를 유지한다. 반면, 제2-2트랜지스터(T2-2)는 게이트전극이 제3-1트랜지스터(T3-1)의 제1전극에 연결되어 있으므로 제3-1트랜지스터(T3-1)의 턴온 또는 턴오프 여부에 따라 턴온 된다. 따라서, QB노드(QB)는 제2-1 및 제2-2트랜지스터(T2-1, T2-2)가 턴온 되면 충전 상태가 된다.

제3-1트랜지스터(T3-1)는 Q노드(Q)에 게이트전극이 연결되어 있으므로 Q노드(Q)의 전위가 로직 하이 상태이면 턴온되고 Q노드(Q)의 전위가 로직 로우 상태이면 턴오프 된다. 따라서, 제3-1트랜지스터(T3-1)가 턴온 상태가 되면 제1저전위전압에 의해 제2-2트랜지스터(T2-2)는 턴오프 된다. 제3-2트랜지스터(T3-2) 또한 Q노드(Q)에 게이트전극이 연결되어 있으므로 Q노드(Q)의 전위가 로직 하이 상태이면 턴온되고 Q노드(Q)의 전위가 로직 로우 상태이면 턴오프 된다. 따라서, QB노드(QB)는 제3-2트랜지스터(T3-2)가 턴온 상태가 되면 제2저전위전압에 의해 방전 상태가 된다.

한편, 앞서 설명한 제1 내지 제5실시예에 따른 시프트 레지스터의 Q노드 충방전부(T4)는 동작의 안정성을 높이기 위해 다음과 같이 구성할 수도 있다.

도 11은 변형된 예에 따른 Q노드 충방전부의 회로 구성도이다.

도 11 (a)에 도시된 바와 같이, 제1 내지 제5실시예의 Q노드 충방전부(T4)는 1개의 트랜지스터를 이용하여 Q노드(Q)를 충방전한다. 반면, 도 11 (b)에 도시된 바와 같이, 변형된 예에 따른 Q노드 충방전부(T4-1, 4-2, 4-3)는 3개의 트랜지스터를 이용하여 Q노드(Q)를 충방전한다.

Q노드 충방전부(T4-1, T4-2, T4-3)는 제4-1트랜지스터(T4-1), 제4-2트랜지스터(T4-2) 및 제4-3트랜지스터(T4-3)로 구성된다.

제4-1트랜지스터(T4-1)는 제X-1클럭신호단(CLK[X-1])에 게이트전극이 연결되고 제n-1스테이지의 출력단(Vg[n-1])에 제1전극이 연결되며 제4-2트랜지스터(T4-2)의 제1전극에 제2전극이 연결된다. 제4-2트랜지스터(T4-2)는 제X-1클럭신호단(CLK[X-1])에 게이트전극이 연결되고 제4-1트랜지스터(T4-1)의 제2전극에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다. 제4-3트랜지스터(T4-3)는 제X클럭신호단(CLK[X])에 게이트전극이 연결되고 제n스테이지의 출력단(Vg[n])에 제1전극이 연결되며 제4-2트랜지스터(T4-2)의 제1전극에 제2전극이 연결된다.

제4-1 및 제4-2트랜지스터(T4-1, T4-2)는 제X-1클럭신호에 대응하여 동시에 턴온 및 턴 오프 된다. 따라서, 제4-1 및 제4-2트랜지스터(T4-1, T4-2)는 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 Q노드(Q)를 충전시키고 이후 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 Q노드(Q)를 방전시킨다.

제4-3트랜지스터(T4-3)는 제X클럭신호단(CLK[X])에 대응하여 턴온 및 턴 오프 된다. 따라서, 제4-3트랜지스터(T4-3)는 제n스테이지의 출력단(Vg[n]) 전압으로 Q노드(Q)의 충전 상태를 유지시킨 이후 턴 오프되어 제4-1 및 제4-2트랜지스터(T4-1, T4-2)의 턴 오프 상태를 유지시키게 된다. 즉, 제4-3트랜지스터(T4-3)는 제n스테이지의 출력 기간 동안 Q노드(Q)의 전압이 제4-1트랜지스터(T4-1)를 통해 방전되는 것을 방지하여 동작의 안정성을 높이는 역할을 한다.

그리고, 앞서 설명한 제4 및 제5실시예에 따른 시프트 레지스터의 QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)는 다음과 같이 회로를 단순화하여 구성할 수도 있다.

도 12는 변형된 예에 따른 QB노드 충방전부의 회로 구성도이다.

도 12 (a)에 도시된 바와 같이, 제1 내지 제5실시예의 QB노드 충방전부(T2-1, T2-2, T3-1, T3-2)는 4개의 트랜지스터를 이용하여 QB노드(QB)를 충방전한다. 반면, 도 12 (b)에 도시된 바와 같이, 변형된 예에 따른 QB노드 충방전부(T2, T3)는 2개의 트랜지스터를 이용하여 QB노드(QB)를 충방전한다.

QB노드 충방전부(T2, T3)는 제2트랜지스터(T2) 및 제3트랜지스터(T3)로 구성된다. 제2트랜지스터(T2)는 고전위전압단(VDD)에 게이트전극 및 제1전극이 연결되고 제3트랜지스터(T3)의 제1전극 및 QB노드(QB)에 제2전극이 연결된다. 제3트랜지스터(T3)는 Q노드에 게이트전극이 연결되고 제2트랜지스터(T2)의 제2전극 및 QB노드(QB)에 제1전극이 연결되며 제1 또는 제2저전위전압단(VGL1 or VGL2)에 제2전극이 연결된다.

변형된 예의 QB노드 충방전부(T2, T3) 또한 Q노드(Q)의 충방전 상태에 대응하여 프레임 주기로 QB노드(QB)를 고전위전압단(VDD)으로 충전하거나 제1 또는 제2저전위전압단(VGL1 or VGL2)으로 방전하는 기능은 동일하다. 이와 같이 변형된 예의 QB노드 충방전부(T2, T3)는 회로를 단순화하여 제조 단가를 줄일 수 있는 이점이 있다.

한편, 앞서 설명된 실시예들에 따른 시프트 레지스터 회로들은 QB노드(QB)가 하나의 노드로만 이루어져 있는데, QB노드(QB)는 두 개의 노드로 구성하고 이에 따른 트랜지스터를 추가하여 프레임 주기로 교번 구동하도록 구현될 수도 있다.

앞서 설명된 실시예들에 따른 시프트 레지스터는 인핸스먼트 모드의 TFT뿐만 아니라 네거티브 문턱전압(negative Vth)의 n형(n-type)TFT 및 포지티브 문턱전압(positive Vth)의 p형(p-type)TFT에 적용할 수 있다. 또한, 앞서 설명된 실시예들은 시프트 레지스터의 출력 특성을 개선 및 향상시킬 수 있도록 회로를 적절히 조합하여 다른 형태로 구성할 수도 있다.

이상 본 발명은 인핸스먼트 모드의 TFT뿐만 아니라 디플리션 모드 TFT를 적용하더라도 TFT의 게이트 소오스 간의 전압(Vgs)이 네거티브가 되도록 구성하고 TFT의 턴온/오프 동작 특성을 향상시켜 출력 특성을 개선(출력 미발생 등의 문제를 해결)할 수 있는 게이트 구동부를 포함하는 표시장치를 제공하는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10: 표시패널 11: 타이밍 콘트롤러
12: 데이터 구동부 13, 14: 게이트 구동부
T1: 제1트랜지스터 T2: 제2트랜지스터
T3: 제3트랜지스터 T4: Q노드 충방전부 또는 제4트랜지스터
TPU1: 풀업 트랜지스터 TPD2: 풀다운 트랜지스터
T2-1, T2-2, T3-1, T3-2: QB노드 충방전부
T4-1, T4-2, T4-3: Q노드 충방전부

Claims

표시패널; 및
상기 표시패널에 연결되며 일부 구간이 중첩되는 클럭신호들을 출력하는 레벨 시프터와, 상기 클럭신호들에 대응하여 게이트 출력펄스를 시프트하는 스테이지들로 구성된 시프트 레지스터를 포함하며,
상기 스테이지들의 제n스테이지는
Q노드의 전위에 대응하여 제X클럭신호를 상기 제n스테이지의 출력단에 출력하는 풀업 트랜지스터와,
QB노드의 전위에 대응하여 제1저전위전압을 상기 제n스테이지의 출력단에 출력하는 풀다운 트랜지스터와,
상기 Q노드를 제X-1클럭신호에 대응하여 제n-1스테이지의 출력단 전압으로 충방전시키는 Q노드 충방전부와,
상기 QB노드를 제X+2클럭신호에 대응하여 충방전시키는 QB노드 충방전부를 포함하는 표시장치.
제1항에 있어서,
상기 풀업 트랜지스터는 상기 Q노드에 게이트전극이 연결되고 제X클럭신호단에 제1전극이 연결되며 상기 출력단에 제2전극이 연결되고,
상기 풀다운 트랜지스터는 상기 QB노드에 게이트전극이 연결되고 상기 출력단에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결되고,
상기 Q노드 충방전부는 제X-1클럭신호단에 게이트전극이 연결되고 제n-1스테이지의 출력단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결되며,
상기 QB노드 충방전부는 제X+2클럭신호단과 상기 풀다운 트랜지스터의 게이트전극 사이에 연결된 배선으로 구성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 제n스테이지는
상기 QB노드의 전위에 대응하여 상기 Q노드를 상기 제1저전위전압으로 방전시키는 제1트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 QB노드 충방전부는
상기 제X+2클럭신호에 대응하여 상기 QB노드를 고전위전압으로 충전시키는 제2트랜지스터와,
상기 Q노드 전위에 대응하여 상기 QB노드를 상기 제1저전위전압으로 방전시키는 제3트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 QB노드 충방전부는
고전위전압단에 게이트전극 및 제1전극이 연결된 제2-1트랜지스터와,
상기 제2-1트랜지스터의 제2전극에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결된 제2-2트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 제2-1트랜지스터의 제2전극에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결된 제3-1트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 제2-2트랜지스터의 제2전극 및 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단에 제2전극이 연결된 제3-2트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 QB노드 충방전부는
상기 Q노드의 전위에 대응하여 상기 QB노드를 상기 제1저전위전압보다 낮은 제2저전위전압으로 방전시킨 이후 상기 Q노드의 전위 및 고전위전압에 대응하여 상기 QB노드를 상기 고전위전압으로 충전시키는 것을 특징으로 하는 표시장치.
제6항에 있어서,
상기 QB노드 충방전부는
고전위전압단에 게이트전극 및 제1전극이 연결된 제2-1트랜지스터와,
상기 제2-1트랜지스터의 제2전극에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결된 제2-2트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 제2-1트랜지스터의 제2전극에 제1전극이 연결되며 제1저전위전압단에 제2전극이 연결된 제3-1트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 제2-2트랜지스터의 제2전극 및 상기 QB노드에 제1전극이 연결되며 제2저전위전압단에 제2전극이 연결된 제3-2트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 Q노드 충방전부는
제X-1클럭신호단에 게이트전극이 연결되고 제n-1스테이지의 출력단에 제1전극이 연결된 제4-1트랜지스터와,
상기 제X-1클럭신호단에 게이트전극이 연결되고 상기 제4-1트랜지스터의 제2전극에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제4-2트랜지스터와,
제X클럭신호단에 게이트전극이 연결되고 상기 제n스테이지의 출력단에 제1전극이 연결되며 상기 제4-2트랜지스터의 제1전극에 제2전극이 연결된 제4-3트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 QB노드 충방전부는
고전위전압단에 게이트전극 및 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제2트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 제1전위전압단 또는 제2전위전압단에 제2전극이 연결된 제3트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 클럭신호들의 로직 로우전압은
상기 제1저전위전압보다 낮은 전압을 갖는 것을 특징으로 하는 표시장치.