KR20200061469A - 스테이지 및 이를 포함하는 주사 구동부 - Google Patents

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강철규
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삼성디스플레이 주식회사
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Abstract

본 발명은 제1 전극이 제1 입력 단자에 접속되고, 게이트 전극이 제1 클럭 신호를 공급받는 제2 입력 단자에 접속되는 제1 트랜지스터; 상기 제2 입력 단자 및 제2 전원 입력 단자에 접속되며, 제1 노드 및 제2 노드의 전압에 대응하여 출력 단자로 주사 신호를 공급하는 출력부; 상기 제1 트랜지스터의 제2 전극, 제3 입력 단자에 접속되며, 제3 노드 및 제4 노드의 전압을 제어하기 위한 입력부; 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부; 상기 제4 입력 단자 및 제5 노드에 접속되며, 상기 제1 전원 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부; 상기 제1 전원 입력 단자 및 상기 제4 입력 단자에 접속되며, 상기 제3 노드의 전압 및 상기 제4 입력 단자로 입력되는 신호에 대응하여 상기 제4 노드의 전압을 제어하기 위한 제3 신호 처리부; 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드 및 상기 제4 노드의 전압 하강폭을 제어하기 위한 제1 안정화부; 및 상기 제1 노드와 상기 제4 노드 사이에 접속되며, 상기 제4 노드 및 상기 제2 노드의 전압 하강폭을 제어하기 위한 제2 안정화부를 포함하는 스테이지 및 이를 포함하는 주사 구동부에 관한 것이다.

Description

스테이지 및 이를 포함하는 주사 구동부{Stage and Scan Driver Including the same}
본 발명은 스테이지 및 이를 포함하는 주사 구동부에 관한 것이다.
일반적으로, 표시 장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사 신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다. 화소부에 포함된 화소들은 주사선으로 주사 신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다. 주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사 신호를 공급한다.
한편, 유기전계발광 표시 장치에 포함되는 화소들은 누설전류를 최소화하기 위하여 N형 트랜지스터(예를 들면, NMOS) 및 P형 트랜지스터(예를 들면, PMOS)로 구현될 수 있다. 하지만, N형 트랜지스터로 스테이지를 구현하는 경우 구동의 신뢰성을 확보하기 어렵다. 따라서, P형 트랜지스터로 구성되며 하이 레벨의 주사 신호를 공급하기 위한 스테이지가 요구되고 있다. 또한, 주사 신호가 불안정한 경우 원하지 않는 시점에 화소로 데이터 신호가 공급될 수 있다. 따라서, 안정적으로 주사 신호를 생성할 수 있는 스테이지가 요구되고 있다.
본 발명의 일 목적은 주사 신호가 공급되지 않는 동안 노이즈 없이 안정적으로 주사 신호를 제어할 수 있는 스테이지 및 이를 포함하는 주사 구동부를 제공하는 것이다.
본 발명의 다른 목적은 안정적으로 주사 신호를 생성할 수 있는 스테이지 및 이를 포함하는 주사 구동부를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 실시 예에 따른 스테이지는, 제1 전극이 제1 입력 단자에 접속되고, 게이트 전극이 제1 클럭 신호를 공급받는 제2 입력 단자에 접속되는 제1 트랜지스터, 상기 제2 입력 단자 및 제2 전원 입력 단자에 접속되며, 제1 노드 및 제2 노드의 전압에 대응하여 출력 단자로 주사 신호를 공급하는 출력부, 상기 제1 트랜지스터의 제2 전극, 제3 입력 단자에 접속되며, 제3 노드 및 제4 노드의 전압을 제어하기 위한 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부, 상기 제4 입력 단자 및 제5 노드에 접속되며, 상기 제1 전원 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부, 상기 제1 전원 입력 단자 및 상기 제4 입력 단자에 접속되며, 상기 제3 노드의 전압 및 상기 제4 입력 단자로 입력되는 신호에 대응하여 상기 제4 노드의 전압을 제어하기 위한 제3 신호 처리부, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드 및 상기 제4 노드의 전압 하강폭을 제어하기 위한 제1 안정화부 및 상기 제1 노드와 상기 제4 노드 사이에 접속되며, 상기 제4 노드 및 상기 제2 노드의 전압 하강폭을 제어하기 위한 제2 안정화부를 포함하는 것을 특징으로 한다.
또한, 상기 출력부, 상기 입력부, 상기 제1 신호 처리부, 상기 제2 신호 처리부, 상기 제3 신호 처리부, 상기 제1 안정화부 및 상기 제2 안정화부에 포함되는 트랜지스터들 및 상기 제1 트랜지스터는 P형 트랜지스터인 것을 특징으로 한다.
또한, 상기 제1 전원 입력 단자는, 게이트 오프 전압으로 설정되는 제1 전원을 공급받고, 상기 제2 전원 입력 단자는, 게이트 온 전압으로 설정되는 제2 전원을 공급받는 것을 특징으로 한다.
또한, 상기 제1 입력 단자는, 이전단 스테이지의 출력 신호 또는 스타트 펄스를 공급받는 것을 특징으로 한다.
또한, 상기 이전단 스테이지의 출력 신호 또는 상기 스타트 펄스는, 상기 제2 입력 단자로 공급되는 상기 제1 클럭 신호와 적어도 한 번 중첩되는 것을 특징으로 한다.
또한, 상기 제3 입력 단자는, 제1 제어 클럭 신호를 공급받고, 상기 제4 입력 단자는, 제2 제어 클럭 신호를 공급받는 것을 특징으로 한다.
또한, 상기 제1 제어 클럭 신호 및 상기 제2 제어 클럭 신호는 동일한 주기를 가지며, 상기 제2 클럭 신호는 상기 제1 제어 클럭 신호에서 반주기만큼 쉬프트된 신호로 설정되는 것을 특징으로 한다.
또한, 상기 제1 클럭 신호의 하이 전압은 상기 제1 제어 클럭 신호 및 상기 제2 제어 클럭 신호의 로우 전압과 중첩되는 것을 특징으로 한다.
또한, 상기 제1 안정화부는, 상기 제3 노드와 상기 제5 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제2 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제2 안정화부는, 상기 제2 노드와 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제3 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 입력부는, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터, 상기 제3 노드와 상기 제3 입력 단자 사이에 접속되며, 게이트 전극이 상기 제4 노드에 접속되는 제8 트랜지스터 및 상기 제3 노드와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제3 입력 단자에 접속되는 제9 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 출력부는, 상기 제2 입력 단자와 상기 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제10 트랜지스터 및 상기 제2 전원 입력 단자와 상기 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제1 신호 처리부는, 상기 제2 입력 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제12 트랜지스터 및 상기 제2 입력 단자와 상기 제1 노드 사이에 접속되는 제3 커패시터를 포함하는 것을 특징으로 한다.
또한, 상기 제2 신호 처리부는, 제1 단자가 상기 제5 노드에 접속되는 제2 커패시터, 상기 제2 커패시터의 제2 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제4 입력 단자에 접속되는 제5 트랜지스터 및 상기 제2 커패시터의 상기 제2 단자와 상기 제4 입력 단자 사이에 접속되며, 게이트 전극이 상기 제5 노드에 접속되는 제6 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제3 신호 처리부는, 상기 제1 전원 입력 단자와 상기 제4 노드 사이에 직렬로 접속되는 제13 트랜지스터 및 제14 트랜지스터 및 상기 제13 트랜지스터 및 상기 제14 트랜지스터의 공통 노드인 제6 노드 및 상기 제2 노드 사이에 접속되는 제1 커패시터를 포함하되, 상기 제13 트랜지스터의 게이트 전극은 상기 제3 노드에 접속되고, 상기 제14 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 주사 구동부는, 주사선들로 주사 신호를 공급하기 위하여 복수의 스테이지들을 포함하는 주사 구동부로써, 상기 스테이지들 각각은, 제1 전극이 제1 입력 단자에 접속되고, 게이트 전극이 제1 클럭 신호를 공급받는 제2 입력 단자에 접속되는 제1 트랜지스터, 상기 제2 입력 단자 및 제2 전원 입력 단자에 접속되며, 제1 노드 및 제2 노드의 전압에 대응하여 출력 단자로 주사 신호를 공급하는 출력부, 상기 제1 트랜지스터의 제2 전극, 제3 입력 단자에 접속되며, 제3 노드 및 제4 노드의 전압을 제어하기 위한 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부, 상기 제4 입력 단자 및 제5 노드에 접속되며, 상기 제1 전원 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부, 상기 제1 전원 입력 단자 및 상기 제4 입력 단자에 접속되며, 상기 제3 노드의 전압 및 상기 제4 입력 단자로 입력되는 신호에 대응하여 상기 제4 노드의 전압을 제어하기 위한 제3 신호 처리부, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드 및 상기 제4 노드의 전압 하강폭을 제어하기 위한 제1 안정화부 및 상기 제1 노드와 상기 제4 노드 사이에 접속되며, 상기 제4 노드 및 상기 제2 노드의 전압 하강폭을 제어하기 위한 제2 안정화부를 포함하는 것을 특징으로 한다.
또한, 상기 출력부, 상기 입력부, 상기 제1 신호 처리부, 상기 제2 신호 처리부, 상기 제3 신호 처리부, 상기 제1 안정화부 및 상기 제2 안정화부에 포함되는 트랜지스터들 및 상기 제1 트랜지스터는 P형 트랜지스터인 것을 특징으로 한다.
또한, j(j는 1, 3, 5, …)번째 스테이지의 제2 입력 단자는 제1 클럭 신호를 공급받고, j+1번째 스테이지의 제2 입력 단자는 제2 클럭 신호를 공급받는 것을 특징으로 한다.
또한, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며, 상기 2 클럭 신호는 상기 제1 클럭 신호에서 반주기만큼 쉬프트된 신호로 설정되는 것을 특징으로 한다.
또한, 상기 제1 안정화부는, 상기 제3 노드와 상기 제5 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제2 트랜지스터를 포함하고, 상기 제2 안정화부는, 상기 제2 노드와 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제3 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 주사 구동부는 P형 트랜지스터로 구성된 스테이지를 이용하여 주사 신호를 공급하되, 주사 신호가 공급되지 않는 구간에서 원치 않는 노이즈가 출력되는 것을 방지할 수 있다.
또한, 본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 주사 구동부는 특정 트랜지스터들의 열화를 방지할 수 있다.
또한, 본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 주사 구동부는 주사 신호가 공급되는 기간 동안 특정 노드의 전압을 일정하게 유지하고, 이에 따라 구동의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타내는 도면이다.
도 3은 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 연결 단자의 일 실시 예를 나타내는 도면이다.
도 5는 도 3에 도시된 스테이지의 일 실시 예를 나타내는 도면이다.
도 6은 도 3에 도시된 스테이지의 구동 방법의 일 실시 예를 나타내는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 스테이지의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 스테이지를 나타내는 도면이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 주사 구동부(10), 데이터 구동부(20), 화소부(40) 및 타이밍 제어부(60)를 구비한다. 일 실시 예에서, 표시 장치는 발광 구동부(30)를 더 포함할 수 있다.
타이밍 제어부(60)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어 신호(DCS), 주사 구동제어 신호(SCS) 및 발광 구동제어 신호(ECS)를 생성한다. 타이밍 제어부(60)에서 생성된 데이터 구동제어 신호(DCS)는 데이터 구동부(20)로 공급되고, 주사 구동제어 신호(SCS)는 주사 구동부(10)로 공급되고, 발광 구동제어 신호(ECS)는 발광 구동부(30)로 공급된다.
주사 구동제어 신호(SCS)에는 게이트 스타트 펄스 및 클럭 신호들이 포함된다. 게이트 스타트 펄스는 주사 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 게이트 스타트 펄스를 쉬프트시키기 위하여 사용된다.
발광 구동제어 신호(ECS)에는 발광 스타트 펄스 및 클럭 신호들이 포함된다. 발광 스타트 펄스는 발광 제어 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 발광 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 구동제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
주사 구동부(10)는 타이밍 제어부(60)로부터 주사 구동제어 신호(SCS)를 공급받는다. 주사 구동제어 신호(SCS)를 공급받은 주사 구동부(10)는 제1 주사선들(S11 내지 S1n) 및 제2 주사선들(S21 내지 S2n)로 주사 신호를 공급한다. 일 예로, 주사 구동부(10)는 제1 주사선들(S11 내지 S1n)로 제1 주사 신호를 순차적으로 공급하고, 제2 주사선들(S21 내지 S2n)로 제2 주사 신호를 순차적으로 공급할 수 있다. 제1 주사 신호 및 제2 주사 신호가 순차적으로 공급되면 화소들(50)이 수평라인 단위로 선택된다.
주사 구동부(10)는 제i(i는 자연수) 번째 제1 주사선(S1i)으로 공급되는 제1 주사 신호와 중첩되도록 제i 번째 제2 주사선(S2i)으로 제2 주사 신호를 공급한다. 여기서, 제1 주사 신호 및 제2 주사 신호는 서로 극성이 반대인 신호로 설정될 수 있다. 일 예로, 제1 주사 신호는 로우 전압으로 설정되고, 제2 주사 신호는 하이 전압으로 설정될 수 있다.
추가적으로, 제1 주사 신호 및 제2 주사 신호는 게이트 온 전압으로 설정된다. 이 경우, 화소(50)에 포함되며 제1 주사 신호를 공급받는 트랜지스터는 제1 주사 신호가 공급될 때 턴-온 상태로 설정된다. 마찬가지로, 화소(50)에 포함되며 제2 주사 신호를 공급받는 트랜지스터는 제2 주사 신호가 공급될 때 턴-온 상태로 설정된다.
발광 구동부(30)는 타이밍 제어부(60)로부터 발광 구동제어 신호(ECS)를 공급받는다. 발광 구동제어 신호(ECS)를 공급받은 발광 구동부(30)는 발광 제어선들(E1 내지 En)로 발광 제어 신호를 공급한다. 일 예로, 발광 구동부(30)는 발광 제어선들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다. 이와 같은 발광 제어 신호는 화소들(50)의 발광시간을 제어하기 위하여 사용된다. 예를 들어, 발광 제어 신호를 공급받는 특정 화소(50)는 발광 제어 신호가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다.
추가적으로, 발광 제어 신호는 화소들(50)에 포함된 트랜지스터가 턴-오프될 수 있는 게이트 오프 전압(예를 들면, 하이 전압), 주사 신호는 화소들(50)에 포함된 트랜지스터가 턴-온될 수 있는 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(20)는 타이밍 제어부(60)로부터 데이터 구동제어 신호(DCS)를 공급받는다. 데이터 구동제어 신호(DCS)를 공급받은 데이터 구동부(20)는 데이터선들(D1 내지 Dm)로 데이터신호를 공급한다. 데이터선들(D1 내지 Dm)로 공급된 데이터신호는 제1 주사 신호(또는 제2 주사 신호)에 의하여 선택된 화소들(50)로 공급된다. 이를 위하여, 데이터 구동부(20)는 제1 주사 신호(또는 제2 주사 신호)와 동기되도록 데이터선들(D1 내지 Dm)로 데이터신호를 공급할 수 있다.
화소부(40)는 주사선들(S11 내지 S1n, S21 내지 S2n), 데이터선들(D1 내지 Dm) 및 발광 제어선들(E1 내지 En)과 접속되는 화소들(50)을 구비한다. 화소부(40)는 외부로부터 제1 구동 전원(ELVDD), 제2 구동 전원(ELVSS) 및 초기화 전원(Vint)을 공급받는다.
화소들(50) 각각은 도시되지 않은 구동 트랜지스터 및 유기 발광 다이오드를 구비한다. 구동 트랜지스터는 데이터신호에 대응하여 제1 구동 전원(ELVDD)으로부터 유기 발광 다이오드를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어한다. 여기서, 데이터 신호가 공급되기 전에 구동 트랜지스터의 게이트 전극은 초기화 전원(Vint)의 전압에 의해 초기화될 수 있다.
한편, 도 1에서는 각각 n개의 주사선들(S11 내지 S1n, S21 내지 S2n) 및 n개의 발광 제어선들(E1 내지 En)이 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일 예로, 화소들(50)의 회로구조에 대응하여 화소부(40)에는 하나 이상의 더미 주사선 및 더미 발광 제어선이 추가로 형성될 수 있다.
또한, 도 1에서는 제1 주사선들(S11 내지 S1n) 및 제2 주사선들(S21 내지 S2n)이 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일 예로, 화소들(50)의 회로구조에 대응하여 제1 주사선들(S11 내지 S1n) 및 제2 주사선들(S21 내지 S2n) 중 어느 하나의 주사선들(S11 내지 S1n 또는 S21 내지 S2n)만이 포함될 수 있다.
추가적으로, 도 1에서는 발광 제어선들(E1 내지 En)이 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일 예로, 화소들(50)의 회로구조에 대응하여 도시되지 않은 반전 발광 제어선들이 추가로 형성될 수 있다. 반전 발광 제어선들은 발광 제어신호를 반전한 반전 발광 제어신호를 공급받을 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타내는 도면이다. 도 2에서는 설명의 편의성을 위하여 제n 주사선(Sn) 및 제m 데이터선(Dm)과 접속된 화소가 도시된다.
도 2를 참조하면, 본 발명의 실시 예에 의한 화소(50)는 산화물 반도체 박막 트랜지스터 및 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터를 포함한다.
산화물 반도체 박막 트랜지스터는 저온 공정이 가능하며, LTPS 박막 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 이와 같은 산화물 반도체 박막 트랜지스터는 오프 전류 특성이 우수하다. 산화물 반도체 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체 박막 트랜지스터는 산화물 반도체로 형성된 액티브층을 구비한다. 여기서, 산화물 반도체는 비정질 또는 결정질 산화물 반도체로 설정될 수 있다. 산화물 반도체 박막 트랜지스터는 n형 트랜지스터로 구성될 수 있다.
LTPS 박막 트랜지스터는 높은 전자 이동도를 가지며, 이에 따라 빠른 구동 특성을 갖는다. LTPS 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. LTPS 박막 트랜지스터는 폴리 실리콘으로 형성된 액티브층을 구비한다. 이와 같은 LTPS 박막 트랜지스터는 p형 박막 트랜지스터 또는 n형 박막 트랜지스터로 구성될 수 있다. 본 발명에서는 LTPS 박막 트랜지스터가 p형 트랜지스터로 구성되었다고 가정하기로 한다.
화소(50)는 화소 회로(142) 및 유기 발광 다이오드(OLED)를 포함한다.
유기 발광 다이오드(OLED)의 애노드 전극은 화소 회로(142)에 접속되고, 캐소드 전극은 제2 구동 전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 화소 회로(142)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
화소 회로(142)는 데이터 신호에 대응하여 제1 구동 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어한다. 이를 위하여, 화소 회로(142)는 제1 트랜지스터(M1(L): 구동 트랜지스터), 제2 트랜지스터(M2(L)), 제3 트랜지스터(M3(O)), 제4 트랜지스터(M4(O)), 제5 트랜지스터(M5(L)), 제6 트랜지스터(M6(L)), 제7 트랜지스터(M7(L)) 및 스토리지 커패시터(Cst)를 구비한다.
제1 트랜지스터(M1(L))의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제6 트랜지스터(M6(L))의 제1 전극에 접속된다. 그리고, 제1 트랜지스터(M1(L))의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제1 트랜지스터(M1(L))는 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 제1 구동 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 구동 전원(ELVSS)으로 공급되는 전류량을 제어한다. 빠른 구동 속도를 확보하기 위하여, 제1 트랜지스터(M1(L))는 LTPS 박막 트랜지스터로 형성된다. 제1 트랜지스터(M1(L))는 p형 트랜지스터로 형성된다.
제2 트랜지스터(M2(L))는 데이터선(Dm)과 제1 노드(N1) 사이에 접속된다. 그리고 제2 트랜지스터(M2(L))의 게이트 전극은 i번째 제1 주사선(S1i)에 접속된다. 이와 같은 제2 트랜지스터(M2(L))는 i번째 제1 주사선(S1i)으로 제1 주사 신호가 공급될 때 턴-온되어 데이터선(Dm)과 제1 노드(N1)를 전기적으로 접속시킨다. 제2 트랜지스터(M2(L))는 LTPS 박막 트랜지스터로 형성될 수 있다. 제2 트랜지스터(M2(L))는 p형 트랜지스터로 형성된다.
제3 트랜지스터(M3(O))는 제1 트랜지스터(M1(L))의 제2 전극과 제2 노드(N2) 사이에 접속된다. 그리고, 제3 트랜지스터(M3(O))의 게이트 전극은 i번째 제2 주사선(S2i)에 접속된다. 이와 같은 제3 트랜지스터(M3(O))는 i번째 제2 주사선(S2i)으로 제2 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(M1(L))를 다이오드 형태로 접속시킨다.
제3 트랜지스터(M3(O))는 산화물 반도체 박막 트랜지스터로 형성된다. 이 경우, 제3 트랜지스터(M3(O))는 n형 트랜지스터로 형성된다. 제3 트랜지스터(M3(O))가 산화물 반도체 박막 트랜지스터로 형성되면 제2 노드(N2)로부터 제1 트랜지스터(M1(L))의 제2 전극 쪽으로 흐르는 누설 전류가 최소화되고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
제4 트랜지스터(M4(O))는 제2 노드(N2)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(M4(O))의 게이트 전극은 i-1번째 제2 주사선(S2i-1)에 접속된다. 이와 같은 제4 트랜지스터(M4(O))는 i-1번째 제2 주사선(S2i-1)으로 제2 주사 신호가 공급될 때 턴-온되어 제2 노드(N2)로 초기화 전원(Vint)의 전압을 공급한다.
제4 트랜지스터(M4(O))는 산화물 반도체 박막 트랜지스터로 형성된다. 이 경우, 제4 트랜지스터(M4(O))는 n형 트랜지스터로 형성된다. 제4 트랜지스터(M4(O))가 산화물 반도체 박막 트랜지스터로 형성되면 제2 노드(N2)로부터 초기화 전원(Vint)으로 흐르는 누설전류가 최소화되고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
제5 트랜지스터(M5(L))는 유기 발광 다이오드(OLED)의 애노드 전극과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제5 트랜지스터(M5(L))의 게이트 전극은 i번째 제1 주사선(S1i)에 접속된다. 이와 같은 제5 트랜지스터(M5(L))는 i번째 제1 주사선(S1i)으로 제1 주사 신호가 공급될 때 턴-온되어 유기 발광 다이오드(OLED)의 애노드 전극으로 초기화 전원(Vint)의 전압을 공급한다. 제5 트랜지스터(M5(L))는 LTPS 박막 트랜지스터로 형성될 수 있다. 제5 트랜지스터(M5(L))는 p형 트랜지스터로 형성된다.
제6 트랜지스터(M6(L))는 제1 트랜지스터(M1(L))의 제2 전극과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제6 트랜지스터(M6(L))의 게이트 전극은 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(M6(L))는 발광 제어선(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 발광 제어신호가 공급되지 않을 때 턴-온된다. 제6 트랜지스터(M6(L))는 LTPS 박막 트랜지스터로 형성될 수 있다. 제6 트랜지스터(M6(L))는 p형 트랜지스터로 형성된다.
제7 트랜지스터(M7(L))는 제1 구동 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 그리고, 제7 트랜지스터(M7(L))의 게이트 전극은 발광 제어선(Ei)에 접속된다. 이와 같은 제7 트랜지스터(M7(L))는 발광 제어선(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 발광 제어신호가 공급되지 않을 때 턴-온된다. 제7 트랜지스터(M7(L))는 LTPS 박막 트랜지스터로 형성될 수 있다. 제7 트랜지스터(M7(L))는 p형 트랜지스터로 형성된다.
스토리지 커패시터(Cst)는 제1 구동 전원(ELVDD)과 제2 노드(N2) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(M1(L))의 문턱 전압에 대응되는 전압을 저장한다.
한편, 상술한 본 발명의 실시 예에서는 제2 노드(N2)와 접속된 제3 트랜지스터(M3(O)) 및 제4 트랜지스터(M4(O))를 산화물 반도체 박막 트랜지스터로 형성한다. 이와 같이 제3 트랜지스터(M3(O)) 및 제4 트랜지스터(M4(O))가 산화물 반도체 박막 트랜지스터로 형성되면 제2 노드(N2)로부터의 누설 전류가 최소화되고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
또한, 상술한 본 발명의 실시 예에서는 유기 발광 다이오드(OLED)로 전류를 공급하기 위한 전류 공급경로에 위치된 트랜지스터들(M7(L), M1(L), M6(L))을 LTPS 박막 트랜지스터로 형성한다. 이와 같이 전류 공급경로에 위치된 트랜지스터들(M7(L), M1(L), M6(L))을 LTPS 박막 트랜지스터로 형성하면 빠른 구동 특성에 의하여 안정적으로 유기 발광 다이오드(OLED)로 전류를 공급할 수 있다.
한편, 본 발명의 실시 예에서 화소(50)는 도 2에 의하여 한정되지 않으며, 다양한 형태의 회로로 구현될 수 있다.
도 3은 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다. 도 3에는 주사 구동부(10)에 n(n은 2이상의 자연수)개의 스테이지(ST)가 포함되는 예가 도시된다. 또한, 이하에서는 주사 구동부(10)가 제1 주사선들(S21)로 주사 신호를 공급하기 위한 주사 구동부(10)가 도시된다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 주사 구동부(10)는 복수의 스테이지들(ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn) 각각은 제2 주사선들(S21 내지 S2n) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 제2 주사선들(S12 내지 S2n)로 주사 신호(SS)를 공급한다. 여기서, 제i(i는 자연수) 스테이지(STi)는 i번째 제2 주사선(S2i)으로 주사 신호(SSi)를 공급할 수 있다.
첫 번째 스테이지(ST1)는 게이트 스타트 펄스(GSP)에 대응하여 자신과 접속된 제2 주사선(S21)으로 주사 신호(SS1)를 공급한다. 나머지 스테이지들(ST2 내지 STn)은 이전단 스테이지로부터 공급되는 출력신호(즉, 주사 신호)에 대응하여 자신과 접속된 제2 주사선(S21 내지 S2n 중 어느 하나)으로 주사 신호(SS2 내지 SSn 중 어느 하나)를 공급한다. 일 예로, 제i 스테이지(STi)는 제i-1 스테이지(STi-1)로부터 공급되는 주사 신호(SSi-1)에 대응하여 i번째 제2 주사선(S2i)으로 주사 신호(SSi)를 공급할 수 있다.
주사 구동제어 신호(SCS)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2), 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)를 포함한다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 다른 스테이지(ST)로 공급된다. 일 예로, 제1 클럭 신호(CLK1)는 제j (j는 1, 3, 5,...)스테이지(STj)로 공급되고, 제2 클럭 신호(CLK2)는 제j+1스테이지(STj+1)로 공급된다. 이와 같은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 주사 신호(SS)로써 제2 주사선들(S21 내지 S2n)로 공급된다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 하이 전압 및 로우 전압을 반복하는 구형파 신호로 설정된다. 여기서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 한 주기에서 하이 전압 기간은 로우 전압 기간보다 짧게 설정될 수 있다. 여기서, 하이 전압 기간은 주사 신호의 폭에 대응하는 것으로 화소(50)의 회로구조에 대응하여 다양하게 설정될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기(일 예로 2H)를 가지며 위상이 쉬프트된 신호로 설정된다. 일 예로, 제 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 이전에 공급된 클럭 신호와 비교하여 반주기만큼 위상이 쉬프트되도록 설정될 수 있다. 다시 말하여, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 순차적으로 공급되는 경우, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기만큼 위상이 쉬프트되도록 설정될 수 있다.
제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)는 스테이지들(ST1 내지 STn)로 공급된다. 이와 같은 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)는 스테이지들(ST1 내지 STn)의 동작을 제어하는 제어 신호로 이용된다.
제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)는 하이 전압 및 로우 전압을 반복하는 구형파 신호로 설정된다. 일 예로, 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)는 동일한 주기(일 예로 2H)를 가지며 위상이 쉬프트된 신호로 설정된다. 여기서, 제2 제어 클럭 신호(CCLK2)는 제1 제어 클럭 신호(CCLK1)와 비교하여 반주기만큼 위상이 쉬프트되도록 설정될 수 있다. 그리고 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)의 각각의 한 주기에서 하이 전압 기간은 로우 전압 기간보다 길게 설정될 수 있다.
추가적으로, 클럭 신호들(CLK1, CLK2)의 하이 전압 기간은 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)의 로우 전압 기간과 중첩되도록 그 폭이 설정될 수 있다.
도 4는 도 3에 도시된 스테이지의 연결 단자의 일 실시 예를 나타내는 도면이다. 도 4에는 설명의 편의성을 위하여 제i 스테이지(STi)가 도시된다.
도 4를 참조하면, 본 발명의 실시 예에 의한 스테이지(STi)는 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103), 제4 입력 단자(104), 출력 단자(105), 제1 전원 입력 단자(106) 및 제2 전원 입력 단자(107)를 구비한다.
제1 입력 단자(101)는 제i-1 스테이지(STi-1)로부터 주사 신호(SSi-1)를 공급받는다. 여기서, 제i 스테이지(STi)가 첫 번째 스테이지(ST1)로 설정되는 경우, 제1 입력 단자(101)로는 게이트 스타트 펄스(GSP)가 공급된다.
제2 입력 단자(102)는 제1 클럭 신호(CLK1)를 공급받는다. 제2 입력 단자(102)는 제i 스테이지(STi)의 구동에 대응하여 한 프레임 기간 중 적어도 일부 기간 동안 출력 단자(105)와 전기적으로 접속된다. 이때, 제2 입력 단자(102)로 공급된 제1 클럭 신호(CLK1)의 하이 전압이 주사 신호(SSi)로서 i번째 제2 주사선(S2i)으로 공급된다.
제3 입력 단자(103)는 제1 제어 클럭 신호(CCLK1)를 공급받는다. 이 경우, 제i-1 스테이지(STi-1)의 제3 입력 단자(103)로는 제2 제어 클럭 신호(CCLK2)가 공급된다.
제4 입력 단자(104)는 제2 제어 클럭 신호(CCLK2)를 공급받는다. 이 경우, 제i-1 스테이지(STi-1)의 제4 입력 단자(104)로는 제1 제어 클럭 신호(CCLK1)가 공급된다.
출력 단자(105)는 제i 스테이지(STi)의 주사 신호(SSi)를 출력한다. 출력 단자(105)로 출력된 주사 신호(SSi)는 i번째 제2 주사선(S2i)으로 공급된다.
제1 전원 입력 단자(106)는 제1 전원(VDD)에 접속되고, 제2 전원 입력 단자(107)는 제2 전원(VSS)에 접속된다. 여기서, 제1 전원(VDD)은 게이트 오프 전압으로 설정되고, 제2 전원(VSS)은 게이트 온 전압으로 설정된다. 게이트 오프 전압은 제i 스테이지(STi)에 포함된 트랜지스터가 턴-오프되는 전압을 의미하며, 게이트 온 전압은 제i 스테이지(STi)에 포함된 트랜지스터가 턴-온되는 전압을 의미한다. 이를 위하여, 제1 전원(VDD)은 제2 전원(VSS)보다 높은 전압으로 설정될 수 있다.
또한, 본 발명의 실시 예에서 클럭 신호들(CLK1, CLK2, CCLK1, CCLK2)의 하이 전압은 게이트 오프 전압(일 예로, VDD)으로 설정되고, 로우 전압은 게이트 온 전압(일 예로, VSS)으로 설정될 수 있다.
도 5는 도 3에 도시된 스테이지의 일 실시 예를 나타내는 도면이다. 도 4에는 설명의 편의성을 위하여 제1 스테이지(ST1)가 도시된다.
도 5를 참조하면, 본 발명의 실시 예에 의한 제i 스테이지(ST1)는 제1 트랜지스터(M1), 입력부(210), 출력부(220), 제1 신호 처리부(230), 제2 신호 처리부(240), 제3 신호 처리부(250), 제1 안정화부(261) 및 제2 안정화부(262)를 구비한다.
제1 트랜지스터(M1)의 제1 전극은 제1 입력단자(101)에 접속되고, 제2 전극은 입력부(210)에 접속된다. 그리고 제1 트랜지스터(M1)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제1 트랜지스터(M1)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되지 않을 때 턴-온되어 제1 입력 단자(101)와 입력부(210)를 전기적으로 접속시킨다.
이와 같은 제1 트랜지스터(M1)는 제2 주사선들(S21 내지 S2n)로 출력되는 주사 신호가 소정기간 중첩되도록 제어한다. 즉, 제1 트랜지스터(M1)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-오프된다. 제1 트랜지스터(M1)가 턴-오프되면 출력 단자(105)로 제1 클럭 신호(CLK1)가 공급되는 기간 동안(즉, 주사 신호(SS1)가 출력될 때) 제1 입력 단자(101)의 로우 전압에 의하여 제2 노드(N2)의 전압이 하강하는 것을 방지할 수 있다.
출력부(220)는 제2 입력 단자(102) 및 제2 전원 입력 단자(107)와 접속되며, 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제2 입력 단자(102) 또는 제2 전원 입력 단자(107)를 출력 단자(105)와 전기적으로 접속시킨다. 이를 위하여, 출력부(220)는 제10 트랜지스터(M10) 및 제11 트랜지스터(M11)를 구비한다.
제10 트랜지스터(M10)는 제2 입력 단자(102)와 출력 단자(105) 사이에 접속된다. 그리고 제10 트랜지스터(M10)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제10 트랜지스터(M10)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제10 트랜지스터(M10)가 턴-온될 때 출력 단자(105)로 공급되는 제1 전원(VDD)의 전압이 제1 제2 주사선(S21)의 제어 신호로 이용된다.
제11 트랜지스터(M11)는 출력 단자(105)와 제2 전원 입력 단자(107) 사이에 접속된다. 그리고 제11 트랜지스터(M11)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제11 트랜지스터(M11)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
입력부(210)는 제1 트랜지스터(M1)를 경유하여 접속되는 제1 입력 단자(101) 및 제3 입력 단자(103)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(210)는 제7 트랜지스터(M7) 내지 제9 트랜지스터(M9)를 구비한다.
제7 트랜지스터(M7)는 제1 트랜지스터(M1)의 제2 전극과 제4 노드(N4) 사이에 접속된다. 그리고 제7 트랜지스터(M7)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급될 때 턴-온되어 제1 트랜지스터(M1)와 제4 노드(N4)를 전기적으로 접속시킨다.
제8 트랜지스터(M8)는 제3 노드(N3)와 제3 입력 단자(103) 사이에 접속된다. 그리고 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제9 트랜지스터(M9)는 제3 노드(N3)와 제2 전원 입력 단자(107) 사이에 접속된다. 그리고 제9 트랜지스터(M9)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급될 때 턴-온되어 제3 노드(N3)로 제2 전원(VSS)의 전압을 공급한다.
제1 신호 처리부(230)는 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제1 신호 처리부(230)는 제12 트랜지스터(M12) 및 제3 커패시터(C3)를 구비한다.
제12 트랜지스터(M12)는 제2 입력 단자(102)와 제1 노드(N1) 사이에 접속된다. 그리고 제12 트랜지스터(M12)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제12 트랜지스터(M12)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제3 커패시터(C3)는 제2 입력 단자(102)와 제1 노드(N1) 사이에 접속된다. 이와 같은 제3 커패시터(C3)는 제1 노드(N1)에 인가되는 전압을 충전한다. 또한, 제3 커패시터(C3)는 제1 노드(N1)의 전압을 안정적으로 유지한다.
한편, 제2 노드(N2)가 로우 전압으로 설정될 때 제12 트랜지스터(M12)는 턴-온 상태로 설정된다. 제12 트랜지스터(M12)가 턴-온 상태로 설정되면 제2 입력 단자(102)와 제1 노드(N1)가 전기적으로 접속되고, 이에 따라 제1 노드(N1)의 전압은 제2 입력 단자(102)의 전압으로 설정된다. 따라서, 제12 트랜지스터(M12)가 턴-온 상태로 설정되며 제10 트랜지스터(M10)의 게이트 전극과 제1 전극 전압이 동일하게 설정되고, 이에 따라 제10 트랜지스터(M10)는 턴-오프 상태로 설정된다.
제2 신호 처리부(240)는 제5 노드(N5)에 접속되며, 제4 입력 단자(104)로 공급되는 제2 제어 클럭 신호(CCLK2)에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(240)는 제5 트랜지스터(M5), 제6 트랜지스터(M6) 및 제2 커패시터(C2)를 구비한다.
제2 커패시터(C2)의 제1 단자는 제5 노드(N5)에 접속되고, 제2 단자는 제5 트랜지스터(M5)에 접속된다.
제5 트랜지스터(M5)는 제2 커패시터(C2)의 제2 단자와 제1 노드(N1) 사이에 접속된다. 그리고 제5 트랜지스터(M5)의 게이트 전극은 제4 입력 단자(104)에 접속된다. 이와 같은 제5 트랜지스터(M5)는 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급될 때 턴-온되어 제2 커패시터(C2)의 제2 단자와 제1 노드(N1)를 전기적으로 접속시킨다.
제6 트랜지스터(M6)는 제2 커패시터(C2)의 제2 단자와 제4 입력 단자(104) 사이에 접속된다. 그리고 제6 트랜지스터(M6)의 게이트 전극은 제5 노드(N5)에 접속된다. 이와 같은 제6 트랜지스터(M6)는 제5 노드(N5)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제3 신호 처리부(250)는 제1 전원 입력 단자(106) 및 제4 입력 단자(104)에 접속되며, 제2 노드(N2) 및 제3 노드(N3)의 전압에 대응하여 제6 노드(N6)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(250)는 제13 트랜지스터(M13), 제14 트랜지스터(M14) 및 제1 커패시터(C1)를 구비한다.
제1 커패시터(C1)는 제6 노드(N6)와 제2 노드(N2) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제2 노드(N2)에 대응되는 전압을 저장한다.
제13 트랜지스터(M13)는 제1 전원 입력 단자(106)와 제6 노드(N6) 사이에 접속된다. 이와 같은 제13 트랜지스터(M13)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제1 전원 입력 단자(106)와 제6 노드(N6)의 전기적 접속을 제어한다.
제14 트랜지스터(M14)는 제6 노드(N6)와 제4 입력 단자(104) 사이에 접속된다. 이와 같은 제14 트랜지스터(M14)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제6 노드(N6)와 제4 입력 단자(104)의 전기적 접속을 제어한다.
한편, 제3 신호 처리부(250)에 포함된 제6 노드(N6)는 제2 노드(N2)가 로우 전압으로 설정될 때 제4 입력 단자(104)로부터 제2 제어 클럭 신호(CCLK2)를 주기적으로 공급받는다. 제6 노드(N6)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제1 커패시터(C1)의 커플링에 의하여 제2 노드(N2)의 전압이 로우 전압(일 예로, VSS)보다 낮은 전압으로 주기적으로 하락한다. 이와 같이 제2 노드(N2)의 전압이 주기적으로 하락하면 제2 노드(N2)에 접속된 트랜지스터(M11, M12, M14)의 구동 특성이 향상된다(PMOS 트랜지스터의 게이트 전극으로 낮은 전압이 주기적으로 공급되는 경우, 구동 특성이 향상될 수 있다.).
또한, 제3 신호 처리부(250)는 제3 노드(N3)가 로우 전압으로 설정될 때 제6 노드(N6)로 제1 전원(VDD)의 전압을 공급한다. 제6 노드(N6)로 제1 전원(VDD)의 전압이 공급되면 제1 커패시터(C1)의 커플링에 의하여 제2 노드(N2)의 전압이 안정적으로 유지될 수 있다.
제1 안정화부(261)는 제2 신호 처리부(240)와 입력부(210) 사이에 접속되고, 제2 안정화부(262)는 제2 신호 처리부(240)와 제1 신호 처리부(230) 사이에 접속된다. 이와 같은 제1 안정화부(261) 및 제2 안정화부(262)는 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)의 전압 하강폭을 제한한다. 이를 위하여, 제1 안정화부(261)는 제2 트랜지스터(M2)를 구비하고, 제2 안정화부(262)는 제3 트랜지스터(M3)를 구비한다.
제2 트랜지스터(M2)는 제3 노드(N3)와 제5 노드(N5) 사이에 접속된다. 그리고 제2 트랜지스터(M2)의 게이트 전극은 제2 전원 입력 단자(107)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 턴-온 상태로 설정된다.
제3 트랜지스터(M3)는 제2 노드(N2)와 제4 노드(N4) 사이에 접속된다. 그리고 제3 트랜지스터(M3)의 게이트 전극은 제2 전원 입력 단자(107)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 턴-온 상태로 설정된다.
한편, 일 실시 예에서, 상술한 제1 트랜지스터(M1) 내지 제14 트랜지스터(M14)는 P형 트랜지스터로 형성된다. 즉, 본 발명의 스테이지(ST)는 P형 트랜지스터로 형성되며, 주사신호(SS)로써 하이 전압을 공급한다.
도 6은 도 3에 도시된 스테이지의 구동 방법의 일 실시 예를 나타내는 도면이다. 도 6에서는 설명의 편의를 위해서 제1 스테이지(ST1)를 이용하여 동작 과정을 설명한다.
도 6을 참조하면, 제1 제어 클럭 신호(CCLK1) 및 제2 제어 클럭 신호(CCLK2)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급된다. 다시 말하여, 제2 제어 클럭 신호(CCLK2)는 제1 제어 클럭 신호(CCLK1)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호로 설정된다.
게이트 스타트 펄스(GSP)가 공급될 때, 제1 입력 단자(101)는 제1 전원(VDD)의 전압으로 설정되고, 게이트 스타트 펄스(GSP)가 공급되지 않을 때, 제1 입력 단자(101)는 제2 전원(VSS)의 전압으로 설정될 수 있다. 또한, 제어 클럭 신호(CCLK1, CCLK2)가 공급될 때, 제3 입력 단자(103) 및 제4 입력 단자(104)는 제2 전원(VSS)의 전압으로 설정되고, 제어 클럭 신호(CCLK1, CCLK2)가 공급되지 않을 때, 제3 입력 단자(103) 및 제4 입력 단자(104)는 제1 전원(VDD)의 전압으로 설정될 수 있다. 유사하게, 클럭 신호(CLK1)가 공급될 때, 제2 입력 단자(102)는 제2 전원(VSS)의 전압으로 설정되고, 클럭 신호(CLK1)가 공급되지 않을 때, 제2 입력 단자(102)는 제1 전원(VDD)의 전압으로 설정될 수 있다.
제1 입력 단자(101)로 공급되는 게이트 스타트 펄스(GSP)는 제3 입력 단자(103)로 공급되는 제1 제어 클럭 신호(CCLK1))와 적어도 한번 중첩되도록 설정된다.
동작 과정을 설명하면, 먼저 제1 시점(t1)에 제1 입력 단자(101)로 게이트 스타트 펄스(GSP)가 공급된다. 이때, 제1 트랜지스터(M1)가 턴-온 상태로 설정되기 때문에 제1 입력 단자(101)로 공급된 게이트 스타트 펄스(GSP)는 제7 트랜지스터(M7)로 공급된다.
제2 시점(t2)에는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급된다. 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급되면 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온된다.
제7 트랜지스터(M7)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 여기서, 제3 트랜지스터(M3)가 제2 전원(VSS) 전압의 공급에 의해 턴-온 상태를 유지하기 때문에 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다. 그러면, 제1 입력 단자(101)로 공급된 게이트 스타트 펄스(GSP)에 의하여 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정된다. 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정되면 제8 트랜지스터(M8), 제11 트랜지스터(M11), 제12 트랜지스터(M12) 및 제14 트랜지스터(M14)가 턴-오프된다.
제9 트랜지스터가 턴-온되면 제3 노드(N3)로 제2 전원(VSS)의 전압이 공급된다. 또한, 제2 트랜지스터(M2)가 제2 전원(VSS) 전압의 공급에 의해 턴-온 상태를 유지하기 때문에 제2 전원(VSS)의 전압이 제5 노드(N5)로 공급된다. 제3 노드(N3)로 제2 전원(VSS)의 전압이 공급되면 제13 트랜지스터(M13)가 턴-온되고, 제5 노드(N5)로 제2 전원(VSS)의 전압이 공급되면 제6 트랜지스터(M6)가 턴-온된다.
제13 트랜지스터(M13)가 턴-온되면 제1 전원(VDD)의 전압이 제14 트랜지스터(M14)로 공급된다. 이때, 제14 트랜지스터(M14)는 턴-오프 상태로 설정되고, 제1 커패시터(C1)에는 제14 트랜지스터(M14)의 턴-오프에 대응되는 전압이 충전된다.
제6 트랜지스터(M6)가 턴-온되면 제2 커패시터(C2)의 제2 단자와 제4 입력 단자(104)가 전기적으로 접속된다. 이때, 제5 트랜지스터(M5)가 턴-오프 상태로 설정되기 때문에 제1 노드(N1)는 이전 기간의 전압을 유지한다.
제3 시점(t3)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되고, 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급된다.
제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제6 트랜지스터(M6)를 경유하여 제2 커패시터(C2)의 제2 단자로 제2 제어 클럭 신호(CCLK2)가 공급된다. 그러면, 제2 커패시터(C2)의 커플링에 의하여 제3 노드(N3)의 전압이 제2 전원(VSS)보다 낮은 전압으로 하강된다. 그러면, 제6 트랜지스터(M6)가 안정적으로 턴-온 상태를 유지함과 동시에 구동 특성이 향상될 수 있다.
그리고 제4 입력단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제5 트랜지스터(M5)가 턴-온된다. 제5 트랜지스터(M5)가 턴-온되면 제2 제어 클럭 신호(CCLK2)가 제1 노드(N1)로 공급된다. 이 경우, 제1 노드(N1)는 로우 전압으로 설정되고, 이에 따라 제10 트랜지스터(M10)가 턴-온된다. 이때, 제2 노드(N2)의 하이 전압에 의하여 제12 트랜지스터(M12)는 턴-오프 상태를 유지한다.
제10 트랜지스터(M10)가 턴-온되면 제2 입력 단자(102)로 공급된 제1 클럭 신호(CLK1)가 출력 단자(105)로 공급된다. 출력 단자(105)로 공급된 제1 클럭 신호(CLK1)는 주사 신호(SS1)로써 첫 번째 제2 주사선(S21)으로 공급된다.
추가적으로, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1)가 턴-오프된다. 제1 트랜지스터(M1)가 턴-오프되면 제1 입력 단자(101)와 제7 트랜지스터(M7)의 전기적 접속이 차단된다.
제4 시점(t4)에는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급된다. 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급되면 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온된다. 제9 트랜지스터(M9)가 턴-온되면 제3 노드(N3)로 제2 전원(VSS)의 전압이 공급된다.
제7 트랜지스터(M7)가 턴-온되면 제1 트랜지스터(M1)와 제2 노드(N2)가 전기적으로 접속된다. 이때, 제1 트랜지스터(M1)가 턴-오프 상태로 설정되기 때문에 제2 노드(N2)는 안정적으로 하이 전압을 유지한다.
제5 시점(t5)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제2 입력 단자(102)의 전압이 하이 전압에서 로우 전압으로 하강된다. 그러면, 제3 커패시터(C3)의 커플링에 의하여 제1 노드(N1)의 전압이 하강되고, 이에 따라 제10 트랜지스터(M10)는 턴-온 상태를 유지한다. 제10 트랜지스터(M10)가 턴-온 상태를 유지하면 제2 입력 단자(102)로 공급된 로우 전압이 출력 단자(105)로 공급된다. 즉, 제5 시점(T5)에 주사 신호(SS1)의 공급이 중단된다.
제6 시점(t6)에는 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급된다. 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제6 트랜지스터(M6)를 경유하여 제2 제어 클럭 신호(CCLK2)가 제2 커패시터(C2)의 제2 단자로 공급된다. 그러면, 제2 커패시터(C2)의 커플링에 의하여 제3 노드(N3)의 전압이 제2 전원(VSS)보다 낮은 전압으로 하강된다.
또한, 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제5 트랜지스터(M5)가 턴-온된다. 제5 트랜지스터(M5)가 턴-온되면 제2 제어 클럭 신호(CCLK2)가 제1 노드(N1)로 공급된다. 이 경우, 제1 노드(N1)는 로우 전압을 유지하고, 이에 따라 제10 트랜지스터(M10)가 안정적으로 턴-온 상태를 유지한다.
제7 시점(t7)에는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급된다. 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)가 공급되면 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온된다. 제9 트랜지스터(M9)가 턴-온되면 제2 전원(VSS)의 전압이 제3 노드(N3)로 공급된다.
한편, 제7 시점(t7)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되지 않고, 이에 따라 제1 트랜지스터(M1)가 턴-온 상태를 유지한다. 따라서, 제7 트랜지스터(M7)가 턴-온되면 제1 입력 단자(101)로 공급되는 로우 전압이 제2 노드(N2)로 공급된다.
제2 노드(N2)로 로우 전압이 공급되면 제8 트랜지스터(M8), 제11 트랜지스터(M11), 제12 트랜지스터(M12) 및 제14 트랜지스터(M14)가 턴-온된다.
제8 트랜지스터(M8)가 턴-온되면 제3 노드(N3)로부터의 제2 전원(VSS)의 전압이 제2 노드(N2)로 공급된다. 즉, 제2 노드(N2)는 로우 전압을 유지한다.
제14 트랜지스터(M14)가 턴-온되면 제4 입력 단자(104)와 제6 노드(N6)가 전기적으로 접속된다.
제12 트랜지스터(M12)가 턴-온되면 제1 노드(N1)와 제2 입력 단자(102)가 전기적으로 접속된다. 이때, 제2 입력 단자(102)는 로우 전압으로 설정되고, 이에 따라 제1 노드(N1)는 로우 전압으로 설정된다.
제11 트랜지스터(M11)가 턴-온되면 제2 전원(VSS)의 전압이 출력 단자(105)로 공급된다.
제8 시점(t8)에는 제3 입력 단자(103)로 제1 제어 클럭 신호(CCLK1)의 공급이 중단된다. 즉, 제3 입력 단자(103)는 로우 전압으로부터 하이 전압으로 상승된다. 이때, 제8 트랜지스터(M8)가 턴-온 상태로 설정되기 때문에 제3 노드(N3)는 하이 전압으로 상승된다. 제3 노드(N3)의 전압이 상승되면 제13 트랜지스터(M13) 및 제6 트랜지스터(M6)가 턴-오프된다.
제9 시점(t9)에는 제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2), 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다.
제4 입력 단자(104)로 제2 제어 클럭 신호(CCLK2)가 공급되면 제6 노드(N6)로 제2 제어 클럭 신호(CCLK2)가 공급된다. 그러면, 제1 커패시터(C1)의 커플링에 의하여 제2 노드(N2)의 전압이 하강된다. 즉, 제 제2 노드(N2)의 전압은 제2 전원(VSS)보다 낮은 전압으로 하강된다. 제2 노드(N2)가 제2 전원(VSS)보다 낮은 전압으로 하강됨에 따라, 제2 노드(N2)에 접속된 트랜지스터(M11, M12, M14)의 구동이 안정적으로 유지된다. 특히, 제12 트랜지스터(M12)의 게이트 전극에는 로우 전압이 공급됨으로써, 제12 트랜지스터(M12)가 안정적으로 턴-오프 상태를 유지하고, 그에 따라 출력 단자(105)로 누설 전류에 의한 노이즈가 출력되지 않으며, 주사 신호(SS1)는 비활성 상태를 유지할 수 있다.
한편, 제9 시점(t9)에 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에 제2 입력 단자(102)로 공급된 제1 클럭 신호(CLK1)가 제1 노드(N1)로 공급되고, 이에 따라 제1 노드(N1)는 하이 전압으로 상승된다. 제1 노드(N1)가 하이 전압으로 설정되면 제10 트랜지스터(M10)가 턴-오프된다. 따라서, 제2 입력 단자(102)로 공급된 제1 클럭 신호(CLK1)와 무관하게 출력 단자(105)는 제2 전원(VSS)의 전압을 유지한다.
실제로, 본 발명의 스테이지(ST)는 상술한 과정을 반복하면서 출력 단자(105)로 주사 신호(SS1)를 출력한다. 그리고 제1 스테이지(ST1)의 출력 단자(105)로부터 주사 신호를 공급받는 제2 스테이지(ST2)도 상술한 과정을 반복하면서 주사 신호를 출력한다.
도 7은 본 발명의 일 실시 예에 따른 스테이지의 시뮬레이션 결과를 나타내는 도면이다. 도 7에서는 스테이지를 제1 스테이지(ST1)로 가정하기로 한다.
도 5 내지 도 7을 참조하면, 본 발명의 제1 스테이지(ST1)는 게이트 스타트 펄스(GSP)에 대응하여 첫 번째 제2 주사선(S21)으로 주사 신호(SS1)를 출력한다. 즉, 본 발명의 제1 스테이지(ST1)는 제어 클럭 신호들(CCLK1, CCLK2) 및 클럭 신호(CLK1)에 대응하여 안정적으로 주사신호(SS1)를 출력할 수 있다.
또한, 본 발명의 제1 스테이지(ST1)는 P형 트랜지스터로 구성된 경우, 주사 신호(SS1)의 출력이 중단되는 기간 동안 노이즈 신호가 발생하지 않으며, 출력 단자(105) 측의 부하 영향에 따라 크게 증폭될 수 있는 노이즈 신호를 차단함으로써 출력 부하의 영향을 감소시킬 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 스테이지를 나타내는 도면이다. 도 8에서 도 5와 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.
도 8을 참조하면, 본 발명의 다른 실시 예에 의한 제1 스테이지(ST1')는 입력부(210'), 출력부(220), 제1 신호 처리부(230), 제2 신호 처리부(240), 제3 신호 처리부(250), 제1 안정화부(261) 및 제2 안정화부(262)를 구비한다.
입력부(210')는 제1 입력 단자(101) 및 제2 입력 단자(102)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(210)는 제7 트랜지스터(M7) 내지 제9 트랜지스터(M9)를 구비한다.
제7 트랜지스터(M7)는 제1 입력 단자(101)와 제4 노드(N4) 사이에 접속된다. 그리고 제7 트랜지스터(M7)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제4 노드(N4)를 전기적으로 접속시킨다.
제3 노드(N3)와 제2 입력 단자(102) 사이에는 복수의 제8 트랜지스터들(M8_1, M8_2)이 직렬로 접속된다. 제8 트랜지스터들(M8_1, M8_2)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제8 트랜지스터들(M8_1, M8_2)은 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제9 트랜지스터(M9)는 제3 노드(N3)와 제2 전원 입력 단자(107) 사이에 접속된다. 그리고 제9 트랜지스터(M9)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제3 노드(N3)로 제 2전원(VSS)의 전압을 공급한다.
이와 같은 본 발명의 다른 실시 예에서는 누설전류를 최소화하기 위하여 복수의 제8 트랜지스터들(M8_1, M8_2)을 형성하는 것을 제외한 구성이 도 5와 동일하다. 따라서, 동작 과정에 대하여 상세한 설명은 생략하기로 한다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 주사 구동부
20: 데이터 구동부
30: 발광 구동부
40: 화소부
50: 화소
60: 타이밍 제어부

Claims (20)

  1. 제1 전극이 제1 입력 단자에 접속되고, 게이트 전극이 제1 클럭 신호를 공급받는 제2 입력 단자에 접속되는 제1 트랜지스터;
    상기 제2 입력 단자 및 제2 전원 입력 단자에 접속되며, 제1 노드 및 제2 노드의 전압에 대응하여 출력 단자로 주사 신호를 공급하는 출력부;
    상기 제1 트랜지스터의 제2 전극, 제3 입력 단자에 접속되며, 제3 노드 및 제4 노드의 전압을 제어하기 위한 입력부;
    상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부;
    상기 제4 입력 단자 및 제5 노드에 접속되며, 상기 제1 전원 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부;
    상기 제1 전원 입력 단자 및 상기 제4 입력 단자에 접속되며, 상기 제3 노드의 전압 및 상기 제4 입력 단자로 입력되는 신호에 대응하여 상기 제4 노드의 전압을 제어하기 위한 제3 신호 처리부;
    상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드 및 상기 제4 노드의 전압 하강폭을 제어하기 위한 제1 안정화부; 및
    상기 제1 노드와 상기 제4 노드 사이에 접속되며, 상기 제4 노드 및 상기 제2 노드의 전압 하강폭을 제어하기 위한 제2 안정화부를 포함하는 스테이지.
  2. 제1항에 있어서,
    상기 출력부, 상기 입력부, 상기 제1 신호 처리부, 상기 제2 신호 처리부, 상기 제3 신호 처리부, 상기 제1 안정화부 및 상기 제2 안정화부에 포함되는 트랜지스터들 및 상기 제1 트랜지스터는 P형 트랜지스터인 스테이지.
  3. 제1항에 있어서, 상기 제1 전원 입력 단자는,
    게이트 오프 전압으로 설정되는 제1 전원을 공급받고,
    상기 제2 전원 입력 단자는,
    게이트 온 전압으로 설정되는 제2 전원을 공급받는 스테이지.
  4. 제1항에 있어서, 상기 제1 입력 단자는,
    이전단 스테이지의 출력 신호 또는 스타트 펄스를 공급받는 스테이지.
  5. 제4항에 있어서, 상기 이전단 스테이지의 출력 신호 또는 상기 스타트 펄스는,
    상기 제2 입력 단자로 공급되는 상기 제1 클럭 신호와 적어도 한 번 중첩되는 것을 스테이지.
  6. 제1항에 있어서, 상기 제3 입력 단자는,
    제1 제어 클럭 신호를 공급받고,
    상기 제4 입력 단자는,
    제2 제어 클럭 신호를 공급받는 하는 스테이지.
  7. 제6항에 있어서,
    상기 제1 제어 클럭 신호 및 상기 제2 제어 클럭 신호는 동일한 주기를 가지며, 상기 제2 클럭 신호는 상기 제1 제어 클럭 신호에서 반주기만큼 쉬프트된 신호로 설정되는 스테이지.
  8. 제6항에 있어서,
    상기 제1 클럭 신호의 하이 전압은 상기 제1 제어 클럭 신호 및 상기 제2 제어 클럭 신호의 로우 전압과 중첩되는 스테이지.
  9. 제1항에 있어서, 상기 제1 안정화부는,
    상기 제3 노드와 상기 제5 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제2 트랜지스터를 포함하는 스테이지.
  10. 제1항에 있어서, 상기 제2 안정화부는,
    상기 제2 노드와 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제3 트랜지스터를 포함하는 스테이지.
  11. 제1항에 있어서, 상기 입력부는,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터;
    상기 제3 노드와 상기 제3 입력 단자 사이에 접속되며, 게이트 전극이 상기 제4 노드에 접속되는 제8 트랜지스터; 및
    상기 제3 노드와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제3 입력 단자에 접속되는 제9 트랜지스터를 포함하는 스테이지.
  12. 제1항에 있어서, 상기 출력부는,
    상기 제2 입력 단자와 상기 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제10 트랜지스터; 및
    상기 제2 전원 입력 단자와 상기 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터를 포함하는 스테이지.
  13. 제1항에 있어서, 상기 제1 신호 처리부는,
    상기 제2 입력 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제12 트랜지스터; 및
    상기 제2 입력 단자와 상기 제1 노드 사이에 접속되는 제3 커패시터를 포함하는 스테이지.
  14. 제1항에 있어서, 상기 제2 신호 처리부는,
    제1 단자가 상기 제5 노드에 접속되는 제2 커패시터;
    상기 제2 커패시터의 제2 단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 상기 제4 입력 단자에 접속되는 제5 트랜지스터; 및
    상기 제2 커패시터의 상기 제2 단자와 상기 제4 입력 단자 사이에 접속되며, 게이트 전극이 상기 제5 노드에 접속되는 제6 트랜지스터를 포함하는 스테이지.
  15. 제1항에 있어서, 상기 제3 신호 처리부는,
    상기 제1 전원 입력 단자와 상기 제4 노드 사이에 직렬로 접속되는 제13 트랜지스터 및 제14 트랜지스터; 및
    상기 제13 트랜지스터 및 상기 제14 트랜지스터의 공통 노드인 제6 노드 및 상기 제2 노드 사이에 접속되는 제1 커패시터를 포함하되,
    상기 제13 트랜지스터의 게이트 전극은 상기 제3 노드에 접속되고,
    상기 제14 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되는 스테이지.
  16. 주사선들로 주사 신호를 공급하기 위하여 복수의 스테이지들을 포함하는 주사 구동부로써,
    상기 스테이지들 각각은,
    제1 전극이 제1 입력 단자에 접속되고, 게이트 전극이 제1 클럭 신호를 공급받는 제2 입력 단자에 접속되는 제1 트랜지스터;
    상기 제2 입력 단자 및 제2 전원 입력 단자에 접속되며, 제1 노드 및 제2 노드의 전압에 대응하여 출력 단자로 주사 신호를 공급하는 출력부;
    상기 제1 트랜지스터의 제2 전극, 제3 입력 단자에 접속되며, 제3 노드 및 제4 노드의 전압을 제어하기 위한 입력부;
    상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부;
    상기 제4 입력 단자 및 제5 노드에 접속되며, 상기 제1 전원 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부;
    상기 제1 전원 입력 단자 및 상기 제4 입력 단자에 접속되며, 상기 제3 노드의 전압 및 상기 제4 입력 단자로 입력되는 신호에 대응하여 상기 제4 노드의 전압을 제어하기 위한 제3 신호 처리부;
    상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드 및 상기 제4 노드의 전압 하강폭을 제어하기 위한 제1 안정화부; 및
    상기 제1 노드와 상기 제4 노드 사이에 접속되며, 상기 제4 노드 및 상기 제2 노드의 전압 하강폭을 제어하기 위한 제2 안정화부를 포함하는 주사 구동부.
  17. 제16항에 있어서,
    상기 출력부, 상기 입력부, 상기 제1 신호 처리부, 상기 제2 신호 처리부, 상기 제3 신호 처리부, 상기 제1 안정화부 및 상기 제2 안정화부에 포함되는 트랜지스터들 및 상기 제1 트랜지스터는 P형 트랜지스터인 주사 구동부.
  18. 제16항에 있어서,
    j(j는 1, 3, 5, …)번째 스테이지의 제2 입력 단자는 제1 클럭 신호를 공급받고, j+1번째 스테이지의 제2 입력 단자는 제2 클럭 신호를 공급받는 주사 구동부.
  19. 제17항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며, 상기 2 클럭 신호는 상기 제1 클럭 신호에서 반주기만큼 쉬프트된 신호로 설정되는 주사 구동부.
  20. 제16항에 있어서, 상기 제1 안정화부는,
    상기 제3 노드와 상기 제5 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제2 트랜지스터를 포함하고,
    상기 제2 안정화부는,
    상기 제2 노드와 상기 제4 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제3 트랜지스터를 포함하는 주사 구동부.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030943B2 (en) 2018-11-30 2021-06-08 Samsung Display Co., Ltd. Scan driver
US11514840B2 (en) 2019-11-05 2022-11-29 Samsung Display Co., Ltd. Light emission control driver and display device including the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210152085A (ko) 2020-06-05 2021-12-15 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
CN112259038B (zh) * 2020-11-16 2023-07-14 武汉天马微电子有限公司 移位寄存器及驱动方法、栅极驱动电路、显示面板及装置
CN112397029B (zh) * 2020-11-17 2022-04-08 武汉华星光电半导体显示技术有限公司 像素驱动电路及ltpo显示面板
US11854458B2 (en) * 2021-04-27 2023-12-26 Chengdu Boe Optoelectronics Technology Co., Ltd. Driving circuit connecting first control voltage terminal and second voltage control terminal, driving method, shift register and display device
US20240078977A1 (en) * 2021-07-23 2024-03-07 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display apparatus
WO2023178701A1 (zh) * 2022-03-25 2023-09-28 京东方科技集团股份有限公司 移位寄存器、扫描驱动电路及显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI282957B (en) * 2000-05-09 2007-06-21 Sharp Kk Drive circuit, and image display device incorporating the same
KR100805538B1 (ko) * 2006-09-12 2008-02-20 삼성에스디아이 주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
CN101377956B (zh) * 2007-08-31 2010-12-29 群康科技(深圳)有限公司 移位寄存器及液晶显示器
KR101490476B1 (ko) * 2007-11-19 2015-02-05 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 디스플레이장치
KR101022092B1 (ko) * 2009-01-12 2011-03-17 삼성모바일디스플레이주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR100986862B1 (ko) * 2009-01-29 2010-10-08 삼성모바일디스플레이주식회사 발광제어선 구동부 및 이를 이용한 유기전계발광 표시장치
KR101813215B1 (ko) 2011-06-30 2018-01-02 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
KR101861350B1 (ko) * 2011-07-29 2018-05-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR101963595B1 (ko) * 2012-01-12 2019-04-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR101975581B1 (ko) 2012-08-21 2019-09-11 삼성디스플레이 주식회사 발광 제어 구동부 및 그것을 포함하는 유기발광 표시장치
KR102013158B1 (ko) * 2012-08-22 2019-08-23 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR102207142B1 (ko) * 2014-01-24 2021-01-25 삼성디스플레이 주식회사 표시 패널에 집적된 게이트 구동부
KR102276185B1 (ko) * 2014-12-29 2021-07-13 엘지디스플레이 주식회사 데이터 구동부와 이를 이용한 표시장치
CN104900192B (zh) * 2015-07-01 2017-10-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
KR102536161B1 (ko) * 2016-03-31 2023-05-25 삼성디스플레이 주식회사 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치
CN105895003B (zh) * 2016-04-25 2019-07-16 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、驱动电路
KR102511947B1 (ko) * 2016-06-17 2023-03-21 삼성디스플레이 주식회사 스테이지 및 이를 이용한 유기전계발광 표시장치
KR102519539B1 (ko) 2017-05-15 2023-04-11 삼성디스플레이 주식회사 스테이지 및 이를 이용한 주사 구동부

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030943B2 (en) 2018-11-30 2021-06-08 Samsung Display Co., Ltd. Scan driver
US11468826B2 (en) 2018-11-30 2022-10-11 Samsung Display Co., Ltd. Scan driver
US11967269B2 (en) 2018-11-30 2024-04-23 Samsung Display Co., Ltd. Scan driver
US11514840B2 (en) 2019-11-05 2022-11-29 Samsung Display Co., Ltd. Light emission control driver and display device including the same

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