CN105895003B - 移位寄存器及其驱动方法、驱动电路 - Google Patents

Abstract

本发明提供一种移位寄存器及其驱动方法、驱动电路，包括：第一信号处理单元，第二信号处理单元，第三信号处理单元，第四信号处理单元，其中，第一信号处理单元接收第一电压信号并响应于输入信号和第一控制信号而产生第一节点电压；第二信号处理单元，接收第二电压信号并响应于第一节点电压和第二控制信号而产生第二节点电压和第三节点电压；第三信号处理单元，接收第一电压信号、第二电压信号并响应于第二节点电压和第三节点电压而产生输出信号；第四信号处理单元用于稳定第一节点电压的输出，改善了电路中由于漏电流和电容耦合而导致的移位寄存器无法正常工作的问题，提高整个电路在工作过程中的稳定性。

Description

移位寄存器及其驱动方法、驱动电路

技术领域

本发明涉及驱动技术领域，特别涉及一种移位寄存器及驱动方法、驱动电路。

背景技术

随着显示面板向高PPI(Pixels Per Inch)、轻薄化、窄边框方向发展，现今显示面板的驱动电路设计既要保证高的驱动能力，又不能过多地占据显示面板的边框空间。因此，现有的显示面板电路设计中多以移位寄存器来实现可依序开启显示面板中像素阵列中的对应像素行，进而显示待显示的图像。显示面板中移位寄存器的使用可以使显示面板窄边框的实现成为可能。但是，由于薄膜晶体管(Thin Film Transistor，TFT)本身的老化特性和制造工艺上的一些不足，现有的移位寄存器电路存在漏电流问题，以及电路中的电容耦合作用在一定程度上会影响整个驱动电路的正常运作。

发明内容

有鉴于此，本发明提供了一种移位寄存器及其驱动方法、驱动电路，以解决现有技术中由于漏电流和电容耦合而导致的移位寄存器无法正常工作以及移位寄存器失效的问题。

为实现上述目的，本发明提供如下技术方案：

一方面，本发明实施例提供一种移位寄存器，包括：第一信号处理单元，第二信号处理单元，第三信号处理单元，第四信号处理单元，其中，

所述第一信号处理单元，基于第一电压信号、输入信号和第一控制信号而产生第一节点电压；

所述第二信号处理单元，基于第二电压信号、所述第一节点电压和第二控制信号而产生第二节点电压和第三节点电压；

所述第三信号处理单元，基于所述第一电压信号、所述第二电压信号和所述第二节点电压、所述第三节点电压而产生输出信号；

所述第四信号处理单元用于稳定所述第一节点电压的输出。

另一方面，本发明实施例还提供一种移位寄存器的驱动方法，包括：第一时刻，向所述第一控制信号端输入第二电平信号，向所述输入端、第二控制信号端输入第一电平信号，所述输出端输出所述第一电平信号；

第二时刻，向所述输入端、第二控制信号端输入所述第二电平信号，向所述第一控制信号端输入第一电平信号，所述输出端输出所述第一电平信号；

第三时刻，向所述第一控制信号端输入所述第二电平信号，向所述第二控制信号端、输入端输出所述第一电平信号，所述输出端输出所述第二电平信号；

第四时刻，向所述第二控制信号端输入所述第二电平信号，向所述第一控制信号端、输入端输入所述第一电平信号，所述输出端输出所述第一电平信号；

第五时刻，向所述第一控制信号端输入所述第二电平信号，向所述第二控制信号端、输入端输入所述第一电平信号，所述输出端输出所述第一电平信号。

本发明实施例还提供一种包括上述移位寄存器的栅极驱动电路，其特征在于，包括N个级联的移位寄存器，其中，N为大于2的正整数。

与现有技术相比，本发明至少具有如下突出的优点之一：

本发明所提供的移位寄存器及其驱动方法、驱动电路，改善了电路中由于漏电流和电容耦合而导致的移位寄存器无法正常工作以及移位寄存器失效的问题，提高整个电路在工作过程中的稳定性。

附图说明

图1是本发明实施方式提供的一种移位寄存器的示意性结构图；

图2是用于驱动如图1所示移位寄存器的时序图；

图3是图2所示移位寄存器的一种具体电路结构图；

图4是图3中第十一晶体管M11的等效工作示意图；

图5是图3所示移位寄存器第一节点N1电压的电路仿真技术效果图；

图6是图2所示移位寄存器的另一种具体电路结构图；

图7是图6所示移位寄存器第一节点N1电压的电路仿真技术效果图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施方式对本发明做进一步说明。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图1是本发明实施方式提供的一种移位寄存器的示意性结构图。如图1 所示，移位寄存器100包括第一信号处理单元110、第二信号处理单元120、第三信号处理单元130、第四信号处理单元140，输入端IN、第一控制信号端 CK、第二控制信号端XCK、第一电压源VGL、第二电压源VGH和输出端 OUT。其中，输入端IN用于提供输入信号in，第一控制信号端CK用于输入所述第一控制信号ck，第二控制信号端XCK用于输入第二控制信号xck，第一电压源VGL用于提供第一电压信号vgl，第二电压源VGH用于提供第一电压信号vgh，输出端OUT用于产生输出信号out。

如图1所示的移位寄存器100，其中，第一信号处理单元110，基于第一电压信号vgl、输入信号in和第一控制信号ck而产生第一节点N1电压；第二信号处理单元120，基于第二电压信号vgh、第一节点N1电压和第二控制信号xck而产生第二节点N2电压和第三节点N3电压；第三信号处理单元130，基于第一电压信号vgl、第二电压信号vgh和第二节点N2电压、第三节点N3 电压而产生输出信号out；第四信号处理单元140用于稳定第一节点N1电压的输出。

图2是用于驱动如图1所示移位寄存器的时序图。如图2所示，移位寄存器100包括第一时刻T1，向第一控制信号端CK输入第一电平信号，向输入端IN、第二控制信号端XCK输入第二电平信号，输出端OUT输出第一电平信号；第二时刻T2，向输入端IN、第二控制信号端XCK输入第一电平信号，向第一控制信号端CK输入第二电平信号，输出端OUT输出第二电平信号；第三时刻T3，向第一控制信号端CK输入第一电平信号，向第二控制信号端XCK、输入端IN输出第二电平信号，输出端OUT输出第一电平信号；第四时刻T4，向第二控制信号端XCK输入第一电平信号，向第一控制信号端CK、输入端IN输入第二电平信号，输出端OUT输出第二电平信号；第五时刻T5，向第一控制信号端CK输入第一电平信号，向第二控制信号端XCK、输入端IN输入第二电平信号，输出端OUT输出第二电平信号。

本发明所提供的移位寄存器中通过设置第四信号处理单元140稳定第一信号处理单元110对第一节点N1电压的输出，改善了电路中由于漏电流和电容耦合而导致的移位寄存器无法正常工作以及移位寄存器失效的问题，提高整个电路在工作过程中的稳定性。

图3是图2所示移位寄存器的一种具体电路结构图。其中，第一信号处理单元110包括：第一晶体管M1，第二晶体管M2，第三晶体管M3，其中，第一晶体管M1的栅极与第一控制信号端CK连接，第一极与输入端IN连接；第二晶体管M2的栅极与第一晶体管M1的第二极连接，第二极与第一节点 N1连接；第三晶体管M3的栅极与第一控制信号端CK连接；第一极与第一电压源VGL连接，第二极与第一节点N1连接。

第二信号处理单元120包括：第四晶体管M4，第五晶体管M5，第六晶体管M6，第七晶体管M7，第一电容C1和第二电容C2，其中，第四晶体管 M4的栅极与第二控制信号端XCK连接，第一极与第二晶体管M2的栅极连接；第五晶体管M5的栅极与第一节点N1连接，第一极与第二电压源VGH 连接，第二极与第四晶体管M4的第二极连接；第六晶体管M6的栅极与第一节点N1连接，第一极与第二控制信号XCK连接，第二极与第七晶体管M7 的第一极连接；第七晶体管M7的栅极与第二控制信号端XCK连接，第二极与第三节点N3连接；第一电容C1的一端与第二节点N2连接，另一端与第二控制信号端XCK连接；第二电容C2的一端与第一节点N1连接，另一端与第七晶体管M7的第一极连接；第二节点N2输出第二节点电压，第三节点 N3输出第三节点电压。

第三信号处理单元130包括：第八晶体管M8，第九晶体管M9，第十晶体管M10和第三电容C3，其中，第八晶体管M8的栅极与第二节点N2连接，第一极与第二电压源VGH连接，第二极与第七晶体管M7的第二极连接；第九晶体管M9的栅极与第三节点N3连接，第一极与第二电压源VGH连接，第二极与输出端OUT连接；第十晶体管M10的栅极与第二节点N2连接，第一极与第一电压源VGL，第二极与输出端OUT连接；第三电容C3的一端与第三节点N3连接，另一端与第二电压源VGH连接。

第四信号处理单元140包括：第十一晶体管M11，其中，第十一晶体管 M11的第一极与第一控制信号端CK连接，栅极与第二极连接形成二极管结构，第二极与第二晶体管M2的第一极连接。

本发明实施例中提供的第一至第十一晶体管均为P型晶体管，晶体管的第一极均为源极，第二极均为漏极。但本发明对此并不做限定，在本发明的其他实施例中，移位寄存器中的各晶体管还可以均为N型晶体管。

本发明实施例中提供的第一电压源VGL传输低电压信号vgl，第二电压源VGH传输高电压信号vgh。

结合图2所示的驱动时序图，其中，第一电平信号为低电平信号，第二电平信号为高电平信号，本申请对图3所示移位寄存器的工作过程做详细说明。

可以理解的是，驱动电路前一时刻的工作状态会影响后一时刻的工作状态，因此，本申请在描述第一时刻T1之前，先对第一时刻T1之前的时刻T0 作一定的描述。

如图2所示，T0时刻，向输入端IN、第一控制信号端CK输入第一电平信号，向第二控制信号端XCK输入第二电平信号。此时，第一晶体管M1 和第三晶体管M3的栅极因连接低电平的第一控制信号端CK，第一晶体管 M1和第三晶体管M3在本时刻保持导通；输入端IN输入的低电平in信号经由导通的第一晶体管M1传输至第二节点N2，因此，第二晶体管M2、第八晶体管M8和第十晶体管M10导通；第一电压源VGL提供的低电压信号vgl 经由导通的第三晶体管M3传输至第一节点N1；第二电压源VGH传输的高电平信号vgh经由导通的第八晶体管M8传输至第三节点N3，第九晶体管 M9截止。因此，在T0时刻，第一节点N1和第二节点N2为低电平电压，第三节点N3为高电平电压，输出端OUT输出低电压信号vgl。

第一时刻T1，向输入端IN、第二控制信号端XCK输入第一电平信号，向第一控制信号端CK输入第二电平信号。此时，第一晶体管M1和第三晶体管M3的栅极因连接高电平的第一控制信号端CK，第一晶体管M1和第三晶体管M3截止；在本时刻，第二控制信号端XCK由T0时刻的高电平变为低电平，由于第一电容C1的耦合作用，第二节点N2的电压变得更低。由于第十一晶体管M11的第二极与栅极连接，因此第十一晶体管M11相当于一个二极管连接于整个电路中，如图4所示。在T1时刻，二极管结构的第十一晶体管M11的一端连接高电平的第一时钟信号ck，另一端经由导通的第二晶体管 M2连接至第一节点N1。由于第一节点N1在上一时刻T0为低电平电压，因此，根据二极管正向导通反向截止的特性可知，在本时刻第十一晶体管M11 导通。高电平的第一时钟信号ck经由导通的第十一晶体管M11和第二晶体管 M2逐渐传输至第一节点N1，第一节点N1的电位从T0时刻的低电位逐渐拉高。

在T1时刻，第二电压源VGH传输的高电平电压信号vgh经由导通的第八晶体管M8传输至第三节点N3，第九晶体管M9截止。因此，在T1时刻，第一节点N1和第三节点N3为高电平电压，第二节点N2为低电平电压，输出端OUT输出低电压信号vgl。

第二时刻T2，向第一控制信号端CK输入第一电平信号，向第二控制信号端XCK、输入端IN输出第二电平信号。此时，第一晶体管M1和第三晶体管M3的栅极因连接低电平的第一控制信号端CK，第一晶体管M1和第三晶体管M3导通，第一电压源VGL提供的低电压信号vgl经由导通的第三晶体管M3传输至第一节点N1，第六晶体管M6导通；输入端IN输入的高电平in 信号经由导通的第一晶体管M1传输至第二节点N2，因此，第二晶体管M2、第八晶体管M8和第十晶体管M10截止，第三节点N3仍保持上一时刻T1的高电平电压。因此，在T2时刻，第一节点N1为低电平电压，第三节点N3 和第二节点N2为高电平电压，输出端OUT保持上一时刻的低电压信号。

第三时刻T3，向第一控制信号端CK输入第二电平信号，向第二控制信号端XCK、输入端IN输出第一电平信号。此时，第一晶体管M1和第三晶体管M3的栅极因连接高电平的第一控制信号端CK，第一晶体管M1和第三晶体管M3截止，因此，第一节点N1仍保持上一时刻T2的低电平电压，第五晶体管M5和第六晶体管M6导通；第四晶体管M4和第七晶体管M7的的栅极因连接低电平的第二控制信号端XCK，第四晶体管M4和第七晶体管M7 导通。因此，在T3时刻，高电平的第二电压源信号vgh经导通的第四晶体管 M4和第五晶体管M5传输至第二节点N2，第八晶体管M8和第十晶体管M10 截止；低电平的第二时钟信号xck经由导通的第六晶体管M6和第七晶体管 M7传输至第三节点N3。因此，在T3时刻，第一节点N1和第三节点N3为低电平电压，第二节点N2为高电平电压，输出端OUT输出高电压信号vgh。

但是可以理解的是，在T3时刻第一控制信号端CK由T2时刻的低电平变为高电平，由于TFT器件本身的漏流特性，第一控制信号端CK处的高电平信号会流失到第一节点N1，拉高第一节点N1处的电位，导致第五晶体管 M5和第六晶体管M6无法开启，低电平的第二时钟信号xck无法传输至第三节点N3，输出端OUT无法产生第二电压源的高电压信号vgh，导致显示面板无法工作，影响显示面板的正常显示。

因此，在T3时刻，本实施例中设置的第十一晶体管M11配合第二晶体管M2可以有效阻断第一控制信号端CK处的高电位信号传输至第一节点N1。具体地，T3时刻初始，第一节点N1的电压维持T2时刻的低电位，第五晶体管M5导通；第四晶体管M4的栅极因连接低电位的第二时钟信号xck而导通，因此第二电源产生的高电压vgh信号经导通的第五晶体管M5和第四晶体管 M4传输至第二晶体管M2的栅极，第二晶体管M2截止；在第二晶体管M2 截止、高电位的第一时钟信号ck传输至第一节点N1的基础上，截止的第十一晶体管M11可以进一步截止高电位的第一时钟信号ck传输至第一节点N1。第十一晶体管M11和第二晶体管M2像两个阀门阻碍第一控制信号端CK处的电流流向第一节点N1，从而保证第一节点N1在T3时刻保持稳定的低电位信号；

第四时刻T4，向第一控制信号端CK、输入端IN输入第一电平信号，向第二控制信号端XCK输出第二电平信号。此时，第一晶体管M1和第三晶体管M3的栅极因连接低电平的第一控制信号端CK，第一晶体管M1和第三晶体管M3导通，第一电压源VGL提供的低电压信号vgl经由导通的第三晶体管M3传输至第一节点N1，第六晶体管M6导通；输入端IN输入的低电平in 信号经由导通的第一晶体管M1传输至第二节点N2，因此，第二晶体管M2、第八晶体管M8和第十晶体管M10导通。第二电压源VGH传输的高电平信号vgh经由导通的第八晶体管M8传输至第三节点N3，第九晶体管M9截止。因此，在T4时刻，第一节点N1和第二节点N2为低电平电压，第三节点N3 为高电平电压，输出端OUT输出低电压信号vgl。

但是可以理解的是，在T4时刻的初始，第二控制信号端XCK提供的电压信号由T3时刻的低电位变为高电位，高电位的第二时钟信号xck经导通的第六晶体管M6传输至第二电容C2的一端，由于第二电容C2的耦合作用，第一节点N1的电压会被拉高，导致第五晶体管M5和第六晶体管M6无法开启，低电平的第二时钟信号xck无法传输至第三节点N3，输出端OUT无法产生第二电压源的高电压信号vgh，导致显示面板无法工作。

因此，在T4时刻初始，本实施例中设置第十一晶体管M11，利用第十一晶体管M11自身产生的额外寄生电容降低第二电容C2对第一节点N1的耦合作用，使得第一节点N1在T4时刻初始保持稳定的低电位，保证电路的正常工作。

第五时刻T5，向输入端IN、第二控制信号端XCK输入第一电平信号，向第一控制信号端CK输入第二电平信号。此时，第一晶体管M1和第三晶体管M3的栅极因连接高电平的第一控制信号端CK，第一晶体管M1和第三晶体管M3截止；在本时刻，第二控制信号端XCK由T4时刻的高电平变为低电平，由于第一电容C1的耦合作用，第二节点N2的电压变得更低。第二电压源VGH传输的高电平电压信号vgh经由导通的第八晶体管M8传输至第三节点N3，第九晶体管M9截止。因此，在T5时刻，第一节点N1和第三节点 N3为高电平电压，第二节点N2为低电平电压，输出端OUT输出低电压信号 vgl。

由上述分析可见，第五时刻开始重复第一时刻的工作，因此移位寄存器 100的工作周期为T1～T4。

图5是图3所示移位寄存器第一节点N1电压的电路仿真技术效果图。其中虚线代表移位寄存器100不设置第十一晶体管M11时，第一节点N1在各个时刻的电压值；实线代表移位寄存器100设置第十一晶体管M11时，第一节点N1在各个时刻的电压值。如图5电路仿真结果所示，移位寄存器100不设置第十一晶体管M11时，第一节点N1在T3时刻由于漏电流的存在的电压值从-18V拉高至-10.07735V，并且在T4时刻的初始由于第二电容C2的耦合，第一节点N1的电压值升高至3.63371V；而当移位寄存器100设置第十一晶体管M11时，第一节点N1在T3时刻的电压值从18V只拉高至-16.86333V，并且在T4时刻的初始第一节点N1的电压值只升高至-3.26754V。由此可见，本实施例通过设置第十一晶体管M11，在第三时刻T3可以很好地截止高电平的第一时钟信号ck流向第一节点N1，提高第一节点N1的电压稳定性，保证电路的正常工作；另一方面，第十一晶体管M11的存在提供了额外的寄生电容，会降低在T4时刻初始第二时钟信号xck由低电平变为高电平时由于第二电容C2的耦合作用对拉高第一节点N1电压的风险。

图6是图2所示移位寄存器的另一种具体电路结构图。与图3所示移位寄存器的区别在于，第四信号处理单元140包括：第十二晶体管M12，其中，第十二晶体管M12的栅极与第二控制信号端XCK连接，第一极与第二晶体管M2的第二极连接，第二极与第五晶体管M5的栅极连接。

结合图2所示的驱动时序图，图6所示移位寄存器的工作过程与图3所示移位寄存器的工作过程相似之处不再赘述，具体可以参考前述内容，本实施例与图2、图3实施例的主要区别在于，在T3时刻，避免电路中的漏电流对拉高第一节点N1电位的风险，本实施例中通过设置第十二晶体管M12可以有效配合截止的第二晶体管M2进一步阻断第一控制信号端CK处的高电位信号传输至第一节点N1，从而保证第一节点N1在T3时刻保持稳定的低电位信号；另一方面在T4时刻初始，第十二晶体管M12自身产生的额外寄生电容会降低第二电容C2对第一节点N1的耦合作用，使得第一节点N1在T4时刻初始保持稳定的低电压电位，保证电路的正常工作。

图7是图6所示移位寄存器第一节点N1电压的电路仿真技术效果图。其中虚线代表移位寄存器100不设置第十二晶体管M12时，第一节点N1在各个时刻的电压值；实线代表移位寄存器100设置第十二晶体管M12时，第一节点N1在各个时刻的电压值。如图7电路仿真结果所示，移位寄存器100不设置第十二晶体管M12时，第一节点N1在T3时刻由于漏电流的存在的电压值从-18V拉高至-10.07735V，并且在T4时刻的初始由于第二电容C2的耦合，第一节点N1的电压值升高至3.63371V；而当移位寄存器100设置第十二晶体管M12时，第一节点N1在T3时刻的电压值从18V只拉高至-16.67123V，并且在T4时刻的初始第一节点N1的电压值只升高至-2.87379V。由此可见，本实施例通过设置第十二晶体管M11，在第三时刻T3可以很好地截止高电平的第一时钟信号ck流向第一节点N1，提高第一节点N1的电压稳定性，保证电路的正常工作；另一方面，第十二晶体管M12的存在提供了额外的寄生电容，会降低在T4时刻初始第二时钟信号xck由低电平变为高电平时由于第二电容C2的耦合作用对拉高第一节点N1电压的风险。

本发明实施例还提供了一种栅极驱动电路，包括：N个级联的移位寄存器，其中，N为大于2的正整数，移位寄存器为上面所述的任意一个移位寄存器。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种移位寄存器，包括：第一信号处理单元，第二信号处理单元，第三信号处理单元，第四信号处理单元，其中，

所述第一信号处理单元，基于第一电压信号、输入信号和第一控制信号而产生第一节点电压；

所述第二信号处理单元，基于第二电压信号、所述第一节点电压和第二控制信号而产生第二节点电压和第三节点电压；

所述第三信号处理单元，基于所述第一电压信号、所述第二电压信号和所述第二节点电压、所述第三节点电压而产生输出信号；

所述第四信号处理单元用于稳定所述第一节点电压的输出；

所述移位寄存器还包括输入端、第一控制信号端、第二控制信号端、第一电压源、第二电压源和输出端，所述输入端用于提供所述输入信号，所述第一控制信号端用于输入所述第一控制信号，所述第二控制信号端用于输入所述第二控制信号，所述第一电压源用于提供所述第一电压信号，所述第二电压源用于提供所述第一电压信号，所述输出端用于产生所述输出信号；

所述第一信号处理单元包括：第一晶体管，第二晶体管，第三晶体管，

其中，所述第一晶体管的栅极与所述第一控制信号端连接，第一极与所述输入端连接；

所述第二晶体管的栅极与所述第一晶体管的第二极连接，第二极与第一节点连接；

所述第三晶体管的栅极与所述第一控制信号端连接；第一极与所述第一电压源连接，第二极与所述第一节点连接；

所述第一节点输出所述第一节点电压；

所述第四信号处理单元包括：第十一晶体管，其中，所述第十一晶体管的第一极与所述第一控制信号端连接，栅极与第二极连接形成二极管结构，第二极与所述第二晶体管的第一极连接；

或者，所述第一晶体管的栅极与所述第一控制信号端连接，第一极与所述输入端连接；

所述第二晶体管的栅极与所述第一晶体管的第二极连接，第一极与所述第一控制信号端连接；

所述第三晶体管的栅极与所述第一控制信号端连接；第一极与所述第一电压源连接，第二极与所述第一节点连接；

所述第一节点输出所述第一节点电压；

所述第四信号处理单元包括：第十二晶体管，其中，所述第十二晶体管的栅极与所述第二控制信号端连接，第一极与所述第二晶体管的第二极连接，第二极与所述第一节点连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第二信号处理单元包括：第四晶体管，第五晶体管，第六晶体管，第七晶体管，第一电容和第二电容，

其中，所述第四晶体管的栅极与所述第二控制信号端连接，第二极与所述第二晶体管的栅极连接；

所述第五晶体管的栅极与所述第一节点N1连接，第一极与所述第二电压源连接，第二极与所述第四晶体管的第二极连接；

所述第六晶体管的栅极与所述第一节点连接，第一极与所述第二控制信号端连接，第二极与所述第七晶体管的第一极连接；

所述第七晶体管的栅极与所述第二控制信号连接，第二极与第三节点连接；

所述第一电容的一端与所述第二节点连接，另一端与所述第二控制信号端连接；

所述第二电容的一端与所述第一节点连接，另一端与所述第七晶体管的第一极连接；

所述第二节点输出第二节点电压，所述第三节点输出第三节点电压。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第三信号处理单元包括：第八晶体管，第九晶体管，第十晶体管和第三电容，

其中，所述第八晶体管的栅极与所述第二节点连接，第一极与所述第二电压源连接，第二极与所述第七晶体管的第二极连接；

所述第九晶体管的栅极与所述第三节点连接，第一极与所述第二电压源，第二极与所述输出端连接；

所述第十晶体管的栅极与所述第二节点连接，第一极与所述第一电压源，第二极与所述输出端连接；

所述第三电容的一端与所述第三节点连接，另一端与所述第二电压源连接。

4.一种如权利要求1所述的移位寄存器的驱动方法，其特征在于，包括：

第一时刻，向所述第一控制信号端输入第二电平信号，向所述输入端、第二控制信号端输入第一电平信号，所述输出端输出所述第一电平信号；

第二时刻，向所述输入端、第二控制信号端输入所述第二电平信号，向所述第一控制信号端输入第一电平信号，所述输出端输出所述第一电平信号；

第三时刻，向所述第一控制信号端输入所述第二电平信号，向所述第二控制信号端、输入端输出所述第一电平信号，所述输出端输出所述第二电平信号；

第四时刻，向所述第二控制信号端输入所述第二电平信号，向所述第一控制信号端、输入端输入所述第一电平信号，所述输出端输出所述第一电平信号；

第五时刻，向所述第一控制信号端输入所述第二电平信号，向所述第二控制信号端、输入端输入所述第一电平信号，所述输出端输出所述第一电平信号。

5.根据权利要求4所述的移位寄存器的驱动方法，其特征在于，所述第一晶体管至所述第十二晶体管均为PMOS晶体管，所述第一电平信号为低电平，所述第二电平信号为高电平。

6.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为权利要求1所述的移位寄存器。