CN104978922A - 移位寄存器、显示装置及移位寄存器驱动方法 - Google Patents

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Abstract

本发明提供的移位寄存器，第一输入模块用于根据第一时钟信号开启第一和第二移位模块；第一移位模块的输出端作为第一输出端，用于在开启时移位输出第一输入端的第一信号；第一复位模块的输出端作为第一输出端，用于根据第三时钟信号关闭第一移位模块并输出第一信号，实现复位；第二移位模块的输出端作为第二输出端，用于在开启时移位输出第二输入端的第二信号；第二输入模块用于根据第一时钟信号向第二复位模块输出开启和关闭信号；第二复位模块的输出端作为第二输出端，用于在开启时输出第二信号，实现复位；第三输入模块用于根据第二时钟信号关闭第二移位模块；第一、第二和第三时钟信号为同一组时钟信号。减小外围电路，避免显示装置边框过宽。

Description

移位寄存器、显示装置及移位寄存器驱动方法
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器、显示装置及移位寄存器驱动方法。
背景技术
传统的低温多晶硅(Low Temperature Poly-silicon；简称LTPS)薄膜晶体管液晶显示器以及有源矩阵有机发光二极体面板(ActiveMatrix Organic Light Emitting Diode，简称AMOLED)的像素驱动信号一般需要两种不同的信号，一种为高电平上加载有低电平脉冲的信号(即，常高电平信号+低电平脉冲)，用于控制栅线的扫描(称为扫描电压信号)，另一种为低电平上加载有高电平脉冲的信号(即，常低信号+高电平脉冲)，用于控制数据线数据的写入(称为数据输入信号)。
目前，为实现上述两种信号的输出，不仅需要使用两种不同的移位寄存器；而且由于上述两种信号的脉冲宽度通常是不一致，还需要两组不同脉冲宽度的时钟信号驱动该两种不同移位寄存器，每组时钟信号包括两个时钟信号。因此，现有技术会造成显示装置边框区域需要设置两个移位寄存器和两个时钟信号电路，从而会造成显示装置的边框过宽。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、显示装置及移位寄存器驱动方法。
为解决上述问题之一，本发明提供了一种移位寄存器，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块；其中，所述第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号；所述第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出所述第一输入端输入的第一信号；所述第一复位模块，其与第一输入端和第一移位模块相连，其输出端作为第一输出端，用于根据第三时钟信号关闭所述第一移位模块，并在关闭第一移位模块时输出所述第一信号，实现复位；所述第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出所述第二输入端输入的第二信号；所述第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；所述第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出所述第二信号，实现复位；所述第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为同一组时钟信号。
具体地，所述第一输入模块包括第一晶体管，其中，所述第一晶体管，其控制极与第一时钟信号端相连，其第一极作为第一输入模块的输入端与所述第一输入端相连，其第二极作为第一输入模块的输出端与第一移位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。
具体地，所述第一移位模块包括第六晶体管和第二存储电容，其中，所述第六晶体管，其控制极作为第一移位模块的输入端与第一输入模块的输出端相连，其第一极作为所述第一移位模块的输出端，其第二极与第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号；所述第二存储电容，其第一端与所述第六晶体管的第一极相连，其第二端与所述第六晶体管的控制极相连。
具体地，所述第一复位模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，其中，所述第三晶体管，其控制极与所述第一输入端相连，其第一极与第一电平输入端相连，其第二极与第五晶体管的控制极连接；所述第一电平输入端，用于输入第一电平；所述第五晶体管，其第一极与所述第三晶体管的第一极连接，其第二极作为第一复位模块的输出端；所述第二晶体管，其控制极与所述第三晶体管的第二极相连，其第一极与所述第一电平输入端相连，其第二极与所述第一移位模块的输入端相连；所述第一存储电容，其第一端与所述第五晶体管的第一极相连，其第二端与所述第五晶体管的控制极相连；所述第四晶体管，其控制极与第三时钟信号端相连，其第一极与所述第三晶体管的第二极相连，其第二极与第二电平输入端相连；所述第三时钟信号端，用于输入第三时钟信号；所述第二电平输入端，用于输入第二电平，所述第一电平和所述第二电平为一组高低电平。
具体地，所述第二输入模块包括第七晶体管，所述第七晶体管，其控制端与第一时钟信号端相连，其第一极作为所述第二输入模块的输入端与所述第二输入端相连，其第二极作为所述第二输入模块的输出端与所述第二复位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。
具体地，所述第二输入模块还包括第十三晶体管，所述第十三晶体管，其控制端与所述第一输出端相连，其第一极与所述第七晶体管的第一极相连，其第二极与所述第七晶体管的第二极相连。
具体地，所述第二复位模块包括第四存储电容和第十二晶体管，其中，所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二电平输入端相连。
具体地，所述第二复位模块包括第四存储电容和第十二晶体管，其中，所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号。
具体地，所述第二移位模块包括第八晶体管、第十一晶体管和第三存储电容，其中，所述第八晶体管，其控制极与第一移位模块的输入端相连，其第一极与所述第十一晶体管的控制极相连，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平；所述第十一晶体管，其控制极与第三输入模块的输出端相连，其第一极与第一时钟信号端相连，第二极作为第二移位模块的输出端；所述第一时钟信号端，用于输入所述第一时钟信号；所述第三存储电容，其第一端与第一电平输入端相连，其第二端与所述第十一晶体管的控制极相连；所述第一电平输入端，用于输入第一电平，所述第一电平和所述第二电平为一组高低电平。
具体地，所述第三输入模块包括第九晶体管和第十晶体管，其中，所述第十晶体管，其控制极与第二时钟信号端相连，其第一极与第一电平输入端相连，其第二极与所述第九晶体管的第一极相连；所述第二时钟信号端，用于输入所述第二时钟信号；所述第一电平输入端，用于输入第一电平，所述第一电平为高电平或低电平；所述第九晶体管，其控制极与所述第二输入端相连，其第二极作为第三输入模块的输出端与第二移位模块相连。
具体地，所述第一晶体管至所述第十三晶体管均为P型晶体管；或者，所述第一晶体管至所述第十三晶体管均为N型晶体管；或者，所述第一晶体管至所述第十三晶体管部分为P型晶体管，部分为N型晶体管。
具体地，所述第一信号和所述第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；所述第一信号的脉冲宽度为1/3时钟周期；所述第二信号的脉冲宽度为2/3时钟周期；所述第一信号的脉冲和所述第二信号的脉冲的起始时刻相同；所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号宽度占比为1/3，所述第二时钟信号相对所述第一时钟信号延迟1/3时钟周期，所述第三时钟信号相对所述第二时钟信号延迟1/3周期。
作为另外一个技术方案，本发明还提供一种显示装置，包括移位寄存器，所述移位寄存器采用本发明上述提供的移位寄存器。
再作为另外一个技术方案，本发明还提供一种移位寄存器驱动方法，其采用上述提供的移位寄存器，其包括以下步骤：移位输出步骤，开启所述第一输入模块和所述第二输入模块，所述第一输入模块开启所述第一移位模块和所述第二移位模块；所述第二输入模块关闭所述第二复位模块，所述第一移位模块移位输出所述第一输入端输入的第一信号，以及，所述第二移位模块移位输出所述第二输入端输入的第二信号；复位输出步骤，开启所述第一复位模块、所述第二输入模块和所述第三输入模块，所述第一复位模块关闭所述第一移位模块，所述第二输入模块开启所述第二复位模块，所述第三输入模块关闭所述第二移位模块，所述第一复位模块输出第一信号，以及，所述第二复位模块输出第二信号。
具体地，所述第一信号与所述第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；所述第一信号的脉冲宽度为1/3时钟周期；所述第二信号的脉冲宽度为2/3时钟周期；所述第一信号的脉冲和所述第二信号的脉冲的起始时刻相同；所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号宽度占比为1/3，且所述第二时钟信号相对所述第一时钟信号延迟1/3时钟周期，所述三时钟信号相对所述第二时钟信号延迟1/3时钟周期；该移位寄存器驱动方法包括以下步骤：第1阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块开启第一移位模块和第二移位模块，第二输入模块关闭第二复位模块，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号的反相信号；第2阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，保持第一移位模块和第二移位模块均为开启状态，保持第二复位模块为关闭状态，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号；第3阶段，第三时钟信号有效，保持第一输入模块、第二输入模块和第二复位模块均为关闭状态，保持第二移位模块为开启状态，开启第一复位模块，第一复位模块关闭第一移位模块，第一复位模块输出第一信号以及第二移位模块输出第二信号的反相信号；第4阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块关闭第一移位模块，第二输入模块开启第二复位模块，保持第一复位模块和第二移位模块均为开启状态，第一复位模块输出第一信号，第二移位模块和/或第二复位模块输出第二信号；第5阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，开启第三输入模块，第三输入模块关闭第二移位模块，保持第一移位模块为关闭状态，保持第一复位模块和第二复位模块均为开启状态，第一复位模块输出第一信号，以及第二复位模块输出第二信号。
具体地，所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号与所述第一信号的脉冲相同，为低电平或高电平；在所述第1阶段，所述第一移位模块输出第二时钟信号以及所述第二移位模块输出所述第一时钟信号；在所述第2阶段，所述第一移位模块输出第二时钟信号以及所述第二移位模块输出所述第一时钟信号；在所述第3阶段，所述第一复位模块输出第一信号，所述第二移位模块输出所述第一时钟信号；在所述第4阶段，所述第一复位模块输出第一信号，所述第二移位模块输出所述第一时钟信号和/或所述第二复位模块输出第二信号；在所述第5阶段，所述第一复位模块输出第一信号和所述第二复位模块输出第二信号。
本发明具有以下有益效果：
本发明提供的移位寄存器，其先借助第一输入模块根据第一时钟信号向第一移位模块和第二移位模块输出开启信号，接着第一移位模块开启后使第一输出端移位输出第一输入端输入的第一信号，之后再借助第一复位模块根据第三时钟信号关闭第一移位模块，且在关闭第一移位模块时使第一输出端输出第一输入端输入的第一信号，实现复位，从而实现完成第一信号的移位输出；在第一移位模块开启的同时，第二移位模块也开启使第二输出端移位输出第二输入端输入的第二信号，接着再借助第三输入模块根据第二时钟信号关闭第二移位模块，并借助第二输入模块根据第一时钟信号向第二复位模块输出开启信号，第二复位模块开启后使第二输出端输出第二输入端输入的第二信号，实现复位，从而实现完成第二信号的移位输出，其中，第一时钟信号、第二时钟信号和第三时钟信号属于同一组时钟信号。因此，由上可知，本发明提供的移位寄存器可以实现同时对用于控制栅线扫描和数据线数据写入的两种信号(即，第一信号和第二信号)进行移位输出，且其仅需要一组时钟信号，这相对现有技术而言，减少了一组时钟信号电路，因而减小了外围电路的尺寸，从而可以解决显示装置的边框过宽的问题。
本发明提供的显示装置，其采用本发明另一技术方案提供的移位寄存器，因而减小了外围电路的尺寸，从而可以解决显示装置的边框过宽的问题。
本发明提供的移位寄存器驱动方法，其采用本发明另一技术方案提供的移位寄存器，先借助移位输出步骤，开启第一输入模块和第二输入模块，第一输入模块开启第一移位模块和第二移位模块；第二输入模块关闭第二复位模块，第一移位模块移位输出第一输入端输入的第一信号(即，第一输出端移位输出第一信号)，以及，第二移位模块移位输出第二输入端输入的第二信号(即，第二输出端移位输出第二信号)；再借助复位输出步骤：开启第一复位模块、第二输入模块和第三输入模块，第一复位模块关闭第一移位模块，第二输入模块开启第二复位模块，第三输入模块关闭第二移位模块，第一复位模块输出第一信号(即，第一输出端实现复位)，以及，第二复位模块输出第二信号(即，第二输出端实现复位)，从而实现完成第一信号和第二信号的移位输出。因此，由上可知，本发明提供的移位寄存器方法可以实现同时对用于控制栅线扫描和数据线数据写入的两种信号(即，第一信号和第二信号)进行移位输出，且其仅需要一组时钟信号，这相对现有技术而言，减少了一组时钟信号电路，因而减小了外围电路的尺寸，从而可以解决显示装置的边框过宽的问题。
附图说明
图1为本发明实施例提供的移位寄存器的原理框图；
图2为本发明实施例提供的移位寄存器的一种具体电路图；
图3为图2的时序图；
图4为本发明实施例提供的移位寄存器的另一种具体电路图；
图5为图4的时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明提供的移位寄存器、显示装置及移位寄存器驱动方法进行详细描述。
图1为本发明实施例提供的移位寄存器的原理框图。请参阅图1，本实施例提供的移位寄存器，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块。其中，第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号。具体的，第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出第一输入端输入的第一信号；第一复位模块，其与第一输入端和第一移位模块相连，且其输出端作为第一输出端，用于根据第三时钟信号关闭第一移位模块，并在关闭第一移位模块时输出第一输出端输入的第一信号，实现复位；第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出第二输入端输入的第二信号；第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出第二输入端输入的第二信号，实现复位；第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块。其中，第一时钟信号、第二时钟信号和第三时钟信号属于同一组时钟信号，所谓同一组时钟信号是指时钟周期相同，高低电平相对时钟周期的占比相同。
在上述移位寄存器结构中，第一移位模块的输出端和第一复位模块的输出端相连，且连接点作为与第一输入端对应移位输出的第一输出端；第二移位模块的输出端和第二复位模块的输出端相连，且连接点作为与第二输入端对应移位输出的第二输出端。
采用本实施例提供的移位寄存器，先借助第一输入模块根据第一时钟信号向第一移位模块和第二移位模块输出开启信号，接着第一移位模块开启，使第一输出端移位输出第一输入端输入的第一信号，之后再借助第一复位模块根据第三时钟信号关闭第一移位模块，且在关闭第一移位模块时使第一输出端输出第一输入端输入的第一信号，实现复位，从而实现完成第一信号的移位输出；在第一移位模块开启的同时，第二移位模块也开启，使第二输出端移位输出第二输入端输入的第二信号，接着再借助第三输入模块根据第二时钟信号关闭第二移位模块，并借助第二输入模块根据第一时钟信号向第二复位模块输出开启信号，第二复位模块开启后使第二输出端输出第二输入端输入的第二信号，实现复位，从而实现完成第二信号的移位输出。
由上可知，本发明提供的移位寄存器可以实现同时对用于控制栅线扫描和数据线数据写入的两种信号(即，第一信号和第二信号)进行移位输出，并且，其仅需要一组时钟信号，这相对现有技术需要两组时钟信号而言，减少了一组时钟信号电路，因而减小了外围电路的尺寸，从而可以解决显示装置的边框过宽的问题。
图2为本发明实施例提供的移位寄存器的一种具体电路图。图3为图2的时序图。请一并参阅图2和图3，具体地，该移位寄存器为12T4C的电路结构，其中，第一晶体管T1至第十二晶体管T12均为P型晶体管，并且，第一电平输入端，用于输入第一电平，且第一电平为高电平VGH；第二电平输入端，用于输入第二电平，且第二电平为低电平VGL。第一时钟信号端，用于输入第一时钟信号CK1；第二时钟信号端，用于输入第二时钟信号CK2；第三时钟信号端，用于输入第一时钟信号CK3，该第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3属于同一组时钟信号，其有效信号宽度占比为1/3，有效信号为低电平脉冲，第二时钟信号CK2相对第二时钟信号CK1延迟1/3时钟周期，第三时钟信号CK3相对第二时钟信号CK2延迟1/3时钟周期。
第一输入端，用于输入第一信号STVG。第二输入端，用于输入第二信号STVE。其中，STVG信号和STVE信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种。在本实施例中，具体地，STVG信号为高电平信号上具有1/3时钟周期宽度的低电平脉冲的信号(即，常高电平信号+1/3时钟周期脉冲宽度的低电平脉冲)；STVE信号为低电平信号上具有2/3时钟周期宽度的高电平脉冲的信号(即，常低电平信号+2/3时钟周期脉冲宽度的高电平脉冲)；并且，STVG信号的低电平脉冲和STVE信号的高电平脉冲的起始时刻相同。
第一输出端，用于输出第一信号的移位信号，称之为SCAN OUT信号，其为STVG信号的移位信号，用于控制栅线的扫描；第二输出端，用于输出第二信号的移位信号，称之为Emission OUT信号，其为STVE信号的移位信号，用于控制数据线上数据的写入。
具体地，如图2所示，第一输入模块包括第一晶体管T1。第一晶体管T1，其控制极与第一时钟信号端相连，其第一极作为第一输入模块的输入端与第一输入端相连，其第二极作为第一输入模块的输出端与第一移位模块的输入端相连。
第一移位模块包括第六晶体管T6和第二存储电容C2。其中，第六晶体管T6，其控制极作为第一移位模块的输入端与第一输入模块的输出端(即，第一晶体管T1的第二极)相连，其第一极作为第一移位模块的输出端，即，为第一输出端，其第二极与第二时钟信号端CK2相连。第二存储电容C2，其第一端与第六晶体管T6的第一极相连，其第二端与第六晶体管T6的控制极相连。
第一复位模块包括第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第一存储电容C1。其中，第三晶体管T3，其控制极与第一输入端相连，其第一极与第一电平输入端相连，其第二极与第五晶体管T5的控制极连接。第五晶体管T5，其第一极与第三晶体管T3的第一极连接，其第二极作为第一复位模块的输出端，即，为第一输出端，具体地，第五晶体管T5的第二极与第六晶体管T6的第一极相连，该连接点作为第一信号输出端。第二晶体管T2，其控制极与第三晶体管T3的第二极相连，其第一极与第一电平输入端相连，其第二极与第一移位模块的输入端相连。第一存储电容C1，其第一端与第五晶体管T5的第一极相连，其第二端与第五晶体管T5的控制极相连。第四晶体管T4，其控制极与第三时钟信号端CK3相连，其第一极与第三晶体管T3的第二极相连，其第二极与第二电平输入端相连。
第二输入模块包括第七晶体管T7。第七晶体管T7，其控制端与第一时钟信号端相连，其第一极作为第二输入模块的输入端与第二输入端相连，其第二极作为第二输入模块的输出端与第二复位模块的输入端相连。
第二复位模块包括第四存储电容C4和第十二晶体管T12。其中，第十二晶体管T12，其控制极作为第二复位模块的输入端与第二输入模块的输出端(即，第七晶体管T7的第二极)相连，其第一极作为第二复位模块的输出端，即，为第二输出端，其第二极与第二电平输入端相连。第四存储电容C4，第一端与第十二晶体管T12的控制极相连，其第二端与第二电平输入端相连。
第二移位模块包括第八晶体管T8、第十一晶体管T11、第三存储电容C3。其中，第八晶体管T8，其控制极与第一移位模块的输入端(即，第六晶体管T6的控制极)相连，其第一极与第十一晶体管T11的控制极相连，其第二极与第二电平输入端相连。第十一晶体管T11，其控制极与第三输入模块的输出端相连，其第一极与第一时钟信号端相连，其第二极作为第二移位模块的输出端，即，为第二输出端，具体地，第十二晶体管T12的第一极与第十一晶体管T11的第二极相连，其连接点作为第二输出端。第三存储电容C3，其第一端与第一电平输入端相连，其第二端和第十一晶体管T11的控制极相连。
第三输入模块包括第九晶体管T9和第十晶体管T10。其中，第十晶体管T10，其控制极与第二时钟信号端CK2相连，其第一极与第一电平输入端相连，其第二极与第九晶体管T9的第一极相连。第九晶体管T9，其控制极与第二输入端相连，其第二极作为第三输入模块的输出端与第二移位模块相连(即，与第十一晶体管T11的控制极)相连。
下面结合图2和图3对本发明实施例提供的移位寄存器的工作过程进行说明。为了便于说明电路中电平跳变情况，在电路中设置观测节点，具体地，如图2所示，第九晶体管T9的第二极、第三存储电容C3和第十一晶体管T11的控制极的电连接点设置为节点A；第一晶体管T1的第二极、第二晶体管T2的第二极和第六晶体管T6的控制极的电连接点设置为节点B；第七晶体管T7的第二极、第十二晶体管T12的控制极和第四存储电容C4的电连接点设置为节点C；第三晶体管T3的第二极、第四晶体管T4的第一极和第五晶体管T5的控制极的电连接点设置为节点D。
第1阶段，STVG信号和第一时钟信号CK1均为低电平；STVE信号、第二时钟信号CK2和第三时钟信号CK3均为高电平。在这种情况下，第一晶体管T1、第三晶体管T3和第七晶体管T7打开，第四晶体管T4、第九晶体管T9和第十晶体管T10关闭。STVG信号的低电平VGL自第一晶体管T1传输至节点B，节点B的电压拉低，第八晶体管T8打开，第二电平VGL自第八晶体管的第一极传输至节点A，节点A的电压拉低，第十一晶体管T11打开，第一时钟信号CK1自第十一晶体管T11的输出，即，第二输出信号Emission OUT为第一时钟信号CK1(为低电平)；由于第七晶体管T7打开，STVE信号的高电平自第七晶体管T7的第二极传输至节点C，节点C的电压拉高，第十二晶体管T12关闭；由于第三晶体管T3打开，第一电平VGH自第三晶体管T3的第二极输出至节点D，节点D的电压拉高，第五晶体管T5和第二晶体管T2关闭。由于节点B的电压拉低，第六晶体管T6打开，第二时钟信号CK2自第六晶体管T6的第一极输出，即，第一输出信号SCAN OUT为第二时钟信号CK2(为高电平)。
第2阶段，第二时钟信号CK2为低电平；STVG信号、STVE信号、第一时钟信号CK1和第三时钟信号CK3均为高电平。在这种情况下，第一晶体管T1、第三晶体管T3、第四晶体管T4、第七晶体管T7和第九晶体管T9均关闭，第十晶体管T10打开；另外，由于第二存储电容C2的存在，节点B的电压拉的更低，因此，第六晶体管T6、第八晶体管T8和第十一晶体管T11打开，节点A电压仍为低电平，第二时钟信号CK2自第六晶体管T6的第一极输出，即，第一输出信号SCAN OUT为第二时钟信号CK2(为低电平)；第一时钟信号CK1自第十一晶体管T11的第二极输出，即，第二输出信号Emission OUT为第一时钟信号CK1(为高电平)。由于第一存储电容C1的存在，节点D的电压仍为高电平，第二晶体管T2和第五晶体管T5均关闭；以及，由于第四存储电容C4的存在，节点C的电压仍为高电平，因此，第十二晶体管T12关闭。
第3阶段，STVE信号和第三时钟信号CK3均为低电平；STVG信号、第一时钟信号CK1和第二时钟信号CK2均为高电平。在这种情况下，第一晶体管T1、第三晶体管T3、第七晶体管T7、第九晶体管T9和第十晶体管T10均关闭，第四晶体管T4打开，第二电平VGL经由第四晶体管T4的第一极输出至节点D，节点D的电压拉低，第二晶体管T2和第五晶体管T5打开，第一电平VGH自第五晶体管T5的第二极输出，第一输出信号SCAN OUT为第一电平VGH；第一电平VGH经过第二晶体管T2的第二极输出至节点B，节点B的电压拉高，第六晶体管T6和第八晶体管T8关闭，但由于第三存储电容C3的存在，节点A的电压仍为低电平，第十一晶体管T11打开，第一时钟信号CK1自第十一晶体管T11的第二极输出，即，第二输出信号Emission OUT为第一时钟信号CK1(为高电平)。由于第四存储电容C4的存在，节点C的电压仍为高电平，因此，第十二晶体管T12关闭。
第4阶段，STVE信号和第一时钟信号CK1均为低电平VGL；STVG信号、第二时钟信号CK2和第三时钟信号CK3均为高电平。在这种情况下，第三晶体管T3、第六晶体管T4、第十晶体管T10均关闭，第一晶体管T1、第七晶体管T7和第九晶体管T9均打开，STVE信号的高电平传输至节点B，并且，由于第四存储电容C4的存在，节点D的电压仍为低电平，第二晶体管T2和第五晶体管T5打开，第一电平VGH自第二晶体管T2的第二极传输至节点B，因此，节点B的电压为高电平，而第一电平VGH自第五晶体管T5的第二极输出，第一输出信号SCAN OUT为第一电平VGH；由于节点B的电压为高电平，因此，第六晶体管T6和第八晶体管T8关闭，但由于第三存储电容C3的存在，节点A的电压仍为低电平，第十一晶体管T11打开，第一时钟信号CK1自第十一晶体管T11的第二极输出，即，第二输出信号Emission OUT为第一时钟信号CK1(为低电平)；并且，由于第七晶体管T7打开，节点C的电压为低电平，第十二晶体管T12打开，第二电平VGL自第十二晶体管T12的第一极输出，即，第二输出信号Emission OUT为第二电平VGL。
第5阶段，STVE信号、第二时钟信号CK2为低电平；STVG信号、第一时钟信号CK1和第三时钟信号CK3均为高电平。在这种情况下，第一晶体管T1、第三晶体管T3、第四晶体管T4和第七晶体管T7均关闭，第九晶体管T9和第十晶体管T10打开；另外，由于第一存储电容C1的存在，节点D的电压仍为低电平VGL，第二晶体管T2和第五晶体管T5打开，第一电平VGH自第二晶体管T2的第二极传输至节点B，因此，节点B的电压为高电平，而第一电平VGH自第五晶体管T5的第二极输出，第一输出信号SCAN OUT为第一电平VGH；由于节点B的电压为高电平，因此，第六晶体管T6和第八晶体管T8关闭，但由于第九晶体管T9和第十晶体管T10打开，第一电平VGH输送至节点A，节点A的电压拉高至高电平，第十一晶体管T11关闭；由于第四存储电容C4的存在，节点C的电压仍为低电平，因此，第十二晶体管打开，第二电平VGL自第十二晶体管T12的第一极输出，即，第二输出信号Emission OUT为第二电平VGL。
上述第1阶段至第5阶段为控制一帧图像显示的栅线扫描和数据线数据写入的两种信号实现移位的步骤，第5阶段会一直保持至下一帧图像显示开始。
可以理解，图2所示的一种移位寄存器具体电路为12T4C结构，其与现有技术中采用两个单路输入/单路输出的移位寄存器为18T5C的相比，可以减少晶体管T和存储电容C的数量，从而提高经济效益。
需要说明的是，在实际应用中，请参阅图4和图5，优选地，第二输入模块还包括第十三晶体管T13，第十三晶体管T13，其控制端与第一输出端相连，其第一极与第七晶体管T7的第一极相连，其第二极与第七晶体管T7的第二极相连，并且，第二复位模块中的第四存储电容C4的第二端与第二电平相连替换为与第二时钟信号端相连。在这种情况下，在上述第2阶段还包括：由于第一输出信号SCAN OUT为低电平，STVE信号为高电平，因此，第十三晶体管T13打开，STVE信号经由第十三晶体管T13传递至节点C，继续向节点C充入高电压；在上述第3阶段还包括：由于第四存储电容C4的两端保持第2阶段的电压差，且第二时钟信号CK2由低电平变为高电平，因此，节点C的电压被拉地更高，如图5所示，这样，可以更有效地保证第十二晶体管关闭。另外，在上述第5阶段还包括：由于第二时钟信号CK2由高电平变为低电平，而在第4阶段节点C的电压(即，第四存储电容C4的第一端)低于第四存储电容C4的第二端，因此，在第四存储电容C4的第二端的电压下拉(VGH-VGL)的情况下，节点C的电压也会同样自VGL下拉该电压(VGH-VGL)，这样，节点C的电压远小于VGL(如图5的节点C电压信号上的区域I)，第十二晶体管T12打开，实现很快地向负载补充电荷，这可以解决输出负载波动造成第二输出信号恢复困难的问题，从而可以提高移位寄存器的抗干扰性能。
还需要说明的是，尽管本发明上述实施例的图2所示电路中第一晶体管T1至第十二晶体管T12均为P型晶体管；但是，本发明并不局限于此，在实际应用中，图2所示的电路中的第一晶体管T1至第十二晶体管T12还可以均为N型晶体管，在这种情况下，只需要设置图3中第一输入信号STVG、第二输入信号STVE、第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3的每个时刻的低电平为高电平以及高电平为低电平，以及设置第一电平VGH为第二电平VGL，第二电平VGL为第一电平VGH即可。
另外需要说明的是，上述第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块的电路结构均不局限于此，还可以分别采用其他电路结构进行实现。例如，第二移位模块中的第十一晶体管T11采用N型晶体管，并且，第十晶体管T10的第一极和第三存储电容C3相连的节点与第二电平VGL相连，第八晶体管T8的第二极与第一电平VGH相连。在此情况下，第一晶体管至第十二晶体管中的部分为P型晶体管，部分为N型晶体管。
作为另外一个技术方案，本发明还提供一种显示装置，包括移位寄存器，移位寄存器采用上述实施例提供的移位寄存器。
由于该显示装置采用本发明另一技术方案提供的移位寄存器，从而可以解决显示装置的边框过宽的问题。
作为另外一个技术方案，本发明还提供一种移位寄存器驱动方法，其采用上述第一实施例提供的移位寄存器，其包括以下步骤：
移位输出步骤，开启第一输入模块和第二输入模块，第一输入模块开启第一移位模块和第二移位模块；第二输入模块关闭第二复位模块，第一移位模块移位输出第一输入端输入的第一信号(即，第一输出端移位输出第一信号)，以及，第二移位模块移位输出第二输入端输入的第二信号(即，第二输出端移位输出第二信号)。
复位输出步骤，开启第一复位模块、第二输入模块和第三输入模块，第一复位模块关闭第一移位模块，第二输入模块开启第二复位模块，第三输入模块关闭第二移位模块，第一复位模块输出第一信号(即，第一输出端实现复位)，以及，第二复位模块输出第二信号(即，第二输出端实现复位)。
由上可知，通过移位输出步骤和复位输出步骤可以实现完成第一信号和第二信号的移位输出。因此，本发明实施例提供的移位寄存器方法可以实现同时对用于控制栅线扫描和数据线数据写入的两种信号(即，第一信号和第二信号)进行移位输出，并且，其仅需要一组时钟信号，这相对现有技术而言，减少了一组时钟信号电路，因而减小了外围电路的尺寸，从而可以解决显示装置的边框过宽的问题。
在本实施例中，具体地，第一信号与第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；第一信号的脉冲宽度为1/3时钟周期；第二信号的脉冲宽度为2/3时钟周期；第一信号的脉冲和第二信号的脉冲的起始时刻相同；第一时钟信号、第二时钟信号和第三时钟信号的有效信号宽度占比为1/3，且第二时钟信号相对所述第一时钟信号延迟1/3时钟周期，三时钟信号相对第二时钟信号延迟1/3时钟周期。
在此情况下，该移位寄存器驱动方法包括以下步骤：
第1阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块开启第一移位模块和第二移位模块，第二输入模块关闭第二复位模块，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号的反相信号。
第2阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，保持第一移位模块和第二移位模块均为开启状态，保持第二复位模块为关闭状态，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号。
第3阶段，第三时钟信号有效，保持第一输入模块、第二输入模块和第二复位模块均为关闭状态，保持第二移位模块为开启状态，开启第一复位模块，第一复位模块关闭第一移位模块，第一复位模块输出第一信号以及第二移位模块输出第二信号的反相信号。
第4阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块关闭第一移位模块，第二输入模块开启第二复位模块，保持第一复位模块和第二移位模块均为开启状态，第一复位模块输出第一信号，第二移位模块和/或第二复位模块输出第二信号。
第5阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，开启第三输入模块，第三输入模块关闭第二移位模块，保持第一移位模块为关闭状态，保持第一复位模块和第二复位模块为开启状态，第一复位模块输出第一信号，以及第二复位模块输出第二信号。
上述第1阶段至第5阶段为控制一帧图像数据扫描和写入的两种信号实现移位的步骤，第5阶段会一直保持至下一帧图像显示开始。
下面验证本实施例提供的移位寄存器驱动方法：假设第一信号为高电平信号上具有1/3时钟周期宽度的低电平脉冲的信号(如图3中的STVG信号)，第二信号为低电平信号上具有2/3时钟周期宽度的高电平脉冲的信号(如图3中的STVE信号)。在第1阶段，由于第一信号为低电平，第二信号为高电平，因此，第一移位模块(即，第一输出端)输出第一信号的反相信号为高电平，第二移位模块(即，第二输出端)输出第二信号的反相信号为低电平；在第2阶段，由于第一信号为高电平，第二信号为高电平，因此，第一移位模块输出第一信号的反相信号为低电平，第二移位模块输出第二信号为高电平；在第3阶段，由于第一信号为高电平，第二信号为低电平，因此，第一复位模块(即，第一输出端)输出第一信号为高电平，第二移位模块输出第二信号的反相信号为高电平；在第4阶段，由于第一信号为高电平，第二信号为低电平，因此，第一复位模块输出第一信号为高电平，第二移位模块和/或第二复位模块(即，第二输出端)输出第二信号为低电平；在第5阶段，由于第一信号为高电平，第二信号为低电平，因此，第一复位模块输出第一信号为高电平，第二复位模块输出第二信号为低电平。根据上述第1-5阶段，绘制第一输出端和第二输出端输出的信号可以分别对应得到如图3所示的SCAN OUT信号和EmissionOUT信号。综上，本实施例提供的移位寄存器驱动方法可以实现对脉冲宽度和脉冲信号不同的第一信号和第二信号同时实现移位。
当然，也可以通过假设第一信号为低电平信号上具有1/3时钟周期宽度的高电平脉冲的信号，第二信号为高电平信号上具有2/3时钟周期宽度的低电平脉冲的信号进行验证本实施例提供的移位寄存器驱动方法，其绘制后的第一输出端和第二输出端输出的信号分别为图3中的SCAN OUT信号和Emission OUT信号中高低电平互换。
优选地，第一时钟信号、第二时钟信号和第三时钟信号的有效信号与第一信号的脉冲相同，为低电平或高电平。在这种情况下，在第1阶段，第一移位模块输出第二时钟信号以及第二移位模块输出所述第一时钟信号；在第2阶段，所述第一移位模块输出第二时钟信号以及所述第二移位模块输出所述第一时钟信号；在第3阶段，第一复位模块输出第一信号，第二移位模块输出第一时钟信号；在第4阶段，第一复位模块输出第一信号，第二移位模块输出第一时钟信号和/或第二复位模块输出第二信号；在第5阶段，第一复位模块输出第一信号和第二复位模块输出第二信号。
下面举例说明：假设第一信号为如图3所示的STVG信号，在这种情况下，有效信号为低电平，因此，第一时钟信号至第三时钟信号分别对应图3中的CK1至CK3信号。在第1阶段，第一移位模块(即，第一输出端)输出第二时钟信号为高电平，第二移位模块(即，第二输出端)输出第一时钟信号为低电平；在第2阶段，第一移位模块输出第二时钟信号为低电平，第二移位模块输出第一时钟信号为高电平；在第3阶段，第一复位模块(即，第一输出端)输出第一信号为高电平，第二移位模块输出第一时钟信号为高电平；在第4阶段，第一复位模块输出第一信号为高电平，第二移位模块输出第一时钟信号为低电平和/或第二复位模块(即，第二输出端)输出第二信号为低电平；在第5阶段，第一复位模块输出第一信号为高电平，第二复位模块输出第二信号为低电平。根据上述第1-5阶段，绘制第一输出端和第二输出端输出的信号同样可以分别对应得到如图3中所示的SCAN OUT信号和Emission OUT信号。
需要说明的是，在实际应用中，本实施例提供的移位寄存器方法还可以应用在如下情况下：在第一信号的脉冲宽度与第二信号的脉冲宽度之和等于第一时钟信号、第二时钟信号和第三时钟信号的时钟周期，第一时钟信号、第二时钟信号和第三时钟信号的有效信号宽度等于第一信号的脉冲宽度，且占比小于1/2(相对时钟周期而言)；并且，第二时钟信号相对第一时钟信号延迟其有效信号脉冲宽度，第三时钟信号相对第二时钟信号延迟其有效信号脉冲宽度。例如，第一信号的脉冲宽度、第一时钟信号、第二时钟信号和第三时钟信号的有效信号宽度占比均为1/4(相对时钟周期而言)，第一时钟信号相对第二时钟信号延迟1/4时钟周期，第三时钟信号相对第二时钟信号延迟1/4时钟周期，并且，第二信号的脉冲宽度占比为3/4(相对时钟周期而言)。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种移位寄存器，其特征在于，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块；其中
所述第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号；
所述第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出所述第一输入端输入的第一信号；
所述第一复位模块，其与第一输入端和第一移位模块相连，其输出端作为第一输出端，用于根据第三时钟信号关闭所述第一移位模块，并在关闭第一移位模块时输出所述第一信号，实现复位；
所述第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出所述第二输入端输入的第二信号；
所述第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；
所述第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出所述第二信号，实现复位；
所述第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块；
其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为同一组时钟信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括第一晶体管，其中
所述第一晶体管，其控制极与第一时钟信号端相连，其第一极作为第一输入模块的输入端与所述第一输入端相连，其第二极作为第一输入模块的输出端与第一移位模块的输入端相连；
所述第一时钟信号端，用于输入所述第一时钟信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位模块包括第六晶体管和第二存储电容，其中
所述第六晶体管，其控制极作为第一移位模块的输入端与第一输入模块的输出端相连，其第一极作为所述第一移位模块的输出端，其第二极与第二时钟信号端相连；
所述第二时钟信号端，用于输入所述第二时钟信号；
所述第二存储电容，其第一端与所述第六晶体管的第一极相连，其第二端与所述第六晶体管的控制极相连。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，其中
所述第三晶体管，其控制极与所述第一输入端相连，其第一极与第一电平输入端相连，其第二极与第五晶体管的控制极连接；
所述第一电平输入端，用于输入第一电平；
所述第五晶体管，其第一极与所述第三晶体管的第一极连接，其第二极作为第一复位模块的输出端；
所述第二晶体管，其控制极与所述第三晶体管的第二极相连，其第一极与所述第一电平输入端相连，其第二极与所述第一移位模块的输入端相连；
所述第一存储电容，其第一端与所述第五晶体管的第一极相连，其第二端与所述第五晶体管的控制极相连；
所述第四晶体管，其控制极与第三时钟信号端相连，其第一极与所述第三晶体管的第二极相连，其第二极与第二电平输入端相连；
所述第三时钟信号端，用于输入第三时钟信号；
所述第二电平输入端，用于输入第二电平，所述第一电平和所述第二电平为一组高低电平。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入模块包括第七晶体管，
所述第七晶体管，其控制端与第一时钟信号端相连，其第一极作为所述第二输入模块的输入端与所述第二输入端相连，其第二极作为所述第二输入模块的输出端与所述第二复位模块的输入端相连；
所述第一时钟信号端，用于输入所述第一时钟信号。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第二输入模块还包括第十三晶体管，
所述第十三晶体管，其控制端与所述第一输出端相连，其第一极与所述第七晶体管的第一极相连，其第二极与所述第七晶体管的第二极相连。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第四存储电容和第十二晶体管，其中
所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；
所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；
所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二电平输入端相连。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第四存储电容和第十二晶体管，其中
所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；
所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；
所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二时钟信号端相连；
所述第二时钟信号端，用于输入所述第二时钟信号。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第二移位模块包括第八晶体管、第十一晶体管和第三存储电容，其中，
所述第八晶体管，其控制极与第一移位模块的输入端相连，其第一极与所述第十一晶体管的控制极相连，其第二极与第二电平输入端相连；
所述第二电平输入端，用于输入第二电平；
所述第十一晶体管，其控制极与第三输入模块的输出端相连，其第一极与第一时钟信号端相连，第二极作为第二移位模块的输出端；
所述第一时钟信号端，用于输入所述第一时钟信号；
所述第三存储电容，其第一端与第一电平输入端相连，其第二端与所述第十一晶体管的控制极相连；
所述第一电平输入端，用于输入第一电平，所述第一电平和所述第二电平为一组高低电平。
10.根据权利要求1所述的移位寄存器，其特征在于，所述第三输入模块包括第九晶体管和第十晶体管，其中
所述第十晶体管，其控制极与第二时钟信号端相连，其第一极与第一电平输入端相连，其第二极与所述第九晶体管的第一极相连；
所述第二时钟信号端，用于输入所述第二时钟信号；
所述第一电平输入端，用于输入第一电平，所述第一电平为高电平或低电平；
所述第九晶体管，其控制极与所述第二输入端相连，其第二极作为第三输入模块的输出端与第二移位模块相连。
11.根据权利要求2-10任意一项所述移位寄存器，其特征在于，所述第一晶体管至所述第十三晶体管均为P型晶体管；或者
所述第一晶体管至所述第十三晶体管均为N型晶体管；或者，
所述第一晶体管至所述第十三晶体管部分为P型晶体管，部分为N型晶体管。
12.根据权利要求1-10任意一项所述的移位寄存器，其特征在于，所述第一信号和所述第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；
所述第一信号的脉冲宽度为1/3时钟周期；
所述第二信号的脉冲宽度为2/3时钟周期；
所述第一信号的脉冲和所述第二信号的脉冲的起始时刻相同；
所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号宽度占比为1/3，所述第二时钟信号相对所述第一时钟信号延迟1/3时钟周期，所述第三时钟信号相对所述第二时钟信号延迟1/3周期。
13.一种显示装置，包括移位寄存器，其特征在于，所述移位寄存器采用权利要求1-12任意一项所述的移位寄存器。
14.一种移位寄存器驱动方法，其特征在于，其采用权利要求1-10任意一项所述的移位寄存器，其包括以下步骤：
移位输出步骤，开启所述第一输入模块和所述第二输入模块，所述第一输入模块开启所述第一移位模块和所述第二移位模块；所述第二输入模块关闭所述第二复位模块，所述第一移位模块移位输出所述第一输入端输入的第一信号，以及，所述第二移位模块移位输出所述第二输入端输入的第二信号；
复位输出步骤，开启所述第一复位模块、所述第二输入模块和所述第三输入模块，所述第一复位模块关闭所述第一移位模块，所述第二输入模块开启所述第二复位模块，所述第三输入模块关闭所述第二移位模块，所述第一复位模块输出第一信号，以及，所述第二复位模块输出第二信号。
15.根据权利要求14所述的移位寄存器驱动方法，其特征在于，所述第一信号与所述第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；所述第一信号的脉冲宽度为1/3时钟周期；所述第二信号的脉冲宽度为2/3时钟周期；所述第一信号的脉冲和所述第二信号的脉冲的起始时刻相同；所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号宽度占比为1/3，且所述第二时钟信号相对所述第一时钟信号延迟1/3时钟周期，所述三时钟信号相对所述第二时钟信号延迟1/3时钟周期；
该移位寄存器驱动方法包括以下步骤：
第1阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块开启第一移位模块和第二移位模块，第二输入模块关闭第二复位模块，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号的反相信号；
第2阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，保持第一移位模块和第二移位模块均为开启状态，保持第二复位模块为关闭状态，第一移位模块输出第一信号的反相信号以及第二移位模块输出第二信号；
第3阶段，第三时钟信号有效，保持第一输入模块、第二输入模块和第二复位模块均为关闭状态，保持第二移位模块为开启状态，开启第一复位模块，第一复位模块关闭第一移位模块，第一复位模块输出第一信号以及第二移位模块输出第二信号的反相信号；
第4阶段，第一时钟信号有效，开启第一输入模块和第二输入模块，第一输入模块关闭第一移位模块，第二输入模块开启第二复位模块，保持第一复位模块和第二移位模块均为开启状态，第一复位模块输出第一信号，第二移位模块和/或第二复位模块输出第二信号；
第5阶段，第二时钟信号有效，关闭第一输入模块和第二输入模块，开启第三输入模块，第三输入模块关闭第二移位模块，保持第一移位模块为关闭状态，保持第一复位模块和第二复位模块均为开启状态，第一复位模块输出第一信号，以及第二复位模块输出第二信号。
16.根据权利要求15所述的移位寄存器驱动方法，其特征在于，所述第一时钟信号、所述第二时钟信号和第三时钟信号的有效信号与所述第一信号的脉冲相同，为低电平或高电平；
在所述第1阶段，所述第一移位模块输出第二时钟信号以及所述第二移位模块输出所述第一时钟信号；
在所述第2阶段，所述第一移位模块输出第二时钟信号以及所述第二移位模块输出所述第一时钟信号；
在所述第3阶段，所述第一复位模块输出第一信号，所述第二移位模块输出所述第一时钟信号；
在所述第4阶段，所述第一复位模块输出第一信号，所述第二移位模块输出所述第一时钟信号和/或所述第二复位模块输出第二信号；
在所述第5阶段，所述第一复位模块输出第一信号和所述第二复位模块输出第二信号。
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