CN101354924B - 移位寄存器电路与其上拉单元 - Google Patents

Abstract

一种移位寄存器电路与其上拉单元。此移位寄存器电路具有依序串接的数个移位寄存器，每一个移位寄存器至少包含移相单元和上拉单元，其中，移相单元接收第一输入信号、第一时钟信号和第二时钟信号，第一时钟信号的电平和第二时钟信号的电平互为反相，而上拉单元用于拉高输出端的输出信号至高电平。此上拉单元至少包含逻辑单元，其中，当移位寄存器操作在任何一种周期时，上拉单元并无电流路径产生。

Description

移位寄存器电路与其上拉单元

技术领域

本发明涉及一种移位寄存器电路，且特别涉及一种用于薄膜晶体管平面显示装置的移位寄存器。

背景技术

由于薄膜晶体管平面显示装置(Thin Film Transistor Plane Display)具备了轻薄、省电、高画质、低电压驱动、低消耗功率及应用范围广等优点，故已广泛地应用于便携式电视、行动电话、摄录放影机、笔记本型计算机、桌上型显示器、以及投影电视等消费性电子或计算机产品中，成为显示器的主流。

薄膜晶体管平面显示器的驱动系统包含源极驱动器(Source Driver)和扫描驱动器(Scan Driver)等，而源极驱动器和扫描驱动器则包括有移位寄存器电路，其中此移位寄存器电路由多个移位寄存器电性串联而成。请参照图1，其示出了现有的P型金属氧化物半导体(P-Channel Metal OxideSemiconductor；PMOS)移位寄存器的示意图。现有的移位寄存器包含有移位(Phase-Shifting)单元110和上拉(Pull-high)单元120。移相单元110耦接至输入端112、第一时钟端C1和第二时钟端C2，其中输入端112、第一时钟端C1和第二时钟端C2分别用于接收输入信号、第一时钟信号和第二时钟信号。上拉单元120与移相单元110和输出端124耦接，而输出端124则输出一输出信号。移相单元110包含有第一晶体管(MP1)和第二晶体管(MP2)，上拉单元120则包含有反相器(Inverter)122和第三晶体管(MP3)，其中，第一晶体管(MP1)的漏极端和第二晶体管(MP2)的栅极端连接至反相器122的输入端而形成第一节点(VX)，反相器122的输出端连接至第三晶体管(MP3)的栅极端而形成第二节点(VY)，第三晶体管(MP3)的漏极端与一高电平的第一电压源(VDD)耦接，输出端124位于第二晶体管(MP2)的漏极端和第三晶体管(MP3)的源极端间的节点(未标示)上，且第一节点(VX)和第二时钟端C2间存在一升压电容(C_boost)。

上拉单元120的反相器122的主要功能在于提供第三晶体管(MP3)一适当逻辑电平，使得第三晶体管(MP3)足以输出适当的高电平信号。请参照图2a、图2b、图3a和图3b，图2a和图3a分别示出了二种型态的现有反相器的结构示意图，图2b和图3b分别为此二种型态的现有反相器的时序示意图。输入信号210、226分别输入至此二种型态的现有反相器，而此二种型态的现有反相器则分别输出输出信号212、228。由于此二种型态的现有反相器的实施例使用单一晶体管技术，当输入信号210、226位于低电平时，这二种型态反相器中的晶体管204、220均会导通而产生漏极电流信号214、230。由于当晶体管204、220处于交流的小信号分析时，其中，存在有汲源极电阻(rds；未示出)，因而产生电流路径，造成功率损耗的问题。

又，由于第一节点(VX)与第二节点(VY)的节点信号的电平可能不够高而无法让第二晶体管(MP2)或第三晶体管(MP3)截止，或者第一节点(VX)与第二节点(VY)的节点信号的电平不够低而无法让第二晶体管(MP2)或第三晶体管(MP3)导通，故会导致第二晶体管(MP2)或第三晶体管(MP3)的误动作，而使现有反相器产生错误的输出信号。

因此，有必要针对移位寄存器电路提出一种解决上述的功率损耗的问题，并且能使移位寄存器的输出具有适当的高(High)、低(Low)电平信号，而不致造成组件的误动作。

发明内容

因此，本发明一方面就是在提供一种移位寄存器电路，藉以避免在任何一种操作周期产生电流路径，来解决电流路径所造成的功率损耗的问题，而达到省电的目的。

本发明另一方面是在提供一种移位寄存器电路，藉以使移位寄存器电路的输出端降压(Boost)至一适当(足够)低的电平信号，或升压(Buck)至一适当(足够)高电平信号，来防止移位寄存器电路产生错误的输出信号。

依照本发明的较佳实施例，本发明提供了一种移位寄存器电路，包括串接的多个移位寄存器，其中，每一所述移位寄存器包含：一移相单元，耦接一第一输入端、一第一时钟端和一第二时钟端，其中，该第一输入端、该第一时钟端和该第二时钟端分别用于接收一第一输入信号、一第一时钟信号和一第二时钟信号，该第一时钟信号和该第二时钟信号互为反相；以及一上拉单元，耦接于该移相单元和一输出端，用于将该输出端的一输出信号拉高到一高逻辑电平，其中该上拉单元包含一逻辑单元，以及该逻辑单元具有与该移相单元耦接的至少二输入端；其中，当该第一输入信号为低逻辑电平时，在该逻辑单元中，无电流路径产生，该移相单元被配置来根据该第一输入信号和该第一时钟信号来决定在一第一节点处的一第一节点信号；该上拉单元被配置来根据一第二输入信号、该第一节点信号和该第二时钟信号来决定在一第二节点处的一第二节点信号，以及被配置来根据该第一节点信号和该第二节点信号来决定该输出信号；该上拉单元还包括具有源极和漏极依序串接的第一晶体管、第二晶体管和第三晶体管；该第三晶体管和该第二晶体管共同定义该逻辑单元；该第二节点位于该第一晶体管和第二晶体管之间；该第一晶体管的栅极被连接来接收该第二输入信号；该第三晶体管的栅极被连接到第二时钟端；以及该第二晶体管的栅极被连接到该第一节点。

附图说明

为让本发明的上述和其它目的、特征、和优点能更明显易懂，附图的详细说明如下：

图1示出了现有的P型金属氧化物半导体移位寄存器的示意图。

图2a示出了一种现有反相器的结构示意图。

图2b示出了另一种型态的现有反相器的时序示意图。

图3a示出了一种现有反相器的结构时序图。

图3b示出了另一种型态的现有反相器的时序示意图。

图4示出了本发明的较佳实施例的移位寄存器电路的方块示意图。

图5示出了如图4所示的移位寄存器的电路示意图。

图6示出了如图5所示的移位寄存器的一应用例的电路示意图。

图7示出了移位寄存器的工作时序图。

图8a示出了本发明的移位寄存器电路的电路示意图。

图8b示出了本发明的多级移位寄存器电路的波形组态图。

图9示出了如图5所示的移位寄存器的另一应用例的电路示意图。

附图符号说明

110、250：移相单元

112、202、216、248、252：输入端

120、254：上拉单元

122：反相器

124、208、224、242a、242b、242c、260：输出端

204、206、218、220、222：晶体管

210、226、300、350：输入信号

212、228、310、356、358、360：输出信号

214、230：漏极电流信号

240a、240b、240c：移位寄存器

256：逻辑单元

256a、256b：逻辑输入端

258：第二输入端

302、352：第一时钟信号

304、354：第二时钟信号

306：第一节点信号

308：第二节点信号

C1、C1a、C1b、C1c：第一时钟端

C2、C2a、C2b、C2c：第二时钟端

MP1、MP15、MP16、MP19：第一晶体管

MP2、MP25、MP26、MP29：第二晶体管

MP3、MP35、MP36、MP39：第三晶体管

VX、VX6、VX9：第一节点

VY、VY6、VY9：第二节点

VDD：第一电压源

VSS：第二电压源

Cgs：寄生电容

A、B、C：周期

具体实施方式

本发明的移位寄存器电路的特征为：当在任何一种输入情况下操作时，藉由第一时钟信号与第二时钟信号的反相关系，使得本发明的移位寄存器电路不会产生电流的路径，以解决现有的电流的功率消耗问题。

请参照图4，其示出了本发明的较佳实施例的移位寄存器电路的方块示意图。此移位寄存器电路依序串接多个移位寄存器240a、240b、240c，其中每一移位寄存器(240a、240b或240c)皆耦接有第一时钟端(C1a、C1b或C1c)和第二时钟端(C2a、C2b或C2c)，且分别输出一输出信号至输出端(242a、242b或242c)，其中，移位寄存器240a与输入端248耦接，而移位寄存器240b、240c的输入信号为位于其前方的移位寄存器的输出端的输出信号，即移位寄存器240b的输入信号为移位寄存器240a的输出端242a的输出信号；移位寄存器240c的输入信号为移位寄存器240b的输出端242b的输出信号。然而，本发明的图4的较佳实施例串接三个移位寄存器，仅是用于举例说明，本发明的移位寄存器电路尚可串接其它数目的移位寄存器，故本发明并不在此限。

请参照图5，其示出了如图4所示的移位寄存器的电路示意图。此移位寄存器至少包含移位(Phase Shift)单元250和上拉(Pull-high)单元254，其中，移相单元250耦接第一输入端252、第一时钟端C1和第二时钟端C2，上拉单元254则耦接于移相单元250和输出端260，移相单元250可进一步地包含第一晶体管(MP15)和第二晶体管(MP25)。

上拉单元254用于拉高输出端260的高电平的输出信号，且上拉单元254包含逻辑单元256和第二输入端258，而逻辑单元256具有至少二逻辑输入端256a、256b并耦接于移相单元250，上拉单元254更进一步地包含第三晶体管(MP35)、第四晶体管(MP45)。

请参见图7，其示出了移位寄存器的工作时序图。上述的第一输入端252、第一时钟端C1、第二时钟端C2和输出端260分别输入第一输入信号300、第一时钟信号302、第二时钟信号304和输出信号310。本发明的第一时钟信号302的电平和第二时钟信号304的电平互为反相，如图7所示。

以下举二个应用例来详细说明上述的较佳实施例：

请参照图6，其示出了如图5所示的移位寄存器的一应用例的电路示意图。此应用例的所有晶体管均为P型金属氧化半导体，然而移位寄存器中的晶体管亦可为N型金属氧化半导体(N-Channel Metal Oxide Semiconductor；NMOS)，其电压源的配置可依N型金属氧化半导体而做适当变化，故本发明并不在此限。此应用例的移位寄存器包含移相单元250和上拉单元254，移相单元250耦接于第一输入端252、第一时钟端C1和第二时钟端C2，且移相单元250至少包含第一晶体管(MP16)和第二晶体管(MP26)，第一晶体管(MP16)的漏极端和第二晶体管(MP26)的栅极端形成第一节点(VX6)，在第一节点(VX6)的信号是第一节点信号306，而第一节点信号306的电平由第一输入信号300和第一时钟信号302所决定。第一晶体管(MP16)用于接收第一时钟端C1的第一时钟信号302和第一输入端252的第一输入信号300，第二晶体管(MP26)用于接收第二时钟端C2的第二时钟信号304和第一节点(VX6)的第一节点信号306。

移相单元250至少包含逻辑单元256、第三晶体管(MP36)和第四晶体管(MP46)。在此实施例中，逻辑单元256是与非门(NAND Gate)，而实现与非门的电路至少包含第五晶体管(MP56)和第六晶体管(MP66)，且第五晶体管(MP56)和第六晶体管(MP66)彼此电性耦接在一起，如图6所示的排列方法，然而，与非门的实施电路仅为了说明方便，故本发明并不限于此。第五晶体管(MP56)的漏极端耦接至一高电平的第一电压源(VDD)，第五晶体管(MP56)的源极端耦接于第六晶体管(MP66)的源极端，第五晶体管(MP56)的栅极端和第六晶体管(MP66)的栅极端分别连接至移相单元250的二逻辑输入端256a、256b，此二逻辑输入端256a、256b分别输入第二时钟端C2的第二时钟信号304和第一节点(VX6)的第一节点信号306至逻辑单元256；第六晶体管(MP66)的漏极端耦接于第四晶体管(MP46)的漏极端与第三晶体管(MP36)的栅极端，并形成第二节点(VY6)，且在第二节点(VY6)的信号是第二节点信号308，此第二节点信号308由第二输入端258的第一时钟信号302、第一节点信号306和第二时钟信号304所决定；第四晶体管(MP46)的源极端耦接至一低电平的第二电压源(VSS)，第四晶体管(MP46)的栅极端是第二输入端258，在此实施例中，将第二输入端258与第一时钟端C1耦接在一起；第三晶体管(MP36)的源极端耦接至输出端260和第二晶体管(MP26)的漏极端，而第三晶体管(MP36)的漏极端耦接至一高电平的第一电压源(VDD)；输出端260输出一输出信号310，其根据第一节点信号306和第二节点信号308所决定。

本发明的上拉单元254更可适用于任何型式的移位寄存器中，故本发明并不在此限。

以下配合图7来详细说明移位寄存器的工作原理：

周期A时：

当输入信号300为低(Low；L)、第一时钟信号302的电平为低(Low；L)、第二时钟信号304的电平为高(High；H)时，每个晶体管的导通状况导通(ON)或截止(OFF)和第一节点信号306、第二节点信号308的电平如下表一所示，其中L+是指低(Low)电平+晶体管的临界电压(Voltage Threshold；Vth)：

表一：

周期B时：

当输入信号300为高(High；H)、第一时钟信号302的电平为高(Hi gh；H)、第二时钟信号304的电平为低(Low；L)时，每个晶体管的导通状况导通或截止和第一节点信号306、第二节点信号308的电平如下表二所示，其中，第一节点信号(VX6)与第二晶体管(MP26)的源极端间存在寄生电容(Cgs)，而被降压(Boost)至Δt电压，此Δt电压根据与第二晶体管(MP26)的寄生电容(Cgs)所串联的寄生电容数，所分压而决定，而L-是指：

L-＝低(Low)电平+Vth-Δt

由此可知，第一节点信号306的低电平足够低，可以确保第二晶体管(MP26)不会产生误动作。

表二：

周期C时：

当输入信号300为高(High；H)、第一时钟信号302的电平为低(Low；L)、第二时钟信号304的电平为高(High；H)时，每个晶体管的导通状况导通或截止和第一节点信号306、第二节点信号308的电平如下表三所示：

表三：

由上述的任何一种操作周期可发现，第四晶体管(MP46)、第五晶体管(MP56)和第六晶体管(MP66)不会同时导通，因此当输入信号为低(Low)时，上拉单元254并无电流路径发生，亦即无现有的电流消耗的问题，运用本发明的移位寄存器，可大大地减少功率消耗。

另外，可将本发明的数个移位寄存器依序地串接在一起，而形成本发明的移位寄存器电路，如图8a所示，其示出了本发明的移位寄存器电路的电路示意图，图8a亦为图4的电路示意图。请再参照图8b，其示出了本发明的多级移位寄存器电路的波形组态图。从输入端248、第一时钟端C1a、C1b、C1c、...和第二时钟端C2a、C2b、C2c、分别输入一输入信号350、第一时钟信号352和第二时钟信号354至移位寄存器电路，而产生移位(Shift)的输出信号356、358、360。

又，本发明的另一应用例请参照图9，其示出了如图5所示的移位寄存器的另一应用例的电路示意图。

此实施例的所有晶体管亦均为P型金属氧化半导体，如上述所言，移位寄存器中的晶体管亦可为N型金属氧化半导体，其电压源的配置可依N型金属氧化半导体而做适当变化，故本发明亦不限于此。此应用例的移位寄存器包含移相单元250和上拉单元254，移相单元250耦接第一输入端252、第一时钟端C1和第二时钟端C2，且移相单元250至少包含第一晶体管(MP19)和第二晶体管(MP29)，第一晶体管(MP19)的漏极端和第二晶体管(MP26)的栅极端形成第一节点(VX9)。第一晶体管(MP19)用于接收第一时钟端C1的第一时钟信号和第一输入端252的第一输入信号，第二晶体管(MP29)用于接收第二时钟端C2的第二时钟信号和第一节点(VX9)的第一节点信号。

移相单元250至少包含逻辑单元256、第三晶体管(MP39)和第四晶体管(MP49)。在此实施例中，逻辑单元256是与非门，且实现与非门的电路至少包含第五晶体管(MP59)和第六晶体管(MP69)，如图9所示的排列方法，然而，与非门的实施电路仅为了说明方便，故本发明亦不限于此。第五晶体管(MP59)的漏极端耦接至一高电平的第一电压源(VDD)，第五晶体管(MP59)的源极端耦接于第六晶体管(MP69)的源极端，第五晶体管(MP59)的栅极端和第六晶体管(MP69)的栅极端分别为连接至移相单元250的二逻辑输入端256a、256b，此二逻辑输入端256a、256b分别输入第一节点(VX9)的第一节点信号和第二时钟端C2的第二时钟信号；第六晶体管(MP69)的漏极端耦接于第四晶体管(MP49)的漏极端与第三晶体管(MP39)的栅极端，并形成第二节点(VY9)，且在第二节点(VY9)的信号是第二节点信号，此第二节点信号的电平由第二输入端258的第一时钟信号、第一节点信号和第二时钟信号所决定；第四晶体管(MP49)的源极端耦接至一低电平的第二电压源(VSS)，第四晶体管(MP49)的栅极端是第二输入端258，在此实施例中，将第二输入端258与第一时钟端C1耦接在一起；第三晶体管(MP39)的源极端耦接至输出端260和第二晶体管(MP29)的漏极端，而第三晶体管(MP39)的漏极端耦接至一高电平的第一电压源(VDD)；输出端260输出一输出信号，其是根据第一节点信号和第二节点信号所决定。并且，本发明的上拉单元254亦可适用于任何型式的移位寄存器中，故本发明亦不限于此。

然而，本发明第二应用例的移位寄存器的工作原理与本发明第一应用例的移位寄存器的工作原理类似，故不在此赘述。

由上述本发明较佳实施例可知，应用本发明的移位寄存器电路，不论将其操作在任一种操作周期，第四晶体管、第五晶体管和第六晶体管不会同时导通，使得上拉单元254并无电流路径发生，亦即无现有的电流消耗的问题，因此运用本发明的移位寄存器，可大大地减少功率消耗。

另外，由上述本发明较佳实施例可知，应用本发明的移位寄存器电路，不会因信号的电平不明确，而造成错误的输出信号。

虽然本发明已以一较佳实施例揭露如上，然其并非用于限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims (7)

1.一种移位寄存器电路，包括串接的多个移位寄存器，其中，每一所述移位寄存器包含：

一移相单元，耦接一第一输入端、一第一时钟端和一第二时钟端，其中，该第一输入端、该第一时钟端和该第二时钟端分别用于接收一第一输入信号、一第一时钟信号和一第二时钟信号，该第一时钟信号和该第二时钟信号互为反相；以及

一上拉单元，耦接于该移相单元和一输出端，用于将该输出端的一输出信号拉高到一高逻辑电平，其中该上拉单元包含一逻辑单元，以及该逻辑单元具有与该移相单元耦接的至少二输入端；

其中，当该第一输入信号为低逻辑电平时，在该逻辑单元中，无电流路径产生，

该移相单元被配置来根据该第一输入信号和该第一时钟信号来决定在一第一节点处的一第一节点信号；

该上拉单元被配置来根据一第二输入信号、该第一节点信号和该第二时钟信号来决定在一第二节点处的一第二节点信号，以及被配置来根据该第一节点信号和该第二节点信号来决定该输出信号；

该上拉单元还包括具有源极和漏极依序串接的第一晶体管、第二晶体管和第三晶体管；

该第三晶体管和该第二晶体管共同定义该逻辑单元；

该第二节点位于该第一晶体管和第二晶体管之间；

该第一晶体管的栅极被连接来接收该第二输入信号；

该第三晶体管的栅极被连接到第二时钟端；以及

该第二晶体管的栅极被连接到该第一节点。

2.如权利要求1所述的移位寄存器电路，其中，每一所述移位寄存器的该移相单元包含：

一第四晶体管，具有连接在该第一输入端和该第一节点之间的源极和漏极，以及栅极，连接到该第一时钟端；以及

一第五晶体管，具有连接在该第二时钟端和该输出端之间的源极和漏极，以及连接到该第一节点的栅极，该栅极用于接收该第一节点信号，该第一节点信号决定该第五晶体管是否导通。

3.如权利要求2所述的移位寄存器电路，其中，所有晶体管的晶体管类型是从包括如下类型的组中选择一种：P型金属氧化半导体晶体管和N型金属氧化半导体晶体管。

4.如权利要求1所述的移位寄存器电路，其中，每一所述移位寄存器的该逻辑单元是与非门。

5.如权利要求2所述的移位寄存器电路，其中，每一所述移位寄存器的该上拉单元还包含：

一第六晶体管；

其中，该第六晶体管的栅极端耦接至该第二节点，该第六晶体管的漏极端耦接至高逻辑电平的一第一电压源，以及该第六晶体管的源极端耦接于该输出端。

6.如权利要求5所述的移位寄存器电路，其中，该第一晶体管的栅极连接到该第一时钟端，用来接收该第一时钟信号来作为该第二输入信号。

7.如权利要求5所述的移位寄存器电路，其中，所有晶体管的晶体管类型是从包括如下类型的组中选择一种：P型金属氧化半导体晶体管和N型金属氧化半导体晶体管。

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