CN101557209A - 计时d型正反器电路 - Google Patents

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Abstract

本发明公开了一种计时D型正反器电路具有一传输栅，以接收输入数据，并根据时脉信号以提供中间输出信号至一时脉控制反相器(Inverter)。此时脉控制反相器做为闩锁器(Latch)，以闩锁住来自于传输栅的输出信号，此时脉控制反相器并以相同的时脉信号释放闩锁住的信号至输出信号反相器中。此输出信号反相器的输出端为正反器电路的输出信号Q端子。又一输出信号反相器用来将从Q端子而来的信号反相转换成一互补的输出信号。在本发明的一实施例中，又一传输栅用来决定上述的互补的输出信号。

Description

计时D型正反器电路
技术领域
本发明是有关于一种计时D型正反器电路(Clocked D-Type Flip-FlopCircuit)。
背景技术
在本领域所熟悉的技术中，计时D型正反器电路接收输入信号D(数据)，但是除非在时脉(Clock)状态中具有一过渡态，否则输出信号Q并不会对输入信号D中的过渡态产生反应。传统上，在时脉中的上升前缘(Rising Edge)或向上过渡态(Upward Transition)能产生输出信号Q的过渡态，此输出信号Q的过渡态取决于输入信号D中的一过渡态是否亦发生。再者，当时脉的向上过渡态发生时，输出信号Q的状态取决于输入信号D的状态。计时D型正反器芯片的输入及输出绘示于图1中，而显示输入信号D、时脉CLK及输出信号Q间的关系的时序图则绘示于图2中。
发明内容
本发明所要解决的技术问题在于，提供一种正反器电路，藉以利用共享闩锁器来简化电路元件，因而减少电路布局空间，同时可降低电路中动态功率的消耗。
本发明提供一种计时D型正反器电路，其中包括有传输栅，以接收输入数据，并根据时脉信号以提供中间输出信号至一时脉控制反相器(Inverter)。此时脉控制反相器做为闩锁器(Latch)，以闩锁住来自于传输栅的输出信号，此时脉控制反相器并以相同的时脉信号释放闩锁住的信号至输出信号反相器中。此输出信号反相器的输出端为正反器电路的输出信号Q端子。又一输出信号反相器用来将从Q端子而来的信号反相转换成一互补的输出信号。在本发明的一实施例中，又一传输栅用来决定上述的互补的输出信号。
时脉控制反相器可为一开关系列，其中开关系列具有第一系列端以及相对的第二系列端，第一系列端连接至第一电压电平源VDD，而第二系列端连接至不同于第一电压电平源的第二电压电平源GND，上述开关系列包括有多个相互串联的开关元件M3-M6，其中多个开关元件包括：第一开关元件M3、第二开关元件M4、第三开关元件M5、以及第四开关元件M6。第一开关元件M3位于第一系列端、第二开关元件M4电性连接至第一开关元件M3、第三开关元件M5电性连接至第二开关元件M4、而第四开关元件M6电性连接于第三开关元件M5与第二系列端之间，其中第一开关元件M3、第二开关元件M4、第三开关元件M5与第四开关元件M6每一个均可在二种互补的开关状态间操作；其中第一输出信号被设置来使第一开关元件M3以及第四开关元件M6被操作在前述二种开关状态间，以使得第一开关元件M3的开关状态与第四开关元件M6的开关状态互补；第一时脉信号被设置来使第二开关元件M4被操作在前述二种开关状态间；而第二时脉信号被设置来使第三开关元件M5被操作在前述二种开关状态间，以使得第二开关元件M4的开关状态与第三开关元件M5的开关状态相同，而其中开关系列被设定来于第二开关元件M4与第三开关元件M5间的第一输出点N05提供一第二输出信号。
为了能够清楚明白地表示本发明的观点，请参照下述说明并配合相应的附图。
附图说明
图1绘示计时D型正反器芯片的示意图；
图2绘示计时D型正反器电路的时序示意图；
图3绘示根据本发明之一实施例的计时D型正反器电路的示意图；
图4绘示根据本发明之各种实施例的计时D型正反器电路中各节点之典型信号电平的时序示意图；
图5绘示根据本发明之另一实施例的计时D型正反器电路的示意图；
图6绘示根据本发明之又一实施例的计时D型正反器电路的示意图。
其中，附图标记为：
10：计时D型正反器电路    20：传输栅
30：时脉控制反相器       40：输出信号反相器
50：输出信号反相器       60：传输栅
CKB：互补时脉信号    CLK：时脉信号
D：输入信号          GND：第二电压电平源
M1：n-MOS晶体管      M2：p-MOS晶体管
M3：第一晶体管       M4：第二晶体管
M5：第三晶体管       M6：第四晶体管
M7：p-MOS晶体管      M8：n-MOS晶体管
M9：晶体管           M10：晶体管
M11：n-MOS晶体管     M12：p-MOS晶体管
N01：节点            N03：节点
N04：节点            N05：节点
Q：输出信号          QB：互补输出信号
VDD：第一电压电平源
具体实施方式
根据本发明之各种实施例，本发明的计时D型正反器电路包括有传输栅，以接收输入信号D(数据)，并根据时脉信号以提供中间输出信号至时脉控制反相器(或推挽区段；Push-Pull Section)。时脉控制反相器是用来响应来自于传输栅以及时脉信号的实时(Immediate)输出信号，以提供一输出信号至输出信号反相器。如图3所示，计时D型正反器电路10包括有传输栅20、时脉控制反相器30以及输出信号反相器40。传输栅20中的开关元件、时脉控制反相器30以及输出信号反相器40全部均为金属氧化半导体(Metal-Oxide-Semiconductor；MOS)场效晶体管(Field Effect Transistors；FETs)。传输栅20包括有n-MOS晶体管M1以及p-MOS晶体管M2。n-MOS晶体管M1的源极连接至p-MOS晶体管M2的漏极。n-MOS晶体管M1的漏极连接至p-MOS晶体管M2的源极。输入信号D由n-MOS晶体管M1的漏极接收。n-MOS晶体管M1的栅极被设定来接收时脉信号CLK，且p-MOS晶体管M2的栅极被设定来接收互补时脉信号CKB。传输栅20的输出信号提供至n-MOS晶体管M1的源极并传递至节点N01。
根据本发明的各种实施例，时脉控制反相器30包括有多个相互串联的开关元件。如图3所示，时脉控制反相器30包括连接至第一电压电平(例如VDD)的第一晶体管M3，连接至第一晶体管M3的第二晶体管M4，连接至第二晶体管M4的第三晶体管M5，以及连接在第三晶体管M5与第二电压电平(例如GND)之间的第四晶体管M6。在特定实施例中，第一晶体管M3以及第二晶体管M4为p-MOS晶体管，而第三晶体管M5以及第四晶体管M6为n-MOS晶体管。如图3所示，第一晶体管M3的源极连接至第一电压电平VDD，第二晶体管M4的源极连接至第一晶体管M3的漏极，第三晶体管M5的漏极连接至第二晶体管M4的漏极，第四晶体管M6的漏极连接至第三晶体管M5的源极，而第四晶体管M6的源极连接至第二电压电平GND。第一晶体管M3的栅极以及第四晶体管M6的栅极被设定来接收于节点N01的传输栅20的输出信号。第二晶体管M4的栅极被设定来接收时脉信号CLK，而第三晶体管M5的栅极被设定来接收互补时脉信号CKB。时脉控制反相器30的输出信号由节点N05提供至输出信号反相器40。
输出信号反相器40包括两个相互串联的开关元件，p-MOS晶体管M7以及n-MOS晶体管M8。如图3所示，p-MOS晶体管M7的源极连接至第一电压电平VDD，而n-MOS晶体管M8的源极连接至第二电压电平GND。n-MOS晶体管M8漏极连接至p-MOS晶体管M7的漏极，以提供输出信号反相器40的输出信号Q。p-MOS晶体管M7的栅极连接至n-MOS晶体管M8的栅极，以接收来自于节点N05的输入信号。输出信号Q的状态与节点N05的信号的状态互补。
为了表示计时D型正反器电路如何运作，电路中各节点的信号电平绘示于图4的时序图中。节点N03位于时脉控制反相器30的第一晶体管M3以及第二晶体管M4之间，而节点N04则位在第三晶体管M5以及第四晶体管M6之间。
图5绘示根据本发明另一实施例的计时D型正反器电路。除了由输出信号反相器40所提供的输出信号Q外，另一输出信号反相器50提供一互补输出信号QB。如图5所示，输出信号反相器40的输出信号Q提供至输出信号反相器50。互补输出信号QB的状态与输出信号Q的状态互补。
图6绘示根据本发明又一实施例的计时D型正反器电路。图6所示的正反器电路类似于图5所示的电路，除了设置于节点N05以及输出信号反相器50的互补输出信号QB间的另一传输栅60。如图6所示，传输栅60包括有n-MOS晶体管M11以及p-MOS晶体管M12。n-MOS晶体管M11的漏极连接至p-MOS晶体管M12的源极，以接收来自于节点N05的输入信号。n-MOS晶体管M11的源极连接至p-MOS晶体管M12的漏极，以提供输出信号至输出信号反相器50的输出端子。n-MOS晶体管M11的栅极被设定来接收时脉信号CLK，且p-MOS晶体管M12的栅极被设定来接收互补时脉信号CKB。n-MOS晶体管M11与p-MOS晶体管M12的使用可避免节点N05浮接(Floating)，并可避免p-MOS晶体管M7、n-MOS晶体管M8、晶体管M9及晶体管M10在不稳定状态下运作。亦即，传输栅60可减少噪声干扰(NoiseDisturbance)并增加抗扰性(Noise Immunity)。
简言之，本发明提供一种计时D型正反器电路，包括：传输栅、时脉控制反相器以及输出信号反相器。为响应输入数据以及互补的时脉信号，传输栅提供中间输出信号至时脉控制反相器，其中时脉控制反相器具有位在一开关系列中的四个相互串联的开关。
在特定实施例中，传输栅包括用以接收输入信号(如输入信号D)的输入端，以及用以提供第一输出信号以响应上述输入信号的输出端(如节点N01)，传输栅被设定用来接收第一时脉信号(如时脉信号CLK)以及互补于第一时脉信号的第二时脉信号(如互补时脉信号CKB)，藉以控制上述的第一输出信号。
上述开关系列具有第一系列端以及相对的第二系列端，第一系列端连接至第一电压电平源VDD，而第二系列端连接至不同于第一电压电平源VDD的第二电压电平源GND，上述开关系列包括有多个相互串联的开关元件(如第一晶体管M3-第四晶体管M6)，其中多个开关元件包括：第一开关元件、第二开关元件、第三开关元件、以及第四开关元件。第一开关元件(如第一晶体管M3)位在第一系列端；第二开关元件(如第二晶体管M4)电性连接至第一开关元件；第三开关元件(如第三晶体管M5)电性连接至第二开关元件；而第四开关元件(如第四晶体管M6)电性连接于第三开关元件与第二系列端之间，其中第一开关元件、第二开关元件、第三开关元件以及第四开关元件每个均可在二种互补的开关状态间操作；其中第一输出信号被设置来使第一开关元件与第四开关元件被操作于前述二种开关状态间，以使得第一开关元件的开关状态与第四开关元件的开关状态互补；第一时脉信号被设置来使第二开关元件被操作在前述二种开关状态间；而第二时脉信号被设置来使第三开关元件被操作在前述二种开关状态间，以使得第二开关元件的开关状态与第三开关元件的开关状态相同，而其中开关系列被设定来在第二开关元件与第三开关元件间的第一输出点(如节点N05)提供一第二输出信号。
正反器电路亦具有电性连接至第一输出点的模块，以提供第三输出信号(如输出信号Q)来响应第二输出信号。上述模块包括转换电路以使得第三输出信号互补于第二输出信号。
在本发明的一实施例中，第一开关元件包括具有栅极端子的p型晶体管，被设置来接收第一输出信号；第二开关元件包括具有栅极端子的p型晶体管，被设置来接收第一时脉信号；第三开关元件包括具有栅极端子的n型晶体管，被设置来接收第二时脉信号；而第四开关元件包括具有栅极端子的n型晶体管，被设置来接收第一输出信号。
在本发明的一实施例中，传输栅包括：n型晶体管(如n-MOS晶体管M1)，其具有电性连接至传输栅的输出端(如节点N01)的第一源极端子，电性连接至传输栅的输入端的第一漏极端子，以及被设置来接收第一时脉信号的第一栅极端子；以及p型晶体管(如p-MOS晶体管M2)，其具有电性连接至第一漏极端子的第二源极端子，电性连接至第一源极端子的第二漏极端子，以及被设置来接收第二时脉信号的第二栅极端子。
在本发明的一实施例中，转换电路包括：电性连接至第一电压电平源(如第一电压电平VDD)的第一p型晶体管(如p-MOS晶体管M7)，以及连接于第一p型晶体管与第二电压电平输入(如第二电压电平GND)之间的第一n型晶体管(如n-MOS晶体管M8)，其中第一p型晶体管(如p-MOS晶体管M7)与第一n型晶体管(如n-MOS晶体管M8)均具有被设置来接收第二输出信号的第一栅极端子，且其中转换电路还包括介于第一p型晶体管与第一n型晶体管之间的第二输出点，用以提供第三输出信号(如输出信号Q)。
在本发明的一实施例中，正反器电路亦包括电性连接至第二输出点的第二转换电路，用以提供第四输出信号(互补输出信号QB)以响应第三输出信号，并使得第四输出信号互补于第三输出信号。第二转换电路包括：电性连接至第一电压电平源(如第一电压电平VDD)的第二p型晶体管(如晶体管M9)；以及连接于第二p型晶体管与第二电压电平输入(如第二电压电平GND)之间的第二n型晶体管(如晶体管M10)，其中第二p型晶体管(如晶体管M9)与第二n型晶体管(如晶体管M10)均具有被设置来接收第三输出信号的第二栅极端子，且其中第二转换电路还包括介于第二p型晶体管与第二n型晶体管之间的第三输出点，用以提供第四输出信号(互补输出信号QB)。
在本发明的一实施例中，正反器电路还包括第二传输栅(传输栅60)，第二传输栅被设置来接收第一时脉信号(如时脉信号CLK)以及第二时脉信号(如互补时脉信号CKB)，其中第二传输栅包括连接至第一输出点(如节点N05)以接收第二输出信号的第一栅极端，以及连接至第二转换线路(如输出信号反相器50)的第三输出点的第二栅极端。第二传输栅包括：第三n型晶体管(如n-MOS晶体管M11)，第三n型晶体管具有电性连接至第二转换电路第三输出点的源极端子，电性连接至第一栅极端的漏极端子，以及被设置来接收第一时脉信号的栅极端子；以及第三p型晶体管(如p-MOS晶体管M12)，第三p型晶体管具有电性连接至第二传输栅的第三n型晶体管的漏极端子的源极端子，电性连接至第二传输栅的第三n型晶体管的源极端子的漏极端子，以及被设置来接收第二时脉信号的第二栅极端子。
因此，虽然本发明已以一个或多个实施例的观点叙述如上，然而任何熟悉本领域的技术人员当可理解，在不脱离本发明的范围内，可在形式上或细节上作如前所述与各种其它的改变、删除与变化。

Claims (10)

1.一种计时D型正反器电路，其特征在于，包括：
一传输栅，包括：
一输入端，用以接收一输入信号；以及
一输出端，用以提供一第一输出信号来响应该输入信号，其中该传输栅被设定来接收一第一时脉信号、以及互补于该第一时脉信号的一第二时脉信号，以控制该第一输出信号；以及
一开关系列，具有一第一系列端、以及相对的一第二系列端，其中该第一系列端连接至一第一电压电平源，而该第二系列端连接至不同于该第一电压电平源的一第二电压电平源，该开关系列包括有相互串联的多个开关元件，而该些开关元件包括：
一第一开关元件，位于该第一系列端；
一第二开关元件，电性连接至该第一开关元件；
一第三开关元件，电性连接至该第二开关元件；以及
一第四开关元件，电性连接于该第三开关元件与该第二系列端之间，其中该第一开关元件、该第二开关元件、该第三开关元件与该第四开关元件每一个均可在互补的二开关状态间操作；
其中该第一输出信号被设置来使该第一开关元件以及该第四开关元件被操作在该二开关状态间，以使得该第一开关元件的开关状态互补于该第四开关元件的开关状态；
该第一时脉信号被设置来使该第二开关元件被操作在该二开关状态间；而该第二时脉信号被设置来使该第三开关元件被操作该二开关状态间，以使得该第二开关元件的开关状态与该第三开关元件的开关状态相同，而其中该开关系列被设定在该第二开关元件与该第三开关元件间的一第一输出点提供一第二输出信号。
2.如权利要求1所述的计时D型正反器电路，其特征在于，还包括：
一模块，电性连接至该第一输出点，用以提供一第三输出信号来响应该第二输出信号。
3.如权利要求2所述的计时D型正反器电路，其特征在于，该模块包括一转换电路，使得该第三输出信号互补于该第二输出信号。
4.如权利要求1所述的计时D型正反器电路，其特征在于，
该第一开关元件包括一第一p型晶体管，该第一p型晶体管具有被设置来接收该第一输出信号的栅极端子；
该第二开关元件包括一第二p型晶体管，该第二p型晶体管具有被设置来接收该第一时脉信号的栅极端子；
该第三开关元件包括一第一n型晶体管，该第一n型晶体管具有被设置来接收该第二时脉信号的栅极端子；以及
该第四开关元件包括一第二n型晶体管，该第二n型晶体管具有被设置来接收该第一输出信号的栅极端子。
5.如权利要求1所述的计时D型正反器电路，其特征在于，该传输栅包括：
一n型晶体管，其中该n型晶体管具有电性连接至该传输栅的该输出端的一第一源极端子，电性连接至该传输栅的该输入端的一第一漏极端子，以及被设置来接收该第一时脉信号的一第一栅极端子；以及
一p型晶体管，其中该p型晶体管具有电性连接至该第一漏极端子的一第二源极端子，电性连接至该第一源极端子的一第二漏极端子，以及被设置来接收该第二时脉信号的一第二栅极端子。
6.如权利要求3所述的计时D型正反器电路，其特征在于，该转换电路包括：
一第一p型晶体管，电性连接至该第一电压电平源；以及
一第一n型晶体管，连接于该第一p型晶体管与该第二电压电平源之间，其中该第一p型晶体管与该第一n型晶体管均具有被设置来接收该第二输出信号的一第一栅极端子，且其中该转换电路还包括介于该第一p型晶体管与该第一n型晶体管之间的一第二输出点，该第二输出点用以提供该第三输出信号。
7.如权利要求6所述的计时D型正反器电路，其特征在于，还包括：
一第二转换电路，电性连接至该第二输出点，其中该第二输出点用以提供一第四输出信号以响应该第三输出信号，并使得该第四输出信号互补于该第三输出信号。
8.如权利要求7所述的计时D型正反器电路，其特征在于，该第二转换电路包括：
一第二p型晶体管，电性连接至该第一电压电平源；以及
一第二n型晶体管，连接于该第二p型晶体管与该第二电压电平源之间，其中该第二p型晶体管与该第二n型晶体管均具有被设置来接收该第三输出信号的一第二栅极端子，且其中该第二转换电路还包括介于该第二p型晶体管与该第二n型晶体管之间的一第三输出点，用以提供该第四输出信号。
9.如权利要求8所述的计时D型正反器电路，其特征在于，还包括：
一第二传输栅，被设置来接收该第一时脉信号与该第二时脉信号，其中该第二传输栅包括连接至该第一输出点以接收该第二输出信号的一第一栅极端，以及连接至该第二转换线路的该第三输出点的一第二栅极端。
10.如权利要求9所述的计时D型正反器电路，其中该第二传输栅包括：
一第三n型晶体管，其中该第三n型晶体管具有电性连接至该第二转换电路的该第三输出点的漏极端子，电性连接至该第一栅极端的源极端子，以及被设置来接收该第一时脉信号的栅极端子；以及
一第三p型晶体管，其中该第三p型晶体管具有电性连接至该第二传输栅的该第三n型晶体管的漏极端子的源极端子，电性连接至该第二传输栅的该第三n型晶体管的源极端子的漏极端子，以及被设置来接收该第二时脉信号的栅极端子。
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