JPH0897685A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0897685A JPH0897685A JP6227784A JP22778494A JPH0897685A JP H0897685 A JPH0897685 A JP H0897685A JP 6227784 A JP6227784 A JP 6227784A JP 22778494 A JP22778494 A JP 22778494A JP H0897685 A JPH0897685 A JP H0897685A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 ＦＦの遅延時間等を改善し、計算機システム
の性能を改善することができる遅い繰り返しサイクルで
も使用可能なＦＦ回路を提供すること。 【構成】 トランスファゲートＴＧ３とインバータＩ４
からなる回路によりダイナミックＦＦ回路（スレーブ
側）を構成し、また、インバータＩ２，Ｉ３とトランス
ファゲートＴＧ２からなる回路により、帰還ループ型Ｆ
Ｆ回路（マスタ側）を構成している。このため、インバ
ータの競合による遅延を避け高速化を図ることができ
る。また、上記ＦＦ回路にＡに示すクロックパルス信号
を供給する。このため、マスタ側がデータを取り込むク
ロックのネガティブ部分の幅は一定で、スレーブ側がデ
ータを取り込みデータを送り出すポジィティブ部分の幅
はクロックサイクルが遅くなると長くなり、クロックサ
イクルが長くなっても、スレーブ側のダイナミックＦＦ
のデータの劣化は問題とならない。
の性能を改善することができる遅い繰り返しサイクルで
も使用可能なＦＦ回路を提供すること。 【構成】 トランスファゲートＴＧ３とインバータＩ４
からなる回路によりダイナミックＦＦ回路（スレーブ
側）を構成し、また、インバータＩ２，Ｉ３とトランス
ファゲートＴＧ２からなる回路により、帰還ループ型Ｆ
Ｆ回路（マスタ側）を構成している。このため、インバ
ータの競合による遅延を避け高速化を図ることができ
る。また、上記ＦＦ回路にＡに示すクロックパルス信号
を供給する。このため、マスタ側がデータを取り込むク
ロックのネガティブ部分の幅は一定で、スレーブ側がデ
ータを取り込みデータを送り出すポジィティブ部分の幅
はクロックサイクルが遅くなると長くなり、クロックサ
イクルが長くなっても、スレーブ側のダイナミックＦＦ
のデータの劣化は問題とならない。
Description
【０００１】
【産業上の利用分野】本発明は、セットアップタイム、
ホールドタイムを改善したＣＭＯＳ型のフリップフロッ
プ回路に関する。
ホールドタイムを改善したＣＭＯＳ型のフリップフロッ
プ回路に関する。
【０００２】
（１）従来例１ 図２４はＣＭＯＳ回路で一般に使用されるフリップフロ
ップ回路（以下ＦＦ回路という）を示す図である。同図
において、３３，４０，４２，５０，５１，４３はイン
バータ回路であり、インバータ回路は、例えば、図３３
に示すように、Ｐ型ＭＯＳトランジスタ（ＦＥＴ）とＮ
型ＭＯＳトランジスタを直列に接続して構成され、入力
信号を反転させる。
ップ回路（以下ＦＦ回路という）を示す図である。同図
において、３３，４０，４２，５０，５１，４３はイン
バータ回路であり、インバータ回路は、例えば、図３３
に示すように、Ｐ型ＭＯＳトランジスタ（ＦＥＴ）とＮ
型ＭＯＳトランジスタを直列に接続して構成され、入力
信号を反転させる。
【０００３】また、３４，４１はトランスファゲートと
呼ばれる回路である。トランスファゲートは、図３４に
示すように、Ｐ型ＭＯＳトランジスタ（ＦＥＴ）とＮ型
ＭＯＳトランジスタを並列に接続して互いに逆相のクロ
ック（同図ではクロックＧＣＫ，／ＧＣＫ）で駆動され
る回路であり、Ｐ型に論理０、Ｎ型に逆の論理１が入力
された状態で双方向に導通となり、逆にＰ型に論理１、
Ｎ型に論理０が入力された状態で絶縁状態となる。
呼ばれる回路である。トランスファゲートは、図３４に
示すように、Ｐ型ＭＯＳトランジスタ（ＦＥＴ）とＮ型
ＭＯＳトランジスタを並列に接続して互いに逆相のクロ
ック（同図ではクロックＧＣＫ，／ＧＣＫ）で駆動され
る回路であり、Ｐ型に論理０、Ｎ型に逆の論理１が入力
された状態で双方向に導通となり、逆にＰ型に論理１、
Ｎ型に論理０が入力された状態で絶縁状態となる。
【０００４】なお以下の説明では反転記号として「／」
を用いる。例えば、クロックＧＣＫ，／ＧＣＫは上記の
ように逆相となる。論理でいえば、ＧＣＫ＝１なら／Ｇ
ＣＫ＝０の逆論理である。また、ＧＣＫ，／ＧＣＫ等で
示した信号は、概ね同一変化時間を有する信号を示して
いる。以下、これ以外の信号につていも同様な意味付け
を用いる。
を用いる。例えば、クロックＧＣＫ，／ＧＣＫは上記の
ように逆相となる。論理でいえば、ＧＣＫ＝１なら／Ｇ
ＣＫ＝０の逆論理である。また、ＧＣＫ，／ＧＣＫ等で
示した信号は、概ね同一変化時間を有する信号を示して
いる。以下、これ以外の信号につていも同様な意味付け
を用いる。
【０００５】図２４において、インバータ４０の出力を
インバータ５０を介してフィードバックすることによ
り、第１のＦＦ回路が形成され、インバータ４２の出力
をインバータ５１を介してフィードバックすることによ
り、第２のＦＦ回路が形成されている。そして、同図の
インバータ３３の出力はインバータ５０の出力よりも大
きな駆動能力を有するように設計されている（例えば、
インバータ５０の方が小さなトランジスタを用いる等。
以下、図２４と同様のマークが付された素子は、同様に
小さな駆動力を備えた素子である）。
インバータ５０を介してフィードバックすることによ
り、第１のＦＦ回路が形成され、インバータ４２の出力
をインバータ５１を介してフィードバックすることによ
り、第２のＦＦ回路が形成されている。そして、同図の
インバータ３３の出力はインバータ５０の出力よりも大
きな駆動能力を有するように設計されている（例えば、
インバータ５０の方が小さなトランジスタを用いる等。
以下、図２４と同様のマークが付された素子は、同様に
小さな駆動力を備えた素子である）。
【０００６】このため、トランスファゲート３４が導通
状態では、インバータ４０と５０で形成されるＦＦ回路
は、インバータ３３の出力によってインバータ５０の出
力がインバータ３３の出力と同じ論理状態となる。同様
に、インバータ４０の出力はインバータ５１の出力より
も大きな駆動能力を有するように設計されており、トラ
ンスファゲート４１が導通状態では、インバータ４２と
５１で形成されるＦＦ回路は、インバータ４０の出力に
よってインバータ５１の出力がインバータ４０の出力と
同じ論理状態となる。
状態では、インバータ４０と５０で形成されるＦＦ回路
は、インバータ３３の出力によってインバータ５０の出
力がインバータ３３の出力と同じ論理状態となる。同様
に、インバータ４０の出力はインバータ５１の出力より
も大きな駆動能力を有するように設計されており、トラ
ンスファゲート４１が導通状態では、インバータ４２と
５１で形成されるＦＦ回路は、インバータ４０の出力に
よってインバータ５１の出力がインバータ４０の出力と
同じ論理状態となる。
【０００７】したがって、トランスファゲート３４が導
通状態のとき（クロックＧＣＫ＝１、／ＧＣＫ＝０のと
き）、インバータ４０，５０で構成される第１のＦＦ回
路の入力はインバータ３３の出力と同じ論理状態とな
り、トランスファゲート３４が非導通状態になった後
も、インバータ５０のフィードバックによりその状態が
保持される。同様に、トランスファゲート４１が導通状
態のとき、インバータ４２，５１で構成される第２のＦ
Ｆ回路の入力はインバータ４０の出力と同じ論理状態と
なり、トランスファゲート４１が非導通状態になった後
も、インバータ５１のフィードバックによりその状態が
保持される。
通状態のとき（クロックＧＣＫ＝１、／ＧＣＫ＝０のと
き）、インバータ４０，５０で構成される第１のＦＦ回
路の入力はインバータ３３の出力と同じ論理状態とな
り、トランスファゲート３４が非導通状態になった後
も、インバータ５０のフィードバックによりその状態が
保持される。同様に、トランスファゲート４１が導通状
態のとき、インバータ４２，５１で構成される第２のＦ
Ｆ回路の入力はインバータ４０の出力と同じ論理状態と
なり、トランスファゲート４１が非導通状態になった後
も、インバータ５１のフィードバックによりその状態が
保持される。
【０００８】ここで、上記ＦＦ回路においては、例えば
インバータ３３の出力がハイレベルＨでインバータ５０
の出力がローレベルＬの場合、クロックＧＣＫ，／ＧＣ
Ｋがトランスファゲートを導通させるように変化してか
ら、インバータ３３の出力が劣勢なインバータ５０の出
力をハイレベルＨに変化させるまでの時間が、このＦＦ
回路の遅延時間に関係する。
インバータ３３の出力がハイレベルＨでインバータ５０
の出力がローレベルＬの場合、クロックＧＣＫ，／ＧＣ
Ｋがトランスファゲートを導通させるように変化してか
ら、インバータ３３の出力が劣勢なインバータ５０の出
力をハイレベルＨに変化させるまでの時間が、このＦＦ
回路の遅延時間に関係する。
【０００９】このため、この反転の期間に、インバータ
３３とインバータ５０の出力が互いに競合し、反転に要
する時間を長くする要因となる。また、遅延時間と同様
にＦＦ回路のフィードバックループが安定するまでにデ
ータをクロックのエッジタイミングに対して静止させな
ければならない前後の時間が長大となり、システムのク
ロックサイクル中の無効期間を延ばす結果となる。な
お、上記開始タイミングをセットアップタイムといい、
データをクロックのエッジに対して保持しておかなけれ
ばならない終了タイミングをホールドタイムという。
３３とインバータ５０の出力が互いに競合し、反転に要
する時間を長くする要因となる。また、遅延時間と同様
にＦＦ回路のフィードバックループが安定するまでにデ
ータをクロックのエッジタイミングに対して静止させな
ければならない前後の時間が長大となり、システムのク
ロックサイクル中の無効期間を延ばす結果となる。な
お、上記開始タイミングをセットアップタイムといい、
データをクロックのエッジに対して保持しておかなけれ
ばならない終了タイミングをホールドタイムという。
【００１０】さらに、一般にＣＭＯＳ回路ではマスタ・
スレーブ型ＦＦが多用されるが、同図では、トランスフ
ァゲート３４と反対のクロック位相で動作するトランス
ファゲート４１によって導通／絶縁を制御されるインバ
ータ４２とインバータ５１からなる第２のＦＦ回路が前
記第１のＦＦ回路と同様な動作を行い、インバータ４０
の出力とインバータ５１出力の競合により２度遅れが増
大する結果となる。 （２）従来例２ 一般に、ＬＳＩの診断データの検出率を向上させるた
め、多数のＦＦ回路の論理状態を専用のＳＣＡＮ入力か
ら制御し、また、そのＦＦ回路の論理状態をＳＣＡＮ出
力から読み出すため、ＦＦ回路に上記ＳＣＡＮ回路が付
加される。
スレーブ型ＦＦが多用されるが、同図では、トランスフ
ァゲート３４と反対のクロック位相で動作するトランス
ファゲート４１によって導通／絶縁を制御されるインバ
ータ４２とインバータ５１からなる第２のＦＦ回路が前
記第１のＦＦ回路と同様な動作を行い、インバータ４０
の出力とインバータ５１出力の競合により２度遅れが増
大する結果となる。 （２）従来例２ 一般に、ＬＳＩの診断データの検出率を向上させるた
め、多数のＦＦ回路の論理状態を専用のＳＣＡＮ入力か
ら制御し、また、そのＦＦ回路の論理状態をＳＣＡＮ出
力から読み出すため、ＦＦ回路に上記ＳＣＡＮ回路が付
加される。
【００１１】図２５は図２４に示したＦＦ回路に、上記
ＳＣＡＮ回路とそれに付随するリセット回路を付加した
回路を示している。同図において、／ＲＳＴ入力は同図
のＦＦ回路を初期状態にリセットするための信号であ
り、また、ＳＩＮ入力はシステムのクロック信号ＧＣＫ
が停止状態（トランスファゲート５３が絶縁状態）の
際、診断用のクロックＡＣＫが印加されたとき、インバ
ータ５４，６８からなるＦＦ回路を強制的にＳＩＮ入力
によって決まる状態に設定する入力である。
ＳＣＡＮ回路とそれに付随するリセット回路を付加した
回路を示している。同図において、／ＲＳＴ入力は同図
のＦＦ回路を初期状態にリセットするための信号であ
り、また、ＳＩＮ入力はシステムのクロック信号ＧＣＫ
が停止状態（トランスファゲート５３が絶縁状態）の
際、診断用のクロックＡＣＫが印加されたとき、インバ
ータ５４，６８からなるＦＦ回路を強制的にＳＩＮ入力
によって決まる状態に設定する入力である。
【００１２】なお、図２５のＦＦ回路においては、リセ
ット制御を付加するため、インバータ５４から構成され
るＦＦ回路のフィードバック回路はインバータから２入
力ＮＡＮＤ（２入力ＮＡＮＤ回路については、図３５参
照）に変更されている。同様に、同図の第２のＦＦ回路
においても、リセット制御を付加するため、図２４に示
したインバータ回路４２が２入力ＮＡＮＤに変更されて
いる。このようにリセット信号の接続はリセット時の回
路の各部分に極性の矛盾を生じないように任意に行われ
る。
ット制御を付加するため、インバータ５４から構成され
るＦＦ回路のフィードバック回路はインバータから２入
力ＮＡＮＤ（２入力ＮＡＮＤ回路については、図３５参
照）に変更されている。同様に、同図の第２のＦＦ回路
においても、リセット制御を付加するため、図２４に示
したインバータ回路４２が２入力ＮＡＮＤに変更されて
いる。このようにリセット信号の接続はリセット時の回
路の各部分に極性の矛盾を生じないように任意に行われ
る。
【００１３】一般にＣＭＯＳの集積回路内には同図に示
すようなＦＦ回路が多数使用されており、それらはチェ
ーンのようにシリアルに接続されている。例えば、ある
ＦＦ回路の／ＯＵＴ出力が、同図に示すＦＦ回路のＳＩ
Ｎに接続され、そのＦＦ回路の／ＯＵＴ出力が次のＦＦ
回路のＳＩＮにつながるといった具合に接続されてい
る。
すようなＦＦ回路が多数使用されており、それらはチェ
ーンのようにシリアルに接続されている。例えば、ある
ＦＦ回路の／ＯＵＴ出力が、同図に示すＦＦ回路のＳＩ
Ｎに接続され、そのＦＦ回路の／ＯＵＴ出力が次のＦＦ
回路のＳＩＮにつながるといった具合に接続されてい
る。
【００１４】また、図２４に対して新たに追加されたク
ロックＢＣＫは、システムの通常動作中はトランスファ
ゲート５５を導通状態に保持するように保たれ、試験の
際には、クロックＡＣＫとＢＣＫが排他的に導通／非導
通を繰り返しレーシング（データがクロックに同期せず
先に伝播してしまう状態）を起こすことなく順次、信号
を上記ＳＩＮのチェーンパスをシフトするように作用す
る。 （３）従来例３ 図２４の回路の変形回路として従来から使用されている
回路に図２６、図２７に示す回路があり、また、図２
６、図２７に示す回路に前記したＳＣＡＮ機能を付加し
た回路として図２８に示す回路が知られている。
ロックＢＣＫは、システムの通常動作中はトランスファ
ゲート５５を導通状態に保持するように保たれ、試験の
際には、クロックＡＣＫとＢＣＫが排他的に導通／非導
通を繰り返しレーシング（データがクロックに同期せず
先に伝播してしまう状態）を起こすことなく順次、信号
を上記ＳＩＮのチェーンパスをシフトするように作用す
る。 （３）従来例３ 図２４の回路の変形回路として従来から使用されている
回路に図２６、図２７に示す回路があり、また、図２
６、図２７に示す回路に前記したＳＣＡＮ機能を付加し
た回路として図２８に示す回路が知られている。
【００１５】図２６（ａ）に示した回路は、図２４に示
した回路にトランスファゲート４４，４６を付加したも
のであり、これにより、インバータ３３と４５、インバ
ータ４０と４７が競合するのを防止している。すなわ
ち、図２４に示した回路においては、前記したようにイ
ンバータ３３と５０、および、インバータ４０と５１が
競合するが、図２６（ａ）に示した回路においては、ト
ランスファゲート３４、４１と反対のクロック位相で動
作するトランスファゲート４４と４６を付加しているの
で、インバータ３３と４５、インバータ４０と４７の出
力がそれぞれ排他的にインバータ４０とインバータ４２
の入力を制御するように作用する。
した回路にトランスファゲート４４，４６を付加したも
のであり、これにより、インバータ３３と４５、インバ
ータ４０と４７が競合するのを防止している。すなわ
ち、図２４に示した回路においては、前記したようにイ
ンバータ３３と５０、および、インバータ４０と５１が
競合するが、図２６（ａ）に示した回路においては、ト
ランスファゲート３４、４１と反対のクロック位相で動
作するトランスファゲート４４と４６を付加しているの
で、インバータ３３と４５、インバータ４０と４７の出
力がそれぞれ排他的にインバータ４０とインバータ４２
の入力を制御するように作用する。
【００１６】しかしながら、クロックＧＣＫ、／ＧＣＫ
は、通常、同図（ｂ）に示すクロック作成回路で作成さ
れ、クロック／ＧＣＫと、インバータ３９により反転さ
れるクロックＧＣＫの位相は互いの位相の前後が発生す
るため、交流的に見るとインバータ３３と４５には短時
間の競合が発生し、ＦＦ回路のスイッチング時間に影響
を与える。
は、通常、同図（ｂ）に示すクロック作成回路で作成さ
れ、クロック／ＧＣＫと、インバータ３９により反転さ
れるクロックＧＣＫの位相は互いの位相の前後が発生す
るため、交流的に見るとインバータ３３と４５には短時
間の競合が発生し、ＦＦ回路のスイッチング時間に影響
を与える。
【００１７】図２７（ａ）は図２６に示した回路と同一
であり、図２７においては、同図（ｂ）に示すように、
クロック分配回路にシステムクロック／ＣＬＫをゲート
する制御入力ＩＮＨを設けたものである。このため、ク
ロック分配回路に、２入力ＮＯＲ回路４８が設けられて
いる（２入力ＮＯＲ回路については、図３６参照）。計
算機制御システムにおいては、ＦＦ回路単位にクロック
の制御が行われることがあり、上記制御入力ＩＮＨはこ
ういった目的のために使用される。
であり、図２７においては、同図（ｂ）に示すように、
クロック分配回路にシステムクロック／ＣＬＫをゲート
する制御入力ＩＮＨを設けたものである。このため、ク
ロック分配回路に、２入力ＮＯＲ回路４８が設けられて
いる（２入力ＮＯＲ回路については、図３６参照）。計
算機制御システムにおいては、ＦＦ回路単位にクロック
の制御が行われることがあり、上記制御入力ＩＮＨはこ
ういった目的のために使用される。
【００１８】図２８は上記図２６、図２７の回路にＳＣ
ＡＮ機能を付加したものであり、同図のＳＣＡＮ機能は
前記した図２５の回路と同様に動作する。また、同図で
は、トランスファゲート５３，５５，５６，６５，６１
にクロックを分配するクロック分配回路〔同図の（ｂ）
（ｃ）（ｄ）〕が示されており、これらクロック分配回
路が各トランスファゲートにクロックを供給するタイミ
ングは前記図２５と同様である。
ＡＮ機能を付加したものであり、同図のＳＣＡＮ機能は
前記した図２５の回路と同様に動作する。また、同図で
は、トランスファゲート５３，５５，５６，６５，６１
にクロックを分配するクロック分配回路〔同図の（ｂ）
（ｃ）（ｄ）〕が示されており、これらクロック分配回
路が各トランスファゲートにクロックを供給するタイミ
ングは前記図２５と同様である。
【００１９】図２９は上記図２７に示した回路の変形例
である。同図は、インバータ７８の出力側にインバータ
７９を設け、ＦＦ回路の出力ＯＵＴをインバータ７９か
ら得るようにしたものであり、その動作は図２７に示し
たものと同一である。図３０は上記図２５、図２８に示
した従来のＦＦ回路の動作タイミング波形例を示す図で
ある。
である。同図は、インバータ７８の出力側にインバータ
７９を設け、ＦＦ回路の出力ＯＵＴをインバータ７９か
ら得るようにしたものであり、その動作は図２７に示し
たものと同一である。図３０は上記図２５、図２８に示
した従来のＦＦ回路の動作タイミング波形例を示す図で
ある。
【００２０】同図は次の一連の動作を示している。すな
わち、ネガティブのリセットパルス／ＲＳＴでＦＦ回路
を強制リセットしたのち、制御信号ＩＮＨで第１のクロ
ック／ＣＬＫのクロック動作を制止する。ついで、第２
のクロックで入力データＤＩＮを取り込み、第３のクロ
ックで逆の論理
わち、ネガティブのリセットパルス／ＲＳＴでＦＦ回路
を強制リセットしたのち、制御信号ＩＮＨで第１のクロ
ック／ＣＬＫのクロック動作を制止する。ついで、第２
のクロックで入力データＤＩＮを取り込み、第３のクロ
ックで逆の論理
〔０〕を取り込む。次に、ＳＣＡＮ動作
に入る前準備として、クロックＢＣＫを
に入る前準備として、クロックＢＣＫを
〔０〕にした
後、クロックＡＣＫでスキャンイン・データＳＩＮ（こ
こでは〔１〕）をＦＦ回路に取り込み、次の排他的なク
ロックＢＣＫ印加でそのスキャンイン・データＳＩＮを
出力ＯＵＴに送り出す。 （４）従来例４ 図３１に示すダイナミックＦＦ回路も公知技術である。
後、クロックＡＣＫでスキャンイン・データＳＩＮ（こ
こでは〔１〕）をＦＦ回路に取り込み、次の排他的なク
ロックＢＣＫ印加でそのスキャンイン・データＳＩＮを
出力ＯＵＴに送り出す。 （４）従来例４ 図３１に示すダイナミックＦＦ回路も公知技術である。
【００２１】同図に示す回路は、トランスファゲート３
４、３６とインバータで構成されており、また、例え
ば、同図のインバータ３５の入力端子に、保持ノード時
に信号を保持するためのキャパシタを付加する構成も一
般的に用いられている。なお、ダイナミックＲＡＭ（Ｄ
ＲＡＭ）のセルはこれに似た回路であり、スイッチ用Ｍ
ＯＳトランジスタ１個とデータ保持用キャパシタ１個の
合計２個の素子で構成されることは周知の技術である。
４、３６とインバータで構成されており、また、例え
ば、同図のインバータ３５の入力端子に、保持ノード時
に信号を保持するためのキャパシタを付加する構成も一
般的に用いられている。なお、ダイナミックＲＡＭ（Ｄ
ＲＡＭ）のセルはこれに似た回路であり、スイッチ用Ｍ
ＯＳトランジスタ１個とデータ保持用キャパシタ１個の
合計２個の素子で構成されることは周知の技術である。
【００２２】同図において、インバータ３５の入力は、
トランスファゲート３４が絶縁状態にあるとき、そのノ
ードに付加されている容量によってある時間論理状態が
保持され、これによりＦＦ機能を達成している。しかし
ながら、上記のように容量により保持される保持データ
は、図３２に示すように、長時間の間には半導体内に存
在するリーク電流などによりその内容が劣化する。な
お、前記したＤＲＡＭにおいては、周知なように一定時
間間隔で情報を再格納するリフレッシュ動作を行い、デ
ータ内容を保持している。
トランスファゲート３４が絶縁状態にあるとき、そのノ
ードに付加されている容量によってある時間論理状態が
保持され、これによりＦＦ機能を達成している。しかし
ながら、上記のように容量により保持される保持データ
は、図３２に示すように、長時間の間には半導体内に存
在するリーク電流などによりその内容が劣化する。な
お、前記したＤＲＡＭにおいては、周知なように一定時
間間隔で情報を再格納するリフレッシュ動作を行い、デ
ータ内容を保持している。
【００２３】ところで、同図に示すダイナミックＦＦ回
路は、図２４に示したＦＦ回路のように出力間の競合が
なく、しかも帰還ループの遅れもないため、遅延時間、
セットアップ／ホールドタイムともに極めて優れた特性
を持つ。しかしながら、ＤＲＡＭのリフレッシュの必要
性に代表されるように長時間のデータ保持はできない。
路は、図２４に示したＦＦ回路のように出力間の競合が
なく、しかも帰還ループの遅れもないため、遅延時間、
セットアップ／ホールドタイムともに極めて優れた特性
を持つ。しかしながら、ＤＲＡＭのリフレッシュの必要
性に代表されるように長時間のデータ保持はできない。
【００２４】システムの動作上では、例えば、クロッ
クが制御入力ＩＮＨにより制止されＦＦ回路に印加され
ない、システムの立ち上げ試験の際に遅い繰り返しデ
ューティ５０％のクロックを使用する、試験動作で遅
いサイクルのクロックＡＣＫ，ＢＣＫを用いる、など連
続した高速サイクルのクロック列が保証されない場合が
あり、図３１に示すＦＦ回路はこのような用途には使用
できない。
クが制御入力ＩＮＨにより制止されＦＦ回路に印加され
ない、システムの立ち上げ試験の際に遅い繰り返しデ
ューティ５０％のクロックを使用する、試験動作で遅
いサイクルのクロックＡＣＫ，ＢＣＫを用いる、など連
続した高速サイクルのクロック列が保証されない場合が
あり、図３１に示すＦＦ回路はこのような用途には使用
できない。
【００２５】
【発明が解決しようとする課題】以上のように、（１）
（２）に示したＦＦ回路においては、インバータの出力
が互いに競合して反転に要する時間が長くなり、また、
セットアップ時にデータをクロックのエッジタイミング
に対して静止させるホールドタイムが長大となるといっ
た問題があった。
（２）に示したＦＦ回路においては、インバータの出力
が互いに競合して反転に要する時間が長くなり、また、
セットアップ時にデータをクロックのエッジタイミング
に対して静止させるホールドタイムが長大となるといっ
た問題があった。
【００２６】また、（３）に示したＦＦ回路において
は、クロック／ＧＣＫと、クロックＧＣＫに位相の前後
が発生すると、インバータの出力に短時間の競合が発生
するといった問題点があるとともに、トランスファゲー
ト等の回路素子数が多く、回路構成が複雑になるといっ
た問題があった。さらに、（４）に示したダイナミック
ＦＦ回路において、繰り返しの遅いサイクルでの使用に
問題があった。
は、クロック／ＧＣＫと、クロックＧＣＫに位相の前後
が発生すると、インバータの出力に短時間の競合が発生
するといった問題点があるとともに、トランスファゲー
ト等の回路素子数が多く、回路構成が複雑になるといっ
た問題があった。さらに、（４）に示したダイナミック
ＦＦ回路において、繰り返しの遅いサイクルでの使用に
問題があった。
【００２７】本発明は上記した従来技術の欠点を改善す
るためになされたものであって、本発明の第１の目的
は、システムの遅い繰り返しサイクルでも使用可能なダ
イナミック回路を提供し、ＦＦの遅延時間、セットアッ
プタイム、ホールドタイムを改善することである。本発
明の第２の目的は、上記回路を用いて、計算機システム
の性能を改善することである。
るためになされたものであって、本発明の第１の目的
は、システムの遅い繰り返しサイクルでも使用可能なダ
イナミック回路を提供し、ＦＦの遅延時間、セットアッ
プタイム、ホールドタイムを改善することである。本発
明の第２の目的は、上記回路を用いて、計算機システム
の性能を改善することである。
【００２８】
【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、Ｍはフリップフロップのマスタ回
路、Ｓはスレーブ回路、ＣＫはクロックパルス発生回
路、ＳＣｉ，ＳＣｏはスキャン回路である。上記課題を
解決するため、図１に示すように、本発明の請求項１の
発明は、帰還ループを備えたスタティック・フリップフ
ロップからなるマスタ回路Ｍと、ダイナミック・フリッ
プフロップからなるスレーブ回路Ｓから構成されるフリ
ップフロップ回路において、専用もしくは複数のフリッ
プフロップで共通に使用され、マスタ回路Ｍがデータを
取り込むクロック・エッジから該マスタ回路が閉じるク
ロック・エッジの間で形成されるクロックパルス幅を、
クロックパルスの繰り返しサイクルの長さにかかわらず
所望の値以下に抑えたクロックパルス信号／ＧＣＫ，Ｇ
ＣＫを発生するクロックパルス発生回路ＣＫを設け、上
記フリップフロップに、上記クロックパルス発生回路Ｃ
Ｋが発生する同相と逆相のクロックパルス／ＧＣＫ，Ｇ
ＣＫを供給するように構成したものである。
ある。同図において、Ｍはフリップフロップのマスタ回
路、Ｓはスレーブ回路、ＣＫはクロックパルス発生回
路、ＳＣｉ，ＳＣｏはスキャン回路である。上記課題を
解決するため、図１に示すように、本発明の請求項１の
発明は、帰還ループを備えたスタティック・フリップフ
ロップからなるマスタ回路Ｍと、ダイナミック・フリッ
プフロップからなるスレーブ回路Ｓから構成されるフリ
ップフロップ回路において、専用もしくは複数のフリッ
プフロップで共通に使用され、マスタ回路Ｍがデータを
取り込むクロック・エッジから該マスタ回路が閉じるク
ロック・エッジの間で形成されるクロックパルス幅を、
クロックパルスの繰り返しサイクルの長さにかかわらず
所望の値以下に抑えたクロックパルス信号／ＧＣＫ，Ｇ
ＣＫを発生するクロックパルス発生回路ＣＫを設け、上
記フリップフロップに、上記クロックパルス発生回路Ｃ
Ｋが発生する同相と逆相のクロックパルス／ＧＣＫ，Ｇ
ＣＫを供給するように構成したものである。
【００２９】本発明の請求項２の発明は、請求項１の発
明において、クロックパルス発生回路ＣＫに、外部から
与えられるクロック制御信号ＩＮＨによりクロックを停
止状態とする制御手段を設け、上記クロック制御信号に
よりクロックを停止状態とし、フリップフロップのマス
タ回路Ｍを閉、スレーブ回路Ｓを開の状態に制御するよ
うに構成したものである。
明において、クロックパルス発生回路ＣＫに、外部から
与えられるクロック制御信号ＩＮＨによりクロックを停
止状態とする制御手段を設け、上記クロック制御信号に
よりクロックを停止状態とし、フリップフロップのマス
タ回路Ｍを閉、スレーブ回路Ｓを開の状態に制御するよ
うに構成したものである。
【００３０】本発明の請求項３の発明は、請求項１また
は請求項２の発明において、クロックパルス発生回路Ｃ
Ｋに、フリップフロップの略ホールドタイム相当期間、
クロックパルスを遅延させる遅延回路を設け、上記遅延
回路により遅延されたクロックパルス／ＸＣＫ，ＸＣＫ
を、フリップフロップのマスタ回路Ｍの帰還ループに供
給するように構成したものである。
は請求項２の発明において、クロックパルス発生回路Ｃ
Ｋに、フリップフロップの略ホールドタイム相当期間、
クロックパルスを遅延させる遅延回路を設け、上記遅延
回路により遅延されたクロックパルス／ＸＣＫ，ＸＣＫ
を、フリップフロップのマスタ回路Ｍの帰還ループに供
給するように構成したものである。
【００３１】本発明の請求項４の発明は、請求項３の発
明において、クロックパルス発生回路ＣＫに、外部から
与えられる制御信号／ＤＭＤにより、遅延されたクロッ
クパルス／ＸＣＫ，ＸＣＫの供給を制御する手段を設
け、遅延されたクロックパルス／ＸＣＫ，ＸＣＫのフリ
ップフロップへの供給を、クロックパルス／ＧＣＫ，Ｇ
ＣＫと独立に制御して、マスタ回路の帰還ループを絶縁
状態に固定するようにしたものである。
明において、クロックパルス発生回路ＣＫに、外部から
与えられる制御信号／ＤＭＤにより、遅延されたクロッ
クパルス／ＸＣＫ，ＸＣＫの供給を制御する手段を設
け、遅延されたクロックパルス／ＸＣＫ，ＸＣＫのフリ
ップフロップへの供給を、クロックパルス／ＧＣＫ，Ｇ
ＣＫと独立に制御して、マスタ回路の帰還ループを絶縁
状態に固定するようにしたものである。
【００３２】本発明の請求項５の発明は、請求項１，
２，３または請求項４の発明において、マスタ回路Ｍ
を、少なくとも２個のゲートＩ２，Ｉ３とトランスファ
ゲートＴＧ２を具備する帰還ループと、データ入力を制
御するトランスファゲートＴＧ１から構成し、スレーブ
回路をトランスファゲートＴＧ３から構成したものであ
る。
２，３または請求項４の発明において、マスタ回路Ｍ
を、少なくとも２個のゲートＩ２，Ｉ３とトランスファ
ゲートＴＧ２を具備する帰還ループと、データ入力を制
御するトランスファゲートＴＧ１から構成し、スレーブ
回路をトランスファゲートＴＧ３から構成したものであ
る。
【００３３】本発明の請求項６の発明は、請求項１，
２，３または請求項４の発明において、マスタ回路Ｍ
を、少なくとも２個のゲートＩ２，Ｉ３を具備する帰還
ループと、データ入力を制御するトランスファゲートＴ
Ｇ１から構成し、スレーブ回路をトランスファゲートか
ら構成したものである。本発明の請求項７の発明は、請
求項１，２，３または請求項４の発明において、マスタ
回路Ｍを、少なくとも２個のゲートＩ２，Ｉ３、トラン
スファゲートＴＧ２、および、スレーブ用トランスファ
ゲートＴＧ４を具備する帰還ループと、データ入力を制
御するトランスファゲートＴＧ１から構成したものであ
る。
２，３または請求項４の発明において、マスタ回路Ｍ
を、少なくとも２個のゲートＩ２，Ｉ３を具備する帰還
ループと、データ入力を制御するトランスファゲートＴ
Ｇ１から構成し、スレーブ回路をトランスファゲートか
ら構成したものである。本発明の請求項７の発明は、請
求項１，２，３または請求項４の発明において、マスタ
回路Ｍを、少なくとも２個のゲートＩ２，Ｉ３、トラン
スファゲートＴＧ２、および、スレーブ用トランスファ
ゲートＴＧ４を具備する帰還ループと、データ入力を制
御するトランスファゲートＴＧ１から構成したものであ
る。
【００３４】本発明の請求項８の発明は、請求項１，
２，３，４，５，６または請求項７の発明において、マ
スタ回路Ｍの入力側にスレーブ回路として機能するトラ
ンスファゲートを設けたものである。本発明の請求項９
の発明は、請求項８の発明において、マスタ回路Ｍの入
力側にスレーブ回路として機能するトランスファゲート
を複数段設けたものである。
２，３，４，５，６または請求項７の発明において、マ
スタ回路Ｍの入力側にスレーブ回路として機能するトラ
ンスファゲートを設けたものである。本発明の請求項９
の発明は、請求項８の発明において、マスタ回路Ｍの入
力側にスレーブ回路として機能するトランスファゲート
を複数段設けたものである。
【００３５】本発明の請求項１０の発明は、請求項１，
２，３，４，５，６，７または請求項８の発明におい
て、少なくともトランスファゲートからなるスキャンイ
ン回路ＳＣｉと、トランスファゲートと、スタティック
・フリップフロップからなるスキャンアウト回路ＳＣｏ
を、フリップフロップがチェーン接続されるように接続
したものである。
２，３，４，５，６，７または請求項８の発明におい
て、少なくともトランスファゲートからなるスキャンイ
ン回路ＳＣｉと、トランスファゲートと、スタティック
・フリップフロップからなるスキャンアウト回路ＳＣｏ
を、フリップフロップがチェーン接続されるように接続
したものである。
【００３６】本発明の請求項１１の発明は、請求項１０
の発明において、スキャンイン回路の出力とスキャンア
ウト回路の入力を共通接続したものである。本発明の請
求項１２の発明は、複数のフリップフロップが相互に接
続されたフリップフロップ回路において、マスタ・フリ
ップフロップの出力を遅延の大きなパスを介してマスタ
・フリップフロップに伝送し、スレーブ・フリップフロ
ップの出力もしくはマスタ・フリップフロップの出力
を、遅延の小さなパスを介して、それぞれマスタ・フリ
ップフロップもしくはスレーブ・フリップフロップに伝
送することにより、レーシングとオーバディレイを避け
るように構成したものである。
の発明において、スキャンイン回路の出力とスキャンア
ウト回路の入力を共通接続したものである。本発明の請
求項１２の発明は、複数のフリップフロップが相互に接
続されたフリップフロップ回路において、マスタ・フリ
ップフロップの出力を遅延の大きなパスを介してマスタ
・フリップフロップに伝送し、スレーブ・フリップフロ
ップの出力もしくはマスタ・フリップフロップの出力
を、遅延の小さなパスを介して、それぞれマスタ・フリ
ップフロップもしくはスレーブ・フリップフロップに伝
送することにより、レーシングとオーバディレイを避け
るように構成したものである。
【００３７】
【作用】図１において、同図のマスタ回路Ｍ、スレーブ
回路Ｓからなるフリップフロップは本発明におけるフリ
ップフロップの基本構成を示している。本発明のフリッ
プフロップにおいては、同図に示すように、トランスフ
ァゲートＴＧ３とインバータＩ４からなる回路によりダ
イナミックＦＦ回路（スレーブ側）を構成し、また、イ
ンバータＩ２，Ｉ３とトランスファゲートＴＧ２からな
る回路により、帰還ループ型ＦＦ回路（マスタ側）を構
成している。すなわち、スレーブＦＦをダイナミックＦ
Ｆとしているので、前記したスタティックＦＦにおける
インバータの競合による遅延を避けることができ、高速
化を図ることができる。
回路Ｓからなるフリップフロップは本発明におけるフリ
ップフロップの基本構成を示している。本発明のフリッ
プフロップにおいては、同図に示すように、トランスフ
ァゲートＴＧ３とインバータＩ４からなる回路によりダ
イナミックＦＦ回路（スレーブ側）を構成し、また、イ
ンバータＩ２，Ｉ３とトランスファゲートＴＧ２からな
る回路により、帰還ループ型ＦＦ回路（マスタ側）を構
成している。すなわち、スレーブＦＦをダイナミックＦ
Ｆとしているので、前記したスタティックＦＦにおける
インバータの競合による遅延を避けることができ、高速
化を図ることができる。
【００３８】また、同図におけるＡはクロックパルス発
生回路ＣＫが出力するクロックパルスの波形を示す図で
あり、本発明のフリップフロップには、同図Ａに示すよ
うに、マスタ回路Ｍがデータを取り込むクロック・エッ
ジから該マスタ回路が閉じるクロック・エッジの間で形
成されるクロックパルス幅を、クロックパルスの繰り返
しサイクルの長さにかかわらず所望の値以下に抑えたク
ロックパルス信号／ＧＣＫ，ＧＣＫを供給している。
生回路ＣＫが出力するクロックパルスの波形を示す図で
あり、本発明のフリップフロップには、同図Ａに示すよ
うに、マスタ回路Ｍがデータを取り込むクロック・エッ
ジから該マスタ回路が閉じるクロック・エッジの間で形
成されるクロックパルス幅を、クロックパルスの繰り返
しサイクルの長さにかかわらず所望の値以下に抑えたク
ロックパルス信号／ＧＣＫ，ＧＣＫを供給している。
【００３９】すなわち、マスタ側がデータを取り込むク
ロックのネガティブ部分の幅は一定で、スレーブ側がデ
ータをマスタ側から取り込みデータを送り出すポジィテ
ィブ部分の幅はクロックサイクルが遅くなると長くな
る。このため、クロックサイクルが長くなっても、スレ
ーブ側のダイナミックＦＦのデータの劣化は問題となら
ない。
ロックのネガティブ部分の幅は一定で、スレーブ側がデ
ータをマスタ側から取り込みデータを送り出すポジィテ
ィブ部分の幅はクロックサイクルが遅くなると長くな
る。このため、クロックサイクルが長くなっても、スレ
ーブ側のダイナミックＦＦのデータの劣化は問題となら
ない。
【００４０】本発明の請求項１の発明においては、上記
のように、帰還ループを備えたスタティック・フリップ
フロップからなるマスタ回路Ｍと、ダイナミック・フリ
ップフロップからなるスレーブ回路Ｓから構成されるフ
リップフロップ回路に、図１のＡに示すクロックパルス
信号／ＧＣＫ，ＧＣＫを供給するようにしたので、フリ
ップフロップの高速化を図ることができるとともに、ク
ロックサイクルが長くなっても、スレーブ側のＦＦのデ
ータの劣化を避けることができる。
のように、帰還ループを備えたスタティック・フリップ
フロップからなるマスタ回路Ｍと、ダイナミック・フリ
ップフロップからなるスレーブ回路Ｓから構成されるフ
リップフロップ回路に、図１のＡに示すクロックパルス
信号／ＧＣＫ，ＧＣＫを供給するようにしたので、フリ
ップフロップの高速化を図ることができるとともに、ク
ロックサイクルが長くなっても、スレーブ側のＦＦのデ
ータの劣化を避けることができる。
【００４１】本発明の請求項２の発明においては、請求
項１の発明において、外部から与えられるクロック制御
信号ＩＮＨによりクロックを停止状態とし、フリップフ
ロップのマスタ回路Ｍを閉、スレーブ回路Ｓを開の状態
に制御するように構成したので、クロック停止期間にお
けるスレーブ側のＦＦのデータの劣化を避けることがで
きる。
項１の発明において、外部から与えられるクロック制御
信号ＩＮＨによりクロックを停止状態とし、フリップフ
ロップのマスタ回路Ｍを閉、スレーブ回路Ｓを開の状態
に制御するように構成したので、クロック停止期間にお
けるスレーブ側のＦＦのデータの劣化を避けることがで
きる。
【００４２】本発明の請求項３の発明においては、請求
項１または請求項２の発明において、フリップフロップ
の略ホールドタイム相当期間、クロックパルスを遅延さ
せ、遅延されたクロックパルス／ＸＣＫ，ＸＣＫを、フ
リップフロップのマスタ回路Ｍの帰還ループに供給する
ように構成したので、マスタ回路におけるインバータ間
の不要な競合を避けることができ、遅延時間を改善する
ことができる。
項１または請求項２の発明において、フリップフロップ
の略ホールドタイム相当期間、クロックパルスを遅延さ
せ、遅延されたクロックパルス／ＸＣＫ，ＸＣＫを、フ
リップフロップのマスタ回路Ｍの帰還ループに供給する
ように構成したので、マスタ回路におけるインバータ間
の不要な競合を避けることができ、遅延時間を改善する
ことができる。
【００４３】本発明の請求項４の発明においては、請求
項３の発明において、外部から与えられる制御信号／Ｄ
ＭＤにより、遅延されたクロックパルス／ＸＣＫ，ＸＣ
Ｋのフリップフロップへの供給を、クロックパルス／Ｇ
ＣＫ，ＧＣＫと独立に制御して、マスタ回路の帰還ルー
プを絶縁状態に固定するようにしたので、フリップフロ
ップ内のダイナミックノードの保持可能時間や不要なリ
ークによる誤動作を検出して排除することが可能とな
る。
項３の発明において、外部から与えられる制御信号／Ｄ
ＭＤにより、遅延されたクロックパルス／ＸＣＫ，ＸＣ
Ｋのフリップフロップへの供給を、クロックパルス／Ｇ
ＣＫ，ＧＣＫと独立に制御して、マスタ回路の帰還ルー
プを絶縁状態に固定するようにしたので、フリップフロ
ップ内のダイナミックノードの保持可能時間や不要なリ
ークによる誤動作を検出して排除することが可能とな
る。
【００４４】本発明の請求項５の発明においては、請求
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３とトランス
ファゲートＴＧ２を具備する帰還ループと、データ入力
を制御するトランスファゲートＴＧ１から構成し、スレ
ーブ回路をトランスファゲートＴＧ３から構成したの
で、スレーブ側の遅延を改善したスタティック・フリッ
プフロップとダイナミック・フリップフロップからなる
マスタ・スレーブ・フリップフロップを簡単な構成で得
ることができる。
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３とトランス
ファゲートＴＧ２を具備する帰還ループと、データ入力
を制御するトランスファゲートＴＧ１から構成し、スレ
ーブ回路をトランスファゲートＴＧ３から構成したの
で、スレーブ側の遅延を改善したスタティック・フリッ
プフロップとダイナミック・フリップフロップからなる
マスタ・スレーブ・フリップフロップを簡単な構成で得
ることができる。
【００４５】本発明の請求項６の発明においては、請求
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３を具備する
帰還ループと、データ入力を制御するトランスファゲー
トＴＧ１から構成し、スレーブ回路をトランスファゲー
トから構成したので、少ない素子数でスレーブ側の遅延
を改善したスタティック・フリップフロップとダイナミ
ック・フリップフロップからなるマスタ・スレーブ・フ
リップフロップを得る事が出来る。
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３を具備する
帰還ループと、データ入力を制御するトランスファゲー
トＴＧ１から構成し、スレーブ回路をトランスファゲー
トから構成したので、少ない素子数でスレーブ側の遅延
を改善したスタティック・フリップフロップとダイナミ
ック・フリップフロップからなるマスタ・スレーブ・フ
リップフロップを得る事が出来る。
【００４６】本発明の請求項７の発明においては、請求
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３、トランス
ファゲートＴＧ２、および、スレーブ用トランスファゲ
ートＴＧ４を具備する帰還ループと、データ入力を制御
するトランスファゲートＴＧ１から構成したので、マス
タ出力に至るパスの負荷をトランスファゲートＴＧ４の
右側に移動することにより軽減することができ、より高
速化を図ることができる。また、スキャン回路を付加し
た際、スレーブ側出力状態を取り込むことができるよう
になる。
項１，２，３または請求項４の発明において、マスタ回
路Ｍを、少なくとも２個のゲートＩ２，Ｉ３、トランス
ファゲートＴＧ２、および、スレーブ用トランスファゲ
ートＴＧ４を具備する帰還ループと、データ入力を制御
するトランスファゲートＴＧ１から構成したので、マス
タ出力に至るパスの負荷をトランスファゲートＴＧ４の
右側に移動することにより軽減することができ、より高
速化を図ることができる。また、スキャン回路を付加し
た際、スレーブ側出力状態を取り込むことができるよう
になる。
【００４７】本発明の請求項８の発明においては、請求
項１，２，３，４，５，６または請求項７の発明におい
て、マスタ回路Ｍの入力側にスレーブ回路として機能す
るトランスファゲートを設けたので、マスタ回路の入力
にデータが早く到達してレーシングを起こすことを防止
することができる。本発明の請求項９の発明において
は、請求項８の発明において、マスタ回路Ｍの入力側に
スレーブ回路として機能するトランスファゲートを複数
段設けたので、請求項８の発明と同様、マスタ回路の入
力にデータが早く到達してレーシングを起こすことを防
止することができる。
項１，２，３，４，５，６または請求項７の発明におい
て、マスタ回路Ｍの入力側にスレーブ回路として機能す
るトランスファゲートを設けたので、マスタ回路の入力
にデータが早く到達してレーシングを起こすことを防止
することができる。本発明の請求項９の発明において
は、請求項８の発明において、マスタ回路Ｍの入力側に
スレーブ回路として機能するトランスファゲートを複数
段設けたので、請求項８の発明と同様、マスタ回路の入
力にデータが早く到達してレーシングを起こすことを防
止することができる。
【００４８】本発明の請求項１０の発明の発明において
は、請求項１，２，３，４，５，６，７または請求項８
の発明において、少なくともトランスファゲートからな
るスキャンイン回路ＳＣｉと、トランスファゲートと、
スタティック・フリップフロップからなるスキャンアウ
ト回路ＳＣｏを、フリップフロップがチェーン接続され
るように接続したので、スキャンアウト回路によりデー
タを保持することができ、ダイナミック回路を用いたフ
リップフロップにおいて、低速サイクルのスキャン動作
が可能となる。
は、請求項１，２，３，４，５，６，７または請求項８
の発明において、少なくともトランスファゲートからな
るスキャンイン回路ＳＣｉと、トランスファゲートと、
スタティック・フリップフロップからなるスキャンアウ
ト回路ＳＣｏを、フリップフロップがチェーン接続され
るように接続したので、スキャンアウト回路によりデー
タを保持することができ、ダイナミック回路を用いたフ
リップフロップにおいて、低速サイクルのスキャン動作
が可能となる。
【００４９】本発明の請求項１１の発明においては、請
求項１０の発明において、スキャンイン回路の出力とス
キャンアウト回路の入力を共通接続したので、請求項１
０の発明と同様、低速サイクルのスキャン動作が可能と
なるとともに、フリップフロップのクロックから出力に
至るパスの分岐を削減することができる。特に、請求項
７の発明に適用することにより、マスタ側からスレーブ
側の転送部分の診断を可能としたまま、パスの分岐を削
減することができる。
求項１０の発明において、スキャンイン回路の出力とス
キャンアウト回路の入力を共通接続したので、請求項１
０の発明と同様、低速サイクルのスキャン動作が可能と
なるとともに、フリップフロップのクロックから出力に
至るパスの分岐を削減することができる。特に、請求項
７の発明に適用することにより、マスタ側からスレーブ
側の転送部分の診断を可能としたまま、パスの分岐を削
減することができる。
【００５０】本発明の請求項１２の発明は、複数のフリ
ップフロップが相互に接続されたフリップフロップ回路
において、マスタ・フリップフロップの出力を遅延の大
きなパスを介してマスタ・フリップフロップに伝送し、
スレーブ・フリップフロップの出力もしくはマスタ・フ
リップフロップの出力を、遅延の小さなパスを介して、
それぞれマスタ・フリップフロップもしくはスレーブ・
フリップフロップに伝送するように構成したので、マス
タ・フリップフロップ、スレーブ・フリップフロップの
組み合わせによりレーシングとオーバディレイを避ける
ことができ、高速クロックの可能な計算機システム等を
構築することが可能となる。
ップフロップが相互に接続されたフリップフロップ回路
において、マスタ・フリップフロップの出力を遅延の大
きなパスを介してマスタ・フリップフロップに伝送し、
スレーブ・フリップフロップの出力もしくはマスタ・フ
リップフロップの出力を、遅延の小さなパスを介して、
それぞれマスタ・フリップフロップもしくはスレーブ・
フリップフロップに伝送するように構成したので、マス
タ・フリップフロップ、スレーブ・フリップフロップの
組み合わせによりレーシングとオーバディレイを避ける
ことができ、高速クロックの可能な計算機システム等を
構築することが可能となる。
【００５１】
（１）本発明におけるＦＦ回路の基本構成 図２から図５は本発明の実施例のＦＦ回路の基本構成を
示し、図２は２相クロック擬似スタティックＦＦ回路を
示し、図３は図２回路の第１の変形例、図４は第２の変
形例を示し、図５は２相クロック擬似スタティックＦＦ
回路の入力にスレーブＦＦを付加した回路を示してい
る。
示し、図２は２相クロック擬似スタティックＦＦ回路を
示し、図３は図２回路の第１の変形例、図４は第２の変
形例を示し、図５は２相クロック擬似スタティックＦＦ
回路の入力にスレーブＦＦを付加した回路を示してい
る。
【００５２】また、図６〜図７は本実施例のＦＦ回路に
分配されるクロック波形を示している。なお、図２、図
４、図５におけるクロックＸＣＫ，／ＸＣＫは、クロッ
クＧＣＫ，／ＧＣＫとそれぞれ同位相、もしくは、クロ
ックＧＣＫ，／ＧＣＫより若干遅延させたクロックであ
る（例えば、図２において、インバータ１と８の競合を
避けるため、後述するようにＸＣＫ，／ＸＣＫを若干遅
延させる）。
分配されるクロック波形を示している。なお、図２、図
４、図５におけるクロックＸＣＫ，／ＸＣＫは、クロッ
クＧＣＫ，／ＧＣＫとそれぞれ同位相、もしくは、クロ
ックＧＣＫ，／ＧＣＫより若干遅延させたクロックであ
る（例えば、図２において、インバータ１と８の競合を
避けるため、後述するようにＸＣＫ，／ＸＣＫを若干遅
延させる）。
【００５３】また、図２〜図５の端子Ｓ１、Ｓ２はそれ
ぞれ後述するスキャン機能が付加される場合のスキャン
イン端子、スキャンアウト端子であり、ＭＯＴと記載さ
れた出力は各ＦＦのマスタ側出力を示している。図２に
おいて、トランスファゲート４とインバータ５からなる
回路が、前記図３１に示したダイナミックＦＦ回路（ス
レーブ側）を構成しており、また、インバータ３，８と
トランスファゲート７からなる回路は、帰還ループ型Ｆ
Ｆ回路（マスタ側）を構成している。
ぞれ後述するスキャン機能が付加される場合のスキャン
イン端子、スキャンアウト端子であり、ＭＯＴと記載さ
れた出力は各ＦＦのマスタ側出力を示している。図２に
おいて、トランスファゲート４とインバータ５からなる
回路が、前記図３１に示したダイナミックＦＦ回路（ス
レーブ側）を構成しており、また、インバータ３，８と
トランスファゲート７からなる回路は、帰還ループ型Ｆ
Ｆ回路（マスタ側）を構成している。
【００５４】すなわち、同図に示す構成は、マスタＦＦ
がスタティックＦＦ、スレーブＦＦがダイナミックＦＦ
の構成をとっており、スレーブＦＦがダイナミックＦＦ
であるため、従来例に比べスレーブ側の遅延が改善され
ている。図１６は図２に示す２相擬似ダイナミックＦＦ
回路を動作させるためのクロック波形であり、同図
（ａ）は早いサイクルの場合、（ｂ）は遅いサイクルの
場合を示している。
がスタティックＦＦ、スレーブＦＦがダイナミックＦＦ
の構成をとっており、スレーブＦＦがダイナミックＦＦ
であるため、従来例に比べスレーブ側の遅延が改善され
ている。図１６は図２に示す２相擬似ダイナミックＦＦ
回路を動作させるためのクロック波形であり、同図
（ａ）は早いサイクルの場合、（ｂ）は遅いサイクルの
場合を示している。
【００５５】同図に示すように、本実施例におけるクロ
ックパルスのネガティブ部分（この部分でマスタＦＦが
データ入力ＤＩＮを取り込む）の幅は、クロックサイク
ルが長い場合にも、所定の幅以内に調整される。また、
スレーブ側がマスタ側からのデータを取り込みＦＦ回路
の出力に送りだすクロックのポジティブ部分（この部分
でトランスファゲート４が導通状態となる）はクロック
サイクルが遅く（長く）なれば、同図（ｂ）に示すよう
に、上記ネガティブ部分を差し引いた時間より長くな
る。
ックパルスのネガティブ部分（この部分でマスタＦＦが
データ入力ＤＩＮを取り込む）の幅は、クロックサイク
ルが長い場合にも、所定の幅以内に調整される。また、
スレーブ側がマスタ側からのデータを取り込みＦＦ回路
の出力に送りだすクロックのポジティブ部分（この部分
でトランスファゲート４が導通状態となる）はクロック
サイクルが遅く（長く）なれば、同図（ｂ）に示すよう
に、上記ネガティブ部分を差し引いた時間より長くな
る。
【００５６】このため、クロックサイクルが長くなって
も、ダイナミック回路から構成されるスレーブ側のＦＦ
のデータは劣化しない。すなわち、マスタ側のＦＦはス
タティックの構成をとっており、クロックサイクルのポ
ジティブ部分でスレーブ側のトランスファゲート４は導
通であるので、前記図３２に示したような保持データの
劣化は問題とならない。
も、ダイナミック回路から構成されるスレーブ側のＦＦ
のデータは劣化しない。すなわち、マスタ側のＦＦはス
タティックの構成をとっており、クロックサイクルのポ
ジティブ部分でスレーブ側のトランスファゲート４は導
通であるので、前記図３２に示したような保持データの
劣化は問題とならない。
【００５７】図１７に示すクロック波形はクロック制御
信号ＩＮＨによりクロックパルスを３個停止した状態を
示し、図１６と同様、同図の場合もクロックのポジティ
ブ部分が長くなるのみで、図２のＦＦ回路をリークなく
動作させることができる。図３は図２の変形例を示す図
であり、同図は図２におけるトランスファゲート７を省
略した回路を示しており、同図のインバータ１の出力
は、前記した図２４と同様、インバータ９の出力よりも
大きな駆動能力を有するように設計されている。
信号ＩＮＨによりクロックパルスを３個停止した状態を
示し、図１６と同様、同図の場合もクロックのポジティ
ブ部分が長くなるのみで、図２のＦＦ回路をリークなく
動作させることができる。図３は図２の変形例を示す図
であり、同図は図２におけるトランスファゲート７を省
略した回路を示しており、同図のインバータ１の出力
は、前記した図２４と同様、インバータ９の出力よりも
大きな駆動能力を有するように設計されている。
【００５８】同図に示したＦＦ回路においても、図２と
同様、図１６、図１７に示すクロックで駆動することに
より、保持データの劣化を防止することができる。図４
は本発明の別の変形例を示す図であり、この回路におい
ては、擬似スタティックの帰還ループを構成する回路内
に、スレーブ側のトランスファゲート４を設けている。
同様、図１６、図１７に示すクロックで駆動することに
より、保持データの劣化を防止することができる。図４
は本発明の別の変形例を示す図であり、この回路におい
ては、擬似スタティックの帰還ループを構成する回路内
に、スレーブ側のトランスファゲート４を設けている。
【００５９】この構成によれば、マスタ出力ＭＯＴに至
るパスの負荷がトランスファゲート４の右側に移動した
ことにより軽減され、より高速化を図ることができる。
また、後述するようにＳＣＡＮ機能を付加した場合にス
レーブ側の出力状態まで取り込むことができるメリット
を持つ。図５は本発明の更に別の変形例を示す図であ
り、この回路は図２の回路構成に点線部分のトランスフ
ァゲート１４を付加したものである。
るパスの負荷がトランスファゲート４の右側に移動した
ことにより軽減され、より高速化を図ることができる。
また、後述するようにＳＣＡＮ機能を付加した場合にス
レーブ側の出力状態まで取り込むことができるメリット
を持つ。図５は本発明の更に別の変形例を示す図であ
り、この回路は図２の回路構成に点線部分のトランスフ
ァゲート１４を付加したものである。
【００６０】トランスファゲート１４は、図４における
トランスファゲート４と同様、基本的にはマスタ側ＦＦ
と逆極性のクロックで駆動されており、データ入力ＤＩ
Ｎに入力データが早く到達してレーシング（ひとつ前の
サイクルのデータを誤って取り込んでしまうエラー現
象）を引き起こすのを防ぐ役割を持っている。特に、ト
ランスファゲート１４は、データ入力ＤＩＮを駆動する
前段ＦＦがレーシングを引き起こし易い場合、すなわ
ち、出力タイミングがクロックの前縁から決まるマスタ
側出力ＭＯＴを使用している場合に有効である。 （２）ＳＣＡＮ回路 図６は本発明の実施例におけるＳＣＡＮ回路部分を示し
ている。
トランスファゲート４と同様、基本的にはマスタ側ＦＦ
と逆極性のクロックで駆動されており、データ入力ＤＩ
Ｎに入力データが早く到達してレーシング（ひとつ前の
サイクルのデータを誤って取り込んでしまうエラー現
象）を引き起こすのを防ぐ役割を持っている。特に、ト
ランスファゲート１４は、データ入力ＤＩＮを駆動する
前段ＦＦがレーシングを引き起こし易い場合、すなわ
ち、出力タイミングがクロックの前縁から決まるマスタ
側出力ＭＯＴを使用している場合に有効である。 （２）ＳＣＡＮ回路 図６は本発明の実施例におけるＳＣＡＮ回路部分を示し
ている。
【００６１】同図（ａ）はＳＣＡＮチェーンの前段ＦＦ
出力をスキャンインＳＩＮから着目ＦＦに取り込む部分
であり、診断用のクロックＡＣＫによりトランスファゲ
ート１６の開閉を制御する。上記回路のＡ（ＳＣＡＮ
ＩＮ端子）は前記した図２、図３等の端子Ｓ１に接続さ
れる。そして、前記したように、システムのクロック信
号ＧＣＫが停止状態の際、診断用のクロックＡＣＫが印
加されたとき、着目ＦＦ回路を強制的にＳＩＮ入力によ
って決まる状態に設定する。
出力をスキャンインＳＩＮから着目ＦＦに取り込む部分
であり、診断用のクロックＡＣＫによりトランスファゲ
ート１６の開閉を制御する。上記回路のＡ（ＳＣＡＮ
ＩＮ端子）は前記した図２、図３等の端子Ｓ１に接続さ
れる。そして、前記したように、システムのクロック信
号ＧＣＫが停止状態の際、診断用のクロックＡＣＫが印
加されたとき、着目ＦＦ回路を強制的にＳＩＮ入力によ
って決まる状態に設定する。
【００６２】同図（ｂ）は着目ＦＦの内容をクロックＢ
ＣＫにより取り出し、ＳＣＡＮチェーンの次段に送り出
す部分であり、トランスファゲート１７と、リセット端
子／ＲＳＴを一方の入力に持つ２入力ＮＡＮＤ１９を備
えたフィードバック回路と、インバータ１８からなるス
タティックＦＦから構成されている。なお、同図の２入
力ＮＡＮＤ１９は前記したようにＦＦ回路のインバータ
出力よりも小さな駆動能力を有するように設計されてい
る。
ＣＫにより取り出し、ＳＣＡＮチェーンの次段に送り出
す部分であり、トランスファゲート１７と、リセット端
子／ＲＳＴを一方の入力に持つ２入力ＮＡＮＤ１９を備
えたフィードバック回路と、インバータ１８からなるス
タティックＦＦから構成されている。なお、同図の２入
力ＮＡＮＤ１９は前記したようにＦＦ回路のインバータ
出力よりも小さな駆動能力を有するように設計されてい
る。
【００６３】そして、同図のＢ（ＳＣＡＮ ＯＵＴ端
子）は前記した図２、図３等の端子Ｓ２に接続され、前
記したように、試験の際、クロックＢＣＫはクロックＡ
ＣＫと排他的に導通／非導通を繰り返し、信号が上記Ｓ
ＩＮのチェーンパスをシフトするように作用する。とこ
ろで、例えば前記した図２５、図２８のように、従来回
路においては、スレーブＦＦの帰還ループとＳＣＡＮル
ープが共通であった。これに対し、図６においては専用
に素子を必要としている。しかしながら、この部分はシ
ステムの動作速度に影響しない部分であり、小さな素子
を用いるなどすればオーバヘッドを少なくすることがで
きる。
子）は前記した図２、図３等の端子Ｓ２に接続され、前
記したように、試験の際、クロックＢＣＫはクロックＡ
ＣＫと排他的に導通／非導通を繰り返し、信号が上記Ｓ
ＩＮのチェーンパスをシフトするように作用する。とこ
ろで、例えば前記した図２５、図２８のように、従来回
路においては、スレーブＦＦの帰還ループとＳＣＡＮル
ープが共通であった。これに対し、図６においては専用
に素子を必要としている。しかしながら、この部分はシ
ステムの動作速度に影響しない部分であり、小さな素子
を用いるなどすればオーバヘッドを少なくすることがで
きる。
【００６４】図７は図６の（ａ）（ｂ）を結合した回路
であり、この構成ではＦＦ回路の同一ポートからＡＢ端
子を介してＳＣＡＮ動作を行わせる。なお、図７のＡＢ
端子は、図２から図５に示したＦＦ回路の端子Ｓ１に接
続してスキャン動作を行わせる。図８は図２の回路に図
６に示したＳＣＡＮ回路を付加した回路である。
であり、この構成ではＦＦ回路の同一ポートからＡＢ端
子を介してＳＣＡＮ動作を行わせる。なお、図７のＡＢ
端子は、図２から図５に示したＦＦ回路の端子Ｓ１に接
続してスキャン動作を行わせる。図８は図２の回路に図
６に示したＳＣＡＮ回路を付加した回路である。
【００６５】図８においては、２入力ＮＡＮＤ回路２
０，２１がリセット入力付加のため図２に示したインバ
ータ１，８が置き換えられているが、図２の回路部分の
基本動作は変わっていない。図９は図３に図６のＳＣＡ
Ｎ回路を付加した例を示しており、また、図１０は図４
に図７のＳＣＡＮ回路を付加した例を示しており、図
９、図１０の回路の動作は図８と同様である。
０，２１がリセット入力付加のため図２に示したインバ
ータ１，８が置き換えられているが、図２の回路部分の
基本動作は変わっていない。図９は図３に図６のＳＣＡ
Ｎ回路を付加した例を示しており、また、図１０は図４
に図７のＳＣＡＮ回路を付加した例を示しており、図
９、図１０の回路の動作は図８と同様である。
【００６６】ここで、図８、図９に対して図１０を見る
と、ＦＦのクロック開始ポイント（トランスファゲート
２のＧＣＫ，／ＧＣＫ入力）から出力ＯＵＴ、あるい
は、／ＯＵＴに至るＦＦのディレイ決定パスの通過段数
と負荷は、図１０が最も小さい（図１０ではインバータ
３の出力の分岐がない）。したがって、図１０のものが
ＦＦのディレイの高速化が最も大きい。
と、ＦＦのクロック開始ポイント（トランスファゲート
２のＧＣＫ，／ＧＣＫ入力）から出力ＯＵＴ、あるい
は、／ＯＵＴに至るＦＦのディレイ決定パスの通過段数
と負荷は、図１０が最も小さい（図１０ではインバータ
３の出力の分岐がない）。したがって、図１０のものが
ＦＦのディレイの高速化が最も大きい。
【００６７】また、図４で説明したように、図１０のス
キャンアウトＳＣＡＮＯＵＴはスレーブクロック段（ト
ランスファゲート４）を通った後から取り出している。
このため、ＳＣＡＮ回路として図７に示した構成を用
い、分岐を図８や図９の回路より一つ削減したにもかか
わらず、マスタ側からスレーブ側の転送部分の診断を可
能としている。 （４）クロック分配回路 図１１〜図１５は本発明を実施例するためのクロック分
配回路を示している。なお、クロックのネガティブ部分
の幅を一定にするためのクロックチョッパ回路は周知で
あるので、ここでは特に説明しない。
キャンアウトＳＣＡＮＯＵＴはスレーブクロック段（ト
ランスファゲート４）を通った後から取り出している。
このため、ＳＣＡＮ回路として図７に示した構成を用
い、分岐を図８や図９の回路より一つ削減したにもかか
わらず、マスタ側からスレーブ側の転送部分の診断を可
能としている。 （４）クロック分配回路 図１１〜図１５は本発明を実施例するためのクロック分
配回路を示している。なお、クロックのネガティブ部分
の幅を一定にするためのクロックチョッパ回路は周知で
あるので、ここでは特に説明しない。
【００６８】図１１はクロック／ＣＬＫからクロックＧ
ＣＫ，／ＧＣＫ得る回路であり、クロック／ＣＬＫをイ
ンバータ２４により反転してクロックＧＣＫを得てい
る。なお、この場合は、クロックＧＣＫ，／ＧＣＫとＦ
Ｆの帰還ループに設けられたトランスファゲート（例え
ば図２においてトランスファゲート７）を駆動するクロ
ックＸＣＫ，／ＸＣＫは、／ＧＣＫ＝／ＸＣＫ，ＧＣＫ
＝ＸＣＫである。
ＣＫ，／ＧＣＫ得る回路であり、クロック／ＣＬＫをイ
ンバータ２４により反転してクロックＧＣＫを得てい
る。なお、この場合は、クロックＧＣＫ，／ＧＣＫとＦ
Ｆの帰還ループに設けられたトランスファゲート（例え
ば図２においてトランスファゲート７）を駆動するクロ
ックＸＣＫ，／ＸＣＫは、／ＧＣＫ＝／ＸＣＫ，ＧＣＫ
＝ＸＣＫである。
【００６９】図１２は制御入力ＩＮＨを追加した構成で
あり、ＩＮＨが論理〔１〕のとき、マスタ側のＦＦは閉
じた状態、スレーブ側のＦＦは開いた状態（例えば、図
２において、トランスファゲート４が導通状態）とな
り、ＦＦは新規データの取り込みを停止する。図１３は
図１２において、クロックＧＣＫ，／ＧＣＫとクロック
ＸＣＫ，／ＸＣＫに位相差を加えた構成を示している。
あり、ＩＮＨが論理〔１〕のとき、マスタ側のＦＦは閉
じた状態、スレーブ側のＦＦは開いた状態（例えば、図
２において、トランスファゲート４が導通状態）とな
り、ＦＦは新規データの取り込みを停止する。図１３は
図１２において、クロックＧＣＫ，／ＧＣＫとクロック
ＸＣＫ，／ＸＣＫに位相差を加えた構成を示している。
【００７０】例えば、図２、図４において、クロック／
ＣＬＫの立ち上がり部分でクロック／ＸＣＫが導通する
とインバータ１とインバータ８が競合する。そこで、／
ＸＣＫが開く時間を遅らせ、不要な競合を避けることに
より、ＦＦの遅延時間を改善することができる。また、
図５のトランスファゲート１４においては、トランスフ
ァゲート１４が導通になる時刻を、トランスファゲート
２が閉じるタイミングより後にすることにより、ＬＳＩ
回路内の素子の製造のばらつき等を考慮しても、レーシ
ングが決して起こらない回路構成とすることができる。
なお、図５に示したトランスファゲート１４は図２、図
３、図４等の他の回路にも付加することができる。
ＣＬＫの立ち上がり部分でクロック／ＸＣＫが導通する
とインバータ１とインバータ８が競合する。そこで、／
ＸＣＫが開く時間を遅らせ、不要な競合を避けることに
より、ＦＦの遅延時間を改善することができる。また、
図５のトランスファゲート１４においては、トランスフ
ァゲート１４が導通になる時刻を、トランスファゲート
２が閉じるタイミングより後にすることにより、ＬＳＩ
回路内の素子の製造のばらつき等を考慮しても、レーシ
ングが決して起こらない回路構成とすることができる。
なお、図５に示したトランスファゲート１４は図２、図
３、図４等の他の回路にも付加することができる。
【００７１】図１３においては、このため、インバータ
２７と付加容量Ｃを設けて必要な遅延を得ており、その
クロック波形は例えば図１８に示すようになる。なお、
図１３においては、インバータ２７と付加容量Ｃによる
遅延回路を示したが、遅延を得る手段としては、ゲー
ト、配線、ファンアウト負荷などのその他の手段を用い
ることもできる。
２７と付加容量Ｃを設けて必要な遅延を得ており、その
クロック波形は例えば図１８に示すようになる。なお、
図１３においては、インバータ２７と付加容量Ｃによる
遅延回路を示したが、遅延を得る手段としては、ゲー
ト、配線、ファンアウト負荷などのその他の手段を用い
ることもできる。
【００７２】また、本回路における好ましい遅延時間は
ＦＦのホールドタイム（ＦＦのデータ入力ＤＩＮから、
入った信号がクロックＧＣＫの後、安定してデータが取
り込まれるために保持されていなければならない時間）
程度であり、長大にすると遅延時間のばらつきやダイナ
ミック状態にある期間を増大させるので避けなければな
らない。
ＦＦのホールドタイム（ＦＦのデータ入力ＤＩＮから、
入った信号がクロックＧＣＫの後、安定してデータが取
り込まれるために保持されていなければならない時間）
程度であり、長大にすると遅延時間のばらつきやダイナ
ミック状態にある期間を増大させるので避けなければな
らない。
【００７３】図１４は、上記図１３の回路におけるＸＣ
Ｋクロックを／ＤＭＤ（ダイナミックモード）により制
御できるようにした回路を示している。計算機システム
では高い信頼性が要求され、そのためＬＳＩを使用する
前には十分な試験を行う必要がある。特に、前記した図
２〜図５に示したダイナミックな要素を取り入れる場
合、温度や各種環境条件やクロックサイクルに応じてリ
ーク等による動作マージン不足がないかを検証すること
が必須となる。
Ｋクロックを／ＤＭＤ（ダイナミックモード）により制
御できるようにした回路を示している。計算機システム
では高い信頼性が要求され、そのためＬＳＩを使用する
前には十分な試験を行う必要がある。特に、前記した図
２〜図５に示したダイナミックな要素を取り入れる場
合、温度や各種環境条件やクロックサイクルに応じてリ
ーク等による動作マージン不足がないかを検証すること
が必須となる。
【００７４】図１４においては、上記／ＤＭＤ入力を論
理
理
〔０〕にすることによりマスタＦＦ側のトランスファ
ゲート７，１２は常時絶縁状態に保たれる。そこで、ク
ロックサイクルやパルス幅を変化させることにより、Ｆ
Ｆ内のダイナミックモードの保持時間や不要なリークに
よる誤動作を検出し、排除することができる。図１５は
ＳＣＡＮ用クロックＡＣＫ、ＢＣＫ作成回路例であり、
前記図１１と同様に作成することができる。
ゲート７，１２は常時絶縁状態に保たれる。そこで、ク
ロックサイクルやパルス幅を変化させることにより、Ｆ
Ｆ内のダイナミックモードの保持時間や不要なリークに
よる誤動作を検出し、排除することができる。図１５は
ＳＣＡＮ用クロックＡＣＫ、ＢＣＫ作成回路例であり、
前記図１１と同様に作成することができる。
【００７５】なお、上記したクロック作成回路は複数の
ＦＦ回路で共通に使用することができる。 （５）ＦＦ回路の使い分けによる計算機システムの性能
を改善 次に上記セットアップタイムを改善したＦＦ回路を更に
活かすためのＦＦ回路の組み合わせについて説明する。
ＦＦ回路で共通に使用することができる。 （５）ＦＦ回路の使い分けによる計算機システムの性能
を改善 次に上記セットアップタイムを改善したＦＦ回路を更に
活かすためのＦＦ回路の組み合わせについて説明する。
【００７６】図１９は従来一般的に使用されているＦＦ
間伝送、特に、マスタ・スレーブ構成のＦＦ間伝送を示
すタイムチャートであり、／ＣＬＫ１は基準となるクロ
ック、／ＣＬＫ２，／ＣＬＫ３は受け側ＦＦに分配され
るクロックを示し、同図では、受け側ＦＦのクロック位
相のばらつきを〔ｔ〕で示している。また、図２１はマ
スタスレーブＦＦの接続イメージを示す図であり、８
０，８２，８４はマスタ側のＦＦ、８１，８３，８５は
スレーブ側のＦＦを示している。
間伝送、特に、マスタ・スレーブ構成のＦＦ間伝送を示
すタイムチャートであり、／ＣＬＫ１は基準となるクロ
ック、／ＣＬＫ２，／ＣＬＫ３は受け側ＦＦに分配され
るクロックを示し、同図では、受け側ＦＦのクロック位
相のばらつきを〔ｔ〕で示している。また、図２１はマ
スタスレーブＦＦの接続イメージを示す図であり、８
０，８２，８４はマスタ側のＦＦ、８１，８３，８５は
スレーブ側のＦＦを示している。
【００７７】図２１に示した構成では、図１９に示すよ
うに、クロック／ＣＬＫ１，／ＣＬＫ２の立ち上がり側
エッジからＦＦ出力が送り出され、受ける側において
も、同様に立ち上がり側エッジで受ける（このときデー
タを取り込むトランスファゲートが閉じる）ようにして
おり、レーシングしにくく、設計がやり易いことから、
広く使用されてきた。
うに、クロック／ＣＬＫ１，／ＣＬＫ２の立ち上がり側
エッジからＦＦ出力が送り出され、受ける側において
も、同様に立ち上がり側エッジで受ける（このときデー
タを取り込むトランスファゲートが閉じる）ようにして
おり、レーシングしにくく、設計がやり易いことから、
広く使用されてきた。
【００７８】しかしながら、図１９に示されるように、
例えば送りＦＦのクロック入力／ＣＬＫ１を仮の基準と
考え、受け側のＦＦの入力のクロック／ＣＬＫ２の相対
的位相ばらつき（クロック・スキュー）を考えると、／
ＣＬＫ１から／ＣＬＫ２の伝送は、／ＣＬＫ２が／ＣＬ
Ｋ１に対して最も早い側にずれた点から同図中ので示
したセットアップタイム分前のタイミングまで、つま
り、データが同図のの時間で到達しなければならな
い。同様に、／ＣＬＫ２から／ＣＬＫ３の伝送は、同図
中ので示したセットアップタイム分前のタイミングま
で、つまり、データが同図のの時間で到達しなければ
ならない。
例えば送りＦＦのクロック入力／ＣＬＫ１を仮の基準と
考え、受け側のＦＦの入力のクロック／ＣＬＫ２の相対
的位相ばらつき（クロック・スキュー）を考えると、／
ＣＬＫ１から／ＣＬＫ２の伝送は、／ＣＬＫ２が／ＣＬ
Ｋ１に対して最も早い側にずれた点から同図中ので示
したセットアップタイム分前のタイミングまで、つま
り、データが同図のの時間で到達しなければならな
い。同様に、／ＣＬＫ２から／ＣＬＫ３の伝送は、同図
中ので示したセットアップタイム分前のタイミングま
で、つまり、データが同図のの時間で到達しなければ
ならない。
【００７９】すなわち、マスタ・スレーブ間伝送ではク
ロック・スキューとセットアップタイムをクロックサイ
クルから差し引いた時間で伝送する必要がある。一方、
図２２に示すマスタＦＦとマスタＦＦ間伝送の場合に
は、次のようになる。図２０はマスタＦＦとマスタＦＦ
間伝送のタイムチャートを示す図であり、図１９と同
様、／ＣＬＫ４は基準となるクロック、／ＣＬＫ５，／
ＣＬＫ６は受け側ＦＦに分配されるクロックを示し、受
け側ＦＦのクロック位相のばらつきを〔ｔ〕で示してい
る。また、図２２において、８６，８７，８８はマスタ
ＦＦを示している。
ロック・スキューとセットアップタイムをクロックサイ
クルから差し引いた時間で伝送する必要がある。一方、
図２２に示すマスタＦＦとマスタＦＦ間伝送の場合に
は、次のようになる。図２０はマスタＦＦとマスタＦＦ
間伝送のタイムチャートを示す図であり、図１９と同
様、／ＣＬＫ４は基準となるクロック、／ＣＬＫ５，／
ＣＬＫ６は受け側ＦＦに分配されるクロックを示し、受
け側ＦＦのクロック位相のばらつきを〔ｔ〕で示してい
る。また、図２２において、８６，８７，８８はマスタ
ＦＦを示している。
【００８０】図２２に示すマスタＦＦ間伝送において
は、図２０に示すように、送り出しは基準クロック／Ｃ
ＬＫ４の立ち下がりから始まる（前記ＭＯＴ出力に相
当）。一方、受け側は、マスタ側であるので、クロック
の立ち上がりエッジ側で受け、図１９と同様、図２０の
点線の位置までクロック／ＣＬＫ５のネガティブパルス
部分に入り込むことが可能である。
は、図２０に示すように、送り出しは基準クロック／Ｃ
ＬＫ４の立ち下がりから始まる（前記ＭＯＴ出力に相
当）。一方、受け側は、マスタ側であるので、クロック
の立ち上がりエッジ側で受け、図１９と同様、図２０の
点線の位置までクロック／ＣＬＫ５のネガティブパルス
部分に入り込むことが可能である。
【００８１】ただし、続くクロック／ＣＬＫ５からクロ
ック／ＣＬＫ６への伝送を考えると、クロックＣＬＫ５
の点線位置までクロック／ＣＬＫ４の送りデータが入り
込むと、クロック／ＣＬＫ６までの到達時間が削られて
しまうので、通常、クロックＣＬＫ５のｔ４に示す位置
までに止められる。ここで、基準をクロック／ＣＬＫ４
と考えたが、重要な点としては、クロック／ＣＬＫ４か
らみたクロック／ＣＬＫ５も、また、クロック／ＣＬＫ
４からみたクロックＣＬＫ６も、クロックスキューの性
質上、同様なばらつきであり、例えば、クロック／ＣＬ
Ｋ５が図２０の時間ｔ３の前にずれても、クロック／Ｃ
ＬＫ６の絶対位相がそれ以上前に更にずれることはな
い。
ック／ＣＬＫ６への伝送を考えると、クロックＣＬＫ５
の点線位置までクロック／ＣＬＫ４の送りデータが入り
込むと、クロック／ＣＬＫ６までの到達時間が削られて
しまうので、通常、クロックＣＬＫ５のｔ４に示す位置
までに止められる。ここで、基準をクロック／ＣＬＫ４
と考えたが、重要な点としては、クロック／ＣＬＫ４か
らみたクロック／ＣＬＫ５も、また、クロック／ＣＬＫ
４からみたクロックＣＬＫ６も、クロックスキューの性
質上、同様なばらつきであり、例えば、クロック／ＣＬ
Ｋ５が図２０の時間ｔ３の前にずれても、クロック／Ｃ
ＬＫ６の絶対位相がそれ以上前に更にずれることはな
い。
【００８２】したがって、クロック／ＣＬＫ５の位相が
時間ｔ３までずれても、クロック／ＣＬＫ５により動作
するＦＦ段の動作が時間ｔ４まで食い込んだ分次のＦＦ
への送り出しが遅れることになるが、クロック／ＣＬＫ
６でも最大ｔ３相当のクロック位相の前進であり累積が
ない。つまり、例えば最終的にクロック／ＣＬＫ４で動
作するＦＦに戻ってくるとしても帳尻が合い、オーバデ
ィレイは発生しない。
時間ｔ３までずれても、クロック／ＣＬＫ５により動作
するＦＦ段の動作が時間ｔ４まで食い込んだ分次のＦＦ
への送り出しが遅れることになるが、クロック／ＣＬＫ
６でも最大ｔ３相当のクロック位相の前進であり累積が
ない。つまり、例えば最終的にクロック／ＣＬＫ４で動
作するＦＦに戻ってくるとしても帳尻が合い、オーバデ
ィレイは発生しない。
【００８３】すなわちマスタ出力を使ったマスタＦＦ間
伝送では、クロック／ＣＬＫ５の前縁（立ち下がり）か
ら点線に至る部分がクロックスキューを吸収する役割を
果たし、またセットアップタイムも意識する必要がなく
なる。しかしながら、図２２に示したマスタＦＦ間伝送
はクロックの前縁から、受けＦＦのクロック後縁に至
る、クロックサイクルτ＋クロック幅分の伝送であり、
非常にレーシングし易いデメリットを持つ。
伝送では、クロック／ＣＬＫ５の前縁（立ち下がり）か
ら点線に至る部分がクロックスキューを吸収する役割を
果たし、またセットアップタイムも意識する必要がなく
なる。しかしながら、図２２に示したマスタＦＦ間伝送
はクロックの前縁から、受けＦＦのクロック後縁に至
る、クロックサイクルτ＋クロック幅分の伝送であり、
非常にレーシングし易いデメリットを持つ。
【００８４】そこで、上記マスタスレーブ間伝送とマス
タＦＦ間伝送の特徴を考慮し、それらを組み合わせるこ
とにより、オーバディレイを防止し（高速サイクルが可
能）、かつ、レーシングを回避できる回路を構成するこ
とができる。図２３は上記した回路の一例を示す図であ
り、同図において、９１，９２はマスタＦＦ、８９，９
０および９３，９４はマスタ・スレーブＦＦ、９５，９
６，９７はスレーブ・マスタ・スレーブＦＦであり、マ
スタＦＦ８９からマスタＦＦ９１の伝送は長いパスであ
り（途中のゲートは省略しているが、同図の線の長い部
分が遅延が多い伝送路である）、図２２に示したマスタ
出力からマスタＦＦへの伝送を使用している。また、マ
スタＦＦ９１からマスタＦＦ９２までの伝送も同様に長
いパスである。
タＦＦ間伝送の特徴を考慮し、それらを組み合わせるこ
とにより、オーバディレイを防止し（高速サイクルが可
能）、かつ、レーシングを回避できる回路を構成するこ
とができる。図２３は上記した回路の一例を示す図であ
り、同図において、９１，９２はマスタＦＦ、８９，９
０および９３，９４はマスタ・スレーブＦＦ、９５，９
６，９７はスレーブ・マスタ・スレーブＦＦであり、マ
スタＦＦ８９からマスタＦＦ９１の伝送は長いパスであ
り（途中のゲートは省略しているが、同図の線の長い部
分が遅延が多い伝送路である）、図２２に示したマスタ
出力からマスタＦＦへの伝送を使用している。また、マ
スタＦＦ９１からマスタＦＦ９２までの伝送も同様に長
いパスである。
【００８５】一方、スレーブＦＦ９４からマスタＦＦ９
１までの伝送は短いパスであり、図２１に示したスレー
ブ出力からマスタＦＦへの伝送を使用している。また、
前記したように、マスタＦＦ９１からマスタＦＦ９２ま
での伝送は長いパスであるが、マスタＦＦ９１に近いと
ころにマスタＦＦ９６があるので、同図の場合には、前
記図５に示したダイナミックＦＦ構成のスレーブ回路９
５を挿入してレーシングを防止している。
１までの伝送は短いパスであり、図２１に示したスレー
ブ出力からマスタＦＦへの伝送を使用している。また、
前記したように、マスタＦＦ９１からマスタＦＦ９２ま
での伝送は長いパスであるが、マスタＦＦ９１に近いと
ころにマスタＦＦ９６があるので、同図の場合には、前
記図５に示したダイナミックＦＦ構成のスレーブ回路９
５を挿入してレーシングを防止している。
【００８６】上記したように、マスタＦＦの出力側のス
レーブＦＦと、入力側のスレーブＦＦ（レースキラーと
して働く）をうまく混在させ、使い分けることにより、
レーシング対応が容易で、しかも高速クロックサイクル
の可能な計算機システムを構成することができる。 （６）その他の実施例 上記した実施例におけるＣＭＯＳ回路の構成はシリコン
半導体に限定されものではなく、一般的ＭＯＳ型のＦＥ
Ｔに拡張して解釈することができる。
レーブＦＦと、入力側のスレーブＦＦ（レースキラーと
して働く）をうまく混在させ、使い分けることにより、
レーシング対応が容易で、しかも高速クロックサイクル
の可能な計算機システムを構成することができる。 （６）その他の実施例 上記した実施例におけるＣＭＯＳ回路の構成はシリコン
半導体に限定されものではなく、一般的ＭＯＳ型のＦＥ
Ｔに拡張して解釈することができる。
【００８７】また、図２等の回路におけるトランスファ
ゲート２と７は、同一極性（Ｐ，Ｎ）のトランジスタを
同一のアイソレーションの領域内に設けて製造できるこ
とは当分野では周知である。さらに、インバータ（ＮＡ
ＮＤやＮＯＲ回路も含めて）とトランスファゲートの組
み合わせを図３７に示すクロックド・インバータ回路に
置き換えることができることは当分野では周知であり、
本発明の実施例の示した回路素子を上記した回路に置き
換えることもできる。
ゲート２と７は、同一極性（Ｐ，Ｎ）のトランジスタを
同一のアイソレーションの領域内に設けて製造できるこ
とは当分野では周知である。さらに、インバータ（ＮＡ
ＮＤやＮＯＲ回路も含めて）とトランスファゲートの組
み合わせを図３７に示すクロックド・インバータ回路に
置き換えることができることは当分野では周知であり、
本発明の実施例の示した回路素子を上記した回路に置き
換えることもできる。
【００８８】
【発明の効果】以上説明したように、本発明において
は、帰還ループを備えたスタティック・フリップフロッ
プからなるマスタ回路と、ダイナミック・フリップフロ
ップからなるスレーブ回路から構成されるフリップフロ
ップ回路に、マスタ回路がデータを取り込むクロック・
エッジから該マスタ回路が閉じるクロック・エッジの間
で形成されるクロックパルス幅を、クロックパルスの繰
り返しサイクルの長さにかかわらず所望の値以下に抑え
たクロックパルス信号を供給しているので、フリップフ
ロップの高速化を図ることができるとともに、クロック
サイクルが長くなっても、スレーブ側のＦＦのデータの
劣化を避けることができる。
は、帰還ループを備えたスタティック・フリップフロッ
プからなるマスタ回路と、ダイナミック・フリップフロ
ップからなるスレーブ回路から構成されるフリップフロ
ップ回路に、マスタ回路がデータを取り込むクロック・
エッジから該マスタ回路が閉じるクロック・エッジの間
で形成されるクロックパルス幅を、クロックパルスの繰
り返しサイクルの長さにかかわらず所望の値以下に抑え
たクロックパルス信号を供給しているので、フリップフ
ロップの高速化を図ることができるとともに、クロック
サイクルが長くなっても、スレーブ側のＦＦのデータの
劣化を避けることができる。
【００８９】また、少なくともトランスファゲートから
なるスキャンイン回路と、トランスファゲートと、スタ
ティック・フリップフロップからなるスキャンアウト回
路を付加することにより、低速サイクルのスキャン動作
が可能となる。さらに、マスタ・フリップフロップの出
力を遅延の大きなパスを介してマスタ・フリップフロッ
プに伝送し、スレーブ・フリップフロップの出力もしく
はマスタ・フリップフロップの出力を、遅延の小さなパ
スを介して、それぞれマスタ・フリップフロップもしく
はスレーブ・フリップフロップに伝送するように構成す
ることにより、レーシングとオーバディレイを避けるこ
とができ、高速クロックの可能な計算機システム等を構
築することが可能となる。
なるスキャンイン回路と、トランスファゲートと、スタ
ティック・フリップフロップからなるスキャンアウト回
路を付加することにより、低速サイクルのスキャン動作
が可能となる。さらに、マスタ・フリップフロップの出
力を遅延の大きなパスを介してマスタ・フリップフロッ
プに伝送し、スレーブ・フリップフロップの出力もしく
はマスタ・フリップフロップの出力を、遅延の小さなパ
スを介して、それぞれマスタ・フリップフロップもしく
はスレーブ・フリップフロップに伝送するように構成す
ることにより、レーシングとオーバディレイを避けるこ
とができ、高速クロックの可能な計算機システム等を構
築することが可能となる。
【図１】本発明の原理図である。
【図２】本発明の実施例の２相クロック擬似スタティッ
クＦＦ回路を示す図である。
クＦＦ回路を示す図である。
【図３】２相クロック擬似スタティックＦＦ回路の第１
の変形例を示す図である。
の変形例を示す図である。
【図４】２相クロック擬似スタティックＦＦ回路の第２
の変形例を示す図である。
の変形例を示す図である。
【図５】実施例のＦＦ回路の入力にスレーブＦＦを付加
した例を示す図である。
した例を示す図である。
【図６】本発明の実施例のスキャンイン回路とスキャン
アウト回路を示す図である。
アウト回路を示す図である。
【図７】スキャンイン回路とスキャンアウト回路を合成
した回路を示す図である。
した回路を示す図である。
【図８】図２のＦＦ回路に図６のスキャン回路を付加し
た回路を示す図である。
た回路を示す図である。
【図９】図３のＦＦ回路に図６のスキャン回路を付加し
た回路を示す図である。
た回路を示す図である。
【図１０】図４のＦＦ回路に図７のスキャン回路を付加
した回路を示す図である。
した回路を示す図である。
【図１１】本発明の実施例のクロック分配回路を示す図
である。
である。
【図１２】制御入力付きクロック分配回路を示す図であ
る。
る。
【図１３】遅延クロック出力を持つクロック分配回路を
示す図である。
示す図である。
【図１４】遅延クロック出力を固定する制御入力を持つ
図１３の変形を示す図である。
図１３の変形を示す図である。
【図１５】スキャン回路用クロック分配回路を示す図で
ある。
ある。
【図１６】本発明の実施例のＦＦ回路に使用するクロッ
ク波形を示す図である。
ク波形を示す図である。
【図１７】クロック制御を行った場合のクロック波形を
示す図である。
示す図である。
【図１８】クロックと遅延クロックの波形を示す図であ
る。
る。
【図１９】マスタ・スレーブＦＦ間伝送におけるタイム
チャートである。
チャートである。
【図２０】マスタＦＦ間伝送におけるタイムチャートで
ある。
ある。
【図２１】マスタ・スレーブＦＦの接続イメージを示す
図である。
図である。
【図２２】マスタＦＦの接続イメージを示す図である。
【図２３】各種ＦＦの接続イメージを示す図である。
【図２４】従来の２相スタティックＦＦ回路を示す図で
ある。
ある。
【図２５】従来のＦＦ回路にスキャン回路を付加した回
路を示す図である。
路を示す図である。
【図２６】従来の２相スタティックＦＦ回路の変形を示
す図である。
す図である。
【図２７】従来の２相スタティックＦＦ回路とクロック
制御回路を示す図である。
制御回路を示す図である。
【図２８】従来のＦＦ回路にスキャン回路を付加した回
路の変形を示す図である。
路の変形を示す図である。
【図２９】従来の２相スタティックＦＦ回路の変形を示
す図である。
す図である。
【図３０】図２５、図２８の回路の動作波形を示す図で
ある。
ある。
【図３１】従来の完全ダイナミックＦＦ回路を示す図で
ある。
ある。
【図３２】図３１のＦＦ回路の保持ノードの変動の一例
を示す図である。
を示す図である。
【図３３】インバータ回路の一例を示す図である。
【図３４】トランスファゲート回路の一例を示す図であ
る。
る。
【図３５】２入力ＮＡＮＤ回路の一例を示す図である。
【図３６】２入力ＮＯＲ回路の一例を示す図である。
【図３７】トランスファゲートとインバータの変形構成
例を示す図である。
例を示す図である。
Ｉ１，Ｉ２，Ｉ３，Ｉ４，１，３，５，６，８，９，１
５，１８，２６，２７，２８，２９，３１，３２，３
３，３５，３７，３８，３９，４０，５４，５８，６
２，６３，６４，６６，６７，６９，７０，７２，７
４，７５，７７，７８，７９，９８，１０４
インバータ回路 ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，２，４，７，１２，
１４，１６，１７，３４，３６，４１，４４，４６，５
３，５５，５６，５９，６１，６５，９９，１１７
トランスファゲー
ト １９，２０，２１，２２，２３，３０，５２，５７，６
０，１０７ ２
入力ＮＡＮＤ回路 ２５，１１２
２入力ＮＯＲ回路 Ｍ，８０，８２，８４，８６，８８，８９，９１，９
２，９３，９６ マ
スタＦＦ Ｓ，８１，８３，８５，９４，９５，９７
スレーブＦＦ １００，１０１，１０２，１０３，１０５，１０６，１
０８，１０９，１１０，１１１，１１３，１１４，１１
６，１１８，１１９
トランジスタ（ＦＥＴ）
５，１８，２６，２７，２８，２９，３１，３２，３
３，３５，３７，３８，３９，４０，５４，５８，６
２，６３，６４，６６，６７，６９，７０，７２，７
４，７５，７７，７８，７９，９８，１０４
インバータ回路 ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，２，４，７，１２，
１４，１６，１７，３４，３６，４１，４４，４６，５
３，５５，５６，５９，６１，６５，９９，１１７
トランスファゲー
ト １９，２０，２１，２２，２３，３０，５２，５７，６
０，１０７ ２
入力ＮＡＮＤ回路 ２５，１１２
２入力ＮＯＲ回路 Ｍ，８０，８２，８４，８６，８８，８９，９１，９
２，９３，９６ マ
スタＦＦ Ｓ，８１，８３，８５，９４，９５，９７
スレーブＦＦ １００，１０１，１０２，１０３，１０５，１０６，１
０８，１０９，１１０，１１１，１１３，１１４，１１
６，１１８，１１９
トランジスタ（ＦＥＴ）
Claims (12)
- 【請求項１】 帰還ループを備えたスタティック・フリ
ップフロップからなるマスタ回路と、ダイナミック・フ
リップフロップからなるスレーブ回路から構成されるフ
リップフロップ回路において、 専用もしくは複数のフリップフロップで共通に使用さ
れ、マスタ回路がデータを取り込むクロック・エッジか
ら該マスタ回路が閉じるクロック・エッジの間で形成さ
れるクロックパルス幅を、クロックパルスの繰り返しサ
イクルの長さにかかわらず所望の値以下に抑えたクロッ
クパルス信号を発生するクロックパルス発生回路を設
け、 上記フリップフロップに、上記クロックパルス発生回路
が発生する同相と逆相のクロックパルスを供給すること
を特徴とするフリップフロップ回路。 - 【請求項２】 クロックパルス発生回路に、外部から与
えられるクロック制御信号によりクロックを停止状態と
する制御手段を設け、 上記クロック制御信号によりクロックを停止状態とし、
フリップフロップのマスタ回路Ｍを閉、スレーブ回路Ｓ
を開の状態に制御することを特徴とする請求項１のフリ
ップフロップ回路。 - 【請求項３】 クロックパルス発生回路に、フリップフ
ロップの略ホールドタイム相当期間、クロックパルスを
遅延させる遅延回路を設け、 上記遅延回路により遅延されたクロックパルスを、フリ
ップフロップのマスタ回路の帰還ループに供給すること
を特徴とする請求項１または請求項２のフリップフロッ
プ回路。 - 【請求項４】 クロックパルス発生回路に、外部から与
えられる制御信号により、遅延されたクロックパルスの
供給を制御する手段を設け、 遅延されたクロックパルスのフリップフロップへの供給
を、クロックパルスとは独立に制御して、マスタ回路の
帰還ループを絶縁状態に固定することを特徴とする請求
項３のフリップフロップ回路。 - 【請求項５】 マスタ回路を、少なくとも２個のゲート
とトランスファゲートを具備する帰還ループと、データ
入力を制御するトランスファゲートから構成し、 スレーブ回路をトランスファゲートから構成したことを
特徴とする請求項１，２，３または請求項４のフリップ
フロップ回路。 - 【請求項６】 マスタ回路を、少なくとも２個のゲート
を具備する帰還ループと、データ入力を制御するトラン
スファゲートから構成し、 スレーブ回路をトランスファゲートから構成したことを
特徴とする請求項１，２，３または請求項４のフリップ
フロップ回路。 - 【請求項７】 マスタ回路を、少なくとも２個のゲー
ト、トランスファゲート、および、スレーブ用トランス
ファゲートを具備する帰還ループと、データ入力を制御
するトランスファゲートから構成した、ことを特徴とす
る請求項１，２，３または請求項４のフリップフロップ
回路。 - 【請求項８】 マスタ回路の入力側にスレーブ回路とし
て機能するトランスファゲートを設けたことを特徴とす
る請求項１，２，３，４，５，６または請求項７のフリ
ップフロップ回路。 - 【請求項９】 マスタ回路の入力側にスレーブ回路とし
て機能するトランスファゲートを複数段設けたことを特
徴とする請求項８のフリップフロップ回路。 - 【請求項１０】 少なくともトランスファゲートからな
るスキャンイン回路と、トランスファゲートと、スタテ
ィック・フリップフロップからなるスキャンアウト回路
を、フリップフロップがチェーン接続されるようにフリ
ップフロップに接続した、ことを特徴とする請求項１，
２，３，４，５，６，７または請求項８のフリップフロ
ップ回路。 - 【請求項１１】 スキャンイン回路の出力とスキャンア
ウト回路の入力を共通接続したことを特徴とする請求項
１０のフリップフロップ回路。 - 【請求項１２】 複数のフリップフロップが相互に接続
されたフリップフロップ回路において、 マスタ・フリップフロップの出力を遅延の大きなパスを
介してマスタ・フリップフロップに伝送し、 スレーブ・フリップフロップの出力もしくはマスタ・フ
リップフロップの出力を、遅延の小さなパスを介して、
それぞれマスタ・フリップフロップもしくはスレーブ・
フリップフロップに伝送することにより、レーシングと
オーバディレイを防止したことを特徴とするフリップフ
ロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227784A JPH0897685A (ja) | 1994-09-22 | 1994-09-22 | フリップフロップ回路 |
| US08/505,150 US5654658A (en) | 1994-09-22 | 1995-07-21 | Flip-flop circuit and electronic device including the flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227784A JPH0897685A (ja) | 1994-09-22 | 1994-09-22 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897685A true JPH0897685A (ja) | 1996-04-12 |
Family
ID=16866335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227784A Pending JPH0897685A (ja) | 1994-09-22 | 1994-09-22 | フリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5654658A (ja) |
| JP (1) | JPH0897685A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762637B2 (en) | 2000-09-04 | 2004-07-13 | Infineon Technologies Ag | Edge-triggered d-flip-flop circuit |
| JP2006135960A (ja) * | 2004-11-05 | 2006-05-25 | Samsung Electronics Co Ltd | 高速低電力クロックゲーテッドロジック回路 |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
| JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
| JP2013506349A (ja) * | 2009-09-28 | 2013-02-21 | アルテラ コーポレイション | 準安定性強化格納回路のための装置および関連する方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164140B1 (ko) * | 1995-06-29 | 1999-01-15 | 김주용 | 광-케이블 tv헤드-엔드 감시환경블럭의 에러 복구장치 및 그 방법 |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
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