DE69907970T2 - Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq) - Google Patents

Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq) Download PDF

Info

Publication number
DE69907970T2
DE69907970T2 DE69907970T DE69907970T DE69907970T2 DE 69907970 T2 DE69907970 T2 DE 69907970T2 DE 69907970 T DE69907970 T DE 69907970T DE 69907970 T DE69907970 T DE 69907970T DE 69907970 T2 DE69907970 T2 DE 69907970T2
Authority
DE
Germany
Prior art keywords
node
circuit
transmission gate
transistor
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69907970T
Other languages
English (en)
Other versions
DE69907970D1 (de
Inventor
Mehdi Hatamian
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Broadcom Corp
Original Assignee
Broadcom Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Broadcom Corp filed Critical Broadcom Corp
Application granted granted Critical
Publication of DE69907970D1 publication Critical patent/DE69907970D1/de
Publication of DE69907970T2 publication Critical patent/DE69907970T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3012—Built-In-Current test [BIC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318502—Test of Combinational circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
    • H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/32—Reducing cross-talk, e.g. by compensating
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
    • H04L25/03146—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques
    • H04L25/03248—Arrangements for operating in conjunction with other apparatus
    • H04L25/03254—Operation with other circuitry for removing intersymbol interference
    • H04L25/03267—Operation with other circuitry for removing intersymbol interference with decision feedback equalisers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/067—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing soft decisions, i.e. decisions together with an estimate of reliability
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03356—Baseband transmission
    • H04L2025/03363—Multilevel
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03356—Baseband transmission
    • H04L2025/03369—Partial response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03477—Tapped delay lines not time-recursive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03484—Tapped delay lines time-recursive
    • H04L2025/0349—Tapped delay lines time-recursive as a feedback filter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03484—Tapped delay lines time-recursive
    • H04L2025/03496—Tapped delay lines time-recursive as a prediction filter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03484—Tapped delay lines time-recursive
    • H04L2025/03503—Tapped delay lines time-recursive as a combination of feedback and prediction filters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods
    • H04L2025/03598—Algorithms
    • H04L2025/03611—Iterative algorithms
    • H04L2025/03617—Time recursive algorithms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods
    • H04L2025/03745—Timing of adaptation

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Artificial Intelligence (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf Verfahren und Systeme zum Steuern einer Spannung an einem Knoten in einer Schaltung, die so ausgelegt sind, dass verhindert wird, dass an dem Knoten eine unbekannte Schwebespannung anliegt. Insbesondere bezieht sich die Erfindung auf ein Verfahren und System zum Steuern von Knoten, die anfällig sind für Schwebespannungen in einem dynamischen Register, das Bestandteil einer integrierten Schaltung zur Hochgeschwindigkeitskommunikation ist, während die integrierte Schaltung IDDQ-Tests zum Erkennen von Schaltungsfehlern unterzogen wird.
  • Beschreibung des Stands der Technik
  • Lokale Datennetze (LANs) bieten Netzwerkanschlussmöglichkeiten für PCs, Workstations und Server. Ethernet in seiner originalen 10 BASE-T-Form bleibt die dominierende Netzwerktechnologie für LANs. Jedoch ist zwischen den Hochgeschwindigkeits-LAN-Technologien, die heute verfügbar sind, Fast-Ethernet oder 100 BASE-T die führende Technologie. Die Fast-Ethernet-Technologie schafft eine glatte, ununterbrochene Entwicklung von der Leistungsfähigkeit von 10 MBit pro Sekunde (Mbps) der 10 BASE-T-Technologie zur Leistungsfähigkeit von 100 Mbps der 100 BASE-T-Technologie. Die wachsende Verwendung von 100 BASE-T-Verbindungen zu Servern und Desktop-Rechnern schafft einen Bedarf für eine noch schnellere Netzwerk-Technologie auf dem Backbone- und Server-Level.
  • Die angemessenste Lösung für diesen Bedarf, die nun in der Entwicklung ist, ist Gigabit-Ethernet. Gigabit-Ethernet schafft eine Bandbreite von 1 GBit pro Sekunde (Gpbs), wobei die Einfachheit des Ethernets bei geringeren Kosten im Vergleich zu anderen Technologien mit vergleichbarer Geschwindigkeit ausgenutzt wird. Darüber hinaus bietet Gigabit-Ethernet für bestehende Ethernet-Installationen sanfte Upgrade-Möglichkeiten.
  • In einem Gigabit-Ethernet-Kommunikationssystem, das dem 100 BASE-T-Standard entspricht, sind Gigabit-Transceiver über verdrillte Kupferkabel der Kategorie 5 miteinander verbunden. Das Kabelansprechverhalten variiert in großem Ausmaße bei verschiedenen Kabeln. Daher variieren die Berechnungen und daher der Energieverbrauch, der erforderlich ist, um Rauschen (Echo, Nahnebensprechen, Fernnebensprechen) zu kompensieren, je nach dem verwendeten Kabel sehr stark.
  • In der Technologie der integrierten Schaltungen wird der Energieverbrauch im Allgemeinen als eine Funktion der (Schalt-Takt-)Geschwindigkeit der Transistorelemente, die die Schaltung bilden, sowie der Anzahl der Bausteinelemente betrachtet, die innerhalb einer bestimmten Zeitperiode arbeiten. Je größer die Zahl der Transistorelemente ist, die zu einem bestimmten Zeitpunkt arbeiten, und je größer die Arbeitsgeschwindigkeit der Bausteinsanordnung ist, je größer ist der relative Anteil an Energieverbrauch der Schaltung. Das ist besonders bei Gigabit-Ethernet relevant, da alle Berechnungsschaltungen mit 150 MHz (entsprechend 250 Mbps pro verdrilltem Kabelpaar) getaktet werden und die Verarbeitungsanforderungen an solche Schaltungen erfordern ziemlich große Blöcke an Berechnungsschaltungsanordnungen, insbesondere in den Filterelementen. Energieverbrauchswerte in dem Bereich zwischen 4,5 Watt bis 6 Watt sind nicht unrealistisch, wenn die Geschwindigkeit und Komplexität moderner Gigabit-Kommunikationsschaltungsanordnungen betrachtet wird.
  • Ein Gigabit-Ethernet-Transceiver umfasst eine große Anzahl von Anpassungsfiltern, die wiederum eine große Anzahl von Registern benötigten. Dabei bevorzugt man dynamische Register gegenüber statischen Registern, da sie weniger Energie verbrauchen und eine höhere Arbeitsgeschwindigkeit aufweisen. Daher ergibt sich aus den Anforderungen eines kleinen Layouts, eines geringen Energieverbrauchs und einer hohen Betriebsgeschwindigkeit der Gigabit-Ethernet-Transceiver die Notwendigkeit der Verwendung von dynamischen Registern anstelle von statischen Registern bei den meisten Anpassungsfiltern, die in dem Gigabit-Ethernet-Transceiver enthalten sind. Jedoch ergeben sich aus der Verwendung von dynamischen Registern Probleme beim IDDQ-Testen des Transceiver-Chips.
  • IDDQ-Tests, wobei IDDQ das IEEE-Symbol für den Ruhestrom in integrierten CMOS-Schaltungen ist, ist eine kosteneffektive Teststrategie für das Erkennen von Fehlern in digitalen integrierten CMOS-Schaltungen. IDDQ-Tests sind ideal für statische integrierte CMOS-Schaltungen, die extrem niedrige Leckströme IDD ziehen, wenn keine Transistoren geschaltet werden. Dieser Zustand, bei dem nicht geschaltet wird, wird als Ruhezustand bezeichnet. Defekte in integrierten CMOS-Schaltungen, die Ströme verursachen, die höher sind als ein angenommener Schwellenwert IDD, können durch dieses Testverfahren erkannt werden. Wenn eine integrierte Schaltung ein dymanisches CMOS-Register enthält, wird der IDDQ-Test unzuverlässig, da sich im Schwebezustand befindende Knoten in dem dynamischen Register dazu führen können, dass ein beträchtlicher Betrag des zum Energieverbrauch führenden Stroms sich in dem dynamischen Register während des Ruhezustands zerstreut. Es ist nicht möglich, zu bestimmen, ob ein großer Teil des für den Energieverbrauch verantwortlichen Stroms, der von der Schaltung gezogen wird, durch einen Defekt in der Schaltung oder durch sich im Schwebezustand befindende Knoten verursacht wurde. Daher führen die sich im Schwebezustand befindenden Knoten dazu, dass der IDDQ-Test unzuverlässig wird.
  • Daher besteht ein Bedarf nach einem Verfahren und einem System zum Steuern von Spannungen an Knoten, die in einen Schwebezustand gelangen können und sich in einem dynamischen Register befinden, das in einer integrierten Schaltung liegt, während die integrierte Schaltung einem IDDQ-Test unterzogen wird.
  • US-4,920,282 beschreibt eine dynamische Latch-Schaltung, die ein Ausgangsignal an einem Ausgangsknoten erzeugt, wenn eine Spannungserzeugungsschaltung erkennt, dass der Steuertakt unterbrochen worden ist, und setzt die Spannung am Ausgangsknoten auf ein niedriges Versorgungspotential.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung schafft ein Verfahren und ein System zur Steuerung einer Spannung an einem Knoten in einer Schaltung, die so erfolgt, dass der Knoten davon abgehalten wird, in einen Zustand mit einer unbekannten Schwebespannung während eines Ruhezustands eines Taktsignals zu gelangen, wie sie in den Ansprüchen 1 und 5 definiert sind.
  • Kurze Beschreibung der Zeichnungen
  • Diese und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung lassen sich besser verstehen, wenn sie ihn Verbindung mit der nachfolgenden detaillierten Beschreibung, den beigefügten Ansprüchen und den hinzugefügten Zeichnungen betrachtet werden, in denen:
  • 1 ein vereinfachtes Blockdiagramm eines Hochgeschwindigkeits-Kommunikationssystems ist, das zwei Gigabit-Transceiver umfasst, die so ausgelegt sind, dass sie über mehrere Kanäle mit verdrillten Drahtpaaren kommunizieren können;
  • 2 ein Blockdiagramm eines Gigabit-Transceivers ist;
  • 3A ein vereinfachtes Strukturdiagramm eines adaptiven FIR-Filters ist, wie er als Echo/NEXT(Nebensprechen)-Unterdrückungsschaltung bei einer Ausführungsform des Gigabit-Transceivers implementiert sein könnte;
  • 3B eine äquivalente Struktur des in der 3A gezeigten adaptiven FIR-Filters ist;
  • 4 ein verallgemeinertes Blockdiagramm der vorliegenden Erfindung ist;
  • 5 ein schematisches Schaltbild eines auf ansteigende Flanken reagierenden dynamischen CMOS-Registers mit IDDQ-Testmöglichkeiten, das gemäß der vorliegenden Erfindung aufgebaut ist;
  • 6 ein schematisches Schaltbild eines auf fallende Flanken reagierenden dynamischen CMOS-Registers mit IDDQ-Testmöglichkeiten ist, das gemäß der vorliegenden Erfindung aufgebaut ist.
  • Genaue Beschreibung der Erfindung
  • Die vorliegende Erfindung schafft ein Verfahren und System, die einen Knoten in einer Schaltung davon abhalten, eine ungewünschte Schwebespannung während eines Ruhezustands eines Taktsignals anzunehmen. Das System umfasst eine Steuerschaltung, die dazu dient, die Spannung an dem Knoten zu bestimmen. Der Knoten ist entweder durch ein Eingangssignal gesteuert oder auf eine festgelegte Spannung gezogen. Bei einer Anwendung in einem dynamischen Register besteht das Ziel des Verfahrens darin, zu verhindern, dass eine beträchtliche Menge des den Energieverbrauch verursachenden Stroms davon abzuhalten, während eines Ruhezustands des Taktsignals in dem dynamischen Register zerstreut zu werden.
  • Bei einer Anwendung der vorliegenden Erfindung besteht die Schaltung aus einem dynamischen Register, das ein Übertragungsgatter vom CMOS-Typ und einen in Reihe geschalteten Inverter umfasst.
  • Dynamische Register werden bei den meisten adaptiven Filtern verwendet, die in Gigabit-Ethernet-Transceivern eines Kommunikationssystems enthalten sind. Aus Gründen einer einfachen Erklärbarkeit wird die vorliegende Erfindung im Einzelnen in der Anwendung bei einer solchen als Beispiel gewählten Anwendung beschrieben werden. Jedoch ist in dieser Vorgehensweise keine Einschränkung des Schutzbereichs der vorliegenden Erfindung zu sehen.
  • Um die Vorteile der vorliegenden Erfindung richtig einschätzen zu können, ist es vorteilhaft, die Erfindung im Zusammenhang mit einer als Beispiel gewählten bidirektionalen Kommunikationsvorrichtung, z. B. einem Ethernet-Transceiver, zu beschreiben. Die spezielle als Beispiel gewählte Implementierung ist in der 1 dargestellt, die ein vereinfachtes Blockschaltbild eines Multi-Paar-Kommunikationssystems ist, das gemäß dem IEE 802.3ab-Standard (der auch als 100 BASE-T bezeichnet wird) für ein 1 Gigabit (Gb/s) Ethernet-Full-Duplex-Kommunikation über vier verdrillte Kupferdrahtpaare der Kategorie 5 arbeitet. Das in der 1 dargestellte Kommunikationssystem ist als ein Punkt-zu-Punkt-System dargestellt, um die Erklärung zu erleichtern, und es umfasst zwei Haupttransceiver-Blöcke 102 und 104, die miteinander über vier verdrillte Kabelpaare 112a, b, c und d verbunden sind. Jedes der Drahtpaare 112a, b, c, d ist mit jedem der Transceiver-Blöcke 102, 104 über eine entsprechende der vier Leitungsschnittstellenschaltungen 106 verbunden. Jedes der Drahtpaare 112a, b, c, d erleichtert die Übertragung von Informationen zwischen entsprechenden Paaren der vier Paare von Sender/Empfänger-Schaltungen (Teiltransceiver) 108. Jeder der vier Teiltranceiver 108 ist zwischen eine entsprechende Leitungsschnittstellenschaltung 106 und einen Block einer physikalischen Codierungsunterschicht (Physical Coding Sublayer, PCS) 110 geschaltet. In jedem der vier Transceiver-Blöcke 102 und 104 sind die vier Teiltransceiver 108 in der Lage, gleichzeitig bei 250 Megabit Informationsdaten pro Sekunde (Mb/s) zu übertragen und sie sind an entsprechende Fernteil-Transceiver über entsprechende Leitungsschnittstellenschaltungen gekoppelt, um eine bidirektionale Früh-Duplex-Operation zu ermöglichen. Somit lässt sich für jeden der Transceiver-Blöcke 102 und 104 ein Kommunikationsdurchsatz von 1 Gb/s erreichen, in dem vier mit 250 Mb/s (125 Mbaud bei 2 Information-Datenbits pro Zeichen) arbeitenden Teiltransceiver 108 für jeden der Transceiver-Blöcke 102, 104 und vier Paare von verdrillten Kupferkabeln verwendet werden, um die beiden Transceiver-Blöcke 102, 104 miteinander zu verbinden.
  • Das als Beispiel gewählte und in der 1 dargestellte Kommunikationssystem weist eine äußerliche Ähnlichkeit mit einem 100 BASE-T4-System auf, ist jedoch so ausgelegt, dass es mit einer zehnmal höheren Bit-Geschwindigkeit arbeitet. So ist zu erkennen, dass bestimmte Leistungseigenschaften des Systems wie die Abtastgeschwindigkeit und dergleichen entsprechend höher sein werden und einen größeren Energieverbrauch verursachen. Darüber hinaus ist bei Gigabit-Datengeschwindigkeiten, die über möglicherweise verrauschte Kanäle erzielt werden sollen, ein proportional größeres Ausmaß an Signalverarbeitung in vielen Fällen erforderlich, um einen adäquaten Grad an Signalgüte und – qualität sicherzustellen.
  • Die 1 zeigt ein vereinfachtes Blockschaltbild der funktionellen Architektur und des inneren Aufbaus eines als Beispiel gewählten Transceiver-Blocks, der in seiner Gesamtheit mit 200 bezeichnet ist, und zum Beispiel der Transceiver 2 in der 1 sein kann. Da die als Beispiel gewählte Transceiver-Anwendung sich auf Gigabit-Ethernet-Übertragung bezieht, wird der Transceiver als "Gigabit-Transceiver" bezeichnet werden. Um die Darstellung und Beschreibung so einfach wie möglich zu halten, zeigt 2 nur einen der vier mit 250 Mb/s betriebenden Teiltransceiver, die gleichzeitig arbeiten (hierin bezeichnet als "4-D-Operation"). Da jedoch die Operationen der vier Teiltransceiver notwendigerweise miteinander in Beziehung stehen, führen gewisse Blöcke und Signalleitungen bei der als Beispiel gewählten Ausführungsform in der 2 vierdimensionale Operationen durch und tragen vierdimensionale (4-D-)Signale. Mit "4-D" ist gemeint, dass die Daten von den vier Teiltransceivern gleichzeitig verwendet werden. Um die Signalbeziehungen in der 2 klarer darzustellen, entsprechen dünne Leitungen eindimensionalen Funktionen oder Signalen (d. h. sie beziehen sich auf lediglich einen Teiltransceiver) und dicke Leitungen beziehen sich auf 4-D-Funktionen oder -Signale (d. h. sie beziehen sich auf alle vier Teiltransceiver).
  • In der 2 umfasst der Gigabit-Transceiver 200 einen Block für eine Gigabit-Medium-Unabhängigkeits-Schnittstelle (Gigabit Medium Independent Interface (GMII)) 202, der in eine Empfangs-GMII-Schaltung 202R und eine Übertragungs-GMII-Schaltung 202T unterteilt ist. Der Transceiver umfasst darüber hinaus einen Block 204 für eine physikalische Codierungsunterschicht (PCS), der unterteilt ist in eine Empfangs-PCS-Schaltung 204R und eine Übertragungs-PCS-Schaltung 204T, einen Pulsformungsfilter 206, einen Digi tal/analog(D/A)-Umsetzungsblock 208, einen Leitungsschnittstellenblock 210, wobei diese Teile alle den Übertragungsteil des Transceivers ausmachen.
  • Der Empfängerteil umfasst einen Hochpassfilter 212, einen Verstärker mit programmierbarer Verstärkung (PGB) 214, einen Analog/digital(A/D)-Umsetzer 216, einen Block 220 zur automatischen Verstärkungssteuerung, einen Taktrückgewinnungsblock 222, einen Paarumlagerungsmultiplexerblock 224, einen Demodulator 226, einen Offset-Unterdrücker 228, einen Nahend-Fernsprechen(NEXT)-Unterdrückerblock 230, der aus drei Teil-NEXT-Unterdrückern besteht, und einen Echo-Unterdrücker 232.
  • Der Gigabit-Transceiver 200 umfasst darüber hinaus einen A/D-FIFO-Puffer 218, um den geeigneten Transfer von Daten von dem analogen Taktbereich zum Empfangstaktbereich zu erleichtern, einen Schleifen-FIFO-Block (LPBK) 232, um einen geeigneten Transfer von Daten von dem Übertragungstaktbereich zum Empfangstaktbereich zu erleichtern. Der Gigabit-Transceiver 200 kann darüber hinaus optional einen zusätzlichen adaptiven Filter umfassen, um Fernendnebensprechenrauschen (FEXT-Unterdrücker) zu unterdrücken.
  • Während des Betriebs empfängt der Übertragungsabschnitt 202T des GMII-Blocks auf dem Übertragungspfad Daten von dem Medienzugangssteuermodul (MAC) im Byteweiten Format mit einer Frequenz von 125 MHz und leitet diese zum Übertragungsabschnitt 204T des PCS-Blocks über den FIFO 201. Der FIFO 201 stellt einen geeigneten Datentransfer von der MAC-Schicht zur physikalischen Codierungs(PHY)-Schicht her, da der Übertragungstakt der PHY nicht notwendigerweise mit dem Takt der MAC-Schicht synchronisiert ist. Bei einer Ausführungsform weist dieser kleine FIFO 201 zwischen ungefähr 3 und ungefähr 5 Speicherzellen auf, um die Dateielastizitätsanforderungen zu berücksichtigen, die eine Funktion der Rahmengröße und des Frequenz-Offsets sind.
  • Der PCS-Übertragungsabschnitt 204T fuhrt bestimmte Verschlüsselungsoperationen durch und ist insbesondere verantwortlich für das Codieren von digitalen Daten in geeignete Codewort-Repräsentationen, die für die Übertragung geeignet sind. Bei der in der 2 dargestellten Ausführungsform umfasst der Übertragungs-PCS-Abschnitt 204T eine Codiermaschine und einen Signalumsetzer, die eine Trellis-codierte Architektur implementieren, wie sie z. B. durch die IEEE 802.3ab Spezifikation für Gigabit-Übertragungen erforderlich ist.
  • Gemäß dieser Codierungsarchitektur erzeugt der PCS-Übertragungabschnitt 204T vier 1-D-Zeichen, eines für jeden der vier Teiltransceiver. Das für die in der 2 dargestellten Teiltransceiver erzeugte 1-D-Zeichen wird durch den Pulsformungsfilter 206 gefiltert. Diese Filterung dient dazu, die vom Transceiver ausgestrahlte Emission der Ausgangssignale zu vermindern, sodass dieser in den Parameterbereich fällt, der von der FCC (Federal Communications Commision) verlangt wird. Der Pulsformungsfilter 206 ist so implementiert, dass er eine Übertragungsfunktion der An 0,75 + 0,25z–1 definiert. Diese spezielle Implementierung ist so gewählt, dass das Leistungsspektrum der Ausgangssignale des Transceivers unter das Leistungsspektrum eines 100 BASE-Tx-Signals fällt. Das 100 BASE-Tx wird in großem Ausmaß verwendet und ist weithin akzeptiert als Fast-Ethernet-Standard für die 100 Mb/s-Operation auf zwei Paaren von verdrillten Kabeln der Kategorie 5. Das Ausgangssignal des Pulsformungsfilters 206 wird durch den D/A-Umsetzer 208 in ein analoges Signal umgesetzt mit einer Arbeitsgeschwindigkeit von 125 MHz. Dieses analoge Signal läuft durch den Leitungsschnittstellenblock 210 und wird auf das entsprechende verdrillte Kabelpaar gelegt.
  • Auf der Empfangsseite empfängt der Leitungsschnittstellenblock 110 ein analoges Signal von dem verdrillten Kabelpaar. Das empfangene Analogsignal wird vorab durch den Hochpassfilter 212 und den PGA 214 konditioniert, bevor es in ein digitales Signal durch den A/D-Umsetzer 216 umgesetzt wird, der mit einer Abtastrate von 125 MHz arbeitet. Der Takt des A/D-Umsetzers 216 wird durch das Ausgangssignals des Taktrückgewinnungsblocks 222 gesteuert. Das sich ergebende digitale Signal wird in der geeigneten Weise von dem analogen Taktbereich in den Empfangstaktbereich durch den A/D-FIFO 218 transferiert. Das Ausgangssignal des A/D-FIFO 218 wird darüber hinaus verwendet von dem AGC 220, um die Operation des PGAs 214 zu steuern.
  • Das Ausgangssignal des A/D-FIFOs 218 wird zusammen mit den Ausgangssignalen von den A/D-FIFOs der anderen drei Teiltransceiver zum Paarumlagerungs-Multiplexerblock 224 eingegeben. Der Paarumlagerungs-Multiplexerblock 224 verwendet das 4-D-Paarumlagerungssteuerungssignal von dem Empfangsabschnitt 204R des PCS-Blocks, um die vier Eingangssignale auszusortieren und die richtigen Signale zum entsprechenden Durchlassentzerrer 26 des Demodulators 226 zu senden. Diese Paarumlagerungssteuerung ist aus den nachfolgend beschriebenen Gründen erforderlich. Das Trellis-Codierungsverfahren, das für die Gigabit-Transceiver (101 und 102 in der 1) verwendet wird, basiert auf der Tatsache, dass ein Signal auf jedem verdrillten Drahtpaar einer entsprechenden 1-D-Konstellation entspricht, und dass die Signale, die über die vier verdrillten Paare übertragen werden, gemeinsam einer 4-D-Konstellation entsprechen. Daher muss, damit die Decodierung funktionieren kann, jedes der vier verdrillten Paare eindeutig mit einer der vier Dimensionen identifiziert werden. Jede nicht detektierte Umlagerung der vier Paare würde zu einer fehlerhaften Decodierung führen. Bei einer alternativen Ausführungsform des Gigabit-Transceivers würde die Paarumlagerungssteuerung durch den Demodulator 226 durchgeführt werden und nicht durch die Kombination aus dem PCS-Empfangsabschnitt 204R und dem Paarumlagerungs-Multiplexerblock 224.
  • Der Demodulator 226 umfasst einen Durchlassentzerrer (FFE) 26 für jeden Teiltransceiver, der gekoppelt ist an eine Zeitversatzkorrekturspeicherschaltung 36 und eine Decodierschaltung 38, die bei der dargestellten Ausführungsform als Trellis-Decodierer implementiert ist. Die Zeitversatzkorrekturspeicherschaltung 36 und der Trellis-Decodierer 38 können von allen vier Teiltransceivern gemeinsam verwendet werden. Der FFE 26 empfängt das für ihn bestimmte empfangene Signal von dem Paarumlagerungs-Multiplexerblock 224. Eine geeignete Implementierung für den FFE 26 sieht z. B. so aus, dass er einen Vorfilter 28, einen programmierbaren inversen Partial-Response(IPR)-Filter 30, eine Summiervorrichtung 32 und eine Stufe 34 mit adaptiver Verstärkung umfasst. Der FFE 26 ist ein adaptiver Filter von dem Typ, der nach dem Prinzip der kleinsten mittleren Fehlerquadrate (LMS) arbeitet, der so ausgebildet ist, dass er einen Kanalausgleich durchführen kann, wie er später noch näher erläutert werden wird.
  • Der Vorfilter 28 erzeugt ein Vorsignal aus dem Eingangssignal 2. Dieses Vorsignal wird zur Taktrückgewinnung verwendet. Die Übertragungsfunktion des Vorfilters 28 kann als – γ + z–1 dargestellt werden, wobei γ gleich 1/16 für kurze Kabel (kürzer als 80 Meter) und 1/8 für lange Kabel (länger als 80 m) ist. Die Bestimmung der Länge eines Kabels basiert auf der Verstärkung des Grob-PGAs 14 des Blocks 214 mit programmierbarer Verstärkung.
  • Der programmierbare IPR-Filter 30 kompensiert die ISI (Zwischenzeicheninterferenz), die durch die Partial-Response-Pulsformung in dem Übertragungsabschnitt eines Ferntransceivers eingebracht wird, der das analoge Äquivalent des digitalen Signals 2 überträgt. Die Transferfunktion des IPR-Filters 30 kann als 1/(1 + Kz–1) ausgedrückt werden. Bei dem vorliegenden Beispiel weist K einen beispielhaften wert von 0,484375 während des Beginns auf und wird dann allmählich nach unten reduziert auf Null nach der Konvergenz des Entscheidungsrückführungsentzerrers, der in dem Trellis-Decodierer 38 enthalten ist. K kann darüber hinaus irgendeinen anderen positiven Wert annehmen, der kleiner als 1 ist.
  • Die Summierungsvorrichtung 32 empfängt das Ausgangssignal des IPR-Filters 30 und subtrahiert davon in adaptiver Weise Unterdrückungssignale, die von dem adaptiven Filterblock empfangen wurden, nämlich den Signalen, die durch den Offset-Unterdrücker 228, die NEXT-Unterdrücker 230 und den Echo-Unterdrücker 232 entwickelt wurden. Der Offset-Unterdrücker 228 ist ein adaptiver Filter, der eine Schätzung der Signalunterdrückung erzeugt, die durch die Bausteinschaltungsanordnung des vorderen analogen Endes des Transceivers eingeführt wird, insbesondere Offsets, die durch den PGA 214 und den A/D-Umsetzer 216 eingebracht werden.
  • Die drei NEXT-Unterdrücker 230 können auch als adaptive Filter beschrieben werden und werden bei der beschriebenen Ausführungsform dazu verwendet, die NEXT-Verschlechterungen in dem empfangenen Signal zu modellieren, die durch Interferenz verursacht werden, die durch die Zeichen erzeugt wird, die über die drei lokalen Sender der anderen drei Teiltransceiver gesendet werden. Es ist zu erkennen, dass diese Verschlechterungen durch einen Nebensprechmechanismus verursacht werden, der zwischen benachbarten Paaren von Kabeln auftritt, daher der Ausdruck "Nahnebensprechen" oder NEXT. Da jeder Empfänger Zugang zu den Daten hat, die über die drei anderen Sender gesendet werden, ist es möglich, die NEXT-Verschlechterungen durch Filterung in etwa zu reduzieren. In der 2 ist zu erkennen, dass die drei NEXT-Unterdrücker 230 die Signale filtern, die von dem PCS-Block zu den drei anderen Sendern gesendet werden und drei Signale erzeugen, die die jeweiligen NEXT-Verschlechterungen replizieren. Indem diese drei Signale von dem Ausgangssignal des IPR-Filters subtrahiert werden, können die Verschlechterungen im Wesentlichen unterdrückt werden.
  • Wegen der bidirektionalen Natur des Kanals verursacht jeder lokale Sender eine Echo-Verschlechterung des empfangenen Signals des lokalen Empfängers, mit dem er ein Paar bildet, sodass ein Teiltransceiver gebildet wird. Um diese Verschlechterung zu beseitigen, ist ein Echo-Unterdrücker 232 vorgesehen, der auch als adaptiver Filter charakterisiert werden kann und der bei der dargestellten Ausführungsform verwendet wird, um die durch das Echo verursachte Signalverschlechterung zu modellieren. Der Echounterdrücker 232 filtert das von dem PCS-Block zu dem mit dem Empfänger verknüpften lokalen Sender gesendete Signal und erzeugt in etwa eine Kopie der Echo-Verschlechterung. Indem dieses kopierte Signal von dem Ausgangssignal des IPR-Filters 30 subtrahiert wird, wird die Echo-Verschlechterung im Wesentlichen unterdrückt.
  • Die Stufe 34 mit adaptiver Verstärkung empfängt das verarbeitete Signal von der Summierungsschaltung 32 und führt eine Feinabstimmung der Verstärkung des Signalpfades unter Verwendung eines Null-Reduzierungs-LMS-Algorithmus durch. Da diese Stufe 34 mit adaptiver Verstärkung auf der Basis der durch die adaptiven Filter 228, 230 und 232 erzeugten Fehlersignale eingestellt wird, liefert sie eine noch genauere Signalverstärkung als diejenige, die durch den PGA 214 in dem analogen Abschnitt geliefert wird.
  • Das Ausgangssignal der Stufe 34 mit adaptiver Verstärkung, dass dann auch das Ausgangssignal des FFEs 26 darstellt, wird in die Zeitversatzkorrekturspeicherschaltung 36 eingegeben. Der Zeitversatzkorrekturspeicher 36 ist ein vierdimensionaler Funktionsblock, d. h. er empfängt ebenfalls die Ausgangssignale der drei FFEs der anderen drei Teilreceiver. Es kann ein relativer Zeitversatz in den Ausgangssignalen der vier FFEs liegen, die die vier Signalabtastungen sind, die die vier Zeichen repräsentieren, die decodiert werden sollen. Dieser relative Zeitversatz kann bis zu 50 Nanosekunden betragen und wird durch die Unterschiedliche Art und Weise verursacht, wie die Kupferdrahtkabel verdrillt sind. Um die vier Zeichen in der richtigen Weise decodieren zu können, müssen die vier Signalabtastungen in der richtigen Weise zueinander ausgerichtet werden. Der Zeitversatzkorrekturspeicher richtet die vier Signalabtastungen, die von den vier FFEs empfangen wurden, aus, und leitet die bezüglich des Zeitversatzes korrigierten vier Signalabtastungen zu einer Decodierschaltung 38, damit sie decodiert werden können.
  • Im Zusammenhang mit der als Beispiel dargestellten Ausführungsform werden die beim lokalen Transceiver empfangenen Daten vor der Übertragung beim Ferntranceiver codiert. Im vorliegenden Fall müssen die Daten unter Verwendung eines vierdimensionalen 8-Zustands-Trellis-Codes codiert werden und der Codierer 38 muss daher als Trellis-Decodierer implementiert werden. Falls keine Zwischenzeicheninterferenz (ISI) vorliegt, würde ein geeigneter 8-Zustands-Viterbi-Decodierer die optimale Decodierung dieses Codes liefern. Jedoch bringt im Falle von Gigabit-Ethernet das verdrillte Kabelpaar der Kategorie 5 eine beträchtliche Menge an ISI ein. Darüber hinaus trägt der Partial-Response-Filter des Fernsenders auf der anderen Seite des Kommunikationskanals ebenfalls eine gewisse Menge von ISI ein. Daher muss der Trellis-Decodierer 38 sowohl den Trellis-Code als auch ISI decodieren, und zwar mit einer Frequenz von 125 MHz. Bei der dargestellten Ausführungsform des Gigabit-Transceivers umfasst der Trellis-Decodierer 38 einen 8-Zustands-Viterbi-Decodierer und verwendet eine Entscheidungsrückführungssequenzschätzung, um die ISI-Bestandteile zu verarbeiten.
  • Das 4-D-Ausgangssignal des Trellis-Decodierers 38 wird zum PCS-Empfangsabschnitt 204R geliefert. Der Empfangsabschnitt 204R des PCS-Blocks entwürfelt und decodiert den Zeichenstrom und leitet dann die decodierten Pakete und den -strom zum Empfangsabschnitt 204T des GMII-Blocks weiter, der ihn dann zum MAC-Modul leitet. Die 4-D-Ausgangssignale, die die Fehler- und die tentative Entscheidung sind, werden zum Taktrückgewinnungsblock 222 geliefert, dessen Ausgangssignale die Abtastzeit des A/D-Umsetzers 216 steuern. Einer der vier Bestandteile des Fehlers und einer der vier Bestandteile der tentativen Entscheidung entspricht dem in der 2 dargestellten Empfänger und wird zur Stufe 34 mit adaptiver Verstärkung des FFEs 26 geliefert, um die Verstärkung des Entzerrersignalpfads einzustellen. Der Fehlerkomponentenbestandteil des Decodierer- Ausgangssignal wird darüber hinaus auch als ein Steuersignal zur Anpassungsschaltungsanordnung geliefert, die in jedem der adaptiven Filter 228, 229, 230, 231 und 232 eingeschlossen ist. Die Anpassungsschaltungsanordnung wird dazu verwendet, die Veränderung der Filterkoeffizienten anzupassen und zu trainieren.
  • Die adaptiven Filter, die verwendet werden, um den Echo-Unterdrücker 232 und die NEXT-Unterdrücker 230 zu implementieren, sind typischerweise Finite-Impulse-Response(FIR)-Filter. 3A zeigt eine Struktur eines adaptiven FIR-Filters, der als ein Echo-NEXT-Unterdrücker bei einer Ausführungsform des Gigabit-Transceivers verwendet werden kann.
  • In der 3A ist zu erkennen, dass jeder adaptive FIR-Filter einen Eingangssignalpfad Pin, einen Ausgangssignalpfad Pout und N-Abgriffe umfasst (N ist in der 3A 9). Jeder Abgriff verbindet einen Punkt in dem Eingangssignalpfad Pin mit einem Punkt in dem Ausgangssignalpfad Pout. Bis auf den letzten Abgriff umfasst jeder Abgriff einen Koeffizienten Ci, einen Multiplizierer Mi und einen Addierer Ai, wobei i = 0, ..., N-2 ist. Der letzte Abgriff umfasst den Koeffizienten CN–1, den Multiplizierer MN–1 und keinen Addierer. Die Koeffizienten Ci, wobei i = 0, ..., N-1, werden in Koeffizientenregistern gespeichert. Während jedes Anpassungsprozesses werden die Werte der Koeffizienten Ci unter Verwendung eines bekannten Algorithmus der kleinsten mittleren Fehlerquadrate durch eine Anpassungsschaltungsanordnung (die in der 3A nicht dargestellt ist) trainiert. Nach dem Training konvergieren die Koeffizienten Ci zu stabilen Werten. Der FIR-Filter umfasst einen Satz von Verzögerungselementen Di, wobei jedes Verzögerungselement in dem dynamischen CMOS-Register 300 in der 3A implementiert ist. Die Anzahl der Verzögerungselemente Di bestimmt die Ordnung des FIR-Filters. Das Ausgangssignal y(n), d. h. das Filterausgangssignal zum Zeitpunkt n ist eine Funktion des Eingangssignals zum Zeitpunkt n und der letzten Eingangssignale zu den Zeitpunkten n-1 bis n-(N-1) und wird durch die folgende Formel beschrieben:
    Figure 00140001
    wobei x(n-i) das Eingangssignal zum Zeitpunkt n-1 und N die Anzahl der Abgriffe beschreibt. Das Ausgangssignal y(n), wie in der Gleichung (1) dargestellt, ist eine gewichtete Summe der Eingangsdaten x(n-i), wobei i = 0, ..., N-1 ist. Die Koeffizienten Ci dienen als Gewichtungsfaktoren der Eingangsdaten. Wenn ein Koeffizient Ci einen relativ kleinen absoluten Wert im Vergleich zu den Werten der anderen Koeffizienten besitzt, dann ist der Beitrag der entsprechenden Eingangsdaten x(n-i) zum Wert y(n) relativ unbedeutend.
  • 3B ist eine äquivalente Struktur des in der 3A dargestellten Filters. Die zwei in den 3A und 3B dargestellten Strukturen liefern die gleiche Filterübertragungsfunktion, unterscheiden sich jedoch in bestimmten Leistungskennwerten. Die Unterschiede rühren von der Platzierung der Verzögerungselemente Di, i = 1, ... N-1 (in den 3A, 3B ist N = 9) her. Wenn alle Verzögerungselemente in den Eingangspfad Pin in der wohl bekannten direkten Form des FIR-Filters gesetzt werden, dann sind die Register, die verwendet werden, um die Verzögerungselemente zu implementieren, klein und sie müssen lediglich die gleiche Größe wie die Eingangsdaten x(n) aufweisen. Wenn alle Verzögerungselemente in den Ausgangspfad Pout gesetzt werden, wie das bei der bekannten transponierten Form des FIR-Filters der Fall ist, dann müssen die als Verzögerungselemente verwendeten Register mehrere Bits aufweisen, um die größte mögliche Summe der Produkte Ci*x(n-1) zu halten. Große Register sind teurer als kleine Register und verbrauchen mehr Energie. Daher besteht der Vorteil des Setzens der Verzögerungselemente in den Eingangspfad statt in den Ausgangspfad darin, dass weniger Register benötigt werden. Je größer jedoch die Anzahl der Verzögerungselemente in dem Eingangspfad ist, umso kleiner ist die Arbeitsgeschwindigkeit des Filters.
  • Wenn die Fortpflanzungsverzögerung von dem Eingang des Filters zum letzten Abgriff die erforderliche Taktperiode überschreitet, dann ist das Filter nicht mehr einsetzbar. Um die lange Fortpflanzungsverzögerung, die auftreten würde, wenn alle Verzögerungselemente in den Eingangspfad Pin gesetzt werden würden, in kleinere Verzögerungsintervalle aufzubrechen, werden einige Verzögerungselemente in dem Ausgangspfad Pout in regelmäßigen Intervallen platziert, wie es in den Filterstrukturen in den 3A und 3B darge stellt ist. Die Struktur in der 3B, die eine 2-1-Aufteilung der Verzögerungselemente zwischen dem Eingangspfad und dem Ausgangspfad aufweist, kann bei höheren Taktgeschwindigkeiten arbeiten als die Struktur in der 5A, die eine 3-1-Aufteilung aufweist. Berechnungen zeigen, dass beide Strukturen für die Verwendung in einem Hochgeschwindigkeitssystem wie einem Gigabit-Transceiver geeignet sind. Die Abgriffe der adaptiven FIR-Filter, die in dem Gigabit-Transceiver verwendet werden, können von einem aktiven in einen inaktiven Zustand geschaltet werden.
  • Jedes der Verzögerungselemente Di ist durch einen Stapel von individuellen dynamischen CMOS-Registern implementiert, wobei jedes individuelle dynamische CMOS-Register ein Datenbit handhaben kann. Die vorliegende Erfindung liefert eine Struktur für jedes der dynamischen Register, sodass die dynamischen Register kein Problem beim IDDQ-Testen des Gigabit-Transceiver-Chips bereiten.
  • 4 ist ein Blockdiagramm eines Systems, das gemäß der vorliegenden Erfindung aufgebaut ist. Das System 400 umfasst eine Schaltung 402 und Steuerschaltungen 420 und 430. Die Schaltung 402 umfasst die Übertragungsgatter 404 und 408, die gemäß einem Taktsignal ck und einem inversen Taktsignal /ck arbeiten, und umfasst darüber hinaus Logikgatter 406 und 410. Jeder der Knoten P1 und P3 in der Schaltung 402 kann dann, wenn er nicht gesteuert wird, eine unbekannte Spannung im Schwebezustand während eines statischen Zustands des Taktsignals, der auch als Ruheabschnitt bezeichnet wird, aufweisen. Eine Schwebespannung am Knoten P1 würde dazu führen, dass das Übertragungsgatter 404 eine beträchtliche Menge an Strom, der zum Energieverbrauch beiträgt, während eines statischen Zustands des Taktsignals zieht. Die Störschaltung 420 ist mit dem Knoten P1 gekoppelt, um zu verhindern, dass der Knoten P1 während eines statischen Zustands des Taktsignals ck einen Zustand mit einer unbekannten Schwebespannung aufweist. Eine Schwebespannung am Knoten P3 würde dazu führen, dass das Übertragungsgatter 408 während eines statischen Zustands des Taktsignals eine beträchtliche Menge an Strom, der zum Energieverbrauch beiträgt, ziehen würde. Die Störschaltung 430 ist mit dem Knoten P3 gekoppelt, um den Knoten P3 davon abzuhalten, in einen Zustand mit schwebender Spannung während eines statischen Zustands des Taktsignals ck zu geraten.
  • 5 ist ein schematisches Schaltbild eines Systems, das gemäß der vorliegenden Erfindung aufgebaut ist. Das System 500 repräsentiert ein auf eine steigende Flanke reagierendes dynamisches Register mit IDDQ-Testmöglichkeiten. Das System 500 umfasst ein auf eine steigende Flanke reagierendes dynamisches Register 502 und eine Steuerschaltung 520.
  • Der Aufbau des dynamischen Registers 402 ist der traditionelle Aufbau eines auf eine steigende Flanke reagierenden dynamischen Registers. Das dynamische Register 502 wird als ein auf eine steigende Flanke reagierendes dynamisches Register (Rising Edge Dynamic Register) bezeichnet, da bei jeder steigenden Flanke des Taktsignals Eingangsdaten durch das Register geschoben werden. Mit anderen Worten erscheinen Daten, die am Eingang 503 des Registers 502 anliegen, wenn das Taktsignal ck sich in einem L-Zustand befindet, am Ausgang 511 des Registers 502 bei einer steigenden Flanke des Taktsignals, wenn das Taktsignal ck von einem L-Zustand in einen H-Zustand übergeht.
  • Das dynamische Register 502 umfasst ein erstes Übertragungsgatter 504, einen Inverter 506, ein zweites Übertragungsgatter 508 und einen Inverter 510, die in Reihe geschaltet sind. Das auf eine steigende Flanke reagierende dynamische Register 502 empfängt ankommende Daten di, wenn das Taktsignal sich im L-Zustand befindet. Wenn sich das Taktsignal ck im L-Zustand befindet, d. h. wenn /ck im H-Zustand ist, aktiviert das Übertragungsgatter 504 einen Pfad zwischen seinem Eingang 503 und seinem Ausgang 505, d. h. zwischen seinem Eingang 503 und dem Knoten P1. Wenn das Übertragungsgatter 504 geöffnet ist, treibt das Eingangssignal di den Knoten P1. Die Spannung am Knoten P1 entspricht daher ungefähr dem Wert von di.
  • Wenn sich das Taktsignal ck im H-Zustand befindet, deaktiviert das Übertragungsgatter 504 den Pfad zwischen seinem Eingang 503 und seinem Ausgang 505, wodurch das ankommende Signal di davon abgehalten wird, durchgeleitet zu werden. Der Knoten P1 wird dann nicht durch irgendein Eingangssignal di getrieben. Der Knoten P1 kann dann auf einen unbekannten Spannungspegel V1 schweben. Die Schwebespannung kann bestehen, wenn ein Schaltungsknoten nicht auf eine Spannung an einem anderen Knoten gezogen wird oder nicht mit einer festgelegten bekannten Spannung verbunden ist. Die Schwebespannung kann durch übrig gebliebene Ladung an dem Knoten von einem vorhergehenden Ladungsfluss zu diesem Knoten verursacht werden. Eine Schwebespannung ist unerwünscht, da sie dazu führen kann, dass Strom von einem nahegelegenen Transistor von der Stromversorgung gezogen werden kann. Die Schwebespannung kann irgendwo in der Mitte zwischen einer zu einer logischen 1 gehörenden Spannung und zu einer logischen 1 gehörenden Spannung liegen und kann dazu führen, dass das Übertragungsgatter 504 damit beginnt, Strom von der Stromversorgung zu ziehen. Dieser Strom ist wesentlich höher als der Ruhestrom.
  • Während eines IDDQ-Tests ist es nicht möglich zu bestimmen, ob ein großer in der Schaltung zerstreuter Strom durch einen Defekt in der Schaltung oder nur durch sich im Schwebezustand befindende Knoten verursacht wurde. Daher würden die IDDQ-Tests unzuverlässig werden, wenn es während des Testes sich im Schwebezustand befindende Knoten in der Schaltung geben würde.
  • Die Steuerschaltung 520 verhindert, dass der Knoten P1 sich auf einer schwebenden Spannung befindet, wenn das Übertragungsgatter 504 seinen Übertragungspfad schließt, während das Taktsignal ck sich im H-Zustand befindet, in dem der Knoten P1 auf eine bekannte externe Spannung gezogen wird. Nachfolgend wird eine Beschreibung der Steuerschaltung 520 geliefert.
  • Die Steuerschaltung 520 umfasst ein NAND-Gatter 522 und einen p-MOS-Transistor Q1. In das NAND-Gatter 522 werden das Taktsignal ck und ein Testsignal Itest eingegeben. Das Testsignal Itest zeigt an, ob sich die Schaltung in einem IDDQ-Test befindet. Wenn sich das Testsignal Itest in einem H-Zustand (logische 1) befindet, dann zeigt dieses an, dass die Schaltung getestet wird und dass das Taktsignal ck gestoppt wird an einem Ruhezyklus befindet, der auch als statischer Zustand bezeichnet wird. Der Ausgang des NAND-Gatters 522 ist mit dem Gate-Anschluss 524 des p-MOS-Transistors Q1 gekoppelt. Der Drain-Anschluss 526 des Transistors Q1 ist mit dem Knoten P1 verbunden. Der Source-Anschluss 528 des Transistors Q1 ist mit einer Spannungsquelle VDD verbunden, die eine von Null abweichende Spannung liefert.
  • Wenn sich das Taktsignal ck im H-Zustand befindet (logische 1), dann ist das Übertragungsgatter 504 geschlossen und der Knoten P1 befindet sich auf einer Schwebespannung. Da es wünschenswert ist, einer Schwebespannung nur während eines Schaltungstest vorzubeugen und nicht während eines normalen Betriebs der Schaltung, wird das Testsignal Itest verwendet, um anzuzeigen, ob sich die Schaltung in einem Test befindet. Wenn das Testsignal Itest im H-Zustand ist, zeigt es an, dass die Schaltung getestet wird, und das Taktsignal ck befindet sich ebenfalls im H-Zustand, wobei der Ausgang des NAND-Gatters 522 sich in einem L-Zustand befindet (logischer Null-Zustand). Diese niedrige Ausgangsspannung wird an den Gate-Anschluss 524 des Transistors Q1 angelegt, was dazu fuhrt, dass Q1 durchschaltet. Das wiederum zieht die Spannung am Knoten P1 auf VDD über den Leitungspfad zwischen dem Drain-Anschluss 526 und dem Source-Anschluss 528 des Transistors Q1.
  • Der Fall, bei dem der Transistor Q1 den Knoten P1 auf VDD zieht, während das Übertragungsgatter 504 offen ist und der Knoten P1 durch das Eingangssignal di gezogen wird, muss vermieden werden, da das einen Konflikt der Spannung am Knoten P1 verursachen würde. Das Ausgangssignal des NAND-Gatters 522 stellt sicher, dass diese Situation nicht auftreten kann. Wenn es das Übertragungsgatter 504 ermöglicht, dass sein Übertragungspfad den Knoten P1 auf das ankommende Signal di zieht, d. h. wenn das Taktsignal ck sich im L-Zustand (logische 0) befindet, dann entspricht das Ausgangssignal des NAND-Gatters 522 einer logischen 1-Spannung, unabhängig von dem Wert des Testsignals Itest. Da die einer logischen 1 entsprechende Spannung an den Gate-Anschluss 524 des Transistors Q1 angelegt wird, wird der Transistor Q1 gesperrt und die Steuerschaltung 520 beeinträchtigt nicht die Spannung am Knoten P1.
  • Zusammengefasst lässt sich also sagen, dass dann, wenn das Übertragungsgatter 504 geöffnet ist, der Transistor Q1 geschlossen ist und die Steuerschaltung keinen Einfluss auf den Knoten P1 ausübt, unabhängig davon, ob sich die Schaltung in einem IDDQ-Test befindet oder im Normalbetrieb. Wenn das Übertragungsgatter 504 geschlossen ist und die Schaltung einem IDDQ-Test unterzogen wird, ist der Transistor Q1 eingeschaltet und die Steuerschaltung 520 zieht die Spannung am Knoten P1 auf VDD über den Leitungspfad zwischen dem Drain-Anschluss 526 und dem Source-Anschluss 526 des Transistors Q1. Die Steuerschaltung 520 wechselwirkt nicht mit der Schaltung 502, während die Schaltung 502 im Normalbetrieb ist, da dann Itest eine einem logischen Null-Zustand entsprechenden Spannung entsprechen würde, was dazu führen wird, dass das Ausgangssignal des NAND-Gatters 522 einer logischen 1 entspricht, was wiederum dazu führt, dass der p-MOS-Transistor 1 gesperrt wird.
  • Die Übertragungsgatter 504 und 508 wirken auf Taktsignale ein, die komplementär sind, d. h. invers zueinander, sodass nur ein Gatter zurzeit geöffnet ist. Wenn das Taktsignal ck sich im L-Zustand befindet, dann empfängt das Übertragungsgatter 504 ein Eingangssignal di und lässt es durch über den Knoten P1 und den Inverter 506. Die Spannung am Knoten P2 entspricht dem Inversen des Wertes von di. Wenn das Übertragungsgatter 504 geöffnet ist, dann schließt das Übertragungsgatter 508 seinen Übertragungspfad, wodurch verhindert wird, dass das Signal am Knoten P2 durchgelassen wird. Während das Übertragungsgatter 508 geschlossen ist, wobei die Steuerschaltung 530 die Spannung am Knoten P3 nicht steuert, kann der Knoten P3 eine unbekannte Schwebespannung aufweisen, da der Knoten P3 nicht durch das bekannte Signal am Knoten P2 getrieben wird.
  • Die Steuerschaltung 530 hält den Knoten P3 davon ab, sich in einem Zustand mit einer unbekannten Schwebespannung zu befinden, während das Übertragungsgatter 508 seinen Übertragungspfad schließt, wenn das Taktsignal ck sich im L-Zustand befindet, indem der Knoten P3 auf eine bekannte externe Spannung gezogen wird. Im Folgenden wird im Detail die Steuerschaltung 530 beschrieben.
  • Die Steuerschaltung 530 umfasst einen Inverter 531, ein UND-Gatter 532 und einen n-MOS-Transistor Q2. Der Inverter 531 transformiert das Taktsignal ck in seinen Inverszustand /ck. Die Eingangssignale zum UND-Gatter 532 sind das Inverse des Taktsignals /ck und ein Testsignal Itest. Das Testsignal Itest zeigt an, ob die Schaltung einem IDDQ-Test unterzogen wird. Wenn sich das Testsignal Itest in einem H-Zustand (logische 1) befindet, dann zeigt es an, dass die Schaltung getestet wird und dass das Taktsignal ck gestoppt wird an einem Ruheabschnitt des Zyklus, der auch als statischer Zustand bezeichnet wird. Das Ausgangssignal des UND-Gatters 532 ist an den Gate-Anschluss 534 des n- MOS-Transistors Q2 gekoppelt. Der Drain-Anschluss 536 des Transistors Q2 ist an den Knoten P3 gekoppelt. Der Source-Anschluss 538 des Transistors Q2 ist an Masse angeschlossen.
  • Wenn sich das Taktsignal ck in einem L-Zustand (logische 0) befindet, dann ist das Übertragungsgatter 508 geschlossen und der Knoten P3 befindet sich auf einer Schwebespannung. Da es nur während eines Schaltungstests wünschenswert ist, Schwebespannungen zu verhindern und nicht während des normalen Betriebs der Schaltung, wird das Testsignal Itest verwendet um anzuzeigen, ob die Schaltung getestet wird. Wenn sich das Testsignal Itest in einem H-Zustand befindet, was anzeigt, dass die Schaltung getestet wird, und das Taktsignal ck im L-Zustand ist (d. h. /ck befindet sich im H-Zustand), dann ist das Ausgangssignal des UND-Gatters 532 im H-Zustand (logische 1). Diese hohe Spannung wird an den Gate-Anschluss 534 des n-MOS-Transistors Q2 angelegt, was dazu führt, dass Q2 durchgeschaltet wird. Dies wiederum zieht die Spannung am Knoten P3 auf Masse über den Übertragungspfad zwischen dem Drain-Anschluss 526 und dem Source-Anschluss 528 des Transistors Q2.
  • Der Fall, bei dem der Transistor Q2 den Knoten P3 auf Masse zieht, während das Übertragungsgatter 508 geöffnet ist und der Knoten P3 durch das Eingangssignal di gezogen wird, muss vermieden werden, da er einen Konflikt der Spannung am Knoten P3 verursachen würde. Das Ausgangssignal des UND-Gatters 532 stellt sicher, dass diese Situation nicht auftreten kann. Wenn das Übertragungsgatter 508 es ermöglicht, dass sein Übertragungspfad den Knoten P1 auf das Eingangssignal di zieht, d. h., wenn sich das Taktsignal ck im H-Zustand befindet (d. h., ck befindet sich im L-Zustand), dann ist das Ausgangssignal des UND-Gatters 532 in einem Spannungszustand, der einer logischen 0 entspricht, unabhängig von dem Wert des Testsignals Itest. Da eine einem logischen Null-Zustand entsprechende Spannung an den Gate-Anschluss 524 des n-MOS-Transistors Q2 angelegt wird, wird der n-MOS-Transistor Q2 gesperrt und die Steuerschaltung 530 beeinflusst nicht die Spannung am Knoten P3.
  • Zusammengefasst lässt sich sagen, dass dann, wenn das Übertragungsgatter 508 geöffnet ist, der Transistor Q2 gesperrt ist und die Steuerschaltung 530 keinen Einfluss auf den Knoten P3 ausübt, unabhängig davon, ob die Schaltung sich in einem IDDQ-Test oder im Normalbetrieb befindet. Wenn das Übertragungsgatter 508 geschlossen ist und die Schaltung einem IDDQ-Test unterzogen wird, ist der Transistor Q2 durchgeschaltet und die Steuerschaltung 530 zieht die Spannung am Knoten P3 auf Masse über den Übertragungspfad zwischen dem Drain-Anschluss 536 und dem Source-Anschluss 538 des n-MOS-Transistors Q2. Die Steuerschaltung 530 wechselwirkt nicht mit der Schaltung 502, während sich die Schaltung 502 im Normalbetrieb befindet, d. h. Itest würde einer einer logischen 0 entsprechenden Spannung entsprechen, was dazu führt, dass das Ausgangssignal des UND-Gatters 532 einer logischen 0 entspricht, was wiederum dazu führt, dass der n-MOS-Transistor Q2 gesperrt wird.
  • Es ist nicht notwendig, dass der Knoten P1 auf VDD gezogen wird und der Knoten P2 auf Masse gezogen wird. Jeder der Knoten kann auf eine der beiden Spannungen gezogen werden. Mit anderen Worten muss der Transistor Q1 nicht vom p-MOS-Typ sein und der Transistor Q2 muss nicht vom n-MOS-Typ sein. Sie können beiden Typen angehören.
  • Betrachtet man das Ganze jedoch aus der Sicht des Layouts eines Chips einer integrierten Schaltung, so ist es so, dass dann, wenn es von einem Transistortyp mehr Transistoren als von einem anderen gibt, das Layout nicht so kompakt ist als wenn die Anzahl von n-MOS-Transistoren und p-MOS-Transistoren gleich wäre. Das liegt daran, dass auf einem integrierten Chip die zwei Arten von Transistoren in zwei parallelen Reihen angelegt werden, wobei jede Reihe nur einen Transistortyp aufweist. Daher resultiert dann, wenn eine Reihe weniger Transistoren als die andere aufweist, eine Verschwendung von Siliziumplatz. Daher werden bei einer Ausführungsform des Gigabit-Transceiver-Chips anstelle von zwei p-MOS-Transistoren oder zwei n-MOS-Transistoren für beide Transistoren Q1 und Q2 ein p-MOS-Transistor und ein n-MOS-Transistor verwendet, um ein kompakteres Layoutdesign zu realisieren.
  • Bei einer Ausführungsform der Erfindung bilden die Logikgatter 522, 531 und 532 eine globale Logikschaltung, die gemeinsam von allen dynamischen Registern genutzt wird, die bei einer bestimmten integrierten Schaltung eines Chips auftreten. Daher benötigt das dynamische Register der vorliegenden Erfindung im Vergleich zu einem herkömmlichen dynamischen Register, das keine IDDQ-Testmöglichkeiten aufweist, nur zwei zusätzliche Transistoren Q1 und Q2.
  • Die Anzahl dieser zusätzlichen Transistoren kann darüber hinaus weiter reduziert werden, indem eine Einschränkung bezüglich des Setzen des Taktsignals ck während des IDDQ-Tests vorgenommen wird. Wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal im L-Zustand befindet, wird der Knoten P1 immer dann durch die Eingangsdaten di über das erste Übertragungsgatter 504 getrieben. Dementsprechend wird der Knoten P1 niemals in einem Schwebezustand sein, d. h. es gibt keine Notwendigkeit, den p-MOS-Transistor Q1 zu verwenden. Wenn der IDDQ-Test immer durchgeführt wird, wenn sich das Taktsignal ck im H-Zustand befindet, kann der p-MOS-Transistor Q1 weggelassen werden. Umgekehrt wird der Knoten P3, wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal ck im H-Zustand befindet, durch den Knoten P2 über das zweite Übertragungsgatter 508 getrieben. Der Knoten P3 wird niemals ein schwebender Knoten sein, daher gibt es keine Notwendigkeit, den n-MOS-Transistor Q2 zu verwenden. Daher kann dann, wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal ck im H-Zustand befindet, der n-MOS-Transistor Q2 eliminiert werden. Daher benötigt die vorliegende Erfindung dann, wenn eine Einschränkung bezüglich des Setzens des Taktsignals ck während des IDDQ-Tests eingeführt wird, nur einen zusätzlichen Transistor pro dynamischem Register im Vergleich zu einem herkömmlichen dynamischen Register.
  • 6 ist ein schematisches Schaltbild eines anderen Systems, das gemäß der vorliegenden Erfindung aufgebaut ist. Das System 600 ist ein auf eine fallende Flanke reagierendes dynamisches Register mit IDDQ-Testmöglichkeiten. Das System umfasst ein auf eine fallende Flanke reagierendes dynamisches Register 602 und eine Steuerschaltung 612. Das dynamische Register 602 wird als ein auf eine fallende Flanke reagierendes dynamisches Register bezeichnet, da bei jeder fallenden Flanke des Taktsignals ck Daten durch das Register gezogen werden. Mit anderen Worten erscheinen Daten, die am Eingang des Registers 602 vorliegen, wenn sich das Taktsignal im H-Zustand befindet, am Ausgang des Registers 602 bei einer fallenden Flanke des Taktsignals, wenn das Taktsignal vom H-Zustand in den L-Zustand übergeht.
  • In den 6 ist zu erkennen, dass das Register 602 ein erstes Übertragungsgatter 604, einen ersten Inverter 606, ein zweites Übertragungsgater 608 und einen zweiten Inverter 610 umfasst, die in Reihe geschaltet sind. Das auf eine fallende Flanke reagierende dynamische Register 602 empfängt ankommende Daten di, wenn sich das Taktsignal ck im H-Zustand befindet. Wenn sich das Taktsignal ck im H-Zustand befindet, d. h. wenn /ck sich im L-Zustand befindet, dann aktiviert das Übertragungsgater 604 einen Pfad zwischen seinem Eingang 603 und seinem Ausgang 605, d. h. zwischen seinem Eingang 603 und dem Knoten P1. Das bedeutet, dass dann, wenn das Übertragungsgater 604 geöffnet ist, das Eingangssignal d; den Knoten P1 zieht. Die Spannung am Knoten P1 entspricht daher ungefähr dem Wert von di.
  • Wenn sich das Taktsignal ck im L-Zustand befindet, deaktiviert das Übertragungsgater 604 den Pfad zwischen seinem Eingang 603 und seinem Ausgang 605, d. h. es blockiert das ankommende Signal di davon, durchgeleitet zu werden. Der Knoten P1 wird nicht durch irgendein Eingangssignal di gezogen. Der Knoten P1 kann daher auf einer unbekannten Schwebespannung liegen. Diese Schwebespannung kann irgendwo in der Mitte einer einer logischen 1 entsprechenden Spannung und einer einer logischen 0 entsprechenden Spannung liegen und kann daher das Übertragungsgater 504 dazu bringen, Strom von der Stromversorgung zu ziehen.
  • In der 6 ist zu erkennen, dass die Steuerschaltung 620 den Knoten P1 davon abhält, sich in einem Zustand einer Schwebespannung zu befinden, wenn das Übertragungsgatter 604 seinen Übertragungspfad schließt, während sich das Taktsignal ck im H-Zustand befindet, in dem der Knoten P1 auf eine bekannte externe Spannung gezogen wird. Im Folgenden folgt eine detaillierte Beschreibung der Steuerschaltung 620.
  • Die Steuerspannung 620 umfasst einen Inverter 621, einen NAND-Gatter 622 und einen p-MOS-Transistor Q1. Der Inverter 621 transformiert das Taktsignal ck zu seinem inversen Wert /ck. Die Eingangssignale zum NAND-Gatter 622 sind das inverse Taktsignal /ck und ein Testsignal Itest. Das Testsignal Itest zeigt an, ob sich die Schaltung in einem IDDQ-Test befindet. Wenn sich das Testsignal Itest im H-Zustand (logische 1) befindet, dann zeigt das an, dass die Schaltung einem Test unterzogen wird und dass das Taktsignal ck an einem der Ruhebereiche des Zyklus gestoppt wird, der auch als statischer Zustand bezeichnet wird.
  • Das Ausgangssignal des NAND-Gatters 622 wird an den Gate-Anschluss 624 des p-MOS-Transistors Q1 gekoppelt. Der Drain-Anschluss 626 des Transistors Q1 ist mit dem Knoten P1 gekoppelt. Der Source-Anschluss 628 des Transistors Q1 ist mit einer Spannungsquelle VDD verbunden, die eine von 0 abweichende Spannung aufweist.
  • Wenn sich das Taktsignal ck im L-Zustand (logische 0) befindet, dann ist das Übertragungsgatter 604 geschlossen und der Knoten P1 befindet sich auf einer Schwebespannung. Da es nur während eines Schaltungstests wünschenswert ist, eine Schwebespannung zu verhindern, und nicht während des normalen Betriebs der Schaltung, wird das Testsignal Itest dazu verwendet um anzuzeigen, ob die Schaltung getestet wird. Wenn sich das Testsignal Itest im H-Zustand befindet, was anzeigt, dass die Schaltung getestet wird und sich das Taktsignal ck im L-Zustand befindet, dann ist das Ausgangssignal des NAND-Gatters 622 im L-Zustand (logische 0). Die niedrige Ausgangsspannung wird an den Gate-Anschluss 624 des Transistors Q1 angelegt, was dazu führt, dass Q1 durchgeschaltet wird. Das wiederum zieht die Spannung am Knoten P1 auf VDD über den Leitungspfad zwischen dem Drain-Anschluss 626 und dem Source-Anschluss 628 des Transistors Q1.
  • Der Fall, bei dem der Transistor Q1 den Knoten P1 auf VDD zieht, während das Übertragungsgatter 604 geöffnet ist und der Knoten P1 mit dem Eingangssignal di getrieben wird, muss vermieden werden, da er einen Konflikt der Spannung am Konten P1 erzeugen würde. Das Ausgangssignal des NAND-Gatters 622 stellt sicher, dass diese Situation nicht auftritt. Wenn das Übertragungsgatter 604 den Übertragungspfad aktiviert, um den Knoten P1 mit dem ankommenden Signal d; zu ziehen, d. h., wenn sich das Taktsignal ck im H-Zustand (logische 1) befindet, dann ist das Ausgangssignal des NAND-Gatters 622 auf einer einer logischen 1 entsprechenden Spannung, unabhängig von dem Wert des Testsignals Itest. Da eine einer logischen 1 entsprechende Spannung an den Gate-Anschluss 624 des Transistors Q1 angelegt wird, wird der Transistor Q1 gesperrt und die Steuerschaltung 620 beeinträchtigt nicht die Spannung am Knoten P1.
  • Zusammengefasst lässt sich sagen, dass dann, wenn das Übertragungsgatter 604 geöffnet ist, der Transistor Q1 gesperrt ist und die Steuerschaltung 620 keinen Einfluss auf den Knoten P1 ausübt, unabhängig davon, ob sich die Schaltung in einem IDDQ-Test befindet oder im Normalbetrieb. Wenn das Übertragungsgatter 604 geschlossen ist und die Schaltung sich in einem IDDQ-Test befindet, ist der Transistor Q1 durchgeschaltet und die Steuerschaltung 620 zieht die Spannung am Knoten P1 auf VDD über den Leitungspfad zwischen dem Drain-Anschluss 626 und dem Source-Anschluss 628 des Transistors Q1. Die Steuerschaltung 620 wechselwirkt nicht mit der Schaltung 602, während die Schaltung 602 im Normalbetrieb ist, d. h. Itest würde einer einer logischen 0 entsprechenden Spannung entsprechen, was dazu führt, dass das Ausgangssignal des NAND-Gatters 622 sich auf einer logischen 1 befindet, was wiederum dazu führt, dass der p-MOS-Transistor Q1 gesperrt wird.
  • In der 6 wirken die Übertragungsgatter 604 und 608 auf Taktsignale, die invers zueinander sind, ein, sodass ein Gatter zurzeit geöffnet ist. Wenn sich das Taktsignal ck im H-Zustand befindet, empfängt das Übertragungsgatter 604 ein Eingangssignal d; und lässt dieses über den Knoten P1 und den Inverter 606 durch. Die Spannung am Knoten P2 entspricht dem Inversen des Wertes von di. Wenn das Übertragungsgatter 604 geöffnet ist, schließt das Übertragungsgatter 608 seinen Übertragungspfad, wodurch das Signal am Knoten P2 davon abgehalten wird, durchgeleitet zu werden. Während das Übertragungsgatter 608 geschlossen ist, ohne dass die Steuerschaltung 603 die Schaltung am Knoten P3 steuert, kann der Knoten P3 eine unbekannte Schwebespannung aufweisen, da der Knoten P3 nicht durch das am Knoten P2 bekannte Signal gezogen wird.
  • In der 6 ist zu erkennen, das die Steuerschaltung 630 den Knoten P3 davon abhält, sich auf einer Schwebespannung zu befinden, wenn das Übertragungsgatter 608 seinen Übertragungspfad schließt, während sich das Taktsignal ck im H-Zustand befindet, indem der Knoten P3 auf eine bekannte externe Spannung gezogen wird. Es folgt eine detaillierte Beschreibung der Steuerschaltung 630.
  • Die Steuerschaltung 630 umfasst ein UND-Gatter 632 und einen n-MOS-Transistor Q2. Die Eingangssignale zum UND-Gatter 632 sind das Taktsignal ck und ein Testsignal Itest Das Testsignal Itest zeigt an, ob sich die Schaltung in einem IDDQ-Test befindet. Wenn das Testsignal Itest sich in einem H-Zustand (logische 1) befindet, dann zeigt es an, dass die Schaltung einem Test unterzogen wird und dass das Taktsignal ck an einer seiner Ru-Ruheabschnitte des Zyklus (entweder L oder H) gestoppt wird, der auch als statischer Zustand bezeichnet wird. Das Ausgangssignal des UND-Gatters 632 wird an den Gate-Anschluss 634 des n-MOS-Transistors Q2 gekoppelt. Der Drain-Anschluss 636 des Transistors Q2 ist an den Knoten P3 gekoppelt. Der Source-Anschluss 638 des Transistors Q2 ist mit Masse verbunden.
  • Wenn sich das Taktsignal ck in einem logischen H-Zustand (logische 1) befindet, ist das Übertragungsgatter 608 geschlossen und der Knoten P3 kann eine Schwebespannung aufweisen. Da es wünschenswert ist, Schwebespannungen nur während eines Schaltungstests zu verhindern und nicht während des normalen Betriebs der Schaltung, wird das Testsignal Itest dazu verwendet anzuzeigen, ob die Schaltung getestet wird. Wenn sich das Testsignal Itest in einem H-Zustand befindet, was anzeigt, dass die Schaltung getestet wird, dann ist das Taktsignal ck in einem H-Zustand und das Ausgangssignal des UND-Gatters 632 befindet sich in einem H-Zustand (logische 1). Diese hohe Spannung wird an den Gate-Anschluss 634 des n-MOS-Transistors Q2 angelegt, was dazu führt, dass Q2 durchgeschaltet wird. Das wiederum führt dazu, dass die Spannung am Knoten P3 auf Masse über den Leitungspfad zwischen den Drain-Anschluss 626 und dem Source-Anschluss 628 des n-MOS-Transistors Q2 gezogen wird.
  • Der Fall, bei dem der Transistor Q2 den Knoten P3 auf Masse zieht, während das Übertragungsgatter 608 geöffnet ist und der Knoten P3 mit dem Eingangssignal di getrieben wird, muss vermieden werden, da das zu einem Spannungskonflikt am Knoten P3 führen würde. Das Ausgangssignal des UND-Gatters 632 stellt sicher, dass diese Situation nicht auftreten kann. Wenn das Übertragungsgatter 608 den Übertragungspfad aktiviert, sodass der Knoten P1 mit dem Eingangssignal di gezogen wird, d. h. wenn sich das Taktsignal ck im L-Zustand befindet, dann entspricht das Ausgangssignal des UND-Gatters 632 einer einer logischen 0 entsprechenden Spannung, unabhängig von dem Wert des Testsignals Itest. Da eine einer logischen 0 entsprechende Spannung an den Gate-Anschluss 624 des n-MOS-Transistors Q2 angelegt wird, wird der n-MOS-Transistor Q2 gesperrt und die Steuerschaltung 630 beeinflusst nicht die Spannung am Knoten P3.
  • Zusammenfassend lässt sich sagen, dass dann, wenn das Übertragungsgatter 608 geöffnet ist, der Transistor Q2 gesperrt ist und die Steuerschaltung 630 keinen Einfluss auf den Knoten P3 ausübt, unabhängig davon, ob die Schaltung einem IDDQ-Test unterzogen wird oder im Normalbetrieb ist. Wenn das Übertragungsgatter 508 geschlossen ist und die Schaltung einem IDDQ-Test unterzogen wird, ist der Transistor Q2 durchgeschaltet und die Steuerschaltung 630 zieht die Spannung am Knoten P3 auf Masse über den Übertragungspfad zwischen dem Drain-Anschluss 636 und dem Source-Anschluss 638 des n-MOS-Transistors Q2. Die Steuerschaltung 630 wechselwirkt nicht mit der Schaltung 602, während sich die Schaltung 602 im Normalbetrieb befindet, da Itest einer einer logischen 0 entsprechenden Spannung entsprechen würde, was dazu führen würde, dass das Ausgangssignal des UND-Gatters 632 sich in einem logischen Null-Zustand befinden würde, was wiederum dazu führen würde, dass der n-MOS-Transistor Q2 gesperrt werden würde.
  • Es ist nicht notwendig, dass der Knoten P1 auf VDD und der Knoten P2 auf Masse gezogen wird. Jeder der Knoten könnte auf eine der beiden Spannungen gezogen werden. Mit anderen Worten müsste der Transistor Q1 nicht notwendigerweise vom p-MOS-Typ sein und der Transistor Q2 nicht notwendigerweise vom n-MOS-Typ. Beide Transistoren könnten einem der beiden Typen angehören. Es ist zu erkennen, dass bei einem p-MOS-Transistor der Source-Anschluss mit einer eine positive Spannung aufweisenden Spannungsquelle VDD verbunden werden müsste und dass bei einem n-MOS-Transistor der Source-Anschluss an Masse angeschlossen werden müsste.
  • Obwohl Q1 und Q2 beiden MOS-Transistortypen angehören könnten, wie oben in Verbindung mit der Diskussion des durch eine fallende Flanke gesteuerten dynamischen Registers der 5 erläutert, würde gesehen aus der Sicht des Layout eines Chips mit einer integrierten Schaltung dann, wenn von dem einen Transistortyp mehr als von dem anderen Transistortyp verwendet werden würde, das Layout nicht so kompakt, als wenn die Anzahl von n-MOS- und p-MOS-Transistoren gleich wäre. Daher wird bei einer Ausführungs form des Gigabit-Transceiver-Chips anstelle von zwei p-MOS-Transistoren oder zwei n-MOS-Transistoren für beide Transistoren Q1 und Q2 ein p-MOS-Transistor und ein n-MOS-Transistor verwendet, um ein kompakteres Layoutdesign zu erreichen.
  • Bei einer als Beispiel gewählten Ausführungsform der Erfindung bilden die Logikgatter 621, 622 und 632 eine globale Logikschaltung, die alle dynamischen Register, die bei einem bestimmten Chip mit einer integrierten Schaltung auftreten, nutzen. Daher erfordert das dynamische Register der vorliegenden Erfindung im Vergleich zu herkömmlichen dynamischen Registern ohne IDDQ-Testmöglichkeiten nur zwei zusätzliche Transistoren Q1 und Q2.
  • Die Anzahl dieser zusätzlichen Transistoren kann darüber hinaus weiter reduziert werden, indem eine Einschränkung in Bezug auf das Setzen des Taktsignals ck während des IDDQ-Tests gemacht wird. Wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal in einem H-Zustand befindet, dann wird der Knoten P1 immer durch die Eingangsdaten di über das erste Übertragungsgatter 504 gezogen. Dementsprechend wird sich der Knoten P1 niemals in einem Schwebezustand befinden, d. h. es wird kein Bedarf bestehen, einen p-MOS-Transistor Q1 zu verwenden. Daher kann dann, wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal ck im H-Zustand befindet, der p-MOS-Transistor Q1 eliminiert werden. Auf der anderen Seite wird dann, wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal ck im L-Zustand befindet, der Knoten P3 immer durch den Knoten P2 über das zweite Übertragungsgatter 508 getrieben. Der Knoten P3 wird sich niemals in einem Schwebezustand befinden, d. h. es gibt keinen Bedarf für die Verwendung eines n-MOS-Transistors Q. Daher kann dann, wenn der IDDQ-Test immer dann durchgeführt wird, wenn sich das Taktsignal ck im L-Zustand befindet, der n-MOS-Transistor Q2 eliminiert werden. Daher benötigt die vorliegende Erfindung dann, wenn eine Einschränkung bezüglich des Setzens des Taktsignals ck während des IDDQ-Tests gemacht wird, nur einen zusätzlichen Transistor pro dynamischen Register im Vergleich zu herkömmlichen dynamischen Registern.
  • Obwohl bestimmte als Beispiel gewählte Ausführungsformen im Einzelnen beschrieben und in den beigefügten Zeichnungen dargestellt worden sind, ist zu erkennen, dass solche Ausführungsformen nur beispielhaften Charakter haben und den breiten Schutzbereich der Erfindung nicht einschränken und dass die Erfindung nicht auf diese speziellen Anordnungen und Strukturen, die dargestellt und beschrieben worden sind, beschränkt ist, da weitere andere Modifikationen auftreten können, die Fachleuten auf diesem Gebiet sofort ins Auge fallen werden.

Claims (9)

  1. Verfahren zur Steuerung einer Spannung an einem Knoten in einer Schaltung, wobei die Schaltung ein als Reaktion auf ein Taktsignal wirkendes Übertragungsgatter enthält, wobei das Übertragungsgatter einen Eingangsanschluß und einen Ausgangsanschluß aufweist, wobei der Knoten mit dem Ausgangsanschluß des Übertragungsgatters verbunden ist, wobei das Verfahren die folgenden Operationen umfaßt: Ansteuern des Knotens mit ein em Eingangssignal, wenn das Übertragungsgatter während eines ersten stationären Zustands des Taktsignals offen ist; und Ziehen des Knotens auf eine feste Spannung, wenn 1) das Übertragungsgatter geschlossen ist und 2) ein Schaltungstestsignal auf einem im voraus gewählten Pegel liegt, wodurch angezeigt wird, daß die Schaltung gerade geprüft wird.
  2. Verfahren nach Anspruch 1, wobei die Operation des Ziehens des Knotens auf eine feste Spannung durch eine Steuerschaltung ermöglicht wird, wobei die Steuerschaltung ein Logikgatter und einen Transistor enthält, wobei das Logikgatter einen Ausgang aufweist und auf das Taktsignal und auf das Schaltungstestsignal reagiert, wobei der Transistor einen an den Ausgang des Logikgatters angekoppelten Gate-Anschluß aufweist, wobei die Steuerschaltung über den Transistor an den Knoten angekoppelt wird.
  3. Verfahren nach Anspruch 1, wobei die Schaltung einen in Reihe mit dem Übertragungsgatter angeordneten Inverter enthält, wobei sich der Knoten zwischen dem Übertragungsgatter und dem Inverter befindet.
  4. Verfahren nach Anspruch 2, wobei die Operation des Ansteuerns des Knotens mit dem Eingangssignal die folgenden Operationen umfaßt: (a) Öffnen des Übertragungsgatters als Reaktion auf das Taktsignal, so daß das Eingangssignal durch das Übertragungsgatter hindurchgelassen wird; und (b) Ausschalten des Transistors in der Steuerschaltung im wesentlichen zur selben Zeit wie Operation (a), so daß die Steuerschaltung die Spannung an dem Knoten nicht beeinflußt; und wobei die Operation des Ziehens des Knotens auf eine feste Spannung die folgenden Operationen umfaßt: (c) Schließen des Übertragungsgatters als Reaktion auf das Taktsignal, um zu verhindern, daß das Eingangssignal durch das Übertragungsgatter hindurchgelassen wird; und (d) Einschalten des Transistors in der Steuerschaltung im wesentlichen zur selben Zeit wie Operation (c), um so die Spannung des Knotens über den Transistor auf eine feste Spannung zu ziehen.
  5. System zur Steuerung einer Spannung an einem Knoten in einer Schaltung, wobei die Schaltung ein als Reaktion auf ein Taktsignal wirkendes Übertragungsgatter enthält, wobei das Übertragungsgatter einen Eingangsanschluß und einen Ausgangsanschluß aufweist, wobei der Knoten mit dem Ausgangsanschluß des Übertragungsgatters verbunden ist, wobei das System folgendes umfaßt: eine an dem Knoten an die Schaltung angekoppelte Steuerschaltung, wobei die Steuerschaltung den Knoten auf eine feste Spannung zieht, wenn 1) das Übertragungsgatter geschlossen ist und 2) ein Schaltungstestsignal auf einem im voraus gewählten Pegel liegt, wodurch angezeigt wird, daß die Schaltung gerade geprüft wird.
  6. System nach Anspruch 5, wobei die Steuerschaltung ein Logikgatter und einen Transistor enthält, wobei das Logikgatter einen Ausgang aufweist und auf das Taktsignal und auf das Schaltungstestsignal reagiert, wobei der Transistor einen an den Ausgang des Logikgatters angekoppelten Gate-Anschluß aufweist, wobei die Steuerschaltung über den Transistor an den Knoten angekoppelt wird.
  7. System nach Anspruch 5, wobei die Schaltung einen mit dem Übertragungsgatter in Reihe angeordneten Inverter enthält, wobei sich der Knoten zwischen dem Übertragungsgatter und dem Inverter befindet.
  8. System nach Anspruch 6, wobei die Steuerschaltung den Transistor zu derselben Zeit ausschaltet, zu der das Übertragungsgatter als Reaktion auf das Taktsignal offen ist, so daß die Steuerschaltung die Spannung an dem Knoten nicht steuert, wenn das Übertragungsgatter offen ist.
  9. System nach Anspruch 7, wobei die Steuerschaltung den Transistor zu derselben Zeit einschaltet, zu der das Übertragungsgatter als Reaktion auf das Taktsignal geschlossen wird, um die Spannung des Knotens über den Transistor auf eine feste Spannung zu ziehen.
DE69907970T 1998-11-13 1999-11-12 Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq) Expired - Lifetime DE69907970T2 (de)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US10831998P 1998-11-13 1998-11-13
US108319P 1998-11-13
US10864798P 1998-11-16 1998-11-16
US108647P 1998-11-16
US13061699P 1999-04-22 1999-04-22
US130616P 1999-04-22
PCT/US1999/027057 WO2000029860A2 (en) 1998-11-13 1999-11-12 Dynamic register with iddq testing capability

Publications (2)

Publication Number Publication Date
DE69907970D1 DE69907970D1 (de) 2003-06-18
DE69907970T2 true DE69907970T2 (de) 2004-05-19

Family

ID=27380465

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69907970T Expired - Lifetime DE69907970T2 (de) 1998-11-13 1999-11-12 Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq)

Country Status (6)

Country Link
US (5) US6411117B1 (de)
EP (1) EP1145024B1 (de)
AT (1) ATE240532T1 (de)
AU (1) AU1726000A (de)
DE (1) DE69907970T2 (de)
WO (1) WO2000029860A2 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69907970T2 (de) * 1998-11-13 2004-05-19 Broadcom Corp., Irvine Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq)
US7187907B2 (en) * 2000-05-09 2007-03-06 Bernard Widrow Simultaneous two-way transmission of information signals in the same frequency band
US7173551B2 (en) * 2000-12-21 2007-02-06 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
US6738415B2 (en) 2001-03-22 2004-05-18 Sun Microsystems, Inc. Bi-directional communication system
US7095720B1 (en) * 2001-10-17 2006-08-22 Sprint Communications Company L.P. Trunk level echo canceller test system
US7035361B2 (en) 2002-07-15 2006-04-25 Quellan, Inc. Adaptive noise filtering and equalization for optimal high speed multilevel signal decoding
AU2003287628A1 (en) * 2002-11-12 2004-06-03 Quellan, Inc. High-speed analog-to-digital conversion with improved robustness to timing uncertainty
JP2007502054A (ja) * 2003-08-07 2007-02-01 ケラン インコーポレイテッド クロストークキャンセルのための方法とシステム
US7804760B2 (en) 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
US7570685B2 (en) * 2003-10-06 2009-08-04 Hiroshi Takatori System, method and apparatus for crosstalk cancellation
EP1687929B1 (de) 2003-11-17 2010-11-10 Quellan, Inc. Verfahren und system zur löschung von antennenstörungen
US7616700B2 (en) 2003-12-22 2009-11-10 Quellan, Inc. Method and system for slicing a communication signal
US7075175B2 (en) 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US7336066B2 (en) * 2004-05-21 2008-02-26 Credence Systems Corporation Reduced pin count test method and apparatus
US7725079B2 (en) 2004-12-14 2010-05-25 Quellan, Inc. Method and system for automatic control in an interference cancellation device
US7522883B2 (en) 2004-12-14 2009-04-21 Quellan, Inc. Method and system for reducing signal interference
WO2007127369A2 (en) 2006-04-26 2007-11-08 Quellan, Inc. Method and system for reducing radiated emissions from a communications channel
US7352170B2 (en) * 2006-06-13 2008-04-01 International Business Machines Corporation Exhaustive diagnosis of bridging defects in an integrated circuit including multiple nodes using test vectors and IDDQ measurements
US7983373B2 (en) 2007-02-07 2011-07-19 Vintomie Networks B.V., Llc Clock distribution for 10GBase-T analog front end
KR101388674B1 (ko) * 2007-09-07 2014-04-25 삼성전자주식회사 고속 원 샷 웨이퍼 테스트를 위한 무선 인터페이스 프로브카드 및 이를 구비한 반도체 테스트 장치
US10213618B2 (en) * 2011-09-08 2019-02-26 Johnson & Johnson Consumer, Inc. Light therapy platform combination mask
US10434325B2 (en) * 2011-09-08 2019-10-08 Johnson & Johnson Consumer Inc. Light therapy platform mobile device applications
CN106776329B (zh) * 2016-12-23 2019-06-18 北京天诚同创电气有限公司 储能变流器的调试方法和调试设备
CN108228480B (zh) * 2017-12-29 2020-11-03 京信通信系统（中国）有限公司 一种数字滤波器及数据处理方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS641200A (en) * 1987-06-23 1989-01-05 Toshiba Corp Semiconductor integrated circuit
NL8900050A (nl) * 1989-01-10 1990-08-01 Philips Nv Inrichting voor het meten van een ruststroom van een geintegreerde monolitische digitale schakeling, geintegreerde monolitische digitale schakeling voorzien van een dergelijke inrichting en testapparaat voorzien van een dergelijke inrichting.
TW222725B (en) * 1993-07-09 1994-04-21 Philips Electronics Nv Testing sequential logic circuit upon changing into combinatorial logic circuit
US5528177A (en) * 1994-09-16 1996-06-18 Research Foundation Of State University Of New York Complementary field-effect transistor logic circuits for wave pipelining
JPH0897685A (ja) * 1994-09-22 1996-04-12 Fujitsu Ltd フリップフロップ回路
US5515302A (en) 1994-11-07 1996-05-07 Motorola, Inc. Method for identifying excessive power consumption sites within a circuit
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
FR2739967B1 (fr) * 1995-10-16 1997-11-14 Sgs Thomson Microelectronics Procede d'initialisaiton d'un registre a decalage et registre associe
EP0811850B1 (de) * 1996-06-05 2005-07-27 Interuniversitair Micro-Elektronica Centrum Vzw Hochauflösendes Stromversorgungsprüfsystem
US6212119B1 (en) * 1998-11-09 2001-04-03 Broadcom Corp. Dynamic register with low clock rate testing capability
DE69907970T2 (de) * 1998-11-13 2004-05-19 Broadcom Corp., Irvine Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq)

Also Published As

Publication number Publication date
EP1145024A2 (de) 2001-10-17
US20040008050A1 (en) 2004-01-15
US6737859B2 (en) 2004-05-18
US20060028199A1 (en) 2006-02-09
US20050007097A1 (en) 2005-01-13
ATE240532T1 (de) 2003-05-15
EP1145024B1 (de) 2003-05-14
US6563333B2 (en) 2003-05-13
WO2000029860A3 (en) 2002-05-30
US7129697B2 (en) 2006-10-31
US6411117B1 (en) 2002-06-25
WO2000029860A2 (en) 2000-05-25
DE69907970D1 (de) 2003-06-18
AU1726000A (en) 2000-06-05
US20020163353A1 (en) 2002-11-07
US6927565B2 (en) 2005-08-09

Similar Documents

Publication Publication Date Title
DE69907970T2 (de) Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq)
DE69925628T2 (de) Fir-filterstruktur mit geringer latenzzeit, zur andwendung bei gigabit-ethernet
DE60022624T2 (de) Trellisdekoder mit korrektur von paartauschungen, zur andwendung in sendern/empfängern für gigabit-ethernet
DE69925747T2 (de) Internet-gigabit-ethernet-sender-architektur
DE69928561T2 (de) Messung der nichtlinearen verzerrung in sendern
DE60035679T2 (de) Gigabit-ethernt mit zeitverschiebungen zwischen verdrillten leitungspaaren
DE60223823T2 (de) Schnelle errechnung der koeffizienten eines entscheidungsrückgekoppelten entzerrers für mimokanäle
DE60218874T2 (de) Schnelle rechnung der koeffizienten eines entshceidungsrückgekoppelten entzerrers
DE60029826T2 (de) Mehrratentransportsystem sowie chipsatz
DE60311348T2 (de) Errechnung der Koeffizienten für einen entscheidungsrückgekoppelten Entzerrer änderbarer Verzögerung
DE19843145B4 (de) Verfahren zur Sequenzerfassung und Sequenz-Ausgleicheinrichtung
DE69632975T2 (de) Taktrückgewinnung in einem netzwerksynchronisierten Modem
DE19742043A1 (de) Vorrichtung zur Übertragung digitaler Daten mit mehreren Datentransferraten
DE69922405T2 (de) Verfahren und system zur entscheidungrückgekoppelten dekodierung
DE102007034574A1 (de) Datenempfänger und Verfahren zum Verarbeiten von empfangenen Daten
DE112021001637T5 (de) Verfahren mit niedriger energie für signalverarbeitungsblöcke in ethernet-phy
DE102010004178A1 (de) Vorrichtung und Verfahren zur Kompensation und Identifikation von Nebensprechen
DE112004002700B4 (de) Verfahren und Vorrichtung zum Reduzieren eines Nebensprechens in einem MIMO-Übertragungssystem
EP0218181B1 (de) Adaptiver Transversalentzerrer
DE69016070T2 (de) Verfahren und Anordnung zur Taktwiedergewinnung bei dem Empfang von Basisbanddigitalsignalen.
DE3884828T2 (de) Digitale Empfangsfilterschaltung.
DE10051490A1 (de) Entscheidungsrückgekoppelter Entzerrer
US6661727B2 (en) Dynamic register with low clock rate testing capability
DE60031542T2 (de) Phy-steuerungsmodul für einen gigabit-transceiver mit mehreren paaren
US6212119B1 (en) Dynamic register with low clock rate testing capability

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: BOSCH JEHLE PATENTANWALTSGESELLSCHAFT MBH, 80639 M