DE60031542T2 - Phy-steuerungsmodul für einen gigabit-transceiver mit mehreren paaren - Google Patents

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Description

  • QUERVERWEIS AUF BEZUGSPATENTANMELDUNGEN
  • Die vorliegende Erfindung ist eine Teilfortführung zu den nachstehenden, gleichzeitig anhängigen Patentanmeldungen:
    US 6,289,047 mit dem Titel "Dynamic Regulation of Power Consumption of a High-Speed Communication System" (zu dt. etwa: „Dynamische Regelung des Leistungsverbrauchs in einem Hochgeschwindigkeits-Kommunikationssystem"), eingereicht am 3. September 1999;
    US 6,363,129 mit dem Titel "Timing Recovery System for a Multi-Pair Gigabit Transceiver" („Taktrückgewinnungssystem für einen Multipaar-Gigabit-Transceiver"), eingereicht am 9. November 1999.
  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren und ein Steuerungsmodul zum Steuern der Konvergenz von Cancellern, eines entscheidungsrückgekoppelten Entzerrers (DFE = Decision Feedback Equalizer) und eines Taktrückgewinnungsmoduls [Timing Recovery Modul].
  • 2. Beschreibung des Stands der Technik
  • Ein Transceiver umfasst einen Transmitter [Sender] und einen Receiver [Empfänger]. In einem herkömmlichen Halbduplex-Transceiver können der Transmitter und der Receiver mit einem gemeinsamen Taktsignal operieren, da die Sende- und Empfangsbetriebe nicht gleichzeitig erfolgen.
  • In einem Vollduplex-Transceiver erfolgt der Sendebetrieb gleichzeitig zusammen mit dem Empfangsbetrieb. Hierfür muss der Vollduplex-Transceiver mit mindestens zwei Taktsignalen, einem Sendetaktsignal (TCLK) und einem Abtasttaktsignal operieren. Das TCLK-Signal wird vom Transmitter zur Übertragungssteuerung von Datensymbolen verwendet. Das Abtasttaktsignal wird vom Receiver zur Abtast steuerung des empfangenen Signals in einem Analog-/Digital-Konverter (A/D) eingesetzt. Im lokalen Receiver werden die Frequenz und die Phase des abgetasteten Taktsignals von einem Taktrückgewinnungssystem im lokalen Receiver so angepasst, dass sie das Sendetaktsignal des entfernten Transmitters nachvollziehen. Das abgetastete Empfangssignal wird mithilfe von digital Signale verarbeitenden Funktionsblöcken des Receivers demoduliert. Diese digital verarbeitenden Funktionsböcke können entweder in Übereinstimmung mit dem TCLK-Signal oder mit dem abgetasteten Taktsignal operieren, vorausgesetzt, dass die Signalkreuzungsschnittstellen zwischen den beiden Taktsignalen entsprechend aufbereitet sind, so dass kein Signalverlust erfolgen bzw. ein Datenabtastverlust verhindert werden kann.
  • Die Normvorschrift IEEE 802.3ab-Standard (die auch als 1000BASE-T-Standard bezeichnet wird) für ein 1-Gigabit-Ethernet-Vollduplex-Kommunikationssystem (Gb/S) spezifiziert, dass vier Komponenten-Transceiver in einem Gigabit-Transceiver enthalten sein sollen, und dass die Vollduplex-Kommunikation über vier verdrillte Paarleitungskabel mit Kupferdrähten der Kategorie 5 betrieben wird. Da ein Gigabit-Ethernet-Transceiver vier Komponenten-Transmitter und vier Komponenten-Receiver besitzt, ist dessen Betrieb viel komplexer als der Betrieb eines herkömmlichen Vollduplex-Transceivers. Der Leistungsverbrauch ist ein wichtiges Problem, mit dem man sich zu befassen hat. Die vier verdrillten Paarleitungskabel können unterschiedliche Verzögerungen in den Signalen herbeiführen, was bewirkt, dass die Signale unterschiedliche Phasenstufen erhalten. Dies wiederum erfordert, dass der Gigabit-Ethernet-Transceiver vier A/D-Konverter aufzuweisen hat, die in Übereinstimmung mit den vier jeweiligen Abtasttaktsignalen operieren. Hinzu kommt, dass man sich außerdem dem Problem des Schaltknackgeräusches widmen muss, das mit den digital Signale verarbeitenden Blöcken des Gigabit-Ethernet-Transceivers hin zu den vier A/D-Konvertern verbunden ist.
  • Die internationale Patentanmeldung WO A 98 09400 beschreibt ein Verfahren zum Erzielen einer anfänglichen Konvergenz in einem adaptiven, entscheidungsrückgekoppelten Entzerrer (DFE) mithilfe eines Selbsttrainingsmodus. Bezüglich der Partial-Response-Systeme ist ein linearer Vorwärtsfilter des DFE als ein variabler Zweiparameter-Analogfilter implementiert, wobei eine Konvergenz vor der Taktrückgewinnung erzielt werden kann. Bei den Full-Response-Systemen wird ein volldigitaler, adaptiver DFE eingesetzt, wobei die Taktwiederherstellung vor der Konvergenz im linearen Vorwärtsentzerrer ausgeführt wird.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren und ein Steuerungsmodul zum Steuern der Konvergenz von Cancellern, eines entscheidungsrückgekoppelten Entzerrers (DFE) und eines Taktrückgewinnungsmoduls, wie in den unabhängigen Ansprüchen 1 bzw. 4 definiert ist, zur Verfügung gestellt. Weitere vorteilhafte Merkmale der vorliegenden Erfindung sind in den abhängigen Unteransprüchen aufgeführt.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die kennzeichnenden Merkmale der vorliegenden Erfindung werden offensichtlicher und am besten unter Bezugnahme auf die nachfolgende Beschreibung und die zugehörigen Zeichnungen verstanden, in denen:
  • 1a ein vereinfachtes Blockdiagramm eines mehrfachpaarigen Kommunikationssystems ist, das in Übereinstimmung mit der Normvorschrift IEEE 802.3ab-Standard (auch als 1000BASE-T bezeichnet) für eine 1-Gigabit-Ethernet-Vollduplex-Kommunikation (Gb/S) über vier verdrillte Paarleitungskabel mit Kupferdrähten der Kategorie 5 betrieben wird.
  • 2 ist ein vereinfachtes Blockdiagramm der funktionellen Architektur und des inneren Konstruktionsaufbaus gemäß einer Ausführungsform eines Gigabit-Transceivers der 1.
  • 3 ist ein vereinfachtes Blockdiagramm gemäß einer Ausführungsform des Trellis-Dekodierers 38 der 2.
  • 4 zeigt ein Ablaufdiagramm des Teilzustandsprogramms für die Konvergenz-Master-Canceller.
  • Die 5A und 5B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für die Konvergenz-Slave-Canceller.
  • Die 6A und 6B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für den Konvergenz-Master-DFE.
  • Die 7A und 7B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für den Konvergenz-Slave-DFE.
  • Um die Vorteile der vorliegenden Erfindung positiv hervorheben zu können, ist es von Nutzen, die Erfindung in Zusammenhang mit einer bidirektionalen Kom munikationseinrichtung als Ausführungsbeispiel zu beschreiben, wie sie beispielsweise der Ethernet-Transceiver darstellt. Das speziell ausgewählte Ausführungsbeispiel wird in 1 aufgezeigt, das ein vereinfachtes Blockdiagramm eines mehrfachpaarigen Kommunikationssystems ist, welches in Übereinstimmung mit der Normvorschrift IEEE 802.3ab-Standard (auch als 1000BASE-T bezeichnet) für eine 1-Gigabit-Ethernet-Vollduplex-Kommunikation (Gb/S) über vier verdrillte Paarleitungskabel mit Kupferdrähten der Kategorie 5 betrieben wird.
  • Das in 1 veranschaulichte Kommunikationssystem wird als Punkt-zu-Punkt-System dargestellt, um die ausführende Erklärung zu vereinfachen, und umfasst zwei Haupt-Transceiver-Blöcke 102 und 104, die über vier verdrillte Leiterpaarkabel 112a, b, c, d miteinander verbunden sind. Jedes der Leiterpaare 112a, b, c und d ist mit jedem der Transceiver-Blöcke 102, 104 über eine entsprechende von den vier Leitungsschnittstellenschaltungen 106 verbunden. Jedes der Leiterpaare 112a, b, c, d stellt einen vereinfachten Kommunikationsaustausch zwischen den jeweiligen Paaren von den vier Transmitter-/Receiverschaltkreispaaren (Komponenten-Transceiver) 108 bereit. Jeder der Komponenten-Transceiver 108 ist zwischen einer jeweiligen Leitungsschnittstellenschaltung 106 und einem physikalischen Kodierteilschichtblock (Physical Coding Sublayer = PCS) 100 verbunden. Auf jedem der Transceiverblöcke 102 und 104 sind die vier einzelnen Komponenten-Transceiver 108 in der Lage, gleichzeitig mit Dateninformationen zu jeweils 250 Megabit pro Sekunde (Mb/S) zu operieren, das heißt, 125 Megabaud mit 2 Informationsdatenbits pro Symbol, wobei die 2 Informationsdatenbits in einer der 5 Phasen des PAM-5-Alphabets (fünfphasiges Pulsamplituden-Modulationsschema) verschlüsselt werden. Die vier Komponenten-Transceiver 108 sind über entsprechende Leitungsschnittstellenschaltungen mit den jeweiligen Fernkomponenten-Transceivern verbunden, um einen bidirektionalen Vollduplex-Betriebsvorgang zu ermöglichen. Folglich wird eine 1-Gb/S-Kommunikationsdurchflussleistung von jedem der Transceiver-Blöcke 102 und 104 erzielt, indem vier 250 Mb/S-Komponenten-Transceiver 108 für jeden der Transceiver-Blöcke 102, 104 und vier verdrillte Kupferpaarleitungen eingesetzt werden, um die zwei Transceiverblöcke 102, 104 miteinander zu verbinden.
  • 2 ist ein vereinfachtes Blockdiagramm der funktionellen Architektur und des inneren Konstruktionsaufbaus von einem allgemein mit 200 bezeichneten, exemplarischen Transceiver-Block, wie ein solcher in 1 mit dem Transceiver 101 dargestellt ist. Da sich die veranschaulichte Transceiver-Anwendung auf die Gi gabit-Ethernet-Übertragung bezieht, wird der Transceiver nachstehend als „Gigabit-Transceiver" bezeichnet. Zum Zwecke der Vereinfachung in der Darstellung und Beschreibung zeigt 2 nur einen der vier 250-Mb/S-Komponenten-Transceiver, die simultan bzw. gleichzeitig operieren (was nachstehend als 4-D-Betrieb bezeichnet wird). Da jedoch der Betrieb der vier Komponenten-Transceiver untereinander zwangsläufig zusammenhängend ist, führen in der exemplarischen Ausführungsform der 2 diese bestimmten Blöcke und Signalleitungen jeweils 4-dimensionale Betriebsvorgänge aus bzw. übertragen jeweils die vierdimensionalen Signale (4-D). Unter 4-D versteht man, dass die Dateninformationen aus den vier Komponenten-Transceivern simultan angewendet werden. Um die Signalbeziehungen in 2 klarzustellen, entsprechen dünne Linien den 1-dimensionalen Funktionen bzw. Signalen (das heißt, sie beziehen sich auf nur einen einzigen Komponenten-Transceiver), und dicke Linien korrespondieren mit 4-D-Funktionen bzw. Signalen (und beziehen sich auf alle vier Komponenten-Transceiver).
  • Mit Bezug auf 2 umfasst der Gigabit-Transceiver 200 einen Gigabit-Medium-Einzel-Schnittstellen-Block (GMII) 202, der in eine GMII-Empfangsschaltungssektion 202R und eine GMII-Sendeschaltungssektion 202T unterteilt ist. Der Transceiver weist außerdem einen physikalischen Kodierteilschichtblock (Physical Coding Sublayer = PCS) 204 auf, der in einen PCS-Empfangsteil 204R und einen PCS-Sendeteil 204T unterteilt ist, einen Pulsformungsfilter 206, einen Digital/Analog-Konverterblock (D/A-Wandler) 208, einen Leitungsschnittstellenblock 210, die alle im Wesentlichen den Transmitterabschnitt im Transceiver umfassen.
  • Der Empfängerabschnitt enthält im Allgemeinen einen Hochpassfilter 212, einen programmierbaren Regelverstärker (PGA) 214, einen Analog-/Digital-Konverter (A/D-Wandler) 216, einen automatischen Leistungsverstärkungsregelungsblock (AGC) 220, einen Taktrückgewinnungsblock 222, einen Paartausch-Multiplexerblock 224, einen Demodulator 226, einen Offset-Canceller 228 sowie einen Nahnebensprechen-Canceller-Block (NEXT) 230, der drei Komponenten-Nebensprechen-Canceller (NEXT) und einen Echo-Canceller 232 [Canceller = Kompensator] beinhaltet.
  • Der Gigabit-Transceiver 200 umfasst außerdem einen A/D-First-In-First-Out-Puffer-Speicher 218 (FIFO) zur Ermöglichung des korrekten Transfers von Daten aus dem Analogtaktbereich hin zum Empfangstaktbereich, sowie einen FIFO-Prüfschlei fenblock 234 (LPBK) zur Herstellung des korrekten Transfers von Daten aus dem Sendetaktbereich hin zum Empfangstaktbereich. Der Gigabit-Transceiver 200 kann optional einen zusätzlichen adaptiven Filter aufweisen, um das Fernnebensprechrauschen (FEXT = Far-End-Nebensprechen-Canceller) herauszufiltern.
  • Unter Einsatzbedingungen empfängt auf dem Sendeweg die Sendeschaltungssektion 202T des GMII-Blocks 202 Daten aus einem Media-Access-Control-Modul (MAC), einem medienspezifischen Zugangsprotokollmodul, bei einer Übertragungsfrequenz von 125 MHz in einem bytebreiten Format und leitet diese über den FIFO-Speicher 201 an den Sendeteil 204T des PCS Übertragungsblocks weiter. Der FIFO-Speicher 201 gewährleistet einen korrekten Datentransfer von der MAC-Ebene zur physikalischen Kodierschicht (PHY), da der Sendetakt der PHY-Schicht mit dem Takt der MAC-Ebene nicht notwendigerweise synchronisiert ist. In einer Ausführungsform besitzt dieser kleine FIFO-Speicher 201 etwa drei bis fünf Speicherzellen, um den Dateianpassungsbedarf aufnehmen zu können, der eine Funktion der Rahmengröße und des Frequenz-Offsets ist.
  • Der PCS-Sendeteil 204T führt bestimmte Verwürfelungsverschlüsselungen (Scrambling) aus, und insbesondere ist er für das Verschlüsseln von digitalen Daten in die erforderlichen Kodewort-Chiffrier-Darstellungen zuständig, die der Übertragung entsprechen. In der in 2 veranschaulichten Ausführungsform enthält der PCS-Sendeteil 204T ein Kodierablaufprogramm sowie eine Signalabbildungseinrichtung, die eine Trellis-Kodierarchitektur ausführt, wie sie beispielsweise für eine Gigabit-Übertragung aufgrund der IEEE 802.3ab-Spezifikation erforderlich ist.
  • In Übereinstimmung mit der Verschlüsselungsarchitektur generiert der PCS-Sendeteil 204T vier 1D-Symbole, eines für jeden der vier Komponenten-Transceiver. Das 1D-Symbol, das für den in 2 dargestellten Komponenten-Transceiver erzeugt worden ist, wird mithilfe des Pulsformungsfilters 206 gefiltert. Dieses Filtern unterstützt in Bezug auf die Transceiverausgabe ein Reduzieren der Strahlungsemission, so dass diese innerhalb den Parametern liegt, die den Bestimmungen der Medienkontrollbehörde „Federal Communications Commission" entsprechen. Der Pulsformungsfilter 206 ist so implementiert, um eine Übertragungsfunktion von 0,75 + +0.25 z–1 zu definieren. Diese spezielle Implementierung wird deshalb gewählt, damit das Leistungsspektrum der Transceiver-Ausgabe unter das Leistungsspektrum eines 100Base-Tx-Signals fällt. Dieses 100Base-Tx-Leistungsmerkmal wird in wei ten Kreisen verwendet und als Fast-Ethernet-Standard für den 100 Mb/S-Betrieb auf zweipaarig verdrillten Kategorie-5-Kupferdoppelleitungen übernommen. Die Ausgabe des Pulsformungsfilters 206 wird durch den D/A-Konverter 208 in ein Analogsignal umgewandelt, der bei einer Frequenz von 125 MHz arbeitet. Das Analogsignal passiert den Leitungsschnittstellenblock 210 und wird auf der korrespondierenden verdrillten Paarleitung platziert.
  • Auf dem Empfangsweg empfängt der Leitungsschnittstellenblock 210 ein Analogsignal von der verdrillten Paarleitung. Das empfangene Analogsignal wird mithilfe eines Hochpassfilters 212 und eines programmierbaren Regelverstärkers (PGA) 214 vorbehandelt, bevor es über den A/D-Konverter 216 in ein digitales Signal umgewandelt wird, der bei einer Abtastfrequenz von 125 MHz arbeitet. Die Abtasttaktzeit des A/D-Konverters 218 wird vom Ausgang eines Taktrückgewinnungsblocks 222 gesteuert. Das daraus resultierende digitale Signal wird von dem Analogtaktbereich hin zum Empfangstaktbereich über einen A/D-First-In-First-Out-Puffer-Speicher 218 (FIFO) gesondert transferiert. Die Ausgabe des A/D FIFO 218 wird außerdem von dem automatischen Leistungsverstärkungsregelungsblock AGC 220 verwendet, um den Betrieb des programmierbaren Regelverstärkers PGA 214 zu steuern.
  • Die Ausgabe des A/D-First-In-First-Out-Puffer-Speichers 218 (FIFO) zusammen mit den A/D-FIFO-Ausgaben der anderen drei Komponenten-Transceiver werden in einen Paartausch-Multiplexerblock 224 eingegeben. Der Paartausch-Multiplexerblock 224 benutzt das 4D-Paartausch-Steuersignal aus dem Empfangsteil 204R des PCS Übertragungsblocks 204, um die vier Eingangssignale auszusortieren und die korrekten Signale auf die jeweils entsprechenden Vorwärtsfrequenzentzerrer 26 des Demodulators 226 zu senden. Diese Paartauschsteuerung ist aus folgenden Gründen erforderlich: Das Trellis-Kodierverfahren, das für die Gigabit-Transceiver (102 und 104 der Figur) eingesetzt wird, erfolgt aufgrund der Tatsache, dass ein Signal auf jeder verdrillten Paarleitung mit einer entsprechenden 1D-Konstellation korrespondiert, und dass die Signale, die über vier verdrillte Paarleitungen übertragen werden, gemeinsam eine 4D-Konstellation bilden. Infolgedessen muss, damit das Dekodieren funktioniert, jede der vier verdrillten Paarleitungen mit einer der vier Dimensionen eindeutig identifiziert werden können. Jeder nicht erfasste Austausch der vier Paare würde zu einem fehlerhaften Dekodieren führen. In einer alternativen Ausführungsform des Gigabit-Transceivers wird die Paartauschsteuerung anstelle der Kombinationseinrichtung des PCS-Empfangsteils 204R mit dem Paartausch-Multiplexerblock 224 von dem Demodulator 226 ausgeführt.
  • Der Demodulator 226 weist hierfür einen Vorwärtsfrequenzentzerrer (FFE) 26 für jeden Komponenten-Transceiver auf, der mit einem Zeitabgleich-Speicherschaltkreis 36 und einem Dekodierschaltkreis 38 gekoppelt ist, welcher in der veranschaulichten Ausführungsform als Trellis-Dekodierer implementiert ist. Der Zeitabgleich-Speicherschaltkreis 36 und der Trellis-Dekodierer 38 sind für alle vier Komponenten-Transceiver gemeinsam bereitgestellt. Der FFE 26 empfängt das für ihn bestimmte eingegangene Signal aus dem Paartausch-Multiplexerblock 224. Der FFE 26 ist in geeigneter Weise so implementiert, um einen Präkursorfilter 28, einen programmierbaren Partial-Response-Inversionsfilter (IPR) 30, eine Summiereinrichtung 32 sowie eine Anpassungsverstärkerstufe 34 zu umfassen. Der FFE-Entzerrer 26 ist ein Kleinst-Mittelfehlerquadrat-Anpassungsfiltertyp (LMS), der zum Ausführen einer Kanalfrequenzkorrektur ausgelegt ist, wie noch nachstehend näher beschrieben wird.
  • Der Präkursorfilter 28 generiert für das Eingangssignal 2 ein Vorläufersignal. Dieses Vorläufersignal wird zur Taktwiederherstellung verwendet. Die Übertragungsfunktion des Präkursorfilters 28 kann durch die Formelfunktion –γ + z–1 dargestellt werden, wobei γ gleich mit 1/16 für kurze Leitungen (weniger als 80 Meter) und 1/8 für lange Leitungen (über 80 m) ist. Das Bestimmen der Leitungskabellänge basiert auf die Leistungsverstärkung in der PGA-Grobeinstellungssektion 14 des programmierbaren Regelverstärkers (PGA) 214.
  • Der programmierbare IPR-Filter 30 [Partial-Response-Inversionsfilter] kompensiert die ISI-Störung (Intersymbolinterferenz), welche durch die Partial-Response-Pulsformung in den Transmitterbereich von einem fernen Transceiver eingeführt worden ist, welche die Analogäquivalenz des digitalen Signals 2 übertragen hatte. Die Übertragungsfunktion des IPR-Filters 30 kann durch die Formelfunktion 1/(1 + Kz–1) ausgedrückt werden. In dem vorliegenden Ausführungsbeispiel weist K einen exemplarischen Wert von 0,484375 während des Startups auf und fällt langsam nach der Konvergenz des entscheidungsrückgekoppelten Entzerrers linear auf Null ab, der im Innern des Trellis-Dekodierers 38 untergebracht ist. Der Wert K kann auch jeden anderen beliebigen Positivwert annehmen; er muss aber ausschließlich weniger als 1 sein.
  • Eine Summiereinrichtung 32 empfängt die Ausgabe des IPR-Filters 30 und subtrahiert davon die adaptiv abgeleiteten Löschsignale, die sie von dem adaptiven Filterblock, nämlich von dem Offset-Canceller 228, den Nahnebensprechen-Cancellern 230 und dem Echo-Canceller 232 erhält. Der Offset-Canceller 228 ist ein Anpassungsfilter, der eine Auswertung von dem Signal-Offset generiert, das durch den Komponentenschaltkreis des analogen Transceiver-Vorlaufs eingeführt worden ist, insbesondere von den Offsets, die durch den programmierbaren Regelverstärker (PGA) 214 und den A/D-Konverter 216 eingebracht wurden.
  • Die drei Nahnebensprechen-Canceller 230 können auch als adaptive Filter bezeichnet werden und – in der veranschaulichten Ausführungsform – zum Modellieren der Nebensprechen-Beeinträchtigungen in dem empfangenen Signal zum Einsatz kommen, die durch die Interferenz entstanden sind, welche von den Symbolen erzeugt wurde, die von den drei lokalen Transmittern der übrigen drei Komponenten-Transceiver gesendet worden sind. Diese Beeinträchtigungen werden aufgrund von Übersprechmechanismen zwischen benachbarten Paarleitungen erkannt, die infolgedessen als Nahnebensprechen oder als Nebensprecheffekte bezeichnet werden. Da jeder Receiver zu den übertragenen Daten über die anderen drei lokalen Transmitter Zugriff hat, ist es möglich, diese Nebensprechen-Beeinträchtigungen durch ein Filtern nahezu zu replizieren. Mit Bezug auf 2 filtern die drei Nahnebensprechen-Canceller 230 die Signale, die von dem PCS Übertragungsblock zu den anderen drei lokalen Transmittern gesendet worden sind und erzeugen drei Signale, welche die jeweiligen Nebensprechen-Beeinträchtigungen replizieren. Durch ein Subtrahieren dieser drei Signale von der Ausgabe des IPR-Filters 30 werden diese Nebensprechen-Beeinträchtigungen fast vollkommen gelöscht.
  • Aufgrund der bidirektionalen Beschaffenheit des Kanals verursacht jeder lokale Transmitter eine Echo-Beeinträchtigung auf dem empfangenen Signal des lokalen Receivers, mit dem der Transmitter zur Ausbildung eines Komponenten-Transceivers gepaart ist. Zur Beseitigung dieser Beeinträchtigung wird ein Echo-Canceller 232 bereitgestellt, der auch als ein adaptiver Filter charakterisiert werden kann, und der in der veranschaulichten Ausführungsform zum Modellieren der Signalbeeinträchtigung eingesetzt wird, die aufgrund des Echos auftritt. Der Echo-Canceller 232 filtert das Signal, das von dem PCS Übertragungsblock zu dem lokalen Transmitter gesendet worden ist, welcher wiederum mit dem Receiver gekoppelt ist, und erzeugt eine ungefähre Nachbildung bzw. Replik der Echobeeinträchtigung. Durch ein Sub trahieren dieses Repliksignals von der Ausgabe des IPR-Filters 30 wird die Echobeeinträchtigung annähernd beseitigt.
  • Die Anpassungsverstärkerstufe 34 empfängt das verarbeitete Signal aus der Summiereinrichtung 32 und verbessert die Signalwegverstärkung unter Anwendung eines LMS-Nullstellenerzwingungs-Algorithmus (LMS = Kleinst-Mittelfehlerquadrat) mit einer Feinstabstimmung. Da die Anpassungsverstärkerstufe 34 auf Basis von Fehlersignalen, die durch die adaptiven Filter 228, 230 und 232 generiert wurden, weiter ausbildet bzw. trainiert, stellt diese Stufe eine präzisere Signalleistungsverstärkung bereit, als jene, die durch den programmierbaren Regelverstärker (PGA) 214 in der Analogsektion erfolgt.
  • Die Ausgabe der Anpassungsverstärkerstufe 34, welche auch die Ausgabe des Vorwärtsfrequenzentzerrers (FFE) 26 ist, wird in einen Signalversatz-Zeitabgleichspeicherschaltkreis 36 eingegeben. Dieser Zeitabgleich-Speicher 36 ist ein vierdimensionaler Funktionsblock, das heißt, er empfängt auch die Ausgaben von den drei FFE der übrigen drei Komponenten-Transceiver. Es kann zu einem relativen Laufzeitunterschied [Relativzeitversatz] bei den Ausgaben von den vier FFE kommen, welche die vier Signalabtastwerte sind, die wiederum die vier zu dekodierenden Symbole repräsentieren. Dieser relative Zeitversatz kann bis zu 50 Nanosekunden betragen und unterliegt Abweichungen in der Weise, wie die Kupferpaarleitungskabel verdrillt sind. Um die vier Symbole präzise dekodieren zu können, müssen die vier Signalabtastwerte korrekt abgeglichen werden. Der Zeitabgleich-Speicherschaltkreis gleicht die vier von den vier FFE-Entzerrern erhaltenen Signalabtastwerte zeitlich ab und leitet anschließend die vier zeitlich abgeglichenen Signalabtastwerte zum Dekodieren an einen Decodierschaltkreis 38 weiter.
  • In Zusammenhang mit der als Beispiel gewählten Ausführungsform wurden die beim lokalen Transceiver eingegangenen Daten vor deren Übertragung beim fernen Transceiver verschlüsselt. Im vorliegenden Fall können die Daten unter Anwendung einer achtphasigen und vierdimensionalen Trellis-Kodierung verschlüsselt und demzufolge der Dekodierer 38 als Trellis-Dekodierer implementiert sein. Wenn keine Intersymbolinterferenzen (ISI) aufträten, würde ein korrekt arbeitender, achtphasiger Viterbi-Dekodierer ein optimales Dekodieren für diesen Code bereitstellen. Jedoch im Falle des Gigabit-Ethernets führt die verdrillte Kategorie-5-Kupferpaarleitung ein beträchtliches Volumen an Intersymbolinterferenzen ein. Hinzu kommt, dass der Partial-Response-Filter des fernen Transmitters an dem anderen Ende des Kommunikationskanals auch zu einer gewissen ISI-Komponente beiträgt. Demzufolge muss der Trellis-Dekodierschaltkreis 38 sowohl die Trellis-Kodierung als auch die ISI während einer hohen Übertragungsgeschwindigkeitsrate von 125 MHz dekodieren. Bei der veranschaulichten Ausführungsform des Gigabit-Transceivers weist der Trellis-Dekodierschaltkreis 38 einen 8-phasigen Viterbi-Dekodierer auf, und er setzt einen entscheidungsrückgekoppelten Sequenzauswertungsweg ein, um die ISI-Komponenten zu verarbeiten.
  • Die 4D-Ausgabe des Trellis-Dekodierschaltkreises 38 wird dem PCS-Empfangsteil 204R bereitgestellt. Der Empfangsteil 204R des PCS Übertragungsblocks entmischt und dekodiert den Symbolstrom und leitet anschließend die dekodierten Datenpakete und den Leerlaufstrom zur Sendeschaltungssektion 202T des GMII-Blocks (Gigabit-Medium-Einzel-Schnittstellen-Block), welche diese zum MAC-Modul [Zugangsprotokollmodul] weiterleitet. Die 4D-Ausgaben, welche jeweils die Fehler und die vorläufigen Entscheidungen sind, werden an den Taktrückgewinnungsblock 222 bereitgestellt, dessen Ausgang die Abtastzeit des A/D-Konverters 216 steuert. Eine der vier Komponenten in Bezug auf den Fehler und eine der vier Komponenten in Bezug auf die vorläufige Entscheidung korrespondieren mit dem in 2 dargestellten Receiver und werden an die Anpassungsverstärkerstufe 34 zum Anpassen der Leistungsverstärkung des Entzerrersignalweges gesendet. Der Fehlerkomponentenbereich des Dekodierer-Ausgabesignals wird außerdem – als ein Steuersignal – dem Adaptionsschaltkreis bereitgestellt, der in jedem der adaptiven Filter 230 und 232 eingebaut ist. Der Adaptionsschaltkreis wird für das Aktualisieren und den Trainingsprozess der Filterkoeffizienten eingesetzt.
  • 3 ist ein Blockdiagramm des Trellis-Dekodierer 38 der 2. Der Trellis-Dekodierer umfasst einen entscheidungsrückgekoppelten Mehrfachentzerrer 302 (MDFE), einen Viterbi-Dekodierer-Schaltkreis 304, ein Pfadmetrikmodul 306, ein Pfadspeichermodul 308, eine Auswahllogik 310 und einen entscheidungsrückgekoppelten Entzerrer 312.
  • Der Viterbi-Dekodierer-Schaltkreis 304 führt die 4D-Slicing-Funktion der Viterbi-Eingaben 302 aus, die durch den MDFE 302 bereitgestellt wurden, und errechnet die Verzweigungsmetriken. Basierend auf den Verzweigungsmetriken und der vorausgehenden Pfadmetriken, die von dem Pfadmetrikmodul 306 erhalten wer den, erweitert der Viterbi-Dekodierer 304 die Pfade und errechnet die erweiterten Pfadmetriken. Der Viterbi-Dekodierer 304 selektiert die besten Pfade, die zu jedem der acht Zustände eingehen, aktualisiert den Pfadspeicher, der in dem Pfadspeichermodul 308 abgespeichert worden ist, und die Pfadmetriken, die in dem Pfadmetrikmodul 306 abgespeichert wurden.
  • Die Computerberechnung der finalen Entscheidung und der vorläufigen Entscheidungen wird in dem Pfadspeichermodul 308 auf Basis der 4D-Symbole ausgeführt, die in dem Pfadspeicher für jeden Betriebszustand gespeichert sind. Bei jeder Iterationsanwendung des Viterbi-Algorithmus wird der beste von den acht Zustandswerten, d. h. der eine, der zu dem Pfad mit der niedrigsten Pfadmetrik gehört, selektiert; daraufhin wird das auf der letzten Ebene des Pfadspeichers gespeicherte 4D-Symbol als finale Entscheidung 40 selektiert und dem PCS-Empfangsteil 204R zur Verfügung gestellt (2). Die Symbole auf den niedrigsten Tiefenebenen werden als vorläufige Entscheidungen selektiert, die zum Beschicken der Verzögerungsleitung des DFE 312 verwendet werden.
  • Die Anzahl der Ausgaben Vi, die als vorläufige Entscheidungen zu verwenden sind, hängen von der erforderlichen Genauigkeit und Geschwindigkeit des Dekodierbetriebvorgangs ab. Eine verzögerte Version V0F wird als vorläufige 4D-Entscheidung 44 (2) an die Vorwärtsfrequenzentzerrer (FFE) 26 der vier Komponenten-Transceiver und des Taktrückgewinnungsblocks 222 (2) bereitgestellt.
  • Der entscheidungsrückgekoppelte Entzerrer DFE 612 erzeugt auf Basis der Symbole V0F, V1F, and V2F das Replikat der Intersymbolinterferenz (ISI) in Zusammenhang mit allen vorausgehenden Symbolen mit Ausnahme von den zwei jüngsten Symbolen (da diese ohne Einbeziehung der ersten zwei Abgriffe des DFE 612 abgeleitet wurden). Das ISI-Replikat wird in den entscheidungsrückgekoppelten Mehrfachentzerrer MDFE 302 gespeist (dieses ISI-Replikat wird als „Nachlaufkomponente" in 6 bezeichnet). Der entscheidungsrückgekoppelte Mehrfachentzerrer MDFE 302 errechnet das ISI-Replikat in Zusammenhang mit allen vorausgehenden Symbolen, einschließlich mit den zwei jüngsten Symbolen, subtrahiert das Replikat von der Ausgabe 37 des Zeitabgleich-Speicherblocks 36 (2) und liefert die sich ergebenden Viterbi-Eingaben an den Viterbi-Dekodierer 304.
  • Der DFE 612 errechnet dann außerdem das Replikat der Intersymbolinterferenz (ISI) in Zusammenhang mit den zwei jüngsten Symbolen, und zwar auf Basis der vorläufigen Entscheidungen V0F, V1F, and V2F. Dieses ISI-Replikat wird von einer Verzögerungsversion der Ausgabe 37 des Zeitabgleichspeicherblocks 36 subtrahiert, um die weiche Entscheidung 43 bereitzustellen. Die vorläufige Entscheidung V0F wird von der weichen Entscheidung 43 subtrahiert, um den Fehler 42 auszugeben. Es gibt drei verschiedene Versionen des Fehlers 42, welche sind: 42enc, 42ph und 42dfe. Der Fehler 42enc ist den Echo-Cancellern und den Nebensprechen-Cancellern der Komponenten-Transceiver zuzuordnen. Der Fehler 42ph ist den FFE 26 (2) der vier Komponenten-Transceiver und dem Taktrückgewinnungsblock 222 zuzuordnen. Der Fehler 42dfe wird für die Adaption der Koeffizienten in dem DFE 312 verwendet. Die in 3 aufgezeigte vorläufige Entscheidung 44 ist eine Verzögerungsversion des V0F. Die weiche Entscheidung wird lediglich zu Anzeigezwecken verwendet.
  • Bezüglich des als Beispiel gewählten Gigabit-Transceiver-Systems 200, das vorstehend beschrieben und in 2 dargestellt ist, gibt es Ausführungsberücksichtigungen im Hinblick auf die Zuteilung der Schnittstellengrenzen der Taktdomänen. Diese Ausführungsberücksichtigungen hängen von der Taktungsbeziehung zwischen den Transmittern und den Receivern in einem Gigabit-Transceiver ab. Daher wird diese Taktungsbeziehung zuerst erläutert.
  • Während der bidirektionalen Kommunikationsverbindung zwischen zwei Gigabit-Transceivern 101, 102 (1), nimmt einer der Gigabit-Transceiver durch einen Kommunikationsprozess, der als Auto-Funktionsverhandlung [„Auto-Negation"] bezeichnet wird, die Rolle des Masters an, wogegen der andere Transceiver die Rolle des Slave (der untergeordneten Kommunikationseinheit] übernimmt. Wenn ein Gigabit-Transceiver in Bezug auf den fernen Gigagbit-Transceiver eine von den beiden möglichen Rollen übernommen hat, nimmt jeder seiner Komponenten-Transceiver in Bezug auf den korrespondierenden einen der fernen Komponenten-Transceiver die gleiche Rolle an. Jeder Komponenten-Transceiver 108 ist so konstruiert, dass er sich dynamisch konfigurieren kann, um in Bezug auf einen fernen Komponenten-Transceiver 108 während einer bidirektionalen Kommunikationsverbindung entweder als Master oder als Slave zu agieren. Die Taktungsbeziehung zwischen dem Transmitter und dem Receiver im Innern des Komponenten-Transceivers 108 hängt von der Rolle des Komponenten-Transceivers (d. h. ob Master, oder ob Slave) ab und ist in beiden Ausführungsfällen für jeden unterschiedlich.
  • 4 zeigt ein Ablaufdiagramm des Teilzustandsprogramms für die Konvergenz-Master-Canceller. Nach der Inbetriebnahme setzt das Konvergenz-Master-Canceller -Teilzustandsprogramm das DSP-Modul (DSP = digitaler Signalprozessor mit dynamischen Unterstützungsprogrammen) in die Nullausgangsstellung zurück (Block 1802). Dann startet es die Ablaufsteuereinheit der Abgriff-Energieverwaltung (Block 1804). Daraufhin regelt es die Konvergenz der Echo-/Nebensprechen-Canceller (Block 1806). Anschließend wartet es auf die Energieerfassung aus dem Slave-Gigabit-Transceiver (Block 1808). Schließlich wird das Programm beendet.
  • Die 5A und 5B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für die Konvergenz-Slave-Canceller. Nach Inbetriebnahme startet das Teilzustandsprogramm für die Konvergenz-Slave-Canceller die Ablaufsteuereinheit der Abgriff-Energieverwaltung (Block 1902). Dann regelt es die Konvergenz der Echo-/Nebensprechen-Canceller (Block 1904). Anschließend steuert es die Konvergenz des DFE und des Taktrückgewinnungsmoduls (Block 1906).
  • Wenn die mittlere quadratische Fehlerabweichung (MSE) weniger als –16 Dezibel [dB] ist, dann verbessert das Teilzustandsprogramm für die Konvergenz-Slave-Canceller die Konvergenz mit einer Feinabstimmung (Block 1908). Nachdem für die Konvergenz eine Feinabstimmung erfolgt ist, wenn die MSE unter –16 Dezibel bleibt, dann endet das Teilzustandsprogramm der Konvergenz-Slave-Canceller, ansonsten geht es zurück zu Block 1902, um nochmals zu starten.
  • Wogegen in Block 1906, wenn die MSE nicht weniger als –16 Dezibel ist und der Konvergenzprozess bereits 256 Rahmen lang gedauert hat, dann geht das Teilzustandsprogramm für die Konvergenz-Slave-Canceller zurück zu Block 1902, um nochmals zu starten. Wenn die MSE nicht weniger als –16 dB ist und der Konvergenzprozess weniger als 256 Rahmen lang gedauert hat, dann verweilt das Teilzustandsprogramm der Konvergenz-Slave-Canceller in Block 1906, um die Konvergenz des DFE und des Taktrückgewinnungsmoduls weiterzuentwickeln.
  • Die 6A und 6B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für den Konvergenz-Master-DFE. Nach Inbetriebnahme konvergiert das Teilzustandsprogamm des Konvergenz-Master-DFE den automatischen Leistungsverstärkungsregelungsblock AGC 220 (2) bei hoher Transmission (Block 2002). Dann startet es die Ablaufsteuereinheit der Abgriffenergieverwaltung (Block 2004) erneut. Anschließend konvergiert es den AGC bei niedriger Transmission (Block 2006).
  • Daraufhin steuert das Teilzustandsprogamm des Konvergenz-Master-DFE die Konvergenz der Echo-/Nebensprechen-Canceller, des DFE und des Taktrückgewinnungsmoduls (Block 2008).
  • Wenn die MSE weniger als –16 dB ist, dann verbessert das Teilzustandsprogamm des Konvergenz-Master-DFE die Konvergenz (Block 2010) mit einer Feinabstimmung. Nachdem für die Konvergenz eine Feinabstimmung erfolgt ist, wenn die MSE unter –16 dB bleibt, dann endet das Teilzustandsprogamm des Konvergenz-Master-DFE, ansonsten geht es zurück zu Block 2002, um nochmals zu starten.
  • Wogegen in Block 2008, wenn die MSE nicht weniger als –16 dB ist und der Konvergenzprozess bereits 2047 Rahmen lang gedauert hat, dann geht das Teilzustandsprogamm des Konvergenz-Master-DFE zurück zu Block 2002, um nochmals zu starten. Wenn die MSE nicht weniger als –16 dB ist und der Konvergenzprozess weniger als 256 Rahmen lang gedauert hat, dann verweilt das Teilzustandsprogamm des Konvergenz-Master-DFE in Block 2008, um die Konvergenz der Echo-/Nebensprechen-Canceller, des DFE und des Taktrückgewinnungsmoduls weiterzuentwickeln.
  • Wichtig ist anzumerken, dass in Block 2003 das Teilzustandsprogamm des Konvergenz-Master-DFE drei verschiedene Blöcke zu konvergieren versucht, das heißt, die Canceller, den DFE und das Taktrückgewinnungsmodul. Es ist äußerst schwierig, alle drei Blöcke zur gleichen Zeit zu konvergieren. Der DFE und das Taktrückgewinnungsmodul sind beide entscheidungsorientiert, das heißt, sie richten sich nach den Entscheidungen aus dem Dekodierer 38 (2). Hinzu kommt, dass die Canceller vom DFE und dem Taktrückgewinnungsmodul nicht entkoppelt werden können, weil – im Master – das TCLK-Signal und die RCLK-Signale in keiner Phasensynchronisation sind. Selbst wenn folglich die Canceller zuerst konvergiert würden, änderten sich deren Koeffizienten signifikant, sobald mit der Konvergenz des DFE und des Taktrückgewinnungsmoduls begonnen wird.
  • Die Lösung dieses Problems ist ein wichtiges, kennzeichnendes Merkmal des Teilzustandsprogramms des Konvergenz-Master-DFE. In Block 2008 wird das Taktrückgewinnungsmodul von den Cancellern und dem DFE entkoppelt, um somit die Konvergenz von diesen beiden Blöcken zu ermöglichen. Diese wird wie folgt ausgeführt: Die Canceller und der DFE können auf normalem Weg konvergieren, wogegen der Phasenausgang des Taktrückgewinnungsmoduls linear und sehr langsam (etwa mit 2 ppm Impulslagemodulation) aufgestockt wird. In Block 2008 läuft die Taktrückgewinnung in einem offenen Schleifenmodus. Da sich der Phasenausgang der Taktrückgewinnung sehr langsam und linear verändert, können die Canceller einfach und leicht konvergieren und rückkonvergieren. Der DFE konvergiert lediglich in der korrekten Phase. In der Nähe der korrekten Phase verbessert sich der Signal-Rausch-Abstand schnell. Die MSE beträgt in der Nähe der korrekten Phase weniger als –16 dB. Nachdem die Canceller und der DFE konvergiert haben, erfolgt – in Block 2010 – eine Feinabstimmung der Konvergenz durch das Teilzustandsprogramm des Konvergenz-Master-DFE, wobei zugelassen wird, dass die Canceller, der DFE und die Taktrückgewinnung auf normalen Weg konvergieren können. In Block 2010 wird die Taktrückgewinnung in einem geschlossen Schleifenmodus ausgeführt. Dieses neuartige Konstruktionsmerkmal kann bei jedem beliebigen Transceiver zum Einsatz kommen.
  • Die 7A und 7B zeigen ein Ablaufdiagramm des Teilzustandsprogramms für den Konvergenz-Slave-DFE. Nach Inbetriebnahme konvergiert das Teilzustandsprogramm des Konvergenz-Slave-DFE den automatischen Leistungsverstärkungsregelungsblock AGC 220 (2) bei hoher Transmission (Block 2102). Anschließend konvergiert es den AGC bei niedriger Transmission (Block 2104).
  • Daraufhin steuert das Teilzustandsprogramm des Konvergenz-Slave-DFE die Konvergenz des DFE und des Taktrückgewinnungsmoduls (Block 2106).
  • Wenn die mittlere quadratische Fehlerabweichung MSE weniger als –16 dB ist, dann verbessert das Teilzustandsprogramm der Konvergenz-Slave-Canceller die Konvergenz (Block 2108) mit einer Feinabstimmung. Nachdem für die Konvergenz eine Feinabstimmung erfolgt ist, wenn die MSE unter –16 dB bleibt, dann endet das Teilzustandsprogramm der Konvergenz-Slave-Canceller, ansonsten geht es zurück zu Block 2102, um nochmals zu starten.
  • Wogegen in Block 2106, wenn die MSE nicht weniger als –16 dB ist und der Konvergenzprozess bereits 512 Rahmen lang gedauert hat, dann geht das Teilzustandsprogramm der Konvergenz-Slave-Canceller zurück zu Block 2102, um nochmals neu zu starten. Wenn die MSE nicht weniger als –16 dB ist und der Konvergenzprozess weniger als 256 Rahmen lang gedauert hat, dann verweilt das Teilzustandsprogramm der Konvergenz-Slave-Canceller in Block 2106, um die Konvergenz der Echo-/Nebensprechen-Canceller, des DFE und des Taktrückgewinnungsmoduls weiterzuentwickeln.
  • Auch wenn bestimmte, exemplarische Ausführungsformen in den Einzelheiten beschrieben und in den zugehörigen Zeichnungen aufgezeigt worden sind, ist selbstverständlich davon auszugehen, dass solche Ausführungsformen nur zu Veranschaulichungszwecken dienen und für die Bandbreite der Erfindung keine Einschränkung darstellen. Somit ist zu erkennen, dass verschiedene Modifikationen zu den veranschaulichten und weiteren Ausführungsformen gemäß der Erfindung, die vorstehend beschrieben ist, ausgeführt werden können, ohne dabei vom breit angelegten, erfindungsgemäßen Schutzumfang abzuweichen.

Claims (6)

  1. Verfahren zum Steuern der Konvergenz von Cancellern, eines entscheidungsrückgekoppelten Entzerrers (Decision Feedback Equalizer) DFE (312) und eines Timing Recovery Moduls (222), dadurch gekennzeichnet, dass das Verfahren folgende Operation umfasst: (a) Entkoppeln des Timing Recovery Moduls (222) von den Cancellern (228, 230, 232) und dem DFE (312), während gleichzeitig die Canceller (228, 230, 232) und der DFE (312) konvergiert werden.
  2. Verfahren nach Anspruch 1, das des Weiteren die folgende Operation umfasst: (b) Gleichzeitiges Konvergieren der Canceller (228, 230, 232), des DFE (312) und des Timing Recovery Moduls (222), nachdem die Canceller (228, 230, 232) und der DFE (312) konvergiert haben.
  3. Verfahren nach Anspruch 1, wobei die Operation (a) die Operation des linearen Aufstockens des Phasenausgangs des Timing Recovery Moduls (222) umfasst.
  4. Steuerungsmodul zum Steuern der Konvergenz von Cancellern, eines entscheidungsrückgekoppelten Entzerrers (Decision Feedback Equalizer) DFE (312) und eines Timing Recovery Moduls (222), dadurch gekennzeichnet, dass das Steuerungsmodul eine Zustandsmaschine zum Entkoppeln des Timing Recovery Moduls (222) von den Cancellern (228, 230, 232) und dem DFE (312) aufweist, während gleichzeitig die Canceller (228, 230, 232) und der DFE (312) konvergiert werden.
  5. Steuerungsmodul nach Anspruch 4, wobei die Zustandsmaschine so ausgestaltet ist, dass sie die Canceller (228, 230, 232), den DFE (312) und das Timing Recovery Modul (222) gleichzeitig nach dem Konvergieren der Canceller (228, 230, 232) und der DFE (312) konvergiert.
  6. Steuerungsmodul nach Anspruch 4, wobei die Zustandsmaschine so ausgestaltet ist, dass sie das Timing Recovery Modul (222) mittels linearen Aufstockens des Phasenausgangs des Timing Recovery Moduls (222) entkoppelt.
DE60031542T 1999-04-22 2000-04-24 Phy-steuerungsmodul für einen gigabit-transceiver mit mehreren paaren Expired - Lifetime DE60031542T2 (de)

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US390856 1999-09-03
US09/437,721 US6363129B1 (en) 1998-11-09 1999-11-09 Timing recovery system for a multi-pair gigabit transceiver
US437721 1999-11-09
PCT/US2000/011123 WO2000065772A2 (en) 1999-04-22 2000-04-24 Phy control module for a multi-pair gigabit transceiver

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