JP3573703B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3573703B2 JP3573703B2 JP2000330156A JP2000330156A JP3573703B2 JP 3573703 B2 JP3573703 B2 JP 3573703B2 JP 2000330156 A JP2000330156 A JP 2000330156A JP 2000330156 A JP2000330156 A JP 2000330156A JP 3573703 B2 JP3573703 B2 JP 3573703B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- latch
- transfer gate
- sin
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、スキャンパス回路に関し、特に、スキャンパステスト時に、電源ノイズを最小限に抑え、通常動作時には、ＦＦ回路の遅延時間の増加を防止するスキャンパス回路に関する。
【０００２】
【従来の技術】
近年、回路の大規模化伴い、その故障検出率向上のためにスキャンパステストが一般的になっている。このスキャンパステストに用いられるスキャンパス回路は、特に、大規模回路の故障検出率を向上させるために有用である。
【０００３】
このような、スキャンパス回路は、一般的には、回路の大規模化と併せて故障検出率向上のためにスキャンパステスト時の回路動作率が高くなり、スキャンＳｈｉｆｔ動作時にスキャンＦＦと同時にユーザ回路と出力回路も動作することから、大きな電源ノイズが発生し、テストが不可能となることがあり、これを防止することが要求されている。
【０００４】
この要請に応えるための従来技術が、例えば、特開平３−５８１４３号公報に開示されている。
【０００５】
この先行技術文献に開示された従来技術を図１６に示し、また、図１６に記載の従来技術のＭＵＸ型スキャンのＬＳＳＤ型スキャン等価ブロックを図１７に示す。さらに、図１７のＬＳＳＤ型スキャン等価ブロックをトランジスタレベル回路に現した回路を図１４に示す。
【０００６】
図１４を参照すると、このような従来技術のスキャン回路は、スキャンＦＦ１７０５の後段にシリアルにＬａｔｃｈ（Ｑ）１７０４を接続し、Ｌａｔｃｈ（Ｑ）１７０４の後段に、ユーザー回路及び出力回路を接続する構成である。
【０００７】
したがって、出力Ｑを固定し、ユーザ回路を未動作とさせるＬａｔｃｈ（Ｑ）１７０４を設け、マスタＬａｔｃｈ（ＳＩＮ）１７０３とスレーブＬａｔｃｈ（ＳＯＴ）１７０２から構成されるスキャンＦＦ１７０５の後段にシリアルに接続するため、通常ＦＦ１７００はラッチ３段の構成になる。
【０００８】
その結果、テスト時でない通常動作時に、クロック（Ｃ）から出力Ｑへの状態遷移は、マスタＬａｔｃｈ（ＳＩＮ）１７０３からスレーブＬａｔｃｈ（ＳＯＴ）１７０２への論理転送とＬａｔｃｈ（Ｑ）１７０４をスルーするという動作となる。
【０００９】
これは、スキャンＳｈｉｆｔ動作時に、ラッチを論理固定することにより、スキャンＦＦ１７０５の論理動作をユーザ回路と出力回路とに論理伝播させない構成で、スキャンＳｈｉｆｔ動作時にスキャンＦＦ１７０５のみを動作させ、論理動作による電源ノイズを最小に抑えることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来技術は、テスト時でない通常動作時に、クロック（Ｃ）から出力Ｑへの状態遷移には、ラッチ３段分の遅延時間が必要になり通常ＦＦのラッチ２段に対してラッチ１段分の遅延時間が増加するという欠点がある。
【００１１】
本発明の主な目的は上記問題に鑑み、スキャンＳｈｉｆｔ動作時にスキャンＦＦのみを動作させ電源ノイズを最小限に抑え、テスト時でない通常動作時にクロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で可能とし、遅延時間を増加させないスキャンパス回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のスキャンパス回路は、スキャンＳｈｉｆｔ動作時のスキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）と、前記スキャンイン信号（ＳＩＮ）をラッチしてスキャンアウト信号（ＳＯＴ）として出力するスレーブＬａｔｃｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信号処理動作時のデータ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）をラッチして出力信号として出力するスレーブＬａｔｃｈ（Ｑ）から構成される通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）の回路と前記スレーブＬａｔｃｈ（ＳＯＴ）の回路とを兼用し、当該兼用する回路は前記スキャンＳｈｉｆｔ動作時には前記スレーブＬａｔｃｈ（ＳＯＴ）として動作し、かつ前記データ信号処理動作時には前記マスタＬａｔｃｈ（Ｄ）として動作するように、制御信号で動作が切り換えられるものであり、前記スレーブＬａｔｃｈ（Ｑ）は前記スキャンＳｈｉｆｔ動作時にスキャンＳｈｉｆｔの論理動作を伝播することなく固定論理を出力する構成である。
【００１３】
また、本発明のスキャンパス回路の前記通常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信号（Ｄ）を入力とし、クロック（Ｃ）により制御される第１のトランスファーゲートおよび第２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロック（Ｃ）により制御される第３のトランスファーゲートおよび第４のトランスファーゲートによりスレーブラッチを構成し、前記出力信号を出力とする構成である。
【００１４】
さらに、本発明のスキャンパス回路の前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御クロック（ＳＣ１）により制御される第１１のトランスファーゲートおよび第１２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（ＳＯＴ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力とし、第２の制御クロック（ＳＣ２）により制御される第１３のトランスファーゲートおよび第１４のトランスファーゲートによりスレーブラッチを構成し、前記スキャンアウト信号（ＳＯＴ）を出力とする構成とすることもできる。
【００１５】
前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）がスキャンイン信号（ＳＩＮ）を入力とし、前記クロック信号（Ｃ）がハイレベル、前記第２の制御クロック（ＳＣ２）がロウレベルの状態において、前記第１の制御クロック（ＳＣ１）の入力により制御される前記第１１のトランスファーゲートおよび前記第１２のトランスファーゲートによりマスタラッチを構成とすることもできる。
【００１６】
さらに、本発明のスキャンパス回路の前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力を入力とし、クロック信号（Ｃ）がハイレベル、前記第１の制御クロック（ＳＣ１）がハイレベルの状態において、前記第２の制御クロック（ＳＣ２）の入力により制御される前記第１３のトランスファーゲートおよび前記第１４のトランスファーゲートにより前記スレーブＬａｔｃｈ（ＳＯＴ）を構成し前記スキャンアウト信号（ＳＯＴ）を出力とする構成とすることもできる。
【００１７】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図面を参照して説明する。
【００１８】
本発明の第１の実施の形態のスキャンパス回路を図１に示す。
【００１９】
図１を参照すると、本発明の第１の実施の形態のスキャンパス回路は、ＳＣＡＮ−ＦＦ１００は、スキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）１０１と、スキャンアウト信号ＳＯＴを出力とするスレーブＬａｔｃｈ（ＳＯＴ）１０２から構成されスキャンＳｈｉｆｔ動作時のデータ伝播経路はスキャンイン信号（ＳＩＮ）からスキャンアウト信号（ＳＯＴ）への経路となり、スレーブＬａｔｃｈ（Ｑ）は論理固定されている状態となる。
【００２０】
通常ＦＦ２００は、データ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）２０１と、出力Ｑを出力とするスレーブＬａｔｃｈ（Ｑ）２０２から構成され、通常動作時のデータ伝播経路は、データ信号（Ｄ）から出力Ｑへの経路となる。
【００２１】
図２は、本発明の第１の実施の形態のスキャンパス回路を示す図１の論理ブロックレベルの回路図である。図３は、図２に示す回路のクロックドライバーの回路図である。
【００２２】
ＳＣＡＮ−ＦＦ１００は、以下のように構成されている。
【００２３】
ＳＣＡＮ−ＦＦ１００のマスタＬａｔｃｈ（ＳＩＮ）１０１は、スキャンイン信号（ＳＩＮ）を入力とし、制御信号ＳＣ１により制御されるトランスファーゲート１１およびトランスファーゲート１２によりマスタラッチを構成し、スレーブラッチ（ＳＯＴ）１０２へと出力する。
【００２４】
スレーブＬａｔｃｈ（ＳＯＴ）１０２は、マスタＬａｔｃｈ（ＳＩＮ）１０１の出力を入力とし、制御信号ＳＣ２により制御されるトランスファーゲート１３およびトランスファーゲート１４によりスレーブラッチを構成し、スキャンアウト信号（ＳＯＴ）を出力とする。
【００２５】
ＳＣＡＮ−ＦＦ１００がスキャンＳｈｉｆｔ動作をする時、トランスファーゲート２は制御信号ＳＣ１の入力によりＯＮ状態にあり、ＳＣＡＮ−ＦＦ１００のマスタラッチ、スレーブラッチ機能に影響は与えない。
【００２６】
スレーブＬａｔｃｈ（Ｑ）２０２は、スキャンＳｈｉｆｔ動作時の論理状態は、モード切り換えクロックＳＭＣと制御信号ＳＣ１により、トランスファーゲート２１はＯＦＦし、トランスファーゲート２２はＯＮし、クロックＣによりトランスファーゲート３はＯＮ、トランスファーゲート４はＯＦＦし、論理保持されており、出力ＱはＳＣＡＮ−ＦＦ１００の論理動作を伝播することなく、論理固定されている。
【００２７】
また、通常ＦＦ２００は以下の様に構成されている。
【００２８】
マスタＬａｔｃｈ（Ｄ）２０１はデータ信号（Ｄ）を入力とし、クロックＣにより制御されるトランスファーゲート１およびトランスファーゲート２によりマスタラッチを構成し、スレーブラッチ（Ｑ）２０２へと出力する。
【００２９】
スレーブＬａｔｃｈ（Ｑ）２０２は、マスタＬａｔｃｈ（Ｄ）２０１の出力を入力とし、クロックＣにより制御されるトランスファーゲート３およびトランスファーゲート４によりスレーブラッチを構成し、出力Ｑを出力とする。
【００３０】
通常ＦＦ２００が通常動作をする時、制御信号ＳＣ２によりトランスファーゲート１３はＯＦＦし、トランスファーゲート１４はＯＮし、制御信号ＳＣ１とモード切り換えクロックＳＭＣにより、トランスファーゲート２１はＯＮし、トランスファーゲート２２はＯＦＦしており、通常ＦＦ２００のマスタラッチ、スレーブラッチ機能に影響は与えない。かくして、前述した処理を実行する。
【００３１】
次に、本発明の第１の実施の形態のスキャンパス回路の動作について、図を参照して説明する。
【００３２】
まず、図４、図５、図６および図７それぞれののタイミング図を参照して説明する。
【００３３】
通常動作時においては、本発明の第１の実施の形態のスキャンパス回路の通常ＦＦ２００の動作は、モード切り換えクロックＳＭＣは、常時ロウレベル（以下、Ｌと記す）が入力され、トランスファーゲート２１はＯＮ、トランスファーゲート２２はＯＦＦの状態にあり、スレーブＬａｔｃｈ（Ｑ）２０２はクロックＣの入力信号によりスレーブラッチとして機能する。
【００３４】
制御信号ＳＣ１は常時Ｌが入力され、マスタＬａｔｃｈ（ＳＩＮ）１０１のトランスファーゲート１１はＯＦＦし、トランスファーゲート１２はＯＮの状態で、マスタＬａｔｃｈ（ＳＩＮ）１０１は、論理保持状態で論理動作しない。
【００３５】
制御信号ＳＣ２は、常時ハイレベル（以下、Ｈと記す）が入力され、トランスファーゲート１３はＯＦＦし、トランスファーゲート１４はＯＮの状態にあり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力信号により、マスタラッチとして機能する。
【００３６】
以上、述べた様に、通常ＦＦ２００は通常動作時においては、マスタＬａｔｃｈ（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２によりマスタ・スレーブ方式のＦＦとして動作する。
【００３７】
すなわち、時刻Ｔ４１でデータ信号（Ｄ）のＬを取り込み、時刻Ｔ４３ではデータ信号（Ｄ）のＨを取り込む。
【００３８】
次に、スキャンＳｈｉｆｔ動作においては、モード切り換えクロックＳＭＣが時刻Ｔ４４でＬからＨになり、スレーブＬａｔｃｈ（Ｑ）２０２のトランスファーゲート２１がＯＦＦ、トランスファーゲート２２がＯＮし、出力Ｑは、通常動作時の最後の状態であるＨを保持する。
【００３９】
スキャンＳｈｉｆｔ動作においては、クロックＣにはＨが入力され、トランスファーゲート１はＯＦＦ、トランスファーゲート２はＯＮの状態にある。スレーブＬａｔｃｈ（ＳＯＴ）１０２は制御信号ＳＣ１の入力信号により時刻Ｔ４５ではスキャンイン信号（ＳＩＮ）のＨを取り込み、時刻Ｔ４６で制御信号ＳＣ２の入力信号によりＮＯＤＥの信号を出力ＳＯＴに出力して、スレーブラッチとして機能する。
【００４０】
以上、述べた様にＳＣＡＮＦＦ１００は、スキャンＳｈｉｆｔ動作時においては、マスタＬａｔｃｈ（ＳＩＮ）１０１とスレーブＬａｔｃｈ（ＳＯＴ）１０２によりマスタ・スレーブ方式のＦＦとして動作する。
【００４１】
次に、スキャンＳａｍｐｌｅ動作においては、モード切り換えクロックＳＭＣが時刻Ｔ４９でＨからＬになり、制御信号ＳＣ２は常時Ｈになる。
【００４２】
したがって、トランスファーゲート１３はＯＦＦ、トランスファーゲート１４はＯＮの状態にあり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力信号により、マスタラッチとして機能する。
【００４３】
スレーブＬａｔｃｈ（Ｑ）２０２は、クロックＣにＨが入力された状態でラッチとして機能するべくトランスファーゲート３はＯＮし、トランスファーゲート４はＯＦＦの状態にあり、モード切り換えクロックＳＭＣに常時Ｌが入力されトランスファーゲート２１およびトランスファーゲート２２は、制御信号ＳＣ１の入力信号によりスレーブラッチとして機能する。
【００４４】
以上、述べた様に通常ＦＦ２００は、スキャンＳａｍｐｌｅ動作時においてはマスタＬａｔｃｈ（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２により、マスタ・スレーブ方式のＦＦとして動作し、時刻Ｔ５０でデータ信号（Ｄ）を取り込む。
【００４５】
次に、本発明の第２の実施の形態について図面を参照して説明する。
【００４６】
本発明の第２の実施の形態のスキャンパス回路を図８に示す。本発明の第２の実施の形態として、スキャンアウト信号ＳＯＴの取り出しについてさらに工夫している。その構成を図８に示す。
【００４７】
図８を参照すると、本発明の第２の実施の形態のスキャンパス回路は、その基本的構成は上記の通りであるが、本図において、スレーブＬａｔｃｈ（ＳＯＴ）１０２の中から取り出しを変更している。
【００４８】
次に、本発明の第３の実施の形態について図面を参照して説明する。
【００４９】
本発明の第１の実施の形態のスキャンパス回路は、ＳＣＡＮ−ＦＦのスレーブＬａｔｃｈ（ＳＯＴ）と通常ＦＦのマスタＬａｔｃｈ（Ｄ）を兼用して通常ＦＦのマスタ・スレーブラッチの構成を２段として遅延時間の増加させないという効果を得ているが、通常ＦＦのマスタＬａｔｃｈ（Ｄ）とＳＣＡＮ−ＦＦのマスタＬａｔｃｈ（ＳＩＮ）を兼用するという技術思想を用いても同様の効果が得られる。
【００５０】
そのための構成を、本発明の第３の実施の形態として、スキャンパス回路のブロックレベルを図９に示す。本発明の第３の実施の形態では、マスタＬａｔｃｈ（Ｄ）３０１をＳＣＡＮ−ＦＦ３０５のマスタＬａｔｃｈ（ＳＩＮ）３０３と兼用し、通常ＦＦ３００のマスタＬａｔｃｈ（Ｄ）３０１の後段に、パラレルに、ＳＣＡＮ−ＦＦ３０５のスレーブＬａｔｃｈ（ＳＯＴ）３０４と通常ＦＦのスレーブＬａｔｃｈ（Ｑ）３０２を接続した構成としている。
【００５１】
さらに、図１０および図１１の論理ブロックレベルの回路図を参照すると、ＳＣＡＮ−ＦＦ３０５は以下の様に構成されている。
【００５２】
マスタＬａｔｃｈ（ＳＩＮ）３０３は、スキャンイン信号ＳＩＮを入力とし、クロックＣはＨ、制御信号ＳＣ２はＨの状態において、制御信号ＳＣ１の入力により制御されるトランスファーゲート１１、１２によりマスタラッチを構成する。
【００５３】
この時、前述したようにクロックＣはＨであるので、トランスファーゲート１はＯＦＦ、トランスファーゲート２はＯＮし、ラッチ機能に影響は与えない。
【００５４】
スレーブＬａｔｃｈ（ＳＯＴ）３０４はマスタＬａｔｃｈ（ＳＩＮ）３０３の出力を入力とし、クロックＣはＨ、制御信号ＳＣ１はＨの状態において、制御信号ＳＣ２の入力により制御されるトランスファーゲート１３、１４により、スレーブラッチを構成し、スキャンアウト信号（ＳＯＴ）を出力とする。
【００５５】
スレーブＬａｔｃｈ（Ｑ）３０２はスキャンＳｈｉｆｔ動作時の論理状態は、クロックＣはＨにより、トランスファーゲート３はＯＮし、トランスファーゲート４はＯＦＦし、制御信号ＳＣ１と制御信号ＳＣ２はスキャンＳｈｉｆｔ動作時にマスタＬａｔｃｈ（ＳＩＮ）３０３がマスタラッチとして機能する時、制御信号ＳＣ２はＨであり、スレーブＬａｔｃｈ（Ｑ）３０２がスレーブラッチとして機能する時、制御信号ＳＣ１はＨである。
【００５６】
よって、トランスファーゲート２１はＯＦＦし、トランスファーゲート２２はＯＮし、論理保持されており、出力ＱはＳＣＡＮ−ＦＦ３０５の論理動作を伝播することなく論理固定されている。
【００５７】
また、通常ＦＦ３００は以下の様に構成されている。
【００５８】
マスタＬａｔｃｈ（Ｄ）３０１はデータ信号Ｄを入力とし、クロックＣにより制御されるトランスファーゲート１およびトランスファーゲート２によりマスタラッチを構成し、スレーブＬａｔｃｈ（Ｑ）３０２へと出力する。
【００５９】
スレーブＬａｔｃｈ（Ｑ）３０２は、マスタＬａｔｃｈ（Ｄ）３０１の出力を入力としクロックＣにより制御されるトランスファーゲート３およびトランスファーゲート４によりスレーブラッチを構成し、出力Ｑを出力とする。
【００６０】
通常ＦＦ３００が通常動作をする時、制御信号ＳＣ１、制御信号ＳＣ２は共にＬであり、マスタＬａｔｃｈ（ＳＩＮ）３０３のトランスファーゲート１１はＯＦＦし、トランスファーゲート１２はＯＮし、スレーブＬａｔｃｈ（Ｑ）３０２のトランスファーゲート２１はＯＮし、トランスファーゲート２２はＯＦＦしており通常ＦＦ３００のマスタラッチ・スレーブラッチ機能には影響を与えない。
【００６１】
次に、本発明の第４の実施の形態のスキャンパス回路について説明する。
【００６２】
その基本的構成は上記の通りであるが、スキャンアウト信号（ＳＯＴ）の取り出しについてさらに工夫している。その構成を図１２、１３に示す。
【００６３】
本図において、スレーブＬａｔｃｈ（ＳＯＴ）４０２の中から取り出しを変更している。本発明の第４の実施の形態のスキャンパス回路の動作については、本発明の第２の実施の形態のスキャンパス回路と同様であるので、その説明は省略する。
【００６４】
【発明の効果】
以上、説明したように、ＬＳＩの高集積化が進み、ＬＳＩ内部の論理回路（ＦＦ数 及び 組み合せ回路）が膨大になってきている。
【００６５】
この為、効率良く短時間でテストを行う為に高い故障検出率を実現するにはスキャンパステストにおいて、論理回路の動作率が非常に高くなる。その為、内部回路の同時動作により電源に、多大な過渡電流による電源ノイズが発生し、ＬＳＩ内部の回路の論理閾値が変動して正常な動作をせずテスト不可能に至る確率が高くなってきている。そこで、スキャンＳｈｉｆｔ動作中にＳＣＡＮ−ＦＦのみ動作させユーザ回路を未動作とする本実施例が有効となる。スキャンＳｈｉｆｔ動作中にＳＣＡＮ−ＦＦの論理動作がユーザ回路に論理伝播しないようにしユーザ回路を未動作とし、スキャンＳｈｉｆｔ動作時にＳＣＡＮ−ＦＦのみを動作させ内部回路の同時動作を低減させ過度電流による電源ノイズを抑えることが可能となる。
【００６６】
本発明により、回路規模の巨大化に比例してスキャンパステストが不可能となり製品出荷を阻害する事を未然に防止することが可能となる。
【００６７】
本発明では、通常ＦＦはマスタＬａｔｃｈ（Ｄ）とスレーブＬａｔｃｈ（Ｑ）との２段のラッチで構成されている。その効果は、例えば、０．３５μｍルールのデバイスにおいて、ＣＬＫからＱへの遅延値は従来例のＬａｔｃｈ３段ではおよそ１．７５ｎｓだか、本本発明のＬａｔｃｈ２段では、およそ１．１３ｎｓとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のスキャンパス回路のブロック図である。
【図２】図１に示す第１の実施の形態のスキャンパス回路の論理ブロックレベルの回路図である。
【図３】本発明の第１の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図４】本発明の第１の実施の形態のスキャンパス回路の動作を説明するタイムチャートである。
【図５】本発明の第１の実施の形態のスキャンパス回路の通常動作を説明するタイムチャートである。
【図６】本発明の第１の実施の形態のスキャンパス回路のスキャンＳｈｉｆｔ動作を説明するタイムチャートである。
【図７】本発明の第１の実施の形態のスキャンパス回路のＳａｍｐｌｅ動作を説明するタイムチャートである。
【図８】本発明の第２の実施の形態のスキャンパス回路のブロック図である。
【図９】本発明の第２の実施の形態のラッチ回路のブロック図である。
【図１０】本発明の第３の実施の形態のスキャンパス回路のブロック図である。
【図１１】本発明の第３の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図１２】本発明の第４の実施の形態のスキャンパス回路の回路図である。
【図１３】本発明の第４の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図１４】従来技術のスキャンパス回路のブロック図である。
【図１５】従来のスキャンパス回路に適用するクロックドライバーブロック図である。
【図１６】従来技術のスキャンパス回路のブロック図である。
【図１７】従来技術のＭＵＸ型のＬＳＳＤ型等価回路ブロックである。
【符号の説明】
１，２，３，４，１１，１２，１３，１４，２１，２２ トランスファーゲート
３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，４４，４５，４６ インバータ
５０，７０，８０，９０ クロックドライバー
１００ ＳＣＡＮ−ＦＦ
１０１ マスタＬａｔｃｈ（ＳＩＮ）
１０２ スレーブＬａｔｃｈ（ＳＯＴ）
２００ 通常ＦＦ
２０１ マスタＬａｔｃｈ（Ｄ）
２０２ スレーブＬａｔｃｈ（Ｑ）
【発明の属する技術分野】
本発明は、スキャンパス回路に関し、特に、スキャンパステスト時に、電源ノイズを最小限に抑え、通常動作時には、ＦＦ回路の遅延時間の増加を防止するスキャンパス回路に関する。
【０００２】
【従来の技術】
近年、回路の大規模化伴い、その故障検出率向上のためにスキャンパステストが一般的になっている。このスキャンパステストに用いられるスキャンパス回路は、特に、大規模回路の故障検出率を向上させるために有用である。
【０００３】
このような、スキャンパス回路は、一般的には、回路の大規模化と併せて故障検出率向上のためにスキャンパステスト時の回路動作率が高くなり、スキャンＳｈｉｆｔ動作時にスキャンＦＦと同時にユーザ回路と出力回路も動作することから、大きな電源ノイズが発生し、テストが不可能となることがあり、これを防止することが要求されている。
【０００４】
この要請に応えるための従来技術が、例えば、特開平３−５８１４３号公報に開示されている。
【０００５】
この先行技術文献に開示された従来技術を図１６に示し、また、図１６に記載の従来技術のＭＵＸ型スキャンのＬＳＳＤ型スキャン等価ブロックを図１７に示す。さらに、図１７のＬＳＳＤ型スキャン等価ブロックをトランジスタレベル回路に現した回路を図１４に示す。
【０００６】
図１４を参照すると、このような従来技術のスキャン回路は、スキャンＦＦ１７０５の後段にシリアルにＬａｔｃｈ（Ｑ）１７０４を接続し、Ｌａｔｃｈ（Ｑ）１７０４の後段に、ユーザー回路及び出力回路を接続する構成である。
【０００７】
したがって、出力Ｑを固定し、ユーザ回路を未動作とさせるＬａｔｃｈ（Ｑ）１７０４を設け、マスタＬａｔｃｈ（ＳＩＮ）１７０３とスレーブＬａｔｃｈ（ＳＯＴ）１７０２から構成されるスキャンＦＦ１７０５の後段にシリアルに接続するため、通常ＦＦ１７００はラッチ３段の構成になる。
【０００８】
その結果、テスト時でない通常動作時に、クロック（Ｃ）から出力Ｑへの状態遷移は、マスタＬａｔｃｈ（ＳＩＮ）１７０３からスレーブＬａｔｃｈ（ＳＯＴ）１７０２への論理転送とＬａｔｃｈ（Ｑ）１７０４をスルーするという動作となる。
【０００９】
これは、スキャンＳｈｉｆｔ動作時に、ラッチを論理固定することにより、スキャンＦＦ１７０５の論理動作をユーザ回路と出力回路とに論理伝播させない構成で、スキャンＳｈｉｆｔ動作時にスキャンＦＦ１７０５のみを動作させ、論理動作による電源ノイズを最小に抑えることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来技術は、テスト時でない通常動作時に、クロック（Ｃ）から出力Ｑへの状態遷移には、ラッチ３段分の遅延時間が必要になり通常ＦＦのラッチ２段に対してラッチ１段分の遅延時間が増加するという欠点がある。
【００１１】
本発明の主な目的は上記問題に鑑み、スキャンＳｈｉｆｔ動作時にスキャンＦＦのみを動作させ電源ノイズを最小限に抑え、テスト時でない通常動作時にクロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で可能とし、遅延時間を増加させないスキャンパス回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のスキャンパス回路は、スキャンＳｈｉｆｔ動作時のスキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）と、前記スキャンイン信号（ＳＩＮ）をラッチしてスキャンアウト信号（ＳＯＴ）として出力するスレーブＬａｔｃｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信号処理動作時のデータ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）をラッチして出力信号として出力するスレーブＬａｔｃｈ（Ｑ）から構成される通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）の回路と前記スレーブＬａｔｃｈ（ＳＯＴ）の回路とを兼用し、当該兼用する回路は前記スキャンＳｈｉｆｔ動作時には前記スレーブＬａｔｃｈ（ＳＯＴ）として動作し、かつ前記データ信号処理動作時には前記マスタＬａｔｃｈ（Ｄ）として動作するように、制御信号で動作が切り換えられるものであり、前記スレーブＬａｔｃｈ（Ｑ）は前記スキャンＳｈｉｆｔ動作時にスキャンＳｈｉｆｔの論理動作を伝播することなく固定論理を出力する構成である。
【００１３】
また、本発明のスキャンパス回路の前記通常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信号（Ｄ）を入力とし、クロック（Ｃ）により制御される第１のトランスファーゲートおよび第２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロック（Ｃ）により制御される第３のトランスファーゲートおよび第４のトランスファーゲートによりスレーブラッチを構成し、前記出力信号を出力とする構成である。
【００１４】
さらに、本発明のスキャンパス回路の前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御クロック（ＳＣ１）により制御される第１１のトランスファーゲートおよび第１２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（ＳＯＴ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力とし、第２の制御クロック（ＳＣ２）により制御される第１３のトランスファーゲートおよび第１４のトランスファーゲートによりスレーブラッチを構成し、前記スキャンアウト信号（ＳＯＴ）を出力とする構成とすることもできる。
【００１５】
前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）がスキャンイン信号（ＳＩＮ）を入力とし、前記クロック信号（Ｃ）がハイレベル、前記第２の制御クロック（ＳＣ２）がロウレベルの状態において、前記第１の制御クロック（ＳＣ１）の入力により制御される前記第１１のトランスファーゲートおよび前記第１２のトランスファーゲートによりマスタラッチを構成とすることもできる。
【００１６】
さらに、本発明のスキャンパス回路の前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力を入力とし、クロック信号（Ｃ）がハイレベル、前記第１の制御クロック（ＳＣ１）がハイレベルの状態において、前記第２の制御クロック（ＳＣ２）の入力により制御される前記第１３のトランスファーゲートおよび前記第１４のトランスファーゲートにより前記スレーブＬａｔｃｈ（ＳＯＴ）を構成し前記スキャンアウト信号（ＳＯＴ）を出力とする構成とすることもできる。
【００１７】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図面を参照して説明する。
【００１８】
本発明の第１の実施の形態のスキャンパス回路を図１に示す。
【００１９】
図１を参照すると、本発明の第１の実施の形態のスキャンパス回路は、ＳＣＡＮ−ＦＦ１００は、スキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）１０１と、スキャンアウト信号ＳＯＴを出力とするスレーブＬａｔｃｈ（ＳＯＴ）１０２から構成されスキャンＳｈｉｆｔ動作時のデータ伝播経路はスキャンイン信号（ＳＩＮ）からスキャンアウト信号（ＳＯＴ）への経路となり、スレーブＬａｔｃｈ（Ｑ）は論理固定されている状態となる。
【００２０】
通常ＦＦ２００は、データ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）２０１と、出力Ｑを出力とするスレーブＬａｔｃｈ（Ｑ）２０２から構成され、通常動作時のデータ伝播経路は、データ信号（Ｄ）から出力Ｑへの経路となる。
【００２１】
図２は、本発明の第１の実施の形態のスキャンパス回路を示す図１の論理ブロックレベルの回路図である。図３は、図２に示す回路のクロックドライバーの回路図である。
【００２２】
ＳＣＡＮ−ＦＦ１００は、以下のように構成されている。
【００２３】
ＳＣＡＮ−ＦＦ１００のマスタＬａｔｃｈ（ＳＩＮ）１０１は、スキャンイン信号（ＳＩＮ）を入力とし、制御信号ＳＣ１により制御されるトランスファーゲート１１およびトランスファーゲート１２によりマスタラッチを構成し、スレーブラッチ（ＳＯＴ）１０２へと出力する。
【００２４】
スレーブＬａｔｃｈ（ＳＯＴ）１０２は、マスタＬａｔｃｈ（ＳＩＮ）１０１の出力を入力とし、制御信号ＳＣ２により制御されるトランスファーゲート１３およびトランスファーゲート１４によりスレーブラッチを構成し、スキャンアウト信号（ＳＯＴ）を出力とする。
【００２５】
ＳＣＡＮ−ＦＦ１００がスキャンＳｈｉｆｔ動作をする時、トランスファーゲート２は制御信号ＳＣ１の入力によりＯＮ状態にあり、ＳＣＡＮ−ＦＦ１００のマスタラッチ、スレーブラッチ機能に影響は与えない。
【００２６】
スレーブＬａｔｃｈ（Ｑ）２０２は、スキャンＳｈｉｆｔ動作時の論理状態は、モード切り換えクロックＳＭＣと制御信号ＳＣ１により、トランスファーゲート２１はＯＦＦし、トランスファーゲート２２はＯＮし、クロックＣによりトランスファーゲート３はＯＮ、トランスファーゲート４はＯＦＦし、論理保持されており、出力ＱはＳＣＡＮ−ＦＦ１００の論理動作を伝播することなく、論理固定されている。
【００２７】
また、通常ＦＦ２００は以下の様に構成されている。
【００２８】
マスタＬａｔｃｈ（Ｄ）２０１はデータ信号（Ｄ）を入力とし、クロックＣにより制御されるトランスファーゲート１およびトランスファーゲート２によりマスタラッチを構成し、スレーブラッチ（Ｑ）２０２へと出力する。
【００２９】
スレーブＬａｔｃｈ（Ｑ）２０２は、マスタＬａｔｃｈ（Ｄ）２０１の出力を入力とし、クロックＣにより制御されるトランスファーゲート３およびトランスファーゲート４によりスレーブラッチを構成し、出力Ｑを出力とする。
【００３０】
通常ＦＦ２００が通常動作をする時、制御信号ＳＣ２によりトランスファーゲート１３はＯＦＦし、トランスファーゲート１４はＯＮし、制御信号ＳＣ１とモード切り換えクロックＳＭＣにより、トランスファーゲート２１はＯＮし、トランスファーゲート２２はＯＦＦしており、通常ＦＦ２００のマスタラッチ、スレーブラッチ機能に影響は与えない。かくして、前述した処理を実行する。
【００３１】
次に、本発明の第１の実施の形態のスキャンパス回路の動作について、図を参照して説明する。
【００３２】
まず、図４、図５、図６および図７それぞれののタイミング図を参照して説明する。
【００３３】
通常動作時においては、本発明の第１の実施の形態のスキャンパス回路の通常ＦＦ２００の動作は、モード切り換えクロックＳＭＣは、常時ロウレベル（以下、Ｌと記す）が入力され、トランスファーゲート２１はＯＮ、トランスファーゲート２２はＯＦＦの状態にあり、スレーブＬａｔｃｈ（Ｑ）２０２はクロックＣの入力信号によりスレーブラッチとして機能する。
【００３４】
制御信号ＳＣ１は常時Ｌが入力され、マスタＬａｔｃｈ（ＳＩＮ）１０１のトランスファーゲート１１はＯＦＦし、トランスファーゲート１２はＯＮの状態で、マスタＬａｔｃｈ（ＳＩＮ）１０１は、論理保持状態で論理動作しない。
【００３５】
制御信号ＳＣ２は、常時ハイレベル（以下、Ｈと記す）が入力され、トランスファーゲート１３はＯＦＦし、トランスファーゲート１４はＯＮの状態にあり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力信号により、マスタラッチとして機能する。
【００３６】
以上、述べた様に、通常ＦＦ２００は通常動作時においては、マスタＬａｔｃｈ（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２によりマスタ・スレーブ方式のＦＦとして動作する。
【００３７】
すなわち、時刻Ｔ４１でデータ信号（Ｄ）のＬを取り込み、時刻Ｔ４３ではデータ信号（Ｄ）のＨを取り込む。
【００３８】
次に、スキャンＳｈｉｆｔ動作においては、モード切り換えクロックＳＭＣが時刻Ｔ４４でＬからＨになり、スレーブＬａｔｃｈ（Ｑ）２０２のトランスファーゲート２１がＯＦＦ、トランスファーゲート２２がＯＮし、出力Ｑは、通常動作時の最後の状態であるＨを保持する。
【００３９】
スキャンＳｈｉｆｔ動作においては、クロックＣにはＨが入力され、トランスファーゲート１はＯＦＦ、トランスファーゲート２はＯＮの状態にある。スレーブＬａｔｃｈ（ＳＯＴ）１０２は制御信号ＳＣ１の入力信号により時刻Ｔ４５ではスキャンイン信号（ＳＩＮ）のＨを取り込み、時刻Ｔ４６で制御信号ＳＣ２の入力信号によりＮＯＤＥの信号を出力ＳＯＴに出力して、スレーブラッチとして機能する。
【００４０】
以上、述べた様にＳＣＡＮＦＦ１００は、スキャンＳｈｉｆｔ動作時においては、マスタＬａｔｃｈ（ＳＩＮ）１０１とスレーブＬａｔｃｈ（ＳＯＴ）１０２によりマスタ・スレーブ方式のＦＦとして動作する。
【００４１】
次に、スキャンＳａｍｐｌｅ動作においては、モード切り換えクロックＳＭＣが時刻Ｔ４９でＨからＬになり、制御信号ＳＣ２は常時Ｈになる。
【００４２】
したがって、トランスファーゲート１３はＯＦＦ、トランスファーゲート１４はＯＮの状態にあり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力信号により、マスタラッチとして機能する。
【００４３】
スレーブＬａｔｃｈ（Ｑ）２０２は、クロックＣにＨが入力された状態でラッチとして機能するべくトランスファーゲート３はＯＮし、トランスファーゲート４はＯＦＦの状態にあり、モード切り換えクロックＳＭＣに常時Ｌが入力されトランスファーゲート２１およびトランスファーゲート２２は、制御信号ＳＣ１の入力信号によりスレーブラッチとして機能する。
【００４４】
以上、述べた様に通常ＦＦ２００は、スキャンＳａｍｐｌｅ動作時においてはマスタＬａｔｃｈ（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２により、マスタ・スレーブ方式のＦＦとして動作し、時刻Ｔ５０でデータ信号（Ｄ）を取り込む。
【００４５】
次に、本発明の第２の実施の形態について図面を参照して説明する。
【００４６】
本発明の第２の実施の形態のスキャンパス回路を図８に示す。本発明の第２の実施の形態として、スキャンアウト信号ＳＯＴの取り出しについてさらに工夫している。その構成を図８に示す。
【００４７】
図８を参照すると、本発明の第２の実施の形態のスキャンパス回路は、その基本的構成は上記の通りであるが、本図において、スレーブＬａｔｃｈ（ＳＯＴ）１０２の中から取り出しを変更している。
【００４８】
次に、本発明の第３の実施の形態について図面を参照して説明する。
【００４９】
本発明の第１の実施の形態のスキャンパス回路は、ＳＣＡＮ−ＦＦのスレーブＬａｔｃｈ（ＳＯＴ）と通常ＦＦのマスタＬａｔｃｈ（Ｄ）を兼用して通常ＦＦのマスタ・スレーブラッチの構成を２段として遅延時間の増加させないという効果を得ているが、通常ＦＦのマスタＬａｔｃｈ（Ｄ）とＳＣＡＮ−ＦＦのマスタＬａｔｃｈ（ＳＩＮ）を兼用するという技術思想を用いても同様の効果が得られる。
【００５０】
そのための構成を、本発明の第３の実施の形態として、スキャンパス回路のブロックレベルを図９に示す。本発明の第３の実施の形態では、マスタＬａｔｃｈ（Ｄ）３０１をＳＣＡＮ−ＦＦ３０５のマスタＬａｔｃｈ（ＳＩＮ）３０３と兼用し、通常ＦＦ３００のマスタＬａｔｃｈ（Ｄ）３０１の後段に、パラレルに、ＳＣＡＮ−ＦＦ３０５のスレーブＬａｔｃｈ（ＳＯＴ）３０４と通常ＦＦのスレーブＬａｔｃｈ（Ｑ）３０２を接続した構成としている。
【００５１】
さらに、図１０および図１１の論理ブロックレベルの回路図を参照すると、ＳＣＡＮ−ＦＦ３０５は以下の様に構成されている。
【００５２】
マスタＬａｔｃｈ（ＳＩＮ）３０３は、スキャンイン信号ＳＩＮを入力とし、クロックＣはＨ、制御信号ＳＣ２はＨの状態において、制御信号ＳＣ１の入力により制御されるトランスファーゲート１１、１２によりマスタラッチを構成する。
【００５３】
この時、前述したようにクロックＣはＨであるので、トランスファーゲート１はＯＦＦ、トランスファーゲート２はＯＮし、ラッチ機能に影響は与えない。
【００５４】
スレーブＬａｔｃｈ（ＳＯＴ）３０４はマスタＬａｔｃｈ（ＳＩＮ）３０３の出力を入力とし、クロックＣはＨ、制御信号ＳＣ１はＨの状態において、制御信号ＳＣ２の入力により制御されるトランスファーゲート１３、１４により、スレーブラッチを構成し、スキャンアウト信号（ＳＯＴ）を出力とする。
【００５５】
スレーブＬａｔｃｈ（Ｑ）３０２はスキャンＳｈｉｆｔ動作時の論理状態は、クロックＣはＨにより、トランスファーゲート３はＯＮし、トランスファーゲート４はＯＦＦし、制御信号ＳＣ１と制御信号ＳＣ２はスキャンＳｈｉｆｔ動作時にマスタＬａｔｃｈ（ＳＩＮ）３０３がマスタラッチとして機能する時、制御信号ＳＣ２はＨであり、スレーブＬａｔｃｈ（Ｑ）３０２がスレーブラッチとして機能する時、制御信号ＳＣ１はＨである。
【００５６】
よって、トランスファーゲート２１はＯＦＦし、トランスファーゲート２２はＯＮし、論理保持されており、出力ＱはＳＣＡＮ−ＦＦ３０５の論理動作を伝播することなく論理固定されている。
【００５７】
また、通常ＦＦ３００は以下の様に構成されている。
【００５８】
マスタＬａｔｃｈ（Ｄ）３０１はデータ信号Ｄを入力とし、クロックＣにより制御されるトランスファーゲート１およびトランスファーゲート２によりマスタラッチを構成し、スレーブＬａｔｃｈ（Ｑ）３０２へと出力する。
【００５９】
スレーブＬａｔｃｈ（Ｑ）３０２は、マスタＬａｔｃｈ（Ｄ）３０１の出力を入力としクロックＣにより制御されるトランスファーゲート３およびトランスファーゲート４によりスレーブラッチを構成し、出力Ｑを出力とする。
【００６０】
通常ＦＦ３００が通常動作をする時、制御信号ＳＣ１、制御信号ＳＣ２は共にＬであり、マスタＬａｔｃｈ（ＳＩＮ）３０３のトランスファーゲート１１はＯＦＦし、トランスファーゲート１２はＯＮし、スレーブＬａｔｃｈ（Ｑ）３０２のトランスファーゲート２１はＯＮし、トランスファーゲート２２はＯＦＦしており通常ＦＦ３００のマスタラッチ・スレーブラッチ機能には影響を与えない。
【００６１】
次に、本発明の第４の実施の形態のスキャンパス回路について説明する。
【００６２】
その基本的構成は上記の通りであるが、スキャンアウト信号（ＳＯＴ）の取り出しについてさらに工夫している。その構成を図１２、１３に示す。
【００６３】
本図において、スレーブＬａｔｃｈ（ＳＯＴ）４０２の中から取り出しを変更している。本発明の第４の実施の形態のスキャンパス回路の動作については、本発明の第２の実施の形態のスキャンパス回路と同様であるので、その説明は省略する。
【００６４】
【発明の効果】
以上、説明したように、ＬＳＩの高集積化が進み、ＬＳＩ内部の論理回路（ＦＦ数 及び 組み合せ回路）が膨大になってきている。
【００６５】
この為、効率良く短時間でテストを行う為に高い故障検出率を実現するにはスキャンパステストにおいて、論理回路の動作率が非常に高くなる。その為、内部回路の同時動作により電源に、多大な過渡電流による電源ノイズが発生し、ＬＳＩ内部の回路の論理閾値が変動して正常な動作をせずテスト不可能に至る確率が高くなってきている。そこで、スキャンＳｈｉｆｔ動作中にＳＣＡＮ−ＦＦのみ動作させユーザ回路を未動作とする本実施例が有効となる。スキャンＳｈｉｆｔ動作中にＳＣＡＮ−ＦＦの論理動作がユーザ回路に論理伝播しないようにしユーザ回路を未動作とし、スキャンＳｈｉｆｔ動作時にＳＣＡＮ−ＦＦのみを動作させ内部回路の同時動作を低減させ過度電流による電源ノイズを抑えることが可能となる。
【００６６】
本発明により、回路規模の巨大化に比例してスキャンパステストが不可能となり製品出荷を阻害する事を未然に防止することが可能となる。
【００６７】
本発明では、通常ＦＦはマスタＬａｔｃｈ（Ｄ）とスレーブＬａｔｃｈ（Ｑ）との２段のラッチで構成されている。その効果は、例えば、０．３５μｍルールのデバイスにおいて、ＣＬＫからＱへの遅延値は従来例のＬａｔｃｈ３段ではおよそ１．７５ｎｓだか、本本発明のＬａｔｃｈ２段では、およそ１．１３ｎｓとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のスキャンパス回路のブロック図である。
【図２】図１に示す第１の実施の形態のスキャンパス回路の論理ブロックレベルの回路図である。
【図３】本発明の第１の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図４】本発明の第１の実施の形態のスキャンパス回路の動作を説明するタイムチャートである。
【図５】本発明の第１の実施の形態のスキャンパス回路の通常動作を説明するタイムチャートである。
【図６】本発明の第１の実施の形態のスキャンパス回路のスキャンＳｈｉｆｔ動作を説明するタイムチャートである。
【図７】本発明の第１の実施の形態のスキャンパス回路のＳａｍｐｌｅ動作を説明するタイムチャートである。
【図８】本発明の第２の実施の形態のスキャンパス回路のブロック図である。
【図９】本発明の第２の実施の形態のラッチ回路のブロック図である。
【図１０】本発明の第３の実施の形態のスキャンパス回路のブロック図である。
【図１１】本発明の第３の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図１２】本発明の第４の実施の形態のスキャンパス回路の回路図である。
【図１３】本発明の第４の実施の形態のスキャンパス回路に適用したクロックドライバーのブロック図である。
【図１４】従来技術のスキャンパス回路のブロック図である。
【図１５】従来のスキャンパス回路に適用するクロックドライバーブロック図である。
【図１６】従来技術のスキャンパス回路のブロック図である。
【図１７】従来技術のＭＵＸ型のＬＳＳＤ型等価回路ブロックである。
【符号の説明】
１，２，３，４，１１，１２，１３，１４，２１，２２ トランスファーゲート
３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，４４，４５，４６ インバータ
５０，７０，８０，９０ クロックドライバー
１００ ＳＣＡＮ−ＦＦ
１０１ マスタＬａｔｃｈ（ＳＩＮ）
１０２ スレーブＬａｔｃｈ（ＳＯＴ）
２００ 通常ＦＦ
２０１ マスタＬａｔｃｈ（Ｄ）
２０２ スレーブＬａｔｃｈ（Ｑ）
Claims (6)
- スキャンＳｈｉｆｔ動作時のスキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）と、前記スキャンイン信号（ＳＩＮ）をラッチしてスキャンアウト信号（ＳＯＴ）として出力するスレーブＬａｔｃｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信号処理動作時のデータ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）をラッチして出力信号として出力するスレーブＬａｔｃｈ（Ｑ）から構成される通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）の回路と前記スレーブＬａｔｃｈ（ＳＯＴ）の回路とを兼用し、当該兼用する回路は前記スキャンＳｈｉｆｔ動作時には前記スレーブＬａｔｃｈ（ＳＯＴ）として動作し、かつ前記データ信号処理動作時には前記マスタＬａｔｃｈ（Ｄ）として動作するように、制御信号で動作が切り換えられるものであり、前記スレーブＬａｔｃｈ（Ｑ）は前記スキャンＳｈｉｆｔ動作時にスキャンＳｈｉｆｔの論理動作を伝播することなく固定論理を出力するものであることを特徴とするスキャンパス回路。
- 前記通常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信号（Ｄ）を入力とし、クロック（Ｃ）により制御される第１のトランスファーゲートおよび第２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロック（Ｃ）により制御される第３のトランスファーゲートおよび第４のトランスファーゲートによりスレーブラッチを構成し、前記出力信号を出力とする請求項１記載のスキャンパス回路。
- 前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御クロック（ＳＣ１）により制御される第１１のトランスファーゲートおよび第１２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（ＳＯＴ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力とし、第２の制御クロック（ＳＣ２）により制御される第１３のトランスファーゲートおよび第１４のトランスファーゲートによりスレーブラッチを構成し、前記スキャンアウト信号（ＳＯＴ）を出力とする請求項１または２記載のスキャンパス回路。
- スキャンＳｈｉｆｔ動作時のスキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）と、前記スキャンイン信号（ＳＩＮ）をラッチしてスキャンアウト信号（ＳＯＴ）として出力するスレーブＬａｔｃｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信号処理動作時のデータ信号（Ｄ）を入力とするマスタＬａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）をラッチして出力信号として出力するスレーブＬａｔｃｈ（Ｑ）から構成される通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）の回路と前記マスタＬａｔｃｈ（ＳＩＮ）の回路とを兼用し、当該兼用する回路は前記データ信号処理動作時には前記マスタＬａｔｃｈ（Ｄ）として動作し、かつ前記スキャンＳｈｉｆｔ動作時には前記マスタＬａｔｃｈ（ＳＩＮ）として動作するように、制御信号で動作が切り換えられるものであり、前記スレーブＬａｔｃｈ（Ｑ）は前記スキャンＳｈｉｆｔ動作時にスキャンＳｈｉｆｔの論理動作を伝播することなく固定論理を出力するものであることを特徴とするスキャンパス回路。
- 前記通常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信号（Ｄ）を入力とし、クロック（Ｃ）により制御される第１のトランスファーゲートおよび第２のトランスファーゲートによりマスタラッチを構成し、前記スレーブラッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロック（Ｃ）により制御される第３のトランスファーゲートおよび第４のトランスファーゲートによりスレーブラッチを構成し、前記出力信号を出力とする請求項４記載のスキャンパス回路。
- 前記ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御クロック（ＳＣ１）により制御される第１１のトランスファーゲートおよび第１２のトランスファーゲートによりマスタラッチを構成し 、前記スレーブラッチ（ＳＯＴ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力とし、第２の制御クロック（ＳＣ２）により制御される第１３のトランスファーゲートおよび第１４のトランスファーゲートによりスレーブラッチを構成し、前記スキャンアウト信号（ＳＯＴ）を出力とする請求項４または５記載のスキャンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330156A JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330156A JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002139545A JP2002139545A (ja) | 2002-05-17 |
| JP3573703B2 true JP3573703B2 (ja) | 2004-10-06 |
Family
ID=18806726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000330156A Expired - Fee Related JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573703B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101114946B1 (ko) | 2005-08-22 | 2012-03-06 | 삼성전자주식회사 | 경로데이터 전달장치 |
| JP4702137B2 (ja) * | 2006-03-28 | 2011-06-15 | 日本電気株式会社 | スキャンテスト用フリップフロップ |
| JP5293734B2 (ja) | 2008-03-06 | 2013-09-18 | 富士通株式会社 | スキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法 |
| CN103424688B (zh) * | 2013-08-23 | 2016-10-05 | 沈阳东软医疗系统有限公司 | 检测de-q故障的方法、装置、电路和检测高压故障的系统 |
| JP6323267B2 (ja) * | 2014-09-08 | 2018-05-16 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
| JP6453732B2 (ja) | 2015-09-11 | 2019-01-16 | 株式会社東芝 | 半導体集積回路 |
-
2000
- 2000-10-30 JP JP2000330156A patent/JP3573703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002139545A (ja) | 2002-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3587248B2 (ja) | スキャン用フリップフロップ | |
| US6938225B2 (en) | Scan design for double-edge-triggered flip-flops | |
| US7743297B2 (en) | Electronic circuit and integrated circuit including scan testing circuit, and power consumption reducing method used for integrated circuit | |
| US20090300448A1 (en) | Scan flip-flop device | |
| US7444569B2 (en) | Semiconductor integrated circuit having test circuitry with reduced power consumption | |
| US20020057108A1 (en) | Semiconductor integrated circuit | |
| JP3802377B2 (ja) | フリップフロップ及びスキャンパス回路 | |
| US6853212B2 (en) | Gated scan output flip-flop | |
| US6271700B1 (en) | Semiconductor integrated circuit having scan path | |
| US7436220B2 (en) | Partially gated mux-latch keeper | |
| JP3535855B2 (ja) | スキャンフリップフロップ及び半導体集積回路装置 | |
| JP3573703B2 (ja) | 半導体装置の製造方法 | |
| JPH04232699A (ja) | 遅延試験能力を有する走査可能なレジスタ | |
| JPH09502808A (ja) | マスタ−スレーブフリップフロップを具える電子回路及びその試験方法 | |
| JPH10242809A (ja) | スキャン用フリップフロップ回路 | |
| CN113608112A (zh) | 扫描输出触发器 | |
| US6986089B2 (en) | Power reduction in scannable D-flip-flop with synchronous preset or clear | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JP2002340986A (ja) | 半導体集積回路、および半導体集積回路の故障検出方法 | |
| JPH0575401A (ja) | スキヤンセル用フリツプフロツプ回路 | |
| US6578168B1 (en) | Method for operating a boundary scan cell design for high performance I/O cells | |
| JP2001141785A (ja) | スキャンパステスト用のフリップフロップ回路およびシミュレーション方法 | |
| JP2001324544A (ja) | スキャンパステスト用フリップフロップ回路 | |
| JPH1041789A (ja) | マスタースレーブ・ｄ型フリップフロップ回路 | |
| JPH05160682A (ja) | フリップフロップ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |