JP2002139545A - スキャンパス回路 - Google Patents
スキャンパス回路Info
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Abstract
を動作させ電源ノイズを最小限に抑え、通常動作時にク
ロック(C)から出力Qへの状態遷移をラッチ2段で可
能とし、遅延時間を増加させないスキャンパス回路を提
供する 【解決手段】SINを入力とするマスタLatch(S
IN)101と、SOTを出力とするスレーブLatc
h(SOT)102から構成されるSCANFFとDを
入力とするマスタLatch(D)201と、Qを出力
とするスレーブLatch(Q)202から構成される
通常FFとを具備し、スキャンShift動作時のデー
タ伝播経路は前記SINから前記SOTへの経路とな
り、スレーブLatch(Q)は論理固定される状態と
し、通常動作時のデータ伝播経路はDからQへの経路と
なる。
Description
に関し、特に、スキャンパステスト時に、電源ノイズを
最小限に抑え、通常動作時には、FF回路の遅延時間の
増加を防止するスキャンパス回路に関する。
出率向上のためにスキャンパステストが一般的になって
いる。このスキャンパステストに用いられるスキャンパ
ス回路は、特に、大規模回路の故障検出率を向上させる
ために有用である。
には、回路の大規模化と併せて故障検出率向上のために
スキャンパステスト時の回路動作率が高くなり、スキャ
ンShift動作時にスキャンFFと同時にユーザ回路
と出力回路も動作することから、大きな電源ノイズが発
生し、テストが不可能となることがあり、これを防止す
ることが要求されている。
ば、特開平3−58143号公報に開示されている。
図16に示し、また、図16に記載の従来技術のMUX
型スキャンのLSSD型スキャン等価ブロックを図17
に示す。さらに、図17のLSSD型スキャン等価ブロ
ックをトランジスタレベル回路に現した回路を図14に
示す。
のスキャン回路は、スキャンFF1705の後段にシリ
アルにLatch(Q)1704を接続し、Latch
(Q)1704の後段に、ユーザー回路及び出力回路を
接続する構成である。
を未動作とさせるLatch(Q)1704を設け、マ
スタLatch(SIN)1703とスレーブLatc
h(SOT)1702から構成されるスキャンFF17
05の後段にシリアルに接続するため、通常FF170
0はラッチ3段の構成になる。
クロック(C)から出力Qへの状態遷移は、マスタLa
tch(SIN)1703からスレーブLatch(S
OT)1702への論理転送とLatch(Q)170
4をスルーするという動作となる。
ッチを論理固定することにより、スキャンFF1705
の論理動作をユーザ回路と出力回路とに論理伝播させな
い構成で、スキャンShift動作時にスキャンFF1
705のみを動作させ、論理動作による電源ノイズを最
小に抑えることができる。
術は、テスト時でない通常動作時に、クロック(C)か
ら出力Qへの状態遷移には、ラッチ3段分の遅延時間が
必要になり通常FFのラッチ2段に対してラッチ1段分
の遅延時間が増加するという欠点がある。
ャンShift動作時にスキャンFFのみを動作させ電
源ノイズを最小限に抑え、テスト時でない通常動作時に
クロック(C)から出力Qへの状態遷移をラッチ2段で
可能とし、遅延時間を増加させないスキャンパス回路を
提供することにある。
路は、スキャンShift動作時のスキャンイン信号
(SIN)を入力とするマスタLatch(SIN)
と、前記スキャンイン信号(SIN)を処理したスキャ
ンアウト信号(SOT)を出力とするスレーブLatc
h(SOT)から構成されるSCANFFと、データ信
号処理動作時のデータ信号(D)を入力とするマスタL
atch(D)と、前記データ信号(D)を処理した出
力信号を出力するスレーブLatch(Q)から構成さ
れる通常FFとを具備し、前記マスタLatch(D)
を前記スレーブLatch(SOT)として使用し、前
記スキャンShift動作時と前記データ信号処理動作
時を制御信号で切り換える構成である。
常FFは、前記マスタLatch(D)が前記データ信
号(D)を入力とし、クロック(C)により制御される
第1のトランスファーゲートおよび第2のトランスファ
ーゲートによりマスタラッチを構成し、前記スレーブラ
ッチ(Q)へと出力し、前記スレーブLatch(Q)
がマスタLatch(D)の出力を入力とし、前記クロ
ック(C)により制御される第3のトランスファーゲー
トおよび第4のトランスファーゲートによりスレーブラ
ッチを構成し、前記出力信号を出力とする構成である。
SCANFFは、前記マスタLatch(SIN)が前
記スキャンイン信号(SIN)を入力とし、第1の制御
クロック(SC1)により制御される第11のトランス
ファーゲートおよび第12のトランスファーゲートによ
りマスタラッチを構成し、前記スレーブラッチ(SO
T)へと出力し、前記スレーブLatch(SOT)
は、前記マスタLatch(SIN)の出力信号を入力
とし、第2の制御クロック(SC2)により制御される
第13のトランスファーゲートおよび第14のトランス
ファーゲートによりスレーブラッチを構成し、前記スキ
ャンアウト信号(SOT)を出力とする構成とすること
もできる。
SCANFFは、前記マスタLatch(SIN)がス
キャンイン信号(SIN)を入力とし、前記クロック信
号(C)がハイレベル、前記第2の制御クロック(SC
2)がハイレベルの状態において、前記第1の制御クロ
ック(SC1)の入力により制御される前記第11のト
ランスファーゲートおよび前記第12のトランスファー
ゲートによりマスタラッチを構成とすることもできる。
スレーブLatch(SOT)は、前記マスタLatc
h(SIN)の出力を入力とし、クロック信号(C)が
ハイレベル、前記第1の制御クロック(SC1)がハイ
レベルの状態において、前記第2の制御クロック(SC
2)の入力により制御される前記第13のトランスファ
ーゲートおよび前記第14のトランスファーゲートによ
り前記スレーブLatch(SOT)を構成し前記スキ
ャンアウト信号(SOT)を出力とする構成とすること
もできる。
について図面を参照して説明する。
回路を図1に示す。
形態のスキャンパス回路は、SCAN−FF100は、
スキャンイン信号(SIN)を入力とするマスタLat
ch(SIN)101と、スキャンアウト信号SOTを
出力とするスレーブLatch(SOT)102から構
成されスキャンShift動作時のデータ伝播経路はス
キャンイン信号(SIN)からスキャンアウト信号(S
OT)への経路となり、スレーブLatch(Q)は論
理固定されている状態となる。
力とするマスタLatch(D)201と、出力Qを出
力とするスレーブLatch(Q)202から構成さ
れ、通常動作時のデータ伝播経路は、データ信号(D)
から出力Qへの経路となる。
ャンパス回路を示す図1の論理ブロックレベルの回路図
である。図3は、図2に示す回路のクロックドライバー
の回路図である。
成されている。
(SIN)101は、スキャンイン信号(SIN)を入
力とし、制御信号SC1により制御されるトランスファ
ーゲート11およびトランスファーゲート12によりマ
スタラッチを構成し、スレーブラッチ(SOT)102
へと出力する。
マスタLatch(SIN)101の出力を入力とし、
制御信号SC2により制御されるトランスファーゲート
13およびトランスファーゲート14によりスレーブラ
ッチを構成し、スキャンアウト信号(SOT)を出力と
する。
t動作をする時、トランスファーゲート2は制御信号S
C1の入力によりON状態にあり、SCAN−FF10
0のマスタラッチ、スレーブラッチ機能に影響は与えな
い。
ャンShift動作時の論理状態は、モード切り換えク
ロックSMCと制御信号SC1により、トランスファー
ゲート21はOFFし、トランスファーゲート22はO
Nし、クロックCによりトランスファーゲート3はO
N、トランスファーゲート4はOFFし、論理保持され
ており、出力QはSCAN−FF100の論理動作を伝
播することなく、論理固定されている。
れている。
号(D)を入力とし、クロックCにより制御されるトラ
ンスファーゲート1およびトランスファーゲート2によ
りマスタラッチを構成し、スレーブラッチ(Q)202
へと出力する。
タLatch(D)201の出力を入力とし、クロック
Cにより制御されるトランスファーゲート3およびトラ
ンスファーゲート4によりスレーブラッチを構成し、出
力Qを出力とする。
信号SC2によりトランスファーゲート13はOFF
し、トランスファーゲート14はONし、制御信号SC
1とモード切り換えクロックSMCにより、トランスフ
ァーゲート21はONし、トランスファーゲート22は
OFFしており、通常FF200のマスタラッチ、スレ
ーブラッチ機能に影響は与えない。かくして、前述した
処理を実行する。
ンパス回路の動作について、図を参照して説明する。
れののタイミング図を参照して説明する。
施の形態のスキャンパス回路の通常FF200の動作
は、モード切り換えクロックSMCは、常時ロウレベル
(以下、Lと記す)が入力され、トランスファーゲート
21はON、トランスファーゲート22はOFFの状態
にあり、スレーブLatch(Q)202はクロックC
の入力信号によりスレーブラッチとして機能する。
タLatch(SIN)101のトランスファーゲート
11はOFFし、トランスファーゲート12はONの状
態で、マスタLatch(SIN)101は、論理保持
状態で論理動作しない。
下、Hと記す)が入力され、トランスファーゲート13
はOFFし、トランスファーゲート14はONの状態に
あり、マスタLatch(D)201はクロックCの入
力信号により、マスタラッチとして機能する。
動作時においては、マスタLatch(D)201とス
レーブLatch(Q)202によりマスタ・スレーブ
方式のFFとして動作する。
のLを取り込み、時刻T43ではデータ信号(D)のH
を取り込む。
は、モード切り換えクロックSMCが時刻T44でLか
らHになり、スレーブLatch(Q)202のトラン
スファーゲート21がOFF、トランスファーゲート2
2がONし、出力Qは、通常動作時の最後の状態である
Hを保持する。
ックCにはHが入力され、トランスファーゲート1はO
FF、トランスファーゲート2はONの状態にある。ス
レーブLatch(SOT)102は制御信号SC1の
入力信号により時刻T45ではスキャンイン信号(SI
N)のHを取り込み、時刻T46で制御信号SC2の入
力信号によりNODEの信号を出力SOTに出力して、
スレーブラッチとして機能する。
スキャンShift動作時においては、マスタLatc
h(SIN)101とスレーブLatch(SOT)1
02によりマスタ・スレーブ方式のFFとして動作す
る。
は、モード切り換えクロックSMCが時刻T49でHか
らLになり、制御信号SC2は常時Hになる。
OFF、トランスファーゲート14はONの状態にあ
り、マスタLatch(D)201はクロックCの入力
信号により、マスタラッチとして機能する。
ックCにHが入力された状態でラッチとして機能するべ
くトランスファーゲート3はONし、トランスファーゲ
ート4はOFFの状態にあり、モード切り換えクロック
SMCに常時Lが入力されトランスファーゲート21お
よびトランスファーゲート22は、制御信号SC1の入
力信号によりスレーブラッチとして機能する。
ャンSample動作時においてはマスタLatch
(D)201とスレーブLatch(Q)202によ
り、マスタ・スレーブ方式のFFとして動作し、時刻T
50でデータ信号(D)を取り込む。
図面を参照して説明する。
回路を図8に示す。本発明の第2の実施の形態として、
スキャンアウト信号SOTの取り出しについてさらに工
夫している。その構成を図8に示す。
形態のスキャンパス回路は、その基本的構成は上記の通
りであるが、本図において、スレーブLatch(SO
T)102の中から取り出しを変更している。
図面を参照して説明する。
回路は、SCAN−FFのスレーブLatch(SO
T)と通常FFのマスタLatch(D)を兼用して通
常FFのマスタ・スレーブラッチの構成を2段として遅
延時間の増加させないという効果を得ているが、通常F
FのマスタLatch(D)とSCAN−FFのマスタ
Latch(SIN)を兼用するという技術思想を用い
ても同様の効果が得られる。
形態として、スキャンパス回路のブロックレベルを図9
に示す。本発明の第3の実施の形態では、マスタLat
ch(D)301をSCAN−FF305のマスタLa
tch(SIN)303と兼用し、通常FF300のマ
スタLatch(D)301の後段に、パラレルに、S
CAN−FF305のスレーブLatch(SOT)3
04と通常FFのスレーブLatch(Q)302を接
続した構成としている。
クレベルの回路図を参照すると、SCAN−FF305
は以下の様に構成されている。
キャンイン信号SINを入力とし、クロックCはH、制
御信号SC2はHの状態において、制御信号SC1の入
力により制御されるトランスファーゲート11、12に
よりマスタラッチを構成する。
あるので、トランスファーゲート1はOFF、トランス
ファーゲート2はONし、ラッチ機能に影響は与えな
い。
スタLatch(SIN)303の出力を入力とし、ク
ロックCはH、制御信号SC1はHの状態において、制
御信号SC2の入力により制御されるトランスファーゲ
ート13、14により、スレーブラッチを構成し、スキ
ャンアウト信号(SOT)を出力とする。
ンShift動作時の論理状態は、クロックCはHによ
り、トランスファーゲート3はONし、トランスファー
ゲート4はOFFし、制御信号SC1と制御信号SC2
はスキャンShift動作時にマスタLatch(SI
N)303がマスタラッチとして機能する時、制御信号
SC2はHであり、スレーブLatch(Q)302が
スレーブラッチとして機能する時、制御信号SC1はH
である。
Fし、トランスファーゲート22はONし、論理保持さ
れており、出力QはSCAN−FF305の論理動作を
伝播することなく論理固定されている。
れている。
号Dを入力とし、クロックCにより制御されるトランス
ファーゲート1およびトランスファーゲート2によりマ
スタラッチを構成し、スレーブLatch(Q)302
へと出力する。
タLatch(D)301の出力を入力としクロックC
により制御されるトランスファーゲート3およびトラン
スファーゲート4によりスレーブラッチを構成し、出力
Qを出力とする。
信号SC1、制御信号SC2は共にLであり、マスタL
atch(SIN)303のトランスファーゲート11
はOFFし、トランスファーゲート12はONし、スレ
ーブLatch(Q)302のトランスファーゲート2
1はONし、トランスファーゲート22はOFFしてお
り通常FF300のマスタラッチ・スレーブラッチ機能
には影響を与えない。
ンパス回路について説明する。
キャンアウト信号(SOT)の取り出しについてさらに
工夫している。その構成を図12、13に示す。
T)402の中から取り出しを変更している。本発明の
第4の実施の形態のスキャンパス回路の動作について
は、本発明の第2の実施の形態のスキャンパス回路と同
様であるので、その説明は省略する。
化が進み、LSI内部の論理回路(FF数 及び 組み
合せ回路)が膨大になってきている。
に高い故障検出率を実現するにはスキャンパステストに
おいて、論理回路の動作率が非常に高くなる。その為、
内部回路の同時動作により電源に、多大な過渡電流によ
る電源ノイズが発生し、LSI内部の回路の論理閾値が
変動して正常な動作をせずテスト不可能に至る確率が高
くなってきている。そこで、スキャンShift動作中
にSCAN−FFのみ動作させユーザ回路を未動作とす
る本実施例が有効となる。スキャンShift動作中に
SCAN−FFの論理動作がユーザ回路に論理伝播しな
いようにしユーザ回路を未動作とし、スキャンShif
t動作時にSCAN−FFのみを動作させ内部回路の同
時動作を低減させ過度電流による電源ノイズを抑えるこ
とが可能となる。
てスキャンパステストが不可能となり製品出荷を阻害す
る事を未然に防止することが可能となる。
(D)とスレーブLatch(Q)との2段のラッチで
構成されている。その効果は、例えば、0.35μmル
ールのデバイスにおいて、CLKからQへの遅延値は従
来例のLatch3段ではおよそ1.75nsだか、本
本発明のLatch2段では、およそ1.13nsとな
る。
のブロック図である。
路の論理ブロックレベルの回路図である。
に適用したクロックドライバーのブロック図である。
の動作を説明するタイムチャートである。
の通常動作を説明するタイムチャートである。
のスキャンShift動作を説明するタイムチャートで
ある。
のSample動作を説明するタイムチャートである。
のブロック図である。
ック図である。
路のブロック図である。
路に適用したクロックドライバーのブロック図である。
路の回路図である。
路に適用したクロックドライバーのブロック図である。
ある。
ドライバーブロック図である。
ある。
ロックである。
トランスファーゲート 31,32,33,34,35,36,37,38,3
9,40,41,42,43,44,45,46 イ
ンバータ 50,70,80,90 クロックドライバー 100 SCAN−FF 101 マスタLatch(SIN) 102 スレーブLatch(SOT) 200 通常FF 201 マスタLatch(D) 202 スレーブLatch(Q)
Claims (6)
- 【請求項1】 スキャンShift動作時のスキャンイ
ン信号(SIN)を入力とするマスタLatch(SI
N)と、前記スキャンイン信号(SIN)を処理したス
キャンアウト信号(SOT)を出力とするスレーブLa
tch(SOT)から構成されるSCANFFと、 データ信号処理動作時のデータ信号(D)を入力とする
マスタLatch(D)と、前記データ信号(D)を処
理した出力信号を出力するスレーブLatch(Q)か
ら構成される通常FFとを具備し、 前記マスタLatch(D)を前記スレーブLatch
(SOT)として使用し、前記スキャンShift動作
時と前記データ信号処理動作時を制御信号で切り換える
ことを特徴とするスキャンパス回路。 - 【請求項2】 前記通常FFは、前記マスタLatch
(D)が前記データ信号(D)を入力とし、クロック
(C)により制御される第1のトランスファーゲートお
よび第2のトランスファーゲートによりマスタラッチを
構成し、前記スレーブラッチ(Q)へと出力し、前記ス
レーブLatch(Q)がマスタLatch(D)の出
力を入力とし、前記クロック(C)により制御される第
3のトランスファーゲートおよび第4のトランスファー
ゲートによりスレーブラッチを構成し、前記出力信号を
出力とする請求項1記載のスキャンパス回路。 - 【請求項3】 前記SCANFFは、前記マスタLat
ch(SIN)が前記スキャンイン信号(SIN)を入
力とし、第1の制御クロック(SC1)により制御され
る第11のトランスファーゲートおよび第12のトラン
スファーゲートによりマスタラッチを構成し、前記スレ
ーブラッチ(SOT)へと出力し、 前記スレーブLatch(SOT)は、前記マスタLa
tch(SIN)の出力信号を入力とし、第2の制御ク
ロック(SC2)により制御される第13のトランスフ
ァーゲートおよび第14のトランスファーゲートにより
スレーブラッチを構成し、前記スキャンアウト信号(S
OT)を出力とする請求項1または2記載のスキャンパ
ス回路。 - 【請求項4】 前記SCANFFのマスタLatch
(SIN)と兼用している通常FFをマスタLatch
(D)の後段に接続し、前記SCANFFのスレーブL
atch(SOT)と前記通常FFのスレーブLatc
h(Q)をパラレルに接続した構成である請求項1記載
のスキャンパス回路。 - 【請求項5】 前記SCANFFは、前記マスタLat
ch(SIN)がスキャンイン信号(SIN)を入力と
し、前記クロック信号(C)がハイレベル、前記第2の
制御クロック(SC2)がハイレベルの状態において、
前記第1の制御クロック(SC1)の入力により制御さ
れる前記第11のトランスファーゲートおよび前記第1
2のトランスファーゲートによりマスタラッチを構成し
た請求項4記載のスキャンパス回路。 - 【請求項6】 前記スレーブLatch(SOT)は、
前記マスタLatch(SIN)の出力を入力とし、ク
ロック信号(C)がハイレベル、前記第1の制御クロッ
ク(SC1)がハイレベルの状態において、前記第2の
制御クロック(SC2)の入力により制御される前記第
13のトランスファーゲートおよび前記第14のトラン
スファーゲートにより前記スレーブLatch(SO
T)を構成し前記スキャンアウト信号(SOT)を出力
とする請求項5記載のスキャンパス回路。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007263756A (ja) * | 2006-03-28 | 2007-10-11 | Nec Corp | スキャンテスト用フリップフロップ |
US7716544B2 (en) | 2005-08-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Path data transmission unit |
US8386863B2 (en) | 2008-03-06 | 2013-02-26 | Fujitsu Limited | Scanning-capable latch device, scan chain device, and scanning method with latch circuits |
CN103424688A (zh) * | 2013-08-23 | 2013-12-04 | 沈阳东软医疗系统有限公司 | 检测de-q故障的方法、装置、电路和检测高压故障的系统 |
JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
US9742383B2 (en) | 2015-09-11 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
2000
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7716544B2 (en) | 2005-08-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Path data transmission unit |
JP2007263756A (ja) * | 2006-03-28 | 2007-10-11 | Nec Corp | スキャンテスト用フリップフロップ |
JP4702137B2 (ja) * | 2006-03-28 | 2011-06-15 | 日本電気株式会社 | スキャンテスト用フリップフロップ |
US8386863B2 (en) | 2008-03-06 | 2013-02-26 | Fujitsu Limited | Scanning-capable latch device, scan chain device, and scanning method with latch circuits |
JP5293734B2 (ja) * | 2008-03-06 | 2013-09-18 | 富士通株式会社 | スキャン付ラッチ装置、スキャンチェイン装置およびラッチ回路のスキャン実行方法 |
CN103424688A (zh) * | 2013-08-23 | 2013-12-04 | 沈阳东软医疗系统有限公司 | 检测de-q故障的方法、装置、电路和检测高压故障的系统 |
CN103424688B (zh) * | 2013-08-23 | 2016-10-05 | 沈阳东软医疗系统有限公司 | 检测de-q故障的方法、装置、电路和检测高压故障的系统 |
JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
US9742383B2 (en) | 2015-09-11 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
US10187043B2 (en) | 2015-09-11 | 2019-01-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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