JP2002139545A - スキャンパス回路 - Google Patents
スキャンパス回路Info
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Abstract
(57)【要約】
【課題】スキャンＳｈｉｆｔ動作時にスキャンＦＦのみ
を動作させ電源ノイズを最小限に抑え、通常動作時にク
ロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で可
能とし、遅延時間を増加させないスキャンパス回路を提
供する 【解決手段】ＳＩＮを入力とするマスタＬａｔｃｈ（Ｓ
ＩＮ）１０１と、ＳＯＴを出力とするスレーブＬａｔｃ
ｈ（ＳＯＴ）１０２から構成されるＳＣＡＮＦＦとＤを
入力とするマスタＬａｔｃｈ（Ｄ）２０１と、Ｑを出力
とするスレーブＬａｔｃｈ（Ｑ）２０２から構成される
通常ＦＦとを具備し、スキャンＳｈｉｆｔ動作時のデー
タ伝播経路は前記ＳＩＮから前記ＳＯＴへの経路とな
り、スレーブＬａｔｃｈ（Ｑ）は論理固定される状態と
し、通常動作時のデータ伝播経路はＤからＱへの経路と
なる。
を動作させ電源ノイズを最小限に抑え、通常動作時にク
ロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で可
能とし、遅延時間を増加させないスキャンパス回路を提
供する 【解決手段】ＳＩＮを入力とするマスタＬａｔｃｈ（Ｓ
ＩＮ）１０１と、ＳＯＴを出力とするスレーブＬａｔｃ
ｈ（ＳＯＴ）１０２から構成されるＳＣＡＮＦＦとＤを
入力とするマスタＬａｔｃｈ（Ｄ）２０１と、Ｑを出力
とするスレーブＬａｔｃｈ（Ｑ）２０２から構成される
通常ＦＦとを具備し、スキャンＳｈｉｆｔ動作時のデー
タ伝播経路は前記ＳＩＮから前記ＳＯＴへの経路とな
り、スレーブＬａｔｃｈ（Ｑ）は論理固定される状態と
し、通常動作時のデータ伝播経路はＤからＱへの経路と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンパス回路
に関し、特に、スキャンパステスト時に、電源ノイズを
最小限に抑え、通常動作時には、ＦＦ回路の遅延時間の
増加を防止するスキャンパス回路に関する。
に関し、特に、スキャンパステスト時に、電源ノイズを
最小限に抑え、通常動作時には、ＦＦ回路の遅延時間の
増加を防止するスキャンパス回路に関する。
【０００２】
【従来の技術】近年、回路の大規模化伴い、その故障検
出率向上のためにスキャンパステストが一般的になって
いる。このスキャンパステストに用いられるスキャンパ
ス回路は、特に、大規模回路の故障検出率を向上させる
ために有用である。
出率向上のためにスキャンパステストが一般的になって
いる。このスキャンパステストに用いられるスキャンパ
ス回路は、特に、大規模回路の故障検出率を向上させる
ために有用である。
【０００３】このような、スキャンパス回路は、一般的
には、回路の大規模化と併せて故障検出率向上のために
スキャンパステスト時の回路動作率が高くなり、スキャ
ンＳｈｉｆｔ動作時にスキャンＦＦと同時にユーザ回路
と出力回路も動作することから、大きな電源ノイズが発
生し、テストが不可能となることがあり、これを防止す
ることが要求されている。
には、回路の大規模化と併せて故障検出率向上のために
スキャンパステスト時の回路動作率が高くなり、スキャ
ンＳｈｉｆｔ動作時にスキャンＦＦと同時にユーザ回路
と出力回路も動作することから、大きな電源ノイズが発
生し、テストが不可能となることがあり、これを防止す
ることが要求されている。
【０００４】この要請に応えるための従来技術が、例え
ば、特開平３−５８１４３号公報に開示されている。
ば、特開平３−５８１４３号公報に開示されている。
【０００５】この先行技術文献に開示された従来技術を
図１６に示し、また、図１６に記載の従来技術のＭＵＸ
型スキャンのＬＳＳＤ型スキャン等価ブロックを図１７
に示す。さらに、図１７のＬＳＳＤ型スキャン等価ブロ
ックをトランジスタレベル回路に現した回路を図１４に
示す。
図１６に示し、また、図１６に記載の従来技術のＭＵＸ
型スキャンのＬＳＳＤ型スキャン等価ブロックを図１７
に示す。さらに、図１７のＬＳＳＤ型スキャン等価ブロ
ックをトランジスタレベル回路に現した回路を図１４に
示す。
【０００６】図１４を参照すると、このような従来技術
のスキャン回路は、スキャンＦＦ１７０５の後段にシリ
アルにＬａｔｃｈ（Ｑ）１７０４を接続し、Ｌａｔｃｈ
（Ｑ）１７０４の後段に、ユーザー回路及び出力回路を
接続する構成である。
のスキャン回路は、スキャンＦＦ１７０５の後段にシリ
アルにＬａｔｃｈ（Ｑ）１７０４を接続し、Ｌａｔｃｈ
（Ｑ）１７０４の後段に、ユーザー回路及び出力回路を
接続する構成である。
【０００７】したがって、出力Ｑを固定し、ユーザ回路
を未動作とさせるＬａｔｃｈ（Ｑ）１７０４を設け、マ
スタＬａｔｃｈ（ＳＩＮ）１７０３とスレーブＬａｔｃ
ｈ（ＳＯＴ）１７０２から構成されるスキャンＦＦ１７
０５の後段にシリアルに接続するため、通常ＦＦ１７０
０はラッチ３段の構成になる。
を未動作とさせるＬａｔｃｈ（Ｑ）１７０４を設け、マ
スタＬａｔｃｈ（ＳＩＮ）１７０３とスレーブＬａｔｃ
ｈ（ＳＯＴ）１７０２から構成されるスキャンＦＦ１７
０５の後段にシリアルに接続するため、通常ＦＦ１７０
０はラッチ３段の構成になる。
【０００８】その結果、テスト時でない通常動作時に、
クロック（Ｃ）から出力Ｑへの状態遷移は、マスタＬａ
ｔｃｈ（ＳＩＮ）１７０３からスレーブＬａｔｃｈ（Ｓ
ＯＴ）１７０２への論理転送とＬａｔｃｈ（Ｑ）１７０
４をスルーするという動作となる。
クロック（Ｃ）から出力Ｑへの状態遷移は、マスタＬａ
ｔｃｈ（ＳＩＮ）１７０３からスレーブＬａｔｃｈ（Ｓ
ＯＴ）１７０２への論理転送とＬａｔｃｈ（Ｑ）１７０
４をスルーするという動作となる。
【０００９】これは、スキャンＳｈｉｆｔ動作時に、ラ
ッチを論理固定することにより、スキャンＦＦ１７０５
の論理動作をユーザ回路と出力回路とに論理伝播させな
い構成で、スキャンＳｈｉｆｔ動作時にスキャンＦＦ１
７０５のみを動作させ、論理動作による電源ノイズを最
小に抑えることができる。
ッチを論理固定することにより、スキャンＦＦ１７０５
の論理動作をユーザ回路と出力回路とに論理伝播させな
い構成で、スキャンＳｈｉｆｔ動作時にスキャンＦＦ１
７０５のみを動作させ、論理動作による電源ノイズを最
小に抑えることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来技
術は、テスト時でない通常動作時に、クロック（Ｃ）か
ら出力Ｑへの状態遷移には、ラッチ３段分の遅延時間が
必要になり通常ＦＦのラッチ２段に対してラッチ１段分
の遅延時間が増加するという欠点がある。
術は、テスト時でない通常動作時に、クロック（Ｃ）か
ら出力Ｑへの状態遷移には、ラッチ３段分の遅延時間が
必要になり通常ＦＦのラッチ２段に対してラッチ１段分
の遅延時間が増加するという欠点がある。
【００１１】本発明の主な目的は上記問題に鑑み、スキ
ャンＳｈｉｆｔ動作時にスキャンＦＦのみを動作させ電
源ノイズを最小限に抑え、テスト時でない通常動作時に
クロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で
可能とし、遅延時間を増加させないスキャンパス回路を
提供することにある。
ャンＳｈｉｆｔ動作時にスキャンＦＦのみを動作させ電
源ノイズを最小限に抑え、テスト時でない通常動作時に
クロック（Ｃ）から出力Ｑへの状態遷移をラッチ２段で
可能とし、遅延時間を増加させないスキャンパス回路を
提供することにある。
【００１２】
【課題を解決するための手段】本発明のスキャンパス回
路は、スキャンＳｈｉｆｔ動作時のスキャンイン信号
（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）
と、前記スキャンイン信号（ＳＩＮ）を処理したスキャ
ンアウト信号（ＳＯＴ）を出力とするスレーブＬａｔｃ
ｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信
号処理動作時のデータ信号（Ｄ）を入力とするマスタＬ
ａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）を処理した出
力信号を出力するスレーブＬａｔｃｈ（Ｑ）から構成さ
れる通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）
を前記スレーブＬａｔｃｈ（ＳＯＴ）として使用し、前
記スキャンＳｈｉｆｔ動作時と前記データ信号処理動作
時を制御信号で切り換える構成である。
路は、スキャンＳｈｉｆｔ動作時のスキャンイン信号
（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩＮ）
と、前記スキャンイン信号（ＳＩＮ）を処理したスキャ
ンアウト信号（ＳＯＴ）を出力とするスレーブＬａｔｃ
ｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、データ信
号処理動作時のデータ信号（Ｄ）を入力とするマスタＬ
ａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）を処理した出
力信号を出力するスレーブＬａｔｃｈ（Ｑ）から構成さ
れる通常ＦＦとを具備し、前記マスタＬａｔｃｈ（Ｄ）
を前記スレーブＬａｔｃｈ（ＳＯＴ）として使用し、前
記スキャンＳｈｉｆｔ動作時と前記データ信号処理動作
時を制御信号で切り換える構成である。
【００１３】また、本発明のスキャンパス回路の前記通
常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信
号（Ｄ）を入力とし、クロック（Ｃ）により制御される
第１のトランスファーゲートおよび第２のトランスファ
ーゲートによりマスタラッチを構成し、前記スレーブラ
ッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）
がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロ
ック（Ｃ）により制御される第３のトランスファーゲー
トおよび第４のトランスファーゲートによりスレーブラ
ッチを構成し、前記出力信号を出力とする構成である。
常ＦＦは、前記マスタＬａｔｃｈ（Ｄ）が前記データ信
号（Ｄ）を入力とし、クロック（Ｃ）により制御される
第１のトランスファーゲートおよび第２のトランスファ
ーゲートによりマスタラッチを構成し、前記スレーブラ
ッチ（Ｑ）へと出力し、前記スレーブＬａｔｃｈ（Ｑ）
がマスタＬａｔｃｈ（Ｄ）の出力を入力とし、前記クロ
ック（Ｃ）により制御される第３のトランスファーゲー
トおよび第４のトランスファーゲートによりスレーブラ
ッチを構成し、前記出力信号を出力とする構成である。
【００１４】さらに、本発明のスキャンパス回路の前記
ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前
記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御
クロック（ＳＣ１）により制御される第１１のトランス
ファーゲートおよび第１２のトランスファーゲートによ
りマスタラッチを構成し、前記スレーブラッチ（ＳＯ
Ｔ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）
は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力
とし、第２の制御クロック（ＳＣ２）により制御される
第１３のトランスファーゲートおよび第１４のトランス
ファーゲートによりスレーブラッチを構成し、前記スキ
ャンアウト信号（ＳＯＴ）を出力とする構成とすること
もできる。
ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）が前
記スキャンイン信号（ＳＩＮ）を入力とし、第１の制御
クロック（ＳＣ１）により制御される第１１のトランス
ファーゲートおよび第１２のトランスファーゲートによ
りマスタラッチを構成し、前記スレーブラッチ（ＳＯ
Ｔ）へと出力し、前記スレーブＬａｔｃｈ（ＳＯＴ）
は、前記マスタＬａｔｃｈ（ＳＩＮ）の出力信号を入力
とし、第２の制御クロック（ＳＣ２）により制御される
第１３のトランスファーゲートおよび第１４のトランス
ファーゲートによりスレーブラッチを構成し、前記スキ
ャンアウト信号（ＳＯＴ）を出力とする構成とすること
もできる。
【００１５】さらに、本発明のスキャンパス回路の前記
ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）がス
キャンイン信号（ＳＩＮ）を入力とし、前記クロック信
号（Ｃ）がハイレベル、前記第２の制御クロック（ＳＣ
２）がハイレベルの状態において、前記第１の制御クロ
ック（ＳＣ１）の入力により制御される前記第１１のト
ランスファーゲートおよび前記第１２のトランスファー
ゲートによりマスタラッチを構成とすることもできる。
ＳＣＡＮＦＦは、前記マスタＬａｔｃｈ（ＳＩＮ）がス
キャンイン信号（ＳＩＮ）を入力とし、前記クロック信
号（Ｃ）がハイレベル、前記第２の制御クロック（ＳＣ
２）がハイレベルの状態において、前記第１の制御クロ
ック（ＳＣ１）の入力により制御される前記第１１のト
ランスファーゲートおよび前記第１２のトランスファー
ゲートによりマスタラッチを構成とすることもできる。
【００１６】さらに、本発明のスキャンパス回路の前記
スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃ
ｈ（ＳＩＮ）の出力を入力とし、クロック信号（Ｃ）が
ハイレベル、前記第１の制御クロック（ＳＣ１）がハイ
レベルの状態において、前記第２の制御クロック（ＳＣ
２）の入力により制御される前記第１３のトランスファ
ーゲートおよび前記第１４のトランスファーゲートによ
り前記スレーブＬａｔｃｈ（ＳＯＴ）を構成し前記スキ
ャンアウト信号（ＳＯＴ）を出力とする構成とすること
もできる。
スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａｔｃ
ｈ（ＳＩＮ）の出力を入力とし、クロック信号（Ｃ）が
ハイレベル、前記第１の制御クロック（ＳＣ１）がハイ
レベルの状態において、前記第２の制御クロック（ＳＣ
２）の入力により制御される前記第１３のトランスファ
ーゲートおよび前記第１４のトランスファーゲートによ
り前記スレーブＬａｔｃｈ（ＳＯＴ）を構成し前記スキ
ャンアウト信号（ＳＯＴ）を出力とする構成とすること
もできる。
【００１７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１８】本発明の第１の実施の形態のスキャンパス
回路を図１に示す。
回路を図１に示す。
【００１９】図１を参照すると、本発明の第１の実施の
形態のスキャンパス回路は、ＳＣＡＮ−ＦＦ１００は、
スキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔ
ｃｈ（ＳＩＮ）１０１と、スキャンアウト信号ＳＯＴを
出力とするスレーブＬａｔｃｈ（ＳＯＴ）１０２から構
成されスキャンＳｈｉｆｔ動作時のデータ伝播経路はス
キャンイン信号（ＳＩＮ）からスキャンアウト信号（Ｓ
ＯＴ）への経路となり、スレーブＬａｔｃｈ（Ｑ）は論
理固定されている状態となる。
形態のスキャンパス回路は、ＳＣＡＮ−ＦＦ１００は、
スキャンイン信号（ＳＩＮ）を入力とするマスタＬａｔ
ｃｈ（ＳＩＮ）１０１と、スキャンアウト信号ＳＯＴを
出力とするスレーブＬａｔｃｈ（ＳＯＴ）１０２から構
成されスキャンＳｈｉｆｔ動作時のデータ伝播経路はス
キャンイン信号（ＳＩＮ）からスキャンアウト信号（Ｓ
ＯＴ）への経路となり、スレーブＬａｔｃｈ（Ｑ）は論
理固定されている状態となる。
【００２０】通常ＦＦ２００は、データ信号（Ｄ）を入
力とするマスタＬａｔｃｈ（Ｄ）２０１と、出力Ｑを出
力とするスレーブＬａｔｃｈ（Ｑ）２０２から構成さ
れ、通常動作時のデータ伝播経路は、データ信号（Ｄ）
から出力Ｑへの経路となる。
力とするマスタＬａｔｃｈ（Ｄ）２０１と、出力Ｑを出
力とするスレーブＬａｔｃｈ（Ｑ）２０２から構成さ
れ、通常動作時のデータ伝播経路は、データ信号（Ｄ）
から出力Ｑへの経路となる。
【００２１】図２は、本発明の第１の実施の形態のスキ
ャンパス回路を示す図１の論理ブロックレベルの回路図
である。図３は、図２に示す回路のクロックドライバー
の回路図である。
ャンパス回路を示す図１の論理ブロックレベルの回路図
である。図３は、図２に示す回路のクロックドライバー
の回路図である。
【００２２】ＳＣＡＮ−ＦＦ１００は、以下のように構
成されている。
成されている。
【００２３】ＳＣＡＮ−ＦＦ１００のマスタＬａｔｃｈ
（ＳＩＮ）１０１は、スキャンイン信号（ＳＩＮ）を入
力とし、制御信号ＳＣ１により制御されるトランスファ
ーゲート１１およびトランスファーゲート１２によりマ
スタラッチを構成し、スレーブラッチ（ＳＯＴ）１０２
へと出力する。
（ＳＩＮ）１０１は、スキャンイン信号（ＳＩＮ）を入
力とし、制御信号ＳＣ１により制御されるトランスファ
ーゲート１１およびトランスファーゲート１２によりマ
スタラッチを構成し、スレーブラッチ（ＳＯＴ）１０２
へと出力する。
【００２４】スレーブＬａｔｃｈ（ＳＯＴ）１０２は、
マスタＬａｔｃｈ（ＳＩＮ）１０１の出力を入力とし、
制御信号ＳＣ２により制御されるトランスファーゲート
１３およびトランスファーゲート１４によりスレーブラ
ッチを構成し、スキャンアウト信号（ＳＯＴ）を出力と
する。
マスタＬａｔｃｈ（ＳＩＮ）１０１の出力を入力とし、
制御信号ＳＣ２により制御されるトランスファーゲート
１３およびトランスファーゲート１４によりスレーブラ
ッチを構成し、スキャンアウト信号（ＳＯＴ）を出力と
する。
【００２５】ＳＣＡＮ−ＦＦ１００がスキャンＳｈｉｆ
ｔ動作をする時、トランスファーゲート２は制御信号Ｓ
Ｃ１の入力によりＯＮ状態にあり、ＳＣＡＮ−ＦＦ１０
０のマスタラッチ、スレーブラッチ機能に影響は与えな
い。
ｔ動作をする時、トランスファーゲート２は制御信号Ｓ
Ｃ１の入力によりＯＮ状態にあり、ＳＣＡＮ−ＦＦ１０
０のマスタラッチ、スレーブラッチ機能に影響は与えな
い。
【００２６】スレーブＬａｔｃｈ（Ｑ）２０２は、スキ
ャンＳｈｉｆｔ動作時の論理状態は、モード切り換えク
ロックＳＭＣと制御信号ＳＣ１により、トランスファー
ゲート２１はＯＦＦし、トランスファーゲート２２はＯ
Ｎし、クロックＣによりトランスファーゲート３はＯ
Ｎ、トランスファーゲート４はＯＦＦし、論理保持され
ており、出力ＱはＳＣＡＮ−ＦＦ１００の論理動作を伝
播することなく、論理固定されている。
ャンＳｈｉｆｔ動作時の論理状態は、モード切り換えク
ロックＳＭＣと制御信号ＳＣ１により、トランスファー
ゲート２１はＯＦＦし、トランスファーゲート２２はＯ
Ｎし、クロックＣによりトランスファーゲート３はＯ
Ｎ、トランスファーゲート４はＯＦＦし、論理保持され
ており、出力ＱはＳＣＡＮ−ＦＦ１００の論理動作を伝
播することなく、論理固定されている。
【００２７】また、通常ＦＦ２００は以下の様に構成さ
れている。
れている。
【００２８】マスタＬａｔｃｈ（Ｄ）２０１はデータ信
号（Ｄ）を入力とし、クロックＣにより制御されるトラ
ンスファーゲート１およびトランスファーゲート２によ
りマスタラッチを構成し、スレーブラッチ（Ｑ）２０２
へと出力する。
号（Ｄ）を入力とし、クロックＣにより制御されるトラ
ンスファーゲート１およびトランスファーゲート２によ
りマスタラッチを構成し、スレーブラッチ（Ｑ）２０２
へと出力する。
【００２９】スレーブＬａｔｃｈ（Ｑ）２０２は、マス
タＬａｔｃｈ（Ｄ）２０１の出力を入力とし、クロック
Ｃにより制御されるトランスファーゲート３およびトラ
ンスファーゲート４によりスレーブラッチを構成し、出
力Ｑを出力とする。
タＬａｔｃｈ（Ｄ）２０１の出力を入力とし、クロック
Ｃにより制御されるトランスファーゲート３およびトラ
ンスファーゲート４によりスレーブラッチを構成し、出
力Ｑを出力とする。
【００３０】通常ＦＦ２００が通常動作をする時、制御
信号ＳＣ２によりトランスファーゲート１３はＯＦＦ
し、トランスファーゲート１４はＯＮし、制御信号ＳＣ
１とモード切り換えクロックＳＭＣにより、トランスフ
ァーゲート２１はＯＮし、トランスファーゲート２２は
ＯＦＦしており、通常ＦＦ２００のマスタラッチ、スレ
ーブラッチ機能に影響は与えない。かくして、前述した
処理を実行する。
信号ＳＣ２によりトランスファーゲート１３はＯＦＦ
し、トランスファーゲート１４はＯＮし、制御信号ＳＣ
１とモード切り換えクロックＳＭＣにより、トランスフ
ァーゲート２１はＯＮし、トランスファーゲート２２は
ＯＦＦしており、通常ＦＦ２００のマスタラッチ、スレ
ーブラッチ機能に影響は与えない。かくして、前述した
処理を実行する。
【００３１】次に、本発明の第１の実施の形態のスキャ
ンパス回路の動作について、図を参照して説明する。
ンパス回路の動作について、図を参照して説明する。
【００３２】まず、図４、図５、図６および図７それぞ
れののタイミング図を参照して説明する。
れののタイミング図を参照して説明する。
【００３３】通常動作時においては、本発明の第１の実
施の形態のスキャンパス回路の通常ＦＦ２００の動作
は、モード切り換えクロックＳＭＣは、常時ロウレベル
（以下、Ｌと記す）が入力され、トランスファーゲート
２１はＯＮ、トランスファーゲート２２はＯＦＦの状態
にあり、スレーブＬａｔｃｈ（Ｑ）２０２はクロックＣ
の入力信号によりスレーブラッチとして機能する。
施の形態のスキャンパス回路の通常ＦＦ２００の動作
は、モード切り換えクロックＳＭＣは、常時ロウレベル
（以下、Ｌと記す）が入力され、トランスファーゲート
２１はＯＮ、トランスファーゲート２２はＯＦＦの状態
にあり、スレーブＬａｔｃｈ（Ｑ）２０２はクロックＣ
の入力信号によりスレーブラッチとして機能する。
【００３４】制御信号ＳＣ１は常時Ｌが入力され、マス
タＬａｔｃｈ（ＳＩＮ）１０１のトランスファーゲート
１１はＯＦＦし、トランスファーゲート１２はＯＮの状
態で、マスタＬａｔｃｈ（ＳＩＮ）１０１は、論理保持
状態で論理動作しない。
タＬａｔｃｈ（ＳＩＮ）１０１のトランスファーゲート
１１はＯＦＦし、トランスファーゲート１２はＯＮの状
態で、マスタＬａｔｃｈ（ＳＩＮ）１０１は、論理保持
状態で論理動作しない。
【００３５】制御信号ＳＣ２は、常時ハイレベル（以
下、Ｈと記す）が入力され、トランスファーゲート１３
はＯＦＦし、トランスファーゲート１４はＯＮの状態に
あり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入
力信号により、マスタラッチとして機能する。
下、Ｈと記す）が入力され、トランスファーゲート１３
はＯＦＦし、トランスファーゲート１４はＯＮの状態に
あり、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入
力信号により、マスタラッチとして機能する。
【００３６】以上、述べた様に、通常ＦＦ２００は通常
動作時においては、マスタＬａｔｃｈ（Ｄ）２０１とス
レーブＬａｔｃｈ（Ｑ）２０２によりマスタ・スレーブ
方式のＦＦとして動作する。
動作時においては、マスタＬａｔｃｈ（Ｄ）２０１とス
レーブＬａｔｃｈ（Ｑ）２０２によりマスタ・スレーブ
方式のＦＦとして動作する。
【００３７】すなわち、時刻Ｔ４１でデータ信号（Ｄ）
のＬを取り込み、時刻Ｔ４３ではデータ信号（Ｄ）のＨ
を取り込む。
のＬを取り込み、時刻Ｔ４３ではデータ信号（Ｄ）のＨ
を取り込む。
【００３８】次に、スキャンＳｈｉｆｔ動作において
は、モード切り換えクロックＳＭＣが時刻Ｔ４４でＬか
らＨになり、スレーブＬａｔｃｈ（Ｑ）２０２のトラン
スファーゲート２１がＯＦＦ、トランスファーゲート２
２がＯＮし、出力Ｑは、通常動作時の最後の状態である
Ｈを保持する。
は、モード切り換えクロックＳＭＣが時刻Ｔ４４でＬか
らＨになり、スレーブＬａｔｃｈ（Ｑ）２０２のトラン
スファーゲート２１がＯＦＦ、トランスファーゲート２
２がＯＮし、出力Ｑは、通常動作時の最後の状態である
Ｈを保持する。
【００３９】スキャンＳｈｉｆｔ動作においては、クロ
ックＣにはＨが入力され、トランスファーゲート１はＯ
ＦＦ、トランスファーゲート２はＯＮの状態にある。ス
レーブＬａｔｃｈ（ＳＯＴ）１０２は制御信号ＳＣ１の
入力信号により時刻Ｔ４５ではスキャンイン信号（ＳＩ
Ｎ）のＨを取り込み、時刻Ｔ４６で制御信号ＳＣ２の入
力信号によりＮＯＤＥの信号を出力ＳＯＴに出力して、
スレーブラッチとして機能する。
ックＣにはＨが入力され、トランスファーゲート１はＯ
ＦＦ、トランスファーゲート２はＯＮの状態にある。ス
レーブＬａｔｃｈ（ＳＯＴ）１０２は制御信号ＳＣ１の
入力信号により時刻Ｔ４５ではスキャンイン信号（ＳＩ
Ｎ）のＨを取り込み、時刻Ｔ４６で制御信号ＳＣ２の入
力信号によりＮＯＤＥの信号を出力ＳＯＴに出力して、
スレーブラッチとして機能する。
【００４０】以上、述べた様にＳＣＡＮＦＦ１００は、
スキャンＳｈｉｆｔ動作時においては、マスタＬａｔｃ
ｈ（ＳＩＮ）１０１とスレーブＬａｔｃｈ（ＳＯＴ）１
０２によりマスタ・スレーブ方式のＦＦとして動作す
る。
スキャンＳｈｉｆｔ動作時においては、マスタＬａｔｃ
ｈ（ＳＩＮ）１０１とスレーブＬａｔｃｈ（ＳＯＴ）１
０２によりマスタ・スレーブ方式のＦＦとして動作す
る。
【００４１】次に、スキャンＳａｍｐｌｅ動作において
は、モード切り換えクロックＳＭＣが時刻Ｔ４９でＨか
らＬになり、制御信号ＳＣ２は常時Ｈになる。
は、モード切り換えクロックＳＭＣが時刻Ｔ４９でＨか
らＬになり、制御信号ＳＣ２は常時Ｈになる。
【００４２】したがって、トランスファーゲート１３は
ＯＦＦ、トランスファーゲート１４はＯＮの状態にあ
り、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力
信号により、マスタラッチとして機能する。
ＯＦＦ、トランスファーゲート１４はＯＮの状態にあ
り、マスタＬａｔｃｈ（Ｄ）２０１はクロックＣの入力
信号により、マスタラッチとして機能する。
【００４３】スレーブＬａｔｃｈ（Ｑ）２０２は、クロ
ックＣにＨが入力された状態でラッチとして機能するべ
くトランスファーゲート３はＯＮし、トランスファーゲ
ート４はＯＦＦの状態にあり、モード切り換えクロック
ＳＭＣに常時Ｌが入力されトランスファーゲート２１お
よびトランスファーゲート２２は、制御信号ＳＣ１の入
力信号によりスレーブラッチとして機能する。
ックＣにＨが入力された状態でラッチとして機能するべ
くトランスファーゲート３はＯＮし、トランスファーゲ
ート４はＯＦＦの状態にあり、モード切り換えクロック
ＳＭＣに常時Ｌが入力されトランスファーゲート２１お
よびトランスファーゲート２２は、制御信号ＳＣ１の入
力信号によりスレーブラッチとして機能する。
【００４４】以上、述べた様に通常ＦＦ２００は、スキ
ャンＳａｍｐｌｅ動作時においてはマスタＬａｔｃｈ
（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２によ
り、マスタ・スレーブ方式のＦＦとして動作し、時刻Ｔ
５０でデータ信号（Ｄ）を取り込む。
ャンＳａｍｐｌｅ動作時においてはマスタＬａｔｃｈ
（Ｄ）２０１とスレーブＬａｔｃｈ（Ｑ）２０２によ
り、マスタ・スレーブ方式のＦＦとして動作し、時刻Ｔ
５０でデータ信号（Ｄ）を取り込む。
【００４５】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４６】本発明の第２の実施の形態のスキャンパス
回路を図８に示す。本発明の第２の実施の形態として、
スキャンアウト信号ＳＯＴの取り出しについてさらに工
夫している。その構成を図８に示す。
回路を図８に示す。本発明の第２の実施の形態として、
スキャンアウト信号ＳＯＴの取り出しについてさらに工
夫している。その構成を図８に示す。
【００４７】図８を参照すると、本発明の第２の実施の
形態のスキャンパス回路は、その基本的構成は上記の通
りであるが、本図において、スレーブＬａｔｃｈ（ＳＯ
Ｔ）１０２の中から取り出しを変更している。
形態のスキャンパス回路は、その基本的構成は上記の通
りであるが、本図において、スレーブＬａｔｃｈ（ＳＯ
Ｔ）１０２の中から取り出しを変更している。
【００４８】次に、本発明の第３の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４９】本発明の第１の実施の形態のスキャンパス
回路は、ＳＣＡＮ−ＦＦのスレーブＬａｔｃｈ（ＳＯ
Ｔ）と通常ＦＦのマスタＬａｔｃｈ（Ｄ）を兼用して通
常ＦＦのマスタ・スレーブラッチの構成を２段として遅
延時間の増加させないという効果を得ているが、通常Ｆ
ＦのマスタＬａｔｃｈ（Ｄ）とＳＣＡＮ−ＦＦのマスタ
Ｌａｔｃｈ（ＳＩＮ）を兼用するという技術思想を用い
ても同様の効果が得られる。
回路は、ＳＣＡＮ−ＦＦのスレーブＬａｔｃｈ（ＳＯ
Ｔ）と通常ＦＦのマスタＬａｔｃｈ（Ｄ）を兼用して通
常ＦＦのマスタ・スレーブラッチの構成を２段として遅
延時間の増加させないという効果を得ているが、通常Ｆ
ＦのマスタＬａｔｃｈ（Ｄ）とＳＣＡＮ−ＦＦのマスタ
Ｌａｔｃｈ（ＳＩＮ）を兼用するという技術思想を用い
ても同様の効果が得られる。
【００５０】そのための構成を、本発明の第３の実施の
形態として、スキャンパス回路のブロックレベルを図９
に示す。本発明の第３の実施の形態では、マスタＬａｔ
ｃｈ（Ｄ）３０１をＳＣＡＮ−ＦＦ３０５のマスタＬａ
ｔｃｈ（ＳＩＮ）３０３と兼用し、通常ＦＦ３００のマ
スタＬａｔｃｈ（Ｄ）３０１の後段に、パラレルに、Ｓ
ＣＡＮ−ＦＦ３０５のスレーブＬａｔｃｈ（ＳＯＴ）３
０４と通常ＦＦのスレーブＬａｔｃｈ（Ｑ）３０２を接
続した構成としている。
形態として、スキャンパス回路のブロックレベルを図９
に示す。本発明の第３の実施の形態では、マスタＬａｔ
ｃｈ（Ｄ）３０１をＳＣＡＮ−ＦＦ３０５のマスタＬａ
ｔｃｈ（ＳＩＮ）３０３と兼用し、通常ＦＦ３００のマ
スタＬａｔｃｈ（Ｄ）３０１の後段に、パラレルに、Ｓ
ＣＡＮ−ＦＦ３０５のスレーブＬａｔｃｈ（ＳＯＴ）３
０４と通常ＦＦのスレーブＬａｔｃｈ（Ｑ）３０２を接
続した構成としている。
【００５１】さらに、図１０および図１１の論理ブロッ
クレベルの回路図を参照すると、ＳＣＡＮ−ＦＦ３０５
は以下の様に構成されている。
クレベルの回路図を参照すると、ＳＣＡＮ−ＦＦ３０５
は以下の様に構成されている。
【００５２】マスタＬａｔｃｈ（ＳＩＮ）３０３は、ス
キャンイン信号ＳＩＮを入力とし、クロックＣはＨ、制
御信号ＳＣ２はＨの状態において、制御信号ＳＣ１の入
力により制御されるトランスファーゲート１１、１２に
よりマスタラッチを構成する。
キャンイン信号ＳＩＮを入力とし、クロックＣはＨ、制
御信号ＳＣ２はＨの状態において、制御信号ＳＣ１の入
力により制御されるトランスファーゲート１１、１２に
よりマスタラッチを構成する。
【００５３】この時、前述したようにクロックＣはＨで
あるので、トランスファーゲート１はＯＦＦ、トランス
ファーゲート２はＯＮし、ラッチ機能に影響は与えな
い。
あるので、トランスファーゲート１はＯＦＦ、トランス
ファーゲート２はＯＮし、ラッチ機能に影響は与えな
い。
【００５４】スレーブＬａｔｃｈ（ＳＯＴ）３０４はマ
スタＬａｔｃｈ（ＳＩＮ）３０３の出力を入力とし、ク
ロックＣはＨ、制御信号ＳＣ１はＨの状態において、制
御信号ＳＣ２の入力により制御されるトランスファーゲ
ート１３、１４により、スレーブラッチを構成し、スキ
ャンアウト信号（ＳＯＴ）を出力とする。
スタＬａｔｃｈ（ＳＩＮ）３０３の出力を入力とし、ク
ロックＣはＨ、制御信号ＳＣ１はＨの状態において、制
御信号ＳＣ２の入力により制御されるトランスファーゲ
ート１３、１４により、スレーブラッチを構成し、スキ
ャンアウト信号（ＳＯＴ）を出力とする。
【００５５】スレーブＬａｔｃｈ（Ｑ）３０２はスキャ
ンＳｈｉｆｔ動作時の論理状態は、クロックＣはＨによ
り、トランスファーゲート３はＯＮし、トランスファー
ゲート４はＯＦＦし、制御信号ＳＣ１と制御信号ＳＣ２
はスキャンＳｈｉｆｔ動作時にマスタＬａｔｃｈ（ＳＩ
Ｎ）３０３がマスタラッチとして機能する時、制御信号
ＳＣ２はＨであり、スレーブＬａｔｃｈ（Ｑ）３０２が
スレーブラッチとして機能する時、制御信号ＳＣ１はＨ
である。
ンＳｈｉｆｔ動作時の論理状態は、クロックＣはＨによ
り、トランスファーゲート３はＯＮし、トランスファー
ゲート４はＯＦＦし、制御信号ＳＣ１と制御信号ＳＣ２
はスキャンＳｈｉｆｔ動作時にマスタＬａｔｃｈ（ＳＩ
Ｎ）３０３がマスタラッチとして機能する時、制御信号
ＳＣ２はＨであり、スレーブＬａｔｃｈ（Ｑ）３０２が
スレーブラッチとして機能する時、制御信号ＳＣ１はＨ
である。
【００５６】よって、トランスファーゲート２１はＯＦ
Ｆし、トランスファーゲート２２はＯＮし、論理保持さ
れており、出力ＱはＳＣＡＮ−ＦＦ３０５の論理動作を
伝播することなく論理固定されている。
Ｆし、トランスファーゲート２２はＯＮし、論理保持さ
れており、出力ＱはＳＣＡＮ−ＦＦ３０５の論理動作を
伝播することなく論理固定されている。
【００５７】また、通常ＦＦ３００は以下の様に構成さ
れている。
れている。
【００５８】マスタＬａｔｃｈ（Ｄ）３０１はデータ信
号Ｄを入力とし、クロックＣにより制御されるトランス
ファーゲート１およびトランスファーゲート２によりマ
スタラッチを構成し、スレーブＬａｔｃｈ（Ｑ）３０２
へと出力する。
号Ｄを入力とし、クロックＣにより制御されるトランス
ファーゲート１およびトランスファーゲート２によりマ
スタラッチを構成し、スレーブＬａｔｃｈ（Ｑ）３０２
へと出力する。
【００５９】スレーブＬａｔｃｈ（Ｑ）３０２は、マス
タＬａｔｃｈ（Ｄ）３０１の出力を入力としクロックＣ
により制御されるトランスファーゲート３およびトラン
スファーゲート４によりスレーブラッチを構成し、出力
Ｑを出力とする。
タＬａｔｃｈ（Ｄ）３０１の出力を入力としクロックＣ
により制御されるトランスファーゲート３およびトラン
スファーゲート４によりスレーブラッチを構成し、出力
Ｑを出力とする。
【００６０】通常ＦＦ３００が通常動作をする時、制御
信号ＳＣ１、制御信号ＳＣ２は共にＬであり、マスタＬ
ａｔｃｈ（ＳＩＮ）３０３のトランスファーゲート１１
はＯＦＦし、トランスファーゲート１２はＯＮし、スレ
ーブＬａｔｃｈ（Ｑ）３０２のトランスファーゲート２
１はＯＮし、トランスファーゲート２２はＯＦＦしてお
り通常ＦＦ３００のマスタラッチ・スレーブラッチ機能
には影響を与えない。
信号ＳＣ１、制御信号ＳＣ２は共にＬであり、マスタＬ
ａｔｃｈ（ＳＩＮ）３０３のトランスファーゲート１１
はＯＦＦし、トランスファーゲート１２はＯＮし、スレ
ーブＬａｔｃｈ（Ｑ）３０２のトランスファーゲート２
１はＯＮし、トランスファーゲート２２はＯＦＦしてお
り通常ＦＦ３００のマスタラッチ・スレーブラッチ機能
には影響を与えない。
【００６１】次に、本発明の第４の実施の形態のスキャ
ンパス回路について説明する。
ンパス回路について説明する。
【００６２】その基本的構成は上記の通りであるが、ス
キャンアウト信号（ＳＯＴ）の取り出しについてさらに
工夫している。その構成を図１２、１３に示す。
キャンアウト信号（ＳＯＴ）の取り出しについてさらに
工夫している。その構成を図１２、１３に示す。
【００６３】本図において、スレーブＬａｔｃｈ（ＳＯ
Ｔ）４０２の中から取り出しを変更している。本発明の
第４の実施の形態のスキャンパス回路の動作について
は、本発明の第２の実施の形態のスキャンパス回路と同
様であるので、その説明は省略する。
Ｔ）４０２の中から取り出しを変更している。本発明の
第４の実施の形態のスキャンパス回路の動作について
は、本発明の第２の実施の形態のスキャンパス回路と同
様であるので、その説明は省略する。
【００６４】
【発明の効果】以上、説明したように、ＬＳＩの高集積
化が進み、ＬＳＩ内部の論理回路（ＦＦ数 及び 組み
合せ回路）が膨大になってきている。
化が進み、ＬＳＩ内部の論理回路（ＦＦ数 及び 組み
合せ回路）が膨大になってきている。
【００６５】この為、効率良く短時間でテストを行う為
に高い故障検出率を実現するにはスキャンパステストに
おいて、論理回路の動作率が非常に高くなる。その為、
内部回路の同時動作により電源に、多大な過渡電流によ
る電源ノイズが発生し、ＬＳＩ内部の回路の論理閾値が
変動して正常な動作をせずテスト不可能に至る確率が高
くなってきている。そこで、スキャンＳｈｉｆｔ動作中
にＳＣＡＮ−ＦＦのみ動作させユーザ回路を未動作とす
る本実施例が有効となる。スキャンＳｈｉｆｔ動作中に
ＳＣＡＮ−ＦＦの論理動作がユーザ回路に論理伝播しな
いようにしユーザ回路を未動作とし、スキャンＳｈｉｆ
ｔ動作時にＳＣＡＮ−ＦＦのみを動作させ内部回路の同
時動作を低減させ過度電流による電源ノイズを抑えるこ
とが可能となる。
に高い故障検出率を実現するにはスキャンパステストに
おいて、論理回路の動作率が非常に高くなる。その為、
内部回路の同時動作により電源に、多大な過渡電流によ
る電源ノイズが発生し、ＬＳＩ内部の回路の論理閾値が
変動して正常な動作をせずテスト不可能に至る確率が高
くなってきている。そこで、スキャンＳｈｉｆｔ動作中
にＳＣＡＮ−ＦＦのみ動作させユーザ回路を未動作とす
る本実施例が有効となる。スキャンＳｈｉｆｔ動作中に
ＳＣＡＮ−ＦＦの論理動作がユーザ回路に論理伝播しな
いようにしユーザ回路を未動作とし、スキャンＳｈｉｆ
ｔ動作時にＳＣＡＮ−ＦＦのみを動作させ内部回路の同
時動作を低減させ過度電流による電源ノイズを抑えるこ
とが可能となる。
【００６６】本発明により、回路規模の巨大化に比例し
てスキャンパステストが不可能となり製品出荷を阻害す
る事を未然に防止することが可能となる。
てスキャンパステストが不可能となり製品出荷を阻害す
る事を未然に防止することが可能となる。
【００６７】本発明では、通常ＦＦはマスタＬａｔｃｈ
（Ｄ）とスレーブＬａｔｃｈ（Ｑ）との２段のラッチで
構成されている。その効果は、例えば、０．３５μｍル
ールのデバイスにおいて、ＣＬＫからＱへの遅延値は従
来例のＬａｔｃｈ３段ではおよそ１．７５ｎｓだか、本
本発明のＬａｔｃｈ２段では、およそ１．１３ｎｓとな
る。
（Ｄ）とスレーブＬａｔｃｈ（Ｑ）との２段のラッチで
構成されている。その効果は、例えば、０．３５μｍル
ールのデバイスにおいて、ＣＬＫからＱへの遅延値は従
来例のＬａｔｃｈ３段ではおよそ１．７５ｎｓだか、本
本発明のＬａｔｃｈ２段では、およそ１．１３ｎｓとな
る。
【図１】本発明の第１の実施の形態のスキャンパス回路
のブロック図である。
のブロック図である。
【図２】図１に示す第１の実施の形態のスキャンパス回
路の論理ブロックレベルの回路図である。
路の論理ブロックレベルの回路図である。
【図３】本発明の第１の実施の形態のスキャンパス回路
に適用したクロックドライバーのブロック図である。
に適用したクロックドライバーのブロック図である。
【図４】本発明の第１の実施の形態のスキャンパス回路
の動作を説明するタイムチャートである。
の動作を説明するタイムチャートである。
【図５】本発明の第１の実施の形態のスキャンパス回路
の通常動作を説明するタイムチャートである。
の通常動作を説明するタイムチャートである。
【図６】本発明の第１の実施の形態のスキャンパス回路
のスキャンＳｈｉｆｔ動作を説明するタイムチャートで
ある。
のスキャンＳｈｉｆｔ動作を説明するタイムチャートで
ある。
【図７】本発明の第１の実施の形態のスキャンパス回路
のＳａｍｐｌｅ動作を説明するタイムチャートである。
のＳａｍｐｌｅ動作を説明するタイムチャートである。
【図８】本発明の第２の実施の形態のスキャンパス回路
のブロック図である。
のブロック図である。
【図９】本発明の第２の実施の形態のラッチ回路のブロ
ック図である。
ック図である。
【図１０】本発明の第３の実施の形態のスキャンパス回
路のブロック図である。
路のブロック図である。
【図１１】本発明の第３の実施の形態のスキャンパス回
路に適用したクロックドライバーのブロック図である。
路に適用したクロックドライバーのブロック図である。
【図１２】本発明の第４の実施の形態のスキャンパス回
路の回路図である。
路の回路図である。
【図１３】本発明の第４の実施の形態のスキャンパス回
路に適用したクロックドライバーのブロック図である。
路に適用したクロックドライバーのブロック図である。
【図１４】従来技術のスキャンパス回路のブロック図で
ある。
ある。
【図１５】従来のスキャンパス回路に適用するクロック
ドライバーブロック図である。
ドライバーブロック図である。
【図１６】従来技術のスキャンパス回路のブロック図で
ある。
ある。
【図１７】従来技術のＭＵＸ型のＬＳＳＤ型等価回路ブ
ロックである。
ロックである。
１，２，３，４，１１，１２，１３，１４，２１，２２
トランスファーゲート ３１，３２，３３，３４，３５，３６，３７，３８，３
９，４０，４１，４２，４３，４４，４５，４６ イ
ンバータ ５０，７０，８０，９０ クロックドライバー １００ ＳＣＡＮ−ＦＦ １０１ マスタＬａｔｃｈ（ＳＩＮ） １０２ スレーブＬａｔｃｈ（ＳＯＴ） ２００ 通常ＦＦ ２０１ マスタＬａｔｃｈ（Ｄ） ２０２ スレーブＬａｔｃｈ（Ｑ）
トランスファーゲート ３１，３２，３３，３４，３５，３６，３７，３８，３
９，４０，４１，４２，４３，４４，４５，４６ イ
ンバータ ５０，７０，８０，９０ クロックドライバー １００ ＳＣＡＮ−ＦＦ １０１ マスタＬａｔｃｈ（ＳＩＮ） １０２ スレーブＬａｔｃｈ（ＳＯＴ） ２００ 通常ＦＦ ２０１ マスタＬａｔｃｈ（Ｄ） ２０２ スレーブＬａｔｃｈ（Ｑ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高須賀 志丞 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 2G032 AC10 AD06 AG07 AH04 AK16 AL00 5J043 AA06 AA09 EE01 HH01 HH04 JJ04 KK01
Claims (6)
- 【請求項１】 スキャンＳｈｉｆｔ動作時のスキャンイ
ン信号（ＳＩＮ）を入力とするマスタＬａｔｃｈ（ＳＩ
Ｎ）と、前記スキャンイン信号（ＳＩＮ）を処理したス
キャンアウト信号（ＳＯＴ）を出力とするスレーブＬａ
ｔｃｈ（ＳＯＴ）から構成されるＳＣＡＮＦＦと、 データ信号処理動作時のデータ信号（Ｄ）を入力とする
マスタＬａｔｃｈ（Ｄ）と、前記データ信号（Ｄ）を処
理した出力信号を出力するスレーブＬａｔｃｈ（Ｑ）か
ら構成される通常ＦＦとを具備し、 前記マスタＬａｔｃｈ（Ｄ）を前記スレーブＬａｔｃｈ
（ＳＯＴ）として使用し、前記スキャンＳｈｉｆｔ動作
時と前記データ信号処理動作時を制御信号で切り換える
ことを特徴とするスキャンパス回路。 - 【請求項２】 前記通常ＦＦは、前記マスタＬａｔｃｈ
（Ｄ）が前記データ信号（Ｄ）を入力とし、クロック
（Ｃ）により制御される第１のトランスファーゲートお
よび第２のトランスファーゲートによりマスタラッチを
構成し、前記スレーブラッチ（Ｑ）へと出力し、前記ス
レーブＬａｔｃｈ（Ｑ）がマスタＬａｔｃｈ（Ｄ）の出
力を入力とし、前記クロック（Ｃ）により制御される第
３のトランスファーゲートおよび第４のトランスファー
ゲートによりスレーブラッチを構成し、前記出力信号を
出力とする請求項１記載のスキャンパス回路。 - 【請求項３】 前記ＳＣＡＮＦＦは、前記マスタＬａｔ
ｃｈ（ＳＩＮ）が前記スキャンイン信号（ＳＩＮ）を入
力とし、第１の制御クロック（ＳＣ１）により制御され
る第１１のトランスファーゲートおよび第１２のトラン
スファーゲートによりマスタラッチを構成し、前記スレ
ーブラッチ（ＳＯＴ）へと出力し、 前記スレーブＬａｔｃｈ（ＳＯＴ）は、前記マスタＬａ
ｔｃｈ（ＳＩＮ）の出力信号を入力とし、第２の制御ク
ロック（ＳＣ２）により制御される第１３のトランスフ
ァーゲートおよび第１４のトランスファーゲートにより
スレーブラッチを構成し、前記スキャンアウト信号（Ｓ
ＯＴ）を出力とする請求項１または２記載のスキャンパ
ス回路。 - 【請求項４】 前記ＳＣＡＮＦＦのマスタＬａｔｃｈ
（ＳＩＮ）と兼用している通常ＦＦをマスタＬａｔｃｈ
（Ｄ）の後段に接続し、前記ＳＣＡＮＦＦのスレーブＬ
ａｔｃｈ（ＳＯＴ）と前記通常ＦＦのスレーブＬａｔｃ
ｈ（Ｑ）をパラレルに接続した構成である請求項１記載
のスキャンパス回路。 - 【請求項５】 前記ＳＣＡＮＦＦは、前記マスタＬａｔ
ｃｈ（ＳＩＮ）がスキャンイン信号（ＳＩＮ）を入力と
し、前記クロック信号（Ｃ）がハイレベル、前記第２の
制御クロック（ＳＣ２）がハイレベルの状態において、
前記第１の制御クロック（ＳＣ１）の入力により制御さ
れる前記第１１のトランスファーゲートおよび前記第１
２のトランスファーゲートによりマスタラッチを構成し
た請求項４記載のスキャンパス回路。 - 【請求項６】 前記スレーブＬａｔｃｈ（ＳＯＴ）は、
前記マスタＬａｔｃｈ（ＳＩＮ）の出力を入力とし、ク
ロック信号（Ｃ）がハイレベル、前記第１の制御クロッ
ク（ＳＣ１）がハイレベルの状態において、前記第２の
制御クロック（ＳＣ２）の入力により制御される前記第
１３のトランスファーゲートおよび前記第１４のトラン
スファーゲートにより前記スレーブＬａｔｃｈ（ＳＯ
Ｔ）を構成し前記スキャンアウト信号（ＳＯＴ）を出力
とする請求項５記載のスキャンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330156A JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330156A JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002139545A true JP2002139545A (ja) | 2002-05-17 |
| JP3573703B2 JP3573703B2 (ja) | 2004-10-06 |
Family
ID=18806726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000330156A Expired - Fee Related JP3573703B2 (ja) | 2000-10-30 | 2000-10-30 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3573703B2 (ja) |
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|---|---|---|---|---|
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| US7716544B2 (en) | 2005-08-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Path data transmission unit |
| US8386863B2 (en) | 2008-03-06 | 2013-02-26 | Fujitsu Limited | Scanning-capable latch device, scan chain device, and scanning method with latch circuits |
| CN103424688A (zh) * | 2013-08-23 | 2013-12-04 | 沈阳东软医疗系统有限公司 | 检测de-q故障的方法、装置、电路和检测高压故障的系统 |
| JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
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-
2000
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