JPH10242809A - スキャン用フリップフロップ回路 - Google Patents

スキャン用フリップフロップ回路

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JPH10242809A
JPH10242809A JP9042110A JP4211097A JPH10242809A JP H10242809 A JPH10242809 A JP H10242809A JP 9042110 A JP9042110 A JP 9042110A JP 4211097 A JP4211097 A JP 4211097A JP H10242809 A JPH10242809 A JP H10242809A
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signal
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JP9042110A
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Mikiko Sode
美樹子 袖
Yoichi Iizuka
洋一 飯塚
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details

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Abstract

(57)【要約】 【課題】 データ信号とスキャンイン信号のラッチ回路
を共通化することにより、回路面積を削減する。また、
スキャンシフト及びスキャンノーマルの動作を２相のク
ロックで行うことで、スキャンモード時のスキュー保証
をする必要をなくす。 【解決手段】 スキャン用フリップフロップ回路を、制
御信号ＳＣ１が一方のレベルに設定された場合制御信号
Ｃに同期してデータ信号Ｄをラッチして出力し、制御信
号Ｃが一方のレベルに設定された場合制御信号ＳＣ１に
同期してデータ信号ＳＩＮをラッチして出力する第１の
ラッチ回路と、制御信号ＳＣ２が一方のレベルに設定さ
れた場合制御信号Ｃに同期して第１のラッチ回路の出力
をラッチして出力し、制御信号Ｃが一方のレベルに設定
された場合、制御信号ＳＣ２に同期して第１のラッチ回
路の出力をラッチして出力する第２のラッチ回路で構成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵されて、スキャン試験方式による試験を可能とする
スキャンフリップフロップ回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の回路規模は増大
傾向にある。また、加算器、乗算器、ＲＡＭ、ＲＯＭ等
さまざまな機能を持った回路が内蔵されるに至ってい
る。
【０００３】このような半導体集積回路では、入力信号
は、半導体集積回路の多数の機能回路を経由して出力さ
れることから、動作不良が発生した場合、どの機能回路
で動作不良が発生したかを推定することが困難である。
【０００４】そこで、多数の機能回路を内蔵する半導体
集積回路では、例えば、ノーマルフリップフロップの全
部もしくは何割かをスキャンフリップフロップに置き換
え、このスキャンフリップフロップに所定のデータを設
定して回路動作を検証する、スキャン試験方式による試
験を行う。このような半導体集積回路においては、通常
動作時は、システム全体を制御するシステムクロックに
同期させて回路を動作させる。これに対して、スキャン
試験動作時においては、スキャンフリップフロップは、
スキャン試験用データ（スキャンインデータ）又は、前
段の機能回路の出力を入力，保持，出力し、各機能回路
の論理動作の試験を可能としている。
【０００５】従来より、スキャンフリップフロップ回路
（以下ＳＦＦと略す）として図９に示す回路が知られて
いる。
【０００６】この回路は、第１〜第３の３つのラッチ回
路で構成されており、第１のラッチ回路１１４は、デー
タ信号入力端Ｈ０１にデータ信号Ｄが供給され、制御信
号入力端Ｈ０２に制御信号Ｃが供給され、この制御信号
Ｃに同期してデータ信号Ｄをラッチし、データ信号出力
端Ｑ０１から出力信号を出力する。ここで、トランスフ
ァゲート９１及び９２には、インバータ１１０の出力Ｐ
０１及びインバータ１１１の出力Ｐ０２がそれぞれ接続
されている。
【０００７】また、第２のラッチ回路１１５は、データ
信号入力端Ｈ０３にデータ信号ＳＩＮが供給され、制御
信号入力端Ｈ０４に制御信号ＳＣ１が供給され、この制
御信号ＳＣ１に同期してデータ信号ＳＩＮをラッチし、
データ信号出力端Ｑ０３から第２の出力信号を出力す
る。ここで、トランスファゲート９３及び９４には、制
御信号入力端Ｈ０４及びインバータ１１２の出力Ｐ０３
がそれぞれ接続されている。
【０００８】次に第３のラッチ回路１１６は、第１のラ
ッチ回路１１４のデータ出力端Ｑ０１が接続されるトラ
ンスファゲート９５と、第２のラッチ回路１１５のデー
タ出力端Ｑ０３が接続されるトランスファゲート９６
と、その他にトランスファゲート９７及び９８を有して
いる。この内、トランスファゲート９５及び９７は第１
のラッチ回路１１４で用いたものと同様の出力Ｐ０１と
出力Ｐ０２がそれぞれ接続され、トランスファゲート９
６及び９８は制御信号ＳＣ２が入力される制御信号入力
端Ｈ０５とインバータ１１３の出力ＣＢ１がそれぞれ接
続される。この第３のラッチ回路１１６は、制御信号Ｓ
Ｃ２をロウレベルに設定した場合には制御信号Ｃに同期
して第１のラッチ回路１１４の出力信号をラッチし、デ
ータ信号出力端Ｎ０１〜Ｎ０３に出力信号を出力する。
また、制御信号Ｃをロウレベルに設定した場合には、制
御信号ＳＣ２に同期して第２のラッチ回路１１５の出力
信号ラッチし、データ信号出力端Ｎ０１〜Ｎ０３に出力
信号を出力する。
【０００９】このように従来のＳＦＦ回路は、３つのラ
ッチ回路で構成されていた。また、このＳＦＦ回路を所
定サイズの下地をもつゲートアレイ上で組んだ場合、各
トランスファゲートは２個で１セル、第２のラッチ回路
の出力バッファ１０２及び１０５は１個で１セル、その
他のインバータは２個で１セルを必要とする。したがっ
て、図９に示した回路は１２．５セル、すなわち１３セ
ルで構成される。
【００１０】次にこの回路の動作を示す。この回路の真
理値表を図１０に、波形図を図１１にそれぞれ示す。
【００１１】図９に対して図１１の波形を用いた場合の
動作を、以下に説明する。まず、スキャンシフト動作に
ついて説明する。スキャンシフトとは、スキャンチェィ
ンを通して外部入力からデータを入力し、ＳＦＦにデー
タを書き込んだり、ＳＦＦのデータを外部出力に出力す
ることを示す。
【００１２】第２のラッチ回路１１５では、はじめに制
御信号ＳＣ１に０（ロウレベル）が入力されているた
め、トランスファゲート９３が閉じる。この後、制御信
号ＳＣ１に１（ハイレベル）が入力され、トランスファ
ゲート９３が開きデータＳＩＮが取り込まれる。そして
制御信号ＳＣ１が０となり、トランスファゲート９３が
閉じてトランスファゲート９４が開き、データＳＩＮが
ラッチされる。
【００１３】この動作時、第３のラッチ回路１１６で
は、制御信号Ｃが０なので、トランスファゲート９５は
閉じており、トランスファゲート９７は開いている。ま
た、制御信号ＳＣ２に０が入力されて間は、トランスフ
ァゲート９６は閉じている。そして、制御信号ＳＣ２が
１に変化し、トランスファゲート９６が開き、第２のラ
ッチ回路１１５の出力信号を入力する。そして再び制御
信号ＳＣ２が０に変化し、トランスファゲート９６が閉
じてトランスファゲート９８が開き、入力された信号を
ラッチし、出力端より出力する。
【００１４】このように従来のＳＦＦは、スキャンシフ
ト時においては２相で動作する。
【００１５】次に、スキャンノーマル動作について説明
する。スキャンノーマル動作とは、ＳＦＦの値を用いて
内部回路（ＳＦＦ以外の部分）を動作させ、その結果を
ＳＦＦに書き込むことを示す。
【００１６】第３のラッチ回路１１６では、制御信号Ｓ
Ｃ２に０が入力されているため、トランスファゲート９
６が閉じ、トランスファゲート９８が開く。そして制御
信号Ｃに０が入力されている間、トランスファゲート９
１及び９７が開き、トランスファゲート９２及び９５が
閉じ、前の値を出力する。
【００１７】次に制御信号Ｃが１になると、トランスフ
ァゲート９２及び９５が開き、トランスファゲート９１
及び９７が閉じ、入力された値が第１のラッチ回路１１
４にラッチされ、第３のラッチ回路１１６に伝わり出力
される。
【００１８】そして制御信号Ｃが０になると、トランス
ファゲート９１及び９７が開き、トランスファゲート９
２及び９５が閉じ、入力された値が第３のラッチ回路１
１６でラッチされ、出力される。
【００１９】すなわち、スキャンノーマル時においては
１相で動作することとなる。
【００２０】このように従来回路では、スキャンシフト
時は、ＳＣ１及びＳＣ２の２相クロックで動作し、スキ
ャンノーマル時は、Ｃの１相クロックで動作する。尚、
ユーザモード時は、通常のフリップフロップとして動作
するため、この時もＣの１相のクロックで動作する。
【００２１】
【発明が解決しようとする課題】スキャン回路を集積回
路に組み込もうとした場合、最も問題になるのが、通常
回路に対してスキャン回路を組み込むと面積が増加する
ことである。例えばゲートアレイ上の回路にスキャン回
路を組み込んだ場合、通常回路に対しては所定のサイズ
の下地で作成できても、スキャン回路を組み込むと１つ
大きな下地でしか作成できないことがあり、コスト増を
招く。スキャン回路は、制御回路，同時動作制御用回
路，ＳＦＦに大別されるが、この中で一番面積に影響を
及ぼすのがＳＦＦである。そのため、ＳＦＦの面積をい
かに抑えるかが重要である。
【００２２】また、スキャン動作に１相クロックを用い
ると、回路を正常に動作させるために、クロックスキュ
ーをあわせる必要がある。クロックスキューとは、配線
遅延などによる、クロックの遅延である。近年、クロッ
クスキューをあわせるために、ＣＴＳを用いてスキュー
をあわせる方法が多く用いられている。ＣＴＳとは、簡
単に説明すると、長い配線の途中にバッファを設けて遅
延を短くするものであるが、詳しくは、エルエスアイロ
ジック エルシーエー５００Ｋ プレリミナリーデザイ
ンマニュアル チャプター８（ＬＳＩ ＬＯＧＩＣ Ｌ
ＣＡ ５００ＫＰｒｅｌｉｍｉｎａｒｙ Ｄｅｓｉｇｎ
Ｍａｎｕａｌ Ｃｈａｐｔｅｒ８）に記載されてい
る。しかし、ＣＴＳの利用によりスキューが小さくなっ
ても、同時に多くのフリップフロップが動作し、電源ノ
イズの影響でスキャンシフトが困難になることがある。
【００２３】またユーザが複数のクロックを用い、かつ
そのクロックの波形が異る場合、スキャンノーマル時に
おいて、１相を用いる全てのＳＦＦのクロックに同じ波
形を入れてしまうと、データの筒抜けが起こり正常に回
路が動作しない事がある。
【００２４】
【課題を解決するための手段】従来では、ラッチ回路が
３個必要であったが、本発明では、データ信号Ｄとデー
タ信号ＳＩＮをラッチするラッチ回路を共通にすること
により、ラッチ回路の数を２個とし面積の削減をはか
る。
【００２５】本発明によれば、第１及び第２のデータ信
号をラッチする第１のラッチ回路と、第１のラッチ回路
でラッチしたラッチ信号をラッチして出力する第２のラ
ッチ回路とを有するスキャン用フリップフロップ回路に
おいて、第１のラッチ回路を、第１のデータ信号が供給
される第１のデータ入力端子と、第２のデータ信号が供
給される第２のデータ入力端子と、第１の制御信号が供
給される第１の制御信号入力端子と、第２の制御信号が
供給される第２の制御信号入力端子と、ラッチ信号を出
力する第１のデータ信号出力端子とを備え、第２の制御
信号が一定のレベルに設定された場合、第１の制御信号
に同期して第１のデータ信号をラッチして第１のデータ
信号出力端子に出力し、第１の制御信号が一定のレベル
に設定された場合、第２の制御信号に同期して第２のデ
ータ信号をラッチして第１のデータ信号出力端に出力す
るように構成する。さらに、第２のラッチ回路を、ラッ
チ信号が供給される第３のデータ信号入力端子と、第３
の制御信号が供給される第３の制御信号入力端子と、第
１の制御信号が供給される第４の制御信号入力端子と、
ラッチ信号に基づいた出力データを出力する第２のデー
タ信号出力端子とを備え、第３の制御信号が一定のレベ
ルに設定された場合、第１の制御信号に同期してラッチ
信号をラッチして第２のデータ信号出力端子に出力し、
第１の制御信号が一定のレベルに設定された場合、第３
の制御信号に同期してラッチ信号をラッチして第２のデ
ータ信号出力端子に出力するように構成する。
【００２６】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。本実施の形態によるＳＦＦのブロック図を図１に
示し、ブロック各部の回路を図２〜５に示す。本実施の
形態では、図１に示すようにデータ信号Ｄとデータ信号
ＳＩＮをラッチするラッチ回路を一つのラッチ回路とし
て共通にすることにより、ＳＦＦのラッチ回路を、第１
のラッチ回路８０と第２のラッチ回路８１の２個で構成
している。次に、第１及び第２のラッチ回路の各部を説
明する。
【００２７】図２は第１のラッチ回路８０のラッチ部を
示す。このラッチ部は、インバータ２１及び２４、トラ
ンスファゲート２３及び２２で構成される。これらのト
ランスファゲート２２及び２３には、図６に示す制御信
号Ｃ及びＳＣ１の入力回路が接続される。トランスファ
ゲート２３は、制御信号ＳＣ１が１に設定された場合ス
ルー動作をし、制御信号ＳＣ１が０に設定された場合切
断される動作をする。また、トランスファゲート２２
は、制御信号Ｃが１に設定された場合スルー動作をし、
制御信号Ｃが０に設定された場合切断される動作をす
る。そして、トランスファゲート２２の出力が、インバ
ータ２１の入力に帰還される。
【００２８】図３は第２のラッチ回路８１のラッチ部を
示す。このラッチ部は、インバータ３１及び３３、トラ
ンスファゲート３２で構成される。このトランスファゲ
ート３２には、図６に示す制御信号Ｃ及びＳＣ２の入力
回路が接続される。トランスファゲート３２は、制御信
号Ｃと制御信号ＳＣ２が入力されるＮＡＮＤ７８が一１
を出力した場合スルー動作をし、一方、ＮＡＮＤ７８が
０を出力した場合切断される動作をする。そして、トラ
ンスファゲート３２の出力が、インバータ３１の入力に
帰還される。
【００２９】図４は第１のラッチ回路８０の入力データ
のスイッチ部を示す。（ａ）が入力データＤの、（ｂ）
が入力データＳＩＮのスイッチ部である。これらのスイ
ッチ部には、ラッチ部と同様に制御信号Ｃ及びＳＣ１の
入力回路が接続される。入力データＤのスイッチ部は、
制御信号Ｃが０に設定された場合スルー動作をし、制御
信号Ｃが１に設定された場合切断される動作をするトラ
ンスファゲート４１で構成される。また、入力データＳ
ＩＮのスイッチ部は、制御信号ＳＣ１が０に設定された
場合スルー動作をし、制御信号ＳＣ１が１に設定された
場合切断される動作をするトランスファゲート４２で構
成される。
【００３０】図５は第２のラッチ回路８１の入力データ
のスイッチ部を示す。このスイッチ部も、ラッチ部と同
様に制御信号Ｃ及びＳＣ２の入力回路が接続される。か
かるスイッチ部は、制御信号入力回路のＮＡＮＤ７８が
０を出力した場合スルー動作をし、ＮＡＮＤ７８が１を
出力した場合切断される動作をするトランスファゲート
５１で構成される。
【００３１】以上の図２〜５の回路を接続した全体図
を、図６に示す。同図においては、図９の従来例と同サ
イズのゲートアレイを考えた場合、各トランスファゲー
トは２個で１セル、出力バッファ７０及び７２は１個で
１セル、その他のインバータは２個で１セル、ＮＡＮＤ
７８は１個で１セルを必要とする。したがって、図６の
回路は１１セルで構成される。
【００３２】以下に、図７に真理値表を、図８に波形図
をそれぞれ示し、本実施の形態の動作を説明する。ま
ず、スキャンシフト動作について説明する。
【００３３】第１のラッチ回路８０では、制御信号Ｃ及
びＳＣ１に１が入力されているため、トランスファゲー
ト６１及び６３が閉じている。この後、制御信号ＳＣ１
が０となると、トランスファゲート６３が開きデータ信
号ＳＩＮが取り込まれる。そして制御信号ＳＣ１が１と
なり、トランスファゲート６３が開じてトランスファゲ
ート６４が開く。この時制御信号Ｃは１でトランスファ
ゲート６２が開いているので、データ信号ＳＩＮがラッ
チされる。
【００３４】この動作時、第２のラッチ回路８１では、
はじめは制御信号Ｃが１で、制御信号ＳＣ２が０である
ため、トランスファゲート６５は閉じている。この後制
御信号ＳＣ２が１に変化し、トランスファゲート６５が
開き、第１のラッチ回路８０の出力を入力する。そして
再び制御信号ＳＣ２が０に変化し、トランスファゲート
６５が開じ、トランスファゲート６６が開いて入力信号
の値をラッチし、出力する。
【００３５】上述のように、本実施の形態はスキャンシ
フト動作時に２相で動作する。
【００３６】次に、スキャンノーマル動作について説明
する。
【００３７】第１のラッチ回路８０では、まず、制御信
号Ｃ及び制御信号ＳＣ１に１が入力されているため、ト
ランスファゲート６１及び６３が閉じている。この後、
制御信号Ｃが０となり、トランスファゲート６１が開き
データ信号Ｄが取り込まれる。そして制御信号Ｃが１と
なり、トランスファゲート６１が閉じてトランスファゲ
ート６２が開く。この時制御信号ＳＣ１は１でトランス
ファゲート６４が開いているので、データ信号Ｄがラッ
チされる。
【００３８】この動作時、第２のラッチ回路８１では、
制御信号Ｃとして１→０→１が入力されるが、制御信号
ＳＣ２には０が入力されているので、トランスファゲー
ト６５が閉じている。この後制御信号ＳＣ２が１に変化
し、トランスファゲート６５が開き、第１のラッチ回路
８０の出力を入力する。そして再び制御信号ＳＣ２が０
に変化してトランスファゲート６５が閉じ、トランスフ
ァゲート６６が開いて入力信号の値をラッチし、出力す
る。
【００３９】このように、本実施の形態はスキャンノー
マル時も２相で動作する。
【００４０】すなわち、本発明によるＳＦＦはスキャン
テスト時において常に２相で動作する。尚、ユーザモー
ドにおいては従来と同様に１相のクロックで動作する。
【００４１】
【発明の効果】本発明によれば、データ信号Ｄとデータ
信号ＳＩＮをラッチするラッチ回路を共通にすることに
より、ラッチ回路を１つ削減できる。すなわち、回路を
構成するセル数が削減されることでＳＣＡＮ用ＦＦの面
積を削減できるため、ＳＣＡＮ回路を組み込むことによ
る集積回路の面積増加を削減できる。
【００４２】また、本発明によれば、スキャンシフト時
及びスキャンノーマル時において２相で動作する。この
ため、２相のクロックの間をスキューの影響を無視でき
る長さに設定しておくことで、スキャン動作時のスキュ
ー保証をする必要がなくなる。
【図面の簡単な説明】
【図１】本発明のブロック図。
【図２】本発明の第１のラッチ回路のラッチ部の回路
図。
【図３】本発明の第２のラッチ回路のラッチ部の回路
図。
【図４】本発明の第１のラッチ回路の入力データスイッ
チ部の回路図。
【図５】本発明の第２のラッチ回路の入力データスイッ
チ部の回路図。
【図６】本発明の第１の実施の形態を示す回路図。
【図７】本発明の第１の実施の形態の真理値表。
【図８】本発明の第１の実施の形態の動作波形図。
【図９】従来例を示す回路図。
【図１０】従来例の真理値表。
【図１１】従来例の動作波形図。
【符号の説明】
１２ …第１のラッチ回路 １３ …第２のラッチ回路 Ｄ …入力されるデータ信号 ＳＩＮ …入力されるスキャンＩＮデータ信号 Ｃ，ＳＣ１，ＳＣ２，ＳＣＫ …制御信号 Ｑ，ＱＢ …出力されるデータ信号 ＳＯＵＴ …出力されるスキャンＯＵＴデータ信号 ｓｃａｎ ｓｈｉｆｔ …スキャンシフトモード ｓｃａｎ ｎｏｒｍａｌ …スキャンノーマルモード ユーザ …ユーザモード

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２のデータ信号をラッチする
    第１のラッチ回路と、前記第１のラッチ回路でラッチし
    たラッチ信号をラッチして出力する第２のラッチ回路と
    を有するスキャン用フリップフロップ回路において、 前記第１のラッチ回路は、前記第１のデータ信号が供給
    される第１のデータ入力端子と、前記第２のデータ信号
    が供給される第２のデータ入力端子と、第１の制御信号
    が供給される第１の制御信号入力端子と、第２の制御信
    号が供給される第２の制御信号入力端子と、前記ラッチ
    信号を出力する第１のデータ信号出力端子とを備え、前
    記第２の制御信号が一定のレベルに設定された場合、前
    記第１の制御信号に同期して前記第１のデータ信号をラ
    ッチして前記第１のデータ信号出力端子に出力し、前記
    第１の制御信号が一定のレベルに設定された場合、前記
    第２の制御信号に同期して前記第２のデータ信号をラッ
    チして前記第１のデータ信号出力端に出力することを特
    徴とするスキャン用フリップフロップ回路。
  2. 【請求項２】 前記第２のラッチ回路は、前記ラッチ信
    号が供給される第３のデータ信号入力端子と、第３の制
    御信号が供給される第３の制御信号入力端子と、前記第
    １の制御信号が供給される第４の制御信号入力端子と、
    前記ラッチ信号に基づいた出力データを出力する第２の
    データ信号出力端子とを備え、前記第３の制御信号が一
    定のレベルに設定された場合、前記第１の制御信号に同
    期して前記ラッチ信号をラッチして前記第２のデータ信
    号出力端子に出力し、前記第１の制御信号が一定のレベ
    ルに設定された場合、前記第３の制御信号に同期して前
    記ラッチ信号をラッチして前記第２のデータ信号出力端
    子に出力することを特徴とする請求項１記載のスキャン
    用フリップフロップ回路。
  3. 【請求項３】 前記第１のラッチ回路は、前記第２の制
    御信号が第１の論理レベルに設定された場合、前記第１
    の制御信号が第２の論理レベルに変化したときに前記第
    １のデータ信号をラッチし、前記第１の制御信号が前記
    第１の論理レベルに設定された場合、前記第２の制御信
    号が前記第２の論理レベルに変化したときに前記第２の
    データ信号をラッチすることを特徴とする請求項１記載
    のスキャン用フリップフロップ回路。
  4. 【請求項４】 前記第２のラッチ回路は、前記第３の制
    御信号が前記第１の論理レベルのときに前記ラッチ信号
    をラッチすることを特徴とする請求項２記載のスキャン
    用フリップフロップ回路。
  5. 【請求項５】 前記第１のラッチ回路は、前記第１のデ
    ータ入力端子が接続される第１のスイッチ部と、前記第
    ２のデータ入力端子が接続される第２のスイッチ部と、
    第１のラッチ部とを備え、前記第１のスイッチ部は前記
    第１の制御信号が前記第２の論理レベルのとき電流経路
    をスルーしかつ前記第１の制御信号が前記第１の論理レ
    ベルのとき電流経路を切断し、前記第２のスイッチ部は
    前記第２の制御信号が前記第２の論理レベルのとき電流
    経路をスルーしかつ前記第２の制御信号が前記第１の論
    理レベルのとき電流経路を切断し、前記第１のラッチ部
    は前記第２の制御信号が前記第１の論理レベルのとき電
    流経路をスルーしかつ前記第２の制御信号が前記第２の
    論理レベルのとき電流経路を切断する第１の手段と、前
    記第１の制御信号が前記第１の論理レベルのとき電流経
    路をスルーしかつ前記第１の制御信号が前記第２の論理
    レベルのとき電流経路を切断する第２の手段とを有し、 前記第１の手段の出力と前記第２の手段の入力が第１の
    節点で接続され、前記第１の手段の入力と前記第２の手
    段の出力が第２の節点で接続され、前記第１のスイッチ
    部及び前記第１のデータ出力端子が前記第２の節点に接
    続され、前記第２のスイッチ部が前記第１の節点に接続
    されることを特徴とする請求項３記載のスキャン用フリ
    ップフロップ回路。
  6. 【請求項６】 前記第２のラッチ回路は、前記第３のデ
    ータ入力端子が接続される第３のスイッチ部と、第２の
    ラッチ部とを備え、前記第３のスイッチ部は前記第１の
    制御信号と第３の制御信号の論理積出力が前記第１の論
    理レベルのとき電流経路をスルーしかつ前記論理積出力
    が前記第２の論理レベルのとき電流経路を切断し、前記
    第２のラッチ部は前記論理積出力が前記第２の論理レベ
    ルのとき電流経路をスルーしかつ前記論理積出力が前記
    第１の論理レベルのとき電流経路を切断する第３の手段
    を有し、前記第３の手段の入力と出力が第３の節点で接
    続され、前記第３のスイッチ部及び前記第２のデータ出
    力端子が前記第３の節点に接続されることを特徴とする
    請求項４記載のスキャン用フリップフロップ回路。
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