WO2012153516A1 - 入力回路 - Google Patents

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WO2012153516A1
WO2012153516A1 PCT/JP2012/002998 JP2012002998W WO2012153516A1 WO 2012153516 A1 WO2012153516 A1 WO 2012153516A1 JP 2012002998 W JP2012002998 W JP 2012002998W WO 2012153516 A1 WO2012153516 A1 WO 2012153516A1
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signal
circuit
input
internal
scan
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PCT/JP2012/002998
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English (en)
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剛 小池
茂夫 法邑
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パナソニック株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Definitions

  • the present invention relates to an input circuit, and more particularly to an input circuit provided in a semiconductor integrated circuit to which a scan path test method is applied.
  • a scan path test method is known as a failure diagnosis method for semiconductor integrated circuits.
  • a flip-flop existing in a semiconductor integrated circuit is serially connected to form a scan path including a shift register, and data in the flip-flop is sequentially shifted out through the scan path at the time of failure diagnosis.
  • a latch circuit captures and holds an input signal.
  • a method of replacing a latch circuit with a scan flip-flop circuit having a shift function is known as a method for incorporating a latch circuit into a scan path and making it observable. ing.
  • output signal lines include a write bit line to which a voltage corresponding to a write data signal is supplied, a predecode address signal line to which a predecode address signal is supplied, and the like.
  • the present invention reduces the circuit scale and power consumption while suppressing a decrease in failure detection rate in a semiconductor integrated circuit to which the scan path test method is applied.
  • the input circuit includes a combinational circuit that generates the first and second internal signals in response to the first and second input signals, and a scan-in signal and the combinational circuit generated by the combinational circuit.
  • One internal signal is selectively captured and held.
  • a first master latch circuit that generates a first output signal and a first intermediate signal based on the signal that has been captured and held, and a first intermediate signal and a combination generated by the first master latch circuit
  • the second internal signal generated by the circuit is selectively captured and held.
  • a first slave latch circuit that generates a second output signal and a scan-out signal based on the captured and held signals.
  • the input circuit further includes a second master latch circuit and a second slave latch circuit, and the combinational circuit further outputs third and fourth internal signals according to the first and second input signals.
  • the second master latch circuit receives the scan-out signal generated by the first slave latch circuit as a scan-in signal, and selectively receives the scan-in signal and the third internal signal generated by the combinational circuit.
  • the second slave latch circuit outputs the third output signal and the second intermediate signal based on the captured and held signals, and the second slave latch circuit generates the second output signal generated by the second master latch circuit. Selectively capture and hold the intermediate signal and the fourth internal signal generated by the combinational circuit, based on the captured and retained signal It may generate a fourth output signal and the scan-out signal.
  • the input circuit includes a combinational circuit that generates the first and second internal signals in response to the first and second input signals, and a scan-in signal and the combinational circuit generated by the combinational circuit.
  • a scan flip-flop circuit that selectively captures and retains one internal signal, generates a first output signal and a scan-out signal based on the captured and retained signal, and a second internal signal generated by a combinational circuit
  • a first latch circuit that generates a second output signal based on the second internal signal that has been captured and held.
  • the input circuit further includes second and third latch circuits, and the combinational circuit further generates third and fourth internal signals in response to the first and second input signals, and the second latch
  • the circuit captures and holds the third internal signal generated by the combinational circuit, generates a third output signal based on the third internal signal captured and retained, and the third latch circuit is a combinational circuit.
  • the fourth internal signal generated by the above may be captured and held, and the fourth output signal may be generated based on the captured and held fourth internal signal.
  • the input circuit generates a third input signal based on the first input signal and generates a fourth input signal based on the second input signal.
  • the scan-in signal and the third input signal generated by the input processing circuit are selectively captured and held, and the first internal signal and the first intermediate signal are generated based on the captured and held signal.
  • the first master latch circuit, and the first intermediate signal and the first input signal generated by the first master latch circuit are selectively captured and held, and the second master A first slave latch circuit that generates an internal signal and a scan-out signal, and a scan-out signal generated by the first slave latch circuit as a scan-in signal.
  • the scan-in signal and the fourth input signal generated by the input processing circuit are selectively captured and held, and the third internal signal and the second intermediate signal are generated based on the captured and held signal.
  • the second master latch circuit, and the second intermediate signal and the second input signal generated by the second master latch circuit are selectively captured and held, and the fourth master latch circuit 4 A second slave latch circuit for generating the internal signal and the scan-out signal, and a combinational circuit for generating the first to fourth output signals according to the first to fourth internal signals.
  • the circuit scale of the input circuit can be reduced.
  • the power consumption of the input circuit can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a memory cell and a write circuit mounted on an SRAM.
  • FIG. 2 is a diagram for explaining the write operation of the SRAM.
  • FIG. 3 is a diagram for explaining the input / output relationship in the input circuit.
  • FIG. 4 is a diagram illustrating a configuration example of the input circuit according to the first embodiment.
  • FIG. 5 is a diagram for explaining the operation of the input circuit shown in FIG.
  • FIG. 6 is a diagram for explaining the comparative example 1 of the input circuit.
  • FIG. 7 is a diagram for explaining the operation of the input circuit according to the first comparative example.
  • FIG. 8 is a diagram illustrating a configuration example of the input circuit according to the second embodiment.
  • FIG. 9 is a diagram for explaining the operation of the input circuit shown in FIG.
  • FIG. 10 is a diagram for explaining a modification of the input circuit shown in FIG.
  • FIG. 11 is a diagram illustrating a configuration example of an input circuit according to the third embodiment.
  • FIG. 12 is a diagram for explaining a comparative example 2 of the input circuit.
  • FIG. 13 is a diagram illustrating a configuration example of an input circuit according to the fourth embodiment.
  • FIG. 14 is a diagram illustrating a configuration example of an input circuit according to the fifth embodiment.
  • FIG. 15 is a diagram illustrating a first modification of the feedback element.
  • FIG. 16 is a diagram illustrating a second modification of the feedback element.
  • FIG. 1 shows a configuration example of a memory cell MC and a write circuit mounted on an SRAM.
  • the write circuit includes a write data input circuit 10, a write control circuit 11, a precharge circuit 12, and the like.
  • the write operation of the SRAM will be described with reference to FIG. Until the write operation is started, the voltage level of the word line WL and the signal level of the write control signal WE are low, so that the write control of the access transistors TAT, TAB and the write control circuit 11 of the memory cell MC.
  • Transistors TWT and TWB are off.
  • the precharge transistors TPT and TPB are in the on state. As a result, the voltage levels of the bit lines BL and NBL are held at a high level.
  • the signal level of the precharge control signal PC changes from the low level to the high level, and the precharge transistors TPT and TPB are turned off. Further, the voltage level of the word line WL and the signal level of the write control signal WE change from the low level to the high level, and the access transistors TAT and TAB and the write control transistors TWT and TWB are turned on.
  • the write data input circuit 10 changes the voltage levels of the write bit lines WBL and NWBL in accordance with the write data mask signal NBE and the write data signal DI.
  • the truth table of the write data mask signal NBE, the write data signal DI, and the write bit lines WBL and NWBL is as shown in FIG. Since the write control transistors TWT and TWB are in the on state, voltage changes of the write bit lines WBL and NWBL are transmitted to the bit lines BL and NBL, respectively. Further, since the access transistors TAT and TAB are in the ON state, bit data (“1” or “0”) is written to the memory cell MC in accordance with the voltage fluctuation of the bit lines BL and NBL.
  • FIG. 4 shows a configuration example of the input circuit according to the first embodiment.
  • the input circuit shown in FIG. 4 can be used as the write data input circuit 10 of the SRAM shown in FIG.
  • This input circuit is provided for each combination of the write bit lines WBL and NWBL, and includes a combinational circuit 101, a scan flip-flop circuit 102, and a latch circuit 103.
  • an input circuit corresponding to the write bit lines WBL [0] and NWBL [0] will be described as an example.
  • the combinational circuit 101 has internal data signals ID and NID (first and second internal signals) in response to the write data signal DI [0] and the write mask signal NBE [0] (first and second input signals). Is generated.
  • the scan flip-flop circuit 102 selectively captures and holds the scan-in signal SI [0] and the internal data signal ID. In addition, the scan flip-flop circuit 102 generates an output signal (first output signal) to be output to the write bit line NWBL [0] and a scan-out signal SO [0] based on the captured and held signals.
  • the latch circuit 103 takes in and holds the internal data signal NID. Further, the latch circuit 103 generates an output signal (second output signal) to be output to the write bit line WBL [0] based on the internal data signal NID that has been taken in and held. The same applies to the input circuits corresponding to the write bit lines WBL [1] and NWBL [1].
  • the combinational circuit 101 may include an inverter 111 and NOR circuits 112 and 113.
  • the inverter 111 inverts the write data signal DI [0].
  • the NOR circuit 112 outputs a logical sum of the output signal of the inverter 111 (that is, the inverted signal of the write data signal DI [0]) and the write data mask signal NBE [0] as the internal signal ID.
  • the NOR circuit 113 outputs a logical OR of the write data signal DI [0] and the write data mask signal NBE [0] as the internal data signal NID.
  • the internal data signal NID [0] corresponds to an inverted signal of the internal data signal ID [0].
  • the scan flip-flop circuit 102 may include input switching units 121 and 122, a master latch ML, a pass transistor 123, a slave latch SL, and an inverter 124.
  • the input switching unit 121 switches whether to capture the scan-in signal SI [0] in response to the shift clock SCK and the inverted shift clock NSCK.
  • the input switching unit 122 switches whether to take in the internal data signal ID in response to the data latch clock DCK and the inverted data latch clock NDCK.
  • the master latch ML holds one of the scan-in signal SI [0] and the internal data signal ID in accordance with the capturing operation by the input switching units 121 and 122.
  • the signal held in the master latch ML is supplied to the write bit line NWBL [0].
  • the pass transistor 123 switches whether to transmit the output signal of the master latch ML to the slave latch SL in response to the capture shift clock CCK and the inverted capture shift clock NCCK.
  • Slave latch SL holds the output signal of master latch ML transmitted by pass transistor 123.
  • Inverter 124 inverts the output signal of slave latch SL and outputs the inverted signal as scan-out signal SO [0].
  • the scan-out signal SO [0] is supplied as the scan-in signal SI [1] to the subsequent scan flip-flop circuit 102 (the scan flip-flop circuit 102 corresponding to the write bit line NWBL [1]).
  • the scan-out signal SO [1] of the subsequent-stage scan flip-flop circuit 102 is also supplied to the subsequent-stage scan flip-flop circuit as a scan-in signal.
  • the latch circuit 103 may include an input switching unit 131 and a latch 132.
  • the input switching unit 131 switches whether to take in the internal data signal NID in response to the data latch clock DCK and the inverted data latch clock NDCK.
  • the latch 132 holds the internal data signal NID captured by the input switching unit 131.
  • the signal held by the latch 132 is supplied to the write bit line WBL [0].
  • the input switching unit 122 is turned on and the internal node (input) of the master latch ML is input.
  • the internal nodes connected to the output terminals of the switching units 121 and 122 are updated according to the internal data signal ID.
  • the input switching unit 122 is turned off, and the master latch ML holds data (taken signal).
  • the input switching unit 122 becomes conductive, and the inside of the master latch ML The node is updated according to the internal data signal ID.
  • the logic level of the control clock CLK becomes a high level
  • the input switching unit 122 is turned off, and the master latch ML holds data (taken signal).
  • the pass transistor 123 becomes conductive, and the data held in the slave latch SL is updated by the output signal of the master latch ML.
  • the input switching unit 122 is turned off and the input switching is performed.
  • Unit 121 becomes conductive, and the internal node of master latch ML is updated in response to scan-in signal SI [0].
  • the logic level of the control clock CLK becomes a high level
  • the input switching unit 121 becomes non-conductive, and the master latch ML holds data (taken signal).
  • the pass transistor 123 becomes conductive, and the data held in the slave latch SL is updated by the output signal of the master latch ML.
  • the inverted data latch clock NDCK, the inverted capture shift clock NCCK, and the inverted shift clock NSCK may be generated by the clock generation circuit 100.
  • the clock generation circuit 100 generates the inverted data latch clock NDCK, the inverted capture shift clock NCCK, and the inverted shift clock NSCK by inverting the data latch clock DCK, the capture shift clock CCK, and the shift clock SCK, respectively.
  • the data latch clock DCK, the capture shift clock CCK, and the shift clock SCK may be generated based on the control clock CLK, the write enable signal WE_ENABLE, the capture enable signal CAPTURE_ENABLE, and the shift enable signal SHIFT_ENABLE.
  • FIG. 6 shows an operation by the input circuit shown in FIG.
  • the scan-out signal SO [0] is supplied as the scan-in signal SI [1]
  • the scan-out signal SO [1] is supplied as the scan-in signal SI [2]
  • the out signal SO [2] is supplied as the scan-in signal SI [3].
  • the scan-out signal SO [3] is also supplied as a scan-in signal to the subsequent scan flip-flop circuit.
  • a combinational circuit 101 is provided before the scan flip-flop circuit 102 and the latch circuit 103, and one of the internal data signals ID and NID generated by the combinational circuit 101 (in this case, the internal circuit Data signal ID) is supplied to the scan flip-flop circuit 102.
  • the number of scan flip-flop circuits can be reduced while suppressing a decrease in failure detection rate.
  • the circuit scale of the input circuit can be reduced.
  • the number of parts of the input circuit can be reduced, the power consumption of the input circuit can be reduced.
  • the number (types) of clocks used in the input circuit shown in FIG. 4 may be the same as that of the input circuit shown in FIG. 6, the overhead of the wiring channel can be suppressed.
  • FIG. 8 shows a configuration example of the input circuit according to the second embodiment.
  • This input circuit is provided for each combination of write bit lines WBL and NWBL, and includes a combinational circuit 101 and a scan flip-flop circuit 202.
  • Scan flip-flop circuit 202 includes a master latch circuit 203 and a slave latch circuit 204.
  • the master latch circuit 203 selectively captures and holds the scan-in signal SI [0] and the internal data signal ID generated by the combinational circuit 101. Further, the master latch circuit 203 generates an output signal (first output signal) and an intermediate signal SM [0] to be output to the write bit line NWBL [0] based on the signal that has been captured and held.
  • Slave latch circuit 204 selectively takes in and holds intermediate signal SM [0] and internal data signal NID generated by combinational circuit 101. Further, the slave latch circuit 204 generates an output signal (second output signal) to be output to the write bit line WBL [0] and a scan-out signal SO [0] based on the signal that has been captured and held.
  • the master latch circuit 203 may include the input switching units 121 and 122 and the master latch ML shown in FIG.
  • the input switching unit 122 switches whether to take in the internal data signal ID in response to the data latch clock DCK0 and the inverted data latch clock NDCK0.
  • the slave latch circuit 204 may include the pass transistor 123, the slave latch SL, the inverter 124, and the input switching unit 211 shown in FIG.
  • the input switching unit 211 switches whether to take in the internal data signal NID generated by the combinational circuit 101 in response to the data latch clock DCK1 and the inverted data latch clock NDCK1.
  • the slave latch circuit 204 of the scan flip-flop circuit 202 is used as the latch circuit 103 shown in FIG.
  • the inverted data latch clocks NDCK0, NDCK1, the inverted capture shift clock NCCK, and the inverted shift clock NSCK may be generated by the clock generation circuit 200.
  • the data latch clocks DCK0 and DCK1 may be generated based on the control clock CLK, the write enable signal WE_ENABLE, the capture enable signal CAPTURE_ENABLE, and the shift enable signal SHIFT_ENABLE.
  • FIG. 9 shows the operation by the input circuit shown in FIG.
  • the data latch clock DCK0 corresponds to the data latch clock DCK shown in FIGS.
  • the signal level of the data latch clock DCK0 becomes low when the logic level of the control clock CLK becomes low during the period excluding the shift cycle period (period when the signal level of the shift enable signal SHIFT_ENABLE is low).
  • the shift cycle period period in which the signal level of the shift enable signal SHIFT_ENABLE is high
  • the signal level of the data latch clock DCK0 is high.
  • the signal level of the data latch clock DCK1 is the logic level of the control clock CLK in a period excluding the capture cycle period and the shift cycle period (a period in which both the capture enable signal CAPTURE_ENABLE and the shift enable signal SHIFT_ENABLE are at a low level). When becomes low level, it becomes low level. In the capture cycle period and the shift cycle period (a period in which at least one of the capture enable signal CAPTURE_ENABLE and the shift enable signal SHIFT_ENABLE is at a high level), the signal level of the data latch clock DCK1 is at a high level. As described above, by controlling the data latch clocks DCK0 and DCK1, the input circuit shown in FIG. 4 can realize the same operation.
  • the slave latch circuit 204 of the scan flip-flop circuit 202 is used as the latch circuit 103 shown in FIG. Scale and power consumption can be reduced.
  • the master latch circuit 203 and the slave latch circuit 204 may include input switching units 122a and 211a instead of the input switching units 122 and 211, respectively.
  • the input switching unit 122a is configured by a pass transistor that switches between conduction and non-conduction according to the data latch clock DCK0 and the inverted data latch clock NDCK0.
  • the input switching unit 211a is configured according to the data latch clock DCK1 and the inverted data latch clock NDCK1. It is constituted by a pass transistor that switches between conduction and non-conduction.
  • the combinational circuit 101 may include NAND circuits 112a and 113a instead of the NOR circuits 112 and 113.
  • the input switching units 122 and 131 shown in FIG. 4 may be configured by pass transistors that switch between conduction and non-conduction in accordance with the data latch clock DCK and the inverted data latch clock NDCK.
  • the combinational circuit 101 may be included in a module including the scan flip-flop circuit 102 and the latch circuit 103, or provided outside the module including the scan flip-flop circuit 102 and the latch circuit 103. Also good. Similarly, in FIG. 8, the combinational circuit 101 may be included in a module including the scan flip-flop circuit 202 or may be provided outside the module including the scan flip-flop circuit 202.
  • one or a plurality of buffers may be provided between the pass transistor 123 and the internal node n2 of the slave latch SL. With this configuration, a margin for a hold error of the slave latch SL can be secured.
  • FIG. 11 shows a configuration example of an input circuit according to the third embodiment.
  • the input circuit shown in FIG. 11 can be used as an SRAM address input circuit.
  • This input circuit includes a predecoder 301 (combination circuit), a scan flip-flop circuit 302, and latch circuits 303, 304, and 305.
  • the predecoder 301 responds to the input address signals AD [0] and AD [1] (first and second input signals) to generate internal decode signals IDEC [0] to IDEC [3] (first to fourth). Internal signal).
  • the scan flip-flop circuit 302 selectively takes in and holds the scan-in signal SI and the internal decode signal IDEC [0].
  • the scan flip-flop circuit 302 generates a predecode address signal NPDEC [0] (first output signal) and a scan-out signal SO based on the captured and held signals.
  • Latch circuits 303 to 305 capture and hold internal decode signals IDEC [1] to IDEC [3], respectively.
  • the latch circuits 303 to 305 are predecoded address signals NPDEC [1] to NPDEC [3] (second to fourth) based on the internal decode signals IDEC [1] to IDEC [3] that are fetched and held, respectively. Output signal).
  • the predecoder 301 may include inverters 311 and 312 and NAND circuits 313, 314, 315 and 316.
  • the inverter 311 inverts the input address signal AD [1].
  • the inverter 312 inverts the input address signal AD [0].
  • NAND circuit 313 outputs the logical AND of the output signals of inverters 311 and 312 (that is, the inverted signals of input address signals AD [0] and AD [1]) as internal decode signal IDEC [0].
  • the NAND circuit 314 outputs a logical AND of the output signal of the inverter 312 (that is, the inverted signal of the input address signal AD [0]) and the input address signal AD [1] as the internal decode signal IDEC [1].
  • the NAND circuit 315 outputs a logical product of the input address signal AD [0] and the output signal of the inverter 311 (that is, the inverted signal of the input address signal AD [1]) as the internal decode signal IDEC [2].
  • the NAND circuit 316 outputs a logical AND of the input address signals AD [0] and AD [1] as an internal decode signal IDEC [3].
  • the scan flip-flop circuit 302 may include input switching units 321 and 322, a master latch ML, a pass transistor 323, a slave latch SL, and an inverter 324.
  • the input switching unit 321 switches whether to capture the scan-in signal SI [0] in response to the shift clock SCK and the inverted shift clock NSCK.
  • the input switching unit 322 switches whether to fetch the internal decode signal IDEC [0] in response to the data latch clock DCK and the inverted data latch clock NDCK.
  • the master latch ML holds one of the scan-in signal SI [0] and the internal decode signal IDEC [0] in accordance with the capturing operation by the input switching units 321 and 322.
  • the signal held in the master latch ML is supplied to the predecode address signal line as the predecode address signal NPDEC [0].
  • the pass transistor 323 switches whether or not to transmit the output signal of the master latch ML to the slave latch SL in response to the capture shift clock CCK and the inverted capture shift clock NCCK.
  • Slave latch SL holds the output signal of master latch ML transmitted by pass transistor 323.
  • Inverter 324 inverts the output signal of slave latch SL and outputs the inverted signal as scan-out signal SO [0]. Note that the inverted data latch clock NDCK, the inverted capture shift clock NCCK, and the inverted shift clock NSCK may be generated by the clock generation circuit 300.
  • the latch circuit 303 may include an input switching unit 331 and a latch 332.
  • the input switching unit 331 switches whether to fetch the internal decode signal IDEC [1] in response to the data latch clock DCK and the inverted data latch clock NDCK.
  • the latch 332 holds the internal decode signal IDEC [1] fetched by the input switching unit 331.
  • the signal held by the latch 332 is supplied to the predecode address signal line as the predecode address signal NPDEC [1].
  • the input circuit shown in FIG. 12 includes two scan flip-flop circuits 901 and 901 provided corresponding to input address signals AD [0] and AD [1], respectively, and a predecoder 902.
  • the predecoder 902 is responsive to the internal address signals IAD [0], IAD [1], NIAD [0], NIAD [1] generated by the scan flip-flop circuits 901 and 901, and the predecode address signal NPDEC [0]. Generate NPDEC [3].
  • the inverted data latch clock NDCK, the inverted capture shift clock NCCK, and the inverted shift clock NSCK are generated by the clock generation circuit 900.
  • the input circuit shown in FIG. 11 When the input circuit shown in FIG. 11 is compared with the input circuit shown in FIG. 12 (comparative example 2 of the input circuit), in the input circuit shown in FIG. 11, inverters 311 and 312 and NAND circuits included in the predecoder 301 are used. Since 313 to 316 can be used as input buffers for the scan flip-flop circuit 302 and the latch circuits 303 to 305, the predecode address signals NPDEC [0] to NPDEC are input after the input address signals AD [0] and AD [1] are input. The number of gate stages in the signal path until [3] is output can be reduced as compared with the input circuit (Comparative Example 2 of the input circuit) shown in FIG. This can shorten the address setup time (the time required from the input address signals AD [0], AD [1] being input until the predecode address signals NPDEC [0] to NPDEC [3] are output). .
  • the number of scan flip-flop circuits can be reduced while suppressing a decrease in the failure detection rate, compared to the case where a scan flip-flop circuit is provided for each output signal line (here, for each predecode address signal line). Therefore, the circuit scale of the input circuit can be reduced. In addition, since the number of parts of the input circuit can be reduced, the power consumption of the input circuit can be reduced. Furthermore, since the address setup time can be shortened compared to the input circuit (Comparative Example 2 of the input circuit) shown in FIG. 12, the operation speed of the input circuit can be increased.
  • FIG. 13 shows a configuration example of an input circuit according to the fourth embodiment.
  • This input circuit includes a predecoder 301 and flip-flops 402-1 and 402-2.
  • Flip-flops 402-1 and 402-2 include master latch circuits 403-1 and 403-2 and slave latch circuits 404-1 and 404-2, respectively.
  • the master latch circuit 403-1 selectively captures and holds the scan-in signal SI [0] and the internal decode signal IDEC [0], and based on the acquired and held signals, A decode address signal NPDEC [0] (first output signal) and an intermediate signal SM [0] (first intermediate signal) are generated.
  • Slave latch circuit 404-1 selectively captures and holds intermediate signal SM [0] and internal decode signal IDEC [1], and predecodes based on the captured and held signal.
  • An address signal NPDEC [1] (second output signal) and a scan-out signal SO [0] are generated.
  • the master latch circuit 403-2 selectively captures and holds the scan-in signal SI [1] and the internal decode signal IDEC [2], and based on the signals that have been captured and held, A decode address signal NPDEC [2] (third output signal) and an intermediate signal SM [1] (second intermediate signal) are generated.
  • Slave latch circuit 404-2 selectively captures and holds intermediate signal SM [1] and internal decode signal IDEC [3], and predecodes based on the captured and held signal.
  • An address signal NPDEC [3] (fourth output signal) and a scan-out signal SO [1] are generated.
  • the master latch circuit 403-1 may include the input switching units 321 and 322 and the master latch ML shown in FIG.
  • the input switching unit 322 switches whether to fetch the internal decode signal IDEC [0] in response to the data latch clock DCK0 and the inverted data latch clock NDCK0.
  • Slave latch circuit 404-1 may include pass transistor 323, slave latch SL, inverter 324, and input switching unit 411 shown in FIG. 11.
  • the input switching unit 411 switches whether to take in the internal decode signal IDEC [1] generated by the predecoder 301 in response to the data latch clock DCK1 and the inverted data latch clock NDCK1. As described above, in the input circuit shown in FIG.
  • the slave latch circuit 404-1 included in the scan flip-flop circuit 402-1 is used as the latch circuit 303 shown in FIG. The same applies to the scan flip-flop circuit 402-2.
  • the inverted data latch clocks NDCK0 and NDCK1 the inverted capture shift clock NCCK, and the inverted shift clock NSCK may be generated by the clock generation circuit 400.
  • the slave latch circuits 404-1 and 404-2 of the scan flip-flop circuits 402-1 and 402-2 are used as the latch circuits 303 and 305 shown in FIG. Therefore, the circuit scale and power consumption can be reduced as compared with the input circuit shown in FIG.
  • FIG. 14 shows a configuration example of an input circuit according to the fifth embodiment.
  • This input circuit includes an input processing circuit 501, scan flip-flop circuits 502-1 and 502-2, and a predecoder 505.
  • Scan flip-flop circuits 502-1 and 502-2 include master latch circuits 503-1 and 503-2 and slave latch circuits 504-1 and 504-2, respectively.
  • the input processing circuit 501 generates inverted input address signals NAD [0] and NAD [1] in response to the input address signals AD [0] and AD [1], respectively, and inputs the input address signals AD [0] and AD [1]. ] And inverted input address signals NAD [0], NAD [1] are supplied.
  • the master latch circuit 503-1 selectively captures and holds the scan-in signal SI [0] and the inverted input address signal NAD [0], and based on the signals acquired and held, An internal address signal NIAD [0] and an intermediate signal SM [0] are generated.
  • the slave latch circuit 504-1 selectively captures and holds the intermediate signal SM [0] and the input address signal AD [0], and based on the signal thus captured and held, the internal address A signal IAD [0] and a scan-out signal SO [0] are generated.
  • the internal address signal NIAD [0] corresponds to an inverted signal of the internal address signal IAD [0].
  • the master latch circuit 503-2 selectively captures and holds the scan-in signal SI [1] and the inverted input address signal NAD [1], and based on the signals acquired and held, An internal address signal NIAD [1] and an intermediate signal SM [1] are generated.
  • the slave latch circuit 504-2 selectively captures and holds the intermediate signal SM [1] and the input address signal AD [1], and the internal address based on the captured and held signal.
  • a signal IAD [1] and a scan-out signal SO [1] are generated.
  • the internal address signal NIAD [1] corresponds to an inverted signal of the internal address signal IAD [1].
  • the master latch circuit 503-1 may include input switching units 521 and 522 and a master latch ML.
  • the input switching unit 521 switches whether to capture the scan-in signal SI [0] in response to the shift clock SCK and the inverted shift clock NSCK.
  • the input switching unit 522 switches whether to receive the inverted input address signal NAD [0] in response to the data latch clock DCK0 and the inverted data latch clock NDCK0.
  • the master latch ML holds one of the scan-in signal SI [0] and the inverted input address signal NAD [0] in accordance with the capturing operation by the input switching units 521 and 522.
  • the signal held in the master latch ML is supplied as the internal address signal NIAD [0].
  • Slave latch circuit 504-1 may include a pass transistor 523, a slave latch SL, an inverter 524, and an input switching unit 525.
  • the pass transistor 523 switches whether to transmit the output signal of the master latch ML to the slave latch SL in response to the capture shift clock CCK and the inverted capture shift clock NCCK.
  • the input switching unit 525 switches whether to take in the input address signal AD [0] in response to the data latch clock DCK1 and the inverted data latch clock NDCK1.
  • the slave latch SL holds one of the output signal of the master latch ML and the input address signal AD [0] in accordance with the capturing operation by the pass transistor 523 and the input switching unit 525.
  • Inverter 524 inverts the output signal of slave latch SL and outputs the inverted signal as scan-out signal SO [0].
  • the signal held in slave latch SL is supplied as internal address signal IAD [0]. The same applies to the scan flip-flop circuit 502-2.
  • the output terminal (internal address signal NIAD) of the scan flip-flop circuit 901 is compared. [0], NIAD [1] output terminal) is heavy and the internal address signals NIAD [0], NIAD [1] change slowly, the internal address signal IAD [0 transmitted to the critical path ], The change speed of IAD [1] also becomes slow.
  • the internal address signals IAD [0] and IAD [1] output from the scan flip-flop circuit 502-1 are output terminals (internal address signals) of the scan flip-flop circuit 502-1.
  • the output speed of the internal address signals IAD [0] and IAD [1] transmitted to the critical path can be increased because the load on the output terminals NAID [0] and NIAD [1] is not affected by the load.
  • the number of scan flip-flop circuits can be reduced while suppressing a decrease in the failure detection rate, compared to the case where a scan flip-flop circuit is provided for each output signal line (here, for each predecode address signal line). Therefore, the circuit scale of the input circuit can be reduced. In addition, since the number of parts of the input circuit can be reduced, the power consumption of the input circuit can be reduced. Furthermore, the change speed of the internal address signals IAD [0] and IAD [1] can be increased compared to the input circuit (Comparative Example 2 of the input circuit) shown in FIG.
  • the feedback element INV constituting the master latch ML may be replaced with the circuit shown in FIG. 15 or FIG.
  • the circuit shown in FIGS. 15 and 16 as the feedback element INV, data collision can be suppressed, so that power consumption can be reduced and operation stability can be improved.
  • the above-described input circuit can reduce the circuit scale and power consumption while suppressing a decrease in failure detection rate, and thus is useful for a semiconductor integrated circuit (for example, SRAM) to which a scan path test method is applied. It is.

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Abstract

組み合わせ回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する。第１のマスターラッチ回路は、スキャンイン信号および第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する。第１のスレーブラッチ回路は、第１の中間信号および第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する。スキャンパステスト方式が適用された半導体集積回路に備えられた入力回路の回路規模および消費電力を低減する。

Description

入力回路
　本発明は、入力回路に関し、さらに詳しくは、スキャンパステスト方式が適用された半導体集積回路に備えられた入力回路に関する。
　半導体集積回路の故障診断方式として、スキャンパステスト方式が知られている。スキャンパステスト方式では、半導体集積回路内に存在するフリップフロップをシリアルに接続することによってシフトレジスタからなるスキャンパスを構成し、故障診断時にフリップフロップ内のデータをスキャンパスを通して順にシフトアウトする。
　半導体集積回路に含まれる記憶装置などのブロックでは、ラッチ回路が入力信号を取り込んで保持する。スキャンパステスト方式を適用するために、ラッチ回路をスキャンパスに組み込んで可観測にする方法として、ラッチ回路をシフト機能を持ったスキャンフリップフロップ回路（例えば、特許文献１）に置き換える方法が知られている。
特開平１０－２４２８０９号公報
　出力信号線毎にラッチ回路をスキャンフリップフロップ回路に置き換えた場合（すなわち、出力信号線毎にスキャンフリップフロップ回路を設けた場合）、回路規模が増大してしまう。また、回路の部品点数が増加することになるので、消費電力が増大してしまう。なお、出力信号線の例としては、書き込みデータ信号に応じた電圧が供給される書き込みビット線やプリデコードアドレス信号が供給されるプリデコードアドレス信号線などがある。
　そこで、本発明は、スキャンパステスト方式が適用された半導体集積回路において故障検出率の低下を抑制しつつ回路規模および消費電力を低減する。
　この発明の１つの局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持する。そして、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持する。そして、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える。
　なお、入力回路は、第２のマスターラッチ回路と、第２のスレーブラッチ回路とをさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のマスターラッチ回路は、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、第２のスレーブラッチ回路は、第２のマスターラッチ回路によって生成された第２の中間信号および組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成しても良い。
　この発明の別の局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える。
　なお、入力回路は、第２および第３のラッチ回路をさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のラッチ回路は、組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、第３のラッチ回路は、組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成しても良い。
　この発明のさらに別の局面に従うと、入力回路は、第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、スキャンイン信号および入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、第２のマスターラッチ回路によって生成された第２の中間信号および第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、第１～第４の内部信号に応じて第１～第４の出力信号を生成する組み合わせ回路とを備える。
　上記入力回路によれば、出力信号線毎にスキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。
図１は、ＳＲＡＭに搭載されたメモリセルおよび書き込み回路の構成例を示す図である。 図２は、ＳＲＡＭの書き込み動作について説明するための図である。 図３は、入力回路における入出力関係について説明するための図である。 図４は、実施形態１による入力回路の構成例を示す図である。 図５は、図４に示した入力回路による動作について説明するための図である。 図６は、入力回路の比較例１について説明するための図である。 図７は、入力回路の比較例１による動作について説明するための図である。 図８は、実施形態２による入力回路の構成例を示す図である。 図９は、図８に示した入力回路による動作について説明するための図である。 図１０は、図８に示した入力回路の変形例について説明するための図である。 図１１は、実施形態３による入力回路の構成例を示す図である。 図１２は、入力回路の比較例２について説明するための図である。 図１３は、実施形態４による入力回路の構成例を示す図である。 図１４は、実施形態５による入力回路の構成例を示す図である。 図１５は、フィードバック素子の変形例１を示す図である。 図１６は、フィードバック素子の変形例２を示す図である。
　以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を例として説明するが、本発明は別の分野においても応用が可能である。また、以下の説明では、説明の便宜上、符号の末尾（［０］や［１］など）を省略する場合がある。
　（実施形態１）
　スキャンパステスト方式に対応した入力回路は、ＳＲＡＭの書き込みデータ入力回路として利用可能である。図１は、ＳＲＡＭに搭載されたメモリセルＭＣおよび書き込み回路の構成例を示す。書き込み回路は、書き込みデータ入力回路１０，書き込み制御回路１１，プリチャージ回路１２などを含む。ここで、図２を参照して、ＳＲＡＭの書き込み動作について説明する。書き込み動作が開始されるまでの間、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルになっているので、メモリセルＭＣのアクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御回路１１の書き込み制御トランジスタＴＷＴ，ＴＷＢはオフ状態である。一方、プリチャージ制御信号ＰＣの信号レベルがローレベルになっているので、プリチャージトランジスタＴＰＴ，ＴＰＢはオン状態である。これにより、ビット線ＢＬ，ＮＢＬの電圧レベルはハイレベルに保持されている。書き込み動作が開始されると、プリチャージ制御信号ＰＣの信号レベルがローレベルからハイレベルへ変化して、プリチャージトランジスタＴＰＴ，ＴＰＢはオフ状態になる。また、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルからハイレベルへ変化して、アクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態になる。さらに、書き込みデータ入力回路１０は、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩに応じて、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルを変化させる。書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩと書き込みビット線ＷＢＬ，ＮＷＢＬとの真理値表は、図３のようになる。書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態であるので、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧変化がビット線ＢＬ，ＮＢＬにそれぞれ伝達される。また、アクセストランジスタＴＡＴ，ＴＡＢがオン状態であるので、ビット線ＢＬ，ＮＢＬの電圧変動に応じてメモリセルＭＣにビットデータ（“１”または“０”）が書き込まれる。
　　《入力回路》
　図４は、実施形態１による入力回路の構成例を示す。図４に示した入力回路は、図１に示したＳＲＡＭの書き込みデータ入力回路１０として利用可能である。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路１０２と、ラッチ回路１０３とを備える。ここでは、書き込みビット線ＷＢＬ［０］，ＮＷＢＬ［０］に対応する入力回路を例に挙げて説明する。組み合わせ回路１０１は、書き込みデータ信号ＤＩ［０］および書き込みマスク信号ＮＢＥ［０］（第１および第２の入力信号）に応じて、内部データ信号ＩＤ，ＮＩＤ（第１および第２の内部信号）を生成する。スキャンフリップフロップ回路１０２は、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤを選択的に取り込んで保持する。また、スキャンフリップフロップ回路１０２は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。ラッチ回路１０３は、内部データ信号ＮＩＤを取り込んで保持する。また、ラッチ回路１０３は、取り込んで保持した内部データ信号ＮＩＤに基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）を生成する。なお、書き込みビット線ＷＢＬ［１］，ＮＷＢＬ［１］に対応する入力回路についても同様である。
　　《組み合わせ回路》
　組み合わせ回路１０１は、インバータ１１１と、ＮＯＲ回路１１２，１１３とを含んでいても良い。インバータ１１１は、書き込みデータ信号ＤＩ［０］を反転させる。ＮＯＲ回路１１２は、インバータ１１１の出力信号（すなわち、書き込みデータ信号ＤＩ［０］の反転信号）と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部信号ＩＤとして出力する。ＮＯＲ回路１１３は、書き込みデータ信号ＤＩ［０］と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部データ信号ＮＩＤとして出力する。このように、内部データ信号ＮＩＤ［０］は、内部データ信号ＩＤ［０］の反転信号に相当する。
　　《スキャンフリップフロップ回路》
　スキャンフリップフロップ回路１０２は、入力切替部１２１，１２２と、マスターラッチＭＬと、パストランジスタ１２３と、スレーブラッチＳＬと、インバータ１２４とを含んでいても良い。入力切替部１２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部１２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＩＤを取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部１２１，１２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤの一方を保持する。マスターラッチＭＬに保持された信号は、書き込みビット線ＮＷＢＬ［０］に供給される。パストランジスタ１２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ１２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ１２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として後段のスキャンフリップフロップ回路１０２（書き込みビット線ＮＷＢＬ［１］に対応するスキャンフリップフロップ回路１０２）に供給される。また、後段のスキャンフリップフロップ回路１０２のスキャンアウト信号ＳＯ［１］も、スキャンイン信号としてさらに後段のスキャンフリップフロップ回路に供給される。
　　　《ラッチ回路》
　ラッチ回路１０３は、入力切替部１３１と、ラッチ１３２とを含んでいても良い。入力切替部１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＮＩＤを取り込むか否かを切り替える。ラッチ１３２は、入力切替部１３１によって取り込まれた内部データ信号ＮＩＤを保持する。ラッチ１３２によって保持された信号は、書き込みビット線ＷＢＬ［０］に供給される。
　　〔動作〕
　次に、図５を参照して、図４に示した入力回路による動作について説明する。
　書き込みサイクル期間（書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノード（入力切替部１２１，１２２の出力端子に接続された内部ノード）が内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。
　次に、キャプチャーサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノードが内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
　次に、シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が非導通状態になるとともに、入力切替部１２１が導通状態となり、マスターラッチＭＬの内部ノードがスキャンイン信号ＳＩ［０］に応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２１が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
　なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路１００によって生成されても良い。クロック生成回路１００は、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫをそれぞれ反転させることによって反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫを生成する。また、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫは、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
　　〔比較例〕
　ここで、図６を参照して、入力回路の比較例１について説明する。図６に示した入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、書き込みビット線ＷＢＬ，ＮＷＢＬにそれぞれ対応する２個のスキャンフリップフロップ回路８０１，８０１と、組み合わせ回路８０２とを備える。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路８００によって生成される。図７は、図６に示した入力回路による動作を示している。図６に示した入力回路では、スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として供給され、スキャンアウト信号ＳＯ［１］は、スキャンイン信号ＳＩ［２］として供給され、スキャンアウト信号ＳＯ［２］は、スキャンイン信号ＳＩ［３］として供給される。また、スキャンアウト信号ＳＯ［３］も、スキャンイン信号として後段のスキャンフリップフロップ回路に供給される。
　図６に示した入力回路では、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩを観測できるようにするために、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩをそれぞれ取り込んで保持する２個のラッチ回路が２個のスキャンフリップフロップ回路８０１，８０１に置き換えられている。すなわち、書き込みビット線毎に（すなわち、出力信号線毎に）スキャンフリップフロップ回路８０１が設けられている。
　一方、図４に示した入力回路では、スキャンフリップフロップ回路１０２およびラッチ回路１０３の前段に組み合わせ回路１０１を設け、組み合わせ回路１０１によって生成された内部データ信号ＩＤ，ＮＩＤのうち一方（ここでは、内部データ信号ＩＤ）がスキャンフリップフロップ回路１０２に供給される。これにより、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できる。
　以上のように、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図４に示した入力回路において利用されるクロックの数（種類）は、図６に示した入力回路と同数であっても良いので、配線チャネルのオーバーヘッドを抑制できる。
　（実施形態２）
　図８は、実施形態２による入力回路の構成例を示す。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路２０２とを備える。スキャンフリップフロップ回路２０２は、マスターラッチ回路２０３と、スレーブラッチ回路２０４とを含む。マスターラッチ回路２０３は、スキャンイン信号ＳＩ［０］および組み合わせ回路１０１によって生成された内部データ信号ＩＤを選択的に取り込んで保持する。また、マスターラッチ回路２０３は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）および中間信号ＳＭ［０］を生成する。スレーブラッチ回路２０４は、中間信号ＳＭ［０］および組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを選択的に取り込んで保持する。また、スレーブラッチ回路２０４は、取り込んで保持した信号に基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
　マスターラッチ回路２０３は、図４に示した入力切替部１２１，１２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部１２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部データ信号ＩＤを取り込むか否かを切り替える。スレーブラッチ回路２０４は、図１に示したパストランジスタ１２３，スレーブラッチＳＬ，およびインバータ１２４と、入力切替部２１１とを含んでいても良い。入力切替部２１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを取り込むか否かを切り替える。このように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されている。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路２００によって生成されても良い。また、データラッチクロックＤＣＫ０，ＤＣＫ１は、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
　図９は、図８に示した入力回路による動作を示している。データラッチクロックＤＣＫ０は、図４および図５に示したデータラッチクロックＤＣＫに相当する。データラッチクロックＤＣＫ０の信号レベルは、シフトサイクル期間を除く期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ０の信号レベルはハイレベルである。一方、データラッチクロックＤＣＫ１の信号レベルは、キャプチャーサイクル期間およびシフトサイクル期間を除く期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの両方の信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。キャプチャーサイクル期間およびシフトサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの少なくとも一方の信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ１の信号レベルはハイレベルである。このように、データラッチクロックＤＣＫ０，ＤＣＫ１を制御することにより、図４に示した入力回路を同様の動作を実現できる。
　以上のように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されているので、図４に示した入力回路よりも回路規模および消費電力を低減できる。
　（実施形態２の変形例）
　図１０のように、マスターラッチ回路２０３およびスレーブラッチ回路２０４は、それぞれ、入力切替部１２２，２１１に代えて入力切替部１２２ａ，２１１ａを含んでいても良い。入力切替部１２２ａは、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応じて導通／非導通を切り替えるパストランジスタによって構成され、入力切替部２１１ａは、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応じて導通／非導通を切り替えるパストランジスタによって構成される。この場合、組み合わせ回路１０１は、ＮＯＲ回路１１２，１１３に代えて、ＮＡＮＤ回路１１２ａ，１１３ａを含んでいても良い。このように構成することにより、書き込みデータのセットアップ時間（書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩが入力されてから書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルが確定するまでに要する時間）を短縮できる。なお、図４に示した入力切替部１２２，１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応じて導通／非導通を切り替えるパストランジスタによって構成されても良い。
　また、図４において、組み合わせ回路１０１は、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールの外部に設けられても良い。これと同様に、図８において、組み合わせ回路１０１は、スキャンフリップフロップ回路２０２を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路２０２を含むモジュールの外部に設けられても良い。
　また、図８に示したスレーブラッチ回路２０４において、パストランジスタ１２３とスレーブラッチＳＬの内部ノードｎ２との間に１個または複数個のバッファが設けられても良い。このように構成することにより、スレーブラッチＳＬのホールドエラーに対するマージンを確保できる。
　（実施形態３）
　図１１は、実施形態３による入力回路の構成例を示す。図１１に示した入力回路は、ＳＲＡＭのアドレス入力回路として利用可能である。この入力回路は、プリデコーダ３０１（組み合わせ回路）と、スキャンフリップフロップ回路３０２と、ラッチ回路３０３，３０４，３０５とを備える。プリデコーダ３０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］（第１および第２の入力信号）に応じて、内部デコード信号ＩＤＥＣ［０］～ＩＤＥＣ［３］（第１～第４の内部信号）を生成する。スキャンフリップフロップ回路３０２は、スキャンイン信号ＳＩおよび内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持する。また、スキャンフリップフロップ回路３０２は、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）およびスキャンアウト信号ＳＯを生成する。ラッチ回路３０３～３０５は、それぞれ、内部デコード信号ＩＤＥＣ［１］～ＩＤＥＣ［３］を取り込んで保持する。また、ラッチ回路３０３～３０５は、それぞれ、取り込んで保持した内部デコード信号ＩＤＥＣ［１］～ＩＤＥＣ［３］に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］～ＮＰＤＥＣ［３］（第２～第４の出力信号）を生成する。
　　　《プリデコーダ》
　プリデコーダ３０１は、インバータ３１１，３１２と、ＮＡＮＤ回路３１３，３１４，３１５，３１６とを含んでいても良い。インバータ３１１は、入力アドレス信号ＡＤ［１］を反転させる。インバータ３１２は、入力アドレス信号ＡＤ［０］を反転させる。ＮＡＮＤ回路３１３は、インバータ３１１，３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］，ＡＤ［１］の反転信号）の否論理積を内部デコード信号ＩＤＥＣ［０］として出力する。ＮＡＮＤ回路３１４は、インバータ３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］の反転信号）と入力アドレス信号ＡＤ［１］との否論理積を内部デコード信号ＩＤＥＣ［１］として出力する。ＮＡＮＤ回路３１５は、入力アドレス信号ＡＤ［０］とインバータ３１１の出力信号（すなわち、入力アドレス信号ＡＤ［１］の反転信号）との否論理積を内部デコード信号ＩＤＥＣ［２］として出力する。ＮＡＮＤ回路３１６は、入力アドレス信号ＡＤ［０］，ＡＤ［１］の否論理積を内部デコード信号ＩＤＥＣ［３］として出力する。
　　　《スキャンフリップフロップ回路》
　スキャンフリップフロップ回路３０２は、入力切替部３２１，３２２と、マスターラッチＭＬと、パストランジスタ３２３と、スレーブラッチＳＬと、インバータ３２４とを含んでいても良い。入力切替部３２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部３２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部３２１，３２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［０］としてプリデコードアドレス信号線に供給される。パストランジスタ３２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ３２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ３２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路３００によって生成されても良い。
　　　《ラッチ回路》
　ラッチ回路３０３は、入力切替部３３１と、ラッチ３３２とを含んでいても良い。入力切替部３３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。ラッチ３３２は、入力切替部３３１によって取り込まれた内部デコード信号ＩＤＥＣ［１］を保持する。ラッチ３３２によって保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［１］としてプリデコードアドレス信号線に供給される。ラッチ回路３０４，３０５の構成についても同様である。
　　〔比較例〕
　ここで、図１２を参照して、入力回路の比較例２について説明する。図１２に示した入力回路は、入力アドレス信号ＡＤ［０］，ＡＤ［１］にそれぞれ対応して設けられた２個のスキャンフリップフロップ回路９０１，９０１と、プリデコーダ９０２とを備える。プリデコーダ９０２は、スキャンフリップフロップ回路９０１，９０１によって生成された内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］，ＮＩＡＤ［０］，ＮＩＡＤ［１］に応じて、プリデコードアドレス信号ＮＰＤＥＣ［０］～ＮＰＤＥＣ［３］を生成する。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路９００によって生成される。
　図１１に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１１に示した入力回路では、プリデコーダ３０１に含まれるインバータ３１１，３１２およびＮＡＮＤ回路３１３～３１６をスキャンフリップフロップ回路３０２およびラッチ回路３０３～３０５の入力バッファとして利用できるので、入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］～ＮＰＤＥＣ［３］が出力されるまでの信号経路におけるゲート段数を図１２に示した入力回路（入力回路の比較例２）よりも削減できる。これにより、アドレスのセットアップ時間（入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］～ＮＰＤＥＣ［３］が出力されるまでに要する時間）を短縮できる。
　以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、アドレスのセットアップ時間を短縮できるので、入力回路の動作の高速化を実現できる。
　（実施形態４）
　図１３は、実施形態４による入力回路の構成例を示す。この入力回路は、プリデコーダ３０１と、フリップフロップ４０２－１，４０２－２とを備える。フリップフロップ４０２－１，４０２－２は、それぞれ、マスターラッチ回路４０３－１，４０３－２と、スレーブラッチ回路４０４－１，４０４－２とを含む。
　マスターラッチ回路４０３－１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）および中間信号ＳＭ［０］（第１の中間信号）を生成する。スレーブラッチ回路４０４－１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および内部デコード信号ＩＤＥＣ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
　マスターラッチ回路４０３－２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および内部デコード信号ＩＤＥＣ［２］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［２］（第３の出力信号）および中間信号ＳＭ［１］（第２の中間信号）を生成する。スレーブラッチ回路４０４－２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および内部デコード信号ＩＤＥＣ［３］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［３］（第４の出力信号）およびスキャンアウト信号ＳＯ［１］を生成する。
　マスターラッチ回路４０３－１は、図１１に示した入力切替部３２１，３２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部３２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。スレーブラッチ回路４０４－１は、図１１に示したパストランジスタ３２３，スレーブラッチＳＬ，およびインバータ３２４と、入力切替部４１１とを含んでいても良い。入力切替部４１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、プリデコーダ３０１によって生成された内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。このように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２－１に含まれるスレーブラッチ回路４０４－１が図１１に示したラッチ回路３０３として利用されている。スキャンフリップフロップ回路４０２－２についても同様である。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路４００によって生成されても良い。
　以上のように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２－１，４０２－２のスレーブラッチ回路４０４－１，４０４－２が図１１に示したラッチ回路３０３，３０５として利用されているので、図１１に示した入力回路よりも回路規模および消費電力を低減できる。
　（実施形態５）
　図１４は、実施形態５による入力回路の構成例を示す。この入力回路は、入力処理回路５０１と、スキャンフリップフロップ回路５０２－１，５０２－２と、プリデコーダ５０５とを備える。スキャンフリップフロップ回路５０２－１，５０２－２は、それぞれ、マスターラッチ回路５０３－１，５０３－２と、スレーブラッチ回路５０４－１，５０４－２とを含む。
　入力処理回路５０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］に応じて反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］をそれぞれ生成し、入力アドレス信号ＡＤ［０］，ＡＤ［１］および反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］を供給する。
　マスターラッチ回路５０３－１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［０］および中間信号ＳＭ［０］を生成する。スレーブラッチ回路５０４－１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および入力アドレス信号ＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［０］およびスキャンアウト信号ＳＯ［０］を生成する。内部アドレス信号ＮＩＡＤ［０］は、内部アドレス信号ＩＡＤ［０］の反転信号に相当する。
　マスターラッチ回路５０３－２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および反転入力アドレス信号ＮＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［１］および中間信号ＳＭ［１］を生成する。スレーブラッチ回路５０４－２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および入力アドレス信号ＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［１］およびスキャンアウト信号ＳＯ［１］を生成する。内部アドレス信号ＮＩＡＤ［１］は、内部アドレス信号ＩＡＤ［１］の反転信号に相当する。
　マスターラッチ回路５０３－１は、入力切替部５２１，５２２と、マスターラッチＭＬとを含んでいても良い。入力切替部５２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部５２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、反転入力アドレス信号ＮＡＤ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部５２１，５２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、内部アドレス信号ＮＩＡＤ［０］として供給される。スレーブラッチ回路５０４－１は、パストランジスタ５２３と、スレーブラッチＳＬと、インバータ５２４と、入力切替部５２５とを含んでいても良い。パストランジスタ５２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。入力切替部５２５は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、入力アドレス信号ＡＤ［０］を取り込むか否かを切り替える。スレーブラッチＳＬは、パストランジスタ５２３および入力切替部５２５による取り込み動作に応じて、マスターラッチＭＬの出力信号および入力アドレス信号ＡＤ［０］の一方を保持する。インバータ５２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スレーブラッチＳＬに保持された信号は、内部アドレス信号ＩＡＤ［０］として供給される。スキャンフリップフロップ回路５０２－２についても同様である。
　図１４に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１２に示した入力回路では、スキャンフリップフロップ回路９０１の出力端子（内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷が大きく、内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］の変化速度が遅い場合、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度も遅くなってしまう。一方、図１４に示した入力回路では、スキャンフリップフロップ回路５０２－１から出力される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］は、スキャンフリップフロップ回路５０２－１の出力端子（内部アドレス信号ＮＡＩＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷の影響を受けないので、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
　以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
　（その他の実施形態）
　以上の説明において、マスターラッチＭＬを構成するフィードバック素子ＩＮＶを図１５や図１６に示した回路に置き換えても良い。図１５や図１６に示した回路をフィードバック素子ＩＮＶとして利用することにより、データ衝突を抑制できるので、消費電力を低減できるとともに動作の安定性を向上できる。
　以上説明したように、上述の入力回路は、故障検出率の低下を抑制しつつ回路規模および消費電力を低減できるので、スキャンパステスト方式が適用された半導体集積回路（例えば、ＳＲＡＭなど）に有用である。
１０１　　組み合わせ回路
１０２，３０２　　スキャンフリップフロップ回路
１０３，３０３，３０４，３０５　　ラッチ回路
２０２，４０２－１，４０２－２　　スキャンフリップフロップ回路
２０３，４０３－１，４０３－２　　マスターラッチ回路
２０４，４０４－１，４０４－２　　スレーブラッチ回路
３０１　　プリデコーダ（組み合わせ回路）
５０１　　入力処理回路
５０２－１，５０２－２　　スキャンフリップフロップ回路
５０３－１，５０３－２　　マスターラッチ回路
５０４－１，５０４－２　　スレーブラッチ回路
５０５　　プリデコーダ（組み合わせ回路）

Claims (12)

  1. 　第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
    　スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、
    　前記第１のマスターラッチ回路によって生成された第１の中間信号および前記組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える
    ことを特徴とする入力回路。
  2. 　請求項１において、
    　第２のマスターラッチ回路と、
    　第２のスレーブラッチ回路とをさらに備え、
    　前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
    　前記第２のマスターラッチ回路は、前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、
    　前記第２のスレーブラッチ回路は、前記第２のマスターラッチ回路によって生成された第２の中間信号および前記組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成する
    ことを特徴とする入力回路。
  3. 　第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
    　スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、
    　前記組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える
    ことを特徴とする入力回路。
  4. 　請求項３において、
    　第２および第３のラッチ回路をさらに備え、
    　前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
    　前記第２のラッチ回路は、前記組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、
    　前記第３のラッチ回路は、前記組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成する
    ことを特徴とする入力回路。
  5. 請求項１または３において、
    　前記第１の入力信号は、書き込みデータ信号および書き込みデータマスク信号の一方に相当し、
    　前記第２の入力信号は、前記書き込みデータ信号および前記書き込みデータマスク信号の他方に相当する
    ことを特徴とする入力回路。
  6. 　請求項２または４において、
    　前記第１および第２の入力信号は、アドレス信号に相当する
    ことを特徴とする入力回路。
  7. 　請求項１において、
    　前記第１のマスターラッチ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
    　前記第１のスレーブラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
    　前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
    ことを特徴とする入力回路。
  8. 　請求項３において、
    　前記スキャンフリップフロップ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
    　前記第１のラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
    　前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
    ことを特徴とする入力回路。
  9. 　請求項１または３において、
    　前記第２の内部信号は、前記第１の内部信号の反転信号に相当する
    ことを特徴とする入力回路。
  10. 　第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、
    　スキャンイン信号および前記入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、
    　前記第１のマスターラッチ回路によって生成された第１の中間信号および前記第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、
    　前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、
    　前記第２のマスターラッチ回路によって生成された第２の中間信号および前記第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、
    　前記第１～第４の内部信号に応じて第１～第４の出力信号を生成する組み合わせ回路とを備える
    ことを特徴とする入力回路。
  11. 　請求項１０において、
    　前記第１および第２の入力信号は、入力アドレス信号に相当し、
    　前記第３の入力信号は、前記第１の入力信号の反転信号に相当し、
    　前記第４の入力信号は、前記第２の入力信号の反転信号に相当する
    ことを特徴とする入力回路。
  12. 　請求項１０または１１において、
    　前記第１の内部信号は、前記第２の内部信号の反転信号に相当し、
    　前記第３の内部信号は、前記第４の内部信号の反転信号に相当する
    ことを特徴とする入力回路。
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