JP3092469B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP3092469B2 JP3092469B2 JP07069270A JP6927095A JP3092469B2 JP 3092469 B2 JP3092469 B2 JP 3092469B2 JP 07069270 A JP07069270 A JP 07069270A JP 6927095 A JP6927095 A JP 6927095A JP 3092469 B2 JP3092469 B2 JP 3092469B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- flip
- input
- flop
- hard macro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）等のハ
ードマクロブロックを内部に有し、該ハードマクロブロ
ックの周囲に、スキャンパステスト用のスキャンチェー
ンの一部を構成するテスト用記憶素子（例えばフリップ
フロップ）が設けられた集積回路において、少ない数の
テスト用フリップフロップで、ハードマクロブロック周
辺の故障検出率を確保することが可能な集積回路に関す
るものである。
リ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）等のハ
ードマクロブロックを内部に有し、該ハードマクロブロ
ックの周囲に、スキャンパステスト用のスキャンチェー
ンの一部を構成するテスト用記憶素子（例えばフリップ
フロップ）が設けられた集積回路において、少ない数の
テスト用フリップフロップで、ハードマクロブロック周
辺の故障検出率を確保することが可能な集積回路に関す
るものである。
【０００２】
【従来の技術】図１に示す如く、ＲＡＭやＲＯＭ等のメ
モリ１０を組合せ論理回路１２、１４と混在させて内部
に含む集積回路、例えば大規模集積回路ＬＳＩにおいて
は、メモリ１０の内部状態が、その前段に存在する組合
せ論理回路１２の出力に依存して変化する論理となって
おり、該組合せ論理回路１２、１４の入側のフリップフ
ロップ１６や出側のフリップフロップ１８により、スキ
ャンパステスト用のスキャンチェーンを構成しただけで
は、故障検出率を考慮したテストパターン生成時に、メ
モリ１０の入力部において観測性が落ち、又、出力部に
おいて制御性が落ちるため、メモリ周辺の組合せ論理回
路１２、１４で故障検出率が向上できないという問題点
を有していた。
モリ１０を組合せ論理回路１２、１４と混在させて内部
に含む集積回路、例えば大規模集積回路ＬＳＩにおいて
は、メモリ１０の内部状態が、その前段に存在する組合
せ論理回路１２の出力に依存して変化する論理となって
おり、該組合せ論理回路１２、１４の入側のフリップフ
ロップ１６や出側のフリップフロップ１８により、スキ
ャンパステスト用のスキャンチェーンを構成しただけで
は、故障検出率を考慮したテストパターン生成時に、メ
モリ１０の入力部において観測性が落ち、又、出力部に
おいて制御性が落ちるため、メモリ周辺の組合せ論理回
路１２、１４で故障検出率が向上できないという問題点
を有していた。
【０００３】このような問題点を解決するべく、特公昭
６４−３７４４では、図２に示す如く、メモリ１０等の
記憶ブロックの周囲に、ピン単位で、プライマリ入出力
部（Ｉ／Ｏ）から書き込み、読み出し可能なフリップフ
ロップ２０−１、２、３・・・、２２−１、２、３・・
・を配置し、入側のフリップフロップ２０−１、２、３
・・・により読み出し用のスキャンチェーンを構成し、
出側のフリップフロップ２２−１、２、３・・・により
書き込み用のスキャンチェーンを構成して、メモリ周辺
の制御性、観測性を確保し、故障検出率を高めることが
提案されている。
６４−３７４４では、図２に示す如く、メモリ１０等の
記憶ブロックの周囲に、ピン単位で、プライマリ入出力
部（Ｉ／Ｏ）から書き込み、読み出し可能なフリップフ
ロップ２０−１、２、３・・・、２２−１、２、３・・
・を配置し、入側のフリップフロップ２０−１、２、３
・・・により読み出し用のスキャンチェーンを構成し、
出側のフリップフロップ２２−１、２、３・・・により
書き込み用のスキャンチェーンを構成して、メモリ周辺
の制御性、観測性を確保し、故障検出率を高めることが
提案されている。
【０００４】図２において、前記入側のフリップフロッ
プ２０−１、２、３・・・としては、図３に示す如く、
セレクト入力ＴＥが例えば“０”のときに、入側の組合
せ論理回路１２からのデータ入力ＤＩが入力のフリップ
フロップとなり、セレクト入力ＴＥが“１”のときは、
スキャンチェーン上流側のフリップフロップからのテス
ト入力ＴＩが入力のフリップフロップとして作動するテ
スト用フリップフロップが用いられている。
プ２０−１、２、３・・・としては、図３に示す如く、
セレクト入力ＴＥが例えば“０”のときに、入側の組合
せ論理回路１２からのデータ入力ＤＩが入力のフリップ
フロップとなり、セレクト入力ＴＥが“１”のときは、
スキャンチェーン上流側のフリップフロップからのテス
ト入力ＴＩが入力のフリップフロップとして作動するテ
スト用フリップフロップが用いられている。
【０００５】又、前記出側のフリップフロップ２２−
１、２、３・・・としては、通常のフリップフロップが
用いられ、その出力が、マルチプレクサＭＵＸを介して
メモリ１０の出力と合成された後、出側の組合せ論理回
路１４に入力されるようになっている。
１、２、３・・・としては、通常のフリップフロップが
用いられ、その出力が、マルチプレクサＭＵＸを介して
メモリ１０の出力と合成された後、出側の組合せ論理回
路１４に入力されるようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来
は、メモリ１０のピン毎に１つのフリップフロップを配
置していたため、ＬＳＩに搭載されるメモリの数（ピン
数）が多いと、ピン数分のフリップロフップが必要とな
り、その面積が無視できないものとなる。又、スキャン
パステストのためのテストパターンを生成する際に、
（追加したフリップフロップの数）×（スキャン動作
分）だけパターン長が増大し、テスト時間が長くなっ
て、コストに影響を及ぼす等の問題点を有していた。
は、メモリ１０のピン毎に１つのフリップフロップを配
置していたため、ＬＳＩに搭載されるメモリの数（ピン
数）が多いと、ピン数分のフリップロフップが必要とな
り、その面積が無視できないものとなる。又、スキャン
パステストのためのテストパターンを生成する際に、
（追加したフリップフロップの数）×（スキャン動作
分）だけパターン長が増大し、テスト時間が長くなっ
て、コストに影響を及ぼす等の問題点を有していた。
【０００７】本発明は、前記従来の問題点を解消するべ
くなされたもので、ハードマクロブロック周辺の故障検
出率を確保しつつ、テスト用フリップフロップの数を減
らすことができ、従って、その必要面積やスキャン動作
のパターン長の増加を抑えることが可能な集積回路を提
供することを目的とする。
くなされたもので、ハードマクロブロック周辺の故障検
出率を確保しつつ、テスト用フリップフロップの数を減
らすことができ、従って、その必要面積やスキャン動作
のパターン長の増加を抑えることが可能な集積回路を提
供することを目的とする。
【０００８】
【問題点を解決するための手段】本発明は、ハードマク
ロブロックを内部に有し、該ハードマクロブロックの周
囲に、スキャンパステスト用のスキャンチェーンの一部
を構成するテスト用記憶素子が設けられた集積回路にお
いて、前記テスト用記憶素子の少なくとも一部を、ハー
ドマクロブロックのピン２つ毎に１つにまとめて設ける
と共に、前記ハードマクロブロックの入出力データの同
じビットに対応する入力データピンと出力データピンの
対に対して、１つのテスト用記憶素子を設けることによ
り、前記目的を達成したものである。
ロブロックを内部に有し、該ハードマクロブロックの周
囲に、スキャンパステスト用のスキャンチェーンの一部
を構成するテスト用記憶素子が設けられた集積回路にお
いて、前記テスト用記憶素子の少なくとも一部を、ハー
ドマクロブロックのピン２つ毎に１つにまとめて設ける
と共に、前記ハードマクロブロックの入出力データの同
じビットに対応する入力データピンと出力データピンの
対に対して、１つのテスト用記憶素子を設けることによ
り、前記目的を達成したものである。
【０００９】
【００１０】又、前記ハードマクロブロックの２つの制
御用入力を、排他的論理和ゲートにより１つにまとめ、
２つの制御用入力ピンに対して、１つのテスト用記憶素
子を設けたものである。
御用入力を、排他的論理和ゲートにより１つにまとめ、
２つの制御用入力ピンに対して、１つのテスト用記憶素
子を設けたものである。
【００１１】
【作用】本発明においては、ハードマクロブロックの周
囲に設けられるテスト用記憶素子（例えばフリップフロ
ップ）の少なくとも一部を、ハードマクロブロックのピ
ン２つ毎に１つにまとめている。従って、テスト用フリ
ップフロップの数を減らすことができ、そのための面積
増加や、スキャン動作のパターン長の増加を抑えること
が可能となる。
囲に設けられるテスト用記憶素子（例えばフリップフロ
ップ）の少なくとも一部を、ハードマクロブロックのピ
ン２つ毎に１つにまとめている。従って、テスト用フリ
ップフロップの数を減らすことができ、そのための面積
増加や、スキャン動作のパターン長の増加を抑えること
が可能となる。
【００１２】更に、前記ハードマクロブロックの入出力
データの同じビットに対応する入力データピンと出力デ
ータピンの対に対して、１つのテスト用フリップロフッ
プを設けているので、ハードマクロブロックのデータ入
出力の観測性に悪影響を与えることなく、テスト用フリ
ップフロップの数を減らすことができる。
データの同じビットに対応する入力データピンと出力デ
ータピンの対に対して、１つのテスト用フリップロフッ
プを設けているので、ハードマクロブロックのデータ入
出力の観測性に悪影響を与えることなく、テスト用フリ
ップフロップの数を減らすことができる。
【００１３】又、前記ハードマクロブロックの２つの制
御用入力を、排他的論理和ゲートにより１つにまとめ、
２つの制御用入力ピンに対して、１つのテスト用フリッ
プフロップを設けるようにした場合には、２つの制御用
入力のいずれか一方が反転した場合に、その影響を、必
ずテスト用フリップフロップの入力に反映させることが
できる。従って、観測性は、１ピンずつフリップフロッ
プを設ける場合に比べて、遜色はない。
御用入力を、排他的論理和ゲートにより１つにまとめ、
２つの制御用入力ピンに対して、１つのテスト用フリッ
プフロップを設けるようにした場合には、２つの制御用
入力のいずれか一方が反転した場合に、その影響を、必
ずテスト用フリップフロップの入力に反映させることが
できる。従って、観測性は、１ピンずつフリップフロッ
プを設ける場合に比べて、遜色はない。
【００１４】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１５】本実施例における、メモリのデータ用に好
適な、入出力データピン周辺のテスト用フリップフロッ
プの配置状況を図４に示す。
適な、入出力データピン周辺のテスト用フリップフロッ
プの配置状況を図４に示す。
【００１６】図４においては、メモリ１０の入出力デー
タの同じビット（図４では“０”）に対応する入力デー
タピンＤＩ（０）と出力データピンＤＯ（０）の対に対
して、テスト用フリップフロップ３０が設けられてい
る。
タの同じビット（図４では“０”）に対応する入力デー
タピンＤＩ（０）と出力データピンＤＯ（０）の対に対
して、テスト用フリップフロップ３０が設けられてい
る。
【００１７】前記テスト用フリップフロップ３０は、図
５に例示する如く、通常のフリップフロップＦ／Ｆの入
側に、マルチプレクサＭＵＸを設けて、セレクト入力Ｔ
Ｅにより、データ入力ＤＩとテスト入力ＴＩのいずれか
一方をフリップフロップＦ／Ｆに入力可能としたもので
ある。このテスト用フリップフロップ３０が、入出力デ
ータの対応するビット毎に並設されている。
５に例示する如く、通常のフリップフロップＦ／Ｆの入
側に、マルチプレクサＭＵＸを設けて、セレクト入力Ｔ
Ｅにより、データ入力ＤＩとテスト入力ＴＩのいずれか
一方をフリップフロップＦ／Ｆに入力可能としたもので
ある。このテスト用フリップフロップ３０が、入出力デ
ータの対応するビット毎に並設されている。
【００１８】具体的には、入力データピンＤＩ（０）に
対する入力の一部が分岐されてテスト用フリップフロッ
プ３０−１のデータ入力ＤＩに入力され、テスト用フリ
ップフロップ３０−１の出力Ｑが、マルチプレクサＭＵ
Ｘを介して出力データピンＤＯ（０）の出力と合成され
ると共に、スキャンチェーンを構成する次のテスト用フ
リップフロップのテスト入力ＴＩへ入力される。又、テ
スト用フリップフロップ３０−１のテスト入力ＴＩに
は、スキャンチェーンの前段のテスト用フリップフロッ
プの出力Ｑが入力される。
対する入力の一部が分岐されてテスト用フリップフロッ
プ３０−１のデータ入力ＤＩに入力され、テスト用フリ
ップフロップ３０−１の出力Ｑが、マルチプレクサＭＵ
Ｘを介して出力データピンＤＯ（０）の出力と合成され
ると共に、スキャンチェーンを構成する次のテスト用フ
リップフロップのテスト入力ＴＩへ入力される。又、テ
スト用フリップフロップ３０−１のテスト入力ＴＩに
は、スキャンチェーンの前段のテスト用フリップフロッ
プの出力Ｑが入力される。
【００１９】図４の実施例に対応する従来の構成を図６
に示す。図６から明らかな如く、従来は、入力データピ
ンＤＩ（０）と出力データピンＤＯ（０）のそれぞれに
テスト用のフリップフロップ２０−１、２２−１が設け
られていたため、テスト用フリップフロップの数が、本
実施例の２倍必要である。
に示す。図６から明らかな如く、従来は、入力データピ
ンＤＩ（０）と出力データピンＤＯ（０）のそれぞれに
テスト用のフリップフロップ２０−１、２２−１が設け
られていたため、テスト用フリップフロップの数が、本
実施例の２倍必要である。
【００２０】次に、本実施例における、メモリのアドレ
スやリード／ライト信号、チップセレクト信号等に好適
な、制御入力用のテスト用フリップフロップの配置状況
を図７に示す。
スやリード／ライト信号、チップセレクト信号等に好適
な、制御入力用のテスト用フリップフロップの配置状況
を図７に示す。
【００２１】図７においては、メモリ１０の２つの制御
用入力、図７ではアドレスＡＤＤ（０）、ＡＤＤ
（１）；ＡＤＤ（２）、ＡＤＤ（３）を、それぞれエク
スクルーシブオアゲートＥＯＲにより１つにまとめた
後、それぞれ１つのテスト用フリップフロップ４０−
１、４０−２・・・に入力するようにしたものである。
用入力、図７ではアドレスＡＤＤ（０）、ＡＤＤ
（１）；ＡＤＤ（２）、ＡＤＤ（３）を、それぞれエク
スクルーシブオアゲートＥＯＲにより１つにまとめた
後、それぞれ１つのテスト用フリップフロップ４０−
１、４０−２・・・に入力するようにしたものである。
【００２２】ここで、エクスクルーシブオアゲートＥＯ
Ｒを用いているのは、図８に示す如く、入力Ａ１、Ａ２
が同時に変化しない限り、その出力Ｂ１が、入力Ａ１、
Ａ２の変化状態に応じて必ず変化し、入力Ａ１、Ａ２の
いずれか１つが反転した場合、その影響が必ず出力Ｂ１
に反映されるからである。従って、観測性は、１ピンず
つフリップフロップを設けた場合に比べて、遜色はな
い。なお、排他的論理和ゲートとして、エクスクルーシ
ブオアゲートの代わりに、その反転結果を出力するエク
スクルーシブノアゲートを用いることも可能である。
Ｒを用いているのは、図８に示す如く、入力Ａ１、Ａ２
が同時に変化しない限り、その出力Ｂ１が、入力Ａ１、
Ａ２の変化状態に応じて必ず変化し、入力Ａ１、Ａ２の
いずれか１つが反転した場合、その影響が必ず出力Ｂ１
に反映されるからである。従って、観測性は、１ピンず
つフリップフロップを設けた場合に比べて、遜色はな
い。なお、排他的論理和ゲートとして、エクスクルーシ
ブオアゲートの代わりに、その反転結果を出力するエク
スクルーシブノアゲートを用いることも可能である。
【００２３】これに対して、入力Ａ１、Ａ２に対して、
出力Ｂ１が図９に示す如く変化するオアゲートでは、入
力Ａ１、Ａ２の一方が“１”、他方が“０”の状態で、
“０”であった入力が“１”に反転しても、出力Ｂ１に
反映されず、又、入力Ａ１、Ａ２がいずれも“１”であ
る場合には、いずれか一方が“０”になっても出力が反
転しない等、入力の１つが反転しても出力に反映されな
い組合せがあるので好ましくない。これは、アンドゲー
トでも同じである。
出力Ｂ１が図９に示す如く変化するオアゲートでは、入
力Ａ１、Ａ２の一方が“１”、他方が“０”の状態で、
“０”であった入力が“１”に反転しても、出力Ｂ１に
反映されず、又、入力Ａ１、Ａ２がいずれも“１”であ
る場合には、いずれか一方が“０”になっても出力が反
転しない等、入力の１つが反転しても出力に反映されな
い組合せがあるので好ましくない。これは、アンドゲー
トでも同じである。
【００２４】図７のように、２つの制御用入力を排他的
論理和ゲートにより１つにまとめることによって、観測
性を損うことなくテスト用フリップフロップの数を減ら
すことができる。
論理和ゲートにより１つにまとめることによって、観測
性を損うことなくテスト用フリップフロップの数を減ら
すことができる。
【００２５】これに対して、従来は、図１０に示す如
く、各アドレス入力ＡＤＤ（０）、ＡＤＤ（１）に対し
て、それぞれテスト用フリップフロップ２０−１、２０
−２・・・を設けていたため、多数のフリップフロップ
が必要となったものである。
く、各アドレス入力ＡＤＤ（０）、ＡＤＤ（１）に対し
て、それぞれテスト用フリップフロップ２０−１、２０
−２・・・を設けていたため、多数のフリップフロップ
が必要となったものである。
【００２６】
【発明の効果】以上説明した通り、本発明によれば、ハ
ードマクロブロック周辺の故障検出率を確保して、観測
性を損うことなく、テスト用フリップフロップの数を減
らすことができる。従って、テスト用フリップフロップ
の数の増加による面積の増加やスキャン動作のパターン
長の増加を抑えることができるという優れた効果を有す
る。
ードマクロブロック周辺の故障検出率を確保して、観測
性を損うことなく、テスト用フリップフロップの数を減
らすことができる。従って、テスト用フリップフロップ
の数の増加による面積の増加やスキャン動作のパターン
長の増加を抑えることができるという優れた効果を有す
る。
【図１】従来の集積回路の概念的な構成を示すブロック
線図
線図
【図２】メモリの入出力部にピン単位でフリップフロッ
プが設けられた従来のテスト回路の一例を示す回路図
プが設けられた従来のテスト回路の一例を示す回路図
【図３】図２の従来例で用いられている読み出し用フリ
ップフロップの構成の例を示すブロック線図
ップフロップの構成の例を示すブロック線図
【図４】本発明に係る集積回路のテスト回路の実施例に
おける、入力データピンと出力データピンの対に対して
設けられたテスト用フリップフロップを示す回路図
おける、入力データピンと出力データピンの対に対して
設けられたテスト用フリップフロップを示す回路図
【図５】図４の実施例で用いられているテスト用フリッ
プフロップの具体例を示す回路図
プフロップの具体例を示す回路図
【図６】図４に対応する従来例を示す回路図
【図７】本発明に係る集積回路用のテスト回路の実施例
における、制御用入力に対して設けられたテスト用フリ
ップフロップを示す回路図
における、制御用入力に対して設けられたテスト用フリ
ップフロップを示す回路図
【図８】図７の回路で排他的論理和ゲートを用いる理由
を説明するための線図
を説明するための線図
【図９】同じく排他的論理和ゲート以外のゲートが適さ
ない理由を説明するための線図
ない理由を説明するための線図
【図１０】図７に対応する従来例を示す回路図
１０…メモリ １２、１４…組合せ論理回路 ＤＩ（０）…入力データピン ＤＯ（０）…出力データピン ＭＵＸ…マルチプレクサ ３０、４０−１、４０−２・・・…テスト用フリップフ
ロップ Ｆ／Ｆ…フリップフロップ ＡＤＤ（０）、（１）、（２）、（３）…アドレス ＥＯＲ…エクスクルーシブオアゲート
ロップ Ｆ／Ｆ…フリップフロップ ＡＤＤ（０）、（１）、（２）、（３）…アドレス ＥＯＲ…エクスクルーシブオアゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/267 G11C 29/00
Claims (2)
- 【請求項１】ハードマクロブロックを内部に有し、該ハ
ードマクロブロックの周囲に、スキャンパステスト用の
スキャンチェーンの一部を構成するテスト用記憶素子が
設けられた集積回路において、 前記テスト用記憶素子の少なくとも一部を、ハードマク
ロブロックのピン２つ毎に１つにまとめて設けると共
に、 前記ハードマクロブロックの入出力データの同じビット
に対応する入力データピンと出力データピンの対に対し
て、１つのテスト用記憶素子を設け たことを特徴とする
集積回路。 - 【請求項２】請求項１において、前記ハードマクロブロ
ックの２つの制御用入力を、排他的論理和ゲートにより
１つにまとめ、２つの制御用入力ピンに対して、１つの
テスト用記憶素子を設けたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07069270A JP3092469B2 (ja) | 1995-03-28 | 1995-03-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07069270A JP3092469B2 (ja) | 1995-03-28 | 1995-03-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08262113A JPH08262113A (ja) | 1996-10-11 |
| JP3092469B2 true JP3092469B2 (ja) | 2000-09-25 |
Family
ID=13397825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07069270A Expired - Fee Related JP3092469B2 (ja) | 1995-03-28 | 1995-03-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092469B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153516A1 (ja) * | 2011-05-11 | 2012-11-15 | パナソニック株式会社 | 入力回路 |
-
1995
- 1995-03-28 JP JP07069270A patent/JP3092469B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08262113A (ja) | 1996-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5867507A (en) | Testable programmable gate array and associated LSSD/deterministic test methodology | |
| TW540152B (en) | Semiconductor integrated circuit and design method and manufacturing method of the same | |
| US5509019A (en) | Semiconductor integrated circuit device having test control circuit in input/output area | |
| US5369646A (en) | Semiconductor integrated circuit device having test circuit | |
| JP2974313B1 (ja) | Ｂｉｓｔ回路および半導体集積回路 | |
| JPH04232699A (ja) | 遅延試験能力を有する走査可能なレジスタ | |
| US6990076B1 (en) | Synchronous bi-directional data transfer having increased bandwidth and scan test features | |
| JP3092469B2 (ja) | 集積回路 | |
| US6675336B1 (en) | Distributed test architecture for multiport RAMs or other circuitry | |
| US6327683B1 (en) | Device scan testing | |
| JP2778443B2 (ja) | スキャンパステスト回路の最適化方法 | |
| JPH0348600B2 (ja) | ||
| JP3465351B2 (ja) | スキャンパステスト用フリップフロップ回路 | |
| JP3788966B2 (ja) | 半導体記憶装置 | |
| KR100491052B1 (ko) | 시스템온칩 시험 회로 및 시험 방법 | |
| JP3709057B2 (ja) | 半導体装置 | |
| JPH08235898A (ja) | 半導体装置 | |
| US20240145020A1 (en) | Circuit for testing memories | |
| US7765448B2 (en) | Clock signal distributing circuit, information processing device and clock signal distributing method | |
| JPH0541098A (ja) | Ｒａｍ装置 | |
| EP0502210B1 (en) | Semiconductor integrated circuit device with testing-controlling circuit provided in input/output region | |
| Gericota et al. | Dynamic Replication: The Core of a Truly Non-Intrusive SRAM-based FPGA Structural Concurrent Test Methodology | |
| JPS63257242A (ja) | 論理回路付半導体記憶装置 | |
| JP2000147066A (ja) | 半導体集積回路装置 | |
| JPS6292519A (ja) | テスト回路を備えたプログラマブル・ロジツク・デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080728 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |