JP2974313B1 - Ｂｉｓｔ回路および半導体集積回路 - Google Patents
Ｂｉｓｔ回路および半導体集積回路Info
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- JP2974313B1 JP2974313B1 JP10294498A JP29449898A JP2974313B1 JP 2974313 B1 JP2974313 B1 JP 2974313B1 JP 10294498 A JP10294498 A JP 10294498A JP 29449898 A JP29449898 A JP 29449898A JP 2974313 B1 JP2974313 B1 JP 2974313B1
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Abstract
【要約】
【課題】 ＢＩＳＴ回路の配線領域の占有面積を削減す
る。 【解決手段】 ＢＩＳＴ回路をＢＩＳＴサブ回路１と、
メモリ２Ａ，２Ｂ，２Ｃごとのデータ入力回路４および
データ出力回路５とに分割する。データ入力回路４は、
ＢＩＳＴサブ回路１からの代表１ビットデータ１３から
メモり２Ａ等の１語当りのビット数だけのテストビット
データ１６，１７を生成しメモり２Ａ等に書き込む。デ
ータ出力回路５は、メモリ２Ａ等から読み出したテスト
ビットデータ１８，１９と、代表１ビットデータ１４と
の異同を示す縮退１ビットデータ１５を生成する。ＢＩ
ＳＴサブ回路１は、縮退１ビットデータ１５とメモリ２
Ａ等から読み出した代表１ビットデータ１４とにより、
メモリ２Ａ等の正常、異常を判定する。なお、データ入
力回路４とデータ出力回路５は、メモリ２Ａ等に隣接配
置する。
る。 【解決手段】 ＢＩＳＴ回路をＢＩＳＴサブ回路１と、
メモリ２Ａ，２Ｂ，２Ｃごとのデータ入力回路４および
データ出力回路５とに分割する。データ入力回路４は、
ＢＩＳＴサブ回路１からの代表１ビットデータ１３から
メモり２Ａ等の１語当りのビット数だけのテストビット
データ１６，１７を生成しメモり２Ａ等に書き込む。デ
ータ出力回路５は、メモリ２Ａ等から読み出したテスト
ビットデータ１８，１９と、代表１ビットデータ１４と
の異同を示す縮退１ビットデータ１５を生成する。ＢＩ
ＳＴサブ回路１は、縮退１ビットデータ１５とメモリ２
Ａ等から読み出した代表１ビットデータ１４とにより、
メモリ２Ａ等の正常、異常を判定する。なお、データ入
力回路４とデータ出力回路５は、メモリ２Ａ等に隣接配
置する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、メモリア
レイのマトリクス構成が異なる複数のメモリのように、
構成が異なる複数の被検査回路に対するＢＩＳＴ（Ｂｕ
ｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路に関する。
レイのマトリクス構成が異なる複数のメモリのように、
構成が異なる複数の被検査回路に対するＢＩＳＴ（Ｂｕ
ｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩの大規模化に伴い、１つの
ＬＳＩに搭載されメモリの個数や容量が増加してきてお
り、また、メモリのマトリクス構成、つまり、ワード数
や１ワード当りのビット数が異なるメモリが搭載される
ことが多くなっている。このようなＬＳＩをテストする
には、テストパタン長の増大とテスト端子の増大という
問題があり、このため、ＬＳＩの内部回路のみでＬＳＩ
の良否を判定できるＢＩＳＴ回路が広く使用されてい
る。しかし、搭載されたメモリの個数や容量の増加に比
例して、ＢＩＳＴ回路およびＢＩＳＴ回路のテスト信号
配線の占積面積も増加したのではＢＩＳＴ方式を採用し
た意義が稀薄になる。
ＬＳＩに搭載されメモリの個数や容量が増加してきてお
り、また、メモリのマトリクス構成、つまり、ワード数
や１ワード当りのビット数が異なるメモリが搭載される
ことが多くなっている。このようなＬＳＩをテストする
には、テストパタン長の増大とテスト端子の増大という
問題があり、このため、ＬＳＩの内部回路のみでＬＳＩ
の良否を判定できるＢＩＳＴ回路が広く使用されてい
る。しかし、搭載されたメモリの個数や容量の増加に比
例して、ＢＩＳＴ回路およびＢＩＳＴ回路のテスト信号
配線の占積面積も増加したのではＢＩＳＴ方式を採用し
た意義が稀薄になる。
【０００３】図６は、特開平６−１９４４２１号公報に
記載されているメモリに対するＢＩＳＴによるテスト方
式を示している。本ＢＩＳＴ方式は、要するに、マトリ
クス構成が異なる３つのメモリ１２Ａ，１２Ｂ、および
１２Ｃを含む大規模半導体集積に、各メモリと１対１対
応のＢＩＳＴ回路１００Ａ，１００Ｂ、および１００Ｃ
を搭載して、それぞれのメモリとの間でデータ入出力信
号群１０、アドレス信号群２０およびコントロール信号
群２１を授受しながらテストするものである。しかし、
これではＢＩＳＴ回路１００Ａ，１００Ｂおよび１００
Ｃ並びに信号群１０，２０，２１の占有面積が大きくな
る。
記載されているメモリに対するＢＩＳＴによるテスト方
式を示している。本ＢＩＳＴ方式は、要するに、マトリ
クス構成が異なる３つのメモリ１２Ａ，１２Ｂ、および
１２Ｃを含む大規模半導体集積に、各メモリと１対１対
応のＢＩＳＴ回路１００Ａ，１００Ｂ、および１００Ｃ
を搭載して、それぞれのメモリとの間でデータ入出力信
号群１０、アドレス信号群２０およびコントロール信号
群２１を授受しながらテストするものである。しかし、
これではＢＩＳＴ回路１００Ａ，１００Ｂおよび１００
Ｃ並びに信号群１０，２０，２１の占有面積が大きくな
る。
【０００４】同上公報記載の技術は、この問題を解決す
るため、図７に示すＢＩＳＴによるテスト方式を提案し
ている。このＢＩＳＴ方式は、３２ビット×４Ｋワード
のメモリ１２Ａ，１６ビット×１６Ｋワードのメモリ１
２Ｂおよび８ビット×１Ｋワードのメモリ１２Ｃに対し
て、１つのＢＩＳＴ回路１００のみを設けて共有化する
ことにより、ＢＩＳＴ回路の占有面積を削減したもので
ある。ＢＩＳＴ回路１００とメモリ１２Ａ，１２Ｂおよ
び１２Ｃの間は、バス３０を介してデータ入力信号群１
１、データ出力信号群１２、アドレス信号群２０および
コントロール信号群２１を授受するが、これらの信号群
は、すべてのメモリをカバーできるよう、最大のビット
数である３２ビットと、最大のワード数である１６Ｋワ
ードに対応したものが必要となる。なお、メモリ１２
Ａ，１２Ｂ，１２Ｃの選択はセレクト回路３によって行
われる。
るため、図７に示すＢＩＳＴによるテスト方式を提案し
ている。このＢＩＳＴ方式は、３２ビット×４Ｋワード
のメモリ１２Ａ，１６ビット×１６Ｋワードのメモリ１
２Ｂおよび８ビット×１Ｋワードのメモリ１２Ｃに対し
て、１つのＢＩＳＴ回路１００のみを設けて共有化する
ことにより、ＢＩＳＴ回路の占有面積を削減したもので
ある。ＢＩＳＴ回路１００とメモリ１２Ａ，１２Ｂおよ
び１２Ｃの間は、バス３０を介してデータ入力信号群１
１、データ出力信号群１２、アドレス信号群２０および
コントロール信号群２１を授受するが、これらの信号群
は、すべてのメモリをカバーできるよう、最大のビット
数である３２ビットと、最大のワード数である１６Ｋワ
ードに対応したものが必要となる。なお、メモリ１２
Ａ，１２Ｂ，１２Ｃの選択はセレクト回路３によって行
われる。
【０００５】
【発明が解決しようとする課題】しかしながら、図７に
示した従来のＢＩＳＴ方式では、ＢＩＳＴ回路をすべて
のメモリに隣接して配置することは困難であるため、隣
接配置できないメモリとの間の信号配線長は長くなり、
また、信号線の数も多いため、テスト信号線の配線領域
の占有面積が増加するという問題点がある。本発明は、
上記問題点を解消するためになされたものであり、ＢＩ
ＳＴ回路およびテスト信号線両方の占有面積を削減する
ＢＩＳＴ回路を提供することを目的とする。なお、メモ
リの通常作動時に使用するバスを用いてテストすること
も考えられるが、それではバスの配線負荷の容量のため
高速動作が妨げられることになる。
示した従来のＢＩＳＴ方式では、ＢＩＳＴ回路をすべて
のメモリに隣接して配置することは困難であるため、隣
接配置できないメモリとの間の信号配線長は長くなり、
また、信号線の数も多いため、テスト信号線の配線領域
の占有面積が増加するという問題点がある。本発明は、
上記問題点を解消するためになされたものであり、ＢＩ
ＳＴ回路およびテスト信号線両方の占有面積を削減する
ＢＩＳＴ回路を提供することを目的とする。なお、メモ
リの通常作動時に使用するバスを用いてテストすること
も考えられるが、それではバスの配線負荷の容量のため
高速動作が妨げられることになる。
【０００６】
【課題を解決するための手段】本発明の第１のＢＩＳＴ
回路は、構成が異なる複数の被検査回路に対するＢＩＳ
Ｔ回路であって、前記構成に応じたテストデータを生成
し前記被検査回路と授受する被検査回路ごとの個別回路
部と、該個別回路部のすべてに共通したテストデータを
縮退して個別回路部と授受する共通回路部とに分割され
たことを特徴とする。また、本発明の第２のＢＩＳＴ回
路は、メモリアレイのマトリクス構成が異なる複数のメ
モリに対するＢＩＳＴ回路であって、前記マトリクス構
成に応じたテストビットデータを生成し前記メモリと授
受するメモリごとのデータ入出力回路と、該入出力回路
のすべてに共通したテストビットデータを縮退してデー
タ入出力回路と授受するＢＩＳＴサブ回路とに分割され
たことを特徴とする。また、本発明の第３のＢＩＳＴ回
路は、メモリアレイの１ワード線当りのビット数が異な
る複数のメモリに対するＢＩＳＴ回路であって、入力し
た代表１ビットデータから該代表１ビットデータを含む
前記ビット数のテストビットデータを生成し前記メモリ
に書き込むメモリごとのデータ入力回路と、該書き込ま
れた代表１ビットデータに対して前記メモリから読み出
されたテストビットデータの全ビットの異同を示す縮退
１ビットデータを出力するメモリごとのデータ出力回路
と、前記データ入力回路のすべてに代表１ビットデータ
を出力し、前記メモリから読み出された代表１ビットデ
ータおよび前記データ出力回路のすべてからの前記縮退
１ビットデータを入力するＢＩＳＴサブ回路とに分割さ
れたことを特徴とする。また、本発明の半導体集積回路
は、メモリアレイの１ワード線当りのビット数が異なる
複数のメモリと、入力した代表１ビットデータから該代
表１ビットデータを含む前記ビット数のテストビットデ
ータを生成し前記メモリに書き込むメモリごとのデータ
入力回路と、該書き込まれた代表１ビットデータに対し
て前記メモリから読み出されたテストビットデータの全
ビットの異同を示す縮退１ビットデータを出力するメモ
リごとのデータ出力回路と、前記データ入力回路のすべ
てに代表１ビットデータを出力し、前記メモリから読み
出された代表１ビットデータおよび前記データ出力回路
のすべてからの前記縮退１ビットデータを入力するＢＩ
ＳＴサブ回路を搭載したことを特徴とする。本発明で
は、ＢＩＳＴ回路を、被検査回路の構成に応じたテスト
データを生成し被検査回路と授受する個別回路部と、個
別回路部のすべてに共通したデータを個別回路部と授受
する共通回路部とに分割したため、個別回路部を被検査
部に隣接配置できるようになるので、その間の多数の信
号線の長さを短くできる。さらに、共通回路部と個別回
路部間で授受されるテストデータは縮退されるため、そ
の間の比較的長い信号線の本数を少なくできる。したが
って、本発明によると、ＢＩＳＴ回路の占有回路のみな
らず、信号線の占有面積をも削減できるのである。
回路は、構成が異なる複数の被検査回路に対するＢＩＳ
Ｔ回路であって、前記構成に応じたテストデータを生成
し前記被検査回路と授受する被検査回路ごとの個別回路
部と、該個別回路部のすべてに共通したテストデータを
縮退して個別回路部と授受する共通回路部とに分割され
たことを特徴とする。また、本発明の第２のＢＩＳＴ回
路は、メモリアレイのマトリクス構成が異なる複数のメ
モリに対するＢＩＳＴ回路であって、前記マトリクス構
成に応じたテストビットデータを生成し前記メモリと授
受するメモリごとのデータ入出力回路と、該入出力回路
のすべてに共通したテストビットデータを縮退してデー
タ入出力回路と授受するＢＩＳＴサブ回路とに分割され
たことを特徴とする。また、本発明の第３のＢＩＳＴ回
路は、メモリアレイの１ワード線当りのビット数が異な
る複数のメモリに対するＢＩＳＴ回路であって、入力し
た代表１ビットデータから該代表１ビットデータを含む
前記ビット数のテストビットデータを生成し前記メモリ
に書き込むメモリごとのデータ入力回路と、該書き込ま
れた代表１ビットデータに対して前記メモリから読み出
されたテストビットデータの全ビットの異同を示す縮退
１ビットデータを出力するメモリごとのデータ出力回路
と、前記データ入力回路のすべてに代表１ビットデータ
を出力し、前記メモリから読み出された代表１ビットデ
ータおよび前記データ出力回路のすべてからの前記縮退
１ビットデータを入力するＢＩＳＴサブ回路とに分割さ
れたことを特徴とする。また、本発明の半導体集積回路
は、メモリアレイの１ワード線当りのビット数が異なる
複数のメモリと、入力した代表１ビットデータから該代
表１ビットデータを含む前記ビット数のテストビットデ
ータを生成し前記メモリに書き込むメモリごとのデータ
入力回路と、該書き込まれた代表１ビットデータに対し
て前記メモリから読み出されたテストビットデータの全
ビットの異同を示す縮退１ビットデータを出力するメモ
リごとのデータ出力回路と、前記データ入力回路のすべ
てに代表１ビットデータを出力し、前記メモリから読み
出された代表１ビットデータおよび前記データ出力回路
のすべてからの前記縮退１ビットデータを入力するＢＩ
ＳＴサブ回路を搭載したことを特徴とする。本発明で
は、ＢＩＳＴ回路を、被検査回路の構成に応じたテスト
データを生成し被検査回路と授受する個別回路部と、個
別回路部のすべてに共通したデータを個別回路部と授受
する共通回路部とに分割したため、個別回路部を被検査
部に隣接配置できるようになるので、その間の多数の信
号線の長さを短くできる。さらに、共通回路部と個別回
路部間で授受されるテストデータは縮退されるため、そ
の間の比較的長い信号線の本数を少なくできる。したが
って、本発明によると、ＢＩＳＴ回路の占有回路のみな
らず、信号線の占有面積をも削減できるのである。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。本発明のＢＩＳＴ回路は、図１に示すよう
に、３２ビット×４Ｋワードのメモリ２Ａ，１６ビット
×１６Ｋワードのメモリ２Ｂおよび８ビット×１Ｋワー
ドのメモリ２Ｃをテストするものであって、これらのメ
モリと同一のＬＳＩに搭載され、ＢＩＳＴサブ回路１
と、メモリ２Ａ，２Ｂ，２Ｃと１対１対応の３つのデー
タ入力回路４およびデータ出力回路５とに分割されてい
る。データ入力回路４およびデータ出力回路５は、メモ
リ２Ａ，２Ｂ，２Ｃに隣接して配置されるので、その間
のテストビットデータ１６，１７の信号線は短い。ま
た、ＢＩＳＴサブ回路１とデータ入力回路４およびデー
タ出力回路５との間は比較的離れているが、この間の代
表１ビット１３，１４および縮退１ビットデータの信号
線の本数は少ない。ＢＩＳＴサブ回路１は、代表１ビッ
トデータを３つのデータ入力回路４に出力し、３つのデ
ータ出力回路５から代表１ビットデータおよび縮退１ビ
ットデータを受け取るとともに、３つのメモリ２Ａ，２
Ｂ，２Ｃとアドレス信号２０およびコントロール信号群
２１を授受する。この授受はバス３０を介して行われ、
また、セレクト回路３はセレクト信号に応答して、３つ
のメモリ２Ａ，２Ｂ，２Ｃのうちの１つのみにイネーブ
ル信号を出力して活性化する。データ入力回路４はメモ
リ２Ａ，２Ｂ，２Ｃごとに設けられ、ＢＩＳＴサブ回路
１から入力した代表１ビットデータ１３から、正相のテ
ストビットデータ１６および逆相のテストビットデータ
１７を生成し、対応するメモリに書き込む。なテストビ
ットデータ１６には代表１ビットデータ１３を含む。テ
ストビットデータ１６と１７の合計のビット数は、対応
するメモリの１語当りのビット数に等しい。したがっ
て、メモリ２Ａに対して３２ビット、メモリ２Ｂに対し
ては１６ビットメモリ２Ｃに対しては８ビットである。
データ出力回路５もメモリ２Ａ，２Ｂ，２Ｃごとに設け
られ、対応するメモリから、テストビットデータ１６対
応のテストビットデータ１８、およびテストビットデー
タ１７対応のテストビットデータ１９を読み出す。そし
て、テストビットデータ１８中の代表１ビットデータ１
３対応の代表１ビットデータ１４を除く余の部分とテス
トビットデータ１９とから縮退１ビットデータ１５を生
成してＢＩＳＴサブ回路１に出力する。この縮退１ビッ
トデータ１５は、代表１ビットデータ１４とテストビッ
トデータ１８，１９との異同を示すものである。ＢＩＳ
Ｔサブ回路１は、代表１ビットデータ１４を受け取る
と、代表１ビットデータ１３と比較することによって、
その異同により、メモリ２Ａ，２Ｂ，２Ｃをテストでき
る。また、縮退１ビットデータ１５を受け取ると、それ
が“１”か“０”かにより代表１ビットデータ１４との
異同を知ることにより、メモリ２Ａ，２Ｂ，２Ｃをテス
トできる。
て説明する。本発明のＢＩＳＴ回路は、図１に示すよう
に、３２ビット×４Ｋワードのメモリ２Ａ，１６ビット
×１６Ｋワードのメモリ２Ｂおよび８ビット×１Ｋワー
ドのメモリ２Ｃをテストするものであって、これらのメ
モリと同一のＬＳＩに搭載され、ＢＩＳＴサブ回路１
と、メモリ２Ａ，２Ｂ，２Ｃと１対１対応の３つのデー
タ入力回路４およびデータ出力回路５とに分割されてい
る。データ入力回路４およびデータ出力回路５は、メモ
リ２Ａ，２Ｂ，２Ｃに隣接して配置されるので、その間
のテストビットデータ１６，１７の信号線は短い。ま
た、ＢＩＳＴサブ回路１とデータ入力回路４およびデー
タ出力回路５との間は比較的離れているが、この間の代
表１ビット１３，１４および縮退１ビットデータの信号
線の本数は少ない。ＢＩＳＴサブ回路１は、代表１ビッ
トデータを３つのデータ入力回路４に出力し、３つのデ
ータ出力回路５から代表１ビットデータおよび縮退１ビ
ットデータを受け取るとともに、３つのメモリ２Ａ，２
Ｂ，２Ｃとアドレス信号２０およびコントロール信号群
２１を授受する。この授受はバス３０を介して行われ、
また、セレクト回路３はセレクト信号に応答して、３つ
のメモリ２Ａ，２Ｂ，２Ｃのうちの１つのみにイネーブ
ル信号を出力して活性化する。データ入力回路４はメモ
リ２Ａ，２Ｂ，２Ｃごとに設けられ、ＢＩＳＴサブ回路
１から入力した代表１ビットデータ１３から、正相のテ
ストビットデータ１６および逆相のテストビットデータ
１７を生成し、対応するメモリに書き込む。なテストビ
ットデータ１６には代表１ビットデータ１３を含む。テ
ストビットデータ１６と１７の合計のビット数は、対応
するメモリの１語当りのビット数に等しい。したがっ
て、メモリ２Ａに対して３２ビット、メモリ２Ｂに対し
ては１６ビットメモリ２Ｃに対しては８ビットである。
データ出力回路５もメモリ２Ａ，２Ｂ，２Ｃごとに設け
られ、対応するメモリから、テストビットデータ１６対
応のテストビットデータ１８、およびテストビットデー
タ１７対応のテストビットデータ１９を読み出す。そし
て、テストビットデータ１８中の代表１ビットデータ１
３対応の代表１ビットデータ１４を除く余の部分とテス
トビットデータ１９とから縮退１ビットデータ１５を生
成してＢＩＳＴサブ回路１に出力する。この縮退１ビッ
トデータ１５は、代表１ビットデータ１４とテストビッ
トデータ１８，１９との異同を示すものである。ＢＩＳ
Ｔサブ回路１は、代表１ビットデータ１４を受け取る
と、代表１ビットデータ１３と比較することによって、
その異同により、メモリ２Ａ，２Ｂ，２Ｃをテストでき
る。また、縮退１ビットデータ１５を受け取ると、それ
が“１”か“０”かにより代表１ビットデータ１４との
異同を知ることにより、メモリ２Ａ，２Ｂ，２Ｃをテス
トできる。
【０００８】次に、データ入力回路４とデータ出力回路
５の詳細を図２と図３に示して詳細に説明する。図２に
示したデータ入力回路４は、代表１ビットデータ１３か
ら８ビットのテストビットデータ１６，１７を生成する
メモリ２Ｃ用のものである。テストビットデータ１６
は、代表１ビットデータ１３を４分岐させた正相の４ビ
ットであり、メモリの偶数番のビット線に供給される。
また、テストビットデータ１７は、代表１ビットデータ
１３をインバータ４１で反転した後に４分岐させた逆相
の４ビットであり、メモリ２Ｃの奇数番のビット線に供
給される。なお、メモリ２Ｂ用には、代表１ビットデー
タを、正相、逆相それぞれについて１６分岐すればよ
い。 図３に示したデータ入力回路５も、メモリ２Ｃ用
のものであり、代表１ビットデータ１３対応の代表１ビ
ットデータ１４を出力するとともに、テストビットデー
タ１６対応のテストビットデータ１８と、テストビット
データ１７対応のテストビットデータ１９とから１ビッ
トの縮退１ビットデータ１５を生成して出力する。この
データ入力回路５は、代表１ビットデータ１４を反転す
るインバータ４２と、テストビットデータ１８対応の２
つのＮＡＮＤ回路４４，４５およびＮＯＲ回路４６と、
テストビットデータ１９対応の２つのＮＡＮＤ回路４
７，４８およびＮＯＲ回路４９と、ＮＡＮＤ回路４４、
４７の出力の論理和演算を行うＯＲ回路４３とで構成さ
れている。その動作は以下のようである。
５の詳細を図２と図３に示して詳細に説明する。図２に
示したデータ入力回路４は、代表１ビットデータ１３か
ら８ビットのテストビットデータ１６，１７を生成する
メモリ２Ｃ用のものである。テストビットデータ１６
は、代表１ビットデータ１３を４分岐させた正相の４ビ
ットであり、メモリの偶数番のビット線に供給される。
また、テストビットデータ１７は、代表１ビットデータ
１３をインバータ４１で反転した後に４分岐させた逆相
の４ビットであり、メモリ２Ｃの奇数番のビット線に供
給される。なお、メモリ２Ｂ用には、代表１ビットデー
タを、正相、逆相それぞれについて１６分岐すればよ
い。 図３に示したデータ入力回路５も、メモリ２Ｃ用
のものであり、代表１ビットデータ１３対応の代表１ビ
ットデータ１４を出力するとともに、テストビットデー
タ１６対応のテストビットデータ１８と、テストビット
データ１７対応のテストビットデータ１９とから１ビッ
トの縮退１ビットデータ１５を生成して出力する。この
データ入力回路５は、代表１ビットデータ１４を反転す
るインバータ４２と、テストビットデータ１８対応の２
つのＮＡＮＤ回路４４，４５およびＮＯＲ回路４６と、
テストビットデータ１９対応の２つのＮＡＮＤ回路４
７，４８およびＮＯＲ回路４９と、ＮＡＮＤ回路４４、
４７の出力の論理和演算を行うＯＲ回路４３とで構成さ
れている。その動作は以下のようである。
【０００９】いま、代表１ビットデータ１４が“１”の
場合には、メモリ２Ｃが正常ならテストビットデータ１
８はオール“１”であるため、ＮＡＮＤ回路４５の出力
は“０”、ＮＡＮＤ回路４４の出力は“１”となる。こ
の場合、ＮＯＲ回路４６の出力は無関係である。また、
メモリ２Ｃが正常ならテストビットデータ１９はオール
“０”であるため、ＮＯＲ回路４９の出力は“１”ＮＡ
ＮＤ回路４７の出力は“１”となる。この場合、ＮＡＮ
Ｄ回路４８の出力は無関係である。したがって、ＯＲ回
路４３からは“０”の縮退１ビットデータ１５が出力さ
れ、メモリ２Ｃの正常が証明されたことになる。ところ
が、メモリ２Ｃに異常があり、テストビットデータ１８
のうちのいずれかが“０”になると、ＮＡＮＤ回路４５
の出力は“１”、ＮＯＲ回路４６の出力は“０”となる
ためＮＡＮＤ回路４４の出力は“０”になる。また、テ
ストビットデータ１９のうちのいずれかが“１”になる
と、ＮＯＲ回路４９の出力は“０”、ＮＡＮＤ回路４８
の出力は“１”となるためＮＡＮＤ回路４７の出力は
“０”になる。したがって、ＯＲ回路４３からは、
“１”の縮退１ビットデータ１５が出力され、メモリ２
Ｃの異常を告げることになる。代表１ビットデータ１４
が“０”の場合についても、同様にして、メモリ２Ｃの
正常と異常を縮退１ビットデータ１５が“０”であるか
“１”であるかによって確認できる。但し、この場合に
は、代表１ビットデータ１４が“１”の場合におけるＮ
ＡＮＤ回路４５の機能をＮＯＲ回路４６が担い、ＮＯＲ
回路４９の機能をＮＡＮＤ回路４８が担うことになる。
場合には、メモリ２Ｃが正常ならテストビットデータ１
８はオール“１”であるため、ＮＡＮＤ回路４５の出力
は“０”、ＮＡＮＤ回路４４の出力は“１”となる。こ
の場合、ＮＯＲ回路４６の出力は無関係である。また、
メモリ２Ｃが正常ならテストビットデータ１９はオール
“０”であるため、ＮＯＲ回路４９の出力は“１”ＮＡ
ＮＤ回路４７の出力は“１”となる。この場合、ＮＡＮ
Ｄ回路４８の出力は無関係である。したがって、ＯＲ回
路４３からは“０”の縮退１ビットデータ１５が出力さ
れ、メモリ２Ｃの正常が証明されたことになる。ところ
が、メモリ２Ｃに異常があり、テストビットデータ１８
のうちのいずれかが“０”になると、ＮＡＮＤ回路４５
の出力は“１”、ＮＯＲ回路４６の出力は“０”となる
ためＮＡＮＤ回路４４の出力は“０”になる。また、テ
ストビットデータ１９のうちのいずれかが“１”になる
と、ＮＯＲ回路４９の出力は“０”、ＮＡＮＤ回路４８
の出力は“１”となるためＮＡＮＤ回路４７の出力は
“０”になる。したがって、ＯＲ回路４３からは、
“１”の縮退１ビットデータ１５が出力され、メモリ２
Ｃの異常を告げることになる。代表１ビットデータ１４
が“０”の場合についても、同様にして、メモリ２Ｃの
正常と異常を縮退１ビットデータ１５が“０”であるか
“１”であるかによって確認できる。但し、この場合に
は、代表１ビットデータ１４が“１”の場合におけるＮ
ＡＮＤ回路４５の機能をＮＯＲ回路４６が担い、ＮＯＲ
回路４９の機能をＮＡＮＤ回路４８が担うことになる。
【００１０】では、次に、以上のように構成された図１
のＢＩＳＴ回路の動作について説明する。いま、テスト
モードに設定後、セレクト信号１を“１”、セレクト信
号２を“０”にしてメモリ２Ｃのイネーブル端子（図示
せず）が“０”になると、メモリ２Ｃが選択され動作す
ることになる。ＢＩＳＴサブ回路１からアドレス信号群
２０にてアドレス信号を、またコントロール信号群２１
を出力すると、これらはメモリ２Ｃにおいてのみ有効と
なる。コントロール信号群２１がライトを指定している
と、代表１ビットデータ１３からデータ入力回路４によ
って生成されたテストビットデータ１６，１７がメモリ
に書き込まれる。続いて、コントロール信号群２１がリ
ードを指定すると、メモリ２Ｃからテストビットデータ
１８，１９がデータ出力回路５に読み出され、代表１ビ
ットデータ１４と、データ出力回路５がテストビットデ
ータ１８，１９から生成した縮退１ビットデータ１５と
がＢＩＳＴサブ回路１に出力される。ＢＩＳＴサブ回路
１は、代表１ビットデータ１４と代表１ビットデータ１
３とを比較し、また、縮退１ビットデータ１５が“１”
か“０”かであるかによってメモリ２Ｃが正常か異常か
を判断する。同様にして、セレクト信号１を“０”、セ
レクト信号２を“１”にしてメモリ２Ｂ、セレクト信号
１を“１”にしてメモリ２Ａをテストする。
のＢＩＳＴ回路の動作について説明する。いま、テスト
モードに設定後、セレクト信号１を“１”、セレクト信
号２を“０”にしてメモリ２Ｃのイネーブル端子（図示
せず）が“０”になると、メモリ２Ｃが選択され動作す
ることになる。ＢＩＳＴサブ回路１からアドレス信号群
２０にてアドレス信号を、またコントロール信号群２１
を出力すると、これらはメモリ２Ｃにおいてのみ有効と
なる。コントロール信号群２１がライトを指定している
と、代表１ビットデータ１３からデータ入力回路４によ
って生成されたテストビットデータ１６，１７がメモリ
に書き込まれる。続いて、コントロール信号群２１がリ
ードを指定すると、メモリ２Ｃからテストビットデータ
１８，１９がデータ出力回路５に読み出され、代表１ビ
ットデータ１４と、データ出力回路５がテストビットデ
ータ１８，１９から生成した縮退１ビットデータ１５と
がＢＩＳＴサブ回路１に出力される。ＢＩＳＴサブ回路
１は、代表１ビットデータ１４と代表１ビットデータ１
３とを比較し、また、縮退１ビットデータ１５が“１”
か“０”かであるかによってメモリ２Ｃが正常か異常か
を判断する。同様にして、セレクト信号１を“０”、セ
レクト信号２を“１”にしてメモリ２Ｂ、セレクト信号
１を“１”にしてメモリ２Ａをテストする。
【００１１】次に、本発明ＢＩＳＴ回路の他の実施例を
図４に示す。本実施例は、図１の実施例では、すべての
データ出力回路５は個別にバス３０を介してＢＩＳＴサ
ブ回路１に縮退１ビットデータ１５の出力していたのに
対し、すべてのデータ出力回路５からの縮退１ビットデ
ータ１５をまとめてＢＩＳＴサブ回路１に出力する不一
致保持回路６を設けている。これにより、各縮退１ビッ
トデータ１５をテスト信号線によってＢＩＳＴサブ回路
１に導く必要がなくなるため、図１の実施例におけるよ
りも、さらにテスト信号の配線領域を削減できる。
図４に示す。本実施例は、図１の実施例では、すべての
データ出力回路５は個別にバス３０を介してＢＩＳＴサ
ブ回路１に縮退１ビットデータ１５の出力していたのに
対し、すべてのデータ出力回路５からの縮退１ビットデ
ータ１５をまとめてＢＩＳＴサブ回路１に出力する不一
致保持回路６を設けている。これにより、各縮退１ビッ
トデータ１５をテスト信号線によってＢＩＳＴサブ回路
１に導く必要がなくなるため、図１の実施例におけるよ
りも、さらにテスト信号の配線領域を削減できる。
【００１２】図５は不一致保持回路６の詳細を示し、Ｄ
型フリップフロップ５０とＯＲ回路５１とから成る。Ｏ
Ｒ回路５１は、３つのデータ出力回路５からの縮退１ビ
ットデータ１５の論理和演算を行ない、Ｄ型フリップフ
ロップ５０に出力する。したがって、Ｄ型フリップフロ
ップ５０の出力が“１”ならメモリに異常ありと判断さ
れる。なお、Ｄ型フリップフロップ５０の出力はテスト
端子６０によって観測する。
型フリップフロップ５０とＯＲ回路５１とから成る。Ｏ
Ｒ回路５１は、３つのデータ出力回路５からの縮退１ビ
ットデータ１５の論理和演算を行ない、Ｄ型フリップフ
ロップ５０に出力する。したがって、Ｄ型フリップフロ
ップ５０の出力が“１”ならメモリに異常ありと判断さ
れる。なお、Ｄ型フリップフロップ５０の出力はテスト
端子６０によって観測する。
【００１３】図１および図４に示した実施例において、
セレクタ回路３を取り除いてもよい。その場合には、３
つのメモリ２Ａ，２Ｂ，２Ｃを同時にテストできる。但
し、メモリ２Ａ，２Ｂ，２Ｃからの代表１ビットデータ
１４および３つのデータ出力回路５からの縮退１ビット
データのすべてをＢＩＳＴサブ回路１に同時に出力する
必要があるのは言うまでもない。
セレクタ回路３を取り除いてもよい。その場合には、３
つのメモリ２Ａ，２Ｂ，２Ｃを同時にテストできる。但
し、メモリ２Ａ，２Ｂ，２Ｃからの代表１ビットデータ
１４および３つのデータ出力回路５からの縮退１ビット
データのすべてをＢＩＳＴサブ回路１に同時に出力する
必要があるのは言うまでもない。
【００１４】なお、図２に示したように、テストビット
データはビット線の奇遇交互に“０”と“１”となるよ
うに生成したが、本発明はこれに限定されることはな
く、オール“０”でもオール“１”でもよい。
データはビット線の奇遇交互に“０”と“１”となるよ
うに生成したが、本発明はこれに限定されることはな
く、オール“０”でもオール“１”でもよい。
【００１５】
【発明の効果】以上に説明したように、本発明は、ＢＩ
ＳＴ回路を、被検査回路の構成に依存したテストデータ
を授受する個別回路部と、個別回路部に共通したテスト
データを授受するＢＩＳＴサブ回路とに分割し、個別回
路部は被検査回路に隣接配置するとともに、ＢＩＳＴサ
ブ回路と個別回路部との間では縮退したテストデータを
授受することとしたため、ＢＩＳＴ回路および、テスト
配線領域の占有面積を削減できる効果を有する。
ＳＴ回路を、被検査回路の構成に依存したテストデータ
を授受する個別回路部と、個別回路部に共通したテスト
データを授受するＢＩＳＴサブ回路とに分割し、個別回
路部は被検査回路に隣接配置するとともに、ＢＩＳＴサ
ブ回路と個別回路部との間では縮退したテストデータを
授受することとしたため、ＢＩＳＴ回路および、テスト
配線領域の占有面積を削減できる効果を有する。
【００１６】例えば、図１に示した実施例においては、
従来技術によるときは、データ入出力線はメモリ２Ａに
合わせて、６４本が必要だったのに対し、本発明による
と３本でよく、６１本が削減できる。また、セレクタ回
路３を設けず、３つのメモリ２Ａ，２Ｂ，２Ｃを同時に
テストする例では、従来技術によると、データ入力線は
３２本、データ出力線は５６本で合計８８本が必要だっ
たのに対し、本発明では、データ入力線は１本、データ
出力線は６本で合計７本となり、実に８１本の削減とな
る。このような削減された配線領域は、図１および図４
において参照番号３１で示している。
従来技術によるときは、データ入出力線はメモリ２Ａに
合わせて、６４本が必要だったのに対し、本発明による
と３本でよく、６１本が削減できる。また、セレクタ回
路３を設けず、３つのメモリ２Ａ，２Ｂ，２Ｃを同時に
テストする例では、従来技術によると、データ入力線は
３２本、データ出力線は５６本で合計８８本が必要だっ
たのに対し、本発明では、データ入力線は１本、データ
出力線は６本で合計７本となり、実に８１本の削減とな
る。このような削減された配線領域は、図１および図４
において参照番号３１で示している。
【００１７】近年、ＬＳＩはますます大規模化してきて
いるため、テスト信号線の配線が増加することによる配
線面積の増加の影響は大きいので、このようなテスト信
号線の減少による効果は大きい。また、メモリの周辺の
配線は、もともと混雑しているため、テスト信号線の減
少により、ＬＳＩのレイアウト設計が容易化するという
効果もある。
いるため、テスト信号線の配線が増加することによる配
線面積の増加の影響は大きいので、このようなテスト信
号線の減少による効果は大きい。また、メモリの周辺の
配線は、もともと混雑しているため、テスト信号線の減
少により、ＬＳＩのレイアウト設計が容易化するという
効果もある。
【図１】 本発明のＢＩＳＴ回路の一実施例を示すブロ
ック図
ック図
【図２】 図１に示した実施例におけるデータ入力回路
の詳細図
の詳細図
【図３】 図１に示した実施例におけるデータ出力回路
の詳細図
の詳細図
【図４】 本発明のＢＩＳＴ回路の他の実施例を示すブ
ロック図
ロック図
【図５】 図４に示した実施例における不一致保持回路
の詳細図
の詳細図
【図６】 従来技術の一例を示すブロック図
【図７】 従来技術の他の例を示すブロック図
１…ＢＩＳＴサブ回路 ２Ａ，２Ｂ，２Ｃ…メモリ １２Ａ，１２Ｂ，１２Ｃ…メモリ ３…セレクト回路 ４…データ入力回路 ５…データ出力回路 ６…不一致保持回路 １０…データ入出力信号群 １１…データ入力信号群 １２…データ出力信号群 １３，１４…代表１ビットデータ １５…縮退１ビットデータ １６，１７，１８，１９…テストビットデータ ２０…アドレス信号群 ２１…コントロール信号群 ３０…バス ３１…削減された配線領域 ４１，４２…インバータ ４３，５１…ＯＲ回路 ４４，４５，４７，４８…ＮＡＮＤ回路 ４６，４９…ＮＯＲ回路 ５０…Ｄ型フリップフロップ ６０…テスト端子 １００，１００Ａ…ＢＩＳＴ回路 １００Ｂ，１００Ｃ…ＢＩＳＴ回路
Claims (8)
- 【請求項１】 構成が異なる複数の被検査回路に対する
ＢＩＳＴ回路であって、前記構成に応じたテストデータ
を生成し前記被検査回路と授受する被検査回路ごとの個
別回路部と、該個別回路部のすべてに共通したテストデ
ータを縮退して個別回路と授受する共通回路部とに分割
されたことを特徴とするＢＩＳＴ回路。 - 【請求項２】 メモリアレイのマトリクス構成が異なる
複数のメモリに対するＢＩＳＴ回路であって、前記マト
リクス構成に応じたテストビットデータを生成し前記メ
モリと授受するメモリごとのデータ入出力回路と、該デ
ータ入出力回路のすべてに共通したテストビットデータ
を縮退してデータ入出力回路と授受するＢＩＳＴサブ回
路とに分割されたことを特徴とするＢＩＳＴ回路。 - 【請求項３】 メモリアレイの１ワード線当りのビット
数が異なる複数のメモリに対するＢＩＳＴ回路であっ
て、入力した代表１ビットデータから該代表１ビットデ
ータを含む前記ビット数のテストビットデータを生成し
前記メモリに書き込むメモリごとのデータ入力回路と、
該書き込まれた代表１ビットデータに対して前記メモリ
から読み出されたテストビットデータの全ビットの異同
を示す縮退１ビットデータを出力するメモリごとのデー
タ出力回路と、前記データ入力回路のすべてに代表１ビ
ットデータを出力し、前記メモリから読み出された代表
１ビットデータおよび前記データ出力回路のすべてから
の前記縮退１ビットデータを入力するＢＩＳＴサブ回路
とに分割されたことを特徴とするＢＩＳＴ回路。 - 【請求項４】 前記データ出力回路のすべてから前記縮
退１ビットデータを直接に前記ＢＩＳＴサブ回路に入力
する代わりに、論理和演算した結果を保持し前記ＢＩＳ
Ｔサブ回路に出力する不一致保持回路を設けたことを特
徴とする請求項３記載のＢＩＳＴ回路。 - 【請求項５】 前記被検査回路または前記メモリを選択
するセレクト回路を設けて、前記共通回路部と個別回路
部、前記ＢＩＳＴと、データ入出力回路または前記ＢＩ
ＳＴサブ回路とデータ入力回路およびデータ出力回路と
をバス接続し、これらの間で授受されるテストデータを
１式としたことを特徴とする請求項１ないし請求項４の
いずれかに記載のＢＩＳＴ回路。 - 【請求項６】 前記データ入力回路は、前記代表１ビッ
トデータの正相と逆相とが交互に繰り返されるビットパ
ターンのテストビットデータを生成することを特徴とす
る請求項３ないし請求項５のいずれかに記載のＢＩＳＴ
回路。 - 【請求項７】 前記データ出力回路は、前記メモリから
読み出された代表１ビットデータと該代表１ビットデー
タ対応の他のすべてのテストビットデータとを比較し、
該テストビットデータのいずれかが前記代表１ビットデ
ータと異なっているか否かを示す前記縮退１ビットデー
タを出力することを特徴とする請求項３ないし請求項５
のいずれかに記載のＢＩＳＴ回路。 - 【請求項８】 メモリアレイの１ワード線当りのビット
数が異なる複数のメモリと、入力した代表１ビットデー
タから該代表１ビットデータを含む前記ビット数のテス
トビットデータを生成し前記メモリに書き込むメモリご
とのデータ入力回路と、該書き込まれた代表１ビットデ
ータに対して前記メモリから読み出されたテストビット
データの全ビットの異同を示す縮退１ビットデータを出
力するメモリごとのデータ出力回路と、前記データ入力
回路のすべてに代表１ビットデータを出力し、前記メモ
リから読み出された代表１ビットデータおよび前記デー
タ出力回路のすべてからの前記縮退１ビットデータを入
力するＢＩＳＴサブ回路を搭載したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294498A JP2974313B1 (ja) | 1998-09-30 | 1998-09-30 | Ｂｉｓｔ回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294498A JP2974313B1 (ja) | 1998-09-30 | 1998-09-30 | Ｂｉｓｔ回路および半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2974313B1 true JP2974313B1 (ja) | 1999-11-10 |
| JP2000111618A JP2000111618A (ja) | 2000-04-21 |
Family
ID=17808555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294498A Expired - Fee Related JP2974313B1 (ja) | 1998-09-30 | 1998-09-30 | Ｂｉｓｔ回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974313B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| US8010853B2 (en) | 2005-09-30 | 2011-08-30 | Fujitsu Semiconductor Ltd. | Semiconductor storage device and memory test circuit |
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| JP2002203400A (ja) * | 2000-11-06 | 2002-07-19 | Mitsubishi Electric Corp | テスト容易化回路および当該回路を含む半導体記憶装置 |
| KR100382613B1 (ko) * | 2000-12-29 | 2003-05-09 | 주식회사 하이닉스반도체 | 셀프 테스트 로직 방식의 반도체 메모리 소자의 테스트 장치 |
| JP2003346500A (ja) | 2002-05-29 | 2003-12-05 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
| JP4795936B2 (ja) * | 2003-03-20 | 2011-10-19 | クゥアルコム・インコーポレイテッド | 分散された命令解読及び一般化された命令プロトコルを有するメモリ内蔵自己診断（ｂｉｓｔ）アーキテクチャ |
| JP4552689B2 (ja) | 2005-02-28 | 2010-09-29 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2007294015A (ja) | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路、及びｂｉｓｔ回路設計方法 |
| JP4408881B2 (ja) | 2006-09-27 | 2010-02-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| JP4891748B2 (ja) * | 2006-12-11 | 2012-03-07 | 株式会社東芝 | 半導体集積回路およびそのテスト方法 |
| JP2011181174A (ja) * | 2011-04-25 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びそのテスト方法 |
| JP6459566B2 (ja) | 2015-01-29 | 2019-01-30 | 株式会社ソシオネクスト | 半導体装置の設計方法及び半導体装置 |
-
1998
- 1998-09-30 JP JP10294498A patent/JP2974313B1/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| JP4521922B2 (ja) * | 2000-03-17 | 2010-08-11 | Ｏｋｉセミコンダクタ株式会社 | 組み込み型メモリ試験回路 |
| US8010853B2 (en) | 2005-09-30 | 2011-08-30 | Fujitsu Semiconductor Ltd. | Semiconductor storage device and memory test circuit |
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| JP2000111618A (ja) | 2000-04-21 |
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