JPH033189A

JPH033189A - 半導体集積回路装置

Info

Publication number: JPH033189A
Application number: JP1137880A
Authority: JP
Inventors: Mitsugi Naito; 内藤　貢; Junichi Shikatani; 鹿谷　順一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-31
Filing date: 1989-05-31
Publication date: 1991-01-09
Anticipated expiration: 2012-04-30
Also published as: JP2604468B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例本発明の詳細説明本発明の第２実施例本発明の第３実施例発明の効果（第１〜５図）（第６、７図）（第８、９図）（第１０図）〔概要〕同一チップ内にランダムロジック回路と多ボー）ＲＡＭ
とを搭載した半導体集積回路装置に関し、多ポートメモ
リを試験する際に必要な試験用端子を大幅に低減させる
ことのできる半導体集積回路装置を提供することを目的
とし、１チップ内にランダムロジック回路と複数の入出力ポー
トを有する多ポートメモリとを混載した半導体集積回路
装置において、前記チップ内に外部からの試験信号に基
づいて前記多ポートメモリの試験を行う試験回路を設け
、該試験回路は、前記試験信号を前記多ポートメモリの
各ポート毎に共通に分配し、分配された前記試験信号に
基づいて前記多ポートメモリをシングルポートメモリと
して前記試験を行うように構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に関し、詳しくは同一チ
ップ内にランダムロジック回路と多ポートＲＡＭとを搭
載した半導体集積回路装置に関し、特に、試験用端子を
減少させることが可能なメモリ試験回路の改良に関する
。

近年の半導体製造技術に進歩に伴い、１つのチップ内に
搭載できる回路規模は飛躍的に増大し数万〜数１０万ゲ
ートを搭載できるようになってきた。またこの程度のゲ
ート数になると１つの半導体集積回路でシステムを構成
することが要求されている。このため１つのチップ内に
ロジックとメモリを混載することが必須となっており、
また搭載されるメモリも多ポートＲＡＭの要求が多くな
っている。

ところが、チップに内蔵された多ボー）ＲＡＭを試験す
ることは一般的には難しく、多くの場合、何らかの試験
用回路を付加することが必要である。

〔従来の技術〕

従来の複合ＬＳＩでのＲＡＭ試験方法は大きく分けて２
つあり、１つはランダムロジック回路を利用してＲＡＭ
の試験を行う方法、もう１つはテスト回路を使用して行
う方法である。前者の方法ではランダムロジック回路を
通してＲＡＭのアドレスや入力を考えるのが困難であり
、また出力期待値をＬＳＩ外部で判定するのも同様に困
難である。そのため後者の方法が一般的となっている。

この方法ではＲＡＭの入出力を全てＬＳＩの外部端子か
ら直接′ｙＪ御できるようにしておき、これらのテスト
用端子よりＲＡＭにテストパターンを送り込む。ＲＡＭ
の出力も同様に直接ＬＳＩの外部端子に出力されるので
ＲＡＭの試験を容易に行うことができる。

〔発明が解決しようとする課題〕

しかしながら、係る従来のテスト回路を用いたＲＡＭの
試験方法を実現するためには試験のために多くの入出力
端子が必要であり、特に多ポートＲＡＭでは端子数がシ
ングルポートＲＡＭに比べ２倍以上になるためテスト用
端子を確保することは容易ではない。したがって、ビッ
ト数の多いＲＡＭまたはポート数の多いＲＡＭを使用し
た場合にはＲＡＭの試験の試験用の端子数が不足したり
、試験用端子と共用にすることで付加回路が必要になる
ため、共用した端子に負荷がつき遅延時間が増大してｔ
１０セルの特性が悪化するという問題点を生じていた。

そこで本発明は、多ポートメモリを試験する際に必要な
試験用端子を大幅に低減させることのできる半導体集積
回路装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体集積回路装置は上記目的達成のため
、１チップ内にランダムロジック回路と複数の入出力ポ
ートを有する多ポートメモリとを混載した半導体集積回
路装置において、前記チップ内に外部からの試験信号に
基づいて前記多ポートメモリの試験を行う試験回路を設
け、該試験回路は、前記試験信号を前記多ポートメモリ
の各ポート毎に共通に分配し、分配された前記試験信号
に基づいて前記多ポートメモリをシングルポートメモリ
として前記試験を行うように構成する。

〔作用〕

本発明では、試験信号を多ポートメモリの各ポート毎に
共通に分配し、分配された前記試験信号に基づいて多ポ
ートメモリの試験が行われる。

したがって、多ポートメモリを複数のシングルポートメ
モリとして試験をすることが可能になり、試験信号およ
び試験データを入出力する際に必要な外部端子が大幅に
減少する。

〔実施例］以下、本発明を図面に基づいて説明する。

凰皿説皿第１〜５図は本発明の基本原理を説明するための図であ
る。多ポートメモリには多くの種類があるがここではデ
ュアルポートＲＡＭを例に採り説明する。第１図におい
て、１はランダムロジック回路２とデュアルポートＲＡ
Ｍ３を同一チップ内に搭載した半導体集積回路（半導体
集積回路装置）であり、半導体集積回路１はランダムロ
ジック回路２、デュアルポートＲＡＭ　（多ポートメモ
リ）３、テスト用入力端子４〜１０．テスト用出力端子
１１、入力セレクタ１２〜１９、インバータ２ｏおよび
出力ポートセレクタ２１．２２を含んで構成されている
。

テスト用入力端子４〜１０にはそれぞれテストモード信
号ＴＭ、ポートセレクタ信号ＰＳ、テスト用入力データ
信号ＴＩ　（ｌａ）、テスト用アドレス信号ＴＡ　（１
ｂ　）　、テスト用ライトイネーブル信号ＴＷＥＩ　（
ｌｄ）、ＴＷＥ２　（ｌｄ）、テスト用ＲＡＭイネーブ
ル信号ＴＲＥ　（１ｃ）が入力され、テスト用出力端子
１１からはテスト用出力データ信号ＴＯが出力される。

ランダムロジック回路２は通常動作時はデュアルポート
ＲＡＭ３との間でデータのやりとりを行うがＲＡＭ３テ
スト時はＲＡＭ３がら切り離されている。デュアルポー
トＲＡＭ３はＡポートおよびＢポートの２つの入出力ポ
ート、アドレス、ライトイネーブルおよびＲＡＭイネー
ブル端子を有し、テスト用入力端子４がらのテストモー
ド信号ＴＭによりスイッチを介してＬＳＩ外部から直接
制御可能である。入力セレクタ１２〜１９はＲＡＭ入力
を通常動作・テスト動作の選択をするセレクタであり、
ＴＭにより制御される。テスト用の入力はライトイネー
ブルを除き各ポート共通に接続することにより端子数を
削減している。第２図は入力セレクタ１２〜１９の回路
例であり、同図中、３１はインバータ、３２．３３はＡ
ＮＤゲート、３４はＯＲゲートを示す。一方、出力ポー
トセレクタ２１．２２はポートセレクタ信号ＰＳに従っ
てデュアルポートＲＡＭ３の出力ポートの内の１つを選
択するセレクタであり、出力ポートの内の１つを選択す
ることにより端子数を削減しＲＡＭの出力結果をテスト
用出力端子１１に伝える。第３図は出力ポートセレクタ
２１．２２の回路例であり、同図中、３５はスイッチン
グゲートを示す。また、テスト用入力端子４〜１０およ
びテスト用出力端子１１はＲＡＭテスト時はデュアルポ
ートＲＡＭ３の入出力となるが、通常状態ではランダム
ロジック回路２に接続されている。端子４〜１１を試験
用の端子として使用するかどうかはＴＭによって決める
場合がある。

デュアルポートＲＡＭ３のテスト用入力データ信号１ａ
とテスト用アドレス信号１ｂとテスト用ＲＡＭイネーブ
ル信号１ｃは全てのポートに並列に接続し、テスト用ラ
イトイネーブル信号１ｄはポート毎に独立に設ける。デ
ュアルポートＲＡＭ３の各ポートの出力は出力ポートセ
レクタ２１．２２のポートセレクタに接続する。

第４図はデュアルポートＲＡ　Ｍ　３のブロック図であ
る。第４図において、デュアルポートＲＡＭ３内部はＡ
ポート部とＢポート部に大別され、Ａポート部はバッフ
ァ４１、アドレスバッファ４２、アドレス遷移検出回路
（ＡＴＤ）４３、プリチャージ回路４４、ロウデコーダ
４５、コラムデコーダ４６、センスアンプ４７、ライト
アンプ４８、コラムセレクト４９および記憶セルを行、
列方向にマトリクス状に所定の容量で配置したメモリセ
ルアレイ５ｏにより構成され、同様に、Ｂポート部はバ
ッファ５１、アドレスバッファ５２、アドレス遷移検出
回路（ＡＴＤ）５３、プリチャージ回路５４、ロウデコ
ーダ５５、コラムデコーダ５６、センスアンプ５７、ラ
イトアンプ５８、コラムセレクト５９およびメモリセル
アレイ５０により構成される。したがって、Ａポート部
を代表して説明すると、バッファ４１は制御端子（Ａポ
ート）からデータの書き込み読み出しを制御するライト
イネーブル信号ＷＥＩをバッファリングしてロウデコー
ダ４５、コラムデコーダ４６、センスアンプ４７、ライ
トアンプ４８に出力し、アドレスバッファ４２はロウア
ドレスとコラムアドレスとをマルチプレクスして入力さ
れるＡポートの外部アドレス（ＩＡＯＯ〜ＩＡ（ｔ−ｎ
）をバッファリングするもので、外部アドレスはアドレ
ス遷移検出回路４３、ロウデコーダ４５およびコラムデ
コーダ４６に出力される。アドレス遷移検出回路４３は
アドレスバッファ４２から送られてきた外部アドレスに
基づいてその遷移状態を検出出力しこれをプリチャージ
回路４４およびセンスアンプ４４に伝える。プリチャー
ジ回路４４はこの検出結果に従ってメモリセルアレイ５
０のデータ線をプリチャージする。ロウデコーダ４５は
伝えられた外部アドレス若しくは内部アドレスをデコー
ドし、このデコード結果に従ってメモリセルアレイ５０
の多数のワード線のうちの１つを選択して活性化させる
。コラムデコーダ４６は伝えられた外部アドレスをデコ
ードしてコラムセレクト４９に出力する。ライトアンプ
４８は外部からの入力デコード（Ｉ００〜Ｉ　＋ｂ−＋
＋　）をバッファリングし、このデコーダをコラムセレ
クト４９に出力するとともに、コラムデコーダ４６から
のデコード結果に従ってメモリセルアレイ５０の多数の
ビット線のうちの１つを選択する。センスアンプ４７は
コラムセレクト４９を介して選択されたビット線の電位
を増幅してこのビット線に接続されたメモリセルのデー
タ（Ａ　ＯＯ−Ｄ　＋ｂ−１））を読み出す。

以上の動作はＢポートにあっても全く同様である。

第４図に示したデュアルポートＲＡＭ３の内部構成自体
は従来のものと同一構成であるが、デュアルポー）ＲＡ
Ｍ３に接続されるテスト用人出力端子の接続方法が従来
のものと異なる。すなわち、Ｅ　Ａ　００〜Ｉ　Ａ　ｎ
−ｎ　アドレス（Ａポート）とＪＢＯＯ〜Ｊ　Ｂ　＜ｃ
−ｎ　アドレス（Ｂポート）とが共通に接続されるとと
もに、ＲＥＩＡ（Ａポート）とＲＥＪＢ　（Ａポート）
とが共通に接続され、ライトイネーブルＷＥＩ（Ａポー
ト）とライトイネーブルＷＥＪ（Ｂポート）とは独立し
ている。

第５図は外部端子からの入力波形とデュアルポートＲＡ
Ｍ３からの出力波形を示すテストデータのタイミングチ
ャートである。第５図において、共通アドレスはＴＡ、
共通入力はＴＩにあたり、共通アドレスＡ１〜Ａ４は“
０”ｌ”のある組み合わせと考えられ、同じアドレスを
２パターンづつ繰り返し変えている。共通入力ＴＩのう
ち“不定”というのはどのような値でもよいという意味
である。

ＴＷＥｌによりＡポートの書込みを行っており、同図で
はＡポートの書込みは２回行っている。また、Ｂポート
の方もＴＷＥ２による別の時間で書込みを行っている。

例えば、Ａポート側からＤｌという入力を入れ、ライト
イネーブルＴＷＥ１が“Ｈ”に戻ったところで読出しに
なるが、同図に示すようにアドレスは変わっていないか
らＡポートの方からＬＳＩ出力が出力端子１１を介して
ＴＯとして出てくる。アドレスを変え、Ｂポートの方か
らデータＤ２を書込むとアドレスは変わっていないから
、そのままのアドレスで読出し状態になりＡポートから
Ｄ２が外部に出力される。ポート選択信号ＰＳによりＡ
ポートを選択しているので上述の例ではＡポートから出
力が出されるが、ＰＳを反転させればＢポートの出力が
選ばれることになる。ＰＳＳＴＷＥｌ、ＴＷＥ２の入力
に対してどのポートが選ばれるかを示したものが第１表
である。

第１表以下、試験方法を説明する。

（１）テストモードの設定外部から与えるテストモード信号ＴＭを“Ｌ”にするこ
とにより内蔵ＲＡＭ３をランダムロジック回路２と切り
離し、共用テスト端子をテスト状態にする。

（２）テストするポートの選択外部から与える選択信号ＰＳによりリードポートを選択
する。またテスト用ライトイネーブル信号ＴＷＥｎによ
りライトポートを選択する。

テストを行うポートの組み合わせは第１表の通りである
。

（３）試験の実行（１）、（２）を行うことにより多ポートＲＡＭ３はシ
ングルポートＲＡＭとみなすことができるのでシングル
ポートＲＡＭ用のテストパターンを用い試験を行う。１
つのポートの組み合わせについて試験が終われば（２）
の手順でポートの組み合わせを変えて同様に試験を行う
。

このようにして考えられる全てのポートの組み合わせに
ついて試験を行えばよい。

上記試験用回路とＲＡＭのイネーブル端子を第１表に示
すとおりに与えることにより１つのデュアルボー）ＲＡ
Ｍ３を４つのシングルポートＲＡＭとみなして試験を行
うことが可能となる。

以下、上記基本原理に基づいて実施例を説明する。

第６．７図は本発明に係る半導体集積回路装置の第１実
施例を示す図であり、本実施例は多ポートメモリとして
１６ワード×４ビツトのデュアルポートＲＡＭ（Ａ）と
３２ワード×２ビツトのデュアルポートＲＡＭ　（Ｂ）
が１つずつ含まれる場合に適用した例である。本実施例
の説明に当たり第１〜４図に示す原理説明図と同一構成
部分には同一番号・同一符号を付している。

第６図において、６１は１６ワード×４ビツトのデュア
ルポートＲＡＭ　（Ａ）　、６２は３２ワード×２ビツ
トのデュアルポートＲＡＭ　（Ｂ）であり、デュアルポ
ートＲＡＭ６１．６２は図示しないランダムロジック回
路に接続されている。試験回路の接続状態を分かり易く
するため試験回路以外の結果およびＭＭ端子は省略して
いるが、第１図に示す原理説明の場合と同様にして接続
される。図中、８〜１０および６３〜６８は外部入力端
子、６９〜７１は外部出力端子であり、外部入力端子６
３〜６５にはテスト用入力データ信号ＴＩＯ〜ＴＩ３が
、外部出力端子６６〜６８にはテスト用アドレス信号Ｔ
ＡＯ〜ＴＡ４がそれぞれ入力されるとともに、これらテ
スト用人力Ｔｌ０−ＴＩ３およびＴＡＯ〜ＴＡ４は全て
のポート（本実施例ではデュアルボー）ＲＡＭ６１．６
２のＡポートおよびＢポート）に並列に接続される。ま
た、テスト用入力端子８〜１０にはテスト用ライトイネ
ーブル信号ＴＷＥＩ、ＴＷＥ２およびテスト用ＲＡＭイ
ネーブル信号ＴＲＥがそれぞれ入力され、これらＴＷＥ
ｌ、ＴＷＥ２およびＴＲＥは各デュアルボー）　ＲＡ　
Ｍ６１．６２に並列に接続される。一方、デュアルポー
トＲＡＭ６１のＡポートの各ビット八〇〜Ａ３はポート
セレクタ７２〜７４を介してそれぞれ６９〜７１に接続
されるとともに、そのＢポートの各ビットＢ０〜Ｂ３は
ポートセレクタ７５〜７７を介してそれぞれ外部出力端
子６９〜７１に接続され、さらにデュアルボー）ＲＡＭ
６１のＡポート（ポート１）の各ビットＡ（１、ＡＩお
よびＢポート（ポート２）の各ビットＢｅ　、Ｂ＋　も
それぞれポートセレクタ７８〜８１を介して外部出力端
子６９〜７０に接続される。したがって、デュアルポー
トＲＡＭ６１．６２のテスト用人力ＴＩＯ〜ＴＩ３、Ｔ
ＡＯ〜ＴＡ４およびテスト用ライトイネーブルＴＲＥは
デュアルポートＲＡＭ６１．６２の全てのポートに共通
に分配して与えられることになるとともに、デュアルポ
ートＲＡＭ６１．６２の各ポートの出力はポートセレク
タ７２〜８１を介して外部出力端子６９〜７１からテス
ト用出力データ信号ＴＤＯ−ＴＤ３として外部に出力さ
れる。なお、テスト用ライトイネーブルＴＷＥＩ、ＴＷ
Ｅ２はデュアルボー）ＲＡＭ６１．６２の各ポート毎に
独立に設けられている。上記ポートセレクタ７２〜８１
に与えられる制御信号８０〜Ｓ、は出力ポート制御信号
Ｐｓｉ、ＰＳ２を基に第７図に示すデコーダにより作成
される。第７図は出力ポート制御信号ｐｓｔ、ｐｓ２か
らＳ、〜Ｓ、を作成するデコーダ８２の回路図であり、
同図中、８３．８４はインバータ、８５〜８８はＮＡＮ
Ｄゲートを示す。

（本実、以下余白）第２表第２表は出力ポート制御信号ＰＳ１、Ｐ　Ｓ、２とテス
ト用ランダムイネーブルＴＷＥＩ、ＴＷＥ　２の組み合
わせと対応するポートの関係を示す表であり、同表中、
被試験ＲＡＭとあるのはデュアルボー）ＲＡＭ６１．６
２を示す。したがって、第２表に示す組み合、わせに従
ってデュアルボー）ＲＡＭ６１．６２のテスト用外部端
子にテスト信号ＰＳ　１゜ＰＳ２、ＴＷＥｌ、ＴＷＥ２
を与え、全てのポートの組み合わせについて試験を行う
ようにすれば、１６ワード×４ビツトのデュアルポート
ＲＡ　Ｍ６１と３２ワード×２ビツトのデュアルポート
ＲＡＭ６２を１６ワード×４ビツトのシングルポートＲ
ＡＭ２つと３２ワード×２ビツトのシングルポートＲＡ
Ｍ２つの組み合わせと考えて試験を行うことが可能にな
る。そしてこの場合に用意する必要があるテストパター
ンは１６ワード×４ビツトおよび３２ワード×２ビツト
のシングルボー）ＲＡＭ用のデータで済むことになるこ
とから、試験用端子の数を大幅に低減させることができ
る。ここで、テスト用ライトイネーブル信号はポート毎
に独立して設ける必要があることから、ポート数が増え
ればそれに伴って増加していくことになるものの、他の
試験用外部端子はデュアルポートＲＡＭをシングルボー
）ＲＡＭとみなして試験を行うことによって約半減させ
ることが可能になる。特に、内蔵メモリの個数が増えて
もチップ全体のテスト用外部端子は殆ど増加しないので
チップ内にメモリが複数個存在する場合には非常に有利
である。

第８．９図は本発明に係る半導体集積回路装置の第２実
施例を示す図であり、本実施例は多ポー）ＲＡＭとして
１６ワード×４ビツトの３ボ一トＲＡＭ　（Ｃ）が一つ
含まれる場合に適用した例である。本実施例の説明に当
たり第１実施例と同一構成部分には同一番号・同一符号
を付して重複部分の説明は省略する。

第８図において、９１は１６ワード×４ビツトの３ポ一
トＲＡＭ　（多ポートメモリ）であり、３ボ一トＲＡＭ
９１は図示しないランダムロジック回路に接続されてい
る。テスト用入力データ信号ＴＩＯ〜ＴＩ３は３ポ一ト
ＲＡＭ９１に接続され、テスト用アドレス信号ＴＡＯ〜
ＴＡ３は３ポー）ＲＡＭ９１の全てのポート（本実施例
ではＡポート、ＢポートおよびＣポート）に並列に接続
される。また、テスト用ライトイネーブル信号ＴＷＥは
そのまま３ポ一トＲＡＭ９１に接続されて、テスト用ラ
イトイネーブル信号ＴＲＥは全てのポート毎に独立して
接続される。一方、Ａポートの各ビットＡ０〜Ａ３はポ
ートセレクタ７２〜７４を、Ｂポートの各ビット８０〜
Ｂ３はポートセレクタ７５〜７７を、Ｃポートの各ビッ
ト００〜Ｃ１はポートセレクタ９２〜９４をそれぞれ経
由して外部出力端子６９〜７１に並列に接続される。上
記ポートセレクタ７２〜７７．９２〜９４に与えられる
制御信号３０〜Ｓ２は第９図に示すデコーダ９５により
作成される。第９図中、９６．９７はインバータ、９８
〜１００はＮＡＮＤゲートを示す。

本実施例ではテスト用ライトイネーブル信号ＴＷＥは１
つでよく、出力ポート制御信号Ｐｓ１、ＰＳ２と組み合
わせると対応するポートの関係は第３表のように示され
る。したがって、１６ワード×４ビツトの３・ポートＲ
ＡＭを１６ワード×４ビツトのシングルポートＲＡＭと
みなして試験可能になり、試験用外部端子数を大幅に減
少させることができる。

第１０図は本発明に係る半導体集積回路装置の第２実施
例を示す図であり、本実施例は１６ワード×４ビツトの
デュアルポー）ＲＡＭ　（Ｄ）と３２ワード×４ビツト
のＲＯＭ　（Ｅ）が含まれる場合の例である。

第１実施例と同一構成部分には同一番号・同一符号を付
して重複部分の説明は省略する。

第１０図において、１０１は１６ワード×４ビツトのデ
ュアルポートＲＡＭ　（多ポートメモリ）、１０２は３
２ワード×４ビツトのＲＯＭであり、デュアルボー）Ｒ
ＡＭＩＯＩおよびＲＯＭ１０２は図示しないランダムロ
ジック回路に接続されている。本実施例ではテスト用ア
ドレス信号ＴＡＯ−ＴＡ３およびテスト用ＲＡＭイネー
ブル信号ＴＲＥのみがＲＯＭ１０２に接続され、ＲＯＭ
１０２からは各ビットＤ０〜Ｄ３がポートセレクタ１０
３．１０４を経由して外部出力端子６９．７１に並列に
接続される。

したがって、本実施例ではＰＳが１つＴＷＥが１つ必要
になり、対応するポートの関係は第４表になる。このよ
うに、多ポー）ＲＡＭ以外のメモリが存在しても同様の
回路を用い試験を行うことが可能である。

〔発明の効果〕

本発明によれば、多ポートメモリを試験する際に使用す
るテスト用の外部端子数を大幅削減することができる。

【図面の簡単な説明】

第１〜５図は本発明の詳細な説明するための図であり、第１図はその全体構成図、第２図はその入力セレクタの回路図、第３図はその出力ポートセレクタの回路図、第４図はそ
のデュアルボー）ＲＡＭのブロック図、第５図はそのテストデコーダのタイミングチャート、第６．７図は本発明に係る半導体集積回路装置の第１実
施例を示す図であり、第６図はその全体構成図、第７図はそのデコーダの回路図、第８．９図は本発明に係る半導体集積回路装置の第２実
施例を示す図であり、第８図はその全体構成図、第９図はそのデコーダの回路図、第１０図は本発明に係る半導体集積回路装置の第３実施
例を示すその全体構成図である。ｌ・・・・・・半導体集積回路（半導体集積回路装置）
、２・・・・・・ランダムロジック回路、３．６１．６
２．１０１・・・・・・デュアルポートＲＡＭ（多ポー
トメモリ）、４〜１０・・・・・・テスト用入力端子、１０・・・・
・・テスト用出力端子、１２〜１９・・・・・・入力セレクタ、２０、３１．８
３．８４．９６．９７・旧・・インバータ、２１．２２
・・・・・・出力ポートセレクタ、３２．３３・・・・
・・ＡＮＤゲート、３４・・・・・・○Ｒゲート、３５・・・・・・スイッチングゲート、４Ｌ　５１・・
・・・・バッファ、４２．５２・・・・・・アドレスバッファ、４３、Ｓ３
・・・・・・アドレス遷移回路、４４．５４・・・・・
・プリチャージ回路、４５．５５・・・・・・ロウデコ
ーダ、４６．５６・・・・・・コラムデコーダ、４７．
５７・・・・・・センスアンプ、４８．５８・・・・・
・ライトアンプ、４９．５９・・・・・・コラムセレク
タ、５０・・・・・・メモリセルアレイ、６３〜６８・・・・・・外部入力端子、６９〜７１・・
・・・・外部出力端子、７２〜８１．９２〜９４、１０
３、１０４・・・・・・ポートセレクタ、８２．９５・・・・・・デコーダ、８５〜８８．９８〜１００・・・・・・ＮＡＮＤゲート
、９１・・・・・・３ボ一トＲＡＭ（多ポートメモリ）
、１０２・・・・・・ＲＯＭ。ＴＭ・・・・・・ライトモード信号、ＰＳ、Ｐｓｉ、ＰＳ２・・・・・・ポートセレクタ信号
、ＴＩ、Ｔｌｌ〜ＴＩ３・・・・・・テスト用入力デー
タ信号、ＴＡＳＴＡＩ〜ＴＡ４・・・・・・テストアドレス信号
、ＴＷＥ、ＴＷＥ　Ｌ　ＴＷＥ２・・・・・・テスト用
ライトイネーブル信号、ＴＨＥ・・・・・・テスト用ＲＡＭイネーブル信号。原理説明の入力セレクタの回路第２図原理説明の出力ポートセレクタの回路第３図：出力に伝わる値原理説明のテストデコーダのタイミングチャート第図（Ｂ）第１実施例の全体構成図第６図

Claims

【特許請求の範囲】１チップ内にランダムロジック回路と複数の入出力ポー
トを有する多ポートメモリとを混載した半導体集積回路
装置において、前記チップ内に外部からの試験信号に基づいて前記多ポ
ートメモリの試験を行う試験回路を設け、該試験回路は
、前記試験信号を前記多ポートメモリの各ポート毎に共
通に分配し、分配された前記試験信号に基づいて前記多
ポートメモリをシングルポートメモリとして前記試験を
行うように構成されたことを特徴とする半導体集積回路
装置。