JPS63173975A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の試験回路に関し、特に論理回
路内に組込まれたメモリ回路を試験するための試験補助
回路に関するものである。

〔従来の技術〕

第２図は論理回路内に組込まれたメモリ回路を試験する
ための、従来のテスト補助回路である。

図において、１は半導体装置、２は論理回路、３はメモ
リ回路（本図では３ピント×８ワードのメモリを示す）
、４はアドレスデコーダ、５は入力データレジスタ、６
は出力データレジスタであり、該アドレスデコーダ４．
入力データレジスタ５゜出力データレジスタ６はシフト
レジスタを用いて実現されている。

また７はアドレス入力専用外部端子、８は入力データ専
用外部端子、９はデータ出力用外部端子、２０はアドレ
ス入力専用外部端子７より入力された情報（“０″また
は“１３）をアドレスデコーダ４にシフトして格納する
とともに入力データ専用外部端子８より入力された情報
（“０”または“ｌ”）を入力データレジスタ５ヘシフ
トして格納するためのデータシフトクロック外部端子、
２１はアドレスデコーダ４に格納されたアドレスデータ
をメモリ回路３へ伝えるためのラッチクロックを与える
ラフチクロック外部端子、２２はメモリ回路３よりの出
力が格納されている出力データレジスタ６のデータをデ
ータ出力用外部端子９へ順次シフトするためのデータシ
フトクロック外部端子、２３は入力データレジスタ５に
格納された入力データ（書込み用）をメモリ回路３へ書
込み、同時にメモリ回路３のデータを出力データレジス
、り６へ格納するための入出力データラッチクロック外
部端子、ｌＯは論理回路２から出力されるアドレス入力
用内部線、１１は論理回路２から出力される入力データ
用内部線、１２は出力データレジスタ６から出力される
データ出力内部線、１３は論理回路２への入力および出
力用外部端子である。

１４ａはアドレス入力用内部線１０とアドレス入力専用
回路端子７とのアドレス情報を切換えるアドレス入力用
セレクタ、１４ｂは入力データ用内部ｉ￥ｉｌｌと入力
データ専用外部端子８との入力データ情報を切換える入
力データ用セレクタ、１４Ｃはデータ出力内部線１２と
データ出力用外部端子９とのデータとを切換える出力デ
ータ用セレクタである。

メモリ回路３の試験について説明する。アドレス入力専
用外部端子７あるいはアドレス入力用内部線１０よりの
アドレス情報（第２図では３ビットの情報であり２’−
８通りのアドレス情報）をアドレス入力用セレクタｔａ
ａにより切換えてアドレスデコーダ４へ入力する。アド
レスデコーダ４は８通りの組合せに応じて、メモリ回路
３の縦方向のメモリ回路を指定（アクセス）する０次に
、入力データ専用外部端子８あるいは入力データ用内部
線１１よりの入力データ（第２図では３ピントの入力デ
ータ）を入力データ用セレクタ１４ｂにより切換えてい
ずれか一方のデータを入力データレジスタ５に入力する
。この時点でメモリ回路３の位置、即ちメモリ回路３中
のどのメモリ回路をアクセスしているかということ、及
びその位置に書込まれるデータが決定され、書込み動作
（ここでは説明を省略する）が実行され、該当メモリ回
路にデータが記憶される。

次に読出し動作は、メモリ回路の特定の位置を指定（ア
クセス）シ（この動作は前述と同様）、該当メモリ回路
に記憶されているデータは出力データレジスタ６に格納
される。それから、データ出力用外部端子９あるいはデ
ータ出力内部線１２を出力データ用セレクタ１４ｃでい
ずれか一方に切換えてデータを出力する。

通常は各セレクタ１４ａ−１４Ｃをそれぞれの専用外部
端子７〜９に切換えてメモリ回路３の機能（データの書
込み、読出し動作）の試験を実行する。論理回路２の人
力及び出力用外部端子１３を利用する場合は、論理回路
２の論理をすべて熟知して、入力および出力用のデータ
を印加、あるいは比較する必要があり、この入力および
出力用のデータ作成が困難であるので、−ｉには外部端
子７〜９．２０〜２３を用いてメモリ回路３の試験が行
われる。

〔発明が解決しようとする問題点〕

従来の試験補助回路（第２図で相当するのは４゜５．６
．１４ａ、１４ｂ、１４Ｃ１２０，２１゜２２．２３か
らなる回路）３０は以上のように構成されているので、
この試験補助回路に不具合が存在した場合にメモリ回路
３あるいは試験補助回路３０自身のいずれが不具合を有
しているのか不明であったり、あるいは論理回路２を用
いてメモリ回路の機能試験を実施する場合、論理回路２
゜試験補助回路３０．メモリ回路３のどの部分が不具合
を有しているのか不明であった。従って半導体装置ｌの
不良箇所を明示して、不具合部分を解析するまでに多大
な労力と時間とを費やすことになる。更に、大規模な半
導体装置（デバイス）の開発において不良解析、特に不
良箇所の明示は極めて重要な技術であり、この従来回路
では試験補助回路の信頼性の確認が出来ないという欠点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、試験補助回路の機能動作の確認が試験補助回
路単独で行えるとともに、メモリ回路の機能試験を実行
する場合、書込み動作、読出し動作のいずれの状態にお
いても、試験補助回路の機能動作の確認が行える半導体
装置の試験補助回路を得ることを目的とする。

（問題点を解決するための手段〕 この発明に係る半導体装置の試験補助回路は、出力デー
タレジスタにアドレスデコーダと入力データレジスタの
情報を入力して外部端子よりその情報が観測できるよう
に構成したものである。

〔作用〕

この発明における試験補助回路は、出力データレジスタ
にアドレスデコーダと入力データレジスタのそれぞれ１
つの情報を入力できるように、本来の出力データレジス
タの大きさよりも２個分だけ大きくして構成され、さら
に、この出力データレジスタヘアドレスデコーダと入力
データレジスタの情報が常に入力されるように接続され
ているから、試験補助回路の試験においても専用外部端
子より、メモリ回路のデータとともに試験補助回路の情
報もあわせて観測することが可能となっている。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体装置の試験補助
回路を示し、図において、１〜１３．１４ａ、１４ｂ、
１４ｃ、２０〜２３までは第２図のものと同一である。

１５はアドレスデコーダ４の最下位ビットの情報を出力
レジスタ６の情報として格納するアドレスデコーダ情報
格納部、１６は入力データレジスタの先頭に格納されて
いる情報を出力レジスタ６の情報として格納する入力デ
ータ情報格納部、１７はアドレスデコーダ４の最下位ビ
ットの情報をアドレスデコーダ情報格納部１５へ伝える
アドレスデータ内部線、１８は入力データレジスタ５の
先頭に格納されている情報を入力データ情報格納部１０
へ伝える入力データ内部線である。

次に試験補助回路の機能確認を行うための動作について
述べる。第３図においてアドレス入力専用外部端子７に
（１，０，０）のデータ系列を、人力データ専用外部端
子８に（０，１，１）のデータ系列を与え、同時にデー
タシフトクロック外部端子２０より３個のシフトクロッ
クを印加することによって、アドレスデコーダ４に（１
，Ｏ。

Ｏ〕が、入力データレジスタ５に（０，１，１）が格納
される（サイクル■〜■）。このときアドレスデコーダ
４の最下位ビットのデータは“１”である。

次にサイクル０でラッチクロック外部端子２１にラッチ
クロック（Ｌｏｗイネーブルクロック）を印加して、ア
ドレスデコーダ４に格納されているアドレス情報をメモ
リ回路３へ伝え、これによりメモリ回路の特定の回路が
指定される。同時に入力データレジスタ５に格納されて
いるデータの内、最初に入力されたデータ（この場合“
Ｏ”）と、アドレスデコーダ４に格納されている最下位
ビットのアドレス情報（この場合“１”）とが、入力デ
ータ情報格納部１６とアドレスデコーダ情報格納部１５
へそれぞれ格納される。また同時にメモリ回路３の指定
された回路のデータも出力レジスタ６へ格納される。

次に、データシフトクロツタ外部端子２２より、出力デ
ータレジスタ６と入力データ情報格納部１６とアドレス
デコーダ情報格納部１５にその総ビット数に相当する個
数だけクロックを印加（この場合は５個）することで、
出力データレジスタ６゜アドレスデコーダ情報格納部１
５．入力データ情報格納部１６に格納されているデータ
が順次、データ出力用外部端子９に現れる（サイクル■
〜■）。

この時サイクル■〜■の３個の出力値はメモリ回路３の
出力データであり、サイクル■では入力データ情報格納
部１６の、サイクル■ではアドレスデコーダ情報格納部
１５のデータがそれぞれ現れる。この場合には、サイク
ル■にてデータ“０″がサイクル■にてデータ′１”が
現れる。サイクル■から現れたデータ“Ｏ゛はサイクル
■までホールドされている。このホールドされたデータ
は外部端子２２よりのクロックが印加される期間まで続
いている。サイクル■から現れたデータ“１”も同様に
サイクル■の外部端子２２よりのクロックが印加される
サイクル■までホールドされている。

サイクル■、■、■には同時に外部端子７より（０，１
，１）が、外部端子８より（１，０，Ｏ）がそれぞれシ
フトクロック２０に同期して入力される。サイクル■、
■、■、＠ｌは前述したサイクル■、■、■、■と同様
で、データが異なっているだけである。サイクル■、０
．０．［相］、［相］は前述したサイクル■、■、■、
■、■と同様である。

サイクル［相］に現れる外部端子９のデータは１１”で
あり、サイクル■では“Ｏ”が現れる。これはサイクル
■で入力したデータがサイクル■で入力したデータと反
転しているためである。サイクルΦ〜０までの間はメモ
リ回路３へのデータ書込みを禁止するために入出力デー
タラッチクロック外部端子２３は常に旧ｇｈとしておく
。こうすることにより、メモリ回路の試験に先立って試
験補助回路の機能動作の確認を試験補助回路単独で行う
ことができる。具体的には本半導体装置に接続されたテ
スタがデータ出力用外部端子より出力されたデータと期
待値とを比較することにより、上記確認を行うことがで
きる。

一方、第４図に示すように外部端子２３を旧ｇｈ入力で
はなくクロック（Ｌｏｗイネーブル）入力として、サイ
クル■およびサイクル［相］にクロックを発生させると
、メモリ回路３へ外部端子８より与えられたデータ系列
が外部端子７で指定されたメモリ回路３に書込まれる。

以下この所謂書込み機能となる場合の動作について第４
図を用いて説明する。

サイクル■〜■までは第３図で説明した動作と同じであ
る。サイクル■にて外部端子２３よりクロック（Ｌｏｗ
イネーブル）が印加されると、アドレス入力専用外部端
子７より入力されたアドレスデータ（０，０，０）で指
定されるメモリ回路は、第５図中の実線矢印↓を付した
回路である。そして、入力データ専用外部端子８より入
力された、メモリ回路３に書込まれるデータ（０，１，
１）が当該指定されたメモリ回路へ書込まれる。第５図
にメモリ回路３にデータが書き込まれた状態を示した。

サイクル■〜■までは第３図と全く同じ動作を行う、即
ち、メモリ３に書込まれた″Ｏ″、“１′。

“１′のデータがサイクル■、■、■においてデータ出
力用外部端子９に現れてくる。サイクル■。

［相］においては入力データ情報格納部１６とアドレス
デコーダ情報格納部１５のデータがそれぞれ出力される
。サイクル■、■、■では同時にサイクル■、■、■と
は異なるアドレスデコーダ（０゜０．１〕とメモリ回路
３への書込みデータ〔１゜０．０〕が与えられ、サイク
ル［相］で実行（書込み）される。

サイクル■、０．０はメモリ回路３の指定されたメモリ
回路（０，Ｏ，ｌ）（第５図中の破線矢印↓で示すとこ
ろの回路）に書込まれたデータ〔１、Ｏ，Ｏ）がデータ
出力用外部端子９に現れる。

サイクル［相］、＠はサイクル■、［相］と同様である
。

また、サイクル０．０．　＠でメモリ回路の指定データ
を（０，１，０）として、順次このデータを最下位より
カウントアツプしていき、（１，１゜１〕までデータを
与えることで、メモリ回路３のすべてのメモリ回路にデ
ータ専用外部端子８より印加される情報を書込んだり、
読出したりできる。

本例の場合では５４サイクル必要である。

このように、本実施例によれば、試験補助回路を外部端
子より直接制御し、更に、各試験補助回路を接続しであ
るので、試験補助回路の機能の確認が論理回路やメモリ
回路とは完全に独立して実施でき、半導体装置中に不具
合が存在する場合はどの部分において不具合が存在して
いるのか容易に判明できる。また、試験補助回路の動作
確認はすべて専用外部端子より実行できるので、従来の
ように複雑になっていく論理回路を介して試験をする場
合よりも圧倒的に簡単に試験用の入出力系列（テストバ
タン）が作成でき、汎用試験機で容易に検査（試験）が
行える。

また第６図に本発明の他の実施例として、メモリ回路を
２個搭載した場合の半導体装置の試験補助回路を示した
。図中、■は半導体装置、２は論理回路である。またこ
の第６図中の記号の内で添字ａはメモリ回路３ａに、ｂ
はメモリ回路３ｂに関するものであり、添字ａｌ、ｂｌ
、ｃｌはメモリ回路３ａに、添字ａ２．ｂ２．ｃ２はメ
モリ回路３ｂに関するものである。その他は第１図に付
した記号と同一である。第６図において、アドレス入力
専用外部端子７．入力データ専用外部端子８、データシ
フトクロック外部端子２０．ラフチクロック外部端子２
１．データシフトクロック外部端子２２．入出力データ
ラッチクロック外部端子２３は、メモリ回路３ａと３ｂ
とで共有されている。

メモリ回路３ａに対するデータ出力用外部端子９　ａ　
＋　メモリ回路３ｂに対するデータ出力用外部端子９ｂ
は個々のメモリ回路に対応して一対一となっている。

本実施例ではメモリ回路３ａ、３ｂへの書込み動作は該
両メモリ回路３ａ、３ｂについて一括して行えるので、
試験時間はメモリ回路１個分だけの短時間で実行できる
。更に試験補助回路及びメモリ回路に書込まれたデータ
の読出しは外部端子９ａ、９ｂの独立した端子により観
測できるので、不具合が存在する場合にはいずれの試験
補助回路かメモリ回路かの分離が容易である。

〔発明の効果〕

以上のように、この発明に係る半導体装置の試験補助回
路によれば、試験補助回路の機能の確認を論理回路やメ
モリ回路とは完全に独立して実施できるように構成した
ので、試験補助回路の機能動作の確認が試験補助回路単
独で行えるとともに、メモリ回路の機能試験を実行する
場合、書込み動作、読出し動作のいずれの状態において
も、試験補助回路の機能動作の確認が行えるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の試験補
助回路を示す図、第２図は従来の試験補助回路を示す図
、第３図は本発明による試験補助回路の機能を確認する
ための入出力系列を示す図、第４図は本発明による試験
補助回路を用いた場合のメモリ回路の機能を確認するた
めの入出力系列を示す図、第５図は第４図の入出力系列
を実行した場合におけるメモリ回路に書込まれたデータ
の状態を示す図、第６図は本発明の他の実施例によ　　
゛る試験補助回路を示す図である。 図において、１は半導体装置、２は論理回路、３．３ａ
、３ｂはメモリ回路、４．４ａ、４ｂはアドレスデコー
ダ、５．５ａ、５ｂは入力データレジスタ、６，６ａ、
６ｂは出力データレジスタ、７はアドレス入力専用外部
端子、８は入力データ専用外部端子、９，９ａ、９ｂは
データ出力外部端子、１０．１０ａ、１０ｂはアドレス
入力用内部線、１１．ｌｌａ、１１もは入力データ用内
部線、１２．１２ａ、１−２ｂはデータ出力内部線、１
３は入力および出力用外部端子、１４ａ、１４ａｌ、１
４ａ２はアドレス人力セレクタ、１４ｂ。 １４ｂｌ、１４ｂ２は入力データ用セレクタ、１４ｃ、
１４ｃｌ、１４ｃ２は出力データ用セレク夕、１５，１
５ａ、１５ｂはアドレスデコーダ情報格納部、１６．１
６ａ、１６ｂは入力データ情報格納部、１７．１７ａ、
１７ｂはアドレスデコーダ内部線、１８．１８ａ、１８
ｂは入力データ内部線、２０はデータシフトクロック外
部端子、２１はラフチクロック外部端子、２２はデータ
シフトクロック外部端子、２３は入出力データラッチク
ロック外部端子、４０はレジスタ、３００゜３０は試験
補助回路である。

Claims (5)

【特許請求の範囲】
1. （１）論理回路内に組込まれたメモリ回路を有する半導
   体装置に内蔵され、当該メモリ回路を上記論理回路とは
   独立に試験するための半導体装置の試験補助回路におい
   て、 レジスタ長が上記メモリ回路のデータ巾に相当する長さ
   よりも大きなデータを保持できるレジスタを備え、 試験補助回路の試験を上記メモリ回路の試験と独立して
   実施できることを特徴とする半導体装置の試験補助回路
   。
2. （２）上記半導体装置には複数個のメモリ回路が搭載さ
   れており、 かつ試験補助回路が各メモリ回路に対応して複数個設け
   られていることを特徴とする特許請求の範囲第１項記載
   の半導体装置の試験補助回路。
3. （３）半導体装置に搭載された上記メモリ回路の試験は
   、 上記試験補助回路による他、半導体装置中に形成された
   上記論理回路を介して当該メモリ回路にデータを入力す
   ることによっても行えることを特徴とする特許請求の範
   囲第１項記載の半導体装置の試験補助回路。
4. （４）上記メモリ回路は、 それぞれシフトレジスタを用いて実現された、入力デー
   タレジスタ、出力データレジスタ、及びアドレスデコー
   ダを有するものであることを特徴とする特許請求の範囲
   第１項記載の半導体装置の試験補助回路。
5. （５）上記レジスタは、 上記出力データレジスタ及び夫々上記入力レジスタ、上
   記アドレスデコーダ中の特定の１ビットの情報を格納す
   る入力データ情報格納部、アドレスデコーダ情報格納部
   からなるシフトレジスタであることを特徴とする特許請
   求の範囲第４項記載の半導体装置の試験補助回路。