JP3455297B2 - 試験パターン発生器 - Google Patents
試験パターン発生器Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリを試験す
るための試験パターン発生器に関し、特にブロックライ
ト機能を有する半導体メモリを試験するための試験パタ
ーン発生器に関する。
るための試験パターン発生器に関し、特にブロックライ
ト機能を有する半導体メモリを試験するための試験パタ
ーン発生器に関する。
【０００２】
【従来の技術】従来の被測定デバイスの良否を試験する
半導体試験装置の構成例を図８に示す。図８は、被測定
デバイスがメモリの例であり、被試験メモリ２に対し
て、アドレス発生部１２からアドレス信号が供給され、
データ発生部１３からデータ信号が供給され、クロック
制御信号発生部１４から書き込みや読みだし等を指定す
るクロック制御信号が供給される。これらの信号を被試
験メモリ２に与えて、書き込みを完了した後、読み出し
時には、リードデータが論理比較器３に与えられ、同時
に、期待値データが、パターン発生器１から論理比較器
３に供給される。上記の各発生部は、シーケンス制御部
１１により制御されている。そして、これらの各発生部
及び制御部により、パターン発生部は構成されている。
なお、必要に応じて期待値データを発生させるためのバ
ッファメモリからなる期待値発生装置４が付加される場
合もある。
半導体試験装置の構成例を図８に示す。図８は、被測定
デバイスがメモリの例であり、被試験メモリ２に対し
て、アドレス発生部１２からアドレス信号が供給され、
データ発生部１３からデータ信号が供給され、クロック
制御信号発生部１４から書き込みや読みだし等を指定す
るクロック制御信号が供給される。これらの信号を被試
験メモリ２に与えて、書き込みを完了した後、読み出し
時には、リードデータが論理比較器３に与えられ、同時
に、期待値データが、パターン発生器１から論理比較器
３に供給される。上記の各発生部は、シーケンス制御部
１１により制御されている。そして、これらの各発生部
及び制御部により、パターン発生部は構成されている。
なお、必要に応じて期待値データを発生させるためのバ
ッファメモリからなる期待値発生装置４が付加される場
合もある。
【０００３】近年、被試験メモリ（以下、ＭＵＴと称
す）の種類が多様化し、例えばブロックライト機能を有
するメモリが存在し、これらの高速で複雑な動作を試験
する必要が出てきている。ブロックライト機能は下記の
ような動作機能をいう。ブロックライトとは、一度のラ
イト動作でＭＵＴ内部のｎビットのデータレジスタのデ
ータを同時にｍワード書き込む機能（ｍ×ｎブロックラ
イト）であり、この時書き込まれるワード数ｍはカラム
アドレスの下位数ビットで指定された範囲である。例え
ば下位２ビットの場合４ワードである。また、ブロック
ライト時に、ＭＵＴのデータピンに入力されるデータは
ワードマスクデータとして用いられ、ＭＵＴ内部のマス
クレジスタのデータはデータビットマスクデータとして
用いられる。これらの、各マスクデータにより、データ
の書き換えを行わないデータビットやワードを個別に指
定可能となっている。
す）の種類が多様化し、例えばブロックライト機能を有
するメモリが存在し、これらの高速で複雑な動作を試験
する必要が出てきている。ブロックライト機能は下記の
ような動作機能をいう。ブロックライトとは、一度のラ
イト動作でＭＵＴ内部のｎビットのデータレジスタのデ
ータを同時にｍワード書き込む機能（ｍ×ｎブロックラ
イト）であり、この時書き込まれるワード数ｍはカラム
アドレスの下位数ビットで指定された範囲である。例え
ば下位２ビットの場合４ワードである。また、ブロック
ライト時に、ＭＵＴのデータピンに入力されるデータは
ワードマスクデータとして用いられ、ＭＵＴ内部のマス
クレジスタのデータはデータビットマスクデータとして
用いられる。これらの、各マスクデータにより、データ
の書き換えを行わないデータビットやワードを個別に指
定可能となっている。
【０００４】図９は、ＭＵＴのメモリ領域に対して一度
の４×４ブロックライトでアクセスされる範囲を示す概
念図である。複数のデータビット（Ｄ０、Ｄ１、Ｄ２、
Ｄ３）に対応して、それぞれ、カラムアドレス下位２ビ
ットをデコードして指定されるＣ０、Ｃ１、Ｃ２、Ｃ３
で示される領域が、一度のブロックライトでアクセスす
る領域である。
の４×４ブロックライトでアクセスされる範囲を示す概
念図である。複数のデータビット（Ｄ０、Ｄ１、Ｄ２、
Ｄ３）に対応して、それぞれ、カラムアドレス下位２ビ
ットをデコードして指定されるＣ０、Ｃ１、Ｃ２、Ｃ３
で示される領域が、一度のブロックライトでアクセスす
る領域である。
【０００５】図１０は、４×４ブロックライト動作によ
ってアクセスされる１６のメモリセルに対して各データ
の関係を示す動作例である。４×４＝１６のセルのう
ち、マスクデータビットが（ＭＤ０、ＭＤ１、ＭＤ２、
ＭＤ３）で示されている。ＭＵＴデータピンに印加され
るデータビットが（ＢＤ０、ＢＤ１、ＢＤ２、ＢＤ３）
で示されている。また、ブロックライト時にライトデー
タとして使用されるデータレジスタビットは（ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３）で示されている。図１０で
は、マスクデータが０の所が書き換え禁止を示してい
る。従って、斜線の部分がデータ書き換え禁止となる。
即ち、この部分については、データの更新が行われな
い。なお、ブロックライトしたデータを読み出す場合に
は、普通のメモリの読み出しと同様に１ワードずつリー
ドする。
ってアクセスされる１６のメモリセルに対して各データ
の関係を示す動作例である。４×４＝１６のセルのう
ち、マスクデータビットが（ＭＤ０、ＭＤ１、ＭＤ２、
ＭＤ３）で示されている。ＭＵＴデータピンに印加され
るデータビットが（ＢＤ０、ＢＤ１、ＢＤ２、ＢＤ３）
で示されている。また、ブロックライト時にライトデー
タとして使用されるデータレジスタビットは（ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３）で示されている。図１０で
は、マスクデータが０の所が書き換え禁止を示してい
る。従って、斜線の部分がデータ書き換え禁止となる。
即ち、この部分については、データの更新が行われな
い。なお、ブロックライトしたデータを読み出す場合に
は、普通のメモリの読み出しと同様に１ワードずつリー
ドする。
【０００６】上記のような、ブロックライト機能を有す
るメモリを試験するためには、ワード方向とビット方向
のマスクデータを考慮して期待値を発生する必要があ
り、その動作や組合せが複雑なため、動作を確認する期
待値データの発生は複雑で困難なものとなる。
るメモリを試験するためには、ワード方向とビット方向
のマスクデータを考慮して期待値を発生する必要があ
り、その動作や組合せが複雑なため、動作を確認する期
待値データの発生は複雑で困難なものとなる。
【０００７】このようなブロックライト機能を持つＭＵ
Ｔを試験する方式として、従来ブロックライト動作をエ
ミュレートして期待値を発生する期待値発生装置をバッ
ファメモリで構成する方式が用いられている。これは、
ＭＵＴと同等のメモリ容量でブロックライト機能を持っ
たバッファメモリを構成し、ＭＵＴがブロックライトを
行う時、同時に同等の動作をバッファメモリ側でも行
い、ＭＵＴのブロックライトしたデータをリードする
時、同時にバファメモリ側をリードしてこれを期待値と
して使用する事で試験を行うものである。
Ｔを試験する方式として、従来ブロックライト動作をエ
ミュレートして期待値を発生する期待値発生装置をバッ
ファメモリで構成する方式が用いられている。これは、
ＭＵＴと同等のメモリ容量でブロックライト機能を持っ
たバッファメモリを構成し、ＭＵＴがブロックライトを
行う時、同時に同等の動作をバッファメモリ側でも行
い、ＭＵＴのブロックライトしたデータをリードする
時、同時にバファメモリ側をリードしてこれを期待値と
して使用する事で試験を行うものである。
【０００８】
【発明が解決しようとする課題】近年、ＭＵＴの動作速
度の高速化は目覚ましく、この高速動作を行うＭＵＴと
同等の動作を可能とする高速バッファメモリを構成する
には装置の大型化、高価格化が避けられなくなってきて
いる。これは、高速汎用メモリの価格が高く、かつメモ
リ容量が小さいためである。また、ＭＵＴより遅い汎用
メモリを使用するには、インターリーブ方式を用いなけ
ればならず、この方式はＭＵＴの数倍のメモリ容量が必
要となる。このため装置の大型化と高価格化を招いてし
まうからである。
度の高速化は目覚ましく、この高速動作を行うＭＵＴと
同等の動作を可能とする高速バッファメモリを構成する
には装置の大型化、高価格化が避けられなくなってきて
いる。これは、高速汎用メモリの価格が高く、かつメモ
リ容量が小さいためである。また、ＭＵＴより遅い汎用
メモリを使用するには、インターリーブ方式を用いなけ
ればならず、この方式はＭＵＴの数倍のメモリ容量が必
要となる。このため装置の大型化と高価格化を招いてし
まうからである。
【０００９】この発明の目的はこれらの欠点を一掃し、
高速動作可能なＭＵＴのブロックライト機能試験を、高
速で行うことのできる、試験パターン発生器を安価に提
供しようとするものである。
高速動作可能なＭＵＴのブロックライト機能試験を、高
速で行うことのできる、試験パターン発生器を安価に提
供しようとするものである。
【００１０】
【課題を解決するための手段】被測定デバイス２の論理
比較を行う期待値データを発生する試験パターン発生器
１に於いて、制御信号発生部１５からの第１ライト信号
により、データ発生部１３からのデータ信号を取り込む
データレジスタ４１を設ける。そして、アドレス発生部
１２で発生したアドレスから特定のビットを取り出すア
ドレスセレクタ４４を設ける。そして、制御信号発生部
１５からの第２ライト信号により、データ発生部１３か
らのデータ信号を、当該アドレスセレクタ４４より出力
されたデータ選択信号により指定された領域に取り込む
マスクデータレジスタファイル４２を設ける。そして、
制御信号発生部１５からの第３ライト信号により、デー
タ発生部１３からのデータ信号を、当該アドレスセレク
タ４４より出力されたデータ選択信号により指定された
領域に取り込むライトデータレジスタファイル４３を設
ける。そして、当該アドレスセレクタ４４の出力信号
と、当該マスクデータレジスタファイル４２の出力信号
と、当該ライトデータレジスタファイル４３の出力信号
とにより、当該データレジスタ４１の出力データか、当
該データ発生器１３の出力データかを合成出力するデー
タフォーマッタ６０を設ける。このように、試験パター
ン発生器を構成する。
比較を行う期待値データを発生する試験パターン発生器
１に於いて、制御信号発生部１５からの第１ライト信号
により、データ発生部１３からのデータ信号を取り込む
データレジスタ４１を設ける。そして、アドレス発生部
１２で発生したアドレスから特定のビットを取り出すア
ドレスセレクタ４４を設ける。そして、制御信号発生部
１５からの第２ライト信号により、データ発生部１３か
らのデータ信号を、当該アドレスセレクタ４４より出力
されたデータ選択信号により指定された領域に取り込む
マスクデータレジスタファイル４２を設ける。そして、
制御信号発生部１５からの第３ライト信号により、デー
タ発生部１３からのデータ信号を、当該アドレスセレク
タ４４より出力されたデータ選択信号により指定された
領域に取り込むライトデータレジスタファイル４３を設
ける。そして、当該アドレスセレクタ４４の出力信号
と、当該マスクデータレジスタファイル４２の出力信号
と、当該ライトデータレジスタファイル４３の出力信号
とにより、当該データレジスタ４１の出力データか、当
該データ発生器１３の出力データかを合成出力するデー
タフォーマッタ６０を設ける。このように、試験パター
ン発生器を構成する。
【００１１】また、上記の試験パターン発生器におい
て、制御信号発生部１５からの選択信号により、当該デ
ータフォーマッタ６０の出力信号か当該データ発生部１
３の出力信号かを選択出力するマルチプレクサ５０を設
けて、試験パターン発生器を構成しても良い。
て、制御信号発生部１５からの選択信号により、当該デ
ータフォーマッタ６０の出力信号か当該データ発生部１
３の出力信号かを選択出力するマルチプレクサ５０を設
けて、試験パターン発生器を構成しても良い。
【００１２】
【作用】この発明によれば、ＭＵＴのブロックライトを
行った領域をリードする時は、図１に示すように、マル
チプレクサ５０を期待値合成部４０からの期待値を選択
するように切り換え、普通にＭＵＴをリードして出力さ
れるリードデータと期待値を論理比較器３で比較を行い
良否判定する。この時、ブロックライト試験の前にメモ
リ領域を初期化したデータ・パターンを再度データ発生
部１３で発生させながらリード動作を行う。ここで再度
発生させたデータ・パターンがマスクされて更新されな
かったデータとして期待値合成に用いられる。すなわ
ち、期待値合成部内のデータフォーマッタ６０でマスク
データレジスタファイル４２やライトデータレジスタフ
ァイル４３の各マスクデータによりＲＤｎデータとＩＤ
ｎデータを１ビット毎に切り換えながらブロックライト
後のＭＵＴのメモリセルの状態と矛盾しない期待値の発
生を行う。
行った領域をリードする時は、図１に示すように、マル
チプレクサ５０を期待値合成部４０からの期待値を選択
するように切り換え、普通にＭＵＴをリードして出力さ
れるリードデータと期待値を論理比較器３で比較を行い
良否判定する。この時、ブロックライト試験の前にメモ
リ領域を初期化したデータ・パターンを再度データ発生
部１３で発生させながらリード動作を行う。ここで再度
発生させたデータ・パターンがマスクされて更新されな
かったデータとして期待値合成に用いられる。すなわ
ち、期待値合成部内のデータフォーマッタ６０でマスク
データレジスタファイル４２やライトデータレジスタフ
ァイル４３の各マスクデータによりＲＤｎデータとＩＤ
ｎデータを１ビット毎に切り換えながらブロックライト
後のＭＵＴのメモリセルの状態と矛盾しない期待値の発
生を行う。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１４】図１は本発明の１実施例を示す試験パター
ン発生器を含む半導体メモリ試験装置のブロック図であ
る。図２は当該試験パターン発生器中の期待値発生部の
ブロック図である。図３は、当該期待値発生部中のデー
タフォーマッタの構成例である。
ン発生器を含む半導体メモリ試験装置のブロック図であ
る。図２は当該試験パターン発生器中の期待値発生部の
ブロック図である。図３は、当該期待値発生部中のデー
タフォーマッタの構成例である。
【００１５】図１に示すように、期待値合成部４０によ
り、以下に詳述するようなブロックライト機能に対応し
た期待値データを発生する。マルチプレクサ５０では、
制御信号発生部１５からの制御信号により、当該期待値
合成部４０の出力を選択するか、または従来機能に対応
するためデータ発生部１３からの期待値データを選択し
て、論理比較器３に与える。
り、以下に詳述するようなブロックライト機能に対応し
た期待値データを発生する。マルチプレクサ５０では、
制御信号発生部１５からの制御信号により、当該期待値
合成部４０の出力を選択するか、または従来機能に対応
するためデータ発生部１３からの期待値データを選択し
て、論理比較器３に与える。
【００１６】図２は当該期待値発生部のブロック図であ
る。図２に示すように、データレジスタ４１は制御信号
発生部１５からのライト命令１信号により、データ発生
部１３からのデータ信号を取り込む働きを行う。このデ
ータレジスタ４１の出力は、図７、図１０に示すブロッ
クライト領域の期待値合成でのデータレジスタビットＲ
Ｄｎとなる。
る。図２に示すように、データレジスタ４１は制御信号
発生部１５からのライト命令１信号により、データ発生
部１３からのデータ信号を取り込む働きを行う。このデ
ータレジスタ４１の出力は、図７、図１０に示すブロッ
クライト領域の期待値合成でのデータレジスタビットＲ
Ｄｎとなる。
【００１７】アドレスセレクタ４４は、アドレス発生部
１２で発生したＭＵＴアドレスの中からブロックライト
時の不定となるカラムアドレスのビットを取り出す。こ
の出力は、カラムアドレス信号（ＣＡｉ）となる。さら
にアドレスセレクタ４４は、マスクデータ（ＭＤｎ）
や、ライトデータ（ＢＤｎ）の各データ選択信号をＭＵ
Ｔアドレスの中から取り出す働きを行う。
１２で発生したＭＵＴアドレスの中からブロックライト
時の不定となるカラムアドレスのビットを取り出す。こ
の出力は、カラムアドレス信号（ＣＡｉ）となる。さら
にアドレスセレクタ４４は、マスクデータ（ＭＤｎ）
や、ライトデータ（ＢＤｎ）の各データ選択信号をＭＵ
Ｔアドレスの中から取り出す働きを行う。
【００１８】次に、マスクデータレジスタファイル４２
は、制御信号発生部１５からのライト命令２信号によ
り、データ発生部１３からのデータ信号を、当該アドレ
スセレクタ４４より出力されたデータ選択信号により指
定された領域に取り込む働きを行う。このマスクデータ
レジスタファイル４２の出力は、図１０に示すマスクデ
ータビットＭＤｎとなる。
は、制御信号発生部１５からのライト命令２信号によ
り、データ発生部１３からのデータ信号を、当該アドレ
スセレクタ４４より出力されたデータ選択信号により指
定された領域に取り込む働きを行う。このマスクデータ
レジスタファイル４２の出力は、図１０に示すマスクデ
ータビットＭＤｎとなる。
【００１９】次に、ライトデータレジスタファイル４３
は、制御信号発生部１５からのライト命令３信号によ
り、データ発生部１３からのデータ信号を、当該アドレ
スセレクタ４４より出力されたデータ選択信号により指
定された領域に取り込む働きを行う。このライトデータ
レジスタファイル４３の出力は、図１０に示すブロック
ライト時にＭＵＴのデータピンに印加されるデータビッ
トＢＤｎとなる。
は、制御信号発生部１５からのライト命令３信号によ
り、データ発生部１３からのデータ信号を、当該アドレ
スセレクタ４４より出力されたデータ選択信号により指
定された領域に取り込む働きを行う。このライトデータ
レジスタファイル４３の出力は、図１０に示すブロック
ライト時にＭＵＴのデータピンに印加されるデータビッ
トＢＤｎとなる。
【００２０】そして、データフォーマッタ６０は、ＭＵ
Ｔのブロックライト動作に合わせて、入力データ信号
（ＩＤｎ）、データレジスタビット信号（ＲＤｎ）、マ
スクデータビット信号（ＭＤｎ）、ＭＵＴのブロックラ
イトサイクルにＭＵＴのデータピンに印加されるデータ
ビット信号（ＢＤｎ）、カラムアドレス信号（ＣＡｉ）
の各データにより期待値を合成し、（ＥＤｎ）として出
力する。
Ｔのブロックライト動作に合わせて、入力データ信号
（ＩＤｎ）、データレジスタビット信号（ＲＤｎ）、マ
スクデータビット信号（ＭＤｎ）、ＭＵＴのブロックラ
イトサイクルにＭＵＴのデータピンに印加されるデータ
ビット信号（ＢＤｎ）、カラムアドレス信号（ＣＡｉ）
の各データにより期待値を合成し、（ＥＤｎ）として出
力する。
【００２１】図３は、４×４のデータフォーマッタ６０
の構成例を示し、図４は、この内、セレクト・ロジック
７０の構成例を示す。、また、図５は、この内、データ
・マルチプレクサ（８０及び９０）の構成例を示す。
の構成例を示し、図４は、この内、セレクト・ロジック
７０の構成例を示す。、また、図５は、この内、データ
・マルチプレクサ（８０及び９０）の構成例を示す。
【００２２】図６に４×４ブロックライト領域のメモリ
セルの例を示す。図６に示す４×４＝１６のセルに対し
て、図５に示す様に１ビットのマルチプレクサ１６個
（８１１、８１２、…８４４）で構成し、各マルチプレ
クサのセレクト入力には、図４に示す論理ゲート群が１
対１で接続される。ここで、ＩＤ０ー３は入力データ信
号を、ＲＤ０ー３はデータレジスタ信号を示す。１６個
のマルチプレクサの出力はＤ０ー３の各データビット毎
に４対１マルチプレクサ（９１１、９２１、…９４１）
に接続され、このマルチプレクサの２ビットセレクト入
力にアドレスセレクタ４４からのカラムアドレスの下位
２ビット信号（ＣＡ０、ＣＡ１）を接続する事により、
４×４＝１６ビットのデータがカラムアドレスの下位２
ビット信号により４ビットづつの普通のメモリ・リード
データと同じ４ビットの期待値ＥＤ０ー３に変換され
る。
セルの例を示す。図６に示す４×４＝１６のセルに対し
て、図５に示す様に１ビットのマルチプレクサ１６個
（８１１、８１２、…８４４）で構成し、各マルチプレ
クサのセレクト入力には、図４に示す論理ゲート群が１
対１で接続される。ここで、ＩＤ０ー３は入力データ信
号を、ＲＤ０ー３はデータレジスタ信号を示す。１６個
のマルチプレクサの出力はＤ０ー３の各データビット毎
に４対１マルチプレクサ（９１１、９２１、…９４１）
に接続され、このマルチプレクサの２ビットセレクト入
力にアドレスセレクタ４４からのカラムアドレスの下位
２ビット信号（ＣＡ０、ＣＡ１）を接続する事により、
４×４＝１６ビットのデータがカラムアドレスの下位２
ビット信号により４ビットづつの普通のメモリ・リード
データと同じ４ビットの期待値ＥＤ０ー３に変換され
る。
【００２３】動作手順は次のように行う。先ず、ＭＵＴ
のブロックライト機能試験の前に、期待値発生部内のア
ドレスセレクタ４４に対して、ブロックライト時に不定
となるカラムアドレスのビットの指定、すなわちブロッ
ク構成の指定を行い、また、データレジスタ４１やマス
クデータレジスタファイル４２のデータを切り換えるア
ドレスビットの指定を行う。このアドレスビットの指定
は、メモリの試験領域毎に、どのようなマスクデータで
試験を行うかという、ＭＵＴのテスト仕様にもとずいて
指定を行う。例えば、もし、全メモリ領域について同じ
テストデータで試験をする場合にはデータ切り換え信号
をすべてゼロに設定する。
のブロックライト機能試験の前に、期待値発生部内のア
ドレスセレクタ４４に対して、ブロックライト時に不定
となるカラムアドレスのビットの指定、すなわちブロッ
ク構成の指定を行い、また、データレジスタ４１やマス
クデータレジスタファイル４２のデータを切り換えるア
ドレスビットの指定を行う。このアドレスビットの指定
は、メモリの試験領域毎に、どのようなマスクデータで
試験を行うかという、ＭＵＴのテスト仕様にもとずいて
指定を行う。例えば、もし、全メモリ領域について同じ
テストデータで試験をする場合にはデータ切り換え信号
をすべてゼロに設定する。
【００２４】次に、ＭＵＴのブロックライト試験とし
て、ＭＵＴのブロックライト機能を試験するメモリ領域
にデータを通常のライト動作で書き込みを行い、メモリ
セルを初期化する。この時、期待値発生部については、
動作を行なう必要はない。そして、ＭＵＴ内部データレ
ジスタにブロックライトデータを書き込む時、同じデー
タを期待値発生部のデータレジスタ４１にも書き込みを
行う。
て、ＭＵＴのブロックライト機能を試験するメモリ領域
にデータを通常のライト動作で書き込みを行い、メモリ
セルを初期化する。この時、期待値発生部については、
動作を行なう必要はない。そして、ＭＵＴ内部データレ
ジスタにブロックライトデータを書き込む時、同じデー
タを期待値発生部のデータレジスタ４１にも書き込みを
行う。
【００２５】次に、ＭＵＴ内部マスクレジスタにマスク
データを書き込む時、同じデータを期待値発生部のマス
クデータレジスタファイル４２に書き込む。この時、こ
のマスクデータでブロックライトを行うメモリの試験領
域内のアドレスをアドレス発生部で発生させる。
データを書き込む時、同じデータを期待値発生部のマス
クデータレジスタファイル４２に書き込む。この時、こ
のマスクデータでブロックライトを行うメモリの試験領
域内のアドレスをアドレス発生部で発生させる。
【００２６】次に、ＭＵＴのブロックライト動作を行
う。この時、期待値発生部はＭＵＴのデータピンに印加
しているデータをライトデータレジスタファイル４３に
取り込む。このライトデータレジスタファイル４３に対
するデータの取り込みは、ＭＵＴのブロックライト動作
毎では無く、このデータでブロックライトを行うメモリ
の試験領域内について、一度の実行で良い。ＭＵＴ側
は、必要な回数についてブロックライト動作を行う。
う。この時、期待値発生部はＭＵＴのデータピンに印加
しているデータをライトデータレジスタファイル４３に
取り込む。このライトデータレジスタファイル４３に対
するデータの取り込みは、ＭＵＴのブロックライト動作
毎では無く、このデータでブロックライトを行うメモリ
の試験領域内について、一度の実行で良い。ＭＵＴ側
は、必要な回数についてブロックライト動作を行う。
【００２７】このように、ＭＵＴのマスクレジスタのデ
ータやデータレジスタのデータを変えてＭＵＴの全試験
領域にブロックライトを行っていく。なお、全試験領域
にブロックライトを行う前か、行った後にまとめてライ
トデータレジスタファイル４３やマスクデータレジスタ
ファイル４２にデータを書き込む手順としても良い。
ータやデータレジスタのデータを変えてＭＵＴの全試験
領域にブロックライトを行っていく。なお、全試験領域
にブロックライトを行う前か、行った後にまとめてライ
トデータレジスタファイル４３やマスクデータレジスタ
ファイル４２にデータを書き込む手順としても良い。
【００２８】ＭＵＴのブロックライトを行った領域をリ
ードする時は、図１に示すように、マルチプレクサ５０
を期待値合成部４０からの期待値を選択するように切り
換え、普通にＭＵＴをリードして出力されるリードデー
タと期待値を論理比較器３で比較を行い良否判定する。
この時、ブロックライト試験の前にメモリ領域を初期化
したデータ・パターンを再度データ発生部１３で発生さ
せながらリード動作を行う。ここで再度発生させたデー
タ・パターンがマスクされて更新されなかったデータと
して期待値合成に用いられる。すなわち、期待値合成部
内のデータフォーマッタ６０でマスクデータレジスタフ
ァイル４２やライトデータレジスタファアイル４３の各
マスクデータによりＲＤｎデータとＩＤｎデータを１ビ
ット毎に切り換えながらブロックライト後のＭＵＴのメ
モリセルの状態と矛盾しない期待値の発生が可能とな
る。
ードする時は、図１に示すように、マルチプレクサ５０
を期待値合成部４０からの期待値を選択するように切り
換え、普通にＭＵＴをリードして出力されるリードデー
タと期待値を論理比較器３で比較を行い良否判定する。
この時、ブロックライト試験の前にメモリ領域を初期化
したデータ・パターンを再度データ発生部１３で発生さ
せながらリード動作を行う。ここで再度発生させたデー
タ・パターンがマスクされて更新されなかったデータと
して期待値合成に用いられる。すなわち、期待値合成部
内のデータフォーマッタ６０でマスクデータレジスタフ
ァイル４２やライトデータレジスタファアイル４３の各
マスクデータによりＲＤｎデータとＩＤｎデータを１ビ
ット毎に切り換えながらブロックライト後のＭＵＴのメ
モリセルの状態と矛盾しない期待値の発生が可能とな
る。
【００２９】以上のように、本発明による期待値パター
ンに於いては、従来のように汎用メモリを多数使用する
事がなく、図４に示すように、セレクト・ロジックはア
ンドゲート１段により構成されており、高速な動作が可
能であり、しかも安価に実現できる。また、図５に示す
ように、データ・マルチプレクサは２入力又は４入力の
セレクタにより構成されており、高速な動作が可能であ
り、しかも安価に実現できる。このように、データフォ
ーマッタ６０は高速・安価であり、他のレジスタ（４
１、４２、４３）やセレクタ４４やマルチプレクサ５０
も高速・安価に実現できる。
ンに於いては、従来のように汎用メモリを多数使用する
事がなく、図４に示すように、セレクト・ロジックはア
ンドゲート１段により構成されており、高速な動作が可
能であり、しかも安価に実現できる。また、図５に示す
ように、データ・マルチプレクサは２入力又は４入力の
セレクタにより構成されており、高速な動作が可能であ
り、しかも安価に実現できる。このように、データフォ
ーマッタ６０は高速・安価であり、他のレジスタ（４
１、４２、４３）やセレクタ４４やマルチプレクサ５０
も高速・安価に実現できる。
【００３０】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。ブロックライト
機能試験を、高速で行うことのできる、試験パターン発
生器を安価に提供できた。
いるので、次に記載する効果を奏する。ブロックライト
機能試験を、高速で行うことのできる、試験パターン発
生器を安価に提供できた。
【図１】本発明の１実施例を示す試験パターン発生器を
含む半導体メモリ試験装置のブロック図である。
含む半導体メモリ試験装置のブロック図である。
【図２】本発明による期待値発生部のブロック図であ
る。
る。
【図３】４×４のデータフォーマッタ６０の構成例を示
す。
す。
【図４】セレクト・ロジック７０の構成例を示す。
【図５】データ・マルチプレクサ（８０及び９０）の構
成例を示す。
成例を示す。
【図６】４×４ブロックライト領域のメモリセルの例を
示す。
示す。
【図７】ブロックライト領域の期待値を示す。
【図８】従来の被測定デバイスの良否を試験する半導体
試験装置の構成例を示す
試験装置の構成例を示す
【図９】ＭＵＴのメモリ領域に対して一度の４×４ブロ
ックライトでアクセスされる範囲を示す概念図である。
ックライトでアクセスされる範囲を示す概念図である。
【図１０】４×４ブロックライト動作によってアクセス
される１６のメモリセルに対して各データの関係を示す
動作例である。
される１６のメモリセルに対して各データの関係を示す
動作例である。
１ パターン発生器
２ 被試験メモリ
３ 論理比較器
４ 期待値発生装置
１１ シーケンス制御部
１２ アドレス発生部
１３ データ発生部
１４ クロック制御信号発生部
１５ 制御信号発生部
４０ 期待値合成部
４１ データレジスタ
４２ マスクデータレジスタファイル
４３ ライトデータレジスタファイル
４４ アドレスセレクタ
５０ マルチプレクサ
６０ データフォーマッタ
７０ セレクト・ロジック
８０、９０ データ・マルチプレクサ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/3183
G01R 31/28
G11C 29/00 657
Claims (2)
- 【請求項１】 被測定デバイス（２）の論理比較を行う
期待値データを発生する試験パターン発生器（１）に於
いて、 制御信号発生部（１５）からの第１ライト信号により、
データ発生部（１３）からのデータ信号を取り込むデー
タレジスタ（４１）を設け、 アドレス発生部（１２）で発生したアドレスから特定の
ビットを取り出すアドレスセレクタ（４４）を設け、 制御信号発生部（１５）からの第２ライト信号により、
データ発生部（１３）からのデータ信号を、当該アドレ
スセレクタ（４４）より出力されたデータ選択信号によ
り指定された領域に取り込むマスクデータレジスタファ
イル（４２）を設け、 制御信号発生部（１５）からの第３ライト信号により、
データ発生部（１３）からのデータ信号を、当該アドレ
スセレクタ（４４）より出力されたデータ選択信号によ
り指定された領域に取り込むライトデータレジスタファ
イル（４３）を設け、 当該アドレスセレクタ（４４）の出力信号と、当該マス
クデータレジスタファイル（４２）の出力信号と、当該
ライトデータレジスタファイル（４３）の出力信号とに
より、当該データレジスタ（４１）の出力データか、当
該データ発生器（１３）の出力データかを合成出力する
データフォーマッタ（６０）を設け、たことを特徴とす
る試験パターン発生器。 - 【請求項２】 請求項１記載の試験パターン発生器にお
いて、 制御信号発生部（１５）からの選択信号により、当該デ
ータフォーマッタ（６０）の出力信号か当該データ発生
部（１３）の出力信号かを選択出力するマルチプレクサ
（５０）を設け、たことを特徴とする試験パターン発生
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18985794A JP3455297B2 (ja) | 1994-07-20 | 1994-07-20 | 試験パターン発生器 |
| TW85100259A TW284851B (ja) | 1994-07-20 | 1996-01-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18985794A JP3455297B2 (ja) | 1994-07-20 | 1994-07-20 | 試験パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836033A JPH0836033A (ja) | 1996-02-06 |
| JP3455297B2 true JP3455297B2 (ja) | 2003-10-14 |
Family
ID=16248347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18985794A Expired - Fee Related JP3455297B2 (ja) | 1994-07-20 | 1994-07-20 | 試験パターン発生器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3455297B2 (ja) |
| TW (1) | TW284851B (ja) |
-
1994
- 1994-07-20 JP JP18985794A patent/JP3455297B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-10 TW TW85100259A patent/TW284851B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW284851B (ja) | 1996-09-01 |
| JPH0836033A (ja) | 1996-02-06 |
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