JP2002203398A - 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法 - Google Patents

Abstract

(57)【要約】 【課題】 不良列のアドレスをプログラミングする時間
を低減する。 【解決手段】 （ａ）被試験メモリに適用される同じア
ドレス３０によりアドレス指定されるタグＲＡＭを確立
し、（ｂ）適用されるアドレスが不良な列に関連するこ
とを判定し、（ｃ）タグＲＡＭ中の前記適用されるアド
レスに前記列が不良であることの表示１２３、１２４を
記憶し、（ｄ）（ａ）〜（ｃ）の後に、前記被試験メモ
リの試験の次の段階の間に自動データ置換機構（３
５”）をイネーブルし、そして、（ｅ１）前記タグＲＡ
Ｍに試験アドレスを適用しつつ、前記被試験メモリを前
記試験アドレスにプログラミングすることを試みて、
（ｅ２）前記試験アドレスが不良な列に属するものであ
ることの表示を前記タグＲＡＭが含んでいる場合には、
被試験メモリが正常であると即座に通知するようにする
１によってプログラミングされるべきデータ値を置換す
ることを含む方法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本開示は、２０００年９月２
８日に出願された米国特許出願第０９／６７２，６５０
号“MEMORY TESTER HAS MEMORY SETS CONFIGURABLE FOR
USE AS ERROR CATCH RAM, TAG RAM's, BUFFER MEMORIE
S AND STIMULUS LOG RAM”に開示の情報に関わるもので
ある。この出願においては、本願の関連事項であるアド
レス選別及びデータ選別処理の態様が開示されている。
このことから、上記米国出願第０９／６７２，６５０号
を引用することにより本明細書の一部をなすものとす
る。本特許出願の主題事項は、２０００年１０月２日に
出願された米国特許出願第０９／６７２，６５０号“ME
MORY TESTER TESTS MULTIPLE DUT's PER TEST SITE”に
開示の発明にも関わる。この開示は複数の「小さい（li
ttle）」デバイスを１つの「大きい(big)」デバイスと
して試験する為の技術に関するものである。必ずしも必
須要素ではないものの、これらの技術は有用であり、本
願の技術と連携して使用することができる為、本願にお
いても関心対象とするものである。従って、この特許出
願第０９／６７２，６５０号を引用することにより本明
細書の一部をなすものとする。

【０００２】

【従来の技術】日常生活において、電子装置およびその
機能が著しく浸透してきている。多くの人々は、多岐に
わたる雑多な目的で家庭用パーソナルコンピュータ等と
共に複数の生産的なツールを所有している。多くの個人
向けの生産的電子装置は何らかの形態で不揮発性メモリ
を含んでいる。携帯電話は電源を切ってもユーザーがプ
ログラムした電話番号や設定を保持できるように不揮発
性メモリを用いている。ＰＣＭＣＩＡカードの場合に
は、コンピュータのスロットから取り外された状態でも
情報を維持することができるように不揮発性メモリを利
用する。他の多くの一般的な電子装置も、電力が供給さ
れていない組立体において不揮発性メモリの長期保存能
力を利用している。

【０００３】電子装置メーカーに不揮発性メモリを販売
する不揮発性メモリの製造者は、自社で製造したメモリ
が適正な動作を行うかを、テスタを用いて確認する必要
がある。不揮発性メモリは大量に一貫して低コストで製
造および販売される為、個々の部品の試験に要する時間
は可能な限り短くすることが非常に重要である。不揮発
性メモリの購入者は、購入したメモリ素子をより高額な
組立部品へと組み込む際に、コストを節約する為に最小
限度の試験のみ、或いは無試験で済むように望むことか
ら、メモリ製造者は高い出荷歩留まりを要求される。従
って、メモリの試験手順は、不適合品の大部分、望まし
くは全ての不適合品を１回の試験工程において識別し得
るような充分に高い効率を提供するものでなくてはなら
ない。

【０００４】不揮発性メモリの大型化と高密度化と複雑
化とが進むに伴い、これらの寸法及び複雑性への対応
を、試験時間を大幅に増大させることなく行えるテスタ
が要求される。また、テスタはメモリ素子の進化及び改
良に伴ってメモリ素子に加えられたこれらの変化に容易
に適合できなければならない。不揮発性メモリ試験にお
いて特徴的な他の問題は、メモリのセルへの書込みが何
度も繰り返されると、その部品の全体的な寿命性能が劣
化する可能性があるという点である。不揮発性メモリの
製造者は、特別な試験モードをメモリ素子中へと組み込
むことにより試験に関わる多くの問題に対処している。
これらの試験モードはメモリの購入者によって使用され
るものではなく、製造者がアクセスしてメモリの全て、
又は大部分を可能な限り短時間で効率良く試験するため
のものである。不揮発性メモリの中には試験工程中に修
復可能なものもある。従ってテスタは、修復の必要性
と、修復個所と、必要な修復の種類とを識別するもので
なくてはならず、また適切な修復を実施できなければな
らない。このような修復工程には、メモリ中の特定の不
適合部分を検出して分離することができるテスタが必要
である。修復機能と共にこの特別な試験モードの利点を
有効に活用する為には、素子から期待される応答に基づ
いた条件分岐をサポートする試験プログラムを実行する
ことができるテスタの使用が有益である。

【０００５】メモリを試験するプロセスは、概念的観点
から見るとアルゴリズム的プロセスである。例えば、一
般的な試験は、０又は１をメモリセルへと書込みながら
メモリアドレスを順次増分又は減分することを含んでい
る。１メモリサイクル中に書込まれる、又は読出される
１及び０の集合を、一般的に「ベクタ（vector）」と呼
び、ベクタのシーケンスを「パターン(pattern)」と呼
ぶ。試験は、ウォーキング１（walking 1's）や、バタ
フライパターンや、チェッカーボードといったパターン
をメモリ空間へと書込むことが一般的である。試験開発
者(test developer)は、アルゴリズム的構造の助けを借
りることによって、より容易かつ効率的に試験パターン
を作成する為のプログラムを生成することができる。ア
ルゴリズム的に一貫した試験パターンは、デバッグが容
易であり、論理的方法を使用して期待処理を実行しない
パターン部分を分離することができる。プログラミング
ループ中で繰り返す命令及びコマンドを使用してアルゴ
リズム的に作成された試験パターンは、テスタメモリに
おいて消費する空間が小さい。従って、メモリテスタは
アルゴリズム的な試験パターン作成能力を有することが
望ましい。

【０００６】信号エッジの正確な配置及び検出も、不揮
発性メモリのテスタの効率に関連して考慮されるもので
ある。指定されたマージンの内では不適合でありつつも
中央値（median）においてはほぼ適合した部品を捕捉す
るには、不揮発性メモリテスタは、各信号エッジを他の
信号エッジに対して時間的に正確に配置できなければな
らない。また、どの時点において信号エッジが受信され
たかを正確に測定する能力も重要である。従って、不揮
発性メモリテスタは、刺激のタイミングの与え方と、被
試験デバイス（Device Under Test：以下、「ＤＵＴ」と
呼ぶ）であるメモリからの応答とについて、充分な柔軟
性及びコントロールを有するべきである。

【０００７】メモリテスタは、ＤＵＴへと付与（または
刺激）する送信ベクタを生成し、期待される返信（また
は応答）としてのベクタを受信するものであると言われ
ている。メモリテスタは、信号をＤＵＴに接触する特定
の端子へと、または端子から、ルーティングする為のマ
ッピング機構を含んでいる為、これらのベクタを生成す
るアルゴリズム的論理装置は、一般的にこれらの生成を
ベクタ中の特定のビットがどのようにＤＵＴ中の特定の
信号パッドへと（または信号パッドから）送られるかを
考慮することなく行うことができる。アルゴリズムパタ
ーン生成と、閾値設定、信号条件設定、比較のための機
構の集合、及び、これらをＤＵＴへと接続するプローブ
を試験サイトと呼ぶ。単純な例においては、各試験サイ
トに１つのＤＵＴが対応する。

【０００８】メモリテスタは試験工程を助ける為に使用
する内部試験メモリを有する。この内部試験メモリは幾
つかの目的に使用することができ、その目的は、リアル
タイム生成のかわりに送信ベクタの事前記憶および受信
ベクタの記憶と、試験中に得られたＤＵＴ挙動に関する
各種のエラー表示及び他の情報の記憶とを含む。（更に
ＲＡＭを用いたメモリテスタ処理内部のハウスキーピン
グ処理等もあり、これは「内部メモリ（interior memor
y）」という語の範囲に入るようにもみえる。しかし、
これらはテスタの内部処理に専用のものであり、アルゴ
リズムレベルでは見えず、実行可能命令記憶機構及び内
部制御レジスタに相当するものである。このメモリを、
「内部制御メモリ(interior control memory)」とし
て、本願において言うところの「内部試験メモリ（inte
rior test memory）」から除外している。この「内部試
験メモリ」は、ＤＵＴへのまたはＤＵＴからの刺激また
は応答に直接に関係するビットパターンを記憶する為に
用いるものである。）この内部試験メモリが、実施する
試験と少なくとも同じ速度で動作しなければならないも
のであることは容易にわかる。非常に一般的なやり方
は、ＤＵＴへと適用するものと同じアドレス（又はそれ
から派生したもの）により内部試験メモリ（又はその一
部）をアドレス指定することである。この場合には、内
部試験メモリのアドレス指定された位置に記憶されるこ
とになるのは、ＤＵＴに実施された試験処理中のそのア
ドレスにおけるＤＵＴの挙動を示す何等かの情報であ
る。試験プログラム中にアルゴリズム的な配慮があると
すれば、それは、連続送信ベクタに関連するアドレスシ
ーケンスが任意であることであろう。従って、内部メモ
リは高速性とランダムアドレス指定能力という２つの特
性を有する必要がある。すぐに思い浮かぶのは、高速で
あり、制御が容易で、完全なランダムアドレス指定が可
能なＳＲＡＭである。実際には、従来のメモリテスタは
その内部試験メモリとしてＳＲＡＭを使用してきた。

【０００９】

【発明が解決しようとする課題】残念なことにＳＲＡＭ
は非常に高価である為、メモリテスタに用いる内部試験
メモリの容量は限られていた。この結果、メモリ不足に
よりメモリテスタの機能性には限界があった。ＤＲＡＭ
はより安価であるが、ランダムなアドレス指定において
高速動作ができない。

【００１０】ＳＲＡＭに代えてＤＲＡＭをメモリテスタ
の内部試験メモリとして使用することができる。以下に
簡単に説明されているが、内部試験メモリとして使用す
る為にＤＲＡＭの処理速度を上げるという課題は、高速
化を試みるかわりに、使用するＤＲＡＭの容量を増やす
ことにより解決することができる。ＤＲＡＭの複数の同
様の「バンク」を「グループ」として取り扱う。１グループ
中の異なるメモリのバンクに対する信号をインターリー
ブすることと、バンクのいくつかのグループ間での多重
化とを組み合わせることにより、メモリトラフィックを
任意のバンクに対しても、そのバンクによって扱うこと
ができる速度になるように遅くするのである。

【００１１】

【課題を解決するための手段】内部試験メモリ組織の最
上レベルにおいては、４つのメモリ集合が存在し、メモ
リ集合の各々は独自に別個のアドレス空間を持ち、要求
されたメモリトランザクションを実行する。その２つは
上述したＤＲＡＭであり、他の２つはＳＲＡＭである。
メモリ集合の各々は独自にコントローラを有し、メモリ
トランザクションはそのコントローラへと向けられる。
外部から見える処理能力に関して言えば４つのメモリ集
合は全て基本的に同一のものである。これらはメモリ空
間のサイズ及び内部的にどのように実現されているかに
ついてのみ異なっている。ＳＲＡＭメモリ集合はそもそ
も充分に高速である為、多重化もインターリーブ処理も
実施しない。同じ種類（ＳＲＡＭ又はＤＲＡＭ）のメモ
リ集合は、それぞれに独立はしているものの、これらを
「スタックする（stack）」、つまり、より大きな１つ
のアドレス空間として取り扱うことができる。

【００１２】従って、テスタの内部試験メモリは４つの
メモリ集合へと分割されており、そのうちの２つが「内
部（internal）」ＳＲＡＭであり、他の２つが「外部(e
xternal)」ＤＲＡＭである。誤解の無いように触れてお
くが、これらのメモリは全てメモリテスタ内部にある。
「内部」及び「外部」という語は、集積レベルに関する
ものである。ＳＲＡＭはテスタの中心機能回路に関わる
ＶＬＳＩ（超大規模集積回路）の集積部品であり、ＤＲ
ＡＭは、別個にパッケージングされてＶＬＳＩに隣接し
て実装されている部品である。ＳＲＡＭの容量はかなり
小さい（例えば１メモリ集合あたり１メガビット程度）
が、ＤＲＡＭの容量はかなり大きく選択することができ
る（例えば１メモリ集合あたり１２８〜１０２４メガビ
ット）。ＳＲＡＭメモリ集合は常に存在し、ＲＯＭであ
るＤＵＴに期待される内容を記憶する等、それらに好適
な目的に使用することができる。ＤＲＡＭメモリ集合
は、実際には任意選択的なものであり、一般に修復を行
う為の後の解析用に記録を作成しておく為に使用される
が、他にも多様な用途がある。テスタはどちらのメモリ
をどの用途に利用するかについて、ＳＲＡＭとＤＲＡＭ
との間で強制的に区別するようなことはしない。用途の
選別は主にそのサイズにより決まる。ＳＲＡＭメモリセ
ットは小さいが、ＤＲＡＭメモリ集合は潜在的に大き
い。各種メモリ集合をどのように利用するかについての
決定は、試験プログラムを作成する技術者が行うもので
ある。しかしながら、メモリテスタの特定の処理機能に
特定のメモリ集合を利用しなければならないといった若
干の区別は存在する。これは、メモリ集合への専用ハー
ドウエア経路を必要とする経済的又は性能的な配慮から
生じるものである。このようなメカニズムを一般化して
考えることもできるが、相応しくみえるものを選んで、
試してみるのが近道であろう、

【００１３】このような大容量の内部試験メモリ（ＤＲ
ＡＭメモリ集合の形のもの）が出現を受けて次に考慮さ
れるのは、メモリテスタに望まれる機能を助ける為に、
これらの追加メモリ容量をどのように利用するかであ
る。本願で対象とするテスタにおいては、内部試験メモ
リのサブシステムは非常に柔軟であり、３２ビットとい
う固有ワード長を有しながらも、有効ワード長を２のい
ずれかの冪数（最高２⁵＝３２まで）としつつ、これに
対応させてより狭いワード用のアドレス空間を増大させ
ることができる。ＤＵＴのアドレス指定と内部試験メモ
リのアドレス指定との両方における広範囲のアドレスマ
ッピング能力と、複数のタグＲＡＭ（TagRAM）やその他
に及びエラー分析ツールを助ける相当のデータ選別及び
アドレス選別のための機構とがあり、これらは全て内部
試験メモリの容量を大きくすることで実現することが容
易になったものである。更に、より多くのメモリにより
可能となったこれらの改良は意味無く存在するのではな
く、あるタイプのメモリ部品の試験には非常に有用なも
のである。

【００１４】近年の技術革新によってメモリ部品におい
て真の大容量（５１２ＭＢ）及び幅の広いデータ経路
（３２ビット）が実現されるに至ったが、それでもな
お、現在の通信サービスにおいては以前から存在する４
ビットと８ビットと１６ビットの部品も依然として広く
利用されている。それだけではなく、シリアル化を行う
か、或いはその広い固有ワード長のデータ全体を伝送す
る為の複数サイクルにわたる区分化をサポートするとい
うコストを払っても、アドレス及びデータ伝送において
大容量部品の能力を抑制して狭い経路に適合させている
ケースもある。このような状況には様々な理由がある。
必要とされる部品が小容量のものに限られている場合
や、または、大容量部品に狭い経路を持たせることがで
きる用途（常にシーケンシャルにアドレス指定されるビ
デオ用途）である場合等である。要するに、狭い経路を
持つメモリ部品が市場で受け入れられる充分な経済的理
由が存在し、そしてこのことは、これらの小容量部品に
も試験が必要とされていることを意味する。

【００１５】時には、１試験ヘッド当たり６４チャネル
のメモリテスタで８ビット部品を試験したいと望む場合
がある。この場合には、電源及びアースと、Ｉ／Ｏバス
と、クロック及び各種制御線とで、恐らくは１２〜１６
チャネルが必要となる。ここで、例えば１４チャネルを
使用することを想定する。しかしこれは、その部品を試
験ヘッド下に配置した時に、残りの５０チャネルが使用
されないということではない。

【００１６】６４チャネルは、１６チャネルの４回分の
試験を実施するに充分な数である。ウエハ上の分割され
ていない４つのＤＵＴの集合か、或いは４個のパッケー
ジ済み部品を、たまたま４つの小容量部品の結合体であ
るかのように見える単一の大容量部品として捉える事が
できる。論理的にはこれらの４つの小容量部品を同じ試
験ヘッドによって同時に試験することができるのであ
る。ここで、問題となるのは、このことが困難であって
簡単に実施できないという点である。１スレッド制御
（single-thread-of-control）の試験プログラムが４ス
レッド制御（four-thread-of-control）の試験プログラ
ムをエミュレーションし、これら４スレッドの各々（個
々のＤＵＴに実施される）が、条件分岐及び他の結果依
存型の動作を含むことになるように試験プログラムを書
き直さなければならないのである。これは非常に面倒で
あり、かえって必要に応じて内部の実行経路を独自に分
岐することができて４つの単純なプログラムを持つ４つ
の別個の実行機構を使用した方が望ましいように見え
る。しかし、実際に単一の大容量部品を試験する１プロ
グラムによって、６４チャネル全てを制御しなければな
らないという、逆の他方の極端な局面においてはどうす
れば良いのかという問題が生じる。４つの小型プロセッ
サを合わせても、１つの大型プロセッサにはならない。

【００１７】メモリテスタの内部構造は複数の同じ種類
のＤＵＴの試験を１つの試験サイトで実施できるように
拡張することができ、通常１つのＤＵＴの試験に用いら
れる元の試験プログラムに著しい変更を加える必要も生
じない。複数のＤＵＴは相互に電気的に絶縁されてはい
るが、少なくとも最初は同じ応答が期待される同じ刺激
が適用される。これを実施する為にＤＵＴは、それら各
々の試験に用いられるチャネルの集合に結合される。テ
スタは命令によりそれらのチャネル上にある１つのＤＵ
Ｔを試験する為に必要な試験ベクタのセグメントを他の
ＤＵＴ用に複写することができる。これにより「ＤＵＴ
ｎ個分の幅（n-many DUT's wide）」を持つ送信（また
は刺激）及び受信（または応答）ベクタのパターン（ま
たはシーケンス）が生成される。受信ベクタ中の条件
（ＤＵＴ不良）に呼応した試験プログラム中の条件分岐
は、複数種のエラー表示の識別能力と、１つ以上のＤＵ
Ｔ試験を選択的にディスエーブル（disabled）する一方
でディスエーブルされていない１つ以上のＤＵＴ試験を
継続する能力とによって支持されている。エラー表示
は、チャネル毎の機能エラーフラグと、ＤＵＴ毎の機能
エラーフラグと、ＤＵＴ毎のパラメータエラーフラグと
を含んでいる。ＤＵＴ毎の機能エラーフラグは、ＤＵＴ
−チャネル関係に基づいて行うチャネル毎の機能エラー
フラグの論理和演算から作成される。これらのフラグは
試験プログラムに通知され、これにより、試験プログラ
ムは疑わしいＤＵＴに対して実施する特殊試験又はその
他の処理を呼び出す為にプログラムの流れを変える様々
な適正な動作を実施することができる。エラー条件はま
た、送信ベクタの適用及び受信ベクタの比較を行う回路
中にある事前にプログラムされた機構により検出され
る。これらの事前プログラム機構は、チャネル毎にその
チャネルのＤＵＴ信号について駆動及び受信フォーマッ
トを変える機能を含む動作を生じるものである。更に、
特定のＤＵＴへの刺激を排除又は制限すると同時に特定
のＤＵＴについては全ての比較結果を、真実がどうであ
れ「良好（good）」にみせかけるようにする動作も含ま
れる。

【００１８】このように試験プログラムは、エラーが通
知されない限り複数（実施例においては最高４個）のＤ
ＵＴを同時に並行して試験できるようになっている。エ
ラーが通知されると、試験プログラムはエラー調査ルー
チンへと分岐し、被疑ＤＵＴを継続して動作させる一方
で、問題の無いＤＵＴの動作を一時的にディスエーブル
する。この不良ＤＵＴに修復不能な欠陥があった場合、
または、これに電力供給を継続することが安全ではない
場合には、その不良ＤＵＴがディスエーブルされる一方
で、他の良好なＤＵＴが再度イネーブルされて通常の試
験に戻る。このように、１スレッドの実行（単一のＤＵ
Ｔ試験においても基本的にこの同じ形式で存在する）を
選択的に異なるＤＵＴ間で、どのＤＵＴが不良を生じた
のかにより必要に応じて切り換えることができる。これ
らの選択的切り換え期間においては、特定の対象ＤＵＴ
の試験を実施する為に、全ＤＵＴの同時試験は一時停止
される。分岐を実行する切り換え及びジャンプはまた、
試験中に偶発的事象が認識された際に生じるようにプロ
グラム的に定義しておくこともできる。このプログラム
的定義の一部は、１スレッドの試験プログラムに対して
容易に実施することができる変更であり（試験プログラ
ムは１スレッドのまま）、また他の一部は各種ハードウ
エア補助機構の事前設定である。

【００１９】フラッシュメモリ（FLASH memory）等のあ
る種のメモリ技術には、これらのメモリの用法及び試験
方法に影響を与える特定の特性がある。例えば、フラッ
シュメモリを例にとってみると、典型的にはデバイス全
体（又はブロックと呼ばれるその一部）に１を記憶する
為に消去機能を使用しており、また、０を書込むには、
０を記憶すべきアドレスに書込み動作を繰り返すことに
よる「プログラミング」が行われる。消去は多大な数のア
ドレス（デバイス全体又は与えられたアドレスを含むブ
ロック）に作用を及ぼす一括処理であるが、あるアドレ
スに０を「プログラミング」する場合には、アドレス指定
されたメモリセル中に充分な電荷移動が生じるまで書込
み動作が繰り返される。今日のフラッシュメモリにおい
ては、プログラミング（書込み）がなされるまで自動化
された内部プログラミング処理が繰り返し実行される間
に、デバイス自体がセルの内容を内部的に読取る。例え
ば８ビットデバイスにおいては、そのアドレスにおける
８ビットが内部的に確認され、プログラミング処理（書
込み処理）はこれら８ビット中に書込むべき０が何個で
あろうとそれらの各々が適正に書込まれるまで内部的に
続けられる。あるメモリ中には他のセルよりも容易に書
込みを実施することができるセルもあるが、０を書込む
為には数百回のプログラミングサイクルを要する場合も
ある。

【００２０】近年のフラッシュデバイスは、これらのよ
うな処理をコマンドの形式で受けて、状態レジスタによ
って駆動されたそれらの最終結果が成功したか或いは失
敗したかを出力線上に通知する。従って、例えば、アド
レス及びデータをデバイスへと供給し、プログラム線又
はコマンドが作用を及ぼす。状態レジスタは、例えば、
全て０になると「ビジー状態」にあることを表し、全て
１となって「作業を適正に終了した状態」となったこと
を表す。この処理の工程において他のビットパターンが
生じた場合には、これはエラーコードであり、何らかの
不具合を表すものである。

【００２１】先に０を書込んだあるアドレスに再プログ
ラミング（再書込み）により１を記憶させる処理は許容
され得る処理ではあるが、フラッシュデバイスではその
構造的理由から実施できない処理である。これをどうし
ても行わなければならない場合には、デバイス全体（又
はそのアドレスを含むブロック全体）を消去しなければ
ならず、プログラミングを最初からやり直さなければな
らない。しかしながら、１をプログラミングするコマン
ドを受け、即座に成功通知をしておきながらこれを無視
するという処理モードは、フラッシュデバイスにおいて
標準となっている。

【００２２】従って、フラッシュ部品の試験方法は、大
まかに３つの手順からなる処理であるようにみえる。第
一にはその部品に対して消去操作を行い、第二にその部
品をプログラミングし、そして、第三にはそれを動作さ
せる（excuse）。その部分を適正にプログラミングする
ことは、まさにデバイスの試験を実施することである。
しかしながら、試験技術者は、プログラミング完了後に
供給電圧を変化させつつこれを動作させ、タイミング関
係のチェックやアドレス指定順序及び記憶データ中のパ
ターンが処理に悪影響を与えないことの確認を行いたい
と望む場合もある。フラッシュ部品の一連の試験におい
ては、この３つの手順処理が複数回にわたって実施され
る場合もある。各処理において異なるプログラミング用
データの集合が処理され、そして恐らくはそれぞれに別
々の動作が行われる。一般的に、部品に対する動作処理
に要する時間は、試験時間のわずかな部分を占めるもの
で、消去とプログラミング（書込み動作）の時間の方が
重要である。

【００２３】フラッシュメモリを含む一部のメモリの内
部構成には、列（column）という概念が使用される。１
つの列には多数のアドレスが属しており、列の復号化に
おいて不良が生じた場合には、多くのアドレスが影響を
受けることになる。たった１つの不良なセル（例えば、
単一アドレスにおける単一ビット不良）が列中に存在し
ただけであっても、その列には欠陥があると捉えられ
る。いずれにしても、プログラミング処理段階のある時
点において、正しくプログラムされないアドレスがある
ことになる。この時点で、そのアドレスを含むその列
は、不良であるとされる。

【００２４】フラッシュ部品の欠陥の列は、プログラミ
ング処理中、又は動作処理中に発見することができる。
後者の場合には、事前に特徴付けることは難しく、デバ
イス自体によって状態情報として通知される可能性が低
い為、これを試験プログラム中の好適なアルゴリズム機
構により検出する必要がある。

【００２５】不良な列が修復可能か否かもまた別の問題
であり、恐らくは別の時点で判定されることである（修
復を試みるという決定は、予備試験により修復可能不良
の範囲を特定できた後に行うことが最も望ましい。いず
れのＤＵＴにおいても、デバイス中の可溶性リンク（fu
sible link）を「破壊（zapping）」することにより切
り換えることができる代替回路の数は固定された数に限
られている）。現時点においては、その部品試験のバラ
ンスを保つ為、その列中の他のアドレスへの書込みに時
間を使わないように構成すれば、テスタの時間を幾分節
約することができる。

【００２６】不良な列が、単一試験ヘッドにおけるマル
チＤＵＴ試験において発見されるのか、或いは単一試験
ヘッドにおける単一ＤＵＴ試験において発見されるのか
については、（恐らくは修復を試みることにより）後に
処理を行うことを前提にこの事実を記録しておくことが
望ましい（特にマルチＤＵＴ試験の場合）。しかしなが
ら、不良な列について更なるプログラミング（書込み動
作）の実施を試みることは抑止しつつ、この間も試験が
継続されることが望ましい（他の列の為に）。この機構
が無い場合には、不良な列中のアドレスへのプログラミ
ングが試みられる為に余計な時間が消費されてしまうこ
とになる。動作中に、列が不良であるかどうかを試験プ
ログラムに判定させることは理にかなっていることでは
あるが（ある意味、それが試験の存在理由である）、そ
の試験プログラムに対し、不良とわかった列中にある他
のアドレスへの更なるプログラミングを回避する為に後
のプログラムの流れを変更させるという更なるタスクを
（プログラミング処理中又は動作処理中において）負担
させることは望ましくない。これは特にマルチＤＵＴ試
験の場合に言える。どうすればよいであろうか。

【００２７】試験プログラムは、送信ベクタ（刺激）及
び受信ベクタ（期待応答）を生成する。送信ベクタはＤ
ＵＴへと適用され、受信ベクタはＤＵＴからの応答が期
待通りであったかどうかを判定する為の比較値として取
り扱われる。フラッシュ部品の書込みにおいては、試験
プログラムはタグＲＡＭ技術を利用して不良列の表（BA
D COLUMN table）をそのメモリ集合の１つに保持する。
不良列の表はＤＵＴへと適用されるアドレスと同じアド
レスで指定される。不良な列を省略するモード（OMIT B
AD COLUMN mode）にある場合には、この表中のエントリ
は、メモリテスタハードウエアの自動的な働きにより取
得・使用され、ＤＵＴから自動的に即座に返されるプロ
グラミング成功表示を生成する全て１（又は他のパター
ン）の置換用のプログラミングデータ値を供給する。こ
れにより、試験プログラムの内部機能に変更を加える必
要を生じずに不良と判定された列のプログラミングに時
間を費やさずに済む。不良な列の発見及び不良列の表中
への記録は、試験プログラムの最初のプログラミング処
理段階において、或いはプログラミングされたフラッシ
ュＤＵＴの動作処理において発見される毎に実施するこ
とができる。

【００２８】これらの機能は、内部試験メモリ中に作成
される特殊な不良ブロック表（ＢＡＤ ＢＬＯＣＫ tab
le）の自動的な読出しと組み合わされて、不良ブロック
に関わる動作を自動的にディスエーブルして試験プログ
ラムへの更なる影響要因から排除することによって、内
部ブロック構造を持つメモリ部品の試験を容易にするも
のである。不良ブロックは、マルチＤＵＴ試験方式で試
験されているＤＵＴに含まれていても含まれていなくて
も良い。

【００２９】

【発明の実施の形態】まず、図１を参照するが、ここに
は本発明の原理に基づいて構築された不揮発性メモリ試
験システムの概略ブロック図１が描かれている。特に図
示のシステムは、一度に最高３６個の個別のＤＵＴを各
々最高６４の試験個所において同時に試験することがで
きるものであり、６４箇所よりも多い試験個所を持つＤ
ＵＴを試験する為に試験リソースの集合の構成要素を結
合することができるように再設定機能を備えている。こ
れらの試験個所は、未だ分割・パッケージングされてい
ない集積回路ウエハの一部分上の位置であっても、或い
はパッケージングされた部品の端子であっても良い。
「試験個所（test point）」という語は、信号を適用す
ること（例えば電力供給、クロック入力、データ入力）
ができる、又は信号を測定すること（例えばデータ出
力）ができる電気的な部位を指す。本願においては、当
該産業分野における習慣に従い、試験個所を「チャネル
（channel）」と呼ぶことにする。先に述べた「結合さ
せる試験リソースの集合（collection of test resourc
es to be bonded together）」は、最高３６個までの試
験サイトを意味するものと理解でき、各試験サイトは、
試験サイトコントローラ４と、（６４チャネル）ＤＵＴ
テスタ６と、ＤＵＴ１４へと実際の電気接続を作る（６
４チャネル）端子電子部品集合９とを含む。あるＤＵＴ
の試験において６４本以下のチャネルを要するのであれ
ば、このＤＵＴの試験には単一の試験サイトで充分であ
り、例えば、試験サイト＃１（図１に図示）が、「単サ
イト試験ステーション（single site test station）」
を形成するか、或いは「単サイト試験ステーション」」と
して動作するとこの場合を表現する。一方、上述した再
設定が何らかの形で行われる場合には、２つ（以上）の
試験サイトを「結合（bonded）」して、１２８チャネル
を有するより大型の同等の試験サイトとして動作する。
従って、図１を例に再び参照すると、例えば、試験サイ
ト＃３５及び＃３６が「２サイト試験ステーション（two
-site test station）」を形成するとこの場合を表現す
る。

【００３０】次に、逆の場合を簡単に考察してみるが、
留意すべきは、１つの試験サイト全体で１つのＤＵＴを
試験する必要があること、或いは、１つの試験サイトが
１つのＤＵＴしか試験できないということではない点で
ある。ウエハが２つ、３つ、または４つのダイ（恐らく
は隣接しているものであるが、必ずしもそうでなくとも
良い）を含み、その試験チャネル条件の和が６４本以下
であると仮定する。すると、このような４つのＤＵＴ
（１５ａ−ｄ）を単一の試験サイト（例えば、図２に示
す試験サイト＃２）で試験することができる。これが可
能なのは、各試験サイトが汎用プログラマビリティ（ge
neral purpose programmability）を持つ為である。そ
の試験サイトのリソースの一部が一方のＤＵＴの試験に
使用されることになるように、他の部分が他方のＤＵＴ
の試験に使用されることになるように、その試験サイト
が実行する試験プログラムを書くことができる。要する
に、先に述べた２つのＤＵＴの論理結合である第三のＤ
ＵＴがあると仮定して、この第三のＤＵＴを単一の試験
サイトで試験することができれば、その「構成要素であ
るＤＵＴ（component DUT's）」をそのまま同様に試験
することができるはずであるということである。唯一の
違いは、第三のＤＵＴに対する統合的な回答が出るので
はなく、２つの「構成要素ＤＵＴ」が合格したか不合格
となったかの記録が取られる。即ち、第三のＤＵＴのど
の部分が不合格となったかの問題となるのである。更
に、不良ＤＵＴへの駆動信号の除去又は制限や、試験プ
ログラムをどのＤＵＴが不良を示したかに基づいて分岐
させつつ、同時にその分岐数を非現実的な数にまで増や
さないようにすること等、他の問題も存在する。単一の
試験サイトにおけるマルチＤＵＴ試験ステーション能力
の特定の態様はごく単純であるが、他のものは複雑であ
る。このマルチＤＵＴ試験ステーションを、２つ以上の
試験サイトを結合するという概念と混同してはならな
い。

【００３１】この再設定の概念抜きにしては、試験サイ
トと試験ステーションの間には何等の相違も無いことに
なり、いずれか一方の語を使用すれば良いことになる。
しかしながら明らかなように、この概念によれば試験ス
テーションの数は必ずしも試験サイトの数と同じとはな
らない。過去においても、１つの試験サイトを分割して
より多数の試験ステーションを作成すること（ＤＵＴが
１つの試験サイトを使い切るほど複雑ではない場合等）
で双方の数が違う場合があった。しかしながら、ここで
の数の違いは、複数の試験サイトが１つに結合してマル
チサイト試験ステーション（ＤＵＴが単一の試験サイト
で試験するには複雑過ぎる場合）を形成することによ
る。

【００３２】説明を先へ進めると、試験システムコント
ローラ２は、システムバス３を介して最高３６個の試験
サイトコントローラ（＃１〜＃３６）４ａ〜４ｚ（符号
最後のａ〜ｚは１〜２６文字迄であり、３６個に対応し
ないが、数字符号の後に付ける接尾記号としては、まぎ
らわしい数字を使用するより好ましいと考えた）に接続
している。試験システムコントローラ２は、不揮発性メ
モリの試験タスクに関わる好適な試験システム制御プロ
グラムを実行するコンピュータ（例えばＮＴを起動する
ＰＣ）である。試験システム制御プログラムは、所望の
試験を行う為の仕事の階層（及び複雑性）において最高
レベルの抽象概念（abstraction）を表すものである。
試験システムコントローラは異なる試験サイトでどのプ
ログラムが起動しているかを判定すると同時に必要に応
じて試験プローブ及びＤＵＴを動かすロボットシステム
（図示せず）を監督するものである。試験サイトの一部
が単サイト試験ステーションとして動作するようにプロ
グラムされ、他の試験サイトがマルチサイト試験ステー
ションを形成する為に結合されるようにプログラムされ
るという概念を支持するように、試験システムコントロ
ーラ２が機能を果たすことができる。このような状況に
おいては、異なる部品が試験されていることは明らかで
あるが、最も好ましくは、異なる部品に異なる試験が用
いられることである。同様に、全ての単サイト試験ステ
ーションが部品の同じ様式を試験しなければならないと
いう条件は無く、マルチサイト試験ステーションにもそ
のような条件は無い。従って、試験システムコントロー
ラ２は、必要とされる試験サイト結合を実施するコマン
ドを発し、そして、使用される様々な試験ステーション
に適正な試験プログラムを実行させるようにプログラム
されているのである。試験システムコントローラ２は、
試験により得られた結果に関する情報の受信も行って、
不良品を破棄する為の適正な行動を取ることができ、例
えば工場設備設定における製造工程制御等に利用できる
様々な解析結果のログを管理することができる。

【００３３】試験システム自体は相応に大型の複雑なシ
ステムである。一般的にロボットサブシステムを含み、
これによりウエハをステージ上に搭載し、続いて端子電
子部品（pin electronics）９と接続するプローブ下の
試験位置に試験対象である１つ以上の今後のダイ（この
時点ではウエハはダイシングされていない）を配置する
ようになっている。試験システムはまた、好適なキャリ
ア上に搭載されたパッケージ済み部品の試験にも使用す
ることができる。以下に説明するように、１試験ステー
ションの形成にいくつの試験サイトが用いられている
か、或いは１試験サイトにいくつの試験ステーションが
形成されるかにかかわらず、使用される試験ステーショ
ンの各々には少なくとも１つの対応する試験サイトコン
トローラ（後に説明する）が存在する。試験サイトコン
トローラは、例えば３６ＭＢ〜６４ＭＢのプログラム及
びデータメモリの組み合わせを含み、ＶＯＳ（VersaTes
t O/S）と呼ばれる自社開発ＯＳを起動するインテル社
のｉ９６０プロセッサ等の埋め込み型装置であり、この
ＶＯＳはアジレント社のＶ１３００又はＶ３３００等の
不揮発性メモリを試験する為の初期の製品にも使用され
ている。ここではしばらくの間、単サイト試験ステーシ
ョンについてのみ考える。具体的な事例として、試験サ
イト＃１が、試験ステーション＃１としてＷＨＩＺＣＯ
部品番号００１３を試験するように動作しているものと
する。試験実施には１００種類程度の異なるタイプの試
験（大量の単純な記憶だけでなく、電圧レベルとパルス
幅とエッジ位置と遅延とを変化させて監視し、そして選
択されたパターンの情報の読出し）が行われ、各タイプ
の試験ではＤＵＴに対して何百万ものメモリサイクルが
実行される。最高位のレベルにおいて、試験システムの
オペレータが試験システムコントローラ２に対して試験
ステーション＃１を使ってＷＨＩＺＣＯ００１３の試験
を開始するように命令する。試験システムコントローラ
２は、その処理の過程で試験サイトコントローラ＃１
（４ａ）［埋め込み（コンピュータ）システム（embedd
ed computer system）］に対して関連の試験プログラム
（例えば、ＴＥＳＴ＿ＷＨＩＺ＿１３）を起動するよう
に指示する。このプログラムが、試験サイトコントロー
ラ＃１の環境中に既にある場合には、単純にこのプログ
ラムが実行される。なかった場合には、プログラムは試
験システムコントローラ２から供給されることになる。

【００３４】ここで基本的には、プログラムＴＥＳＴ＿
ＷＨＩＺ＿１３は完全に独立したものであっても良い。
しかしその場合には、ほぼ間違いなくそのプログラムは
大きく、試験サイトコントローラ４ａの埋め込み型シス
テムのプロセッサがこれを充分に高速で起動し、試験結
果を所望の速度で生成すること、或いはＤＵＴメモリサ
イクル毎に均一な速度で生成することでさえ難しくな
る。従って、書込むべき、或いは読出し処理で期待され
るアドレス及び関連データのシーケンスを生成する下位
レベルのサブルーチンタイプの動作は、必要に応じてＤ
ＵＴテスタ６中にあるプログラム可能なアルゴリズム的
機構により実行されるが、これは試験サイトコントロー
ラ４中の埋め込みシステムが実行するプログラムと同期
して動作するものである。低レベルサブルーチンのよう
な動作とＤＵＴメモリサイクルを起動するタスクとのよ
うなこの処理を、ＤＵＴ１４のハードウエア環境に対し
てより近い機構（ＤＵＴテスタ）へとエクスポートする
ことであると考える。そして、一般的に言って、試験シ
ステムコントローラ２が試験サイトコントローラ２に試
験プログラムを供給する度に、試験サイトコントローラ
に対するプログラミングにより記述され又は要求され
る、全体的な動作の実行に要する適正な低レベル実行ル
ーチン（恐らくは試験するメモリに特定的である）が対
応するＤＵＴテスタへと供給されることにもなる。低レ
ベル実行ルーチンは「パターン（pattern）」と呼ば
れ、高レベルのプログラミング言語における機能や変数
に名前があるのと同様に、これらにも一般名称が付けら
れている。

【００３５】各試験サイトコントローラ＃ｎ（４）はサ
イト試験バス＃ｎ（５）により対応するＤＵＴテスタ＃
ｎ（６）へと結合している。試験サイトコントローラ
は、サイト試験バス５を使用してＤＵＴテスタの動作を
制御し、そこから試験結果を得る。ＤＵＴテスタは、試
験実施に関わる様々なＤＵＴメモリサイクルを高速で生
成することができ、読取（read）メモリサイクルの結果
が期待通りのものであったかどうかを判定する。基本的
に、これは対応する有用な読取及び書込み（write）Ｄ
ＵＴメモリサイクルのシーケンスを起動することにより
試験サイトコントローラから送られるコマンド又は処理
コード（「名前の付けられたパターン(named patter
n)」）に応答するものである（例えば対応するパターン
を実行する等）。概念的に言えば、ＤＵＴテスタ６はＤ
ＵＴへと適用されるべき刺激情報を出力し、そこから返
される応答情報を受信するものである。この刺激または
応答情報７ａは、ＤＵＴテスタ６ａと端子電子部品＃１
の組立部品９ａとの間で交わされる。端子電子組立部品
（pin electric assembly）９ａは、ＤＵＴ１４へと接
続することができるプローブを最高６４本までサポート
する。

【００３６】上述した刺激情報は、ＤＵＴテスタ中に使
用されているいずれかの論理素子系列の電圧レベルに基
づいて表現された、並列ビットパターンシーケンス（例
えば「送信ベクタ(transmit vector)」及び期待される
「受信ベクタ(receive vector)」のシーケンス）でしか
ない。刺激または応答中のビット位置とダイ上のプロー
ブとの間には設定可能なマッピング機構が存在し、この
マッピング情報はＤＵＴテスタ６が把握している。個々
のビットは、それらのタイミング及びエッジ配置におい
て適正なものであるが、マッピングに加えてこれらをＤ
ＵＴへと適用する前に電圧レベルシフトが必要な場合も
ある。同様に、刺激に続いてＤＵＴから出力される応答
も、ＤＵＴテスタへと送り返せるような状態にする前に
バッファリング及び（逆）レベルシフトが必要な場合も
ある。これらのレベルシフトタスクは端子電子部品９ａ
の範疇にある。ＷＨＩＺＣＯ‐００１３の試験に要した
端子電子部品の設定は、ＡＭＣＥ社の部品や、恐らくは
ＷＨＩＺ社のものであっても他の部品に転用できる可能
性は低い。従って、端子電子組立部品構成もまた設定可
能であることが必要であることが理解される。このよう
な設定能力の提供はＰＥ設定線８ａの機能である。

【００３７】以上のように、１つのＤＵＴを試験する為
に単一の試験サイトがどのように構築されるかの構造的
な概要を述べた。次に、多数の試験サイトを動作させる
場合に生じる問題について触れる。前提としてまず複数
の試験サイトを有する試験システムを構築する為の推奨
される実施例を説明する。これからここに記載する情報
は多くの意味において顧客嗜好の市場調査結果及び費用
便益分析結果に基づく選択の問題である。従ってこれら
の事項のいずれか１つを構築するには、明確な選択をし
なければならず、一度この選択を行うと、システム全体
を通じて特定の結果が明らかとなる。ここでは試験シス
テムのハードウエア特性のより広範囲な概要を少なくと
も一般的な形で記載することが有用であると思われる。
これらの特性は条件次第で変化するものではあるが、そ
れでもそれらを知っておくことは本発明を説明する上で
提示する様々な例を理解する上での一助となる。

【００３８】まず始めに、４個の比較的に大型のカード
ケージを想定する。各カードケージは、電源及び水冷機
構（クリーンルーム環境下においてファンは汚染源とな
る可能性があり、また、冷却水を利用した方が空冷より
も低コストで完全に実装されたシステムから放出される
数十KWの熱を除去することができる）の他に、マザーボ
ードと、前面（front plane）及び後面(back plane)を
有する。各カードケージへと最高９個の組立部品を挿入
することができる。各組立部品は、試験サイトコントロ
ーラとＤＵＴテスタと端子電子部品とを含む。試験サイ
トコントローラがどのように結合するかについての一般
的な概略を説明するが、これには幾つかのバスを使って
ディジーチェーン（daisy chain）接続を作ることが含
まれる。

【００３９】本題から若干それるが、最初にこの「ディ
ジーチェーン接続」について簡単に触れる。システム構
成要素Ａ、Ｂ、Ｃ及びＤがあるものとする。これらがこ
の順番でディジーチェーン接続により連結したと想定す
る。すると、そこにはＡを出てＢへと達する情報又は制
御経路があり、ＢはＢを出てＣへと達するトラフィック
を選択的に送出することができ、ＣはＤへと達するトラ
フィックを選択的に送出することができる。同様の構成
が他方向のトラフィックにも存在し得る。ディジーチェ
ーン接続は優先順位機構を作る場合にしばしば採用され
ているもので、ここでは様々な試験サイトコントローラ
間にマスタ・スレーブ関係を作る為に用いる。ディジー
チェーン方式による通信構成を示す記号の後には「ＢＵ
Ｓ」ではなく、「ＤＳＹ」を付した。従って、例えば
「コマンド／データ ＢＵＳ」ではなく、「コマンド／
データ ＤＳＹ」としている。次に、情報が「Ｂへと入
り、選択的に送出される」という概念は、そのトラフィ
ックが届けられる前に、別の導体の集合上へと再現され
ることを示唆している場合もある。そのようにすること
もできるが、性能上の理由から、これはどちらかと言え
ばアドレス可能なエンティティを有する通常のバスであ
る。プログラム可能なアドレスマッピング構成及び下流
の試験サイトコントローラの一部分を「スリープ（slee
p）」状態にする能力により、単一のバスを論理的には
複数のディジーチェーンであるかのように見せる（機能
させる）ことができる。最後に、ディジーチェーンはコ
マンド及び制御情報の経路として高い性能を持つもので
あることは言うまでもなく、もしそうでなかったらマス
タ・スレーブの組み合わせ（マルチサイト試験ステーシ
ョン）が単一の試験サイトと同じ速度で処理を行うこと
は望めない。ディジーチェーン性能を損なわない為に各
種ＤＳＹはそれぞれのカードケージの外に出ないように
する。これを実施する為に、どの（従って幾つの）試験
サイトを結合するかについて幾つかの制限が設けられ
る。基本的には制限を設ける根本的な必要も、技術的な
実用性の決定的な欠如があるわけでもない（即ち実施可
能である）。これは単に、既に９個の試験サイトがカー
ドケージにあるのだから、ＤＳＹを延長することは多大
なコストを払ってわずかな追加利益を得ることにしかな
らないとの考えからである。

【００４０】図１の説明に戻り、試験サイトコントロー
ラ４ａ〜４ｚを考察するが、これらはそれぞれに９個づ
つ、合計４個のカードケージ中に分散収容されている。
これらを４ａ〜４ｆと、４ｇ〜４ｍと、４ｎ〜４ｔと、
４ｕ〜４ｚとする（先にも述べたように、アルファベッ
トは本来２６文字しかないが、もう１０文字がその中の
どこかに存在するものと想定する）。ＣＭＤ／ＤＡＴ
ＤＳＹ（コマンド／データディジーチェーン）１７ａは
１つのカードケージ中にある試験サイトコントローラ４
ａ〜４ｆを相互接続し、別のＣＭＤ／ＤＡＴＡ ＤＳＹ
１７ｂは他のカードケージ中にある試験サイトコントロ
ーラ４ｇ〜４ｍを相互接続する。残りのカードケージに
おいても試験サイトコントローラ４ｎ〜４ｔ及び４ｕ〜
４ｚに同様の構成がそれぞれ存在する。先にも述べたよ
うに「ＤＳＹがカードケージを出ない」と言った場合に
は、そのＤＳＹを実際に構成するバスの最終端（tail e
nd）が、そのカードケージを出ずに、他のカードケージ
における次の区分の先頭になっているということであ
る。かわりに、試験システムコントローラ２からのシス
テムバス３が全ての試験サイトコントローラへと達して
おり、試験サイトコントローラの各々が対応する「カー
ドケージを出ないＤＳＹ区分」の先頭においてマスタと
して動作することができるのである。

【００４１】ここまで説明して来たＣＭＤ／ＤＡＴ Ｄ
ＳＹ１７ａ〜１７ｄはそれぞれの試験サイトコントロー
ラ４ａ〜４ｚの間に存在する。ＳＹＮＣ／ＥＲＲ ＤＳ
Ｙ１８ａ〜１８ｄ及びＤＵＴテスタ６ａ〜６ｚも同様の
構成である。ＳＹＮＣ／ＥＲＲ ＤＳＹ１８によって運
ばれる同期・エラー情報により、ＤＵＴテスタは調和し
て動作することができる。これら２種類のディジーチェ
ーン（１７及び１８）は若干異なる種類の情報を搬送す
るものではあるが、各々は１つ以上の試験サイトを結合
して試験ステーションを構成する為の同じ全体機構の一
部として存在している。

【００４２】次に図２の説明に進むが、図１のＤＵＴテ
スタ６の概略を示す拡大ブロック図が描かれている。こ
れは最高で３６個設けられるものであるが、ここではそ
のうちの１つを説明する。図２を一目見れば明らかなよ
うに、概略ブロック図にしては相当な数の構成要素が描
かれている。ＤＵＴテスタ６に含まれるものであってこ
のブロック図に描かれた要素の中には、機能的に非常に
複雑であり、市販品として容易に入手できないものもあ
る。ここで２つの点について明記しておく。第一に、図
２の主要な目的は、不揮発性メモリ試験システム１全体
の重要な動作環境の基本特性を説明することである。図
３以降の図に関連して詳細に説明する本発明は、図２に
基づいて以下に説明する機構の延長線上にあるものか、
或いはその存在根拠を図２に見出すことができる新たな
機構である。いずれにしても、この説明を書いている段
階では読者がこれらの機構のどれに直面するかは明確に
はわからない。現時点での目標は、様々な実施例の多数
の異なる詳細説明の開始点として簡潔でありながら充分
な情報を提供することより、機構の各々を簡明かつ適正
に説明することである（異なる発明の各々について全て
を開示する長い明細書に反して）。第二に、拡大した実
施例、即ち拡張例の中には、図２に示した一般的な規則
には準じてはいるものの、この単純な事例とは整合しな
い情報を含むものもある。しかしこれは誤りや決定的な
矛盾ではなく、全体像を完全な縮小版で表すように物事
を簡略化して示すことが時に困難、或いは不可能な場合
があるからである。この状況は道路地図と似ている。例
えばコロラド州の標準サイズの地図では、州間高速道Ｉ
−７０に乗って東へ向かえば、デンバーでＩ−２５に入
って北へ向かうことができることがわかる。これは左折
のように見える。実際、昔は左折であったが、現在は違
う。このインターを詳しく記した地図を見ると、一連の
部分的進路変更と割り込み車線が示されている。しかし
ながら標準サイズの道路地図が間違っていると言う者は
いない。このレベルの抽象性においては正しいからであ
る。同様に、図２は相当詳しく描かれているようではあ
るが、実際は中程度の抽象性で描かれた簡略図であり、
一見「左折」に見える部分でも、実際は単純な「左折」
とは言えない場合もある。

【００４３】図１に示したように、ＤＵＴテスタ６への
主な入力は、関心のあるＤＵＴテスタ６のインスタンス
（instance）に結合する試験サイトコントローラ４を起
点とした試験サイトバス５のインスタンスである。試験
サイトバス５は、試験サイトバス上のトラフィックをリ
ングバス(ring bus)８５又はＶＴバス８９のトラフィッ
クへと変換するマルチバスコントローラ８８に結合して
いる。リングバストラフィックをＶＴバストラフィック
に、そしてＶＴバストラフィックをリングバストラフィ
ックに変換することもできる。図２に示したほぼ全て
は、大規模集積回路の一部である。便宜上、１つのエン
ティティとして示してはいるが、タイミング／フォーマ
ッティング＆比較回路５２（以下に説明）は実際に８個
のそのようなＩＣから構成される。各種外部ＤＲＡＭ
（これらの一部も図３の内部試験メモリ８７に含まれ
る）を除いては、図２に示した構成要素の殆どは、ＡＰ
Ｇ（Automatic pattern generator：自動パターン発生
器。以下、「ＡＰＧ」とよぶ）と呼ばれる他の大型ＩＣの
一部である。リングバス８５は、ＤＵＴテスタ６のＡＰ
Ｇ部における主要な構成要素の設定や動作モードの設定
等を行う為の汎用の機構間通信経路である。ＡＰＧの各
種素子間には、様々な専用の広く高速な経路も存在す
る。ＶＴバス８９はＤＵＴテスタ自体において用いられ
るＩＣ間のバスである。

【００４４】リングバス８５は、試験サイトコントロー
ラがＤＵＴテスタ６のＡＰＧ部と通信を行う為に使用す
る機構である。リングバス８５は、特殊用途向けマイク
ロプロセッサにリンクすることができるマイクロコント
ローラシーケンサ１９に結合している。これは、次アド
レス計算機（next address calculator）１０２が作成
するアドレスを用いてプログラムメモリ中に記憶された
プログラムをフェッチ（fetch）するものであるが、こ
のプログラムメモリは、マイクロコントローラシーケン
サ１９内部のもの（プログラムＳＲＡＭ２０）でも、外
部のもの（外部ＤＲＡＭ２１）でも良い。これらの２つ
のメモリは、基本的に、論理的に共通のプログラムカウ
ンタ（又は命令フェッチアドレス）として作用するアド
レス６３によってアドレス指定されているかのように見
え、また、いずれも実行すべきプログラムのソースでは
あるが、留意すべきは、（１）どの期間においてもいず
れか一方のメモリしか命令フェッチメモリサイクルを実
行しておらず、（２）実際、これらは電気的に異なる信
号によってアドレス指定されているという点である。Ｓ
ＲＡＭは高速であり、真のランダムアクセスが可能であ
るが、マイクロシーケンスコントローラ１９（大型ＡＰ
Ｇ ＩＣの一部）中の貴重な空間を使用する為、そのサ
イズは限られている。外部ＤＲＡＭはかなりの容量まで
柔軟に設定することができるが、線形実行により分岐無
しで連続領域をアクセスしない限り高速動作できない。
ＳＲＡＭ２０におけるプログラミングはアルゴリズム性
の高いものが多いが、外部ＤＲＡＭ２１は初期化ルーチ
ンやランダム又は不規則データのようなアルゴリズム処
理では容易に生成できないものに適している。

【００４５】次アドレス計算機１０２は、無条件ジャン
プ或いは条件ジャンプ命令か、又は各種プログラム制御
フラグ（program control flag）２５とその他のフラグ
(other flag)５５及びマルチＤＵＴ処理用に供給される
他の特定の信号（便宜上、ＤＦＥ０：３ １０３及びＤ
ＰＥ０：３ １０４として別途示した）に条件付けられ
た条件サブルーチン命令とに呼応して、実行中の試験プ
ログラムに分岐を生じさせることができる。

【００４６】マイクロコントローラシーケンサ１９がフ
ェッチされて実行される命令語は、２０８ビットとかな
り長い。これは１３個の１６ビットフィールドから構成
される。これらのフィールドはマイクロコントローラシ
ーケンサ１９の外部機構用にフェッチされた命令情報を
表すことが多い。このようなフィールドは、それらに対
応付けられた機構専用のものである。ＡＬＵ命令２２の
一集合が８個の１６ビットＡＬＵ２４の集合へと適用さ
れ、他の集合はＤＵＴテスタ内に分散する他の様々な機
構へと配信される。後者の状態は「各種制御値＆命令
（various control value & instruction）」４２と表
示した線で表した。

【００４７】８個の１６ビットＡＬＵ２４は、各々それ
に付随する１６ビット結果レジスタ（各ＡＬＵは他のレ
ジスタも幾つか含んでいる）の周囲に構築された算術命
令の周知のレパートリ（repertoire）を有する。結果レ
ジスタの内３つとそれらが付随するＡＬＵとは、ＸとＹ
とＺとのアドレス構成要素２７を生成する為のものであ
り、アドレス構成要素は様々に組み合わせられてＤＵＴ
へと供給される完全なアドレスになる。８個のＡＬＵ／
レジスタ（ＤＨ＆ＤＬ）のうちの２つは、３２ビットデ
ータパラメータ２８をアルゴリズム的に作成するのを助
けるものであり、３２ビットデータパラメータ２８は最
大有効部分（ＤＨ）と最小有効部分（ＤＬ）との間で分
割される。最後の残り３つのＡＬＵ／レジスタ（Ａ、
Ｂ、Ｃ）はカウンタとして使用され、様々なプログラム
制御フラグ２５の生成に寄与する。これらのプログラム
制御フラグは、プログラムで指定された繰り返し回数又
は他の数的条件が完了した時点で実施されるプログラム
制御及び分岐を補助するものである。これらはマイクロ
コントローラシーケンサ１９へと返送され、ここでマイ
クロプロセッサを熟知する者には周知の方法で命令フェ
ッチアドレス（次アドレス計算機１０２によって作成さ
れる）の値に作用することになる。更に各種の「その他
のフラグ（other flag）」５５も存在し、これらもプロ
グラム分岐を生じる為に用いることができる。これらは
フェッチした命令語に含まれる他のフィールドによって
制御されるＤＵＴテスタ６中の他の機構をそれぞれに起
点としている。１つの特定の追加フラグとしてＶＥＣ＿
ＦＩＦＯ＿ＦＵＬＬ２６を個別に明示的に示した。より
簡略化した他の図においては、これもその他のフラグ５
５に包含されている。これをここで個別に示したのは、
マイクロコントローラシーケンサ１９処理の一側面の説
明を助ける為である。

【００４８】ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬの機能は、マ
イクロコントローラシーケンサ１９によるプログラムの
更なる実行を（一時的に）停止させることである。マイ
クロコントローラシーケンサ１９がフェッチした命令
と、ＤＵＴへと適用すべきテストベクタを最終的に送出
する機構との間には多段のパイプラインが存在する。更
に、ＤＵＴへの適用に向けて搬送される過程でベクタが
付加されるバゲージ（baggage）は、最終的なベクタ適
用速度、或いは各ベクタの持続時間に関する情報をその
一部に含んでいる。従って、ＤＵＴへのベクタ適用速度
は一定である必要は無く、具体的にはあるベクタ群の適
用時間は、生成にかかった時間よりも長くても良い。マ
イクロコントローラシーケンサは、単純にプログラムを
その最高速度で実行する。しかしながら、「ベクタ消費
（vector consumption）」速度が「ベクタ生成(vector
production)」速度と平均で等しくなければ、パイプラ
インにはほぼ無限大の柔軟性を持たせなくてはならなく
なることは明白である。以下に説明するアドレスマッパ
２９の出力にはベクタＦＩＦＯ４５があり、これがパイ
プライン中の柔軟な容量として作用する。信号ＶＥＣ＿
ＦＩＦＯ＿ＦＵＬＬは、パイプラインの先頭における新
たなベクタの生成が一時的に中断されるように作用する
ことでパイプライン中の限界段数を超過しないようにす
るものである。

【００４９】更に説明を続けると、（３ｘ１６＝４８ビ
ットの）ＸとＹとＺとのアドレス構成要素２７がアドレ
スマッパ２９へと適用される。アドレスマッパ２９の出
力は、ほぼ任意に事前選択された構成で順序付けられた
４８ビットアドレス空間中のアドレス値へと並べ替えら
れたものである。この理解を助ける為に本題から離れる
が、このアドレスマッパ２９を４８ビットアドレス空間
が完全に埋まったメモリとし、各アドレスには４８ビッ
ト値が保持されていると想定する（このようなメモリを
現在実現しようとすれば大型冷蔵庫大となるであろう
が、このことは一時的に無視して考える）。このような
メモリがあればどのようなアドレスが与えられても、他
の任意に選択されて、後に置き換えアドレスとして使用
できる４８ビット値へとマッピングすることができるル
ックアップ表（look-up table）が実現する。このよう
なアドレスマッピングが望まれる理由は、ＸとＹとＺと
のアドレス構成要素が、一般的に、特定のＤＵＴ内部構
造のコンテキストにおいて１つの大型リニアデコーダで
は実現されにくい有用な意味を持つ為である。行、列、
層、ブロック或いはページといった概念はテストエンジ
ニアにとっては非常に便利なものであり、物理的に近い
位置で生じた不具合は、これらのＸとＹとＺとのアドレ
スにおいてこれに対応する近接性を持っている。試験結
果におけるこのようなパターンは、何が悪いのかを評価
し、これを欠陥部分の処理が予備部分の処理へと分岐さ
れるように設計レベル、又は製造レベルで再プログラミ
ングする等して修復する上で非常に貴重なものである。
このような考え方からは、２つの問題が生じる。第一の
問題は、４８ビットをペアリングしてＤＵＴへと適用す
べき実際のビット数（例えば３２又は１６）へと減じる
点である。このペアリングがどのように行われるかを簡
単に説明すれば、これはＸから何個かのビットを得て、
Ｙから何個かのビットを得て、そしてＺから残りのビッ
トを得るということである。しかし全部ではない。そし
て、特定のアドレスは、回路の他の部分の左右（又は左
右及び上下）鏡像である回路中に位置する可能性がある
為、これが第二の問題となる。この場合には、連続アド
レス値が回路中の物理順序に並んでいる限り、ビットの
意味が変化することになる。このチップレイアウト特性
は何回も生じ得るもので、ある１群のビット（例えば
Ｙ）が何を意味するかは、それに付随する他のビット群
（例えばＺ）の値に依存する場合がある。アドレスマッ
パ２９は未処理の（raw）ＸとＹとＺとのアドレスを
「再パッケージング(repackaged)」することでこの種の
状況を反映させることを可能としたもので、このような
内部構造構成を有するメモリを試験する人々の便宜をは
かるものである。実際にこれがどのように行われるかを
説明する。アドレスマッパ２９は、相互接続された相当
数のマルチプレクサから構成される。これは、先に一時
的な仮定例として説明の便宜上触れたように、完全に埋
められたメモリ復号化方式における完璧な任意ルックア
ップ表機能を実現することはできない。しかしながら、
特に４８ビットから実際に必要な数へとペアリングによ
り減ずることができる他の機構がある為、ＸとＹとＺと
のアドレス構成要素のサブフィールドを必要に応じて並
べ替えることができる。アドレスマッパ２９は３個の１
６ビット（アドレス）ルックアップ表を更に有し、これ
らによって限定された任意マッピングを局所範囲におい
て実施することができるのである。

【００５０】アドレスマッパ２９のマッピング後アドレ
ス出力３０は、アドレスとして各種バッファメモリと、
タグＲＡＭ３１Ａ〜Ｃと、エラー捕捉ＲＡＭ３２とに適
用される。これらのメモリは別個の機能を有してはいる
が、集合的に内部試験メモリ８７を構成する４つのメモ
リ集合中の選択可能なパーティションとして実現するこ
とができる。マッピング後アドレス出力３０は更に１入
力としてアドレスビット選択回路３７（その多重化機能
は後に説明する）へも適用される。内部試験メモリは、
異なる機能に使用される様々なＲＡＭベースのメモリ構
造を多数含むように構成することができる。これは異な
るメモリ集合の特定部分をそれに付随する目的に使用す
ることを宣言することにより実現される。図２に示され
ているのがこのような構成の１つであり、試験の進行に
伴って構成を変えることができ、このメモリ集合用途に
関わる処理全体は非常に動的に行われていると言える。
内部試験メモリ中に存在するいずれの部分（例えばエラ
ー捕捉ＲＡＭ３２）も、恒久的な固定ハードウエアでは
ない。不変なのは４つのメモリ集合だけである。しかし
ながら、いずれの時点においても、（もし実際に定義さ
れるとすれば）どのメモリ集合のどの部分がエラー捕捉
ＲＡＭであるかに関しては、現在確立されている設定に
依存するのである。

【００５１】バッファメモリ３１Ａ及び３１Ｃについて
説明する。その機能は、ＤＵＴへと適用することが可能
なデータパターン３３及びアドレス３４を保持すること
である。実際には、これらはそれぞれに付随するバッフ
ァメモリの別個の出力である（バッファメモリ３１はデ
ュアル「ポートメモリ（port memory）」ではないが、２
つの異なるメモリ集合の部分から構成されていることが
望ましい）。この場合には、記憶データ３３が一方のメ
モリ集合に保持され、記憶アドレス３４が他方のメモリ
集合に保持されるようになっていることが望ましい。ま
た、バッファメモリに書込みを行う機構を明確に示して
いないが、これを実施する１つの方法としては、実行さ
れているプログラムの命令で試験サイトコントローラ４
が起動するアドレス指定されたバスの処理により行う方
法があげられる。「リングバス」と呼ばれる「床下（un
der the floorboards）」の「ユーティリティサービス
(utility service)」バス（図が非常に見にくくなる為
にその経路の大部分を省いた）があり、これが図２に示
した要素のほぼ全てへと通じている。メモリ集合へと情
報を書込む為の他のより高速な方法は、図３に関連して
説明する。

【００５２】エラー捕捉ＲＡＭ３２はバッファメモリ３
１に適用された同じアドレスによりアドレス指定され
る。これらはエラーに関する情報を記憶又は取得するも
ので、その処理は後に説明するポストデコード回路（po
st decode circuit）と連係して実施される。バッファ
メモリ３１Ａ、３１Ｃからの経路３３、３４と同様に、
エラー捕捉ＲＡＭ３２からの経路６２Ａ〜Ｄは、リング
バス（図示せず）から配信される設定情報に基づいたメ
モリ集合部分（エラー捕捉ＲＡＭとして機能するように
設定されている部分）からの多重化出力であることが望
ましい。

【００５３】留意すべきは、データマルチプレクサ３５
は、その入力としてＡＬＵ集合２４中のレジスタＤＨ及
びＤＬからのデータ２８を受けると同時にバッファメモ
リ３１Ａからの記憶データ出力３３をも受けるという点
である。データマルチプレクサ３５はこれらの入力（２
８、３２）のうち、どちらをその出力３８として提供す
るかについて、プログラムＳＲＡＭ２０中に記憶された
値３６に基づいて最初の選択を行う。その出力３８は、
以下に説明する変更が加えられない限りは、２つのベク
タ構成要素のいずれか一方として（もう一方の構成要素
はアドレスビット選択回路３７の出力３９）送信ベクタ
マッパ／シリアライザ／受信ベクタ比較データ回路４０
へと適用される。データマルチプレクサ３５は更に、初
期選択値を、列ジャミングモード信号（column jamming
mode signal）（ここまでの図には描かれていない）及
びＢＡＤ ＣＯＬＵＭＮ表として動作するタグＲＡＭか
ら取得した値に基づく後に説明する「列ジャミング処理
(column jamming )」にて使用される置換値で置き換え
る。この機構全体については、後に詳細を説明する。

【００５４】回路４０は３つのベクタ関連機能を実行す
ることができるもので、その機能とは、ベクタ構成要素
（３８、３９）を組み合わせることによりＤＵＴへと適
用（伝送）し得る完成ベクタを順序付けられた論理表現
において作成することと、送信ベクタの論理表現の順序
ビットと、ＤＵＴへとその信号（ベクタ中のそのビッ
ト）に代わって接触する端子電子部品（例えばプローブ
先端等）の実際の物理チャネル番号との間に動的な任意
の対応付け（マッピング）を実施することと、それを受
けるＤＵＴに対して、順序通りに（シリアル化して）適
用されるように全体の論理ベクタを分割する際にコンパ
イラと連係して別個に作用することである。これらの機
能のうち、どれが実行されるかは、ＳＲＡＭ４１からの
制御信号により決定するが、この制御信号もまた、マイ
クロコントローラシーケンサ１９によりフェッチされた
２０８ビット命令中の１フィールドに基づいてアドレス
指定されるものである。

【００５５】更に回路４０に含まれているのは、ＤＵＴ
ディスエーブル論理部（DUT disable logic）９０であ
る。これが存在する理由は、最高４つのＤＵＴのうち、
いずれの１つ以上のＤＵＴをディスエーブルするのかを
表示して、静的でも試験結果次第で可変でもあり得るが
全てプログラム的に定義される様々な状況に対応する為
である。これらの表示は４つの信号ＤＤ０：３ ４４ｂ
（ＤＵＴ０、ＤＵＴ１等に対するＤＵＴディスエーブ
ル）により運ばれる。これは試験サイトでのマルチＤＵ
Ｔ試験をサポートするものであり、この詳細は、本明細
書の一部をなすものとする関連する特許出願に説明され
ている。回路４０の出力は、最高６４ビットのベクタ４
４ａであり、このベクタはＤＵＴディスエーブル信号４
４ｂと共にベクタＦＩＦＯ４５に適用される。ベクタＦ
ＩＦＯ４５は、完全に埋まると信号ＶＥＣ＿ＦＩＦＯ＿
ＦＵＬＬ２６を生成するが、この信号の意味及び用途は
先に説明した。期間発生器（period generator）４９
（後に簡単に触れる）からの信号ＶＥＣ＿ＦＩＦＯ＿Ｕ
ＮＬＯＡＤ４７を受け、ベクタＦＩＦＯ４５の最上部に
あるベクタがそこから取り出される。このように取り出
されたベクタ４６は、対応する端子電子部品９を介して
ＤＵＴへと接続するタイミング／フォーマッティング＆
比較回路５２へと適用される。即ち、端子電子部品９の
各々が、送信・受信ベクタ７及び端子電子部品設定情報
８を、それぞれに対応するタイミング／フォーマッティ
ング＆比較回路５２から受信するのである。

【００５６】タイミング／フォーマッティング＆比較回
路５２は設定・制御情報を受信する為にＶＴバス８９に
接続している。先にも説明したように、タイミング／フ
ォーマッティング＆比較回路５２は実際には８つのＩＣ
であるが、本明細書においては、便宜上１つのエンティ
ティとして取り扱うものとする。

【００５７】タイミング／フォーマッティング＆比較回
路５２は、マイクロコントローラシーケンサ１９のプロ
グラムＳＲＡＭ２０と同じ命令アドレス（小さな丸で囲
まれたＡ）によりアドレス指定される内部ＳＲＡＭ５４
を有する（外部ＤＲＡＭ５３を内部ＳＲＡＭ５４の代わ
りに使用しても良いが、これは図示していない増分カウ
ンタにより局所的にアドレス指定される）。内部ＳＲＡ
Ｍ５４（又は外部ＤＲＡＭ５３）はそれぞれのフォーマ
ットを持つドライブサイクル及び比較サイクルの生成を
助けるものである。ドライブサイクルは、ＲＡＭの一方
５４又は５３から供給される事前選択フォーマットを使
って送信ベクタをＤＵＴへと適用するものである。比較
サイクルは、ＤＵＴから供給されるベクタを受信し、先
に供給された比較データと一致するかどうかを試験する
もので、この試験もまた、ＲＡＭから供給される事前選
択フォーマットに基づいて行われる。ドライブサイクル
及び比較サイクルはいずれも、その持続時間、負荷を適
用するかどうか、そして何時適用するのか、何時データ
をラッチ又はストローブするのか、信号がＲｅｔｕｒｎ
−Ｔｏ−Ｚｅｒｏであるのかないのか、駆動信号をその
補完信号で囲むのかどうか等について設定可能である
（これらのオプションが上述した様々なフォーマットで
ある）。

【００５８】タイミング／フォーマッティング＆比較回
路５２は、論理値が誤りだったためにそのチャネルが不
良となったのか（機能エラー）、及び／又はその電気特
性が許容範囲を超えていた為に不良となったのか（パラ
メータエラー）について、チャネル毎の情報を含んでい
る。更に、引用することにより本明細書の一部をなす特
許出願中に記載されているように、複数のＤＵＴ試験が
実施される場合には、どのチャネルがどのＤＵＴに接続
しているのかは既知である。これにより、４つの信号Ｄ
ＦＥ０：３（ＤＵＴ＃機能エラー）１０３及び４つの信
号ＤＰＥ０：３（ＤＵＴ＃パラメータエラー）１０４の
生成が可能となる。

【００５９】タイミング／フォーマッティング＆比較回
路５２により実施される比較処理では更に６４ビット値
が生成され、これが回路４０の論理的反転であると考え
ることができる受信ベクタ逆マッパ／デシリアライザ５
７へと供給される。（回路５７の処理はＳＲＡＭ５８に
より制御されているが、これは回路４０のＳＲＡＭ４１
による制御に対応する）。そして、回路５７の出力５９
はポストデコード回路６０及びエラー捕捉ＲＡＭ１ ３
２Ａへと適用される。ここではあまり詳細に説明しない
が、ポストデコード回路６０は入力されるエラー情報５
９と以前に記憶されたエラー情報６０（エラー捕捉ＲＡ
Ｍ中に記憶）との両方をプログラム的な基準に基づいて
検査し、凝縮されてより容易に解釈できるエラー情報を
生成することができる。この生成されたエラー情報は、
経路６１を介してエラー捕捉ＲＡＭ３２へと戻して記憶
しておくことができる。一例として、特定のアドレス範
囲でエラーが生じた回数の計数値を作成すること等があ
げられるが、このような情報は、いつ代替回路を起動し
てオンチップ修復を試みるかを決定する上で有用であ
る。

【００６０】次に期間発生器４９及びこれに対応するタ
イミングＳＲＡＭ５１について説明する。これらは、マ
イクロコントローラシーケンサ１９によりフェッチされ
た２０８ビット命令の各々について関連するタイミング
／フォーマッティング＆比較回路５２の処理の継続時間
を定義する８ビット信号Ｔ＿ＳＥＬ４３に応答するもの
である。Ｔ＿ＳＥＬ４３は、それぞれがフェッチされた
命令中の異なるフィールドによって表される各種制御値
＆命令４２の一部である。この信号は、８ビット値とし
て２５６の異なる事柄（thing）を表すか、または符号
化することができる。この場合の「事柄」とは、タイミ
ングＳＲＡＭ５１に記憶され、Ｔ＿ＳＥＬによりアドレ
ス指定される２８ビット値である。アドレス指定された
２８ビット値２３の各々は１９．５ピコセカンドの分解
能で所望の継続時間を指定するものである。アクセスさ
れた２８ビット継続時間値２３のシーケンスは期間ＦＩ
ＦＯ５０中に記憶され、ここからそのシーケンスの個々
の要素が取得され、その後、ベクタＦＩＦＯ４５に記憶
されるそれらに意図した対応ベクタの取得に同期して適
用されるようになっている。

【００６１】ＦＩＦＯ５０の最も古いエントリ中にある
粗いタイミング値フィールドは５ナノセカンドの分解能
で継続時間情報を含んでおり、この情報から、次の送信
ベクタをベクタＦＩＦＯ４５からタイミング／フォーマ
ッティング＆比較回路５２へと送る信号ＶＥＣ＿ＦＩＦ
Ｏ＿ＵＮＬＯＡＤ４７が生成される。随伴信号（compan
ion signal）タイミングリマインダ(timing remainder)
４８もまた、回路５２へと適用される。この時点で１
９．５ピコセカンドという最終分解能に達するのであ
る。

【００６２】次に図３を参照するが、これは図２のブロ
ック図に示した内部試験メモリ８７の概略ブロック図６
４である。これはアドレスマッパ２９から複数のアドレ
ス選別部７７、７８、７９へと適用する４８ビットのマ
ッピング済みアドレス３０を受ける。アドレス選別部は
メモリ集合７３〜７６に結合している。これらのメモリ
集合の各々は、例えばＥＣＲ３２として働く等の機能を
個別に実施することができる完全なメモリ機構である。
メモリ集合のうちの２つ（７３、７４）は外部ＤＲＡＭ
に属し、他の２つは内部ＳＲＡＭに属している。２つの
外部ＤＲＡＭメモリ集合は常に同じアドレス選別機能を
実行するもので、従って同じアドレス選別部７７を共用
している。一方、内部ＳＲＡＭメモリ集合７５、７６は
各々に対応するアドレス選別部７８、７９を有する。こ
れらのアドレス選別部はアドレスを変えずにそのまま、
或いは変更したアドレスを出力するものであり、その処
理についてのある程度の詳細は引用することにより本明
細書の一部をなす特許出願に記載されている。

【００６３】各メモリ集合はメモリ集合コントローラを
含む。外部ＤＲＡＭメモリ集合７３、７４はＤＲＡＭメ
モリ集合コントローラ６５、６６をそれぞれに含み、内
部ＳＲＡＭメモリ集合７５、７６はＳＲＡＭメモリ集合
コントローラ６７、６８をそれぞれに含む。ＤＵＴの試
験中には、これらメモリ集合のいずれかに向けられたメ
モリトランザクション用アドレスは、対応するアドレス
選別部からそのメモリ集合に含まれるメモリ集合コント
ローラに到達する。ＤＵＴの試験中は、ポストデコード
回路６０から供給され、エラー捕捉ＲＡＭへと書込まれ
るべきエラーデータ６１は、最初に各メモリ集合にそれ
ぞれ結合しているデータ選別部８０〜８３へと適用され
る。データ選別部は、その設定や実行中の機能によっ
て、供給データに変更を加える場合もあれば加えない場
合もある。アドレス及びデータ選別部はそれぞれアドレ
ス及びデータの高速経路であり、これらは必要とされる
最高速にて動作することを意図したものである。後にア
ドレス及びデータをリングバス（図示せず）がメモリ集
合へと搬送するという他の経路も説明する。

【００６４】この時点において、各々に（選別）アドレ
ス及び（選別）データが入力される４つのメモリ集合コ
ントローラ６５〜６８がある。これらのメモリ集合コン
トローラの各々は、対応するメモリに結合している。即
ち、ＤＲＡＭメモリ集合コントローラ７３及び７４はそ
れぞれに外部ＤＲＡＭ６９及び７０に結合しており、Ｓ
ＲＡＭメモリ集合コントローラ７５及び７６はそれぞれ
に内部ＳＲＡＭ７１及び７２に結合しているのである。
この構成が４つのメモリ集合７３〜７６を形成してお
り、これらのうちの２つ（７５、７６）は高速ＳＲＡＭ
の妥当な容量を含み、他の２つ（７３、７４）がより遅
いＤＲＡＭの大容量を含んでいる。ここで最も重要な点
は、どのようにＤＲＡＭメモリ集合をＳＲＡＭメモリ集
合と等しい速さにするのかだけでなく、ユーザーの嗜好
や試験プログラム方針に対応したＤＲＡＭの特定の代替
構成をどのように実現し得るかである。従って、ＤＲＡ
Ｍメモリ集合コントローラ６５、６６は設定可能であ
り、異なる種類のメモリトランザクションを実施するも
のでなければならず、単純なＳＲＡＭメモリ集合コント
ローラ６７、６８と全く同じ構成というわけにはいかな
い。図を簡潔にする為に図３にはこの柔軟性を提供する
構造を示していないが、ここでは各メモリ集合コントロ
ーラが特定の動作モード及び所望の設定を指示するリン
グバス（図示せず）に接続していると言うに留める。こ
れらのモードの一部はデータの記憶様式に関わるもので
あり、他の一部はデータの再取得に関わるものである。
結論として、各メモリ集合は対応するデータＯｕｔ（６
２Ａ〜Ｄ）を有し、これらは後の処理の為にポストデコ
ード機構６０へと送られる。更に、メモリ集合０及び２
からのデータ出力は、マルチプレクサ８４へと適用さ
れ、その出力がデータマルチプレクサ３５へと送られる
ＳＴＯＲＥＤ ＤＡＴＡ３３となる点に留意が必要であ
る。同様に、メモリ集合１及び３の出力はマルチプレク
サ１２７へと適用され、その出力がアドレスビット選択
マルチプレクサ３７へと送られるＳＴＲＯＲＥＤＡＤＤ
ＲＥＳＳＥＳとなる。マルチプレクサ８４及び８６の存
在理由及びこれらがどのように制御されるのかについて
は本願においては重要ではなく、これに関しては引用す
ることにより本明細書の一部をなす特許出願中に記載さ
れている。

【００６５】メモリ集合３ ７６は、他のメモリ集合が
受信しない不良列モード信号（ＣＯＬ＿ＪＡＭ＿ＭＯＤ
Ｅ１０７）を受ける。メモリ集合３のコントローラ６８
はこの信号を使ってしかるべき時点で特殊動作モードが
記述されるように対応する。この時点で理解しておかね
ばならないのは、ＣＯＬ＿ＪＡＭ＿ＭＯＤＥ１０７が真
（true）であり、書込みメモリサイクルが起動されてい
ない場合には、新たなアドレスが供給されると、そのア
ドレスに対する自動読出しサイクルが生じるという点で
ある。読出し処理により得られたデータの４個の最下位
ビットはデータマルチプレクサ３５の下部に送られる。
（特殊ＢＡＤ ＣＯＬＵＭＮ表が読出されており、この
データがどのように取得され、使用されるかは後に説明
する。）

【００６６】ここで図４を参照するが、これは図２に示
したデータマルチプレクサ３５の拡大ブロック図１２０
である。この図の目的は、マルチプレクサ３５を、経路
３８’により結合する２つの部分３５’及び３５”へと
分けることである。部分３５’は、入力制御信号３６に
基づき、入力２８及び３３から（予備又は初めの）選択
を実行して出力３８’するという点において従来型のマ
ルチプレクサと同様に動作する。ここで本当に取り上げ
たい部分は部分３５”である。これは出力３８’をデー
タ入力として受け、ＢＡＤ＿ＣＯＬ［３：０］（これら
はメモリ集合３７６からの６２Ｄの４個の最下位ビット
である）を制御入力として受けるものである。

【００６７】ここで図４に示した部分３５”のブロック
図９０である図５を参照する。これはデータ入力として
３２ビットデータ３８’を有しているが、このデータは
関連（隣接）した意義を持つ４つの８ビットグループ１
１２〜１１５へとパーティションされている。この８ビ
ットユニットへの４分割は、このマルチＤＵＴ試験モー
ドに良好に適合するものである。説明を先に進めるが、
これらの８ビットグループの各々（１１２〜１１５）
は、それぞれに対応する８極２投（eight-pole two-thr
ow）マルチプレクサ９３〜９６への１入力として適用さ
れる。これらのマルチプレクサへの他の入力は、リング
バス８５を介して設定可能な３２ビットＣＯＬＵＭＮ
ＪＡＭレジスタ９１から得られる８ビットグループ１０
８〜１１１の各々である。

【００６８】この概念とは、適正な状況下において、回
路４０へと向かうデータ３８’の全て又は一部をＣＯＬ
ＵＭＮ ＪＡＭレジスタ９１中に事前に設定されている
データで置換することができるようにしようというもの
である。フラッシュＤＵＴへとプログラミングするため
の値として使用した場合に、そのＤＵＴが、要求された
値がたとえ適正にプログラミングされなかったとして
も、これがあたかも適正にプログラミングされたかのよ
うに即座に応答を返すことになる値を使用する。先にも
説明したように、ここで要求されることは、欠陥列であ
ることがわかっている、或いは疑われている列のプログ
ラミングに時間を費やすことを回避することである。
（現行のフラッシュ部品に１をプログラミングすること
を命令するものがそのような値に該当する。）

【００６９】本実施例においては、一般的な複数ＤＵＴ
試験方式に一致するように、この置換を８ビットの分解
能で行うことができる。この単位は８、１６、２４、３
２ビット部品に有効である。４ビット部品や１２ビット
部品等については、ビットが無駄になってしまう。これ
を回避するには８ビット以下の単位、例えば大幅に細か
く刻んで２ビット、或いは更に刻んで１ビット等とすれ
ば良い。４つのマルチプレクサ９３〜９６は、２ビット
とした場合には１６個の２極２投(two-pole two-throw)
マルチプレクサとなり、１ビットとした場合には３２個
の単極２投マルチプレクサとなる。

【００７０】従って、例えば２個の１６ビット部品の試
験で、一方が３８’／３８のうちのビット［３１：１
６］を使用し、他方がビット［１５：０］を使用してお
り、ビット［１５：０］にある部品がある適用アドレス
において不良列を含んでいる場合には、そのアドレスが
適用されていることを検出することが望ましく、列ジャ
ミングモード（これは、既知の不良列へのプログラミン
グに時間を消費することを回避する為に試験プログラム
／ＤＵＴを「だます」ことに対して与える名前である）が
有効化され、データ３８’のビット［１５：０］を、Ｃ
ＯＬＵＭＮ ＪＡＭレジスタ９１の最下位ビットから、
例えば全て１で置換する。

【００７１】例えばビット３に欠陥があることがわかっ
ていれば、このビットのみを回避して他のビットを通常
通りに処理することもできる。これは１ビットの分解能
を使用するか、或いはビット３を１でジャムした状態で
実際のデータ（もともと３８’にあるもの）をＣＯＬＵ
ＭＮ ＪＡＭレジスタのビット［１５：４］及び［２：
０］に持たせることにより可能である。この構成をリン
グバスで実現すると速度が落ちるが、一応可能ではあ
る。ここで節約される時間は、良好な１５ビットをプロ
グラミングするのに要する時間と、不良ビット３をプロ
グラミングすることに関わるタイムアウトとの差であ
る。

【００７２】これまでの説明した処理は全て「適正な状
況下（right circumstance）」において発生するもので
ある。「適正な状況」とは、リングバス８５を介した適
正な処理により列ジャミングモードラッチ９２を設定す
ることで、列ジャミングモードが選択されている状態を
指す。ラッチ９２が設定されると、ＡＮＤゲート９７と
９８と１０５と１０６との集合への１つの入力が設定さ
れることになる。これらのゲートへの他の入力とは、Ｂ
ＡＤ ＣＯＬＵＭＮ表（図６の１２６）から得られる指
示データである。このデータは、ＣＯＬ＿ＪＡＭ＿ＭＯ
ＤＥ１０７が真の時である限り、適用アドレスにおける
自動読出しから得られる。この為に、図３に関する説明
でも述べたように、信号１０７もメモリ集合３のメモリ
集合コントローラ６８へと供給される。この結果得られ
る表示信号（６２Ｄの４個の最下位ビット）をＢＡＤ＿
ＣＯＬ［３：０］と呼ぶ。

【００７３】メモリテスタの場合には、一般的にはデバ
イスの不良は０で表される為、信号ＢＡＤ＿ＣＯＬ
［３：０］は対応するＡＮＤゲートに適用される際にそ
れぞれ反転される。この結果、マルチプレクサ９３〜９
６は、ＣＯＬ＿ＪＡＭ＿ＭＯＤＥが真であり、対応する
ＢＡＤ＿ＣＯＬビットが０（マルチプレクサの１つへの
列が不良であることを意味する）の場合は常にその出力
としてＣＯＬＵＭＮ ＪＡＭレジスタからのビットを選
択するように制御される。置換分解能が大きくなると、
ＢＡＤ＿ＣＯＬ中のビット数及びこれが読出される表１
２６の幅も大きくする必要がある。

【００７４】いずれの場合も、マルチプレクサ９３〜９
６の出力１１６〜１１９はデータ３８として３２ビット
ストリームへと集められ、図２に関連して先に説明した
ように回路４０へと送られる。

【００７５】次に図６を参照するが、これは試験プログ
ラムによってメモリ集合３において保持することができ
るＢＡＤ ＣＯＬＵＭＮ表１２６の図である。複数ＤＵ
Ｔ処理はメモリ集合２において複数ＤＵＴ処理用にある
ものと同様の自動表読出し機構を使用しており、残りの
メモリ集合にはこのクラスのサービスが無い為、本実施
例においては、メモリ集合３は必須要素である。この制
約は必要と認められる経済的トレードオフによって左右
されるものであり、技術的な観点から見れば、排除する
ことも可能である。

【００７６】更に説明を進めるが、試験プログラムは、
ある列が不良であると判定した場合には、プログラミン
グ処理段階又は動作処理段階のいずれかにおいて０のエ
ントリを表１２６のセルへと書込む。表１２６の各行に
は４つのセルがあり、その各々が４つの８ビット（本機
構の分解能）グループを表している。８ビットグループ
がマルチＤＵＴ試験における１ＤＵＴを表すのか、或い
は単一ＤＵＴの１区分を表しているのかは、試験技術者
の選択による。３２ビットの単一ＤＵＴの場合には、ワ
ード幅の解像度において表１２６の１行中の４ビット全
てが一斉に設定又はクリアされる。同様に、図５のレジ
スタ９１は全１に統一された集合となる。置換解像度が
１ビットである場合には、表１２６中の行はＢＡＤ＿Ｃ
ＯＬ［３１：０］を生成する３２ビット長となる。（そ
して図５に示したマルチプレクサ及びＡＮＤゲート等も
それぞれ３２個必要となる。）

【００７７】マルチＤＵＴ処理に関する記載を含む、引
用することにより本明細書の一部をなす特許出願を引用
すると、上述したＢＡＤ ＣＯＬＵＭＮ表１２６に類似
の不良ブロック（ＤＵＴ）表について記載されているこ
とがわかる。不良ＤＵＴがあった場合には、不良ブロッ
ク表は新旧両方のバージョンで保持されており、表に増
分的な加算を実施することができるようになっている。
そのようにすることはここでも可能であるが、不良列の
情報の殆どは予備プログラミング段階における列から列
への移動の際に検出・記憶されるものであり、ここでこ
のような表の複写を行うことにより得られる利益はごく
わずかか、又は全く無いと思われる。

【００７８】本実施例において、セル１２２（及びその
他のセルの大部分）は不良ではないことを表す「１」を
含んでいる。一方、セル１２３及び１２４はＤＵＴ２の
列１及びＤＵＴ０の列３が不良であることを表す「０」
を含んでいる。

【図面の簡単な説明】

【図１】本発明に基づく、大幅な再設定が可能な不揮発
性メモリテスタの概略ブロック図である。

【図２】図１のＤＵＴテスタ６を拡大して示した概略ブ
ロック図である。

【図３】図２のブロック図に示した内部試験メモリ機構
の機能ブロックの概略図である。

【図４】図２のデータマルチプレクサ３５の拡大概略ブ
ロック図である。

【図５】図４に示した拡大図の実際のブロック図であ
る。

【図６】図２の内部試験メモリ中に位置するメモリ集合
中に保持される不良列（ＢＡＤＣＯＬＵＭＮ）表の機能
図である。

【符号の説明】

１ メモリテスタ １４、１５ａ〜ｄ 被試験メモリ ３１Ｂ タグＲＡＭ ３５” 自動データ置換機構

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ジョン・エム・フリーズマン アメリカ合衆国コロラド州80526，フォー ト・コリンズ，グレイ・フォックス・ロー ド 4507 (72)発明者 ケン・ハン・ダック・ライ アメリカ合衆国カリフォルニア州95148, サンノゼ，グレン・ファーガソン・サーク ル 2736 Ｆターム(参考） 2G132 AA08 AB01 AC03 AD06 AG00 AL09 AL12 5B025 AD04 AD16 AE05 5L106 AA10 DD22 DD23 DD24

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリテスタ上の被試験フラッシュメモ
   リ中の不良な列をプログラミングするのに時間を消費す
   ることを回避する方法であって、 （ａ）前記被試験メモリに適用される同じアドレスによ
   りアドレス指定されるタグＲＡＭを確立するステップ
   と、 （ｂ）適用されるアドレスが不良な列に関連することを
   判定するステップと、 （ｃ）前記タグＲＡＭ中の前記適用されるアドレスに当
   該列が不良であることの表示を記憶するステップと、 （ｄ）ステップ（ａ）〜（ｃ）の後に、前記被試験メモ
   リの試験の次の段階の間に自動データ置換機構をイネー
   ブルするステップと、その後の、 （ｅ１）前記タグＲＡＭに試験アドレスを適用しつつ、
   前記被試験メモリに対して該試験アドレスでプログラミ
   ングすることを試みるステップと、 （ｅ２）前記試験アドレスが不良な列に属するものであ
   ることの表示を前記タグＲＡＭが含む場合には、前記メ
   モリテスタの自動処理によって、被試験メモリが正常で
   あると即座に通知するようにする「１」によってプログ
   ラミングされるべきデータ値を置換するステップとを含
   んでなる方法。
2. 【請求項２】 前記ステップ（ｅ２）において、置換さ
   れる前記プログラミングされるべきデータ値が全て「１」
   であることを特徴とする請求項１に記載の方法。