JPH0864000A - エミュレーション手段を有するプログラマブル集積回路メモリ - Google Patents

Abstract

(57)【要約】 【解決手段】 本発明の集積回路メモリは、メモリセル
マトリクス１と、メモリセルにプログラミング電圧と消
去電圧を選択的に印加することを可能にする複数の回路
（４、５、６、７、９、14) を備えている。これらの回
路は、実行すべき動作に適合されたアルゴリズムを実行
するようにプログラムされた、集積回路内に組み込まれ
たステートマシン２によって制御される。これらのアル
ゴリズムの開発および改良を容易にするために、本発明
のメモリは、ステートマシンの代わりに外部テスタを使
用することを可能にする選択手段（13、15、16）を含ん
でいる。特に「フラッシュＥＥＰＲＯＭ」メモリに利用
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主に、プログラマブル集
積回路メモリ、例えばＥＥＰＲＯＭまたはフラッシュ
（ＦＬＡＳＨ）ＥＥＰＲＯＭ型メモリの分野に関するも
のである。

【０００２】

【従来の技術】現在開発されているこの種のメモリは、
メモリセルのプログラミングおよび必要に応じて消去を
行う一組のリソースを備えた集積回路の形態をとる。こ
のリソースは特に、プログラミングおよび消去の電圧の
発生器、プログラムまたは消去されたデータを再読み出
しによりチェックするための回路、または、メモリ全体
あるいは選択された特定のセクタの自動消去に使用され
るアドレス発生器である。これらのリソースは、実行す
べき動作および制御されるリソースに適合されたアルゴ
リズムを実行することができる、集積回路内に組み込ま
れた制御ユニットによって制御される。

【０００３】制御ユニットは、プログラマブル論理アレ
イ（ＰＬＡ）またはマイクロプログラム制御されたユニ
ットによって構成されるステートマシンである。寸法の
問題によって、ステートマシンは通常ワイヤード回路で
あり、その結果、ステートマシンによって実行可能なア
ルゴリズムは、集積回路の製造後に変更することはでき
ない。そのような製品の開発および改良は、使用される
技術に適用可能なシミュレーションプログラムによって
容易になっている。しかしながら、これらのプログラム
は現実を完全には反映せず、従って、プロトタイプにつ
いて実際の試験を行わずに済ませることはできない。一
般にこの試験は、一連のプログラミングおよび消去動作
を行って、その後、書き込まれたはずのデータと読み出
されたデータとの間の不一致を検出するための再読み出
し動作を行う。これらのテストはメモリを極端な動作条
件にさらす、例えばメモリをオーブン内に置いて行うこ
ともできる。

【０００４】これらのテストは、当然、発見された欠陥
の原因を突き止め、それに応じて設計または製造上の特
定のパラメータを変更することを目的とする。従って、
現在用いられている設計方法では、一般に、行った試験
の分析より生じる連続的な改良を組み込んだプロトタイ
プの数系統を作製しなければならない。発見された欠陥
の原因究明は、特にメモリを構成する主回路の論理状態
を表すインジケータをメモリから抽出することを可能に
する集積回路試験モードによって可能となる。製造上の
ばらつきや経年劣化に関係する欠陥などの特定の欠陥に
ついては、ステートマシンによって実行可能なアルゴリ
ズムを変更することによって、簡単に改良できる。しか
しながら、最適な方法で必要な変更を決定するには、多
くのプロトタイプの製造が必要となる場合もある。その
結果コストが増大して、製品の開発にかかる時間が長く
なる。

【０００５】

【発明が解決しようとする課題】本発明は、ステートマ
シンの代わりに集積回路外部のテスタを用いることを可
能にするエミュレーションモードにおいて動作するよう
に構成されたメモリを提案することによって、上記の欠
点を解決することを目的としている。そのような構成に
よって、対応するプロトタイプを製造する必要なく、新
しいアルゴリズムをテストすることが可能となろう。

【０００６】

【課題を解決するための手段】上記した目的を達成する
ために、本発明によるならば、アドレス可能なメモリセ
ルのマトリクスと、内部制御ラインを介して送られた内
部制御信号に応じて、上記メモリセルにプログラム電圧
および消去電圧を選択的に印加する電源手段と、外部デ
ータバスと外部アドレスバスとに接続されて、対応する
内部バスに対して、データ要素を交換し、かつ外部アド
レス信号を転送するインターフェース回路と、外部制御
信号を受けて、当該外部制御信号に応じて上記データの
交換を制御するユーザ制御ユニットと、受けた上記外部
制御信号に応じて上記ユーザ制御ユニットによって選択
される少なくとも１つのアルゴリズムを実行し、上記ア
ルゴリズムの実行の結果として上記信号が生成されるよ
うにする、ステートマシーンとを含むプログラマブル集
積回路メモリにおいて、当該プログラマブル集積回路メ
モリが、所定の外部制御信号に応答する検出手段と、上
記検出手段によって制御されてメモリを選択的に通常モ
ードまたはエミュレーションモードで動作させる第１の
選択手段とを更に備え、上記第１の選択手段が、上記通
常モードでは上記ステートマシンの上記出力信号を上記
内部制御ラインへと送り出し、一方、上記エミュレーシ
ョンモードでは上記内部アドレスバスの少なくとも一部
を上記内部制御ラインと通信状態に置くように構成され
ている。

【０００７】メモリがシーケンサと集積回路内に組み込
まれたクロックを備えている場合には、一般に、シーケ
ンサを同期化させるために使用されるクロック信号と同
一のクロック信号によってアルゴリズムの実施順序を同
期化させる必要がある。そのために、集積回路から基本
のクロック信号を抽出してこれをテスタへと伝送できる
ようにすることが可能である。しかしながら、エミュレ
ーションモードでは、テスタによって与えられるクロッ
ク信号によってメモリを同期化するのが好ましい。

【０００８】従って、本発明のもう１つの特徴によれ
ば、上記ステートマシーンが、少なくとも１つの基本の
クロック信号によって同期化されるシーケンサを備え、
上記検出手段によって制御される第２の選択手段が、上
記基本のクロック信号を、選択的に、通常モードでは内
部クロックから出力し、エミュレーションモードでは上
記内部アドレスバスのうちの少なくとも１つのラインに
基づいて出力する。

【０００９】この解決方法は、テスタと集積回路との間
の交換のチェックを簡単にするという利点を有する。さ
らに、この方法によって基本のクロック周波数を変化さ
せながら試験を行うことが可能となる。ステートマシン
がメモリの回路のうちの少なくとも１つからの入力信号
を受けるための入力端子を備えている場合、本発明はさ
らに、上記検出手段によって制御され、エミュレーショ
ンモードにおいて、上記入力信号を上記外部データライ
ン上に出力させるために上記入力信号を上記インターフ
ェース回路に送るように構成された第３の選択手段を備
える。インターフェース回路と、第１、第２および第３
の選択手段は、リアルタイムでの動作が可能なように構
成されているのが有利である。

【００１０】ステートマシンがメモリの複数の回路を制
御するように構成されている場合には、本発明ではさら
に、内部制御ラインが制御バスを構成し、制御回路のう
ち少なくとも一部が制御バスに接続されたデコーダを備
え、制御バスを構成するラインの数が内部アドレスバス
のラインの数を越えないようになされている。上記構成
によっても、追加外部ラインを設けたり、あるいは外部
データバスを使用する必要なしにエミュレーションモー
ドを実行することが可能となる。以下の説明によって本
発明のその他の特徴および利点が明らかとなろう。

【００１１】

【発明の実施の形態】図１には「フラッシュＥＥＰＲＯ
Ｍ」型メモリが示されているが、これは限定的なもので
はない。このメモリは主に行と列とに配列されたメモリ
セルのマトリクス１で構成されている。行の選択は、行
デコーダ５によって行われ、列は、列選択回路９に接続
された列デコーダ７によって選択される。行デコーダと
列デコーダは、アドレス発生器11によって与えられるア
ドレスを受ける。「フラッシュＥＥＰＲＯＭ」型のメモ
リの場合、それぞれのメモリセルはフローティングゲー
トＭＯＳトランジスタで構成されており、その導通閾値
はその電極に適当な電圧を印加することによって変更す
ることができる。従って、メモリセルのプログラミング
は、ソースをグランドに接続した状態でゲートとドレイ
ンとの間にプログラミング電圧を印加することにより高
い閾値を作り出すというものである。反対に、消去動作
は、トランジスタのゲートをグランドに接続し、ドレイ
ンを高インピーダンス状態においた状態で、ソースに消
去電圧を印加することによって低い閾値を作り出すとい
うものである。

【００１２】つまり、このタイプのメモリには、列選択
回路９を介してドレインに給電し、ソース給電回路14を
介してソースに給電する、列プログラミング電圧の発生
器４が備えられている。さらに、ゲートへのプログラミ
ング電圧の印加を可能にする行給電回路６が具備されて
いる。これらの給電手段は、集積回路の外部より与えら
れる高電圧と呼ばれる電位Ｖppを受ける。

【００１３】メモリは、アドレスバスＡＤとデータバス
ＤＴとに接続されたインターフェース回路17を介して外
部と通信する。インターフェース回路17によって、外部
アドレス信号ＡＤを、アドレスレジスタＡＤ−Ｒを介し
てアドレス発生器11に接続された内部アドレスバスＡＤ
ｉに転送することが可能となる。データバスＤＴを介し
てメモリセルマトリクス１と外部との間で交換されるデ
ータは、書き込み動作の場合には、入力データバスＤＴ
ｉと入力データレジスタＤＴｉ−Ｒおよびマルチプレク
サすなわちデータセレクタ８を通過し、読み出し動作の
場合には、出力データバスＤＴｏともう１つのマルチプ
レクサ16を通過する。マルチプレクサ８の出力は、書き
込みバスを介して列選択回路９に接続されており、マル
チプレクサ８の第２の入力はデータ発生器12に接続され
ている。列選択回路９はさらに読み出しバスを介してマ
ルチプレクサ16の入力に接続されている。書き込みバス
と読み出しバスは、比較信号Ｖを出力する比較器10の入
力に接続されている。

【００１４】メモリはさらに、外部制御信号ＣＤを受け
るユーザ制御ユニット３を備えている。ユーザ制御ユニ
ット３は主に、制御インターフェース３Ａとテスト回路
３Ｂによって構成されている。制御インターフェース３
Ａは外部制御信号ＣＤを直接受け、さらに入力データバ
スＤＴｉに接続されている。制御インターフェース３Ａ
は、外部制御信号ＣＤを考慮して、データバスＤＴ上の
データ要素に応じてこの外部制御信号を解釈するように
構成されている。この解釈に応じて、制御インターフェ
ース３Ａが、制御信号ＣＤａ、ＣＤｉ、Ｗ、Ｒ、ＣＤｄ
を出力する。

【００１５】メモリはさらに、クロック２Ｃが接続され
たステートマシン２を有する。ステートマシン２は、プ
ログラマブル論理アレイ（ＰＬＡ）２Ａと、タイミング
信号ＣＫｉを出力するシーケンサ２Ｂとで構成されてい
る。プログラマブル論理アレイ２Ａは、入力信号ＳＴ
と、クロック２Ｃより出力されるクロック信号ＣＫｐと
を受ける。このプログラマブル論理アレイは、マルチプ
レクサ13を介して内部制御バスＣ上に制御信号Ｃｉを出
力し、マルチプレクサ13の第２の入力は内部アドレスバ
スＡＤｉの一部Ｃｏに接続されている。内部制御バスＣ
は、シーケンサ２Ｂ、アドレス発生器11、データ発生器
12、比較器10、ゲート給電回路６および列プログラミン
グ電圧発生器４に接続されている。入力信号ＳＴは、制
御インターフェース３Ａによって出力される制御信号Ｃ
Ｄｉと、回路内の様々なリソースの状態に関する一組の
変数とによって構成される。入力信号ＳＴはマルチプレ
クサ16の入力のうちの１つに印加される。

【００１６】シーケンサ２Ｂは、マルチプレクサ15より
出力される基本のクロック信号ＣＫｏによって同期化さ
れており、このマルチプレクサ15の第１の入力は、クロ
ック２Ｃによって出力される１つまたは複数のクロック
信号Ｈｉを受けて、その第２の入力は内部アドレスバス
ＡＤｉの一部Ｈｏに接続されている。テスト回路３Ｂ
は、入力が入力データバスＤＴｉに接続されたレジスタ
を有する。このレジスタの出力は、エミュレーションモ
ード検出信号ＥＭを出力するデコーダに接続されてい
る。このレジスタは、制御インターフェース３Ａによっ
て制御されている。エミュレーションモード検出信号Ｅ
Ｍは、マルチプレクサ13、15、16のための制御信号であ
る。

【００１７】マルチプレクサ13の第２の入力は、内部ア
ドレスバスＡＤｉの一部Ｃｏに接続されている。エミュ
レーションモード検出信号ＥＭの状態に応じて、メモリ
は、通常モードまたはエミュレーションモードのいずれ
かで動作するように制御される。通常モードでは、マル
チプレクサ13、15、16はそれぞれ、制御信号Ｃｉを内部
制御バスＣに、信号Ｈｏをシーケンサ２Ｂに、そして読
み出しバスの信号を出力データバスＤＴｏへと転送す
る。標準的な方法では、メモリは、読み出し動作、書き
込み動作、およびメモリマップ全体またはセクタ単位の
消去動作を行うように構成されている。上記の実施例で
は、これらの動作は、外部制御信号ＣＤとバスＤＴ上に
存在する関連するデータに応じて選択される。受信され
た外部制御信号に応答して、インターフェース３Ａが適
当な信号、例えば、書き込み動作の場合、アドレスレジ
スタＡＤ−Ｒのローディングを制御する信号ＣＤａや入
力データレジスタＤＴｉ−Ｒのローディングを制御する
信号ＣＤｄを出力する。インターフェース３Ａはさら
に、実行すべき動作に対応するアルゴリズムの実行を選
択するように、プログラマブル論理アレイ２Ａに制御信
号ＣＤｉを出力する。

【００１８】本発明の１つの実施例によれば、ユーザ制
御ユニット３は、連続する２段階で動作するように構成
される。つまり、第１の段階では、外部機器がインター
フェース３Ａにコマンドの種類（読み出し、書き込みお
よび消去）を認識させる条件コマンドを出力し、第２段
階では、外部機器が動作パラメータ（アドレス、書き込
むべきデータ）に関連する実行コマンドを出力する。第
２段階では、インターフェース３Ａが、これら動作パラ
メータの該当レジスタ（ＡＤ−Ｒ、ＤＴｉ−Ｒ）へのロ
ーディングを制御する。同時にインターフェース３Ａは
ステートマシン２に適当なコマンドＣＤｉを出力する。

【００１９】従って、書き込み動作の場合には、アドレ
スがアドレスレジスタＡＤ−Ｒにロードされて、書き込
むべきデータがデータレジスタＤＴｉ−Ｒにロードされ
る。アドレス発生器11は、レジスタＡＤ−Ｒがデコーダ
５および７との通信状態におかれるように制御される。
データセレクタ８は、データレジスタＤＴｉ−Ｒが列選
択回路９を次に述べるように制御するよう、信号ＷＲに
よって制御される。つまり、書き込むべきデータに応じ
て、アドレスにより選択されたメモリセルのドレインに
プログラム電圧が印加されるように制御するように制御
される。その後ステートマシンが書き込み動作に対応す
るアルゴリズムを実行する。このアルゴリズムは、例え
ば、選択された行のトランジスタのゲートに、較正され
たプログラミングパルスを印加するようにゲート給電回
路６を動作させるというものである。その後、読み出し
動作が行われて、プログラムされたセルの導通状態を、
基準のプログラムされたセルと比較される。その差は、
比較器10から、上記の入力信号ＳＴのうちの１つを構成
する比較信号Ｖによって、ステートマシン２に報告され
る。差があった場合には、アルゴリズムが再度ゲート上
にプログラミングパルスを出力する。その後、新たなプ
ログラミングパルスが必要であるか否かを決定するため
に、再度読み出しと比較が行われる。このサイクルは差
が検出されているかぎり何度でも繰り返される。

【００２０】メモリの消去動作は連続する２つのアルゴ
リズムを実行することによって行われる。つまり、消去
前プログラミングアルゴリズムと本来の消去アルゴリズ
ムである。データセレクタ８は、データ発生器12に列選
択回路９を制御させるように制御される。消去前プログ
ラミングアルゴリズムを実行するために、ステートマシ
ンは、データ発生器12がメモリセルのプログラムされた
状態に相当する論理値を出力するように、データ発生器
12を制御する。ステートマシンはさらに、アドレス発生
器を制御して、アドレス発生器により、行デコーダと列
デコーダとが初期状態０であるアドレスカウンタ（図示
せず）との通信状態におかれるようにする。その後、ス
テートマシン２は、まず始めにゲート給電回路６に対し
てゲートにプログラミングパルスを出力するように指令
するプログラミングサイクルを実行させる。

【００２１】その後、書き込みと同様に、データ要素が
読み出されて、新たなプログラミングパルスが必要か否
かを判断するために比較が行われる。必要と判断された
場合には、新たにプログラミングサイクルが行われる。
従って、プログラミングサイクルは、比較器10が差を検
出しなくなるまで繰り返される。その後ステートマシン
３がアドレス発生器11にインクリメンテーション指令信
号を出力し、デコーダ５および７に印加されるアドレス
を１単位増分させる。従って、ステートマシンが上記の
方法で新規のプログラミングサイクルを実行する。この
サイクル終了後、カウンタが新たにインクリメントされ
る。カウンタが、ステートマシンに伝送される状態信号
を構成するオーバーフロー信号を出力するまで、この動
作が繰り返される。

【００２２】この状態信号に応答して、ステートマシン
が消去アルゴリズムに分岐される。この消去アルゴリズ
ムは、まず最初に、データ発生器12を制御して、データ
発生器12の出力に、メモリセルの消去された状態に対応
する論理値を出力させる。ステートマシンはその後、列
プログラミング電圧発生器４を制御して、ソースに消去
電圧を供給させる。この消去アルゴリズムは、消去すべ
きメモリセルの導通状態と基準となる消去されたセルと
を比較するための一連の読み出し動作と比較動作を継続
する。差がある場合には、新たに消去電圧がソースに印
加されて、再度全てのセルが組織的に検証される。この
サイクルもまた、比較器10によって差異が検出される限
り繰り返される。

【００２３】エミュレーションモードでメモリを動作さ
せるには、システムをテストモードとするための特定の
制御信号ＣＤを与える。この制御信号には、エミュレー
ションモードを識別するデータＤＴが付属している。こ
の制御信号に応答して、インターフェース３Ａがテスト
回路３Ｂの対応するレジスタへのデータ要素のローディ
ングを実行する。その後デコーダがエミュレーションモ
ード制御信号ＥＭを出力する。そのとき、マルチプレク
サ13が、ラインＣ０を内部制御バスＣとの通信状態に置
くように制御される。同様に、マルチプレクサ15が、内
部アドレスラインＨ０から基本のクロック信号ＣＫ０を
供給するように制御される。最後にマルチプレクサ16
が、内部出力バスＤＴｏに入力信号ＳＴを出力するよう
に制御される。

【００２４】さらに、マルチプレクサ16の出力を外部デ
ータバスＤＴとの通信状態とするために、外部読み出し
制御信号を印加してインターフェース回路17の出力増幅
器を動作させる。かくして、バスＡＤおよびＤＴに接続
されたテスタを使用することが可能となる。従って、こ
のテスタは、開発すべきアルゴリズムの実行するように
プログラムすることができる。その後、通常の書き込み
コマンドまたは消去コマンドを印加することによって、
制御インターフェース３Ａが対応する信号ＣＤｉを発生
させる。これらの信号は、マルチプレクサ16と外部デー
タバスＤＴを介してテスタに伝送される。次いで、この
テスタが対応するアルゴリズムを実行し、その結果が、
バスＡＤとＡＤｉおよびマルチプレクサ13を介してバス
Ｃにコマンドに出力される。同時に、テスタが、バスＡ
ＤおよびＡＤｉとマルチプレクサ15を介して基本のクロ
ック信号ＣＫｏを送信する。

【図面の簡単な説明】

【図１】 本発明のメモリの全体の概略図を示す。

【符号の説明】

１ メモリセルマトリクス ２ ステートマシン ２Ｂ シーケンサ ２Ｃ クロック ３ ユーザ制御ユニット ３Ｂ テスト回路 ４ 列プログラミング電圧発生器 ５ 行デコーダ ６ ゲート給電回路 ７ 列デコーダ ８、13、15 16 マルチプレクサ ９ 列選択回路 10 比較器 11 アドレス発生器 12 データ発生器 14 ソース給電回路 17 インターフェース回路 ＡＤ 外部アドレス信号 ＡＤｉ 内部アドレスバス ＡＤ−Ｒ アドレスレジスタ Ｃ 内部制御バス ＣＤ 外部制御信号 Ｃｉ 制御信号 ＣＫｏ 基本のクロック信号 Ｃｏ 内部アドレスバスの一部 ＤＴ データバス ＤＴｉ−Ｒ データレジスタ ＥＭ エミュレーションモード検出信号 ＳＴ 入力信号 Ｖ 比較信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレス可能なメモリセルのマトリクス
   と、 内部制御ラインを介して送られた内部制御信号に応じ
   て、上記メモリセルにプログラム電圧および消去電圧を
   選択的に印加する電源手段と、 外部データバスと外部アドレスバスとに接続されて、対
   応する内部バスに対して、データ要素を交換し、かつ外
   部アドレス信号を転送するインターフェース回路と、 外部制御信号を受けて、当該外部制御信号に応じて上記
   データの交換を制御するユーザ制御ユニットと、 受けた上記外部制御信号に応じて上記ユーザ制御ユニッ
   トによって選択される少なくとも１つのアルゴリズムを
   実行し、上記アルゴリズムの実行の結果として上記信号
   が生成されるようにする、ステートマシンとを含むプロ
   グラマブル集積回路メモリにおいて、 当該プログラマブル集積回路メモリが、 所定の外部制御信号に応答する検出手段と、 上記検出手段によって制御されてメモリを選択的に通常
   モードまたはエミュレーションモードで動作させる第１
   の選択手段とを更に備え、上記第１の選択手段が、上記
   通常モードでは上記ステートマシンの上記出力信号を上
   記内部制御ラインへと送り出し、一方、上記エミュレー
   ションモードでは上記内部アドレスバスの少なくとも一
   部を上記内部制御ラインと通信状態に置くように構成さ
   れていることを特徴とするプログラマブル集積回路メモ
   リ。
2. 【請求項２】 上記ステートマシンが、少なくとも１つ
   の基本のクロック信号によって同期化されるシーケンサ
   を備え、上記検出手段によって制御される第２の選択手
   段が、上記基本のクロック信号を、選択的に、通常モー
   ドでは内部クロックから出力し、エミュレーションモー
   ドでは上記内部アドレスバスのうちの少なくとも１つの
   ラインに基づいて出力することを特徴とする請求項１に
   記載のメモリ。
3. 【請求項３】 上記ステートマシンがメモリの回路のう
   ちの少なくとも１つからの入力信号を受ける入力端子を
   備えており、上記検出手段によって制御される第３の選
   択手段が、エミュレーションモードにおいて、上記入力
   信号を上記外部データバス上に出力させるために上記入
   力信号を上記インターフェース回路に送ることを特徴と
   する請求項１または２のいずれか一項に記載のメモリ。
4. 【請求項４】 上記インターフェース回路と、上記第
   １、第２および第３の選択手段とが、リアルタイムでの
   動作が可能なように構成されていることを特徴とする請
   求項３に記載のメモリ。
5. 【請求項５】 上記ステートマシンがメモリの複数の回
   路を制御するように構成されており、上記内部制御ライ
   ンが制御バスを構成し、上記ユーザ制御回路のうち少な
   くとも一部に、上記制御バスに接続されたデコーダが設
   けられ、上記制御バスを構成するラインの数が上記内部
   アドレスバスのライン数以下であることを特徴とする請
   求項１〜４のいずれか一項に記載のメモリ。
6. 【請求項６】 通常モードにおいて、上記ユーザ制御ユ
   ニットが、連続する２つのコマンド、つまり上記ユーザ
   制御ユニットが応答して、上記ユーザ制御ユニットが、
   実行すべき動作の種類（マトリクスのセルの消去または
   プログラミングなど）を識別する条件コマンドと、 上記ユーザの制御ユニットが応答して、上記ユーザ制御
   ユニットが、実施すべき動作の実行パラメータ（アドレ
   ス、書き込むべきデータ要素など）の内部レジスタへの
   ローディングを実行する実行コマンドとに応答して動作
   するように構成されており、上記所定外部制御信号は、
   上記第条件コマンドよりも前に印加されることを特徴と
   する請求項１〜５のいずれか一項に記載のメモリ。