JPH05290185A - 特定用途向け集積回路 - Google Patents
特定用途向け集積回路Info
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- JPH05290185A JPH05290185A JP4092723A JP9272392A JPH05290185A JP H05290185 A JPH05290185 A JP H05290185A JP 4092723 A JP4092723 A JP 4092723A JP 9272392 A JP9272392 A JP 9272392A JP H05290185 A JPH05290185 A JP H05290185A
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- Japan
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- test
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Abstract
(57)【要約】 （修正有）
【目的】 ステートマシン回路を備えたＡＳＩＣのテス
トを効率よく実行できるようにする。 【構成】 回路モジュールＭ1 ，Ｍ2 ，…，ＭN から入
力条件信号を受けるとともに外部からのシステム・クロ
ックＣＰに同期して動作し、入力条件信号と現在ステー
トとから次ステート及び次の出力信号を一意的に決定す
るステートマシン回路ＳＭを有する特定用途向け集積回
路において、テスト・モード信号を受信する受信手段、
現在ステートを外部に出力または外部からテスト用ステ
ートを入力する双方向通信手段、通常は次ステートを当
該回路の出力段に与えテスト・モード信号が与えられた
場合は外部から入力されるテスト用ステートを内部に取
り込むマルチプレクサＭＵＸを有する。さらにシステム
・クロックの１サイクルの前半に現在のステートを外部
へ出力して出力期待値と照合する照合手段を付加する。
トを効率よく実行できるようにする。 【構成】 回路モジュールＭ1 ，Ｍ2 ，…，ＭN から入
力条件信号を受けるとともに外部からのシステム・クロ
ックＣＰに同期して動作し、入力条件信号と現在ステー
トとから次ステート及び次の出力信号を一意的に決定す
るステートマシン回路ＳＭを有する特定用途向け集積回
路において、テスト・モード信号を受信する受信手段、
現在ステートを外部に出力または外部からテスト用ステ
ートを入力する双方向通信手段、通常は次ステートを当
該回路の出力段に与えテスト・モード信号が与えられた
場合は外部から入力されるテスト用ステートを内部に取
り込むマルチプレクサＭＵＸを有する。さらにシステム
・クロックの１サイクルの前半に現在のステートを外部
へ出力して出力期待値と照合する照合手段を付加する。
Description
【０００１】
【産業上の利用分野】本発明は、特定用途向け集積回路
（ＡＳＩＣ；Application Integrated Circ-uit ）に関
し、詳しくは、ステートマシン回路を備えるＡＳＩＣに
ついて、その評価、検証を容易に行えるように改善する
ものである。
（ＡＳＩＣ；Application Integrated Circ-uit ）に関
し、詳しくは、ステートマシン回路を備えるＡＳＩＣに
ついて、その評価、検証を容易に行えるように改善する
ものである。
【０００２】
【従来の技術】ＡＳＩＣを設計するにあたっては、その
回路構成が大規模化、複雑化した場合に、高信頼性つま
り十分な故障検出率を確保するためのチップ単体のテス
トをいかに効率よく行えるかが重要な課題となってい
る。図６はＡＳＩＣの一例を示す回路ブロック図であ
り、この例のＡＳＩＣ１０はステートマシン回路ＳＭを
有するものである。即ち、このＡＳＩＣ１０は、外部か
らの信号Ｉ1 ，Ｉ2 ，…，ＩN （それぞれｌ1 ビット，
ｌ2 ビット，…，ｌN ビット）を入力する、複数の回路
モジュールＭ1 ，Ｍ2 ，…，ＭN を有し、これらの回路
モジュールＭ1 ，Ｍ2 ，…，ＭN の出力は入力条件信号
Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN としてステートマシン回路
ＳＭへ与えられる。ステートマシン回路ＳＭにあって
は、これらの入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN
をシステム・クロックＣＰに同期して第１のレジスタＲ
１に取り込み、更に、信号ＨＩｎ1 〜ＨＩｎN として第
１の組合せ回路ＣＬ１に与える。第１の組合せ回路ＣＬ
１では、入力した信号ＨＩｎ1 〜ＨＩｎN と後述する信
号ｃｓとを参照しつつ演算を施して次ステートｎｓ（ｎ
ビット幅）を得、出力段となる第２のレジスタＲ２に与
えるとともに、第２の組合せ回路ＣＬ２に与える。第２
の組合せ回路ＣＬ２は次ステートｎｓをｍビット幅の出
力形式に訂正した信号ＮＯＵＴを第２のレジスタＲ２に
出力する。第２のレジスタＲ２は、システム・クロック
ＣＰに同期して、ステート出力ＣＯＵＴを出力するとと
もに、次ステートｎｓを今回ステートｃｓとして第１の
組合せ回路ＣＬ１にフィードバックする。第１の組合せ
回路ＣＬ１は、今回ステートｃｓと信号ＨＩｎ1 〜ＨＩ
ｎN により次ステートｎｓを出力している。
回路構成が大規模化、複雑化した場合に、高信頼性つま
り十分な故障検出率を確保するためのチップ単体のテス
トをいかに効率よく行えるかが重要な課題となってい
る。図６はＡＳＩＣの一例を示す回路ブロック図であ
り、この例のＡＳＩＣ１０はステートマシン回路ＳＭを
有するものである。即ち、このＡＳＩＣ１０は、外部か
らの信号Ｉ1 ，Ｉ2 ，…，ＩN （それぞれｌ1 ビット，
ｌ2 ビット，…，ｌN ビット）を入力する、複数の回路
モジュールＭ1 ，Ｍ2 ，…，ＭN を有し、これらの回路
モジュールＭ1 ，Ｍ2 ，…，ＭN の出力は入力条件信号
Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN としてステートマシン回路
ＳＭへ与えられる。ステートマシン回路ＳＭにあって
は、これらの入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN
をシステム・クロックＣＰに同期して第１のレジスタＲ
１に取り込み、更に、信号ＨＩｎ1 〜ＨＩｎN として第
１の組合せ回路ＣＬ１に与える。第１の組合せ回路ＣＬ
１では、入力した信号ＨＩｎ1 〜ＨＩｎN と後述する信
号ｃｓとを参照しつつ演算を施して次ステートｎｓ（ｎ
ビット幅）を得、出力段となる第２のレジスタＲ２に与
えるとともに、第２の組合せ回路ＣＬ２に与える。第２
の組合せ回路ＣＬ２は次ステートｎｓをｍビット幅の出
力形式に訂正した信号ＮＯＵＴを第２のレジスタＲ２に
出力する。第２のレジスタＲ２は、システム・クロック
ＣＰに同期して、ステート出力ＣＯＵＴを出力するとと
もに、次ステートｎｓを今回ステートｃｓとして第１の
組合せ回路ＣＬ１にフィードバックする。第１の組合せ
回路ＣＬ１は、今回ステートｃｓと信号ＨＩｎ1 〜ＨＩ
ｎN により次ステートｎｓを出力している。
【０００３】
【発明が解決しようとする課題】ところで、このような
ＡＳＩＣ１０をテストして正常に動作するか否かをチェ
ックするためには、ステートマシン回路ＳＭへの入力条
件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN を任意に変更し、そ
の出力を監視しなければならないが、これらの信号Ｉｎ
1 ，Ｉｎ2 ，…，ＩｎN は各回路モジュールＭ1 ，
Ｍ2 ，…，ＭN の出力であって直接制御することはでき
ないため、ＡＳＩＣ１０の外側部に、回路モジュールＭ
1 ，Ｍ2 ，…，ＭN を介して所望の入力条件信号Ｉ
ｎ1 ，Ｉｎ2 ，…，ＩｎN を得られるような回路を別途
設置し、当該ＡＳＩＣ１０のテストを行っていた。しか
しながら、このようなテスト方式では、次のような不都
合があった。即ち、ステートマシン回路ＳＭを実際にテ
ストするには、入力条件信号Ｉｎ1，Ｉｎ2 ，…，Ｉｎ
N として、複数のテスト・パターンを与えてその出力結
果を監視するのが最適であり、このテスト・パターンを
予め個々に設定する必要があるが、ステートマシン回路
と各回路モジュールとは、通常、一体に設計されるため
に、外部回路からテスト・パターンを与える手順が煩雑
となり、また、全体のテスト・パターン数がその分増加
するという問題があった。更に、ステートマシン回路Ｓ
Ｍが単体でテストできないのは、テスト効率の点で好ま
しくない、という問題もあった。
ＡＳＩＣ１０をテストして正常に動作するか否かをチェ
ックするためには、ステートマシン回路ＳＭへの入力条
件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN を任意に変更し、そ
の出力を監視しなければならないが、これらの信号Ｉｎ
1 ，Ｉｎ2 ，…，ＩｎN は各回路モジュールＭ1 ，
Ｍ2 ，…，ＭN の出力であって直接制御することはでき
ないため、ＡＳＩＣ１０の外側部に、回路モジュールＭ
1 ，Ｍ2 ，…，ＭN を介して所望の入力条件信号Ｉ
ｎ1 ，Ｉｎ2 ，…，ＩｎN を得られるような回路を別途
設置し、当該ＡＳＩＣ１０のテストを行っていた。しか
しながら、このようなテスト方式では、次のような不都
合があった。即ち、ステートマシン回路ＳＭを実際にテ
ストするには、入力条件信号Ｉｎ1，Ｉｎ2 ，…，Ｉｎ
N として、複数のテスト・パターンを与えてその出力結
果を監視するのが最適であり、このテスト・パターンを
予め個々に設定する必要があるが、ステートマシン回路
と各回路モジュールとは、通常、一体に設計されるため
に、外部回路からテスト・パターンを与える手順が煩雑
となり、また、全体のテスト・パターン数がその分増加
するという問題があった。更に、ステートマシン回路Ｓ
Ｍが単体でテストできないのは、テスト効率の点で好ま
しくない、という問題もあった。
【０００４】本発明は、このような問題を解決すること
を課題とするものであり、ステートマシン回路を備えた
特定用途向け集積回路（ＡＳＩＣ）のテストを効率よく
実行できるようにすることを目的とする。
を課題とするものであり、ステートマシン回路を備えた
特定用途向け集積回路（ＡＳＩＣ）のテストを効率よく
実行できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
る本発明は、（１）外部信号を取り込む複数の回路モジ
ュールと、この回路モジュールから入力条件信号を受け
るとともに外部からのシステム・クロックに同期して動
作し、前記入力条件信号と現在ステートとから次ステー
ト及び次の出力信号を一意的に決定するステートマシン
回路とを有する特定用途向け集積回路において、テスト
・モード信号を受信する受信手段と、前記現在ステート
を外部に出力または外部からテスト用ステートを入力す
る双方向通信手段と、通常は前記次ステートを当該回路
の出力段に与え前記テスト・モード信号が与えられた場
合は外部から入力される前記テスト用ステートを内部に
取り込むマルチプレクサとを有する特定用途向け集積回
路、（２）（１）の特定用途向け集積回路であって、テ
スト・モード信号が与えられた場合に、前記システム・
クロックの１サイクルの前半に現在のステートを外部へ
出力して出力期待値と照合する照合手段を付加すること
を特徴とするものである。
る本発明は、（１）外部信号を取り込む複数の回路モジ
ュールと、この回路モジュールから入力条件信号を受け
るとともに外部からのシステム・クロックに同期して動
作し、前記入力条件信号と現在ステートとから次ステー
ト及び次の出力信号を一意的に決定するステートマシン
回路とを有する特定用途向け集積回路において、テスト
・モード信号を受信する受信手段と、前記現在ステート
を外部に出力または外部からテスト用ステートを入力す
る双方向通信手段と、通常は前記次ステートを当該回路
の出力段に与え前記テスト・モード信号が与えられた場
合は外部から入力される前記テスト用ステートを内部に
取り込むマルチプレクサとを有する特定用途向け集積回
路、（２）（１）の特定用途向け集積回路であって、テ
スト・モード信号が与えられた場合に、前記システム・
クロックの１サイクルの前半に現在のステートを外部へ
出力して出力期待値と照合する照合手段を付加すること
を特徴とするものである。
【０００６】
【作用】本発明の特定用途向け集積回路は、次のように
作用する。テスト・モード信号がアクティブの場合は、
双方向通信手段を介して与えられるテスト用ステートを
入力してこれに対応した次ステートを双方向通信手段よ
り外部に出力し、テスト・モード信号がインアクティブ
の場合は内部の次ステートを選択して外部へ出力する。
また、外部からテスト用ステートを入力しつつ、当該サ
イクルの前半に現在のステートを外部へ出力し、別途予
め定めた出力期待値と比較照合してそのテスト結果が正
常であるか、異常であるかを判断する。
作用する。テスト・モード信号がアクティブの場合は、
双方向通信手段を介して与えられるテスト用ステートを
入力してこれに対応した次ステートを双方向通信手段よ
り外部に出力し、テスト・モード信号がインアクティブ
の場合は内部の次ステートを選択して外部へ出力する。
また、外部からテスト用ステートを入力しつつ、当該サ
イクルの前半に現在のステートを外部へ出力し、別途予
め定めた出力期待値と比較照合してそのテスト結果が正
常であるか、異常であるかを判断する。
【０００７】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図１は本発明を実施した特定用途向け集積回路ＡＳ
ＩＣ１０の回路構成図であり、図５に示した従来の回路
と符号が同じものはその機能は同じである。即ち、この
ＡＳＩＣ１０は、外部からのシステム・クロックＣＰに
同期して動作するステートマシン回路ＳＭ、外部入力Ｉ
1 ，Ｉ2 ，…，ＩN を受けてステートマシン回路ＳＭへ
の入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN 等を出力す
る回路モジュールＭ1 ，Ｍ2 ，…，ＭN を有している。
ステートマシン回路ＳＭは、回路モジュールＭ1 ，
Ｍ2 ，…，ＭN からの入力条件信号Ｉｎ1 ，Ｉｎ2 ，
…，ＩｎN を同期化するための第１のレジスタＲ１、現
在のステート信号ｃｓと現在の出力信号ＣＯＵＴを１シ
ステム・クロックＣＰ間保持する第２のレジスタＲ２、
同期化された入力条件信号ＨＩｎ1 ，ＨＩｎ2，…，Ｈ
ＩｎN と第２のレジスタＲ２内の現在のステートｃｓよ
り次のステートｎｓ０を生成する第１の組合せ回路ＣＬ
１、及び、第１の組合せ回路ＣＬ１の出力ｎｓ０より次
の出力信号ＮＯＵＴを生成する第２の組合わせ回路ＣＬ
２を備えている。
る。図１は本発明を実施した特定用途向け集積回路ＡＳ
ＩＣ１０の回路構成図であり、図５に示した従来の回路
と符号が同じものはその機能は同じである。即ち、この
ＡＳＩＣ１０は、外部からのシステム・クロックＣＰに
同期して動作するステートマシン回路ＳＭ、外部入力Ｉ
1 ，Ｉ2 ，…，ＩN を受けてステートマシン回路ＳＭへ
の入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN 等を出力す
る回路モジュールＭ1 ，Ｍ2 ，…，ＭN を有している。
ステートマシン回路ＳＭは、回路モジュールＭ1 ，
Ｍ2 ，…，ＭN からの入力条件信号Ｉｎ1 ，Ｉｎ2 ，
…，ＩｎN を同期化するための第１のレジスタＲ１、現
在のステート信号ｃｓと現在の出力信号ＣＯＵＴを１シ
ステム・クロックＣＰ間保持する第２のレジスタＲ２、
同期化された入力条件信号ＨＩｎ1 ，ＨＩｎ2，…，Ｈ
ＩｎN と第２のレジスタＲ２内の現在のステートｃｓよ
り次のステートｎｓ０を生成する第１の組合せ回路ＣＬ
１、及び、第１の組合せ回路ＣＬ１の出力ｎｓ０より次
の出力信号ＮＯＵＴを生成する第２の組合わせ回路ＣＬ
２を備えている。
【０００８】そして、本発明回路にあっては、ステート
マシン回路ＳＭの現在のステートｃｓを外部に出力する
送信バッファＢＯ、テスト用ステートＴｎｓを外部から
入力する受信バッファＢＩを内部に備え、更に、第１の
組合せ回路ＣＬ１の次ステートｎｓ０、または受信バッ
ファＢＩで受けたテスト用ステートＴｎｓｉを外部から
のテスト・モード信号ＴＥＳＴで切り換え、次ステート
ｎｓとして第２の組合せ回路ＣＬ２に与えるマルチプレ
クサＭＵＸを設けたことを特徴とする。このマルチプレ
クサＭＵＸは、テスト・モード信号ＴＥＳＴ“０”の時
は第１の組合せ回路ＣＬ１の出力ｎｓ０を選択し、テス
ト・モード信号ＴＥＳＴ“１”の時は外部からのテスト
用ステートＴｎｓｉを切り換える。尚、送信バッファＢ
Ｏは、外部からの出力コントロール信号ＴＯＥによって
制御される。ここでは、信号ＴＯＥ“１”で出力モー
ド、信号ＴＯＥ“０”で出力禁止モードである。
マシン回路ＳＭの現在のステートｃｓを外部に出力する
送信バッファＢＯ、テスト用ステートＴｎｓを外部から
入力する受信バッファＢＩを内部に備え、更に、第１の
組合せ回路ＣＬ１の次ステートｎｓ０、または受信バッ
ファＢＩで受けたテスト用ステートＴｎｓｉを外部から
のテスト・モード信号ＴＥＳＴで切り換え、次ステート
ｎｓとして第２の組合せ回路ＣＬ２に与えるマルチプレ
クサＭＵＸを設けたことを特徴とする。このマルチプレ
クサＭＵＸは、テスト・モード信号ＴＥＳＴ“０”の時
は第１の組合せ回路ＣＬ１の出力ｎｓ０を選択し、テス
ト・モード信号ＴＥＳＴ“１”の時は外部からのテスト
用ステートＴｎｓｉを切り換える。尚、送信バッファＢ
Ｏは、外部からの出力コントロール信号ＴＯＥによって
制御される。ここでは、信号ＴＯＥ“１”で出力モー
ド、信号ＴＯＥ“０”で出力禁止モードである。
【０００９】次に、このように構成された本発明回路の
動作を説明する。 （１）通常動作時 テスト・モード信号ＴＥＳＴ“０”とし、マルチプレク
サＭＵＸは第１の組合せ回路ＣＬ１の出力ｎｓ０を選択
して、次ステートｎｓとして第２の組合せ回路ＣＬ２に
出力する。これにより、ステートマシン回路ＳＭは、例
えば、入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN の値に
より、図２に示すような状態遷移図に基づいた動作を実
行する。 （２）テスト動作時 テスト・モード信号ＴＥＳＴ“１”とし、マルチプレク
サＭＵＸは外部からのテスト用ステートＴｎｓｉを選択
して、次ステートｎｓとして第２の組合せ回路ＣＬ２に
出力する。以下、図３に示す状態遷移図を例とし、図４
に示すタイムチャートを参照してテスト時の動作を説明
する。 (a) サイクルにおいて、出力コントロール信号ＴＯＥ
“１”から“０”として外部よりテスト用ステートＴｎ
ｓｉ＝Ｓ０を入力する。マルチプレクサＭＵＸはこのテ
スト用ステートＳ０を次ステートｎｓとして第２の組合
せ回路ＣＬ２に与え、第２の組合せ回路ＣＬ２の出力Ｎ
ＯＵＴは、これに対応してステートＳ０となる。 (b) サイクルにおいて、システム・クロックＣＰの立
ち上がりで第２のレジスタＲ２に、現在のステートｃｓ
＝Ｓ０，このステートＳ０に対応する出力値ＣＯＵＴ＝
ＣＯＵＴ（Ｓ０）がセットされる。また、信号ＴＯＥ
“０”→“１”とし、適当なｃｓストローブ・タイミン
グで、第２のレジスタＲ２にセットされた現在のステー
トｃｓ（Ｓ０）の値を送信バッファＢＯを介して端子Ｔ
ｎｓ／ｃｓから抽出する。ここで、図示してはいない
が、送信バッファＢＯの出力側に、照合手段を設置し、
抽出された現在のステートと、当該条件の場合に予め分
かっている出力期待値と比較照合する。もし、出力期待
値と現在ステートｃｓとが異なる場合はこのテスト動作
を中止する。次に、信号ＴＯＥ“１”→“０”とし、外
部からのステートＳ０の次のテスト用ステートＳ１をＴ
ｎｓｉ＝Ｓ１として入力する。これにより、次ステート
ｎｓ＝Ｓ１、出力ＮＯＵＴ＝ＮＯＵＴ（Ｓ１）となる。 (c) サイクルにおいて、システム・クロックＣＰの立
ち上がりで第２のレジスタＲ２に、現在のステートｃｓ
＝Ｓ１，このステートＳ１に対応する出力値ＣＯＵＴ＝
ＣＯＵＴ（Ｓ１）がセットされる。また、信号ＴＯＥ
“０”→“１”とし、前と同様にして、ｃｓストローブ
・タイミングで第２のレジスタＲ２にセットされた現在
のステートｃｓ（Ｓ１）の値を端子Ｔｎｓ／ｃｓから抽
出し、出力期待値と比較照合する。もし、出力期待値と
異なる場合はこのテスト動作を中止する。次に、信号Ｔ
ＯＥ“１”→“０”とし、外部からのステートＳ１の次
のテスト用ステートＳ２をＴｎｓｉ＝Ｓ２として入力す
る。これにより、次ステートｎｓ＝Ｓ２、出力ＮＯＵＴ
＝ＮＯＵＴ（Ｓ２）となる。 (d) 以下、同様の手順により、サイクル〜を実行す
る。このようにして、本発明回路では、ステートマシン
回路をテストするに対しては、外部からテスト用ステー
トを入力し、更に、これに応じたステートを外部に出力
し、複数個の回路モジュールを介することなくステート
マシン回路を単体で直接テストすることができる。尚、
前述の実施例では、図３の状態遷移図をテスト用とした
が、図５に示すように、途中のステートＳ１，Ｓ２，Ｓ
４をバイパスするような状態遷移も実行可能である。
動作を説明する。 （１）通常動作時 テスト・モード信号ＴＥＳＴ“０”とし、マルチプレク
サＭＵＸは第１の組合せ回路ＣＬ１の出力ｎｓ０を選択
して、次ステートｎｓとして第２の組合せ回路ＣＬ２に
出力する。これにより、ステートマシン回路ＳＭは、例
えば、入力条件信号Ｉｎ1 ，Ｉｎ2 ，…，ＩｎN の値に
より、図２に示すような状態遷移図に基づいた動作を実
行する。 （２）テスト動作時 テスト・モード信号ＴＥＳＴ“１”とし、マルチプレク
サＭＵＸは外部からのテスト用ステートＴｎｓｉを選択
して、次ステートｎｓとして第２の組合せ回路ＣＬ２に
出力する。以下、図３に示す状態遷移図を例とし、図４
に示すタイムチャートを参照してテスト時の動作を説明
する。 (a) サイクルにおいて、出力コントロール信号ＴＯＥ
“１”から“０”として外部よりテスト用ステートＴｎ
ｓｉ＝Ｓ０を入力する。マルチプレクサＭＵＸはこのテ
スト用ステートＳ０を次ステートｎｓとして第２の組合
せ回路ＣＬ２に与え、第２の組合せ回路ＣＬ２の出力Ｎ
ＯＵＴは、これに対応してステートＳ０となる。 (b) サイクルにおいて、システム・クロックＣＰの立
ち上がりで第２のレジスタＲ２に、現在のステートｃｓ
＝Ｓ０，このステートＳ０に対応する出力値ＣＯＵＴ＝
ＣＯＵＴ（Ｓ０）がセットされる。また、信号ＴＯＥ
“０”→“１”とし、適当なｃｓストローブ・タイミン
グで、第２のレジスタＲ２にセットされた現在のステー
トｃｓ（Ｓ０）の値を送信バッファＢＯを介して端子Ｔ
ｎｓ／ｃｓから抽出する。ここで、図示してはいない
が、送信バッファＢＯの出力側に、照合手段を設置し、
抽出された現在のステートと、当該条件の場合に予め分
かっている出力期待値と比較照合する。もし、出力期待
値と現在ステートｃｓとが異なる場合はこのテスト動作
を中止する。次に、信号ＴＯＥ“１”→“０”とし、外
部からのステートＳ０の次のテスト用ステートＳ１をＴ
ｎｓｉ＝Ｓ１として入力する。これにより、次ステート
ｎｓ＝Ｓ１、出力ＮＯＵＴ＝ＮＯＵＴ（Ｓ１）となる。 (c) サイクルにおいて、システム・クロックＣＰの立
ち上がりで第２のレジスタＲ２に、現在のステートｃｓ
＝Ｓ１，このステートＳ１に対応する出力値ＣＯＵＴ＝
ＣＯＵＴ（Ｓ１）がセットされる。また、信号ＴＯＥ
“０”→“１”とし、前と同様にして、ｃｓストローブ
・タイミングで第２のレジスタＲ２にセットされた現在
のステートｃｓ（Ｓ１）の値を端子Ｔｎｓ／ｃｓから抽
出し、出力期待値と比較照合する。もし、出力期待値と
異なる場合はこのテスト動作を中止する。次に、信号Ｔ
ＯＥ“１”→“０”とし、外部からのステートＳ１の次
のテスト用ステートＳ２をＴｎｓｉ＝Ｓ２として入力す
る。これにより、次ステートｎｓ＝Ｓ２、出力ＮＯＵＴ
＝ＮＯＵＴ（Ｓ２）となる。 (d) 以下、同様の手順により、サイクル〜を実行す
る。このようにして、本発明回路では、ステートマシン
回路をテストするに対しては、外部からテスト用ステー
トを入力し、更に、これに応じたステートを外部に出力
し、複数個の回路モジュールを介することなくステート
マシン回路を単体で直接テストすることができる。尚、
前述の実施例では、図３の状態遷移図をテスト用とした
が、図５に示すように、途中のステートＳ１，Ｓ２，Ｓ
４をバイパスするような状態遷移も実行可能である。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
現在のステート信号を外部に出力またはテスト用ステー
トを外部から入力するための双方向通信手段とテスト・
モード信号を受信する受信手段とを設け、テスト・モー
ド信号がアクティブの時は外部からのテスト用ステート
を入力するので、回路をテストする際、ステートマシン
回路への入力条件信号を個々に設定することなく、直接
的に任意のステートに遷移させることができる。従っ
て、ステートマシン回路単体のテストを効率よく行うこ
とができる。また、外部からのテスト用ステートの入力
に先立ち、現在のステートを外部に出力し、出力期待値
と比較照合して異なる場合にはテストを中止するので、
テスト時間に無駄がない。
現在のステート信号を外部に出力またはテスト用ステー
トを外部から入力するための双方向通信手段とテスト・
モード信号を受信する受信手段とを設け、テスト・モー
ド信号がアクティブの時は外部からのテスト用ステート
を入力するので、回路をテストする際、ステートマシン
回路への入力条件信号を個々に設定することなく、直接
的に任意のステートに遷移させることができる。従っ
て、ステートマシン回路単体のテストを効率よく行うこ
とができる。また、外部からのテスト用ステートの入力
に先立ち、現在のステートを外部に出力し、出力期待値
と比較照合して異なる場合にはテストを中止するので、
テスト時間に無駄がない。
【図１】本発明を実施した特定用途向け集積回路の例を
表す回路構成図である。
表す回路構成図である。
【図２】本発明回路の状態遷移図である。
【図３】本発明回路をテストする際の状態遷移図であ
る。
る。
【図４】本発明回路をテストする際のタイムチャートで
ある。
ある。
【図５】本発明回路をテストする際の他の状態遷移図で
ある。
ある。
【図６】従来の特定用途向け集積回路の例を表す回路構
成図である。
成図である。
１０ 特定用途向け集積回路 Ｍ1 ，Ｍ2 ，…，ＭN 回路モジュール ＳＭ ステートマシン回路 Ｒ１ 第１のレジスタ Ｒ２ 第２のレジスタ ＣＬ１ 第１の組合せ回路 ＣＬ２ 第２の組合せ回路 ＭＵＸ マルチプレクサ ＢＩ 受信バッファ ＢＯ 送信バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】外部信号を取り込む複数の回路モジュール
と、この回路モジュールから入力条件信号を受けるとと
もに外部からのシステム・クロックに同期して動作し、
前記入力条件信号と現在ステートとから次ステート及び
次の出力信号を一意的に決定するステートマシン回路と
を有する特定用途向け集積回路において、テスト・モー
ド信号を受信する受信手段と、前記現在ステートを外部
に出力または外部からテスト用ステートを入力する双方
向通信手段と、通常は前記次ステートを当該回路の出力
段に与え前記テスト・モード信号が与えられた場合は外
部から入力される前記テスト用ステートを内部に取り込
むマルチプレクサとを有する特定用途向け集積回路。 - 【請求項２】前記テスト・モード信号が与えられた場合
に、前記システム・クロックの１サイクルの前半に現在
のステートを外部へ出力して出力期待値と照合する照合
手段を付加することを特徴とする請求項１記載の特定用
途向け集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092723A JPH05290185A (ja) | 1992-04-13 | 1992-04-13 | 特定用途向け集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092723A JPH05290185A (ja) | 1992-04-13 | 1992-04-13 | 特定用途向け集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290185A true JPH05290185A (ja) | 1993-11-05 |
Family
ID=14062371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092723A Pending JPH05290185A (ja) | 1992-04-13 | 1992-04-13 | 特定用途向け集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2722907A1 (fr) * | 1994-07-20 | 1996-01-26 | Sgs Thomson Microelectronics | Memoire integree programmable comportant des moyens d'emulation |
| JP2014095598A (ja) * | 2012-11-08 | 2014-05-22 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1992
- 1992-04-13 JP JP4092723A patent/JPH05290185A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2722907A1 (fr) * | 1994-07-20 | 1996-01-26 | Sgs Thomson Microelectronics | Memoire integree programmable comportant des moyens d'emulation |
| EP0696031A1 (fr) * | 1994-07-20 | 1996-02-07 | STMicroelectronics S.A. | Mémoire intégrée programmable comportant des moyens d'émulation |
| US5651128A (en) * | 1994-07-20 | 1997-07-22 | Sgs-Thomson Microelectronics, S.A. | Programmable integrated circuit memory comprising emulation means |
| JP2014095598A (ja) * | 2012-11-08 | 2014-05-22 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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