KR20020025773A - 메모리 테스트 방법 - Google Patents

Abstract

메모리 테스터내의 내부 테스트 메모리(128)에 대해 바람직한 다양한 기능이, 그러한 기능 중 하나 혹은, 때로는 하나 이상에 대한 호스트로서 각각 동작하는 메모리 세트(73-76)에서 구현된다. 전용의 고속 데이터 경로의 크기 및 유용성으로 인해, ECR(32)은 그 자신의 전체 메모리 세트를 요구할 수 있다. 태그(Tag) RAM의 전체 집합이 다른 메모리 세트에 위치될 수 있다. 필요하다면, 버퍼 메모리가 여전히 상이한 메모리 세트에 위치될 수 있다. 태그 RAM의 집합은 메모리 세트에 의해 구현된 네이티브 워드(native word)의 전체 폭을 필요로 하지 않을 수 있으며, 동일한 범위의 어드레스를 나타낼 수 있다. 태그 RAM은 좁은 워드(narrow word) 특성의 이점을 취함으로써 동일한 어드레스에서 나란히 위치될 수 있다. 버퍼 메모리에 대해 동일한 경제성이 달성될 수 있다. 메모리 세트내의 내부 테스트 메모리의 이러한 상이한 용도는 해당 메모리 세트의 어드레스 공간내의 임의의 위치에 실제로 위치될 수 있지만, 테스트 프로그램내의 알고리즘 프로세스가 관련되는 한, 그것은 DUT(Device Under Test)에 적용된 어드레스와 동일한 어드레스에 의해, 또는 DUT에 적용된 어드레스로부터 아키텍처에 의해 도출된(derived-by-architecture) 어드레스에 의해 어드레싱되는 것으로 나타난다. 이것은 테스트 프로그램의 제어하에서, 태그 RAM(또는 ECR 혹은 버퍼 메모리) 결과가 관련 메모리 세트내의 정확한 위치로 향하도록, 수행되는 테스트의 대응하는 부분으로서 어드레스 분류 프로세스를 자동 및 동적으로 변화시키기 위해, 상이한 메모리 세트에 대한 어드레스 분류 메카니즘(77-79, 130)을 증대시킴으로써 수행된다. 테스트의 소정의 부류의 경우, 내부 테스트 메모리의 일부를 테스트 후에 실제 DUT에 존재할 정확한 조건을 생성하는 이상적인 DUT로서 동작하는 자극 로그(Stimulus Log) RAM으로서 사용할 수 있다. 그 다음, 예상되는 수신 벡터가 자극 로그 RAM으로부터 취해지는 동안, 테스트 될 실제 부분 및 비교 결과가 일반적으로 ECR, 태그 RAM 등으로 전달된다. 이러한 방식으로, 테스트 프로그램은 적용된 자극으로부터의 예상되는 응답인 특정의 수신 벡터를 그 자체내에 생성하거나 또는 포함하지 않아도 된다.

Description

메모리 테스트 방법{MEMORY TESTER HAS MEMORY SETS CONFIGURABLE FOR USE AS ERROR CATCH RAM, TAG RAM'S, BUFFER MEMORIES AND STIMULUS LOG RAM}

본 명세서에서의 개시 내용은 2000년 9월 20일에 출원된, ERROR CATCH RAM FOR MEMORY TESTER HAS SDRAM MEMORY SETS CONFIGURABLE FOR SIZE AND SPEED란 제목의 미국 특허 출원 S/N(알려지지 않음)에 개시된 정보와 관련되며, 아래와 같은 이유로 본 명세서에서 참조로 인용된다. 본 명세서의 개시 내용의 청구 대상은 반도체 메모리를 테스트하기 위한 다소 크고 복잡한 시스템의 동작의 일부와 관련된다. 기술된 메모리 테스터는 테스트를 수행하기 위한 전체 패러다임(paradigm)내의 구성 요소로서 확장적 메모리 서브시스템을 그 자체내에 포함한다. 그러한 메모리 서브시스템의 소정의 능력은, 그것이 개시될 소정의 신규한 청구 대상에 대한 바람직한 기본으로서 작용한다는 점에서 관심의 대상이다. 제품에서의 경제상의 이유로 인해, 그리고 테스터내에 이용가능한 많은 양의 메모리를 갖고자 하는 요구에 의해발생된 이유로 인해, 랜덤 어드레싱되는 경우에도 고속인 고가의 SRAM을 대체하여 저가의 메모리(랜덤 액세스될 때 저속인 DRAM)를 사용하는 방법이 개발되었다. 그 결과, 여러 가지 다른 메모리 서브시스템 특성과 조합될 때, 그러한 것을 가변적인 워드 폭으로 구현하는 것 뿐만 아니라, 그룹들 사이에서의 다중화 및 뱅크들 간의 인터리빙(interleaving)을 포함하는 매우 복잡한 문제가 발생된다. 한편, 본 명세서에서 개시하고자 하는 특정의 특성은, 복잡도를 크게 감소시키면서 단지 SRAM만을 이용하여 시스템내에 구현될 수 있다. 그러나, 커다란 경제적 손실이 발생될 것이며, 그것은 완성된 제품이 실행가능한 상업적 기술이 아닌 공학적인 호기심의 대상이 되도록 할 것이다. 우리는 본 개시 내용에서 중간적인 입장을 취하고 있으며, 따라서 분명히 동작가능하기는 하지만, SRAM으로부터 완전히 벗어난 시스템을 제조한다고 주장하지는 않는다. 본 발명은 당연히 DRAM 기술을 포함하지만, 그 기본 원리의 적절한 설명을 위해, 그러한 DRAM 기술의 내부 동작에 관한 장황한 세부 사항에 대해서는 기술하지 않는다. 일반적인 독자들 조차도 관심이 되는 많은 요소(예를 들면, 상이한 인터리빙 및 어드레싱 방안과, 상이한 동작 모드에 대한 그들의 접속)가 생략되었음을 알 것이다. 그러나, 모든 독자들은 본 명세서에서 개시하고자 하는 기술 및 특성은, 비록 어떤 경우에는 약간의 영향을 받게 될 수도 있지만, 근본적으로 그러한 생략된 요소에 의존하지 않음을 알게 될 것이다. 그러므로, 관심이 되는 주된 문제에 대해 주변적인 것인 것을 포함한다. 위에서 통합된 개시 내용은 DRAM 기술과 관련된 충분한 세부 내용을 제공한다. 본 개시 내용이 메모리 서브시스템에 관해, 대답할 수 있는 것보다 많은 문제를 발생시킨다고 느끼는 사람은그러한 대답을 위해 통합된 개시 내용으로 갈 수 있다. 그 이유는, 그것의 존재가 본 명세서에서 참조로 인용됨으로써 알려지게 되었기 때문이다.

2 개시물의 개시 내용을 조합하고자 하는 사람에 대해 경고가 주어진다. 통합된 개시물은 관심이 되는 메모리 전체를 ECR(Error Catch RAM)이라고 부르고, 그것은 메모리 세트로 분할된다는 관점을 취한다. 이러한 견해는, 그러한 개시물에서 ECR은 관심이 되는 거의 유일한 메모리 기능이기 때문에, 비록 다른 그러한 기능이 암시되더라도, 통합된 개시물에서 어려움 없이 작용한다. 그러나, 본 출원을 준비하는 동안 그 내부에 다양한 기능적인 메모리 메카니즘(ECR을 포함)이 적절한 구성에 의해 정의될 수 있는 4개의 개별적이고 독립적인 메모리 세트로 구성되는 "내부 테스트 메모리(Interior Test Memory)"라는 용어를 이용하여 관심이 되는 메모리의 전체를 기술하는 것이 보다 편리함을 알게 되었다. 그러므로, 통합된 개시물에서 메모리 세트는 ECR에 포함되며, 그것은 본 명세서에서 주변적인 다른 방법이다. 그럼에도 불구하고, 두 개시물은 동일한 전체 시스템에서 발견된 청구 대상에 관한 것이다. 차이점은 주로 전문 용어(terminology)의 문제이며, 그것이 고려되는 메모리 서브시스템 동작의 하위 레벨 세부 사항일 때 없어지는 2 개시물 간의 소정의 불일치로 보인다. 그리고, 통합된 개시물에서 나타내고자 하는 것은 그러한 세부 사항을 관심있는 독자에 대해 이용가능하게 하는 것이다.

전자 장치(electronics devices and capabilities)가 일상에 있어서 매우 보편화되고 있다. 가정에서의 개인용 컴퓨터와 함께, 많은 사람들은 다양한 여러 가지의 목적으로 2개 이상의 생산 장치(productivity tool)를 갖고 다닌다. 대부분의개인용 생산 전자 장치는 소정 형태의 비휘발성 메모리를 포함한다. 셀 전화기(cell phone)는 전력이 턴오프될 때 사용자 프로그램된 전화 번호 및 구성을 저장 및 유지하기 위해 비휘발성 메모리를 이용한다. PCMCIA 카드는 컴퓨터의 슬롯으로부터 카드가 제거되는 경우에도 정보를 저장 및 유지하기 위해 비휘발성 메모리를 이용한다. 또한, 다른 여러 가지의 일반적인 전자 장치는 전력이 공급되지 않는 어셈블리에서의 비휘발성 메모리의 장기간 저장 능력으로부터 이점을 얻는다.

전자 장비 제조자에게 판매를 하는 비휘발성 메모리 제조자는 그들이 생산하는 메모리의 적절한 동작을 시험 및 입증하기 위한 테스터가 필요하다. 일관되게 저가로 제조되어 판매되는 비휘발성 메모리의 볼륨 때문에, 단일 부품을 테스트하는데 소요되는 시간을 최소화하는 것이 매우 중요하다. 최소의 테스트로 또는 테스트없이 메모리 장치를 보다 고가의 어셈블리에 통합하는 것을 실행하는 것과 관련된 비용 절감 때문에, 비휘발성 메모리의 구입자는 메모리 제조자에게 높은 적하율(shipment yield)을 제공해줄 것을 요구한다. 따라서, 메모리 테스트 프로세스는 단일 테스트 프로세스에서 비적합(nonconforming) 부품의 많은 비율을 식별하고, 바람직하게는 모든 비적합 부품을 식별하는데 충분히 효율적이어야 한다.

비휘발성 메모리가 보다 대형화되고, 고밀도화되고, 복잡해짐에 따라, 테스터는 메모리를 테스트하는데 소요되는 시간을 크게 증가시키지 않으면서 증가된 크기 및 복잡도를 처리할 수 있어야 한다. 메모리 테스터는 빈번하게 계속적으로 실행하며, 테스트 시간은 최종 부분의 비용에 있어서의 주요 인자로서 고려된다. 메모리가 발전 및 향상됨에 따라, 테스터는 장치에 대한 변경을 용이하게 수용할 수있어야 한다. 비휘발성 메모리를 테스트하기 위한 다른 특정의 문제는 메모리의 셀에 대한 반복적인 기록이 부품의 전체 수명 성능을 저하시킬 수 있다는 점이다. 비휘발성 메모리 제조자는 특수한 테스트 모드를 메모리 장치내에 설정함으로써, 많은 테스트 문제에 대응하여 왔다. 이들 테스트 모드는 메모리의 구입자에 의해 전혀 이용되지 않으나, 가능한한 적은 시간에 가능한한 효율적으로 메모리의 전부 또는 중요한 일부를 테스트하기 위해 제조자에 의해 액세스될 수 있다. 또한, 몇몇 비휘발성 메모리는 테스트 프로세스 동안 복구될 수 있다. 따라서, 테스터는 복구의 필요성, 복구의 위치, 필요한 복구의 유형을 식별할 수 있어야 하며, 적절한 복구를 수행할 수 있어야 한다. 그러한 복구 프로세스는 메모리의 특정한 비적합 부분을 검출 및 분리시킬 수 있는 테스터를 요구한다. 복구 기능 뿐만 아니라, 특수 테스트 모드를 충분히 이용하기 위해, 테스터가 장치로부터의 예상되는 응답에 기초한 조건 분기(conditional branching)를 지원하는 테스트 프로그램을 실행할 수 있는 것이 유용하다.

개념적인 시각으로 볼 때, 메모리를 테스트하는 프로세스는 알고리즘적인 프로세스이다. 예로써, 전형적인 테스트는 메모리 어드레스를 순차적으로 증가 또는 감소시키면서 0 및 1을 메모리 셀에 기록하는 것을 포함한다. 통상적으로 메모리 사이클 동안 기록 또는 판독되는 1 및 0의 집합을 "벡터(vector)"라고 부르며, "패턴(pattern)"이라는 용어는 벡터들의 시퀀스를 말한다. 테스트는 체커보드(checkerboard), 보행 1(walking 1's) 및 버터플라이 패턴(butterfly pattern)과 같은 패턴을 메모리 공간에 기록하는 것을 포함하는 것이 통상적이다.테스트 개발자는 알고리즘적 구성(algorithmic constructs)의 도움으로, 이들 패턴을 생성하는 프로그램을 보다 용이하고 효율적으로 생성할 수 있다. 알고리즘적으로 응집적(algorithmically coherent)인 테스트 패턴은 또한 디버깅(debugging)이 보다 용이하고, 예상한 대로 수행되지 않는 패턴의 부분을 분리시키기 위해 논리적인 방법을 이용한다. 프로그래밍 루프에서 반복되는 명령어(instruction) 및 명령(command)을 이용하여 알고리즘적으로 생성되는 테스트 패턴은 테스터 메모리에서 공간을 덜 소모한다. 따라서, 메모리 테스터에서 알고리즘적 테스트 패턴 생성 능력을 갖는 것이 바람직하다.

정확한 신호 에지 배치 및 검출 또한 비휘발성 테스터의 효율성에 있어서의 고려사항이다. 일반적으로 메디안(median)에서 적합하지만 특정 마진(margin)내에서는 적합하지 않은 부품을 캡처하기 위해, 비휘발성 메모리 테스터는 다른 신호 에지에 대하여 시간적으로 각 신호 에지를 정확하게 배치시킬 수 있어야 한다. 신호 에지가 수신되는 시간적 포인트에서 정확하게 측정할 수 있는 것이 또한 중요하다. 따라서, 비휘발성 메모리 테스터는 자극(stimuli) 및 이에 대한 DUT(Device Under Test)(메모리)로부터의 응답의 타이밍 및 배치에 대한 제어 및 충분한 유연성을 가져야 한다.

메모리 테스터는 DUT에 적용되는 송신 벡터(자극)를 생성하고, 반환될 것으로 기대되는 수신 벡터(응답)를 생성한다. 일반적으로, 이들 벡터를 생성하는 알고리즘 논리는 벡터내의 특정 비트가 DUT내의 특정 신호 패드로 또는 패드로부터 획득되는 방법에 관하여 골치 아파하지도 않고서 그렇게 할 수 있다. 이러한 레벨에서는 벡터내의 인접 비트가 DUT상에서 물리적으로 인접한 신호로서 귀결(end up)될 것이 기정 사실인 양 여겨진다. 그러나 불행히도 그렇지 않다.

실제로는, "개념적 레벨"에서의 벡터내의 비트와 DUT에서의 실제 신호 사이의 대응 관계는 다소 임의적인 것이 되기 쉽다. 만약, 그것을 방지하는데 아무것도 행해지지 않는다면, DUT와 접촉하는 주변 장치로부터 유래하는 하나 이상의 프로브 와이어(probe wire)를 교차(cross)시킬 필요가 있을 것이다. 그러한 교차는 대부분 바람직하지 않으므로, 송신 벡터에서의 비트가 DUT에 적용되기 전에 송신 벡터에서의 비트 위치를 재배열하도록 송신 벡터의 경로에 매핑(mapping) 메카니즘을 통합하여, 물리적인 접촉 작업이 교차의 부담을 지지 않도록 하는 것이 통상적이다. 그에 따라 수신 벡터는, 고려되기 전에 역(reverse) 매핑 메카니즘에 적용된다. 이러한 방식으로 알고리즘 벡터 생성 및 비교 메카니즘이 허용되어 이러한 전체 문제를 무시할 수 있게 된다. 그러한 매퍼(mapper) 및 역 매퍼가 행할 수 있는 다른 예로서, 웨이퍼상의 공간 낭비를 피하기 위해, 회전 또는 소정의 미러형 대칭성을 갖지만, 동일 유형의 다른 DUT가 동일 웨이퍼상에 놓이는 경우를 고려한다. 또한, 이들 실행은 벡터 비트 위치와 물리적 신호 위치 사이의 대응 관계에 영향을 미치지만, 적절한 매핑 및 역 매핑에 의해 이것이 제거될 수 있다. 이들 상황에 대해 요구되는 매핑 및 역 매핑은, 일단 특정 DUT에 대해 한 번 식별되면 정적(static)이며, 그러한 특정 DUT에 대한 테스트 과정 동안 변경될 필요가 없음을 알 것이다.

메모리 테스터는 테스트 프로세스를 용이하게 하는데 사용되는 내부 테스트 메모리를 갖는다. 이러한 내부 테스트 메모리는 몇 가지의 목적으로 사용될 수 있는데, 실시간으로 생성하는 것과는 상반되는 것으로서 수신 벡터를 저장하는 시간 전에 전송 벡터를 저장하고, 다양한 에러 표시 및 테스트 동안 획득된 DUT 동작과 관련된 다른 정보를 저장하는데 사용될 수 있다. (SRAM을 사용하며, "내부 메모리"라는 문구의 범위내에 속하는 것으로 나타날 수 있는 메모리 테스터의 동작에 내부적인 가정용 목적이 있다. 이들은 알고리즘 레벨에서는 보이지 않는 경향이 있는 테스터의 내부 동작에 대해 사적인 것이며, 내부 제어 레지스터에 비교할만하다. 그러한 메모리는 "내부 제어 메모리"라고 기술되며, 본 명세서에서 DUT의 자극 및 DUT로부터의 응답에 직접 관련된 비트 패턴을 저장하는데 사용된 메모리를 기술하는데 사용되는 "내부 테스트 메모리"로 의미되는 것으로부터 배제된다.) 이러한 내부 테스트 메모리는 적어도 수행되고 있는 테스트만큼 빠르게 동작할 필요가 있으며, DUT에 적용되는 것과 동일한 어드레스(또는 그것으로부터 도출된 소정의 어드레스)에 의해 어드레싱될 내부 테스트 메모리(또는 그것의 소정의 부분)에 대해 매우 일반적인 패러다임이다. 그 다음, 내부 테스트 메모리내의 어드레싱된 위치에 저장되는 것은 그 어드레스에서의 DUT상에서 수행된 테스트 동작 동안의 DUT 동작을 나타내는 것이다. 테스트 프로그램내에서의 알고리즘 고려 사항은 연속적인 전송 벡터와 관련된 어드레스의 시퀀스가 임의적일 수 있음을 의미할 수 있다. 따라서, 내부 메모리는 고속 및 랜덤 어드레스가능성의 2 가지 속성을 가질 필요가 있다. SRAM은 고속이고, 제어가 용이하며, 전체적으로 랜덤 어드레싱을 잘 견디는 것으로 보인다. 실제로, 통상적인 메모리 테스터는 그들의 내부 테스트 메모리로서 SRAM을 사용해 왔다.

불행히도, SRAM은 상당히 고가이며, 이것은 메모리 테스터가 동작하기 위해 갖게 되는 테스트 메모리의 양이 제한된다. 그 결과, 메모리의 부족으로 인해 메모리 테스터의 기능이 제한된다. DRAM은 상당히 저가이지만, 랜덤 어드세싱을 견딜 수 없고, 여전히 고속으로 수행한다. DRAM은 RAS(Row Address Strobe)를 갖는 어드레싱된 "행(row)"의 긴 사전충전 후에, CAS(Column Address Strobe)를 갖는 어드레싱된 "열(column)"을 지정하도록 내부적으로 구성된다. 메모리 제어기는 단일화된 어드레스를 RAS 및 CAS가 적용될 행 및 열 성분으로 변환한다. DRAM은 때로는, 일단 행이 사전충전되면 적절하게 빠른 속도이며, 추가적인 어드레싱은 그 행을 따르는 열에만 한정된다(즉, 다른 CAS의 경우만 그러하며, RAS는 그러하지 않다). 그러나, 테스터의 동작(DUT를 임의적으로 어드레싱할 수 있는 능력과의 인터페이스)에 대한 그러한 알고리즘적 제한 사항은 일반적으로 수용할 수 없는 것이며, 따라서 메모리 테스터내의 내부 테스트 메모리로서의 사용을 위해 요구되는 고속 동작을 제공하는데 있어 신뢰할 수 없다. DRAM을 사용함으로써 내부 테스트 메모리의 크기가 증가되고 그 비용이 감소되는 것이 바람직할 것이며, 그러한 이점은 일반적으로 예상되는 보다 고가인 SRAM과 동일한 속도에서 임의로 어드레싱하면서 DRAM을 동작시키는 방법이 있는 경우 실현될 수 있다.

DRAM은 메모리 테스터내의 내부 테스트 메모리로서 SRAM을 대체할 수 있다. 이하에 상세히 기술된 바와 같이, 내부 테스트 메모리로서 사용하기 위해 DRAM의 동작 속도를 증가시키는 문제는, 그 속도를 증가시키는 대신에 사용된 DRAM의 양을 증가시킴으로써 해결될 수 있다. 다수의 동일한 DRAM의 뱅크는 그룹으로서 처리된다. DRAM의 그룹내의 상이한 메모리 뱅크에 대한 신호 인터리빙 및 그러한 뱅크의 그룹들 간의 다중화는 소정의 한 뱅크에 대한 메모리 트래픽을 뱅크에 의해 처리될 수 있는 속도로 감소시킨다. (독자의 편리성을 위해, 본 발명의 기술의 간단한 요약을 본 명세서에 포함시키며, 그것은 그러한 기술의 아키텍처적인 특징의 많은 부분 및 관련된 전문 용어가 이하의 상세한 설명에 유용할 것이다.)

각각 4개 뱅크의 3 그룹들 간의 3 웨이(three-way) 다중화는 그룹에 대한 신호 트래픽에 대한 4 폴드(fold) 인터리빙 방안과 조합되어, 단지 3개의 메모리 버스만을 요구하면서, 12의 인자에 근접하는 동작 속도 증가를 발생시킨다. 다중화기에 대한 다음 그룹을 선택하기 위한 라운드 로빈(round robin) 전략은 단순하며, 각 그룹에 대한 인터리빙 메카니즘이 그의 가장 최근에 할당된 임무를 완료하는데 필요한 시간을 갖도록 보장한다. 그룹내의 모든 인터리빙된 액세스는 (그 그룹내의) 다음 뱅크상에서 수행되며, 또한 단순한 라운드 로빈 선택에 의해 선택된다. 이러한 구성에서, 12개의 뱅크 각각은 전체 이용가능한 어드레스 공간의 복제를 나타내며, 임의의 개별적인 기록 사이클이 12개의 뱅크 중 소정의 하나를 액세스하는 것으로 귀결될 수 있다. 하나의 관련 사항은, 테스트의 결론에서, 관심이 있는 소정의 어드레스 또는 어드레스의 집합의 히스토리는 12개의 모든 뱅크를 통해 확산될 것이기 때문에, 12개의 모든 뱅크는 DUT의 테스트 동안 어떤 결함이 발행되었는지를 배우기 위해 조사되어야 한다. 따라서, 특정 채널이 12비트로 표현된다(각 뱅크로부터의 1비트 및 그 뱅크에 대한 워드내의 그 비트 위치는 채널에 의해 결정됨).

그러나, 결함 정보를 발견하기 위해 12개의 모든 뱅크를 (수동적으로) 개별적으로 고려하는 것은 불편할 것이므로, 판독 사이클 동안 소정의 어드레스에서의 12개의 뱅크의 결과를 하나 또는 12개의 모든 뱅크에 저장될 수 있는 단일화된 결과로 자동으로 "합성"(병합)하도록 유틸리티(utility) 메카니즘이 제공되어 왔다. 이것은 합성된 데이터가 나중에 완전한 속도(full speed)에서 판독될 수 있도록 한다. 일실시예에서의 완전한 속도는 랜덤 어드레싱된 메모리 트랜잭션에 대해 100 MHZ의 속도이다.

만약 33 MHZ가 충분히 고속이라면, 랜덤 액세스는 다중화없이 단지 인터리빙만으로 지원될 수 있으며, 이 경우 합성 메카니즘 및 메모리 어드레싱 방안은 적절하게 조절될 수 있다. 어드레싱 방안은 메모리의 깊이가 랜덤한 100 MHZ 동작보다 3배 더 깊어지도록 허용하는 부가적인 그룹 선택 비트를 포함하도록 변경된다. 이들 2가지 동작 모드를 각각 R100 및 R33이라고 부른다. 또한, DRAM으로 전송되는 잘 동작된 어드레스에 의존하는 단일 뱅크에 대한 100 MHZ 동작의 L100 모드가 있다(행 어드레스 변경의 절대 최소값).

내부 테스트 메모리 조직의 최상위 레벨에서 4개의 메모리 세트가 있으며, 각 메모리 세트는 그 자신의 개별적이고 독립적인 어드레스 공간을 갖고, 요청된 메모리 트랜잭션을 수행한다. 2개는 전술한 바와 같은 SDRAM의 메모리 세트이고, 2개는 SRAM의 메모리 세트이다. 각 메모리 세트는 그 자신의 제어기를 가지며, 그 제어기로 메모리 트랜잭션이 향하게 된다. 외부적으로 볼 수 있는 동작 능력에 있어서, 4개의 모든 메모리 세트는 본질적으로 동일하다. 그들은 단지 메모리 공간의크기 및 내부적인 구현 방법만이 상이한데, 즉 SRAM 메모리 세트는 동작 개시시에 충분히 빠르기 때문에 다중화 및 인터리빙을 이용하지 않는다. 그들의 독립성에도 불구하고, (SRAM 또는 DRAM의) 동일 유형의 메모리 세트는 "스택(stacked)"될 수 있으며, 이것은 하나의 커다란 어드레스 공간으로 처리된다. 이것은 어드레스의 알고리즘적 생성 및 어느 메모리 세트가 메모리 트랜잭션을 실제로 전송하는지를 결정시에, 메모리 세트 상위의 제어 레벨에서 수행된다. 이것은 메모리 세트 및 그들의 제어기가 R100 및 R33 동작 모드 사이에서와 같은 어드레스 공간의 3배로 그룹을 스택할 수 있는 방법에서 만큼 자동적이지 않다. 메모리 세트 제어기 각각의 경우, 다른 제어기를 갖는 다른 메모리 세트에서와 같은 그러한 것이 있다는 단서를 갖지 않는다.

따라서, 테스터의 내부 테스트 메모리는 4개의 메모리 세트로 분할되며, 그 중 2개는 "내부" SRAM의 메모리 세트이고, 2개는 "외부" DRAM의 메모리 세트이다. 확실히, 이러한 메모리 모두는 물리적으로 메모리 테스터의 내부에 있으며, "내부" 및 "외부"라는 용어는 통합의 레벨과 보다 많이 관련된다. SRAM은 테스터의 중심적인 기능 회로와 관련된 VLSI(Very Large Scale Integration) 회로의 통합된 부분이며, DRAM은 VLSI 자재에 인접하게 탑재된 개별적인 패키징 부분이다. SRAM의 양은 상당히 적으며(즉, 메모리 세트 당 1 메가비트 정도), DRAM의 양은 많으며 선택적이다(즉, 메모리 세트 당 128 내지 1024 메가비트의 범위). SRAM 메모리 세트는 항상 존재하며, ROM(Read Only Memory)인 DUT의 예상되는 내용을 저장하는 것과 같은 소정의 적절한 목적을 위해 사용될 수 있다. DRAM 메모리 세트는 실제로 선택사양적이며, 다르게 사용될 수도 있으나, 전형적으로 복구를 위한 차후의 분석을 위한 트레이스(trace)를 조사하는데 사용된다. 테스터는 SRAM과 DRAM이 사용되는 상이한 목적에 대해, SRAM과 DRAM 메모리 세트간의 구별을 강요하지 않는다. 그러한 구별은 대개 크기의 문제이다. SRAM 메모리 세트는 작고, DRAM 메모리 세트는 잠재적으로 거대하다. 테스트 프로그래밍을 생성하는 자는 얼마나 다양한 메모리 세트를 사용할 것인지와 관련된 결정을 하게 된다.

DUT는 잘 복구되는 것으로서 전술하였다. 이것은 여전히 웨이퍼의 부분인 다이싱(dicing)되지 않은 메모리 칩에 대해서도 때로는 사실이다. 그러한 디바이스를 제조하는 자라면, 이것이 회로 레벨에서 실제로 어떻게 달성되는지에 대해 잘 이해할 것이므로, 그 파괴가 관련 회로의 내부 논리를 변형하는 게이팅(gating)을 가능하게 하는 소정 수의 선택적으로 파괴가능한 소자가 그러한 디바이스내로 통합된다라고 말하는 것만으로도 충분하다. 이러한 능력은 결함 부분을 대체하는 회로를 대체하기 위해 내부 신호를 라우팅하는데 이용된다. 이러한 능력은 새로운 부분을 형성하는데 요구될 수 있는 시간과 노력을 덜 소모하면서 복구가 수행될 수 없다면 경제적인 가치가 없을 없이며, 그렇지 않은 경우에는 불량한 부분을 폐기물 통으로 간단히 버리는 것이 보다 비용 효율적일 것이다. 특히, 생산 스트림내의 불량 부분에서의 특정 결함을 이해하는 과정에서 기술자를 포함시키는 것은 바람직하지 않으며, 그들을 복구하는 방법을 결정할 책임이 있다. 그 대신, 메모리 테스터내의 알고리즘 메카니즘(프로그램 및 관련 하드웨어)은 결함을 분석하고 그러한 복구를 시도하도록 개발될 수 있다. 복구된 부분은 그 지점에서 다시 테스트되며, 그 운명이결정된다.

그러한 동작 모드는 메모리 테스터의 설계를 위한 소정의 암시를 갖는다. 결함의 실시간 검출은 플래그를 설정하고, 결함의 이해를 개선하도록 테스트 알고리즘을 변경하는데 이용될 수 있다. 즉, 적절한 동작을 입증하기 위해 수행된 테스트는, 왜 그 부분이 첫 째로 결함 상태에 있는지를 발견하는데 가장 적합한 것이 아닐 수 있다. 메모리 테스터는 복구를 시도할지의 여부를 결정하고, 만약 그러하다면 그러한 복구를 수행하기 위해 어떠한 동작을 취해야 하는지를 결정하는 자동화된 분석(즉각 수행되거나 또는 보다 큰 테스트 프로세스의 종결시에 수행됨)을 위한 테스트 데이터의 트레이스(즉, 사용가능한 레코드)를 생성할 수 있어야 한다. 전형적으로, 복구시의 시도는 적어도 예비 테스트가 가능한 결함의 영역 또는 수를 나타낼 때까지 연기된다. 이용가능한 교체 회로의 수는 제한되며(즉, 오드 구동 비용 이점 분석(odds-driven cost benefit analysis)에 의해 결정된 바와 같이, 6개 정도), 이용가능한 것보다 더 많은 도움이 필요한 것으로 보일 수 있는 부분을 수리하고자 하는 시도시의 포인트는 없다. 이 모든 것은 "테스터에 있어서의 시간은 $$!(Time on the tester is $$)"이고, 메모리 제조자는 절대적으로 최소의 시간에 철저하게 테스트를 하는 테스터를 필요로 한다는 이해의 관점에서 발생된다. 결국, "자동화된 분석을 위한 테스트 데이터의 트레이스를 생성하라(create a trace of test data for an automated analysis)"는 문구는 프로세스가, 단일화된 행동을 고려하지 않고서, 소정의 부분을 테스트하는데 요구되는 시간, 그리고 지시가 있는 경우에는 그것을 복구하는데 요구되는 시간을 최소화하기 위해 그 자신이 확장적인분석에 좌우되는 것을 기술한다. DUT를 실행가기 위한 소정의 제어가능한 테스트 베드(bed)에 인터페이싱된 범용 프로그램가능 메카니즘(예를 들면, CPU 및 메모리)로서의 메모리 테스터의 단순한 개념은 메모리의 큰 볼륨의 테스트를 위해 경제적으로 실행가능하지 않게 되었기 때문에 길어지게 되었다. 자극을 생성하고 그들의 응답을 평가하는데 요구되는 CPU 실행 및 오버헤드 논리에 너무 많은 비율의 시간이 소모된다. 많은 전용 하드웨어가 메모리 테스터내로 통합되어 그들이 고속으로 동작할 수 있도록 하고, 범용 프로그램가능 메카니즘은 관리 레벨에서의 제어와 관련된 임무에 일반적으로 관련되게 된다.

DUT의 테스트가 고속으로, 불필요한 중지없이 수행된다면, 결함을 기술하는 트레이스를 생성하는데 사용된 테스터의 내부 테스트 메모리는 DUT를 테스트하는데 사용된 빠른 속도와 동일한 속도에서 동작을 해야 한다는 것은 명백하다. 본 명세서에서 기술되는 종류의 메모리 테스터에서, DUT에서 테스트된 어드레스에 대응하는 어드레스내에 테스트 응답 데이터를 저장하는 내부 테스트 메모리의 일부를 ECR(Error Catch RAM)이라고 부른다. ECR의 내용이 테스트 결과의 트레이스로서 고려되는 이유는 쉽게 알 수 있다. 그러나, 테스터 동작을 모든 어드레스 상에 있는 사실 이후의 트레이스 분석(after-the-fact trace analysis)이 뒤따르는 자극을 통한 단순한 트레이스 생성으로 해석하는 것은 실수이다. DUT 테스트의 소정의 양상에 대해 실제로 유용한 반면, 그러한 모델은 너무 느리고, 소정의 임무에 대해서는 고속 생성 테스트에 대해 단순히 너무 귀찮은 것이 된다. ECR에서 캡처된 트레이스의 개념을 증대하는 방법에서 발견되는 하나의 중심적인 주제는 전용 하드웨어를이용하여 여러 가지 에러를 그들이 발생되는 실시간으로 분류 및 인덱스(index)(인식 및 그후의 저장)하는 것이다. 이들 여러 가지 에러는 테스트되는 특정 DUT에 대해 내부적인 아키텍처 원리를 조직하는 것과 더불어 발생된다. 이러한 전략은 분석 임무의 복잡도를 크게 감소시키고, 테스트 시간을 감소시킨다. 이러한 전략은 태그 RAM이라는 내부 테스트 메모리를 이용하여, 이후의 검사를 위해 전용 이벤트의 인덱스된 집합을 저장한다.

통상적인 메모리 테스터는 그 자신의 내부 테스트 메모리를 위한 많은 용도를 가질 수 있으며, 내부 테스트 메모리로는 ECR 및 태그 RAM 2개가 있다. 이제, 내부 메모리에 대한 이들 용도 중 일부의 본성을 검사하며, 통상적인 메모리 테스터의 내부 테스트 메모리의 아키텍처에서의 향상이 바람직하다는 결론에 도달할 것이다.

동작시에, ECR은 (1) DUT에 적용된 어드레스와 동일한 어드레스에 의해, 또는 DUT에 적용된 어드레스로부터 도출된 어드레스에 의해 어드레싱되고, (2) 적어도 DUT의 비트에서 네이티브 데이터 워드 폭을 갖는다. 유효 워드 폭은 2의 멱승(8, 16, 32)에 따라 조절될 수 있으며, 그러한 조절가능성은 어드레스가능성에 있어서의 대응하는 역 변환에 의해 수반된다. 이러한 속성은 "좁은 워드(narrow work)"라고 불린다.

DUT를 위한 테스트 채널(출력 워드에서의 비트, 또는 관심이 되는 소정의 다른 신호)이 예상되는 결과에 비교하거나 또는 비교에 실패하는 경우, ECR내의 해당 어드레스에서의 대응 비트는 사용상의 관례에 따라 설정되거나 또는 소거(clear)된다. 비교에 대한 실패를 나타내기 위해 0을 저장한다. 그와 같이 조직됨에 따라, ECR은 각각의 어드레스/채널 조합에 대해 다중 비트 값을 갖지 않으며, 그 대신 얼마나 여러 번 그러한 조합이 테스트 동안 액세스되든지 간에 각각의 그러한 조합에 대해 단일 비트의 가치있는 정보만을 저장할 수 있다. 테스트 전략은 비트의 의미와 어떻게 그것이 유지되는지로 가게 된다. 비트는 전체의 다수 액세스 비트에 대해 "결코 실패 없음/적어도 한 번 실패함"의 두 가지를 나타내거나, 또는 그것이 초기 테스트에서 변화되는 경우에도 단지 마지막 액세스(즉, 테스트)의 결과만을 나타낼 수 있다. 소정의 어드레스/채널에 대한 실패에 대한 양 정보가 바람직한 경우, 몇몇 추가적인 자원(카운터)이 그것을 기록하기 위해 할당되어야 한다.

태그 RAM은 테스터의 내부 테스트 메모리에, DUT가 테스트되는 동안 응답하는 방법에 관한 정보를 기록하는 다른 방법이다. 일반적으로, 태그 RAM은 ECR보다 상당히 적은 어드레스 공간을 가지며, 전형적으로 DUT에 적용된 어드레스로부터 도출되는 "분류된 어드레스"에 의해 어드레싱된다. 도출된 것은 DUT 내부에 소정의 조직 원리가 존재함을 반영하며, 그것은 본 명세서에서 "어드레스 분류"라고 지칭된다. 태그 RAM에 저장된 데이터는 소정의 자극에 대한 DUT의 응답에서 발생하는 몇몇 조건의 검출에 의해 형성되며, 일반적으로 "데이터 분류"라고 불리는 프로세스에 의한 내부 DUT 동작에 관한 지식의 응용에 의해 다시 도출된다. 아이디어는 가능한 발생의 전체 패밀리(유니버스(universe))의 아마도 멤버인 소정의 조건 또는 이벤트를 인식하고(패밀리의 상이한 멤버는 상이한 어드레스를 가짐), 그 후 테스트 결과에 대한 정보를 저장하는 것이다. 이것은 그 내용이 DUT 조직과 관련된유용한 추상적 개념이며 해당 DUT 조직의 양상에 따라 인덱스되는 태그 RAM을 생성한다. 결함 유형의 상이한 패밀리는 상이한 태그 RAM에 의해 표현된다.

태그 RAM의 예로서, DUT에 적용된 어드레스가 DUT의 내부 조직과 관련된 X, Y 및 Z 성분으로 분리될 수 있는 것을 고려한다. DUT에 적용된 어드레스는 그 내부에 내장된 X, Y 및 Z 어드레스를 갖지만, 아마도 명백하거나 편리한 방법으로는 아닐 것이다. 그러나, 적절한 게이팅 회로(gating circuit)는 Y 어드레스를 추출하고, 그것을 태그 RAM에 대한 어드레스로서 적용한다. 이제, Y 어드레스에 따라 인덱스된 정보를 저장한다. 그러한 정보는 그의 테스트 종료(end-of-test)의 의미가, 소정의 결함이 그 Y 어드레스에서 적어도 1회 발생되었음을 의미하는 단일 비트이거나, 또는 소정의 다른 해석을 갖는 다수 비트 값일 수 있다. X, Y 및 Z에 대해 태그 RAM을 가짐으로써, 그 내부 조직이 X, Y 및 Z 어드레스의 개념을 포함하는 DUT에서의 결함에 관한 유용한 정보를 획득할 수 있다. 더욱이, 요구되는 태그 RAM이 X, Y 및 Z 어드레스 공간의 곱과 동일한 위치가 아니라, X, Y 및 Z 어드레스 공간의 단지 합과 동일한 다수의 위치를 소모함으로써 메모리 요건에 있어서의 커다란 감소가 실현되며, 이것은 ECR이 가져야 하는 것이다.

이러한 예를 계속하기 위해, 데이터 분류는 태그 RAM의 유용성을 더 증가시킬 수 있다. DUT는 내부 X 및 Y 어드레스 메카니즘을 갖는 8 비트 폭의 메모리라고 가정한다. 내부적으로 DUT는 8개의 1비트 메모리이며, 이들 메모리 각각은 동일한 X 및 Y 어드레싱 메카니즘을 갖고, 각각은 그 출력 데이터를 8 핀 중 상이한 하나에 제공한다. "각각의 Y 어드레스에 대해, 8 핀 중 소정의 핀에 결함이 없었는가?"라고 질의하는 것이 유용하다. 즉, 그러한 8 핀을 함께 OR하는 데이터 분류를 원한다. 이러한 동작 모드를 위한 용어는, "압축"이며, 이것은 명백하게 구성될 필요성이 있다. 다음, 우리가 32비트의 네이티브 워드 폭을 갖는 테스터를 갖는다고 가정하면, 그러한 네이트브 워드 폭을 4개의 8비트 세그먼트(각각의 DUT에 대한 것임)로 분할함으로써 이들 8비트 DUT 중 4개를 한 번에 테스트하기를 바랄 수 있다. 이제, 단지 4개의 상이한 세그먼트에서 마치 각각의 세그먼트가 유일한 세그먼트 인것처럼 4회 OR를 수행하기를 원하며, 각각 결과를 4개의 상이한 태그 RAM으로 전송한다. 이러한 동작 모드를 위한 용어는, "마스킹(masking)"이며, 명백히 이것 또한 테스트될 수 있는 상이한 DUT에 매칭되도록 구성될 필요성이 있다. 마지막으로, 본 명세서에서의 예들은 Y에 의해 어드레스가능하며 8비트 폭인 4개의 태그 RAM(각각의 DUT에 대한 것임)에 대한 필요성을 보여준다. X 및 Y에 대한 통상적인 태그 RAM이 또한 바람직한 경우, 12개의 그러한 태그 RAM이 필요할 수 있다. 통상적인 태그 RAM은 테스터내에 포함된 독립형(stand-alone)의 개별적인 메모리였다. 그와 같이, 실제로 그들이 일단 적응될 수 있는 경우, 그들은 특정 임무에 전용되고 특정 임무를 위해 시간적으로 먼저 구성되며, 상이한 상황에 이용하기 위해 용이하게 적응되지 않는다.

버퍼 메모리는 메모리 테스터에서 종종 발견되는 다른 종류의 내부 테스트 메모리 용도이다. 그것은 시간적으로 이전에 발견되거나 주어질 수 있는 자극 또는 응답의 이미지를 저장하는데 사용될 수 있다. 하나의 예는 ROM(Read Only Memory)의 내용이다. 버퍼 메모리는 알고리즘적으로 생성된 테스트 패턴 대신에, 혹은 그와 함께 사용될 수 있다.

통상적인 메모리 테스터에서, 이들 상이한 종류의 내부 테스트 메모리 용도는 테스터내에 각각 그 자신의 목적을 위해 전용되는 개별적인 메모리 메카니즘을 포함함으로써 실현된다. 이것은 바람직하지 못하고 낭비적인 것인데, 그 이유는 사용되지 않는 메모리가 존재하지만 그것이 다른 원하는 기능을 위해 이용가능하지 않게 되는 경우가 될 것이기 때문이다. 더욱이, 그러한 통상적인 ECR, 태그 RAM 및 버퍼 메모리는 지금까지, 고속이고 제어가 용이하나 비교적 고가인 SRAM으로 실현되어 왔다. SRAM은 1개의 단일화된 어드레스를 이용하여 액세스되며, 그것은 임의로 어드레싱될 때 DRAM보다 고속이지만, 보다 고가이다. DRAM을 이용하여 ECR, 태그 RAM 및 버퍼 메모리의 크기가 증가되고 그들의 비용이 감소된다면 바람직할 것이며, 그러한 이점은 DRAM을 일반적으로 예상되는 보다 고가의 SRAM과 동일한 속도에서 임의의 어드레싱으로 동작시키는 방법이 있는 경우 실현될 수 있다.

메모리 테스터의 내부 테스트 메모리에서 SRAM을 DRAM으로 교체하는 방법이 위에서 간단하게 기술되었으며, 그것은 이하에서의 주된 주제이다. 본 명세서에서 설명된 기술은 원리의 예로서 ECR을 강조하지만, 결코 ECR로 사용된 DRAM에 한정되지 않는다. DRAM 메모리 세트는 태그 RAM 및 버퍼 메모리를 제공하는데 사용될 수 있는 고속, 저가의 재구성가능한 내부 테스트 메모리를 제공하는데 또한 사용될 수 있음이 매우 명백해질 것이다. 메모리 테스터내의 내부 테스트 메모리의 이들 모든 상이한 용도의 임의의 매우 상이한 경우가 사전구성된 개별적인 메모리 메카니즘으로서 존재하는 것이 아니라, 메모리의 중앙 집합으로부터의 요구로서 할당 및 재구성될 수 있는 것이 바람직할 것이다.

더욱이, 우리의 처리에 있어서 그러한 저가, 고속의 재구성가능한 내부 테스트 메모리의 그러한 상당한 크기의 파일(pile)을 갖는 것은, 우리가 메모리 테스터 동작의 향상을 위해 무엇을 해야하는지에 대한 의문을 제기한다. 특히, 테스트 프로그램을 작성 및 실행하는데 요구되는 노력을 감소시키는 방법이 있다면 바람직할 것이다. 예를 들어, 테스트될 장치에 대해 자극 및 그들의 예상되는 응답을 생성할 필요가 있는 테스트 프로그램을 부착시키는 한정성(specificity) 및 복잡성을 감소시킬 수 있는지에 대한 문제가 있다. 결국, 메모리를 테스트하고, 처리에 있어서 상당한 양의 내부 테스트 메모리를 갖는다. 태그 RAM을 구동하는 어드레스 및 데이터 분류의 개념이 테스트 프로그램으로부터 분석의 부담을 제거하는 것처럼, 아마도 충분한 내부 테스터 메모리가 이용가능한 경우 다양한 메모리 테스트 프로그램의 일부를 간략화하는 추가적인 방법이 있을 것이다.

내부 테스트 메모리에 대해 바람직한 다양한 기능은 하나 이상의 그러한 기능에 대한 호스트로서 역할을 할 수 있는 메모리 세트에서 구현된다. 예를 들어, 전용 고속 데이터 경로의 크기 및 바람직함 때문에, ECR이 그 자신의 전체 메모리 세트를 요구하는 것이 그러한 경우일 수 있다. 그러나, 태그 RAM의 전체 집합은 버퍼 메모리와 함께 다른 메모리 세트에 위치될 수 있으며, 공간이 있고, 메모리 사이클에 대한 경쟁이 없어야 한다(성능 문제). 필요한 경우, 버퍼 메모리는 여전히상이한 메모리 세트내에 위치될 수 있다. 일반적으로, 동시에 액세스될 필요가 있는 것은 상이한 메모리 세트내에 위치될 것이다. 메모리 세트는 그들이 분산된 시간에서 생성 및 사용되는 경우 많은 상이한 항목을 포함할 수 있다.

태그 RAM의 집합은 메모리 세트에 의해 구현된 네이티브 워드의 전체 폭을 필요로 하지 않을 것이며, 동일한 범위의 어드레스를 나타낼 수 있다. 태그 RAM은 좁은 워드 특성의 이점을 취함으로써 동일 어드레스에 나란히 위치될 수 있다. 버퍼 메모리에 대해 동일한 경제성 달성될 수 있다.

비록 메모리 세트내의 내부 테스트 메모리의 이들 상이한 용도가 해당 메모리 세트의 어드레스 공간내의 임의의 위치에 실제로 위치되지만, 테스트 프로그램내의 알고리즘 프로세스가 관련되는 한, 그들은 DUT에 적용된 어드레스와 동일한 어드레스, 또는 DUT에 적용된 어드레스로부터 아키텍처에 의해 분할된(devided-by-architecture) 어드레스에 의해 어드레싱되는 것으로 나타나는 것이 바람직하다. 즉, 어드레스 공간내의 수 개의 상이한 테이블은 마치 그들이 어드레스 공간의 동일 세그먼트를 점유하는 것처럼 조직되지만, 실제로는 중첩되지 않고 적합하도록 개별적인 영역에 저장된다. 그러나, 테스트 프로그램은 실제로 실행의 순간에 있는 곳에서의 불필요한 세부 사항이 없는 것을 원한다. 이것은 테스트 프로그램의 제어하에서, 태그 RAM(또는 ECR 또는 버퍼 메모리) 결과가 관련 메모리 세트내의 정확한 위치로 향하도록 하기 위해, 테스트의 대응 부분이 수행됨에 따라 어드레스 분류 프로세스의 자동 및 동적인 변화를 제공하도록, 상이한 메모리 세트에 대한 어드레스 분류 메카니즘을 증대시킴으로써 구성된다. 이러한 변화는 테스트단위(test by test)를 기반으로 한다(즉, 테스트 프로그램의 패턴 단위(pattern by pattern), 또는 동일한 것, 세그먼트 단위).

결국, 소정의 테스트 부류의 경우(이하에 더 기술됨), 내부 테스트 메모리의 일부는 모든 테스트의 결론시, 또는 소정의 중간 양의 테스트 후에 실제 DUT에 존재할 정확한 조건을 생성(에뮬레이션(emulation)에 의한 것처럼, 그러나 등가의 대체는 실제 메카니즘임)하기 위해 이상적인 DUT로서 동작하는 자극 로그 RAM으로서 사용될 수 있다. 아이디어는 먼저 발생될 전송 벡터의 프로그램의 스트림을 얻는 것이다. 그 후, 이러한 스트림은 (A) 실제 DUT 대신에 실행되는 것처럼 자극 로그 RAM(단독으로)에 적용되거나(자극 로그 RAM은 정확하게 수행될 것으로 예상되는 실제 양호한 DUT임), 또는 (B) (A) 발생 및 전송 벡터의 스트림 둘다는 실제로 동시에 실제 DUT에 적용된다. (A)의 경우, (A)가 완료될 때, 실제 DUT가 전송 벡터의 동일 시퀀스를 다시 생성하여 실제 DUT로 전송함으로써 테스트될 것이다. 소정의 이벤트에서, (A) 또는 (B) 후에, 자극 로그 RAM 및 DUT는 동일한 내용을 가져야 한다. 예상되는 수신 벡터가 자극 로그 RAM으로부터 취해지는 동안, 그 내용을 발견하기 위해 실제 부분이 판독될 수 있으며, 비교 결과는 일반적으로 ECR, 태그 RAM 등으로 전송된다. 이러한 방법으로, 테스트 프로그램은 적용된 자극으로부터의 예상되는 응답인 특정의 수신 벡터를 그 자체내에 생성하거나 포함하지 않아도 된다. 이러한 방안과 비교할만한 테스트 부류의 경우(여러 가지가 있음), 보다 적은 내부 변수가 스케일되어야 하므로, 테스트 프로그램은 이를 테면, DUT 어드레스 공간의 크기를 보다 간단하고 용이하게 기록 및 유지하도록 만들어진다.

이러한 기술로부터 이점을 얻을 수 있는 테스트 프로그램의 종류는 초기에 기록된 어드레스를 향하는 일련의 비교 판독(수신 벡터를 가짐)이 후에 따르는 비교 판독을 간섭하지 않고서 일련의 기록을 수행하거나, 또는 그렇게 수행하도록 배열될 수 있는 프로그램들이다. 보통, 종래 기술에서, 자극 세그먼트 #1은 자극과 함께 병합되거나 개별적으로 수행되는 체크 세그먼트 #1과 나중에 관련된다. 어느 쪽이나, 테스트를 통과하는데 요구되는 특정의 수신 벡터를 포함해야 하기 때문에, 체크 세그먼트 #1이 자극 세그먼트 #1에 지정된다. 이제, 자극 세그먼트 #2가 다음에 오며, 그 뒤에 체크 세그먼트 #2가 따른다(또는 포함된다)고 가정한다. 그것은 자극 세그먼트 #2의 본성에 또한 지정된다. 이제, DUT의 내용을 자극 로그 RAM의 내용에 단지 비교하는 유니버스 체크 세그먼트를 고려한다. 그러한 유니버스 체크 세그먼트는 체크 세그먼트 #1 및 #2로서 사용될 수 있다. 이것은 테스트 프로그램의 기록 및 유지에 있어서의 커다란 간소화를 나타낸다.

기술될 바람직한 실시예에 따라 구성된 메모리 테스터에서, DUT로 전송될 전송 벡터를 받아들이는 메카니즘은, 그들을 ECR인것처럼 동작하는, 그러나 실제로는 자극 로그 RAM인(말하자면, 위장으로) 내부 테스트 메모리의 일부로 또한(혹은 대신에) 전송한다고 말할 수 있다. 이들 전송 벡터는 전송 벡터와 수신 벡터 사이의 비교 결과에 대해 사용될 경로와 동일한 경로를 통해 전송된다(그들은 그렇지 않으나, 그 경로는 차이점을 알지 못함). 그 후, 자극 로그 RAM은 에러없이 자극 부분을 실행하는 이상적인 메모리로서 작용할 것이다. 이러한 초기의 자극 로그 RAM 기능을 위해 의사(pseudo) ECR을 이용한다고 말할 수 있는데, 즉, 사용된 메모리는고속이고 비교 결과에 접속될 필요가 있기 때문에 그것은 편리하고 효율적이다. 일단 초기 자극이 수행되면, 자극 로그 RAM(일시적으로 실제 ECR인 것처럼 작용하는 메모리 세트의 적절한 부분에 지나지 않음)의 내용은 (목적지) 버퍼 메모리(재구성 문제)로서 순차적으로 처리되며, 그 후 자극 로그 RAM의 나머지 기능을 계속한다(예상되는 수신 벡터를 비교 메카니즘으로 전송). 알고리즘 메카니즘(또는 소스 버퍼 메모리)은 판독을 위해 전송 벡터의 세트를 실제 DUT로 전송하고, 수신 벡터를 유발시키며, 이때 (아마도 다른) 메모리 세트 기능의 다른 부분은 (소정의 태그 RAM 등과 더불어) 실제 ECR로서 기능한다. ECR 부분으로부터의 내용을 목적지 버퍼 메모리 부분으로 실제로 복사할 필요가 없으며(ECR을 "프리 업(free up)" 및 자극 로그 RAM을 "로드(load)"하는 것처럼), 그것은 메모리 세트가 이들 다양한 기능을 수행하는 부분을 단순히 재정의하기에 충분하다. 자극 로그 RAM으로서 사용될 실제 물리적 메모리는 ECR에 대해 행해진 방법과 동일한 방법으로 우선 기록된 후, 버퍼 메모리와 같은 것으로부터 판독되며, 메모리 세트의 다른 부분은 ECR이 "된다".

도 1은 본 발명에 따라 구성된 확장적으로 재구성가능한 비휘발성 메모리 테스터의 간략화된 블록도,

도 2는 도 1의 DUT 테스터(6)의 간략화된 확대 블록도,

도 3은 도 2의 블록도에 나타낸 내부 테스트 메모리 메카니즘의 간략화된 기능 블록도,

도 4는 도 3의 내부 테스트 메모리 메카니즘의 보다 상세한 블록도,

도 5는 도 3 및 4의 블록도에 나타낸 DRAM 메모리 세트 제어 메카니즘의 간략화된 블록도,

도 6은 도 3 및 4에서 사용된 어드레스 분류기 회로의 간략화된 블록도,

도 7은 도 3 및 4에서 사용된 데이터 분류기 회로의 간략화된 블록도,

도 8은 도 7에서 사용된 압축 회로의 간략화된 블록도,

도 9는 도 7에서 사용된 쉬프트 회로의 간략화된 블록도,

도 10은 도 7에서 사용된 마스킹 회로의 간략화된 블록도,

도 11은 도 2에 도시된 타이밍/포맷팅 및 비교 회로의 부분인 전송 벡터 캡처 회로의 간략화된 블록도.

도면의 주요 부분에 대한 부호의 설명

2 : 테스트 시스템 제어기4 : 테스트 사이트 제어기 #n

6 : DUT 테스터 #n9 : 핀 전자 장치 #n

14, 15, 16 : DUT

도 1을 참조하면, 본 발명의 원리에 따라 구성된 비휘발성 메모리 테스트 시스템(Non-Volatile Memory Test System)의 간략화된 블록도가 도시되어 있다. 특히, 도시된 시스템은 36개까지의 개별적인 DUT의, 64개의 많은 테스트 포인트(test points) 각각에서, 동시에 테스트할 수 있으며, 64개보다 더 많은 테스트 포인트를 가지는 DUT를 테스트하도록 테스트 자원의 집합의 요소들이 서로 결합되도록 하는재구성을 제공한다. 이들 테스트 포인트는 아직 다이싱 및 패키징되지 않은 집적 회로 웨이퍼의 일부분 상의 위치이거나, 또는 패키징된 부분의 핀(pin)일 수 있다. "테스트 포인트"라는 용어는 신호(예컨대, 전원(power supply), 클럭, 데이터 입력)가 인가되거나 또는 신호(예컨대, 데이터 출력)가 측정될 수 있는 전기적 위치를 의미한다. 본원에서는 테스트 포인트를 "채널"로서 지칭하는 산업계의 관행을 따른다. 위에서 언급된 "함께 결합될 테스트 자원들의 집합"은 36개 만큼의 테스트 사이트인 것으로 이해될 수 있는데, 각각의 테스트 사이트는 테스트 사이트 제어기(Test Site Controller)(4)와, (64 채널) DUT 테스터(6)와, DUT(14)에 대한 실제적인 전기 접속을 형성하는 (64 채널) 핀 전자 장치(Pin Electronics)(9)의 집합을 포함한다. DUT를 테스트하는 것이 64개 또는 그보다 적은 채널을 필요로 하는 경우, 그러한 DUT상에서 테스트를 수행시 단일의 테스트 사이트로 충분하며, 말하자면, 예컨대 테스트 사이트 #1(도 1에 도시됨)은 "단일 사이트 테스트 스테이션(Single Site Test Station)"을 형성하거나 또는 그것으로서 동작한다. 한편, 소정 형태의 전술한 재구성이 유효한 경우, 2개 (또는 2개 이상)의 테스트 사이트가 함께 "결합"되어 128 채널을 갖는 하나의 더 큰 등가의 테스트 사이트로서 기능하게 된다. 따라서, 도 1에 도시된 예를 다시 참조하면, 이른바 테스트 사이트 #35 및 #36은 "2개의 사이트 테스트 스테이션(two-Site Test Station)"을 형성한다.

반대의 경우를 간단히 고려하기 위해, 단일의 DUT를 테스트시 전체 테스트 사이트가 필요하다는 가정을 하거나, 또는 단일의 테스트 사이트가 단지 단일의DUT를 테스트 할 수 있다고 하는 가정을 해서는 안된다. 웨이퍼가 (반드시 그럴 필요는 없지만, 아마도 인접한) 2개의 다이(die)를 가지며, 그 테스트 채널 요건의 합이 64 채널 또는 그 미만인 것으로 가정한다. 양쪽 DUT 모두는 단일의 테스트 사이트에 의해 테스트될 수 있다. 이것을 가능하게 하는 것은 각 테스트 사이트의 범용 프로그램가능성(general purpose programmability)이다. 테스트 사이트에 의해 실행된 테스트 프로그램은 테스트 사이트의 자원의 한 부분이 DUT 중 하나를 테스트하는데 이용되는 동안, 다른 부분이 다른 DUT를 테스트하는데 이용되도록 작성될 수 있다. 결국, 처음 두 개의 논리적 결합(logical union)인 제 3 DUT를 갖는다고 가정하면, 단일 테스트 사이트로 제 3 DUT를 테스트할 수 있으므로, 마찬가지로 그 "구성 요소 DUT(component DUT)"를 테스트할 수 있어야 한다. 유일한 차이는, "제 3" DUT의 경우 통합된 답이 도출되는 것과 달리, 2개의 "구성 요소 DUT"의 합격(pass)인지 또는 불합격(fail)인지의 여부를 개별적으로 추적한다는 점이다(즉, "제 3" DUT의 어느 부분이 불합격인지에 관한 문제가 있다). 이러한 "단일 사이트 다수 테스트 스테이션" 능력은 대부분 통상적이지만, 완전성을 위해 본 명세서에서 언급하는 것이며, 2개 이상의 테스트 사이트를 함께 결합하는 개념에 비교했을 때의 잠재적인 혼동 및 오해를 피하기 위한 것이다.

이러한 재구성의 개념이 없다면, 테스트 사이트와 테스트 스테이션 간에 차이도 없을 것이며, 그 용어들 중 하나는 없어도 될 것이다. 그러나, 사실, 테스트 스테이션의 수는 테스트 사이트의 수와 동일할 필요가 없음을 쉽게 알 것이다. 과거, 테스트 사이트가 분할되어 보다 많은 테스트 스테이션을 생성하였기 때문에 그수가 상이할 수 있었다(DUT는 전체 테스트 사이트를 사용할 만큼 복잡하지 않음). 그러나, 그 차이는 다수 사이트의 테스트 스테이션을 형성하기 위해 함께 결합된 테스트 사이트로 인한 것일 수 있다(DUT는 단일 테스트 사이트에 대해 너무 복잡함).

그 후, 계속하기 위해 테스트 시스템 제어기(2)가 시스템 버스(3)에 의해 그 명칭이 접미사 #1 내지 #36로 끝나는 36개의 테스트 사이트 제어기(4a-4z)에 접속된다. (a-z 까지의 첨자는 26개 뿐이며 36개까지가 가능하지 않다는 것은 사실이다. 그러나, 이러한 불일치에도 불구하고 숫자로 된 첨자를 붙이는 것(잠재적으로 매우 복잡할 수 있음)보다는 숫자 참조 문자를 사용하는 것이 바람직한 것으로 보인다.) 테스트 시스템 제어기(2)는 비휘발성 메모리를 테스트하는 작업과 관련된 적절한 테스트 시스템 제어 프로그램을 실행시키는 컴퓨터(예컨대, NT를 실행하는 PC)이다. 테스트 시스템 제어 프로그램은 원하는 테스트를 달성하기 위하여 작업 (및 복잡도)을 계층적으로 분할하였을 때 최상위 레벨에 존재하는 추상화 혹은 축약화(abstraction)를 나타낸다. 테스트 시스템 제어는 어느 프로그램이 다른 테스트 사이트에 의해 실행되고 있는지 뿐만 아니라 어느 프로그램이 필요에 따라 테스트 프로브 및 DUT을 이동시키는 로봇 시스템(도시되지 않음)을 검사하는지를 결정한다. 테스트 시스템 제어기(2)는 몇몇 테스트 사이트가 단일 사이트 테스트 스테이션으로서 수행하도록 프로그램되고, 반면 다른 것들은 다수 사이트 테스트 스테이션을 형성하도록 함께 결합되는 개념을 지원하는 방식으로 기능할 수 있다. 명백히, 그러한 상황에서 테스트되는 다른 부분들이 있으며, 다른 부분에 대해 다른 테스트가 이용되는 것이 가장 바람직하다. 마찬가지로, 모든 단일 사이트 테스트 스테이션이 동일 스타일의 부분을 테스트하도록 요청하는 경우는 없으며, 또한 다수 사이트 테스트 스테이션에 대해서도 그러한 요구를 하는 경우는 없다. 따라서, 테스트 시스템 제어기(2)는 명령을 발행하여 요구되는 테스트 사이트 결합을 수행하고, 사용중인 다양한 테스트 스테이션에 대한 적절한 테스트 프로그램을 호출한다. 또한, 테스트 시스템 제어기(2)는 테스트로부터 얻어진 결과에 관한 정보를 수신하여, 불량한 부분을 폐기하기 위한 적절한 동작을 취하고, 공장 세팅시의 생산 프로세스를 제어하는데 이용될 수 있는 다양한 분석에 대한 기록(log)을 유지할 수 있다.

테스트 시스템 그 자체는 상당히 크고 복잡한 시스템이며, 핀 전자 장치(9)에 연결된 프로브 하에 하나 이상의 미래 다이(웨이퍼가 아직 다이싱되지 않음)를 순차적으로 배치하는 스테이지상에 웨이퍼를 적재하는데 로봇 서브시스템을 이용하는 것이 일반적이며, 여기에서 그 미래 다이(웨이퍼는 아직 다이싱되지 않음)가 테스트된다. 테스트 시스템은 또한 적절한 캐리어상에 적재된 패키징된 부품을 테스트하는데 이용될 수도 있다. 얼마나 많은 테스트 사이트가 테스트 스테이션 형성에 이용되는지, 또는 얼마나 많은 테스트 스테이션이 테스트 사이트상에 있는지에 관계없이, 이용중인 각 테스트 스테이션에 관련된 적어도 하나의 테스트 사이트 제어기가(이하에서 설명되는 바와 같이) 있을 것이다. 테스트 사이트 제어기는 내장형 시스템으로서 VOS(VersaTest O/S)라 불리는 전용 오퍼레이팅 시스템을 실행하는 36 내지 64MB의 프로그램 및 데이터 결합형 메모리를 구비한 Intel i960 프로세서일수 있으며, 이는 비휘발성 메모리를 테스트하기 위해 이전의 상품에도 이용되었다(예컨대, Agilent V1300 또는 V3300). 우선은, 단일 사이트 테스트 스테이션의 상황만을 고려한다. 명확한 예를 위하여, 테스트 사이트 #1은 테스트 스테이션 #1로 기능하여, WHIZCO 부품 no.0013을 테스트한다고 가정한다. 테스트 형태는 백 개 정도의 다양한 유형의 테스트(전압 레벨(voltage level), 펄스 폭(pulse width), 에지 위치(edge position), 지연(delay), 그리고 대규모 단순 저장 및 선택된 정보 패턴의 검색을 변화시키고 모니터링함)를 포함하며, 각 유형의 테스트는 DUT마다 수백만의 개별적 메모리 사이클을 포함한다. 최상위 레벨에서, 테스트 시스템의 오퍼레이터는 테스트 시스템 제어기(2)에 대하여 테스트 스테이션 #1을 이용하여 WHIZCO 0013을 테스트하기 시작하도록 지시한다. 결국 테스트 시스템 제어기(2)가 테스트 사이트 제어기 #1(4a)(내장형 [컴퓨터] 시스템임)에 대하여 관련된 테스트 프로그램, 즉 TEST_WHIZ_13을 실행하도록 지시한다. 테스트 사이트 제어기 #1 환경에서 이미 프로그램이 이용 가능하다면, 단순히 그것을 실행한다. 그렇지 않다면, 테스트 시스템 제어기(2)에 의하여 프로그램이 공급된다.

원리상, 프로그램 TEST_WHIZ_13은 완전 자립형(self-contained)일 수 있다. 만약 그렇지 않다면, 상당히 클 것이 거의 확실할 것이며, 테스트 사이트 제어기(4a)내의 내장형 시스템의 프로세서가 바람직한 속도로 테스트를 실시하기에 충분히 빨리, 심지어 하나의 DUT 메모리 사이클로부터 다음 사이클까지 일정한 속도로 실행하도록 하는 것은 매우 어려울 수 있다. 따라서, 기록되어질 또는 판독 동작으로부터 예상되는 어드레스 시퀀스 및 관련 데이터를 생성하는 하위 레벨의서브루틴 유형 동작은 필요에 따라서 DUT 테스트(6)내에 위치한 프로그램 가능 알고리즘 메카니즘에 의해 발생되지만, 이는 테스트 사이트 제어기(4)내의 내장형 시스템에 의해서 실행되는 프로그램과 동기하여(in synchrony with) 동작한다. 이것을, 소정의 하위 레벨 서브루틴 유사 동작(subroutine-like activity) 및 DUT 메모리 사이클을 개시하는 작업을 DUT(14)의 하드웨어 환경에 보다 가까운 메카니즘(DUT 테스터)으로 전달(export)하는 것으로 생각하기 바란다. 일반적으로 말해서, 테스트 시스템 제어기(2)는 테스트 사이트 제어기에 대하여 테스트 프로그램을 갖추도록 하는 경우마다, 테스트 사이트 제어기용 프로그래밍이 서술(describe) 혹은 필요로 하는 전체 동작을 달성하는데 필요한 적절한 하위 레벨 구현 루틴(아마도 테스트될 메모리에 특정한 루틴)을 관련 DUT 테스터에게 공급한다. 하위 레벨 구현 루틴은 "패턴"이라는 용어로서, 일반적으로 이름 붙여진다(상위 레벨 프로그래밍 언어에서 함수 및 변수가 이름을 가지는 것과 같이).

각각의 테스트 사이트 제어기 #n(4)은 사이트 테스트 버스 #n(5)에 의하여 그 관련된 DUT 테스터 #n(6)에 연결된다. 테스터 사이트 제어기는 사이트 테스트 버스(5)를 이용하여 DUT 테스터의 동작을 제어하고 그로부터 테스트 결과에 관한 정보를 수신한다. DUT 테스터는 테스트 형태에 관련된 다양한 DUT 메모리 사이클을 고속으로 생성할 수 있으며, 판독 메모리 사이클(Read memory cycle)의 결과가 예상되는 바와 같은 지를 판정한다. 본질적으로, 판독 및 기록 DUT 메모리 사이클의 대응하는 유용한 시퀀스를 개시함으로써 테스트 사이트 제어기로부터 전송된 명령 또는 작동 코드("패턴이라고 명명됨")에 응답한다(즉, 대응하는 패턴을 실행한다).개념적으로, DUT 테스터(6)의 출력은 DUT로 인가될 자극 정보이며, 또한 그로부터 응답 정보를 수용한다. 이러한 자극/응답 정보(7a)는 DUT 테스터(6a) 및 핀 전자 장치 #1 어셈블리(9a) 사이를 지난다. 핀 전자 장치 어셈블리(9a)는 DUT(14)로 인가될 수 있는 64개까지의 프로브를 지원한다.

전술한 자극 정보는 DUT 테스터에서 이용되는 소정의 논리 장치군의 전압 레벨에 따라서 표현되는 병렬 비트 패턴의 시퀀스(즉, "송신 벡터" 및 예상되는 "수신 벡터"의 시퀀스)이다. 자극/응답내의 비트 위치와 다이상의 프로브 사이에 구성 가능한 매핑(configurable mapping)이 있으며, 이러한 매핑은 DUT 테스터(6)에 의하여 이해된다. 개별적 비트는 그 타이밍 및 에지 위치에 관하여 올바르지만, 매핑에 더하여 DUT로 적용될 수 있을 때까지 전압 레벨 시프팅을 필요로 할 수 있다. 이와 유사하게, 자극에 후속하여 DUT에서 발생하는 응답은 DUT 테스터로 다시 입력되기 전에 버퍼링 및 (반전)레벨 시프팅을 할 필요가 있을 수 있다. 이들 레벨 시프팅 작업은 핀 전자 장치(9a)의 책임이다. WHIZCO 0013을 테스트하기 위하여 요구되는 핀 전자 장치 구성은 ACME사로부터의 부품을 테스트하는데 유효하지 못할 것이고, 아마도 심지어 다른 WHIZ사 부품에 대하여도 그러하지 못할 것이다. 그러므로, 핀 전자 장치 어셈블리가 역시 구성가능할 것(그러한 구성가능성은 PE Config 라인(8a)의 기능임)을 요구한다는 점이 이해될 것이다.

이상으로 단일 테스트 사이트가 DUT 테스트를 위하여 어떻게 구성되는지에 관한 간단한 구조적 개요를 설명하였다. 이제 작동할 많은 테스트 사이트가 있는 경우 일어날 수 있는 문제에 관하여 논의한다. 준비 단계로서, 다수의 테스트 사이트를 가지는 테스트 시스템을 구성하는 바람직한 실시예를 설명할 것이다. 많은 측면에 있어서, 이제 설명하고자 하는 정보 중 어떤 것은 고객 선호(customer preference) 및 비용 편익 분석(cost benefit analysis)의 시장 조사를 기초로 하는 선택의 문제이다. 어찌되었건, 이들 중 하나를 구성하기 위해 일정한 선택을 하여야하며, 일단 선택이 이루어지면 전체 시스템을 통하여 명백한 특정 결과가 발생한다. 적어도 일반적으로는, 테스트 시스템의 하드웨어 특성에 관한 더 많은 개요를 설명하는 것이 유용할 것이다. 이러한 특성들 중 일부는 우연에 의한 것이라고 할지라도, 그럼에도 불구하고 이러한 특성들을 아는 것이 본 발명을 설명하는데 이용되는 다양한 예들을 이해하도록 도울 것이다.

네 개의 다소 큰 카드 케이지(card cages)를 고려하는 것으로 시작한다. 각 카드 케이지는, 전원 및 워터 쿨링(water cooling)(청정실 환경에서 팬(fan)은 오염원이 될 수 있음)에 더하여, 본체 기판(mother board), 프론트 플레인(front plane) 및 백 플레인(back plane)을 가진다. 각 카드 케이지에 대하여 9개까지의 어셈블리가 배치될 수 있다. 각각의 어셈블리는 테스트 사이트 제어기, DUT 테스터 및 핀 전자 장치를 포함한다. 테스트 사이트 제어기가 서로 결합되는 방법의 일반적 개요를 설명할 것이며, 이는 데이지 체인(daisy chain)을 생성하는데 이용되는 몇몇 버스를 연루시킬 것이다.

본론에서 벗어나 "데이지 체인"이란 용어에 관하여 간단히 설명하겠다. 시스템 요소 A, B, C 및 D를 고려하자. 이들이 그러한 순서로 데이지 체인되어야 한다고 가정한다. A를 떠나 B로 가는 정보 및 제어 경로가 있고, 그런 다음 B는 B를 떠나 C로 가도록 트래픽을 선택적으로 전달할 수 있으며, 그런 다음 C는 C를 떠나 D로 가도록 트래픽을 선택적으로 전달할 수 있다고 말할 수 있다. 이들 동일한 종류의 장치는 반대쪽 방향으로의 트래픽에 관하여도 존재할 수 있다. 데이지 체인은 종종 우선 순위 방안을 생성하기 위하여 이용된다. 여기서는 다양한 테스트 사이트 제어기들 사이에 마스터(master)/슬레이브(slave) 관계를 생성하는데 이들을 이용할 것이다. 이들 데이지 체인 유형의 통신 장치는 "BUS" 대신에 접미사 "DSY"로 표시할 것이다. 그러므로, 명령/데이터 버스 대신에 명령/데이터 DSY라고 말할 것이다. 정보가 "B로 입력되어 선택적으로 전달된다"는 개념은 트래픽이 전달되기 전에 별도의 도전체 세트상으로 복제되어야 한다는 것을 암시할 수 있다. 그러한 방법은, 성능 이유가 아니라면 이는 어드레스가능 엔티티(addressable entity)를 가지는 정규 버스와 더욱 유사한 것일 수 있다. 프로그램가능 어드레스 매핑 장치 및 다운 스트림 테스트 사이트 제어기의 일부가 "수면(to sleep)" 상태에 있도록 하는 능력에 의하여, 단일 버스는 논리적으로 다수의 데이지 체인처럼 보이게(즉, 그렇게 기능하게) 구성될 수 있다. 결국, 데이지 체인은 명령 및 제어 정보에 대한 고성능 경로라고 할 수 있고, 만약 그렇지 않다면 마스터/슬레이브 조합(다수 사이트 테스트 스테이션)이 단일 테스트 사이트만큼 빨리 작동한다고 예상할 수 없다. 데이지 체인 성능의 이점을 위하여, 다양한 DSY는 그 각각의 카드 케이지를 벗어나지 않는다. 이러한 결정의 효과는 어떠한 테스트 사이트가 서로 결합될 수 있는지(또한 얼마나 많은 테스트 사이트가 서로 결합될 수 있는지) 어떤 한계를 설정하게 한다. 원리상, 이러한 한계가 반드시 요구되는 것은 아니며, 또한 (그러한 경우에)관련된 것이 기술적으로 실현 가능성이 없는 것도 아니다. 다만, 카드 케이지에는 이미 9개의 테스트 사이트가 있으므로, DSY를 확장하는 것은 상대적으로 적은 이점에 비하여 너무나 많은 부가 비용을 추가하는 것처럼 보인다.

도 1의 논의를 다시 시작하여, 네 개의 카드 케이지에 있는 다양한 테스트 사이트 제어기(4a-4z)를 고려한다(각각의 카드 케이지는 9개의 테스트 사이트 제어기를 구비함). 이들을 참조 번호(4a-4f), 참조 번호(4g-4m), 참조 번호(4n-4t) 및 참조 번호(4u-4z)라고 표시한다. (이전에 설명했던 바와 같이, 이들은 명목상 26개의 첨자뿐임에 - 독자는 또 다른 10개의 첨자 심볼이 그곳 어딘가에 있을 것이라고 생각하기 바란다 - 주의할 필요는 없다.) CMD/DAT DSY(17a)(명령 및 데이터 데이지 체인)는 하나의 카드 케이지에 있는 테스트 사이트 제어기(4a-4f)를 상호 연결하는 반면, 다른 CMD/DAT DSY(17b)는 또 다른 카드 케이지에서 테스트 사이트 제어기(4g-4m)를 상호 연결한다. 남아있는 카드 케이지, 테스트 사이트 제어기(4n-4t) 및 테스트 사이트 제어기(4u-4z)에 대하여도 각각 동일한 구성이 존재한다. 앞서 DSY는 카드 케이지를 벗어나지 않으며, DSY를 실제로 형성하는 버스의 "테일 엔드(tail end)"가 카드 케이지를 벗어나지 않고 또 다른 카드 케이지에서 다음 세그먼트의 헤드(head)가 된다고 설명한바 있다. 대신에, 테스트 시스템 제어기(2)로부터의 시스템 버스(3)는 모든 테스트 사이트 제어기로 연결되며, 각각은 카드 케이지를 벗어나지 않는 DSY 세그먼트의 헤드에서 마스터가 될 수 있다.

지금까지 논의해 온 CMD/DAT DSY(17a-17d)는 다양한 테스트 사이트 제어기(4a-4z) 사이에 존재한다. SYNC/ERR DSY(18a-18d) 및 DUT 테스터(6a-6z)에대하여도 유사한 장치가 있다. SYNC/ERR DSY(18)에 의하여 운반된 동기화 및 에러 정보는 DUT 테스터가 일치하여 작동할 수 있게 해준다. 이들 두 개의 데이지 체인(17,18)은 약간씩 다른 유형의 정보를 전송하지만, 각각은 하나 이상의 테스트 사이트를 함께 하나의 테스트 스테이션으로 결합하는 동일한 일반 메카니즘의 일부로서 존재한다.

이제 도 2를 참조하면, 도 1의 DUT 테스터(6)의 간략화된 확대 블록도가 도시되어(36개까지 있을 수 있음) 있다. 그 하나의 경우만을 설명하는 것으로 충분하다. 도 2를 언뜻 보면, 상당히 조밀하다고 느낄 것이다. DUT 테스터(6)에서 블록도에 도시되고 있는 일부는 기능적으로 상당히 복잡하고, "오프 더 쉘프(off the shelf)" 형태로는 이용가능하지 않다. 여기서 두 가지 포인트를 지적하는 것이 중요하다. 첫 번째, 도면에 도 2를 포함한 주요 목적은 전체적 비휘발성 메모리 테스트 시스템(1)내의 중요한 작동 환경의 기본 특성을 설명하는 것이다. 도 3 및 후속 도면들에 의하여 충분히 설명되는 본 발명은 도 2의 다음 설명에서 시작되는 메카니즘의 확장이거나 또는 도 2로부터 동기(motivation)가 부여되는 새로운 메카니즘일 것이다. 어느 쪽이나, 본 명세서를 작성함에 있어 이들 중 어떤 것이 독자 앞에 있는지는 정확히 알지 못한다. 현재의 목표는 차후의 여러 가지 바람직한 실시예의 방대한 상세한 설명을 위한 단순화되고 정보적인 시작 포인트를 제공하여, 차후의 설명 각각이 적절히 간결해지도록 하는 것이다(각각의 서로 다른 발명에 관하여 모든 것을 설명하는 하나의 "점보(jumbo)" 명세서가 되지 않도록). 두 번째는, 확대된 또는 확장된 요소가 일반적으로 전체적으로는 도 2와 일치하지만 도 2의 단순화버전과 정확하게 "매치(match-up)"되지는 않는 정보를 포함할 수 있다는 것이다. 이는 에러가 있다는 것을 의미하거나 또는 그것들이 치명적으로 일치하지 않는다는 것을 의미하는 것은 아니며, 이는 때때로 무엇인가를 단순화하여 미니어처로 그 정확한 이미지를 나타내는 것이 곤란하거나 불가능하기 때문에 발생하는 것이다. 이러한 상황은 지도와 유사하다. 표준 사이즈의 콜로라도 지도는 I-70상에서 동쪽으로 가는 경우 덴버에서 I-25를 따라 북쪽으로 갈 수 있다는 것을 보여줄 것이다. 이는 좌회전처럼 보인다. 그리고 이는 과거에는 실제로 좌회전이었으나 지금은 그렇지 않고, 그 교차로에 대한 상세한 지도는 일련의 회전과 사이에 있는 사거리를 보여줄 것이다. 그러나 누구도 표준 사이즈 지도가 잘못되었다고 말할 수 없으며, 그 추상화 혹은 축약화의 레벨에 있어서는 올바른 것이다. 유사하게, 그리고 그 상당히 복잡한 외관에도 불구하고, 도 2는 실제로 중간 레벨의 추상화 혹은 축약화로 동작하는 간이한 것이지만, 일부 외관상 좌회전이 전혀 단순한 좌회전이 아닌 경우도 있다.

도 1에 도시된 바와 같이, DUT 테스터(6)로의 주 입력은 테스트 사이트 버스(5)가 한 예로, 이 테스트 사이트 버스(5)는 관심 DUT 테스터(6)의 예와 연관된 테스트 사이트 제어기(4)로부터 시발된다. 테스트 사이트 버스(5)는 특별한 목적의 마이크로프로세서에 유사할 수 있는 마이크로-제어기 시퀀서(19)와 결합한다. 테스트 사이트 버스(5)는 마이크로-제어기 시퀀서(19) 내부(PGM SRAM(20)) 혹은 마이크로-제어기 시퀀서(19) 외부(EXT. DRAM(21)) 중 하나일 수 있는 프로그램 메모리에 저장된 프로그램으로부터의 명령어를 페치(fetch)한다. 이러한 두 개의 메모리가 본질적으로 프로그램 카운터로 역할하는 논리 공통 어드레스(63)(혹은 명령어 페치 어드레스)인 것에 의해 어드레싱되고 두 개의 메모리 중 어느 하나가 수행될 프로그래밍의 소스일 수 있지만, (1) 메모리 중 오직 하나만이 임의의 시간 주기 동안에 명령어 페치 메모리 사이클을 수행하고 (2) 실제로 두 개의 메모리가 전기적으로 상이한 신호에 의해 어드레싱된다는 점에 유의해야 한다. SRAM은 고속이고 진정한 랜덤 액세스를 허용하지만, 마이크로-시퀀스 제어기(19)(대형 IC인)내의 유용한 공간을 소모하여, SRAM의 크기는 제한된다. 외부 DRAM은 대용량의 조절가능한 양으로 제공될 수 있지만, 선형 수행을 포함하고 어떠한 브랜칭도 없는 순차 청크(chunk)로 액세스될 때에만 고속이다. 집중 알고리즘인 SRAM(20) 프로그래밍이 가장 흔하지만, EXT. DRAM(21)은 초기화 루틴 및 랜덤 혹은 비정규 데이터와 같이 알고리즘 프로세스에 의해 쉽게 생성되지 않는 요소에 가장 적합하다.

마이크로-제어기 시퀀서(19)에 의해 수행되는 명령어 워드는 상당히 길며, 즉 208비트이다. 명령어 워드는 13개의 16비트 필드로 구성된다. 이러한 필드는 흔히 정규 마이크로-제어기 시퀀서 외부의 메카니즘에 관한 페치 명령어 정보를 나타낸다. 이런 필드는 이와 연관된 메카니즘 전용이다. 한 세트의 ALU 명령어(22)는 8개의 16비트 ALU(24)의 집합에 제공되고, 다른 세트 ALU 명령어는 DUT 테스터 도처에 분포된 다양한 다른 메카니즘에 분배된다. "다양한 제어값 및 명령어"(42) 범례(legend) 및 라인이 이런 후자의 경우를 표시한다.

8개의 16비트 ALU(24) 각각은 연관된 16비트 결과 레지스터 주변에 구축된 전형적인 레퍼토리의 산술 명령어를 갖는다(각각의 ALU는 또한 여러 다른 레지스터를 갖는다). 이러한 결과 레지스터 중 3개의 레지스터 및 3개의 레지스터와 연관된 ALU는 DUT에 제공될 완결 어드레스로 다양하게 결합되는 X, Y 및 Z 어드레스 성분(27)을 생성하기 위한 것이다. 8개의 ALU/레지스터 중 2개(DH & DL) 이상이 최대 유효부(most significant protion : DH)와 최소 유효부(least significant portion : DL) 사이에서 분할되는 32비트 데이터 패턴(28)의 알고리즘 생성을 지원하는데 제공된다. 마지막 3개의 ALU/레지스터(A, B, C)는 카운터로서 사용되고 어떤 프로그램 지정 횟수의 반복 혹은 다른 횟수 조건에서 완결하기 위해 프로그램 제어 및 브랜칭으로 지원하는 다양한 프로그램 제어 플래그(25)의 생성에 기여한다. 이러한 프로그램 제어 플래그(25)는 마이크로-제어기 시퀀서(19)에 되전송되는데, 마이크로-제어기 시퀀서(19)에서 플래그(25)는 마이크로프로세서에서와 같이 명령어 페치 어드레스의 값에 영향을 미친다. 또한 프로그램 분기에 영향을 미치는데 사용될 수 있는 다양한 기타 플래그(OTHER FLAGS)(55)가 존재한다. 이러한 플래그(55)는 페치 명령어 워드의 상이한 필드에 의해 제어되는 DUT 테스터(6)내의 다양한 기타 메카니즘과 관련된다. 하나의 특정한 추가 플래그가 분리 아이템, 즉 VEC_FIFO_FULL(26)로 명시적으로 도시되어 있다. 다소 덜 세부적인 사항을 갖는 다른 도면에서, 이 하나의 특정한 추가 플래그는 기타 플래그(55)와 함께 총괄될 수 있다. 본 명세서에서는 하나의 특정한 추가 플래그를 분리하여 마이크로-제어기 시퀀서(19) 동작의 한 측면의 설명을 용이하게 하고자 한다.

VEC_FIFO_FULL이 수행하는 것은 마이크로-제어기 시퀀서(19)에 의한 추가 프로그램 수행을 (일시) 중지시키는 것이다. 마이크로-제어기 시퀀서(19)에 의해 페치되는 명령어와 DUT에 적용될 테스트 벡터를 최종적으로 핸드 오프 하는 메카니즘 사이에 많은 단계의 파이프라인이 존재한다. 또한, DUT에 제공될 수화물(baggage) 일부가 앞으로 진행함에 따라서 벡터를 수반하는 수화물 일부는 궁극적인 벡터 애플리케이션의 속도 혹은 각각의 벡터 지속 시간에 관한 정보이다. 따라서, DUT로의 벡터 애플리케이션의 속도는 일정할 필요가 없으며, 특히 어떤 그룹의 벡터는 생성하는 것보다 제공하는데 더 오래 걸릴 수 있다. 마이크로-제어기 시퀀서는 단지 자신의 최대 속도로 프로그래밍을 수행한다. 그러나 명백하게,평균적으로"벡터 소모"의 속도는 파이프라인이 거의 제한 없이 탄성체처럼 들쭉 날쭉 할 필요가 없도록 "벡터 생성"의 속도와 동일해야 한다. 후술할 어드레스 매퍼(29)의 출력에 벡터 FIFO(45)가 존재하고, 벡터 FIFO(45)는 파이프라인에서 탄성체 기능을 수행한다. VEC_FIFO_FULL 신호는 파이프의 헤드 엔드(head end)에서 새로운 벡터의 생성을 일시 중지시켜 파이프라인에서 제한된 수의 단계를 초과하는 것을 방지하는데 사용된다.

계속하여, (16비트의 3배인 48비트의) X, Y 및 Z 어드레스 성분(27)은 어드레스 매퍼(29)에 제공되는데, 어드레스 매퍼(29)의 출력은 순서화된 48비트 어드레스 공간에서 거의 임의로 재구성된 어드레스 값으로 사전 선택된다. 이것을 인식하는 출발점으로서, 어드레스 매퍼(29)가 완전히 찬 48비트 어드레스 공간인 메모리이고 각각의 어드레스에서 48비트 값을 보유한다고 가정하자. (이런 메모리가 오늘날 대형 냉장고 크기가 될 것임을 잠시 고려하지 않기 바란다). 이런 메모리가 주어졌을 때, 탐색 테이블은 어느 제공 어드레스를 대체 어드레스로 사용될 수 있는임의 선택된 다른 48비트 값에 매핑하도록 구현될 수 있다. 이런 어드레스 매핑이 바람직한 이유는 X, Y 및 Z 어드레스 성분이 일반적으로 하나의 큰 선형 디코더로는 구현되지않을가능성이 가장 높은 특정한 DUT 내부 아키텍처의 관점에서 유용한 의미를 갖는다는 점이다. 행(row), 열(column)과 레이어(layer), 블록(block) 혹은 페이지(page)의 개념은 테스트 엔지니어에게 매우 유용할 수 있고, 물리적으로 서로 가까운 위치에서 발생하는 오류는 그들의 X, Y 및 Z 어드레스에서 대응하는 유사성을 포함할 수 있다. 테스트 결과에서의 그러한 패턴은 무엇이 오류인지를 인식하고 오류 섹션 동작을 예비 섹션 동작으로 회피하도록 일부를 재프로그래밍하는 생성 레벨에서 이런 혹은 설계 레벨에서 이런 오류를 정정하는데 유용할 수 있다. 이 점에서 두 가지 문제가 발생한다. 첫 번째는 48비트를 DUT에 제공될 실제수의 비트(32비트 혹은 16비트)로 줄이는 것이다. 본 발명자들은 줄이는 방법을 간략히 언급할 것인데, 줄이는 방법은 대개 X로부터 얼마의 비트, Y로부터 얼마의 비트 및 Z로부터 그 나머지를 취하는 문제이다. 전부는 아니지만, 이것은 두 번째 문제인데, 이는 소정 어드레스가 회로의 다른 섹션의 좌-우(left-for-right)(혹은 좌-우 및 상-하(top-for bottom)) 미러 이미지로 회로내에 놓여 있을 수 있기 때문이다. 이것은 어떤 순차 어드레스 값이 이 회로내에서 물리적 순서대로 존재하는 한, 비트가 의미하는 것을 재구성하는 효과를 갖는다. 이런 칩 레이아웃 특성은 수차례 발생할 수 있고, 한 그룹의 비트, 즉 Y가 해석되는 방법이 어떤 다른, 즉 Z비트의 수반값에 의존할 수 있다는 것은 당연하다. 어드레스 매퍼(29)는 원래 X, Y 및 Z 어드레스가 "재패키징"되도록 제공되어, 이런 내부 아키텍처 구성을 갖는 메모리를테스트할 사람이 이런 유형의 일을 반영하게 한다. 이와 같은 것을 실제 수행하기 위해, 어드레스 매퍼(29)는 상당수의 상호 접속 멀티플렉서로 구성된다. 어드레서 매퍼(29)는, 설명을 위해 앞서 일시 가정한 바와 같이, 완전히 찬 메모리 디코드 기법(fully populated memory decode scheme)의 완전 임의 탐색 테이블 행동(completely arbitrary look-up table behavior)을 달성할 수는 없다. 그러나, 어드레서 매퍼(29)는 필요한대로 X, Y 및 Z 어드레스 성분의 서브-필드를 재구성할 수 있는데, 이는 48비트를 필요한 실제수로 감소시킬 다른 메카니즘이 여전히 존재하기 때문이다. 어드레스 매퍼(29)는 또한 3개의 16비트(어드레스) 탐색 테이블을 포함하여 로컬 범위내에서 제한된 임의 매핑을 수행하도록 한다.

어드레스 매퍼(29)의 매핑 어드레스 출력(30)은 버퍼 메모리(31) 및 에러 캐치(Error Catch) RAM(32)에 어드레스로서 제공되는데, 버퍼 메모리(31) 및 에러 캐치 RAM(32)은 개별적인 기능을 수행하지만 집합적으로 내부 테스트 메모리(128)인 4개의 메모리 세트에서 선택가능한 부분으로 구현될 수 있다. 매핑 어드레스 출력(30)은 또한 후술할 어드레스 비트 선택 회로(37)에 하나의 입력으로 제공된다. 내부 테스트 메모리는 상이한 기능을 위해 사용된 다양한 RAM의 여러 예를 포함하도록 구성될 수 있다. 이것은 상이한 메모리 세트의 소정의 부분이 관련된 목적을 위해 사용되는 것으로 선언함으로써 달성된다. 도 2에는 하나의 그러한 구성이 도시되어 있으며, 구성은 테스트가 진행됨에 따라 변경될 수 있고, 메모리 세트 용법의 이러한 전체 업무는 매우 동적인 것으로 고려되어야 한다. 내부 테스트 메모리(예를 들면, 에러 캐시 RAM(32))의 어떠한 거주물(inhabitant)도 영구적인 하드웨어 정착물은 아니다. 영구적인 것은 4개의 메모리 세트이다. 메모리 세트가 임의의 주어진 시간(실제로 정의된 것이 있는 경우)에서 에러 캐시 RAM인 부분은 형성된 구성에 의존한다.

버퍼 메모리(31)를 고려해 보자. 버퍼 메모리(31)의 기능은 DUT에 제공될 수 있는 데이터 패턴(33)과 어드레스(34)를 보유하는 것이다. 버퍼 메모리(31)는 이중 "포트 메모리"는 아니지만, 바람직하게 2개의 상이한 메모리 세트의 부분으로 이루어지며, 데이터 패턴(33)과 어드레스(34)는 버퍼 메모리(31)로부터의 실제의 개별적인 출력이다. 이와 같은 구현시, 저장 데이터(33)는 하나의 메모리 세트에 유지되고, 저장 어드레스(34)는 다른 메모리 세트에 유지되는 것이 바람직하다. 또한, 본 발명자들은 버퍼 메모리(31)에 기록하기 위한 명시적인 메카니즘을 도시하지는 않는다. 달성될 수 있는 한 가지 방법은 수행 프로그램 명령에서 테스트 사이트 제어기(4)에 의해 개시된 어드레싱된 버스 동작에 의한 것이다. (도 2에서의 거의 모든 부분으로 향하는 "플로워보드 하부(under the floorboards)", 즉 "링 버스"로 지칭되는 "유틸리티 서비스(utility services)" 버스[도면을 매우 복잡하게 하기 때문에 도시하지 않음]가 존재한다.) 메모리 세트에 정보를 기록하는 다른 고속의 방법은 도 3과 관련하여 기술된다.

에러 캐치 RAM(32)은 버퍼 메모리(31)에 적용되는 동일한 어드레스로 어드레싱되고, 에러 캐치 RAM(32)은 에러에 관한 정보를 저장하거나 혹은 검색하는데, 이 동작은 후술할 포스트 디코드 회로(Post Decode Circuit)와 결합하여 수행된다. 버퍼 메모리(31)로부터의 경로(33 및 34)에서와 같이, 바람직하게 (에러 캐치 RAM으로의) 경로(61) 및 (에러 캐치 RAM으로부터의) 경로(62)는 링 버스(도시되지 않음)에 의해 분배된 구성 정보에 따라서 메모리 세트(현재 에러 캐치 RAM(32)으로 선언됨)의 일부로부터 바람직하게 멀티플렉싱된 출력이다.

데이터 멀티플렉서(35)는 ALU의 집합(24)내의 레지스터(DH 및 DL)로부터의 데이터(28) 뿐만 아니라, 버퍼 메모리(31)로부터의 저장 데이터 출력(33)을 입력으로 갖는다. 데이터 멀티플렉서(35)는 이러한 입력(28, 32) 중 어느 것을 자신의 출력(38)으로 제공할지를 선택하는데, 이 출력(38)은 전송 벡터 매퍼/직렬화기(Serializer)/수신 벡터 비교 데이터 회로(40)에 두 개의 벡터 성분 중 하나로서 제공된다(다른 성분은 어드레스 비트 선택 회로(37)의 출력(39)이다). 데이터 멀티플렉서(35)는 PGM SRAM(20)에 저장된 값(36)에 따라 이러한 선택을 수행한다.

회로(40)는 세 가지 기능, 즉 벡터 성분(38, 39)을 DUT에 제공(전송)될 전체 벡터의 순서화된 논리 표현으로 어셈블링하고, 전송 벡터 논리 표현의 순서화된 비트와 이 신호(즉, 이 벡터내의 비트) 대신에 DUT와 접촉할 핀 전자 장치(즉, 어느 프로브 팁(probe tip))의 실제 물리 채널 번호 사이에 임의 동적 대응 관계(매핑)를 적용하며, 컴파일러와 협력하여 전체 논리 벡터를 DUT(이를 허용하는 DUT에)에 개별적으로 또한 순서(직렬화)대로 제공될 부분(pieces)으로 분할하는 기능을 수행할 수 있다. 이러한 기능 중 어느 기능이 수행될지는 마이크로-제어기 시퀀서(19)에 의해 페치되는 208비트 명령어에서의 필드에 따라서 또한 어드레싱되는 SRAM(41)으로부터의 제어 신호에 의해 결정된다. 회로(40)의 출력은 VEC_FIFO_FULL신호(26)를 완전히 생성하는 벡터 FIFO(45)에 제공될 64비트 벡터(44)에 달하는데, VEC_FIFO_FULL 신호(26)의 의미와 이용은 전술하였다. 벡터 FIFO(45)의 상위 벡터는 (간략히 설명될) 주기 생성기(Period Generator)(49)에서 발생하는 VEC_FIFO_UNLOAD 신호(47)의 수신시 벡터 FIFO(45)에서 제거된다. 이 제거 벡터(46)는 핀 전자 장치(9)의 연관 동작을 통해 DUT에 연결되는 타이밍/포맷팅 및 비교 회로(52)에 제공된다. 즉, 핀 전자 장치(9)의 각각의 동작은 핀 전자 장치(9)와 연관된 타이밍/포맷팅 및 비교 회로(52)로부터 전송 및 수신 벡터(7) 및 핀 전자 장치 구성 정보(8)를 수신한다.

타이밍/포맷팅 및 비교 회로(52)는 마이크로-제어기 시퀀서(19)의 프로그램 SRAM(20)에서와 같이 동일한 명령어 어드레스("작은 원 내부의 A")에 의해 어드레싱되는 내부 SRAM(54)을 갖는다. (외부 DRAM(53)이 내부 SRAM(54) 대신에 사용될 수 있다.) 내부 SRAM(54)(혹은 외부 DRAM(53))은 구동 및 비교 사이클의 생성을 지원한다. 구동 사이클은 전송 벡터를 DUT에 제공한다. 비교 사이클은 DUT가 제공하는 벡터를 수신하고 이를 검사하여 이전에 제공된 비교 데이터와 매칭하는지를 판정한다. 구동 사이클 및 비교 사이클 모두는 그들의 지속 시간, 로드가 인가되는지 여부 및 언제 인가되는지, 데이터가 언제 래칭(latch) 혹은 스트로빙(strobe)되는지에 관해 조절될 수 있다. 전술한 비교는 수신 벡터 역매퍼/직병렬 변환기(Deserializer)(57)에 제공되는 64비트 값(56)을 생성하는데, 이 변환기(57)의 기능은 회로(40)의 논리적인 반전으로 생각하면 된다. (회로(57)의 동작은 SRAM(41)에 의한 회로(40)의 제어에 대응하여 SRAM(58)에 의해 제어된다.) 이어서, 회로(57)의 출력(59)은 포스트 디코드 회로(60)에 제공된다. 포스트 디코드 회로(60)는 프로그램 표준을 통해 입력 에러 정보(59) 및 (이전의) 저장 에러 정보(60)(에러 캐치 RAM에 저장된) 모두를 검사하여 후에 경로(61)를 통해 에러 캐치 RAM(32)에 되저장될 압축되고 쉽게 해석가능한 에러 정보를 생성할 수 있다. 한 가지 예로 에러가 몇 차례나 특정한 범위의 어드레스내에 존재하는지에 관한 정보가 생성될 수 있는데, 이 정보는 대체 회로를 구동하여 온-칩 수리 시도할 때를 결정하는데 유용할 수 있다.

이제 주기 생성기(49) 및 이와 연관된 타이밍 SRAM(51)을 설명하겠다. 주기 생성기(49)와 타이밍 SRAM(51)은 마이크로-제어기 시퀀서(19)에 의해 페치되는 각 208비트 명령어에 대해 타이밍/포맷팅 및 비교 회로(52)의 연관 동작에 관한 지속 시간을 결정하는 8비트 신호 T_SEL(43)에 응답한다. T_SEL(43)은 페치 명령어내의 상이한 필드에 의해 표시되는 다양한 제어값 및 명령어(42)의 멤버이다. T_SEL(43)은 8비트 값으로 256 상이한 경우를 표시하거나 혹은 인코딩할 수 있다. 이 경우에, 이러한 "경우들"은 타이밍 SRAM(51)에 저장된 28비트 값이고 T_SEL에 의해 어드레싱된다. 각각의 어드레싱된 28비트 값(23)은 19.5 피코초 해상도를 갖는 원하는 지속 시간을 지정한다. 액세스된 28비트 지속 시간 값(23)의 시퀀스는 이 시퀀스의 개별 멤버가 벡터 FIFO(45)에 저장된 목적 대응 벡터의 검색과 동시에 검색되고 제공될 수 있도록 주기 FIFO(50)에 저장된다.

FIFO(50)내 최초 엔트리에서의 거친(coarse) 타이밍 값 필드는 5 nsec의 해상도를 갖는 지속 시간 정보를 운반하고, 이 정보로부터 벡터 FIFO(45)로부터의 다음 전송 벡터를 타이밍/포맷팅 및 비교 회로(52)에 전송하는 VEC_FIFO_UNLOAD 신호(47)를 생성한다. 비교 신호 타이밍 리마인더(TIMING REMAINDER)(48)가 또한 회로(52)에 제공된다. 이 회로(52)에서 최종 19.5 피코초 해상도가 달성된다.

도 3을 참조하면, 도 2의 블록도에서의 내부 테스트 메모리(128)의 간략화된 블록도(64)가 도시되어 있다. 내부 테스트 메모리(128)는 어드레스 매퍼(29)로부터 48비트 매핑 어드레스(30)를 수신한 후, 여러 어드레스 분류기(Address Classifier)(77, 78, 79)로 제공한다. 어드레스 분류기는 메모리 세트(73-76)와 관련되며, 메모리 세트 각각은 ECR(32)과 같은 다양한 기능을 개별적으로 수행할 수 있는 메모리 메카니즘을 완성한다. 이들 메모리 세트 중 2개(73, 74)는 외부 DRAM의 메모리 세트이고, 다른 2개는 내부 SRAM의 메모리 세트이다. 2개의 외부 DRAM 메모리 세트는 실제로 동일한 어드레스 분류기 기능을 항상 가질 것이며, 따라서 하나의 공통된 어드레스 분류기(77)를 공유한다. 내부 SRAM 메모리 세트(75, 76)는 각각 그들 자신과 관련된 어드레스 분류기(78, 79)를 갖는다. 이들 어드레스 분류기는 어드레스를 변경되지 않은 상태로 통과시키거나, 또는 이하에 기술될 방법으로 그것을 수정할 수 있다.

각 메모리 세트는 메모리 세트 제어기를 포함하는데, 외부 DRAM 메모리 세트(73, 74)는 DRAM 메모리 세트 제어기(65, 66)를 각각 갖고, 내부 SRAM 메모리 세트(75, 76)는 각각의 SRAM 메모리 세트 제어기(67, 68)를 갖는다. DUT의 테스트 동안 이들 메모리 세트를 향한 메모리 트랜잭션에 대한 어드레스가 각각의 관련된 어드레스 분류기로부터 관련된 메모리 세트 제어기에 도달한다. DUT의 테스트 동안포스트 디코드 회로(60)로부터 도달하는 에러 데이터(61), 즉 ECR로 기록될 데이터가 데이터 분류기(80-83)에 우선 제공되며, 데이터 분류기는 각각의 메모리 세트와 관련된다. 데이터 분류기의 기능은 이하에 기술될 것이다. 데이터 분류기는 그들이 어떻게 구성되었는지에 따라, 그리고 그들이 수행할 기능에 따라, 제공된 데이터를 변경하거나 또는 변경하지 않을 수 있다. 어드레스 및 데이터 분류기는 필요한 가장 빠른 속도에서 동작하도록 의도된 어드레스 및 데이터에 대한 고속의 경로를 각각 나타낸다. 어드레스 및 데이터를 메모리 세트로 전달하는 다른 방법을 제공하는 링 버스(도시되지 않음)에 대해 간단히 살펴보기로 한다.

이 시점에서, 본 발명에서는 각각 입력되는 (분류된) 어드레스 및 (분류된) 데이터를 갖는 4개의 메모리 세트 제어기(65-68)를 갖는다. 이들 메모리 세트 제어기 각각은 관련된 메모리에 접속되는데, DRAM 메모리 세트 제어기(73, 74) 제어기는 외부 DRAM(69, 70)에 각각 접속되고, SRAM 메모리 세트(75, 76) 제어기는 내부 SRAM(71, 72)에 각각 접속된다. 이들 구성은 4개의 메모리 세트(73-76)를 구성하는데, 그 중 2개의 메모리 세트(73-76)는 적당한 양의 고속 SRAM을 갖고, 다른 2개의 메모리 세트(73, 74)는 많은 양의 저속 DRAM을 갖는다. 현재의 관심사는 DRAM 메모리 세트가 어떻게 SRAM 메모리 세트 만큼 빠르게 만들어질 수 있는지, 그리고 사용자의 선호도 및 테스트 프로그램 전략에 따라, DRAM의 구성과 관련된 소정의 대안을 어떻게 포함하는지에 관한 것이다. 따라서, DRAM 메모리 세트 제어기(65, 66)는 상이한 유형의 메모리 트랜잭션을 수행하도록 구성될 수 있고, 보다 단순한 SRAM 메모리 세트 제어기(67, 68)와 전혀 동일하지 않음이 판명될 것이다. 간략성을 위하여, 도 3은 이러한 유연성을 제공하는 구조를 도시하지 않으며, 각각의 메모리 세트 제어기는 링 버스(도시되지 않음)에 접속되고, 링 버스로부터 바람직한 동작 및 구성의 특정 모드에서 지시를 받는다. 이들 모드 중 일부는 데이터가 저장되는 방법을 포함하고, 일부는 그것을 다시 얻는 것과 관계된다. 결론적으로, 각 메모리 세트는 또다른 처리를 위해 포스트 디코드 메카니즘(60)으로 전송되는 관련된 데이터 출력(62A-D)을 갖는 다는 것을 알아야 한다. 또한, 메모리 세트 0 및 2로부터의 데이터 출력은 MUX(126)로 제공되며, MUX(126)의 출력은 데이터 멀티플렉서(35)로 전송되는 저장 데이터(33)가 된다. 마찬가지로, 메모리 세트 1 및 3으로부터의 데이터 출력은 MUX(127)로 제공되며, MUX(127)의 출력은 어드레스 비트 선택 MUX(37)로 전송되는 저장 어드레스가 된다. MUX(126, 127)를 갖는 이유 및 이들 MUX의 제어 방법에 대해서는 이하에 기술될 것이다.

이제 도 4를 고려하면, 도 3과 함께 기술되었던 내부 테스트 메모리(128)의 보다 상세한 블록도(84)가 도시되어 있다. 동일 및 유사한 구성 요소는 동일한 참조 번호로 표시된다. 본 발명의 목적을 위해, 도 4에서 제공된 증가된 차이점을 나타내는 것으로 충분하다. 특히, 어드레스 분류기(78, 79)에 앞서 관련 MUX(85-87)가 있다. 이들 MUX는 어드레스 조절의 프로세스에 도움이 되며, 특히 어드레스 크기를 48비트로부터 32비트로 축소하는데 도움이 된다. 더욱이, 링 버스(85)는 메모리 세트 제어기(65-68) 각각에 접속된다. 메모리 세트 제어기로부터의 데이터 출력(62A-D)은, 일단 그들이 포스트 디코드 회로(60)로 가게되면, 4:1 MUX(94)에 제공되고, MUX(94)는 링 버스에 의해 설정된 제어 레지스터(95)에 따라 또다른 처리를 위해 선택될 출력을 결정한다.

도 4에서의 주된 관심사는 여러 메모리 세트 제어기(65-68)에 의해 제어된 메모리의 전체 조직에 관한 것이다. 메모리 세트 2(75) 및 메모리 세트 3(76)의 경우, 해당 메모리는 (메모리 세트내에) 단일 어드레스 공간으로서 배치된 단순한 SRAM이며, 통상적인 방법으로 동작한다. 그러나, 메모리 세트 0(73) 및 메모리 세트 1(74)의 경우, 각각의 메모리 세트에 대한 메모리는 각각 4개 뱅크의 3개 그룹이며, 어드레스에 대한 포맷은 그러한 메모리 세트에 현재 적용할 수 있는 모드 및 구성 정보에 의존한다.

그러므로, 예를 들어, 메모리 세트 0(73)은 3개의 그룹(88, 89, 90)을 가지며, 메모리 세트 1(74)은 그룹(91, 92, 93)을 갖는다. 랜덤 어드레싱을 위한 하나의 고속 모드에서, 연속적인 메모리 트랜잭션이 다른 그룹으로 자동으로 전송되며(다중화), 그룹 각각은 어드레스 및 데이터에 대한 그 자신의 하드웨어 경로를 갖는다. 이들 그룹 각각은 4개의 뱅크(4가지 경우의 어드레스 공간)로 구성되며, 그것에 대한 메모리 동작은 본 기술 분야에서 알 수 있는 원리 및 실행에 따라 인터리빙될 수 있다. 특히, 현재의 이용을 위해 선호되는 DRAM의 유형은 SDRAM이며, 이것은 인터리빙을 위한 특정의 전략을 의미한다. 이하 기술된 것 이외에도, 다른 유형의 DRAM이 있으며, 인터리빙을 위해 다른 메카니즘이 가능함을 알 것이다. 저속 랜덤 어드레싱을 위한 다른 모드에서, 그룹은 자동으로 선택되는 대신에 어드레싱될 수 있다. 저속 모드에서, 그룹에 대해 부가적인 어드레스 비트가 사용되어 하드웨어 경로를 선택한다. 이러한 모드에서, 소정의 어드레스는 그룹 및 인터리빙된 뱅크의 해당 그룹내의 뱅크 어드레스를 지정한다. 잘 진행되는 어드레싱을 갖는 고속 모드에서, 다중화 및 인터리빙은 둘다 턴 오프(turned off)되며, 소정의 어드레스는 그룹 선택 비트, 뱅크 선택 비트 및 뱅크내(within-Bank) 어드레스 비트를 갖는다. 좁은 워드의 동작 모드에서, 여전히 추가적인 어드레싱 비트를 이용하여 메모리 트랜잭션의 타겟인 전체 워드내의 소정의 필드를 지정한다.

도 5를 참조하면, 도 3 및 4에 나타낸 DRAM 메모리 세트 제어기(65, 66)의 간략화된 블록도(96)가 도시되어 있다. DRAM 메모리 세트 제어기는 입력으로서, 분류된 어드레스(106)와, 링 버스(85)로부터의 모드 및 구성 정보와, 관련된 데이터 분류기로부터의 에러 데이터 입력(105)을 수신한다. 이전과 같이, 데이터 출력(62A/B)을 생성한다.

그러나, 어드레스 및 데이터의 다른 소스가 링 버스(85)를 통해 그러한 것들을 제공함을 알 수 있다. 즉, 링 버스를 DRAM 메모리 세트 제어기에 접속하는 버스 인터페이스(97)가 있으며, 그러한 인터페이스를 통해 링 버스로부터의 데이터(99) 및 링 버스로부터의 어드레스(100)를 이용할 수 있다. MUX(104)는 에러 데이터 입력(105) 또는 링 버스로부터의 데이터(99) 중 어느 것이 데이터(107)로서 전송되는지를 선택하고, 선택된 것은 마스터 DRAM 제어기(109)의 데이터 입력 단자에 제공된다. 마찬가지로, MUX(103)는 분류된 어드레스(106)와 링 버스로부터의 어드레스(100) 중 하나를 선택하여 어드레스(108)를 생성하고, 어드레스(108)는 마스터 DRAM 제어기의 어드레스 단자에 제공된다. 그 내용이 링 버스상의 트래픽에 의해 설정되는 하나 이상의 레지스터(98)의 집합은 MUX(103, 104)에 의해 행해질선택을 각각 지시하는 제어 신호(101, 102)를 생성한다.

또한, 데이터 출력(62A/B)이 버스 인터페이스(97)에 추가적으로 제공되므로, 따라서 데이터 출력이 링 버스를 통해 전송될 수 있음을 알 수 있다.

DRAM 메모리 세트 제어기의 주된 기능은 3개의 그룹 사이에서 다양한 메모리 트랜잭션을 할당하거나 또는 분배하는 것이다. 고속 동작 모드에서, DRAM 메모리 세트 제어기는 (동등한) 1:3 MUX(125)를 이용하여 라운드 로빈 방식으로 이러한 할당을 수행한다. MUX(125)는 점선으로 도시되는데, 그것은 실제로 MUX가 있을 수 있으나, 현재의 바람직한 실시예에서 그 위치에 실제 MUX가 아닐 수도 있기 때문이다. 그 대신에, 메카니즘(상태 머신)을 따르는 정교한 규칙의 제어하에 있는 다수 경우의 어드레스가능한 데이터 소스가 있다.

도 5에 관한 설명을 완료하기 위해, 1:3 MUX(125)는 3개의 슬레이브 SDRAM 제어기(110-112)를 구동하며, 그러한 슬레이브 SDRAM 제어기는 각 그룹 0, 그룹 1 및 그룹 2에 대한 것임을 알아야 한다. 각각의 SDRAM 슬레이브 제어기는 그룹으로서 SDRAM의 4개 뱅크의 집합을 갖는다. 예를 들어, 그룹 0에 대한 SDRAM 제어기(110)는 뱅크(113, 114, 115, 116)에 접속된다. 마찬가지로, 그룹 1은 뱅크(117-120)를 가지며, 그룹 2는 뱅크(121-124)를 갖는다. 결과적으로, 2개가 있는 각 DRAM 메모리 세트에 대해 전체 12개의 뱅크가 있다.

각 그룹의 SDRAM은 수 개의 모드 또는 구성으로 동작하도록 배열될 수 있다. 고속에서의 랜덤 어드레싱 동작을 위해 구성될 때, 그룹들 간의 다중화는 가장 높은 속도로 발생되며, 연속적인 메모리 동작은 항상, 그리고 자동으로 그 주기적인시퀀스내의 다음 그룹으로 전송된다. 그룹내에서, 메모리 동작은 인터리빙되어 4개의 뱅크 사이에서 고르게 분배된다. 여기서는 정규의 주기적인 시퀀스가 바람직하다. 인터리빙은 속도에 있어서 4 배(four-fold) 증가를 발생시키며, 다중화에 의해 제공된 3 배 증가와 조합될 때, 12의 인자에 의한 속도 증가가 된다. 이러한 동작 방법은 시간적으로 앞서서 12개의 뱅크 중 어느 것이 특정 메모리 트랜잭션을 위한 타겟인지를 제어하는 시도를 하지 않고서, 각 뱅크를 가득찬 어드레스 공간으로 처리한다. 즉, 저장된 데이터는 12개의 뱅크 중 소정의 하나로 귀결될 수 있으며, 메모리로부터의 단순한 판독으로 12개의 뱅크 중 소정의 하나로부터 내용을 검색할 수 있다. 하나의 뱅크에서의 어드레스 내용이 다른 뱅크에서의 동일 어드레스의 내용과 동일하다고 예상할 이유가 없다. 그러나, 이러한 포인트에서 DRAM의 단일 뱅크 속도의 적어도 10 배의 속도에서 데이터가 저장될 수 있음이 명백하다. 물론, 데이터를 판독하기 위해서는, (R100 동작을 위한)모든 12개의 뱅크또는 (R33 동작을 위한)모든 3개의 뱅크에서 해당 어드레스의 내용을 조사할 필요가 있다.

이러한 포인트에서, DRAM 메모리 세트가 지원할 수 있는 다양한 모드 및 구성의 일부에 대한 소정의 용어 및 간단한 설명을 기술할 수 있다.

랜덤 100 MHZ(R100)

깊이에 있어서 하나의 뱅크와 동일한 어드레스 공간에 대한 랜덤 어드레싱된 기록을 허용하는, 4개의 인터리빙된 뱅크 각각의 3개의 다중화된 그룹을 이용한 완전 속도 기록 동작. 다중화 및 인터리빙 모두 사용중이다. 데이터는 '다음' 그룹내의 '다음' 뱅크에 기록될 것이며, 소정의 입력되는 어드레스는 특정 그룹 또는 특정 뱅크를 식별하는 비트를 갖지 않는다.

랜덤 33 MHZ(R33)

3개의 뱅크 깊이의 어드레스 공간과 동등한, 깊이에 있어서 3개의 그룹과 동일한 어드레스 공간에 대한 랜덤 어드레싱된 기록을 허용하는, 4개의 인터리빙된 뱅크의 어드레싱된 그룹을 이용한 감소 속도 기록 동작. 인터리빙은 사용중이지만, 다중화는 사용중이 아니다. 데이터는 어드레싱된 그룹내의 '다음' 뱅크에 기록될 것이며, 소정의 어드레스는 그룹 선택 비트를 갖지만, 뱅크 선택 비트는 갖지 않는다. 그룹 선택 비트는 최상위 어드레스 비트(most significant address bit)이므로, 그룹 경계에서 제외하고, 연속적인 어드레스가 연속적인 뱅크내 위치가 되지만, 뱅크에서 자동 인터리빙에 의해 결정된다.

국부화된 100 MHZ(L100)

깊이에 있어서 12개의 뱅크와 동일한 어드레스 공간에 대해 행(ROW) 어드레서 변경을 최소로 하면서 판독 및 기록 모두를 허용하는, 어드레싱된 그룹내의 어드레싱된 뱅크를 이용한 완전 속도 동작. 소정의 입력되는 어드레스는 그룹 선택 비트, 뱅크 선택 비트 및 뱅크내 위치를 지정하는 어드레스 비트를 갖는다. 다중화 및 인터리빙이 없으며, 뱅크내 어드레스는 국부성(locality) 요건에 일치한다. 국부성의 부족은 자동으로 검출되고, 요구되는 리어드레싱(readdressing)이 수행된다. 국부성의 부족이 치명적인 것은 아니지만, 만약 시종 일관 침해된다면, 결과적으로 성능이 저하될 것이다.

스택형 메모리 세트

전술한 내용 중 임의의 것에 있어서, 메모리 세트 0 및 1은 조합되어 어드레스 공간 깊이의 2 배의 깊이를 제공할 수 있으며, 메모리 세트 2 및 3 또한 그러하다. 입력되는 어드레스는 메모리 세트 선택 비트를 갖는다.

좁은 워드

전술한 모드 중 임의의 것에 있어서, 메모리 세트는 2의 멱승 및 32보다 작거나 동일한 워드 폭을 갖도록 구성될 수 있다. 그러한 좁은 워드는 어드레싱된 워드의 전체 워드 폭내의 필드이며, 2의 멱승 경계에 위치하며, 어드레싱된 워드내에 필드를 위치시키기 위해 부가적인 어드레스 비트를 사용한다. R100 및 R33으로 작용하지만, L100으로는 작용하지 않는다.

합성

전술한 "랜덤" 액세스 모드에서, 판독을 위한 출력 데이터를 준비할 때 다수의 뱅크를 판독해야 하는 필요성은 R33에 대한 적절한 그룹의 4개의 뱅크로부터 및 R100에 대한 모든 12개의 뱅크로부터의 어드레스에서 결과를 병합하는 하드웨어 보조에 의해 지원된다. 모든 뱅크 또는 알려진 뱅크에 결과를 저장하는 동안 뱅크내어드레스를 진행하는 루프내에 합성 동작을 포함함으로써, 메모리의 전체 영역은 시간적으로 이전에 합성되어 테스트 결과의 분석 동안 보다 빠른 액세스를 허용할 수 있다.

합성 무결성(Composition Integrity)

메모리의 합성된 영역에 대한 합성 손실의 검출은 하드웨어 보조를 갖는다. 다양한 뱅크에서의 DRAM의 리프레시 동작은 전술한 모드 또는 구성 중 어느 것과의 간섭도 없이 자동으로 수행된다.

전술한 능력의 집합과 함께, 개개의 메모리 트랜잭션은 다음의 카테고리 중 하나에 속하는 것으로서 기술될 수 있다.

오버라이트 기록(Overwrite Write; OWW)

하나의 어드레스에서의 4개 또는 12개 뱅크의모두(각각의)에 대한 엄격한 교체 기록이며, 이전의 내용은 손실된다. R100(12 뱅크), R33(4 뱅크) 및 L100(1 뱅크)를 가지고 작용하지만, 랜덤 어드레싱을 위한 정격(rated) 속도 동작을유지하지 않는다. 보다 오래된 메모리 테스터를 위해 테스트 프로그램과의 호환성이 유지된다. 분류된 어드레스 및 분류된 데이터를 이용한다.

오버레이 기록(Overlay Write; OLW)

4개 또는 12개 뱅크의 '다음'에 대한 "스티키 0(sticky zeros)"를 지원하는판독-수정-기록 동작이다. 비트 위치에서의 0은 1로 중복기록되지 않을 것이지만, 1은 0으로 중복기록될 수 있다. R100(12 뱅크), R33(4 뱅크) 및 L100(1 뱅크)를 가지고 정격 속도에서 작용한다. 이것은 테스트 동안 데이터를 기록하는 주된 방법이며, DUT 어드레스에서의 반복된 테스트를 통한 비트 위치에서의 결함의 트랩핑(trapping)을 허용한다. 데이터가 L100(부담이 되는 요건)에 기록되지 않으면 여전히 합성될 필요가 있기 때문에, 합성과 혼동하지 않아야 한다. 분류된 어드레스 및 분류된 데이터를 이용한다.

시스템 기록(System Write; SYW)

L100에서 단일 뱅크에 기록한다. R33에서의 어드레싱된 그룹의 모든 4개의 뱅크 및 R100에서의 모든 12개의 뱅크에 동일한 것을 기록하지만, 정격 속도를 유지하지는 않는다. 어드레스 및 데이터에 대한 소스는 링 버스이다.

시스템 판독(System Read; SYR)

L100에서 단일 뱅크로부터 판독한다. R33에서의 어드레싱된 그룹의 모든 4개의 뱅크로부터 및 R100에서의 모든 12개의 뱅크로부터의 합성된 판독을 어드레스에서 수행하지만, 정격 속도를 유지하지는 않는다. 어드레스 소스 및 데이터 목적지는 링 버스이다.

분석 판독(Analysis Read; ANR)

R33에서의 어드레싱된 그룹의 모든 4개의 뱅크로부터 및 R100에서의 모든 12개의 뱅크로부터의 합성된 판독을 어드레스에서 수행하지만, 정격 속도를 유지하지는 않는다. 분류된 어드레스를 이용하고, 경로(62A-D)를 통해 데이터를 포스트 디코드로 전송한다.

버퍼 메모리 판독(BMR)

'다음'이되는 어떠한 뱅크에 대한 랜덤 어드레스에서의 완전 속도(100 MHZ) 판독. L100(동일 뱅크는 항상 '다음'임), R33(어드레싱된 그룹내의 4개 뱅크의 '다음') 및 R100(3개의 그룹의 '다음'에서의 4개의 뱅크의 '다음')을 가지고 작용한다. 분류된 어드레스를 이용하고, 경로(62A-D)를 통해 데이터를 포스트 디코드로 전송한다.

명백하게, 상기 사항 중 일부는 다중화 및 인터리빙 방안으로부터 발생된다. 물론, 다중화 및 인터리빙 방안은 DRAM 메모리 세트에 한정된다(SRAM 메모리 세트는 빠르게 시작됨). 그러나, 이것은 이들 동일한 능력 또는 동작 모드가 SRAM 메모리 세트에 의해 지원될 수 없음을 의미하지는 않는다. 일반적으로, 하나의 메모리 세트로 향할 수 있는 메모리 트랜잭션은 단지 크기 제한 사항에 종속되어 임의의 다른 메모리 세트로도 향할 수 있다. SRAM 메모리 세트는 DRAM 메모리 세트가 동작할, 소정의 동작 스타일을 존중할 것이다. 차이점은 메모리 세트 제어기가 원하는 트랜잭션을 내부적으로 구현하는 방법이다. 예를 들어, 분석 판독(합성)의 경우,SRAM 메모리 세트는 단순한 판독을 넘어서 걱정할 필요가 없는데, 그 이유는 그 데이터가 첫 번째로 이미 합성되기 때문이다.

이들 다양한 스타일의 메모리 트랜잭션은 테스트 프로그램에서의 필요에 따라 조합될 수 있다. 예를 들어, 루프 테스트 후에 특정 메모리 세트에 대한 어드레스 범위내의 모든 데이터를 합성할 수 있다. 그 후, BMR은 데이터에서 임의의 랜덤한 순서로 (고속으로) 획득하는데 이용될 수 있다. 이러한 작용은 (합성된 범위내의) 모든 어드레스에서 각 뱅크가 동일한 데이터를 갖기 때문이다.

설명을 계속하기 위해, 도 6을 참조하면, 도 3 및 4에 도시된 어드레스 분류기(77, 78, 79)의 간략화된 블록도(129)가 도시되어 있다. (태그 RAM, 버퍼 메모리 등과 같은) 메모리 세트에 위치된 다수의 표는 동일한 범위의 적용된 DUT 어드레스에 의한 모든 어드레스이지만, 이들 테이블은 중첩되지 않는 것이 바람직함을 알 것이다. 이것은 비록 그 내부의 어드레싱된 위치의 시퀀스가 서로에 대응하지만, 표가 개별적인 범위의 어드레스를 가져야 함을 의미한다. 어드레스 분류기의 한 가지 기능은 범위의 존재가 유지되도록, 그러나 그 위치는 시프트 양 만큼 변경되도록, 소정 양 만큼 어드레스 범위를 시프트시키는 것이다. 성능상의 이유로, 가산기로 소정의 임의 값을 어드레스에 실제로 부가하지 않으며, 그것은 어드레스 분류기가 일부인 VLSI 회로의 다이(die)상의 상당한 공간을 저속화 및 소모할 것이다. 그 대신에, (이동될 어드레스에 대한) 상위 어드레스 비트가 상이한 값을 갖도록 강제한다. 즉, 예를 들어, 관심이 있는 범위는 10 LSB(least significant bit)에 의해 기술된다. 그 후, 그 범위는 보다 중요한 비트(및 그렇지 않은 경우 사용되지 않은비트) 중 소정의 비트가 소정의 다른 값을 갖도록 강제함으로써 재위치된다.

도 6에서, 이것은 각 어드레스 비트에 대한, (어드레스 분류기(77 또는 78/79) 각각에 대해 32 또는 21인) MUX(130a-z)의 집합에 의해 달성된다. 이러한 집합(130)에서 각각의 MUX는 일정한 논리 0, 일정한 논리 1 및 분류될 어드레스의 대응하는 실제 비트를 수신한다. 각 MUX의 기능은 분류된 어드레스에서의 어느 비트 위치가 1 또는 0이 되도록 강제되는지를 선택하는 것이며, 그것은 그들의 진리 값에 의해 구동되도록 허용된다. 이것을 용이하게 하기 위해, 집합(130)내의 각 MUX는 래치의 집합에서의 각각의 래치(131a-z)에서 발생된 2 비트 제어 입력을 수신한다. 이들 래치는 링 버스(85)를 통해 전송된 명령에 의해 설정된다.

또한, 어드레스 분류기는 도 4의 업스트림(upstream) MUX(85-87)와 함께 작용하며, 이들 MUX는 어드레스 매퍼(29)로부터의 48 비트 어드레스 비트(30) 중 어느 것이 32 비트 어드레스로서 통과되고, 어느 비트 위치가 통과된 비트에 의해 점유되는지를 결정한다.

데이터 분류를 요구하는 몇 가지 조건이 있다는 것이 상기될 것이다. 이들 중에서는, 분류된 데이터에서의 1 비트에 의해 표현되는 정의된 채널의 집합내에 임의의 결함을 갖는 것이 있다. 이것은 "압축"이라고 불리며, 데이터 분류의 기능들 중 하나이다. 다른 것은 좁은 워드 특성에 의해 지원되는 "시프트"이다. 이것은 데이터 비트의 전체 필드의 데이터 워드내에서의 위치가 워드내에 재위치될 것을 요구한다. 데이터 분류의 구성 요소로서 요구되는 마지막 기능은, 변경되지 않은 값에 의해 표현될 것들을 선택하면서, 선택된 데이터 비트를 선택된 값이 되도록강제하는 "마스킹"이다. 도 7은 이들 기능을 수행하는 데이터 분류기(80-83)의 전체적인 간략화된 블록도(132)이다. 메모리 세트에 저장되기 전에 분류될 데이터(59/61)가 압축 회로(133)로 전송되고, 그 후 시프트 회로(134)로, 마지막으로는 마스킹 회로(135)로 전송된다. 이들 회로(133-135) 각각은 링 버스(85)에 의해 제어된다.

도 8은 압축 회로(133)의 간략화된 블록도(136)이다. 회로(133)는 4개의 MUX(141, 142, 143, 144)를 포함하고, 각 MUX는 링 버스(85)에 의해 설정되는 공통 레지스터(140)에 의해 제어된다. 각 MUX는 상이한 낮은 차수의 데이터 비트(비트0-비트3) 뿐만 아니라, 입력 데이터(59/61)에서의 다양한 인접 비트들의 AND 처리에 의해 공급된다. 압축의 목적은 데이터 깊이에서의 1 비트가 사전 지정된 데이터 집합에서의 소정의 결함을 나타내는 것임이 상기될 것이다. 다양한 AND는 그러한 사전 지정된 집합을 나타낸다. 또한, 0은 비교에 대한 결함을 나타내므로, 1은 성공적인 비교를 나타낸다. 다양한 AND 게이트(145-151)는 각각의 집합내의 모든 비트가 성공적으로 비교된 사전 지정된 비트 집합을 검출한다. 진리표(165)는 어느 집합이 제어 레지스터(140)에서의 상이한 값들에 대한 출력에 대해 패스된 그들의 AND를 갖는지를 나타낸다. 또한, 이러한 구성은 각각의 MUX가 그의 관련된 낮은 차수의 비트를 단순히 통과만 시키는 경우 어떠한 압축도 행하지 않도록, 어떠한 경우에도 비트 31:4를 통과시킴을 알아야 한다. 최종 결과는 도 9의 시프트 회로로 전송되는 압축 데이터(137)이다.

이제, 도 9의 시프트 회로를 참조한다. 시프트 회로(152)는 입력으로서, 도8의 압축 회로에 의해 생성된 압축 데이터(137)를 수신한다. 회로(152)는 32개의 6입력 MUX(154a-154z)의 MUX 집단이다. 이들 MUX 각각은 도면에 도시된 압축 데이터의 다양한 집합에 접속된다. MUX(154a-z)는 모두 동일하고, 각각 링 버스(85)에 의해 설정되는 3비트 제어 레지스터의 내용에 따라 6개의 입력 중 하나를 고른다. 도면으로부터 알 수 있듯이, 발생된 시프트의 종류는 배럴 시프터(barrel shifter)에 의해 발생될 수 있는 n 개의 비트 위치 만큼의 "비트 좌측 시프트" 또는 "비트 우측 시프트"라기 보다는 비트 위치의 집합의 복제(replication)이다. 이러한 시프트의 복제 형태는 특정의 사전 지정된 비트 필드를 워드내의 다른 위치로 얻는데 충분하며, 다른 위치는 일반적으로 관심이 없다. 결과는 도 10의 마스킹 회로에 의해 마스킹될 압축 및 시프트 데이터(138)이다.

데이터 분류 프로세스에서의 마지막 단계가 도 10에 도시되어 있으며, 도 10은 2 종류의 마스킹 회로의 간략화된 블록도(155)이다. 제 1 마스킹 회로는 선택된 위치에서의 데이터 비트가 특정 값을 갖도록 강제한다. 도 10에서의 이 부분은 32개의 3:1 MUX(156a-z)를 포함하고, MUX는 각각 링 버스(85)에 의해 각각 설정될 수 있는 각각의 관련된 제어 레지스터(157a-z)에 의해 제어된다. 이것은 강제되는 비트가 어드레스 비트가 아닌 데이터 비트라는 것을 제외하고는, 도 6의 회로(129)와 정확히 동일한 방법으로 동작한다. 예를 들어, 데이터 비트의 강제는 무관계한 데이터 비트가 단순히 그들을 "양호함(good)"으로 선언함으로써 무시되는 때에 유용하다. 제 2 마스킹 기능은 데이터 분류 기능의 일부일 필요는 없으나, 논리적으로 데이터 흐름에서의 이 시점에 있으며, 그 자체가 다른 마스킹 동작이다. 그것은 관심있는 특성(좁은 워드 동작에 대한 판독-수정-기록)을 지원하기 때문에, 완성을 위해 본 명세서에 포함된다. MUX(158a-z)는 강제된 비트를 갖는 마스킹 데이터와 부분적으로 수정되고, 부분적으로는 수정없이 재기록될 내부 테스트 메모리내의 소정 위치로부터 판독된 데이터 사이에서 선택을 한다. 비트의 선택은 링 버스(85)상의 트래픽에 따라 설정되는 제어 래치(159a-z)의 각 내용에 따라 비트 단위로 MUX(158a-z)에 의해 수행된다. MUX(158)가 강제된 데이터 비트(MUX(156))로부터의 비트를 선택하면, 그 비트는 수정된다. 한편, 만약 그 비트가 메모리로부터 판독된 것에 접속되고 메모리 세트 제어기에 의해 공급된다면, 그것은 수정없이 재기록된다. 어떠한 경우에도 결과는 압축, 시스트 및 마스킹된 데이터(139)가 되며, 이것은 도 7의 데이터 분류 프로세스로부터의 출력이다.

소정의 테스트 부류의 경우 자극 로그 RAM은 이상적인 DUT로서 동작하여 모든 테스트의 결론에서, 또는 소정의 중간 양의 테스트 후에 실제 DUT에 존재하게 될 정확한 조건을 생성한다. 아이디어는 실제 DUT 대신에 실행되는 것처럼 자극 로그 RAM에 인가된 전송 벡터의 테스트 프로그램의 스트림을 얻는 것이다(자극 로그 RAM은 정확하게 수행할 것으로 예상될 수 있는 실제의 양호한 DUT임). 또한, 전송 벡터의 스트림은 동시에 실제 DUT에 인가될 수 있다. 어떠한 경우에도, 자극 로그 RAM 및 DUT는 둘다 동일 시퀀스의 전송 벡터에 응답한 후 동일한 내용을 가져야 한다. 예상되는 수신 벡터(비교 데이터)가 자극 로그 RAM으로부터 취해지는 동안, 실제 부분은 그 내용을 발견하도록 판독될 수 있고, 일반적으로 비교 결과는 ECR, 태그 RAM 등으로 전송된다. 이러한 방법으로, 테스트 프로그램은 인가된 자극으로부터의 예상되는 응답인 특정의 수신 벡터를 그 자체내에 생성하거나 또는 포함하지 않아도 된다. 이러한 방안과 비교할만한 테스트 부류의 경우, 보다 적은 내부 변수가 스케일되어야 하므로, 테스트 프로그램은 이를 테면, DUT 어드레스 공간의 크기를 보다 간단하고 용이하게 기록 및 유지하도록 만들어진다.

기술될 바람직한 실시예에 따라 구성된 메모리 테스터에서, DUT로 전송될 전송 벡터를 받아들이는 메카니즘은 그들을 ECR인 것처럼 동작하는, 그러나 실제로는 자극 로그 RAM인 내부 테스트 메모리의 일부로 또한(또는 아마도 대신에) 전송한다고 말할 수 있다. 이들 전송 벡터는 전송 벡터와 수신 벡터 사이의 비교의 결과에 대해 사용될 경로와 동일한 경로를 통해 전송된다(그들은 그렇지 않으나, 그 경로는 차이점을 알지 못함). 그 후, 자극 로그 RAM은 에러없이 테스트의 자극 부분을 실행하는 이상적인 메모리로서 작용할 것이다. 이러한 초기의 자극 로그 RAM 기능을 위해 의사 ECR을 이용한다고 말할 수 있는데, 즉, 사용된 메모리는 고속이고 비교 결과에 접속될 필요가 있기 때문에 그것은 편리하고 효율적이다. 일단 초기 자극이 수행되면, 자극 로그 RAM(일시적으로 실제 ECR인 것처럼 작용하는 메모리 세트의 적절한 부분에 지나지 않음)의 내용은 (목적지) 버퍼 메모리(재구성 문제)로서 순차적으로 처리되며, 그 후 자극 로그 RAM의 나머지 기능을 계속한다(예상되는 수신 벡터를 비교 메카니즘으로 전송). 알고리즘 메카니즘(또는 소스 버퍼 메모리)은 판독을 위해 전송 벡터의 세트를 실제 DUT로 전송하고, 수신 벡터를 유발시키며, 이때 (아마도 다른) 메모리 세트 기능의 다른 부분은 (임의의 태그 RAM 등과 더불어) 실제 ECR로서 기능한다. ECR 부분으로부터의 내용을 목적지 버퍼 메모리부분으로 실제로 복사할 필요가 없으며(ECR을 "프리 업" 및 자극 로그 RAM을 "로드"하는 것처럼), 그것은 메모리 세트가 이들 다양한 기능을 수행하는 부분을 단순히 재정의하기에 충분하다. 자극 로그 RAM으로서 사용될 실제 물리적 메모리는 ECR에 대해 행해진 방법과 동일한 방법으로 우선 기록된 후, 버퍼 메모리와 같은 것으로부터 판독되며, 메모리 세트의 다른 부분은 ECR이 "된다".

마지막으로, 도 11을 참조하면, 도 2의 타이밍/포맷팅 및 비교 회로(52)의 일부의 간략화된 블록도(161)가 도시되어 있다. 도 11은 MUX(163a-z)가, 동일하거나 다른 방법으로, 전송 벡터에 후속하는 비교 데이터를 갖는 수신 데이터와 전송 벡터 사이에서 선택할 수 있는 회로를 도시한다. 후자의 선택은 자극 로그 RAM이 전송 벡터를 수신하여 DUT 테스트의 일부 또는 전부의 결론에서 사용될 비교 데이터의 소스가 될 이상적인 DUT로서 작용할 수 있도록 한다. 선택은 링 버스(85)에 의해 설정 또는 소거되는 래치(164)에 따라 수행된다. 비교 데이터가 수신 벡터를 체크하는데 사용될 때, 실제 비교는 배타적 NOR 게이트(162a-z)에 의해 수행되며, 게이트의 출력은 MUX(163a-z)에 각각 접속된다.

본 발명에 의하면 메모리 테스터내의 내부 테스트 메모리에 대해 바람직한 다양한 기능이, 그러한 기능 중 하나 혹은, 때로는 하나 이상에 대한 호스트로서 각각 동작하는 메모리 세트에서 구현될 수 있다.

Claims (9)

1. 메모리 테스터(memory tester)상의 테스트 중 메모리(memory under test)(14, 15)를 테스트하는 방법에 있어서,

   (a) 동일한 전송 벡터(7)의 시퀀스를 상기 테스트 중 메모리 및 상기 메모리 테스터내의 작업 메모리(work memory)(31)에 인가하는 단계―상기 전송 벡터의 시퀀스는 그것이 인가되는 메모리들내에 테스트 패턴 데이터가 저장되도록 함―와,

   (b) 상기 단계 (a)에 후속하여, 상기 테스트 중 메모리의 상기 테스트 패턴 데이터와 상기 작업 메모리의 상기 테스트 패턴 데이터를 비교하는 단계를 포함하는

   메모리 테스트 방법.
2. 제 1 항에 있어서,

   상기 동일한 전송 벡터의 시퀀스는 상기 테스트 중 메모리 및 상기 작업 메모리에 동시에 인가되는 시퀀스의 경우(instance)인 메모리 테스트 방법.
3. 제 1 항에 있어서,

   상기 동일한 전송 벡터의 시퀀스는 상기 테스트 중 메모리 및 상기 작업 메모리에 상이한 시간에 인가되는 시퀀스의 개별적인 경우인 메모리 테스트 방법.
4. 제 1 항에 있어서,

   상기 작업 메모리는 상기 메모리 테스터내의 내부 테스트 메모리(128)의 선택가능한 일부분인 메모리 테스트 방법.
5. 제 4 항에 있어서,

   DRAM의 뱅크(bank)(88-93) 사이에 작업 메모리 트랜잭션(transaction)을 인터리빙(interleaving)하는 단계를 더 포함하는 메모리 테스트 방법.
6. 제 4 항에 있어서,

   상기 단계 (b)로부터의 비교 결과를 상기 테스터내의 내부 테스트 메모리의 일부인 에러 캐시 메모리(error catch memory)(32)에 저장하는 단계를 더 포함하는 메모리 테스트 방법.
7. 제 6 항에 있어서,

   DRAM의 뱅크(88-93) 사이에 에러 캐시 메모리 트랜잭션을 인터리빙하는 단계를 더 포함하는 메모리 테스트 방법.
8. 제 4 항에 있어서,

   상기 내부 테스트 메모리는 다수의 메모리 세트(73-76)로 구성되며, 상기 선택가능한 부분은 메모리 세트의 세그먼트인 메모리 테스트 방법.
9. 제 8 항에 있어서,

   상기 단계 (b)로부터의 비교 결과를, 상기 작업 메모리가 세그먼트인 상기 메모리 세트와는 상이한 메모리 세트의 일부분인 에러 캐시 메모리(32)에 저장하는 단계를 더 포함하는 메모리 테스트 방법.