JP2613412B2

JP2613412B2 - メモリ試験装置

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Publication number: JP2613412B2
Application number: JP62335813A
Authority: JP
Inventors: 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-12-29
Filing date: 1987-12-29
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH01176399A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は例えば画像用等として用いられるメモリの
試験装置に関する。

「従来の技術」一般に半導体メモリ試験装置は例えば第16図に示すよ
うに構成されている。パターン発生器100のアドレス端
子101からアドレス信号を被試験メモリ200に与える。被
試験メモリ200のそのアドレスに、そのときパターン発
生器100で発生したデータをデータ端子102より与えて書
込む。その後パターン発生器100から被試験メモリ200に
アドレスを印加して読出し、そのとき読出されたデータ
と、パターン発生器100から出力されたデータ、つまり
期待値データとの比較を論理比較器300にて行い、被試
験メモリ200の良否判定を行う。

パターン発生器100はアドレス発生部103,データ発生
部104,データメモリ105,クロック制御信号発生部106,シ
ーケンス制御部107により構成される。

シーケンス制御部107はアドレス発生部103,データ発
生部104,クロック制御信号発生部106の制御を行う。

アドレス発生部103は被試験メモリ200に印加するアド
レス信号の発生を行う。

データ発生部104は被試験メモリ200に印加するデー
タ、つまり書込みデータ及び論理比較器300に出力する
期待値データの発生を行う。

データメモリ105はデータ発生部104と同じく被試験メ
モリ200に印加するデータ及び論理比較器300に出力する
期待値データの発生を行う。

データメモリ105はあらかじめ書込んでおいたデータ
を読出すことによりデータ発生を行う。

データ発生部104は規則性のあるデータ発生に用いら
れ、データメモリ105は規則性のないランダムなデータ
発生に用いられている。データ発生部104よりデータを
データ端子102に出力するか、データメモリ105よりデー
タをデータ端子102へ出力するかはマルチプレクサ108に
より切換える。

クロック制御信号発生部106は被試験メモリ200に印加
するクロックの制御信号を発生する。

「発明が解決しようとする問題点」この第16図に示した従来の半導体メモリ試験装置は新
しく開発された画像用メモリを試験することができない
欠点がある。

画像用メモリはランダムアクセスポートとシリアルア
クセスポートを具備し、ランダムアクセスポートからラ
ンダムアクセスし、シリアルポートは初期アドレスを設
定した後にクロックを供給することによりアドレスを＋
１ずつ高速歩進させ各アドレスを順次アクセスする。こ
のようなデアルポート型のメモリを試験する装置は「特
願昭61−114381号、名称：半導体メモリ試験装置」で提
案している。

画像用メモリの更に新しいものはピクセルモード、プ
レーンモード、ブロックモードの三つのモードで動作す
るメモリが提案されている。

画像用メモリはカラー表示の場合、第17図に示すよう
にR.G.Bの三色情報と、コントロール情報Ｃとの合計４
ビットが最小の一画素情報（以下ピクセル情報と称す）
PIXとして利用される。色の表現を多色化するためには
ピクセル情報PIXを８ビットとする場合もある。

ピクセル情報PIXは第17図に示すようにアドレス信号A
₀〜A_Nによって任意のアドレスのピクセル情報がアクセ
スされ、アドレスの深さ方向に配列されてメモリに収納
される。従って、アドレスを深さ方向に順次またはラン
ダムに読出すことによってピクセル情報PIXが読出さ
れ、またピクセル情報を書込むことができる。この読
出、書込モードをピクセルモードと呼んでいる。

これに対し各単色情報ラインだけをピクセル情報PIX
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。

このプレーンモードによれば単色について４ビット分
ずつ書替え及び読出すことができ、画像の塗りつぶしを
高速に実行できる。このとき一度に書込、読出を行う４
ビットの信号をプレーン情報PLNと称することにする。

更に例えば４×４ビットの面状メモリ空間を一度に読
み、書きするモードが考えられている。このモードはブ
ロックモードと呼ばれ画面内の限られた部分、例えばマ
ルチウィンド内を高速度でクリアするような用途に利用
される。

このように各種の機能をもつメモリであるため、試験
装置としては機能試験を行うために必要な期待値データ
を発生させるためのプログラムを作成することは難しい
欠点がある。

特にピクセルモードで書込んだデータをプレーンモー
ドまたはブロックモードで読出したり、或いはプレーン
モードで書込んだデータをピクセルモードまたはブロッ
クモードで読出したりすることを行うため、これに必要
な期待値データを発生させるためのプログラムを作成す
ることは困難である。

またデータのビットごとに書込みの禁止を行えるメモ
リを試験する場合、被試験メモリへのデータの書込時
に、禁止の掛かっていないビットには印加されたデータ
が書込まれるが、禁止が掛かっているビットには元のデ
ータが保持される。このため期待値データは書込前のデ
ータと、印加データと、禁止ビットを決めるマスクデー
タとによって決定され、その組合わせが多くなり、期待
値データを発生させるプログラムの作成は益々困難とな
る。

更に論理演算機能を持ったメモリの試験を行う場合、
パターン発生器より印加されるデータと、被試験メモリ
に既に書込まれているデータと、そのメモリ内で行われ
る論理演算の種類によって期待値データを決定しなけれ
ばならず、この場合も期待値データの発生が困難であ
る。

「問題点を解決するための手段」この発明では、ピクセルモード、プレーンモード、ブロックモードの
各モードによって書込、読出を実行することができる被
試験メモリに、試験のために書込んで読出すためのデー
タと、このデータを書込むアドレス及び書込んだデータ
を読出すアドレスを規定するアドレス信号を与えるパタ
ーン発生器と、被試験メモリに書込み、読出すデータのビット数ｎを
自乗したｎ×ｎと同数のメモリチップをマトリックス状
に配列し、このマトリックスの行方向に配列したｎ個の
メモリチップの各１組に書込むデータをピクセル情報、
マトリックスの列方向に配列したｎ個のメモリチップの
各１組に書込むデータをプレーン情報、マトリックスの
ｎ×ｎ個のメモリチップに書込むデータをブロック情報
として記憶し読出すバッファメモリと、パターン発生器が出力したデータを、被試験メモリの
動作モードに対応して、バッファメモリに書込むべきピ
クセル情報、プレーン情報、ブロック情報の何れかに変
換するライトフォーマッタと、パターン発生器が出力するアドレス信号が与えられ、
被試験メモリの動作モードに対応して、バッファメモリ
を構成する複数のメモリチップをピクセルモード、プレ
ーンモード及びブロックモードのそれぞれでアクセスす
るためのチップセレクト信号を生成するチップセレクタ
と、ライトフォーマッタと、バッファメモリのデータ入力
端子との間に接続され、ライトフォーマッタを通じてバ
ッファメモリに書込むデータと、バッファメモリから読
出したデータに被試験メモリ内の演算処理と同じ演算処
理を施してバッファメモリに書込む演算器と、バッファメモリから読出されるデータを被試験メモリ
の動作モードに対応したビットの配列で取出し、被試験
メモリから読出されるデータの期待値データを得るリー
ドフォーマッタと、ライトフォーマッタ、チップセレクタ及びリードフォ
ーマッタのそれぞれを被試験メモリの動作モードに対応
する各モードで動作するように制御するモード制御器
と、被試験メモリから読出されるデータと、リードフォー
マッタから取出される期待値データとを論理比較し、被
試験メモリが正常に動作しているか否かを判定する論理
比較器と、によってメモリ試験装置を構成したものである。

この発明の構成によれば、被試験メモリと同等に動作
するバッファメモリを具備し、被試験メモリがピクセル
モード、プレーンモード、ブロックモードの各種のモー
ドで動作した場合にはバッファメモリも被試験メモリに
追従して各モードで動作し、被試験メモリからデータを
読出すときは、バッファメモリも同一のモードで読出さ
れる。

よってバッファメモリから読出されるデータを期待値
データとして利用することができ、比較的簡単な構成に
よって複雑な動作を行うメモリの試験を行うことができ
る。

しかも、バッファメモリに被試験メモリに内蔵した論
理演算手段と同等の演算手段を設けたから、被試験メモ
リと同じ演算処理を施してバッファメモリに書込むこと
ができる。

よって、被試験メモリ側で演算機能を動作させても、
バッファメモリ側でも被試験メモリと同じ演算処理を行
った結果を記憶することができる。

従って演算機能を働かせた場合でも、各モードにおい
て被試験メモリから読出されるデータを期待値データと
して利用することができる。

「実施例」第１図にこの発明の全体の概要を示す。第１図におい
て第16図と対応する部分には同一符号を付して示す。即
ち100はパターン発生器、200は被試験メモリ、300は論
理比較器をそれぞれ示す。

この発明の基本的な構成は論理比較器300に与える期
待値データをバッファメモリ400から読出す構造とした
ものである。バッファメモリ400に被試験メモリ200の動
作モードに対応してピクセル情報、プレーン情報、ブロ
ック情報を書込み、読出すために、この発明ではライト
フォーマッタ501と、チップセレクタ502,リードフォー
マッタ504及びこれらの動作モードを切換制御するモー
ド制御器503と、更に演算器600を設けた構成を特徴とす
るものである。

バッファメモリ400は被試験メモリ200に書込み、読出
すビット数と同じ数を自乗した数のメモリチップによっ
て構成し、このメモリチップをチップセレクタ502によ
って選択することによって被試験メモリ200と等価なピ
クセルモード、プレーンモード、ブロックモードで読出
及び書込を実行できる構造としたものである。

つまり、バッファメモリ400は第２図に示すように、
この例では16個のメモリチップ401〜416によって構成し
た場合を示す。各メモリチップ401〜416は例えば64k×
１ビット或いは256k×１ビット等のメモリチップを用い
ることができ、被試験メモリ200より応答速度が充分速
いメモリチップを用いる。

この16個のメモリチップ401〜416のアドレス入力端子
は下位２ビットを除いて全て被試験メモリ200のアドレ
ス入力端子と共通接続し、被試験メモリ200に与えるア
ドレス信号と同一のアドレス信号を与える。

アドレス信号の中の下位２ビットのアドレス信号A₀と
A₁をチップセレクタ502に入力し、このチップセレクタ5
02でチップセレクト信号を生成する。

チップセレクタ502の内部は例えば第３図に示すよう
に３つのデコーダ502A,502B,502Cと、４組のオアゲート
群502D,502E,502F,502Gによって構成することができ
る。各オアゲート群502D,502E,502F,502Gはそれぞれ４
個のオアゲートOR₁,OR₂,OR₃,OR₄によって構成され、各
オアゲートOR₁〜OR₄の出力端子はバッファメモリ400を
構成するメモリチップ401〜416のチップセレクト端子CS
₁,CS₂,CS₃…CS₁₆に接続される。

デコーダ502Aはモード制御器503から与えられるモー
ド切替信号の値に応じて出力端子Q₀,Q₁,Q₂の何れか１つ
にＨ論理信号を出力する。出力端子Q₀とQ₁に出力される
Ｈ論理信号はデコーダ502Bと502Cの各イネーブル端子EN
に与える。

デコーダ502Bと502Cは入力端子にアドレス信号の下位
２ビットの信号A₀とA₁が与えられ、イネーブル端子ENに
イネーブル信号が与えられると、この２ビットの信号
A₀,A₁の値に対応して出力端子Q₀,Q₁,Q₂,Q₃に順次Ｈ論理
の信号を出力する。

つまり、デコーダ502Bはピクセルモードのときデコー
ダ502Aの出力端子Q₀からイネーブル端子ENにイネーブル
信号が与えられ、この状態でアドレス信号A₀とA₁の値に
対応した出力端子Q₀〜Q₃にＨ論理信号を出力する。従っ
てこのデコーダ502Bをピクセルデコーダと称することに
する。ピクセルデコーダ502Bから出力されるＨ論理信号
はオアゲート群502D,502E,502F,502Gの各群ごとに与え
られる。つまり、各オアゲート群502D〜502Gの各オアゲ
ートOR₁〜OR₄の一つの入力端子が共通接続され、この共
通接続された入力端子にピクセルデコーダ502Bの各出力
端子Q₀〜Q₃を接続する。

一方、デコーダ502Cはプレーンモード時にイネーブル
端子ENにデコーダ502Aの出力端子Q₁からＨ論理のイネー
ブル信号が与えられ、この状態でアドレス信号A₀とA₁の
値に対応した出力端子Q₀〜Q₃に順次Ｈ論理信号を出力す
る。

従って、このデコーダ502Cをプレーンデコーダ502Cと
称することにする。プレーンデコーダ502Cの出力端子
Q₀,Q₁,Q₂,Q₃は各オアゲート群502D〜502Gの対応する同
士のオアゲートの１つの入力端子を共通接続し、この共
通接続端子にプレーンデコーダ502Cの出力端子Q₀,Q₁,
Q₂,Q₃を接続する。

オアゲート群502D〜502Gの全てのオアゲートの１つの
入力端子は共通接続され、この共通接続した入力端子を
デコーダ502Aの出力端子Q₂に接続する。

このように構成することによってピクセルモードのと
きは、デコーダ502Aが出力端子Q₂にＨ論理を出力し、ピ
クセルデコーダ502Bを選択する。従って、ピクセルデコ
ーダ502Bは入力端子に与えられるアドレス信号の下位２
ビットの信号A₀とA₁の値に応じて出力端子Q₁〜Q₃にＨ論
理信号を出力する。アドレス信号A₀とA₁が「0,0」「1,
0」「0,1」「1,1」「0,0」「1,0」…のように歩進する
ものとすると、A₀,A₁が「0,0」のときピクセルデコーダ
502Bは出力端子Q₀にＨ論理を出力し、このＨ論理をオア
ゲート群502Dの全てのオアゲートOR₁〜OR₄に与えるか
ら、オアゲート群502Dの全てのオアゲートOR₁〜OR₄はＨ
論理を出力し、メモリチップ401〜404をチップセレクト
する。

A₀とA₁が「1,0」に歩進するとピクセルデコーダ502B
は出力端子Q₁にＨ論理を出力し、このＨ論理信号はオア
ゲート群502Eの各オアゲートOR₁〜OR₄に与えられる。こ
の結果、メモリチップ405〜408がチップセレクトされ
る。

A₀とA₁が「0,1」に歩進するとピクセルデコーダ502B
は出力端子Q₂にＨ論理を出力し、このＨ論理がオアゲー
ト群502Fの各オアゲートOR₁〜OR₄に与えられ、メモリチ
ップ409〜412の各チップセレクト端子にＨ論理信号が与
えられる。よって、このときはメモリチップ409〜412が
チップセレクトされる。

A₀,A₁が「1,1」に歩進するとピクセルデコーダ502Bは
出力端子Q₃にＨ論理を出力し、このＨ論理がオアゲート
群502Gの各オアゲートOR₁〜OR₄に与えられる。よって、
このときはメモリチップ412〜416がチップセレクトされ
る。

このようにピクセルモードではアドレス信号の上位ビ
ットの信号によって４×４ビットの面状メモリ空間が選
択され、この面状メモリ空間の内はアドレス信号の下位
２ビットの信号A₀とA₁によって１つのピクセル情報PIX
（第17図）が選択され、ブロック内にピクセル情報を書
込むこと及びピクセル情報を読出す動作を実行する。

プレーンモードでは下位２ビットのアドレス信号A₀,A
₁が「0,0」「1,0」「0,1」「1,1」と歩進するとメモリ
チップ401〜416が４個ずつプレーン方向に選択される。
つまりA₀,A₁が「0,0」のときはプレーンデコーダ502Cは
出力端子Q₀にＨ論理を出力する。このＨ論理は各オアゲ
ート群502D,502E,502F,502Gの各一番目オアゲートOR₁に
与えられる。

この結果、各オアゲート群502D〜502Gの一番目のオア
ゲートOR₁からメモリチップ401,405,409,413のチップセ
レクト端子CSにＨ論理のチップセレクト信号が与えら
れ、メモリチップ401,405,409,413がアクセスされる。

A₀,A₁が「1,0」に歩進すると、プレーンデコーダ502C
は出力端子Q₁からＨ論理信号を出力する。このＨ論理信
号は各オアゲート群502D,502E,502F,502Gの二番目のオ
アゲートOR₂に与えられ、これりよりメモリチップ402,4
06,410,414の各チップセレクト端子CSにＨ論理のチップ
セレクト信号が与えられ、これらメモリチップ402,406,
410,414がアクセスされる。

A₀,A₁が「0,1」に歩進すると、プレーンデコーダ502C
は出力端子Q₂からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの三番目のオアゲートOR₃に
与えられ、これによってメモリチップ403,407,411,415
の各チップセレクト端子CS₁〜CS₁₆にＨ論理のチップセ
レクト信号が与えられ、メモリチップ403,407,411,415
が選択されてアクセスされる。

A₀,A₁が「1,1」に歩進すると、プレーンデコーダ502C
は出力端子Q₃からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの四番目のオアゲートOR₄に
与えられ、このオアゲートOR₄を通じてメモリチップ40
4,408,412,416のチップセレクト端子CS₄〜CS₈に与えら
れ、これらメモリチップ404,408,412,416が選択されて
アクセスされる。このようにしてプレーンモードではメ
モリチップが（401,405,409,413），（402,406,410,41
4），（403,407,411,415），（404,408,412,416）の組
合わせでアクセスされ、プレーン情報PLN（第17図）を
４ビットずつ書込及び読出すことができる。

デコーダ502Aにブロックモードの信号がモード制御器
503から与えられると出力端子Q₂にＨ論理を出力する。
このＨ論理信号は全てのオアゲートに与えられ、このと
きはメモリチップ401〜416の全てが一度にアクセスされ
る。

以上の説明によってチップセレクタ502の構成及び、
このチップセレクタ502によって実行されるモード切替
動作について理解されよう。

次に、ライトフォーマッタ501について説明する。第
４図にライトフォーマッタ501の構造を示す。この例で
はピクセルモードとプレーンモードで必要となる部分を
示す。ライトフォーマッタ501もチップセレクタ502と同
様に４つのオアゲート群501D,501E,501F,501Gを有し、
このオアゲート群501D〜501Gにアンドゲート群501Aと50
1BからデータD₀〜D₃を与える。

アンドゲート群501Aはピクセルモード時に制御され、
データD₀,D₁,D₂,D₃をオアゲート群501D〜501Gの各オア
ゲートOR₁〜OR₄に与える。つまり、各オアゲート群501D
〜501Gの各一番目のオアゲートOR₁にデータD₀を与え、
二番目のオアゲートOR₂にデータD₁を与え、三番目のオ
アゲートOR₃にデータD₂を与え、四番目のオアゲートOR₄
にデータD₃を与える。

このようにしてチップセレクタ502でセレクトされた
メモリチップにデータD₀〜D₃が書込まれる。このデータ
の書込方向がピクセル方向となる。

一方、プレーンモード時にはアンドゲート群501Bが開
に制御され、データD₀を第１オアゲート群501Dの各オア
ゲートOR₁〜OR₄に与える。またデータD₁は第２オアゲー
ト群501Eの各オアゲートOR₁〜OR₄に与える。またデータ
D₂は第３のオアゲート群501Fの各オアゲートOR₁〜OR₄に
与える。更にデータD₃は第４オアゲート群501Gの各オア
ゲートOR₁〜OR₄に与える。このようにしてチップセレク
タ502によってセレクトされた一組のメモリチップ、例
えば401〜404及び405〜408,409〜412,413〜416の何れか
１つの組に単色データD₀またはD₁,D₂,D₃の何れかが書込
まれる。この書込方向がプレーン方向となる。

以上の説明によりピクセルモードと、プレーンモード
のアクセス動作が理解できよう。

次にブロックモードにおけるライトフォーマッタ501
の構造について説明する。

ブロックモードでは第５図に示すように、オアゲート
群501D〜501Gに対して２つのレジスタ501Lと501M及び４
つのマルチプレクサ501H,501I,501J,501Hとを設ける。
マルチプレクサ501H〜501Kの各制御端子Ｓにはデータ
D₀,D₁,D₂,D₃を与える。各マルチプレクサ501H〜501Kは
制御端子Ｓに与えられるデータD₀,D₁,D₂,D₃がＨ論理の
ときはレジスタ501Lにストアされたデータを選んで出力
する。またデータD₀〜D₃がそれぞれＬ論理のときはマル
チプレクサ501H〜501Kはレジスタ501Mにストアされてい
るデータを選択して出力する。

マルチプレクサ501Hから出力される４ビットのデータ
は、各オアゲート群501DのオアゲートOR₁〜OR₄に与えら
れ、メモリチップ401,402,403,404の各データ入力端子D
S₁,DS₂,DS₃,DS₄に与えられる。

マルチプレクサ501Iから出力される４ビットのデータ
は、各オアゲート群501EのオアゲートOR₁〜OR₄に与えら
れ、メモリチップ405,406,407,408のデータ入力端子D
S₅,DS₆,DS₇,DS₈に与えられる。

マルチプレクサ501Jから出力される４ビットのデータ
はオアゲート群501FのオアゲートOR₁〜OR₄に与えられ、
メモリチップ409,410,411,412の各データ入力端子DS₉,D
S₁₀,DS₁₁,DS₁₂に与えられる。

マルチプレクサ501Kから出力される４ビットのデータ
はオアゲート群501GのオアゲートOR₁〜OR₄に与えられ、
メモリチップ413,414,415,416の各データ入力端子DS₁₃,
DS₁₄,DS₁₅,DS₁₆にそれぞれ与えられる。

レジスタ501Lと501Mにストアされるデータは第１図に
示したパターン発生器100からデータバスライン505を通
じて送られてくる。

つまり、被試験メモリ200の内部にもレジスタ501Lと5
01Mに相当する部分と、マルチプレクサ501H〜501Kに対
応する機能が設けられ、ブロックモードのときはデータ
D₀,D₁,D₂,D₃の論理値に応じて２つのレジスタにストア
された何れか一方のデータをメモリチップに書込む動作
を行っている。従ってバッファメモリ400においても２
つのレジスタ501L,501MをデータD₀,D₁,D₂,D₃の各論理値
に応じて何れか一方を選択して書込むことによって被試
験メモリ200と同じデータを16個のメモリセル401〜416
の全てに書込むことができ、これを読出すことによって
ブロックモードにおける期待値データを得ることができ
る。

次に、リードフォーマッタ504について説明する。第
６図はリードフォーマッタ504の構成を示す。リードフ
ォーマッタ504は例えばピクセル情報取出手段504Aとプ
レーン情報取出手段504Bと、ブロック情報取出手段504C
と、設定器504Dと、マルチプレクサ504Eとによって構成
することができる。

ピクセル情報取出手段504Aは例えば４つのオアゲート
OR₁〜OR₄によって構成することができる。オアゲートOR
₁はメモリチップ401,405,409,413の各読出信号を取出
す。オアゲートOR₂はメモリチップ402,406,410,414の各
読出信号を取出す。オアゲートOR₃はメモリチップ403,4
07,411,415の各読出信号を取出す。オアゲートOR₄はメ
モリチップ404,408,412,416の各読出信号を取出す。

このように構成することによってピクセルモードでメ
モリチップ401,402,403,404と、405,406,407,408と、40
9,410,411,412と、413,414,415,416が順次読出される
と、ピクセル情報取出手段504Aからピクセル情報PIXが
出力される。このピクセル情報PIXはマルチプレクサ504
Eの１つの入力端子Ａに供給される。

プレーン情報取出手段504Bも４つのオアゲートOR₁〜O
R₄によって構成することができる。オアゲートOR₁はメ
モリチップ401,402,403,404の読出出力を取出す。オア
ゲートOR₂はメモリチップ405,406,407,408の読出出力を
取出す。オアゲートOR₃はメモリチップ409,410,411,412
の読出出力を取出す。オアゲートOR₄はメモリチップ41
3,414,415,416の読出出力を取出す。

このように構成することによってプレーンモードでメ
モリチップ401,405,409,413と、402,406,410,414と、40
3,407,411,415と404,408,412,416が順次読出されると、
プレーン情報取出手段504Bからプレーン情報PLNが出力
される。このプレーン情報PLNはマルチプレクサ504Eの
入力端子Ｂに供給される。

ブロック情報取出手段504Cの構成及び動作は第７図で
説明するが、その概要は各メモリチップ401〜416の各読
出出力と、設定器504Dに設定された設定値とを比較し、
その比較の結果が一致または不一致に応じてデータD₀,D
₁,D₂,D₃の論理値が決定され、この論理出力がブロック
モード情報としてマルチプレクサ504Eの入力端子Ｃに与
えられる。

ブロック情報取出手段504Cの構造と動作を第７図を用
いて説明する。ブロック情報取出手段504Cは被試験メモ
リ200のブロックモードの動作と同等の動きをするよう
に４つの排他的論理和回路群EOR₁,EOR₂,EOR₃,EOR₄を設
ける。

各排他的論理和回路群EOR₁,EOR₂,EOR₃,EOR₄はそれぞ
れ各メモリセル401〜416の各読出出力D₀₀〜D₃₃の設定用
レジスタ504Dにストアされた設定値C₀,C₁,C₂,C₃とを比
較する４つの排他的論理和回路EXO₁,EXO₂,EXO₃,EXO
₄と、これら４つの排他的論理和回路EXO₁,EXO₂,EXO₃,EX
O₄の各出力のNOR論理を取るノアゲートNORとによって構
成することができる。

つまり、メモリチップ401〜404から読出されるデータ
D₀₀〜D₀₃と設定用レジスタ504Dにストアされた設定値C₀
〜C₃とが一致した場合に第１の排他的論理和回路EOR₁の
出力信号R₀は「１」論理となり、１つでも不一致がある
と「０」論理となる。

その他の排他的論理和回路群EOR₂,EOR₃,EOR₄も同様に
動作し、出力信号R₁,R₂,R₃をそれぞれ出力する。この出
力信号R₀〜R₃はマルチプレクサ504Eの入力端子Ｃに与え
られ、ブロックモードではこの出力信号R₀〜R₃が選択さ
れて期待値データとして論理比較器300に与えられる。

第８図はバッファメモリ400にマスク機能を持たせる
ための実施例を示す。

図中505はマルチプレクサを示す。このマルチプレク
サ505はアドレスバスまたはデータバスの何れか一方を
通じて送られて来るマスクデータをマスクレジスタ506
に導くために設けたマルチプレクサを示す。つまりマス
クデータはアドレスバスまたはデータバスを通じて送ら
れてくる。この違いは被試験メモリ200の規格に準ず
る。アドレスバスまたはデータバスを利用して送られて
くるマスクデータはマスクレジスタ506に取込まれる。

一方、被試験メモリ200の規格によってアドレスバス
を通じて送られてくるマスクデータを使うか、またはマ
スクレジスタ506にストアしたマスクデータを使うかが
決められる。この選択のためにマルチプレクサ507が設
けられる。

マルチプレクサ507で選択されたマスクデータとマス
クレジスタ506にストアされたマスクデータはマスクフ
ォーマッタ508に与えられる。このマスクフォーマッタ5
08で各モード別にマスクするビット位置に規定し、アン
ドゲート509A〜509Pに開閉制御信号を与えて任意のアン
ドゲート509A〜509Pを開または閉の状態に制御し、マス
ク及び非マスクの状態に制御する。つまり、アンドゲー
ト509A〜509Pの全てが開のときパターン発生器100から
送られてくる書込指令信号は自由に通過してバッファメ
モリ400の各チップの書込指令端子WEに与えられ非マス
ク状態となる。アンドゲート509A〜509Pの中の任意のア
ンドゲートを閉にすると、閉の状態に制御したゲートが
接続されたメモリチップには書込指令信号は与えられな
くなり、マスク状態となる。

マスクフォーマッタ508の内部構造を第９図に示す。
入力端子508Aにはマルチプレクサ507で選択した入力マ
スクデータM₀〜M₃を与える。入力端子508Bにはマスクレ
ジスタ506にストアしたマスクデータMR₀〜MR₃を与え
る。入力端子508Aに与えられた入力マスクデータM₀〜M₃
はアンドゲート群508Iに入力される。入力端子508Bに入
力たれたマスクデータMR₀〜MR₃は入力端子508Aに入力さ
れたマスクデータM₀〜M₃と共にオアゲート508Dで論理和
を採ってマルチプレクサ508Cの入力端子Ｂに入力され
る。マルチプレクサ508Cはピクセルモードのとき入力端
子Ｂを選択し、入力端子508Aと508Bに与えられたマスク
データM₀〜M₃及びMR₀〜MR₃を論理和したデータをノアゲ
ート群508E,508F,508G,508Hの各ノアゲートNOR₁〜NOR₄
に与える。つまり４ビットのデータD₀,D₁,D₂,D₃の中の
データD₀をノアゲート群508E〜508Hの一番目のノアゲー
トNOR₁に与え、データD₁をノアゲート群508E〜508Hの二
番目のノアゲートNOR₂に与え、データD₂をノアゲート群
508E〜508Hの三番目のノアゲートNOR₃に与え、データD₃
をノアゲート群508E〜508Hの四番目のノアゲートNOR₄に
与える。

これに対し、プレーンモードとブロックモードに対し
てはマルチプレクサ508Cが入力端子Ａを選択して入力端
子508Bに入力されたマスクデータMR₀〜MR₃を各ノアゲー
ト群508E〜508Hに与えると共に、アンドゲート群508Iを
設け、このアンドゲート群508Iを構成する４つのアンド
ゲートAN₁,AN₂,AN₃,AN₄に入力マスクデータM₀〜M₃を与
える。このアンドゲートAN₁〜AN₄はプレーンモード及び
ブロックモードにおいて開に制御され、マスクデータM₀
〜M₃を通過させる。

アンドゲートAN₁の出力はノアゲート群508Eの全ての
ノアゲートNOR₁〜NOR₄に与えられ、アンドゲートAN₂の
出力はノアゲート群508Fの全てのノアゲートNOR₁〜NOR₄
に与えられ、アンドゲートAN₃の出力はノアゲート群508
Gの全てのノアゲートNOR₁〜NOR₄に与えられ、アンドゲ
ートAN₄の出力はノアゲート群508Hの全てのノアゲートN
OR₁〜NOR₄に与えられる。

このようにしてプレーンモード及びブロックモードに
おいては、各ノアゲートNOR₁〜NOR₄において、アンドゲ
ート群508Iから与えられる入力マスクデータM₀〜M₃と、
マルチプレクサ508Cから出力されるマスクレジスタ506
にストアされたマスクデータMR₀〜MR₃のノア論理が採ら
れ、プレーンモード時とブロックモード時のマスクを正
規に行わせるように構成している。

つまり、ピクセルモードでは第10図に示すように、入
力マスクデータM₀〜M₃と、マスクレジスタ506のマスク
データMR₀〜MR₃の中に例えばデータM₀とMR₂をＨ論理に
設定しマスク設定したとすると、オアゲート群508Dで論
理和を採り、マルチプレクサ508Cの出力D₀,D₂がＨ論理
となり、ノアゲート群508E〜508Hの各ノアゲートNOR₁,N
OR₃がＬ論理データを出力し、これによってアンドゲー
ト509A,509C,509E,509G,509I,509K,509M,509Oが閉に制
御され、第11図に斜線を付して示すようにメモリチップ
401,405,409,413と、403,407,411,415がマスクされ、デ
ータの書替えが禁止される。

一方、プレーンモード及びブロックモードではマルチプ
レクサ508CからマスクデータMR₀〜MR₃が与えられ、更に
入力マスクデータM₀〜M₃がアンドゲート群508Iから与え
られる。これらのマスクデータM₀〜M₃とMR₀〜MR₃は各ノ
アゲート群508E〜508Hでノア論理が採られる。

ここで第12図に示すように入力マスクデータM₀〜M₃の
中のデータM₀とマスクデータMR₀〜MR₃の中のデータMR₂
にＬ論理を設定しマスク指定したとすると、ノアゲート
群508Eの全てのノアゲートNOR₁〜NOR₄と、ノアゲート群
508E〜508Hの各ノアゲートNOR₃からＬ論理信号が出力さ
れる。このＬ論理信号によってアンドゲート509A〜509D
が閉に制御され、またアンドゲート509G,509K,509Oが閉
に制御されて第13図に斜線を付して示すようにメモリチ
ップ401,402,403,404と、407,411,415がマスクされ、デ
ータの書替えが禁止される。第12図と第13図から明らか
なように、プレーンモードとブロックモードのマスクは
共通の回路構造で行うことができる。

第14図はこの発明の実施例を示す。

この発明ではバッファメモリ400のデータ入力端子D_i
とライトフォーマッタ501との間に演算器600を設け、パ
ターン発生器100から出力されるデータはライトフォー
マッタ501を通じて演算器600の一方の入力端子に入力さ
れ、演算器600の他方の入力端子にバッファメモリ400の
読出データが入力され、その演算結果がバッファメモリ
400に書込まれる。

被試験メモリ200とバッファメモリ400にはアドレスバ
スを通じてパターン発生器100で発生された同一のアド
レス信号が印加される。またパターン発生器100で発生
されたデータはデータバスを通じて被試験メモリ200に
印加すると共に、ライトフォーマッタ501を通じて演算
器600とに印加される。

アドレスバスに出力されるアドレス信号に含まれる被
試験メモリ200に内蔵の演算器の演算モードを設定する
部分が演算器600にも演算モード設定データとして与え
られ、被試験メモリ200でそのデータの書込みの際に行
う演算と全く同じ演算が演算器600で行われ、その演算
結果をバッファメモリ400に書込む。この書込みの際も
ライトフォーマッタ501,チップセレクタ502によりピク
セル、プレーン、ブロックの各モードで書込みを行うこ
とができる。演算器600で行う演算処理の内容は、パタ
ーン発生器100に設けた制御信号発生部106より出力され
る信号により制御され、被試験メモリ200の内部で行わ
れる演算処理の内容と合致される。

このような動作を行うことにより被試験メモリ200の
内容と、バッファメモリ400の内容とは常に一致する。

従って、被試験メモリ200とバッファメモリ400とを同
一のアドレスでアクセスし、それぞれの読出しデータを
論理比較器300で比較することにより演算機能を内蔵
し、ピクセル、プレーン、ブロックの各モードで動作す
る被試験メモリ200の良否判定を行うことができる。

次に、ランダムアクセスポートとシリアルアクセスポ
ートと演算機能とを持つメモリを試験する場合の例を第
15図を参照して説明する。

第15図においては、バッファメモリ400のアドレス入
力端子と直列に２入力マルチプレクサ700が設けられ、
そのマルチプレクサ700の一方の１入力側にカウンタ701
を接続する。カウンタ701はパターン発生器100で発生し
たアドレスをロードする機能、カウンタ701の値をイン
クリメント（１加算）、デクリメント（１減算）及び保
持する機能を有する。マルチプレクサ700はバッファメ
モリ400に印加するアドレスをパターン発生器100で発生
したアドレスにするか、カウンタ701の計数値にするか
の選択を行う。

カウンタ701の制御はパターン発生器100の制御信号発
生部106より出力されるカウンタ制御信号により行う。
マルチプレクサ700の切換えもパターン発生器100の制御
信号発生部106より出力されるマルチプレクサ制御信号
により行う。

ランダムアクセスポートとシリアルアクセスポートを
持つメモリにおいては、SAM部はポインタによりアクセ
スされる。そのポインタの初期設定は外部から与えるア
ドレスによって行われるが、その初期値がカウンタ701
に設定される。

被試験メモリ200のRAM部に対し、パターン発生器100
からアドレス及びデータを考え、これと同時にそのアド
レスをマルチプレクサ700を通じてバッファメモリ400に
与えてアクセスし、また前記データをバッファメモリ40
0に与えて同時に書込み、その後、被試験メモリ200のRA
M部内のデータをSAM部に転送し、パターン発生器100か
ら与えられるアドレス信号により被試験メモリ200のSAM
部のポインタを初期設定し、同時にそのアドレスにより
カウンタ701を初期設定し、そのカウンタ701によりバッ
ファメモリ400をアクセスして読出し、これと同期して
被試験メモリ200のSAM部からの読出しデータと、バッフ
ァメモリ400の読出しデータとを論理比較することによ
り被試験メモリ200を試験することができる。

「発明の効果」以上説明したように、この発明によれば複数のメモリ
チップ401〜416によってバッファメモリ400を構成する
と共に、この複数のメモリチップ401〜416をチップセレ
クタ502によってピクセルモードとプレーンモード及び
ブロックモードに従ってアクセスし、書込、読出を行う
ことができる。

この結果、被試験メモリ200の動作と等価な書込、読
出動作を行うことができる。特に、例えばピクセルモー
ドで書込みを行い、書込まれたデータを被試験メモリ20
0のモード切替えに合わせてプレーンモードまたはブロ
ックモードで読出すことができる。またプレーンモード
で書込んだデータをピクセルモードまたはブロックモー
ドで読出すことができる。更にブロックモードで書込及
び読出を行うことができる。よって、被試験メモリ200
と等価な動作を行わせることができ、被試験メモリ200
の期待値データを得ることができる。従ってメモリチッ
プ401〜416に使用するメモリチップを被試験メモリ200
の動作速度より速いチップで不良のないチップを用いる
ことによって、被試験メモリ200に書込んだデータをバ
ッファメモリ400から被試験メモリ200の読出出力より早
く得ることができる。よってバッファメモリ400から読
出されるデータを期待値データとすることができ、被試
験メモリ200がどのようなモードで動作しても誤りのな
い期待値データを容易に得ることができる。

特に、この発明によれば演算機能を持つメモリの試験
を行うことができ、またこのためにパターン発生器100
の期待値発生部のプログラムを複雑に作らなくて済むた
め、メモリ試験装置を廉価に作ることができる。また、
ランダムアクセスポート及びシリアルアクセスポートと
演算機能とを持つメモリを試験することもできる。

なお、上述ではピクセルモード及びプレーンモード時
のデータのビット数を４ビットにして説明したが、この
ビット数に限られるものでないことは容易に理解できよ
う。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明に用いるバッファメモリの内部構
造の一例を説明するための仮想的な立体図、第３図はこ
の発明に用いるチップセレクタの一例を説明するための
接続図、第４図はこの発明に用いるライトフォーマッタ
の一例を説明するための接続図、第５図はブロックモー
ド時に動作するライトフォーマッタの一例を説明するた
めの接続図、第６図はこの発明に用いるリードフォーマ
ッタの一例を説明するための接続図、第７図はこの発明
に用いるブロックモードにおける期待値データ取出手段
の一例を説明するための接続図、第８図はマクク機能を
付加した場合の実施例を説明するためのブロック図、第
９図は第８図の実施例で説明したマスクフォーマッタの
具体的な回路構造を説明するための接続図、第10図乃至
第13図は第９図に示したマスクフォーマッタの動作を説
明するための図、第14図はこの発明の実施例を説明する
ためのブロック図、第15図はこの発明の他の実施例を説
明するためのブロック図、第16図は従来の技術を説明す
るためのブロック図、第17図は画像用メモリの内部構造
を説明するための図である。

Claims

(57)【特許請求の範囲】

【請求項１】A.ピクセルモード、プレーンモード、ブロ
ックモードの各モードによって書込、読出を実行するこ
とができる被試験メモリに、試験のために書込んで読出
すためのデータと、このデータを書込むアドレス及び書
込んだデータを読出すアドレスを規定するアドレス信号
を与えるパターン発生器と、 B.上記被試験メモリに書込み、読出すデータのビット数
ｎを自乗したｎ×ｎと同数のメモリチップをマトリック
ス状に配列し、このマトリックスの行方向に配列したｎ
個のメモリチップの各１組に書込むデータをピクセル情
報、上記マトリックスの列方向に配列したｎ個のメモリ
チップの各１組に書込むデータをプレーン情報、上記マ
トリックスのｎ×ｎ個のメモリチップに書込むデータを
ブロック情報として記憶し読出すバッファメモリと、 C.上記パターン発生器が出力したデータを、上記被試験
メモリの動作モードに対応して、上記バッファメモリに
書込むべきピクセル情報、プレーン情報、ブロック情報
の何れかに変換するライトフォーマッタと、 D.上記パターン発生器が出力するアドレス信号が与えら
れ、上記被試験メモリの動作モードに対応して、上記バ
ッファメモリを構成する複数のメモリチップをピクセル
モード、プレーンモード及びブロックモードのそれぞれ
でアクセスするためのチップセレクト信号を生成するチ
ップセレクタと、 E.上記ライトフォーマッタと、上記バッファメモリのデ
ータ入力端子との間に接続され、ライトフォーマッタを
通じてバッファメモリに書込むデータと、バッファメモ
リから読出したデータに被試験メモリ内の演算処理と同
じ演算処理を施してバッファメモリに書込む演算器と、 F.上記バッファメモリから読出されるデータを上記被試
験メモリの動作モードに対応したビットの配列で取出
し、上記被試験メモリから読出されるデータの期待値デ
ータを得るリードフォーマッタと、 G.上記ライトフォーマッタ、チップセレクタ及びリード
フォーマッタのそれぞれを上記被試験メモリの動作モー
ドに対応する各モードで動作するように制御するモード
制御器と、 H.上記被試験メモリから読出されるデータと、上記リー
ドフォーマッタから取出される期待値データとを論理比
較し、上記被試験メモリが正常に動作しているか否かを
判定する論理比較器と、によって構成したことを特徴とするメモリ試験装置。